skge: retry on MAC shutdown
[linux-2.6.git] / drivers / net / skge.c
1 /*
2  * New driver for Marvell Yukon chipset and SysKonnect Gigabit
3  * Ethernet adapters. Based on earlier sk98lin, e100 and
4  * FreeBSD if_sk drivers.
5  *
6  * This driver intentionally does not support all the features
7  * of the original driver such as link fail-over and link management because
8  * those should be done at higher levels.
9  *
10  * Copyright (C) 2004, 2005 Stephen Hemminger <shemminger@osdl.org>
11  *
12  * This program is free software; you can redistribute it and/or modify
13  * it under the terms of the GNU General Public License as published by
14  * the Free Software Foundation; either version 2 of the License.
15  *
16  * This program is distributed in the hope that it will be useful,
17  * but WITHOUT ANY WARRANTY; without even the implied warranty of
18  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
19  * GNU General Public License for more details.
20  *
21  * You should have received a copy of the GNU General Public License
22  * along with this program; if not, write to the Free Software
23  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
24  */
25
26 #include <linux/in.h>
27 #include <linux/kernel.h>
28 #include <linux/module.h>
29 #include <linux/moduleparam.h>
30 #include <linux/netdevice.h>
31 #include <linux/etherdevice.h>
32 #include <linux/ethtool.h>
33 #include <linux/pci.h>
34 #include <linux/if_vlan.h>
35 #include <linux/ip.h>
36 #include <linux/delay.h>
37 #include <linux/crc32.h>
38 #include <linux/dma-mapping.h>
39 #include <linux/debugfs.h>
40 #include <linux/seq_file.h>
41 #include <linux/mii.h>
42 #include <asm/irq.h>
43
44 #include "skge.h"
45
46 #define DRV_NAME                "skge"
47 #define DRV_VERSION             "1.12"
48 #define PFX                     DRV_NAME " "
49
50 #define DEFAULT_TX_RING_SIZE    128
51 #define DEFAULT_RX_RING_SIZE    512
52 #define MAX_TX_RING_SIZE        1024
53 #define TX_LOW_WATER            (MAX_SKB_FRAGS + 1)
54 #define MAX_RX_RING_SIZE        4096
55 #define RX_COPY_THRESHOLD       128
56 #define RX_BUF_SIZE             1536
57 #define PHY_RETRIES             1000
58 #define ETH_JUMBO_MTU           9000
59 #define TX_WATCHDOG             (5 * HZ)
60 #define NAPI_WEIGHT             64
61 #define BLINK_MS                250
62 #define LINK_HZ                 HZ
63
64 #define SKGE_EEPROM_MAGIC       0x9933aabb
65
66
67 MODULE_DESCRIPTION("SysKonnect Gigabit Ethernet driver");
68 MODULE_AUTHOR("Stephen Hemminger <shemminger@linux-foundation.org>");
69 MODULE_LICENSE("GPL");
70 MODULE_VERSION(DRV_VERSION);
71
72 static const u32 default_msg
73         = NETIF_MSG_DRV| NETIF_MSG_PROBE| NETIF_MSG_LINK
74           | NETIF_MSG_IFUP| NETIF_MSG_IFDOWN;
75
76 static int debug = -1;  /* defaults above */
77 module_param(debug, int, 0);
78 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
79
80 static const struct pci_device_id skge_id_table[] = {
81         { PCI_DEVICE(PCI_VENDOR_ID_3COM, PCI_DEVICE_ID_3COM_3C940) },
82         { PCI_DEVICE(PCI_VENDOR_ID_3COM, PCI_DEVICE_ID_3COM_3C940B) },
83         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, PCI_DEVICE_ID_SYSKONNECT_GE) },
84         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, PCI_DEVICE_ID_SYSKONNECT_YU) },
85         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, PCI_DEVICE_ID_DLINK_DGE510T) },
86         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b01) },    /* DGE-530T */
87         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4320) },
88         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5005) }, /* Belkin */
89         { PCI_DEVICE(PCI_VENDOR_ID_CNET, PCI_DEVICE_ID_CNET_GIGACARD) },
90         { PCI_DEVICE(PCI_VENDOR_ID_LINKSYS, PCI_DEVICE_ID_LINKSYS_EG1064) },
91         { PCI_VENDOR_ID_LINKSYS, 0x1032, PCI_ANY_ID, 0x0015 },
92         { 0 }
93 };
94 MODULE_DEVICE_TABLE(pci, skge_id_table);
95
96 static int skge_up(struct net_device *dev);
97 static int skge_down(struct net_device *dev);
98 static void skge_phy_reset(struct skge_port *skge);
99 static void skge_tx_clean(struct net_device *dev);
100 static int xm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val);
101 static int gm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val);
102 static void genesis_get_stats(struct skge_port *skge, u64 *data);
103 static void yukon_get_stats(struct skge_port *skge, u64 *data);
104 static void yukon_init(struct skge_hw *hw, int port);
105 static void genesis_mac_init(struct skge_hw *hw, int port);
106 static void genesis_link_up(struct skge_port *skge);
107
108 /* Avoid conditionals by using array */
109 static const int txqaddr[] = { Q_XA1, Q_XA2 };
110 static const int rxqaddr[] = { Q_R1, Q_R2 };
111 static const u32 rxirqmask[] = { IS_R1_F, IS_R2_F };
112 static const u32 txirqmask[] = { IS_XA1_F, IS_XA2_F };
113 static const u32 napimask[] = { IS_R1_F|IS_XA1_F, IS_R2_F|IS_XA2_F };
114 static const u32 portmask[] = { IS_PORT_1, IS_PORT_2 };
115
116 static int skge_get_regs_len(struct net_device *dev)
117 {
118         return 0x4000;
119 }
120
121 /*
122  * Returns copy of whole control register region
123  * Note: skip RAM address register because accessing it will
124  *       cause bus hangs!
125  */
126 static void skge_get_regs(struct net_device *dev, struct ethtool_regs *regs,
127                           void *p)
128 {
129         const struct skge_port *skge = netdev_priv(dev);
130         const void __iomem *io = skge->hw->regs;
131
132         regs->version = 1;
133         memset(p, 0, regs->len);
134         memcpy_fromio(p, io, B3_RAM_ADDR);
135
136         memcpy_fromio(p + B3_RI_WTO_R1, io + B3_RI_WTO_R1,
137                       regs->len - B3_RI_WTO_R1);
138 }
139
140 /* Wake on Lan only supported on Yukon chips with rev 1 or above */
141 static u32 wol_supported(const struct skge_hw *hw)
142 {
143         if (hw->chip_id == CHIP_ID_GENESIS)
144                 return 0;
145
146         if (hw->chip_id == CHIP_ID_YUKON && hw->chip_rev == 0)
147                 return 0;
148
149         return WAKE_MAGIC | WAKE_PHY;
150 }
151
152 static u32 pci_wake_enabled(struct pci_dev *dev)
153 {
154         int pm = pci_find_capability(dev, PCI_CAP_ID_PM);
155         u16 value;
156
157         /* If device doesn't support PM Capabilities, but request is to disable
158          * wake events, it's a nop; otherwise fail */
159         if (!pm)
160                 return 0;
161
162         pci_read_config_word(dev, pm + PCI_PM_PMC, &value);
163
164         value &= PCI_PM_CAP_PME_MASK;
165         value >>= ffs(PCI_PM_CAP_PME_MASK) - 1;   /* First bit of mask */
166
167         return value != 0;
168 }
169
170 static void skge_wol_init(struct skge_port *skge)
171 {
172         struct skge_hw *hw = skge->hw;
173         int port = skge->port;
174         u16 ctrl;
175
176         skge_write16(hw, B0_CTST, CS_RST_CLR);
177         skge_write16(hw, SK_REG(port, GMAC_LINK_CTRL), GMLC_RST_CLR);
178
179         /* Turn on Vaux */
180         skge_write8(hw, B0_POWER_CTRL,
181                     PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_ON | PC_VCC_OFF);
182
183         /* WA code for COMA mode -- clear PHY reset */
184         if (hw->chip_id == CHIP_ID_YUKON_LITE &&
185             hw->chip_rev >= CHIP_REV_YU_LITE_A3) {
186                 u32 reg = skge_read32(hw, B2_GP_IO);
187                 reg |= GP_DIR_9;
188                 reg &= ~GP_IO_9;
189                 skge_write32(hw, B2_GP_IO, reg);
190         }
191
192         skge_write32(hw, SK_REG(port, GPHY_CTRL),
193                      GPC_DIS_SLEEP |
194                      GPC_HWCFG_M_3 | GPC_HWCFG_M_2 | GPC_HWCFG_M_1 | GPC_HWCFG_M_0 |
195                      GPC_ANEG_1 | GPC_RST_SET);
196
197         skge_write32(hw, SK_REG(port, GPHY_CTRL),
198                      GPC_DIS_SLEEP |
199                      GPC_HWCFG_M_3 | GPC_HWCFG_M_2 | GPC_HWCFG_M_1 | GPC_HWCFG_M_0 |
200                      GPC_ANEG_1 | GPC_RST_CLR);
201
202         skge_write32(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
203
204         /* Force to 10/100 skge_reset will re-enable on resume   */
205         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV,
206                      PHY_AN_100FULL | PHY_AN_100HALF |
207                      PHY_AN_10FULL | PHY_AN_10HALF| PHY_AN_CSMA);
208         /* no 1000 HD/FD */
209         gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, 0);
210         gm_phy_write(hw, port, PHY_MARV_CTRL,
211                      PHY_CT_RESET | PHY_CT_SPS_LSB | PHY_CT_ANE |
212                      PHY_CT_RE_CFG | PHY_CT_DUP_MD);
213
214
215         /* Set GMAC to no flow control and auto update for speed/duplex */
216         gma_write16(hw, port, GM_GP_CTRL,
217                     GM_GPCR_FC_TX_DIS|GM_GPCR_TX_ENA|GM_GPCR_RX_ENA|
218                     GM_GPCR_DUP_FULL|GM_GPCR_FC_RX_DIS|GM_GPCR_AU_FCT_DIS);
219
220         /* Set WOL address */
221         memcpy_toio(hw->regs + WOL_REGS(port, WOL_MAC_ADDR),
222                     skge->netdev->dev_addr, ETH_ALEN);
223
224         /* Turn on appropriate WOL control bits */
225         skge_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), WOL_CTL_CLEAR_RESULT);
226         ctrl = 0;
227         if (skge->wol & WAKE_PHY)
228                 ctrl |= WOL_CTL_ENA_PME_ON_LINK_CHG|WOL_CTL_ENA_LINK_CHG_UNIT;
229         else
230                 ctrl |= WOL_CTL_DIS_PME_ON_LINK_CHG|WOL_CTL_DIS_LINK_CHG_UNIT;
231
232         if (skge->wol & WAKE_MAGIC)
233                 ctrl |= WOL_CTL_ENA_PME_ON_MAGIC_PKT|WOL_CTL_ENA_MAGIC_PKT_UNIT;
234         else
235                 ctrl |= WOL_CTL_DIS_PME_ON_MAGIC_PKT|WOL_CTL_DIS_MAGIC_PKT_UNIT;;
236
237         ctrl |= WOL_CTL_DIS_PME_ON_PATTERN|WOL_CTL_DIS_PATTERN_UNIT;
238         skge_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), ctrl);
239
240         /* block receiver */
241         skge_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
242 }
243
244 static void skge_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
245 {
246         struct skge_port *skge = netdev_priv(dev);
247
248         wol->supported = wol_supported(skge->hw);
249         wol->wolopts = skge->wol;
250 }
251
252 static int skge_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
253 {
254         struct skge_port *skge = netdev_priv(dev);
255         struct skge_hw *hw = skge->hw;
256
257         if (wol->wolopts & ~wol_supported(hw))
258                 return -EOPNOTSUPP;
259
260         skge->wol = wol->wolopts;
261         return 0;
262 }
263
264 /* Determine supported/advertised modes based on hardware.
265  * Note: ethtool ADVERTISED_xxx == SUPPORTED_xxx
266  */
267 static u32 skge_supported_modes(const struct skge_hw *hw)
268 {
269         u32 supported;
270
271         if (hw->copper) {
272                 supported = SUPPORTED_10baseT_Half
273                         | SUPPORTED_10baseT_Full
274                         | SUPPORTED_100baseT_Half
275                         | SUPPORTED_100baseT_Full
276                         | SUPPORTED_1000baseT_Half
277                         | SUPPORTED_1000baseT_Full
278                         | SUPPORTED_Autoneg| SUPPORTED_TP;
279
280                 if (hw->chip_id == CHIP_ID_GENESIS)
281                         supported &= ~(SUPPORTED_10baseT_Half
282                                              | SUPPORTED_10baseT_Full
283                                              | SUPPORTED_100baseT_Half
284                                              | SUPPORTED_100baseT_Full);
285
286                 else if (hw->chip_id == CHIP_ID_YUKON)
287                         supported &= ~SUPPORTED_1000baseT_Half;
288         } else
289                 supported = SUPPORTED_1000baseT_Full | SUPPORTED_1000baseT_Half
290                         | SUPPORTED_FIBRE | SUPPORTED_Autoneg;
291
292         return supported;
293 }
294
295 static int skge_get_settings(struct net_device *dev,
296                              struct ethtool_cmd *ecmd)
297 {
298         struct skge_port *skge = netdev_priv(dev);
299         struct skge_hw *hw = skge->hw;
300
301         ecmd->transceiver = XCVR_INTERNAL;
302         ecmd->supported = skge_supported_modes(hw);
303
304         if (hw->copper) {
305                 ecmd->port = PORT_TP;
306                 ecmd->phy_address = hw->phy_addr;
307         } else
308                 ecmd->port = PORT_FIBRE;
309
310         ecmd->advertising = skge->advertising;
311         ecmd->autoneg = skge->autoneg;
312         ecmd->speed = skge->speed;
313         ecmd->duplex = skge->duplex;
314         return 0;
315 }
316
317 static int skge_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
318 {
319         struct skge_port *skge = netdev_priv(dev);
320         const struct skge_hw *hw = skge->hw;
321         u32 supported = skge_supported_modes(hw);
322
323         if (ecmd->autoneg == AUTONEG_ENABLE) {
324                 ecmd->advertising = supported;
325                 skge->duplex = -1;
326                 skge->speed = -1;
327         } else {
328                 u32 setting;
329
330                 switch (ecmd->speed) {
331                 case SPEED_1000:
332                         if (ecmd->duplex == DUPLEX_FULL)
333                                 setting = SUPPORTED_1000baseT_Full;
334                         else if (ecmd->duplex == DUPLEX_HALF)
335                                 setting = SUPPORTED_1000baseT_Half;
336                         else
337                                 return -EINVAL;
338                         break;
339                 case SPEED_100:
340                         if (ecmd->duplex == DUPLEX_FULL)
341                                 setting = SUPPORTED_100baseT_Full;
342                         else if (ecmd->duplex == DUPLEX_HALF)
343                                 setting = SUPPORTED_100baseT_Half;
344                         else
345                                 return -EINVAL;
346                         break;
347
348                 case SPEED_10:
349                         if (ecmd->duplex == DUPLEX_FULL)
350                                 setting = SUPPORTED_10baseT_Full;
351                         else if (ecmd->duplex == DUPLEX_HALF)
352                                 setting = SUPPORTED_10baseT_Half;
353                         else
354                                 return -EINVAL;
355                         break;
356                 default:
357                         return -EINVAL;
358                 }
359
360                 if ((setting & supported) == 0)
361                         return -EINVAL;
362
363                 skge->speed = ecmd->speed;
364                 skge->duplex = ecmd->duplex;
365         }
366
367         skge->autoneg = ecmd->autoneg;
368         skge->advertising = ecmd->advertising;
369
370         if (netif_running(dev))
371                 skge_phy_reset(skge);
372
373         return (0);
374 }
375
376 static void skge_get_drvinfo(struct net_device *dev,
377                              struct ethtool_drvinfo *info)
378 {
379         struct skge_port *skge = netdev_priv(dev);
380
381         strcpy(info->driver, DRV_NAME);
382         strcpy(info->version, DRV_VERSION);
383         strcpy(info->fw_version, "N/A");
384         strcpy(info->bus_info, pci_name(skge->hw->pdev));
385 }
386
387 static const struct skge_stat {
388         char       name[ETH_GSTRING_LEN];
389         u16        xmac_offset;
390         u16        gma_offset;
391 } skge_stats[] = {
392         { "tx_bytes",           XM_TXO_OK_HI,  GM_TXO_OK_HI },
393         { "rx_bytes",           XM_RXO_OK_HI,  GM_RXO_OK_HI },
394
395         { "tx_broadcast",       XM_TXF_BC_OK,  GM_TXF_BC_OK },
396         { "rx_broadcast",       XM_RXF_BC_OK,  GM_RXF_BC_OK },
397         { "tx_multicast",       XM_TXF_MC_OK,  GM_TXF_MC_OK },
398         { "rx_multicast",       XM_RXF_MC_OK,  GM_RXF_MC_OK },
399         { "tx_unicast",         XM_TXF_UC_OK,  GM_TXF_UC_OK },
400         { "rx_unicast",         XM_RXF_UC_OK,  GM_RXF_UC_OK },
401         { "tx_mac_pause",       XM_TXF_MPAUSE, GM_TXF_MPAUSE },
402         { "rx_mac_pause",       XM_RXF_MPAUSE, GM_RXF_MPAUSE },
403
404         { "collisions",         XM_TXF_SNG_COL, GM_TXF_SNG_COL },
405         { "multi_collisions",   XM_TXF_MUL_COL, GM_TXF_MUL_COL },
406         { "aborted",            XM_TXF_ABO_COL, GM_TXF_ABO_COL },
407         { "late_collision",     XM_TXF_LAT_COL, GM_TXF_LAT_COL },
408         { "fifo_underrun",      XM_TXE_FIFO_UR, GM_TXE_FIFO_UR },
409         { "fifo_overflow",      XM_RXE_FIFO_OV, GM_RXE_FIFO_OV },
410
411         { "rx_toolong",         XM_RXF_LNG_ERR, GM_RXF_LNG_ERR },
412         { "rx_jabber",          XM_RXF_JAB_PKT, GM_RXF_JAB_PKT },
413         { "rx_runt",            XM_RXE_RUNT,    GM_RXE_FRAG },
414         { "rx_too_long",        XM_RXF_LNG_ERR, GM_RXF_LNG_ERR },
415         { "rx_fcs_error",       XM_RXF_FCS_ERR, GM_RXF_FCS_ERR },
416 };
417
418 static int skge_get_sset_count(struct net_device *dev, int sset)
419 {
420         switch (sset) {
421         case ETH_SS_STATS:
422                 return ARRAY_SIZE(skge_stats);
423         default:
424                 return -EOPNOTSUPP;
425         }
426 }
427
428 static void skge_get_ethtool_stats(struct net_device *dev,
429                                    struct ethtool_stats *stats, u64 *data)
430 {
431         struct skge_port *skge = netdev_priv(dev);
432
433         if (skge->hw->chip_id == CHIP_ID_GENESIS)
434                 genesis_get_stats(skge, data);
435         else
436                 yukon_get_stats(skge, data);
437 }
438
439 /* Use hardware MIB variables for critical path statistics and
440  * transmit feedback not reported at interrupt.
441  * Other errors are accounted for in interrupt handler.
442  */
443 static struct net_device_stats *skge_get_stats(struct net_device *dev)
444 {
445         struct skge_port *skge = netdev_priv(dev);
446         u64 data[ARRAY_SIZE(skge_stats)];
447
448         if (skge->hw->chip_id == CHIP_ID_GENESIS)
449                 genesis_get_stats(skge, data);
450         else
451                 yukon_get_stats(skge, data);
452
453         dev->stats.tx_bytes = data[0];
454         dev->stats.rx_bytes = data[1];
455         dev->stats.tx_packets = data[2] + data[4] + data[6];
456         dev->stats.rx_packets = data[3] + data[5] + data[7];
457         dev->stats.multicast = data[3] + data[5];
458         dev->stats.collisions = data[10];
459         dev->stats.tx_aborted_errors = data[12];
460
461         return &dev->stats;
462 }
463
464 static void skge_get_strings(struct net_device *dev, u32 stringset, u8 *data)
465 {
466         int i;
467
468         switch (stringset) {
469         case ETH_SS_STATS:
470                 for (i = 0; i < ARRAY_SIZE(skge_stats); i++)
471                         memcpy(data + i * ETH_GSTRING_LEN,
472                                skge_stats[i].name, ETH_GSTRING_LEN);
473                 break;
474         }
475 }
476
477 static void skge_get_ring_param(struct net_device *dev,
478                                 struct ethtool_ringparam *p)
479 {
480         struct skge_port *skge = netdev_priv(dev);
481
482         p->rx_max_pending = MAX_RX_RING_SIZE;
483         p->tx_max_pending = MAX_TX_RING_SIZE;
484         p->rx_mini_max_pending = 0;
485         p->rx_jumbo_max_pending = 0;
486
487         p->rx_pending = skge->rx_ring.count;
488         p->tx_pending = skge->tx_ring.count;
489         p->rx_mini_pending = 0;
490         p->rx_jumbo_pending = 0;
491 }
492
493 static int skge_set_ring_param(struct net_device *dev,
494                                struct ethtool_ringparam *p)
495 {
496         struct skge_port *skge = netdev_priv(dev);
497         int err;
498
499         if (p->rx_pending == 0 || p->rx_pending > MAX_RX_RING_SIZE ||
500             p->tx_pending < TX_LOW_WATER || p->tx_pending > MAX_TX_RING_SIZE)
501                 return -EINVAL;
502
503         skge->rx_ring.count = p->rx_pending;
504         skge->tx_ring.count = p->tx_pending;
505
506         if (netif_running(dev)) {
507                 skge_down(dev);
508                 err = skge_up(dev);
509                 if (err)
510                         dev_close(dev);
511         }
512
513         return 0;
514 }
515
516 static u32 skge_get_msglevel(struct net_device *netdev)
517 {
518         struct skge_port *skge = netdev_priv(netdev);
519         return skge->msg_enable;
520 }
521
522 static void skge_set_msglevel(struct net_device *netdev, u32 value)
523 {
524         struct skge_port *skge = netdev_priv(netdev);
525         skge->msg_enable = value;
526 }
527
528 static int skge_nway_reset(struct net_device *dev)
529 {
530         struct skge_port *skge = netdev_priv(dev);
531
532         if (skge->autoneg != AUTONEG_ENABLE || !netif_running(dev))
533                 return -EINVAL;
534
535         skge_phy_reset(skge);
536         return 0;
537 }
538
539 static int skge_set_sg(struct net_device *dev, u32 data)
540 {
541         struct skge_port *skge = netdev_priv(dev);
542         struct skge_hw *hw = skge->hw;
543
544         if (hw->chip_id == CHIP_ID_GENESIS && data)
545                 return -EOPNOTSUPP;
546         return ethtool_op_set_sg(dev, data);
547 }
548
549 static int skge_set_tx_csum(struct net_device *dev, u32 data)
550 {
551         struct skge_port *skge = netdev_priv(dev);
552         struct skge_hw *hw = skge->hw;
553
554         if (hw->chip_id == CHIP_ID_GENESIS && data)
555                 return -EOPNOTSUPP;
556
557         return ethtool_op_set_tx_csum(dev, data);
558 }
559
560 static u32 skge_get_rx_csum(struct net_device *dev)
561 {
562         struct skge_port *skge = netdev_priv(dev);
563
564         return skge->rx_csum;
565 }
566
567 /* Only Yukon supports checksum offload. */
568 static int skge_set_rx_csum(struct net_device *dev, u32 data)
569 {
570         struct skge_port *skge = netdev_priv(dev);
571
572         if (skge->hw->chip_id == CHIP_ID_GENESIS && data)
573                 return -EOPNOTSUPP;
574
575         skge->rx_csum = data;
576         return 0;
577 }
578
579 static void skge_get_pauseparam(struct net_device *dev,
580                                 struct ethtool_pauseparam *ecmd)
581 {
582         struct skge_port *skge = netdev_priv(dev);
583
584         ecmd->rx_pause = (skge->flow_control == FLOW_MODE_SYMMETRIC)
585                 || (skge->flow_control == FLOW_MODE_SYM_OR_REM);
586         ecmd->tx_pause = ecmd->rx_pause || (skge->flow_control == FLOW_MODE_LOC_SEND);
587
588         ecmd->autoneg = ecmd->rx_pause || ecmd->tx_pause;
589 }
590
591 static int skge_set_pauseparam(struct net_device *dev,
592                                struct ethtool_pauseparam *ecmd)
593 {
594         struct skge_port *skge = netdev_priv(dev);
595         struct ethtool_pauseparam old;
596
597         skge_get_pauseparam(dev, &old);
598
599         if (ecmd->autoneg != old.autoneg)
600                 skge->flow_control = ecmd->autoneg ? FLOW_MODE_NONE : FLOW_MODE_SYMMETRIC;
601         else {
602                 if (ecmd->rx_pause && ecmd->tx_pause)
603                         skge->flow_control = FLOW_MODE_SYMMETRIC;
604                 else if (ecmd->rx_pause && !ecmd->tx_pause)
605                         skge->flow_control = FLOW_MODE_SYM_OR_REM;
606                 else if (!ecmd->rx_pause && ecmd->tx_pause)
607                         skge->flow_control = FLOW_MODE_LOC_SEND;
608                 else
609                         skge->flow_control = FLOW_MODE_NONE;
610         }
611
612         if (netif_running(dev))
613                 skge_phy_reset(skge);
614
615         return 0;
616 }
617
618 /* Chip internal frequency for clock calculations */
619 static inline u32 hwkhz(const struct skge_hw *hw)
620 {
621         return (hw->chip_id == CHIP_ID_GENESIS) ? 53125 : 78125;
622 }
623
624 /* Chip HZ to microseconds */
625 static inline u32 skge_clk2usec(const struct skge_hw *hw, u32 ticks)
626 {
627         return (ticks * 1000) / hwkhz(hw);
628 }
629
630 /* Microseconds to chip HZ */
631 static inline u32 skge_usecs2clk(const struct skge_hw *hw, u32 usec)
632 {
633         return hwkhz(hw) * usec / 1000;
634 }
635
636 static int skge_get_coalesce(struct net_device *dev,
637                              struct ethtool_coalesce *ecmd)
638 {
639         struct skge_port *skge = netdev_priv(dev);
640         struct skge_hw *hw = skge->hw;
641         int port = skge->port;
642
643         ecmd->rx_coalesce_usecs = 0;
644         ecmd->tx_coalesce_usecs = 0;
645
646         if (skge_read32(hw, B2_IRQM_CTRL) & TIM_START) {
647                 u32 delay = skge_clk2usec(hw, skge_read32(hw, B2_IRQM_INI));
648                 u32 msk = skge_read32(hw, B2_IRQM_MSK);
649
650                 if (msk & rxirqmask[port])
651                         ecmd->rx_coalesce_usecs = delay;
652                 if (msk & txirqmask[port])
653                         ecmd->tx_coalesce_usecs = delay;
654         }
655
656         return 0;
657 }
658
659 /* Note: interrupt timer is per board, but can turn on/off per port */
660 static int skge_set_coalesce(struct net_device *dev,
661                              struct ethtool_coalesce *ecmd)
662 {
663         struct skge_port *skge = netdev_priv(dev);
664         struct skge_hw *hw = skge->hw;
665         int port = skge->port;
666         u32 msk = skge_read32(hw, B2_IRQM_MSK);
667         u32 delay = 25;
668
669         if (ecmd->rx_coalesce_usecs == 0)
670                 msk &= ~rxirqmask[port];
671         else if (ecmd->rx_coalesce_usecs < 25 ||
672                  ecmd->rx_coalesce_usecs > 33333)
673                 return -EINVAL;
674         else {
675                 msk |= rxirqmask[port];
676                 delay = ecmd->rx_coalesce_usecs;
677         }
678
679         if (ecmd->tx_coalesce_usecs == 0)
680                 msk &= ~txirqmask[port];
681         else if (ecmd->tx_coalesce_usecs < 25 ||
682                  ecmd->tx_coalesce_usecs > 33333)
683                 return -EINVAL;
684         else {
685                 msk |= txirqmask[port];
686                 delay = min(delay, ecmd->rx_coalesce_usecs);
687         }
688
689         skge_write32(hw, B2_IRQM_MSK, msk);
690         if (msk == 0)
691                 skge_write32(hw, B2_IRQM_CTRL, TIM_STOP);
692         else {
693                 skge_write32(hw, B2_IRQM_INI, skge_usecs2clk(hw, delay));
694                 skge_write32(hw, B2_IRQM_CTRL, TIM_START);
695         }
696         return 0;
697 }
698
699 enum led_mode { LED_MODE_OFF, LED_MODE_ON, LED_MODE_TST };
700 static void skge_led(struct skge_port *skge, enum led_mode mode)
701 {
702         struct skge_hw *hw = skge->hw;
703         int port = skge->port;
704
705         spin_lock_bh(&hw->phy_lock);
706         if (hw->chip_id == CHIP_ID_GENESIS) {
707                 switch (mode) {
708                 case LED_MODE_OFF:
709                         if (hw->phy_type == SK_PHY_BCOM)
710                                 xm_phy_write(hw, port, PHY_BCOM_P_EXT_CTRL, PHY_B_PEC_LED_OFF);
711                         else {
712                                 skge_write32(hw, SK_REG(port, TX_LED_VAL), 0);
713                                 skge_write8(hw, SK_REG(port, TX_LED_CTRL), LED_T_OFF);
714                         }
715                         skge_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
716                         skge_write32(hw, SK_REG(port, RX_LED_VAL), 0);
717                         skge_write8(hw, SK_REG(port, RX_LED_CTRL), LED_T_OFF);
718                         break;
719
720                 case LED_MODE_ON:
721                         skge_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_ON);
722                         skge_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_LINKSYNC_ON);
723
724                         skge_write8(hw, SK_REG(port, RX_LED_CTRL), LED_START);
725                         skge_write8(hw, SK_REG(port, TX_LED_CTRL), LED_START);
726
727                         break;
728
729                 case LED_MODE_TST:
730                         skge_write8(hw, SK_REG(port, RX_LED_TST), LED_T_ON);
731                         skge_write32(hw, SK_REG(port, RX_LED_VAL), 100);
732                         skge_write8(hw, SK_REG(port, RX_LED_CTRL), LED_START);
733
734                         if (hw->phy_type == SK_PHY_BCOM)
735                                 xm_phy_write(hw, port, PHY_BCOM_P_EXT_CTRL, PHY_B_PEC_LED_ON);
736                         else {
737                                 skge_write8(hw, SK_REG(port, TX_LED_TST), LED_T_ON);
738                                 skge_write32(hw, SK_REG(port, TX_LED_VAL), 100);
739                                 skge_write8(hw, SK_REG(port, TX_LED_CTRL), LED_START);
740                         }
741
742                 }
743         } else {
744                 switch (mode) {
745                 case LED_MODE_OFF:
746                         gm_phy_write(hw, port, PHY_MARV_LED_CTRL, 0);
747                         gm_phy_write(hw, port, PHY_MARV_LED_OVER,
748                                      PHY_M_LED_MO_DUP(MO_LED_OFF)  |
749                                      PHY_M_LED_MO_10(MO_LED_OFF)   |
750                                      PHY_M_LED_MO_100(MO_LED_OFF)  |
751                                      PHY_M_LED_MO_1000(MO_LED_OFF) |
752                                      PHY_M_LED_MO_RX(MO_LED_OFF));
753                         break;
754                 case LED_MODE_ON:
755                         gm_phy_write(hw, port, PHY_MARV_LED_CTRL,
756                                      PHY_M_LED_PULS_DUR(PULS_170MS) |
757                                      PHY_M_LED_BLINK_RT(BLINK_84MS) |
758                                      PHY_M_LEDC_TX_CTRL |
759                                      PHY_M_LEDC_DP_CTRL);
760
761                         gm_phy_write(hw, port, PHY_MARV_LED_OVER,
762                                      PHY_M_LED_MO_RX(MO_LED_OFF) |
763                                      (skge->speed == SPEED_100 ?
764                                       PHY_M_LED_MO_100(MO_LED_ON) : 0));
765                         break;
766                 case LED_MODE_TST:
767                         gm_phy_write(hw, port, PHY_MARV_LED_CTRL, 0);
768                         gm_phy_write(hw, port, PHY_MARV_LED_OVER,
769                                      PHY_M_LED_MO_DUP(MO_LED_ON)  |
770                                      PHY_M_LED_MO_10(MO_LED_ON)   |
771                                      PHY_M_LED_MO_100(MO_LED_ON)  |
772                                      PHY_M_LED_MO_1000(MO_LED_ON) |
773                                      PHY_M_LED_MO_RX(MO_LED_ON));
774                 }
775         }
776         spin_unlock_bh(&hw->phy_lock);
777 }
778
779 /* blink LED's for finding board */
780 static int skge_phys_id(struct net_device *dev, u32 data)
781 {
782         struct skge_port *skge = netdev_priv(dev);
783         unsigned long ms;
784         enum led_mode mode = LED_MODE_TST;
785
786         if (!data || data > (u32)(MAX_SCHEDULE_TIMEOUT / HZ))
787                 ms = jiffies_to_msecs(MAX_SCHEDULE_TIMEOUT / HZ) * 1000;
788         else
789                 ms = data * 1000;
790
791         while (ms > 0) {
792                 skge_led(skge, mode);
793                 mode ^= LED_MODE_TST;
794
795                 if (msleep_interruptible(BLINK_MS))
796                         break;
797                 ms -= BLINK_MS;
798         }
799
800         /* back to regular LED state */
801         skge_led(skge, netif_running(dev) ? LED_MODE_ON : LED_MODE_OFF);
802
803         return 0;
804 }
805
806 static int skge_get_eeprom_len(struct net_device *dev)
807 {
808         struct skge_port *skge = netdev_priv(dev);
809         u32 reg2;
810
811         pci_read_config_dword(skge->hw->pdev, PCI_DEV_REG2, &reg2);
812         return 1 << ( ((reg2 & PCI_VPD_ROM_SZ) >> 14) + 8);
813 }
814
815 static u32 skge_vpd_read(struct pci_dev *pdev, int cap, u16 offset)
816 {
817         u32 val;
818
819         pci_write_config_word(pdev, cap + PCI_VPD_ADDR, offset);
820
821         do {
822                 pci_read_config_word(pdev, cap + PCI_VPD_ADDR, &offset);
823         } while (!(offset & PCI_VPD_ADDR_F));
824
825         pci_read_config_dword(pdev, cap + PCI_VPD_DATA, &val);
826         return val;
827 }
828
829 static void skge_vpd_write(struct pci_dev *pdev, int cap, u16 offset, u32 val)
830 {
831         pci_write_config_dword(pdev, cap + PCI_VPD_DATA, val);
832         pci_write_config_word(pdev, cap + PCI_VPD_ADDR,
833                               offset | PCI_VPD_ADDR_F);
834
835         do {
836                 pci_read_config_word(pdev, cap + PCI_VPD_ADDR, &offset);
837         } while (offset & PCI_VPD_ADDR_F);
838 }
839
840 static int skge_get_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
841                            u8 *data)
842 {
843         struct skge_port *skge = netdev_priv(dev);
844         struct pci_dev *pdev = skge->hw->pdev;
845         int cap = pci_find_capability(pdev, PCI_CAP_ID_VPD);
846         int length = eeprom->len;
847         u16 offset = eeprom->offset;
848
849         if (!cap)
850                 return -EINVAL;
851
852         eeprom->magic = SKGE_EEPROM_MAGIC;
853
854         while (length > 0) {
855                 u32 val = skge_vpd_read(pdev, cap, offset);
856                 int n = min_t(int, length, sizeof(val));
857
858                 memcpy(data, &val, n);
859                 length -= n;
860                 data += n;
861                 offset += n;
862         }
863         return 0;
864 }
865
866 static int skge_set_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
867                            u8 *data)
868 {
869         struct skge_port *skge = netdev_priv(dev);
870         struct pci_dev *pdev = skge->hw->pdev;
871         int cap = pci_find_capability(pdev, PCI_CAP_ID_VPD);
872         int length = eeprom->len;
873         u16 offset = eeprom->offset;
874
875         if (!cap)
876                 return -EINVAL;
877
878         if (eeprom->magic != SKGE_EEPROM_MAGIC)
879                 return -EINVAL;
880
881         while (length > 0) {
882                 u32 val;
883                 int n = min_t(int, length, sizeof(val));
884
885                 if (n < sizeof(val))
886                         val = skge_vpd_read(pdev, cap, offset);
887                 memcpy(&val, data, n);
888
889                 skge_vpd_write(pdev, cap, offset, val);
890
891                 length -= n;
892                 data += n;
893                 offset += n;
894         }
895         return 0;
896 }
897
898 static const struct ethtool_ops skge_ethtool_ops = {
899         .get_settings   = skge_get_settings,
900         .set_settings   = skge_set_settings,
901         .get_drvinfo    = skge_get_drvinfo,
902         .get_regs_len   = skge_get_regs_len,
903         .get_regs       = skge_get_regs,
904         .get_wol        = skge_get_wol,
905         .set_wol        = skge_set_wol,
906         .get_msglevel   = skge_get_msglevel,
907         .set_msglevel   = skge_set_msglevel,
908         .nway_reset     = skge_nway_reset,
909         .get_link       = ethtool_op_get_link,
910         .get_eeprom_len = skge_get_eeprom_len,
911         .get_eeprom     = skge_get_eeprom,
912         .set_eeprom     = skge_set_eeprom,
913         .get_ringparam  = skge_get_ring_param,
914         .set_ringparam  = skge_set_ring_param,
915         .get_pauseparam = skge_get_pauseparam,
916         .set_pauseparam = skge_set_pauseparam,
917         .get_coalesce   = skge_get_coalesce,
918         .set_coalesce   = skge_set_coalesce,
919         .set_sg         = skge_set_sg,
920         .set_tx_csum    = skge_set_tx_csum,
921         .get_rx_csum    = skge_get_rx_csum,
922         .set_rx_csum    = skge_set_rx_csum,
923         .get_strings    = skge_get_strings,
924         .phys_id        = skge_phys_id,
925         .get_sset_count = skge_get_sset_count,
926         .get_ethtool_stats = skge_get_ethtool_stats,
927 };
928
929 /*
930  * Allocate ring elements and chain them together
931  * One-to-one association of board descriptors with ring elements
932  */
933 static int skge_ring_alloc(struct skge_ring *ring, void *vaddr, u32 base)
934 {
935         struct skge_tx_desc *d;
936         struct skge_element *e;
937         int i;
938
939         ring->start = kcalloc(ring->count, sizeof(*e), GFP_KERNEL);
940         if (!ring->start)
941                 return -ENOMEM;
942
943         for (i = 0, e = ring->start, d = vaddr; i < ring->count; i++, e++, d++) {
944                 e->desc = d;
945                 if (i == ring->count - 1) {
946                         e->next = ring->start;
947                         d->next_offset = base;
948                 } else {
949                         e->next = e + 1;
950                         d->next_offset = base + (i+1) * sizeof(*d);
951                 }
952         }
953         ring->to_use = ring->to_clean = ring->start;
954
955         return 0;
956 }
957
958 /* Allocate and setup a new buffer for receiving */
959 static void skge_rx_setup(struct skge_port *skge, struct skge_element *e,
960                           struct sk_buff *skb, unsigned int bufsize)
961 {
962         struct skge_rx_desc *rd = e->desc;
963         u64 map;
964
965         map = pci_map_single(skge->hw->pdev, skb->data, bufsize,
966                              PCI_DMA_FROMDEVICE);
967
968         rd->dma_lo = map;
969         rd->dma_hi = map >> 32;
970         e->skb = skb;
971         rd->csum1_start = ETH_HLEN;
972         rd->csum2_start = ETH_HLEN;
973         rd->csum1 = 0;
974         rd->csum2 = 0;
975
976         wmb();
977
978         rd->control = BMU_OWN | BMU_STF | BMU_IRQ_EOF | BMU_TCP_CHECK | bufsize;
979         pci_unmap_addr_set(e, mapaddr, map);
980         pci_unmap_len_set(e, maplen, bufsize);
981 }
982
983 /* Resume receiving using existing skb,
984  * Note: DMA address is not changed by chip.
985  *       MTU not changed while receiver active.
986  */
987 static inline void skge_rx_reuse(struct skge_element *e, unsigned int size)
988 {
989         struct skge_rx_desc *rd = e->desc;
990
991         rd->csum2 = 0;
992         rd->csum2_start = ETH_HLEN;
993
994         wmb();
995
996         rd->control = BMU_OWN | BMU_STF | BMU_IRQ_EOF | BMU_TCP_CHECK | size;
997 }
998
999
1000 /* Free all  buffers in receive ring, assumes receiver stopped */
1001 static void skge_rx_clean(struct skge_port *skge)
1002 {
1003         struct skge_hw *hw = skge->hw;
1004         struct skge_ring *ring = &skge->rx_ring;
1005         struct skge_element *e;
1006
1007         e = ring->start;
1008         do {
1009                 struct skge_rx_desc *rd = e->desc;
1010                 rd->control = 0;
1011                 if (e->skb) {
1012                         pci_unmap_single(hw->pdev,
1013                                          pci_unmap_addr(e, mapaddr),
1014                                          pci_unmap_len(e, maplen),
1015                                          PCI_DMA_FROMDEVICE);
1016                         dev_kfree_skb(e->skb);
1017                         e->skb = NULL;
1018                 }
1019         } while ((e = e->next) != ring->start);
1020 }
1021
1022
1023 /* Allocate buffers for receive ring
1024  * For receive:  to_clean is next received frame.
1025  */
1026 static int skge_rx_fill(struct net_device *dev)
1027 {
1028         struct skge_port *skge = netdev_priv(dev);
1029         struct skge_ring *ring = &skge->rx_ring;
1030         struct skge_element *e;
1031
1032         e = ring->start;
1033         do {
1034                 struct sk_buff *skb;
1035
1036                 skb = __netdev_alloc_skb(dev, skge->rx_buf_size + NET_IP_ALIGN,
1037                                          GFP_KERNEL);
1038                 if (!skb)
1039                         return -ENOMEM;
1040
1041                 skb_reserve(skb, NET_IP_ALIGN);
1042                 skge_rx_setup(skge, e, skb, skge->rx_buf_size);
1043         } while ( (e = e->next) != ring->start);
1044
1045         ring->to_clean = ring->start;
1046         return 0;
1047 }
1048
1049 static const char *skge_pause(enum pause_status status)
1050 {
1051         switch(status) {
1052         case FLOW_STAT_NONE:
1053                 return "none";
1054         case FLOW_STAT_REM_SEND:
1055                 return "rx only";
1056         case FLOW_STAT_LOC_SEND:
1057                 return "tx_only";
1058         case FLOW_STAT_SYMMETRIC:               /* Both station may send PAUSE */
1059                 return "both";
1060         default:
1061                 return "indeterminated";
1062         }
1063 }
1064
1065
1066 static void skge_link_up(struct skge_port *skge)
1067 {
1068         skge_write8(skge->hw, SK_REG(skge->port, LNK_LED_REG),
1069                     LED_BLK_OFF|LED_SYNC_OFF|LED_ON);
1070
1071         netif_carrier_on(skge->netdev);
1072         netif_wake_queue(skge->netdev);
1073
1074         if (netif_msg_link(skge)) {
1075                 printk(KERN_INFO PFX
1076                        "%s: Link is up at %d Mbps, %s duplex, flow control %s\n",
1077                        skge->netdev->name, skge->speed,
1078                        skge->duplex == DUPLEX_FULL ? "full" : "half",
1079                        skge_pause(skge->flow_status));
1080         }
1081 }
1082
1083 static void skge_link_down(struct skge_port *skge)
1084 {
1085         skge_write8(skge->hw, SK_REG(skge->port, LNK_LED_REG), LED_OFF);
1086         netif_carrier_off(skge->netdev);
1087         netif_stop_queue(skge->netdev);
1088
1089         if (netif_msg_link(skge))
1090                 printk(KERN_INFO PFX "%s: Link is down.\n", skge->netdev->name);
1091 }
1092
1093
1094 static void xm_link_down(struct skge_hw *hw, int port)
1095 {
1096         struct net_device *dev = hw->dev[port];
1097         struct skge_port *skge = netdev_priv(dev);
1098         u16 cmd = xm_read16(hw, port, XM_MMU_CMD);
1099
1100         xm_write16(hw, port, XM_IMSK, XM_IMSK_DISABLE);
1101
1102         cmd &= ~(XM_MMU_ENA_RX | XM_MMU_ENA_TX);
1103         xm_write16(hw, port, XM_MMU_CMD, cmd);
1104
1105         /* dummy read to ensure writing */
1106         xm_read16(hw, port, XM_MMU_CMD);
1107
1108         if (netif_carrier_ok(dev))
1109                 skge_link_down(skge);
1110 }
1111
1112 static int __xm_phy_read(struct skge_hw *hw, int port, u16 reg, u16 *val)
1113 {
1114         int i;
1115
1116         xm_write16(hw, port, XM_PHY_ADDR, reg | hw->phy_addr);
1117         *val = xm_read16(hw, port, XM_PHY_DATA);
1118
1119         if (hw->phy_type == SK_PHY_XMAC)
1120                 goto ready;
1121
1122         for (i = 0; i < PHY_RETRIES; i++) {
1123                 if (xm_read16(hw, port, XM_MMU_CMD) & XM_MMU_PHY_RDY)
1124                         goto ready;
1125                 udelay(1);
1126         }
1127
1128         return -ETIMEDOUT;
1129  ready:
1130         *val = xm_read16(hw, port, XM_PHY_DATA);
1131
1132         return 0;
1133 }
1134
1135 static u16 xm_phy_read(struct skge_hw *hw, int port, u16 reg)
1136 {
1137         u16 v = 0;
1138         if (__xm_phy_read(hw, port, reg, &v))
1139                 printk(KERN_WARNING PFX "%s: phy read timed out\n",
1140                        hw->dev[port]->name);
1141         return v;
1142 }
1143
1144 static int xm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val)
1145 {
1146         int i;
1147
1148         xm_write16(hw, port, XM_PHY_ADDR, reg | hw->phy_addr);
1149         for (i = 0; i < PHY_RETRIES; i++) {
1150                 if (!(xm_read16(hw, port, XM_MMU_CMD) & XM_MMU_PHY_BUSY))
1151                         goto ready;
1152                 udelay(1);
1153         }
1154         return -EIO;
1155
1156  ready:
1157         xm_write16(hw, port, XM_PHY_DATA, val);
1158         for (i = 0; i < PHY_RETRIES; i++) {
1159                 if (!(xm_read16(hw, port, XM_MMU_CMD) & XM_MMU_PHY_BUSY))
1160                         return 0;
1161                 udelay(1);
1162         }
1163         return -ETIMEDOUT;
1164 }
1165
1166 static void genesis_init(struct skge_hw *hw)
1167 {
1168         /* set blink source counter */
1169         skge_write32(hw, B2_BSC_INI, (SK_BLK_DUR * SK_FACT_53) / 100);
1170         skge_write8(hw, B2_BSC_CTRL, BSC_START);
1171
1172         /* configure mac arbiter */
1173         skge_write16(hw, B3_MA_TO_CTRL, MA_RST_CLR);
1174
1175         /* configure mac arbiter timeout values */
1176         skge_write8(hw, B3_MA_TOINI_RX1, SK_MAC_TO_53);
1177         skge_write8(hw, B3_MA_TOINI_RX2, SK_MAC_TO_53);
1178         skge_write8(hw, B3_MA_TOINI_TX1, SK_MAC_TO_53);
1179         skge_write8(hw, B3_MA_TOINI_TX2, SK_MAC_TO_53);
1180
1181         skge_write8(hw, B3_MA_RCINI_RX1, 0);
1182         skge_write8(hw, B3_MA_RCINI_RX2, 0);
1183         skge_write8(hw, B3_MA_RCINI_TX1, 0);
1184         skge_write8(hw, B3_MA_RCINI_TX2, 0);
1185
1186         /* configure packet arbiter timeout */
1187         skge_write16(hw, B3_PA_CTRL, PA_RST_CLR);
1188         skge_write16(hw, B3_PA_TOINI_RX1, SK_PKT_TO_MAX);
1189         skge_write16(hw, B3_PA_TOINI_TX1, SK_PKT_TO_MAX);
1190         skge_write16(hw, B3_PA_TOINI_RX2, SK_PKT_TO_MAX);
1191         skge_write16(hw, B3_PA_TOINI_TX2, SK_PKT_TO_MAX);
1192 }
1193
1194 static void genesis_reset(struct skge_hw *hw, int port)
1195 {
1196         const u8 zero[8]  = { 0 };
1197
1198         skge_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
1199
1200         /* reset the statistics module */
1201         xm_write32(hw, port, XM_GP_PORT, XM_GP_RES_STAT);
1202         xm_write16(hw, port, XM_IMSK, XM_IMSK_DISABLE);
1203         xm_write32(hw, port, XM_MODE, 0);               /* clear Mode Reg */
1204         xm_write16(hw, port, XM_TX_CMD, 0);     /* reset TX CMD Reg */
1205         xm_write16(hw, port, XM_RX_CMD, 0);     /* reset RX CMD Reg */
1206
1207         /* disable Broadcom PHY IRQ */
1208         if (hw->phy_type == SK_PHY_BCOM)
1209                 xm_write16(hw, port, PHY_BCOM_INT_MASK, 0xffff);
1210
1211         xm_outhash(hw, port, XM_HSM, zero);
1212 }
1213
1214
1215 /* Convert mode to MII values  */
1216 static const u16 phy_pause_map[] = {
1217         [FLOW_MODE_NONE] =      0,
1218         [FLOW_MODE_LOC_SEND] =  PHY_AN_PAUSE_ASYM,
1219         [FLOW_MODE_SYMMETRIC] = PHY_AN_PAUSE_CAP,
1220         [FLOW_MODE_SYM_OR_REM]  = PHY_AN_PAUSE_CAP | PHY_AN_PAUSE_ASYM,
1221 };
1222
1223 /* special defines for FIBER (88E1011S only) */
1224 static const u16 fiber_pause_map[] = {
1225         [FLOW_MODE_NONE]        = PHY_X_P_NO_PAUSE,
1226         [FLOW_MODE_LOC_SEND]    = PHY_X_P_ASYM_MD,
1227         [FLOW_MODE_SYMMETRIC]   = PHY_X_P_SYM_MD,
1228         [FLOW_MODE_SYM_OR_REM]  = PHY_X_P_BOTH_MD,
1229 };
1230
1231
1232 /* Check status of Broadcom phy link */
1233 static void bcom_check_link(struct skge_hw *hw, int port)
1234 {
1235         struct net_device *dev = hw->dev[port];
1236         struct skge_port *skge = netdev_priv(dev);
1237         u16 status;
1238
1239         /* read twice because of latch */
1240         xm_phy_read(hw, port, PHY_BCOM_STAT);
1241         status = xm_phy_read(hw, port, PHY_BCOM_STAT);
1242
1243         if ((status & PHY_ST_LSYNC) == 0) {
1244                 xm_link_down(hw, port);
1245                 return;
1246         }
1247
1248         if (skge->autoneg == AUTONEG_ENABLE) {
1249                 u16 lpa, aux;
1250
1251                 if (!(status & PHY_ST_AN_OVER))
1252                         return;
1253
1254                 lpa = xm_phy_read(hw, port, PHY_XMAC_AUNE_LP);
1255                 if (lpa & PHY_B_AN_RF) {
1256                         printk(KERN_NOTICE PFX "%s: remote fault\n",
1257                                dev->name);
1258                         return;
1259                 }
1260
1261                 aux = xm_phy_read(hw, port, PHY_BCOM_AUX_STAT);
1262
1263                 /* Check Duplex mismatch */
1264                 switch (aux & PHY_B_AS_AN_RES_MSK) {
1265                 case PHY_B_RES_1000FD:
1266                         skge->duplex = DUPLEX_FULL;
1267                         break;
1268                 case PHY_B_RES_1000HD:
1269                         skge->duplex = DUPLEX_HALF;
1270                         break;
1271                 default:
1272                         printk(KERN_NOTICE PFX "%s: duplex mismatch\n",
1273                                dev->name);
1274                         return;
1275                 }
1276
1277                 /* We are using IEEE 802.3z/D5.0 Table 37-4 */
1278                 switch (aux & PHY_B_AS_PAUSE_MSK) {
1279                 case PHY_B_AS_PAUSE_MSK:
1280                         skge->flow_status = FLOW_STAT_SYMMETRIC;
1281                         break;
1282                 case PHY_B_AS_PRR:
1283                         skge->flow_status = FLOW_STAT_REM_SEND;
1284                         break;
1285                 case PHY_B_AS_PRT:
1286                         skge->flow_status = FLOW_STAT_LOC_SEND;
1287                         break;
1288                 default:
1289                         skge->flow_status = FLOW_STAT_NONE;
1290                 }
1291                 skge->speed = SPEED_1000;
1292         }
1293
1294         if (!netif_carrier_ok(dev))
1295                 genesis_link_up(skge);
1296 }
1297
1298 /* Broadcom 5400 only supports giagabit! SysKonnect did not put an additional
1299  * Phy on for 100 or 10Mbit operation
1300  */
1301 static void bcom_phy_init(struct skge_port *skge)
1302 {
1303         struct skge_hw *hw = skge->hw;
1304         int port = skge->port;
1305         int i;
1306         u16 id1, r, ext, ctl;
1307
1308         /* magic workaround patterns for Broadcom */
1309         static const struct {
1310                 u16 reg;
1311                 u16 val;
1312         } A1hack[] = {
1313                 { 0x18, 0x0c20 }, { 0x17, 0x0012 }, { 0x15, 0x1104 },
1314                 { 0x17, 0x0013 }, { 0x15, 0x0404 }, { 0x17, 0x8006 },
1315                 { 0x15, 0x0132 }, { 0x17, 0x8006 }, { 0x15, 0x0232 },
1316                 { 0x17, 0x800D }, { 0x15, 0x000F }, { 0x18, 0x0420 },
1317         }, C0hack[] = {
1318                 { 0x18, 0x0c20 }, { 0x17, 0x0012 }, { 0x15, 0x1204 },
1319                 { 0x17, 0x0013 }, { 0x15, 0x0A04 }, { 0x18, 0x0420 },
1320         };
1321
1322         /* read Id from external PHY (all have the same address) */
1323         id1 = xm_phy_read(hw, port, PHY_XMAC_ID1);
1324
1325         /* Optimize MDIO transfer by suppressing preamble. */
1326         r = xm_read16(hw, port, XM_MMU_CMD);
1327         r |=  XM_MMU_NO_PRE;
1328         xm_write16(hw, port, XM_MMU_CMD,r);
1329
1330         switch (id1) {
1331         case PHY_BCOM_ID1_C0:
1332                 /*
1333                  * Workaround BCOM Errata for the C0 type.
1334                  * Write magic patterns to reserved registers.
1335                  */
1336                 for (i = 0; i < ARRAY_SIZE(C0hack); i++)
1337                         xm_phy_write(hw, port,
1338                                      C0hack[i].reg, C0hack[i].val);
1339
1340                 break;
1341         case PHY_BCOM_ID1_A1:
1342                 /*
1343                  * Workaround BCOM Errata for the A1 type.
1344                  * Write magic patterns to reserved registers.
1345                  */
1346                 for (i = 0; i < ARRAY_SIZE(A1hack); i++)
1347                         xm_phy_write(hw, port,
1348                                      A1hack[i].reg, A1hack[i].val);
1349                 break;
1350         }
1351
1352         /*
1353          * Workaround BCOM Errata (#10523) for all BCom PHYs.
1354          * Disable Power Management after reset.
1355          */
1356         r = xm_phy_read(hw, port, PHY_BCOM_AUX_CTRL);
1357         r |= PHY_B_AC_DIS_PM;
1358         xm_phy_write(hw, port, PHY_BCOM_AUX_CTRL, r);
1359
1360         /* Dummy read */
1361         xm_read16(hw, port, XM_ISRC);
1362
1363         ext = PHY_B_PEC_EN_LTR; /* enable tx led */
1364         ctl = PHY_CT_SP1000;    /* always 1000mbit */
1365
1366         if (skge->autoneg == AUTONEG_ENABLE) {
1367                 /*
1368                  * Workaround BCOM Errata #1 for the C5 type.
1369                  * 1000Base-T Link Acquisition Failure in Slave Mode
1370                  * Set Repeater/DTE bit 10 of the 1000Base-T Control Register
1371                  */
1372                 u16 adv = PHY_B_1000C_RD;
1373                 if (skge->advertising & ADVERTISED_1000baseT_Half)
1374                         adv |= PHY_B_1000C_AHD;
1375                 if (skge->advertising & ADVERTISED_1000baseT_Full)
1376                         adv |= PHY_B_1000C_AFD;
1377                 xm_phy_write(hw, port, PHY_BCOM_1000T_CTRL, adv);
1378
1379                 ctl |= PHY_CT_ANE | PHY_CT_RE_CFG;
1380         } else {
1381                 if (skge->duplex == DUPLEX_FULL)
1382                         ctl |= PHY_CT_DUP_MD;
1383                 /* Force to slave */
1384                 xm_phy_write(hw, port, PHY_BCOM_1000T_CTRL, PHY_B_1000C_MSE);
1385         }
1386
1387         /* Set autonegotiation pause parameters */
1388         xm_phy_write(hw, port, PHY_BCOM_AUNE_ADV,
1389                      phy_pause_map[skge->flow_control] | PHY_AN_CSMA);
1390
1391         /* Handle Jumbo frames */
1392         if (hw->dev[port]->mtu > ETH_DATA_LEN) {
1393                 xm_phy_write(hw, port, PHY_BCOM_AUX_CTRL,
1394                              PHY_B_AC_TX_TST | PHY_B_AC_LONG_PACK);
1395
1396                 ext |= PHY_B_PEC_HIGH_LA;
1397
1398         }
1399
1400         xm_phy_write(hw, port, PHY_BCOM_P_EXT_CTRL, ext);
1401         xm_phy_write(hw, port, PHY_BCOM_CTRL, ctl);
1402
1403         /* Use link status change interrupt */
1404         xm_phy_write(hw, port, PHY_BCOM_INT_MASK, PHY_B_DEF_MSK);
1405 }
1406
1407 static void xm_phy_init(struct skge_port *skge)
1408 {
1409         struct skge_hw *hw = skge->hw;
1410         int port = skge->port;
1411         u16 ctrl = 0;
1412
1413         if (skge->autoneg == AUTONEG_ENABLE) {
1414                 if (skge->advertising & ADVERTISED_1000baseT_Half)
1415                         ctrl |= PHY_X_AN_HD;
1416                 if (skge->advertising & ADVERTISED_1000baseT_Full)
1417                         ctrl |= PHY_X_AN_FD;
1418
1419                 ctrl |= fiber_pause_map[skge->flow_control];
1420
1421                 xm_phy_write(hw, port, PHY_XMAC_AUNE_ADV, ctrl);
1422
1423                 /* Restart Auto-negotiation */
1424                 ctrl = PHY_CT_ANE | PHY_CT_RE_CFG;
1425         } else {
1426                 /* Set DuplexMode in Config register */
1427                 if (skge->duplex == DUPLEX_FULL)
1428                         ctrl |= PHY_CT_DUP_MD;
1429                 /*
1430                  * Do NOT enable Auto-negotiation here. This would hold
1431                  * the link down because no IDLEs are transmitted
1432                  */
1433         }
1434
1435         xm_phy_write(hw, port, PHY_XMAC_CTRL, ctrl);
1436
1437         /* Poll PHY for status changes */
1438         mod_timer(&skge->link_timer, jiffies + LINK_HZ);
1439 }
1440
1441 static int xm_check_link(struct net_device *dev)
1442 {
1443         struct skge_port *skge = netdev_priv(dev);
1444         struct skge_hw *hw = skge->hw;
1445         int port = skge->port;
1446         u16 status;
1447
1448         /* read twice because of latch */
1449         xm_phy_read(hw, port, PHY_XMAC_STAT);
1450         status = xm_phy_read(hw, port, PHY_XMAC_STAT);
1451
1452         if ((status & PHY_ST_LSYNC) == 0) {
1453                 xm_link_down(hw, port);
1454                 return 0;
1455         }
1456
1457         if (skge->autoneg == AUTONEG_ENABLE) {
1458                 u16 lpa, res;
1459
1460                 if (!(status & PHY_ST_AN_OVER))
1461                         return 0;
1462
1463                 lpa = xm_phy_read(hw, port, PHY_XMAC_AUNE_LP);
1464                 if (lpa & PHY_B_AN_RF) {
1465                         printk(KERN_NOTICE PFX "%s: remote fault\n",
1466                                dev->name);
1467                         return 0;
1468                 }
1469
1470                 res = xm_phy_read(hw, port, PHY_XMAC_RES_ABI);
1471
1472                 /* Check Duplex mismatch */
1473                 switch (res & (PHY_X_RS_HD | PHY_X_RS_FD)) {
1474                 case PHY_X_RS_FD:
1475                         skge->duplex = DUPLEX_FULL;
1476                         break;
1477                 case PHY_X_RS_HD:
1478                         skge->duplex = DUPLEX_HALF;
1479                         break;
1480                 default:
1481                         printk(KERN_NOTICE PFX "%s: duplex mismatch\n",
1482                                dev->name);
1483                         return 0;
1484                 }
1485
1486                 /* We are using IEEE 802.3z/D5.0 Table 37-4 */
1487                 if ((skge->flow_control == FLOW_MODE_SYMMETRIC ||
1488                      skge->flow_control == FLOW_MODE_SYM_OR_REM) &&
1489                     (lpa & PHY_X_P_SYM_MD))
1490                         skge->flow_status = FLOW_STAT_SYMMETRIC;
1491                 else if (skge->flow_control == FLOW_MODE_SYM_OR_REM &&
1492                          (lpa & PHY_X_RS_PAUSE) == PHY_X_P_ASYM_MD)
1493                         /* Enable PAUSE receive, disable PAUSE transmit */
1494                         skge->flow_status  = FLOW_STAT_REM_SEND;
1495                 else if (skge->flow_control == FLOW_MODE_LOC_SEND &&
1496                          (lpa & PHY_X_RS_PAUSE) == PHY_X_P_BOTH_MD)
1497                         /* Disable PAUSE receive, enable PAUSE transmit */
1498                         skge->flow_status = FLOW_STAT_LOC_SEND;
1499                 else
1500                         skge->flow_status = FLOW_STAT_NONE;
1501
1502                 skge->speed = SPEED_1000;
1503         }
1504
1505         if (!netif_carrier_ok(dev))
1506                 genesis_link_up(skge);
1507         return 1;
1508 }
1509
1510 /* Poll to check for link coming up.
1511  *
1512  * Since internal PHY is wired to a level triggered pin, can't
1513  * get an interrupt when carrier is detected, need to poll for
1514  * link coming up.
1515  */
1516 static void xm_link_timer(unsigned long arg)
1517 {
1518         struct skge_port *skge = (struct skge_port *) arg;
1519         struct net_device *dev = skge->netdev;
1520         struct skge_hw *hw = skge->hw;
1521         int port = skge->port;
1522         int i;
1523         unsigned long flags;
1524
1525         if (!netif_running(dev))
1526                 return;
1527
1528         spin_lock_irqsave(&hw->phy_lock, flags);
1529
1530         /*
1531          * Verify that the link by checking GPIO register three times.
1532          * This pin has the signal from the link_sync pin connected to it.
1533          */
1534         for (i = 0; i < 3; i++) {
1535                 if (xm_read16(hw, port, XM_GP_PORT) & XM_GP_INP_ASS)
1536                         goto link_down;
1537         }
1538
1539         /* Re-enable interrupt to detect link down */
1540         if (xm_check_link(dev)) {
1541                 u16 msk = xm_read16(hw, port, XM_IMSK);
1542                 msk &= ~XM_IS_INP_ASS;
1543                 xm_write16(hw, port, XM_IMSK, msk);
1544                 xm_read16(hw, port, XM_ISRC);
1545         } else {
1546 link_down:
1547                 mod_timer(&skge->link_timer,
1548                           round_jiffies(jiffies + LINK_HZ));
1549         }
1550         spin_unlock_irqrestore(&hw->phy_lock, flags);
1551 }
1552
1553 static void genesis_mac_init(struct skge_hw *hw, int port)
1554 {
1555         struct net_device *dev = hw->dev[port];
1556         struct skge_port *skge = netdev_priv(dev);
1557         int jumbo = hw->dev[port]->mtu > ETH_DATA_LEN;
1558         int i;
1559         u32 r;
1560         const u8 zero[6]  = { 0 };
1561
1562         for (i = 0; i < 10; i++) {
1563                 skge_write16(hw, SK_REG(port, TX_MFF_CTRL1),
1564                              MFF_SET_MAC_RST);
1565                 if (skge_read16(hw, SK_REG(port, TX_MFF_CTRL1)) & MFF_SET_MAC_RST)
1566                         goto reset_ok;
1567                 udelay(1);
1568         }
1569
1570         printk(KERN_WARNING PFX "%s: genesis reset failed\n", dev->name);
1571
1572  reset_ok:
1573         /* Unreset the XMAC. */
1574         skge_write16(hw, SK_REG(port, TX_MFF_CTRL1), MFF_CLR_MAC_RST);
1575
1576         /*
1577          * Perform additional initialization for external PHYs,
1578          * namely for the 1000baseTX cards that use the XMAC's
1579          * GMII mode.
1580          */
1581         if (hw->phy_type != SK_PHY_XMAC) {
1582                 /* Take external Phy out of reset */
1583                 r = skge_read32(hw, B2_GP_IO);
1584                 if (port == 0)
1585                         r |= GP_DIR_0|GP_IO_0;
1586                 else
1587                         r |= GP_DIR_2|GP_IO_2;
1588
1589                 skge_write32(hw, B2_GP_IO, r);
1590
1591                 /* Enable GMII interface */
1592                 xm_write16(hw, port, XM_HW_CFG, XM_HW_GMII_MD);
1593         }
1594
1595
1596         switch(hw->phy_type) {
1597         case SK_PHY_XMAC:
1598                 xm_phy_init(skge);
1599                 break;
1600         case SK_PHY_BCOM:
1601                 bcom_phy_init(skge);
1602                 bcom_check_link(hw, port);
1603         }
1604
1605         /* Set Station Address */
1606         xm_outaddr(hw, port, XM_SA, dev->dev_addr);
1607
1608         /* We don't use match addresses so clear */
1609         for (i = 1; i < 16; i++)
1610                 xm_outaddr(hw, port, XM_EXM(i), zero);
1611
1612         /* Clear MIB counters */
1613         xm_write16(hw, port, XM_STAT_CMD,
1614                         XM_SC_CLR_RXC | XM_SC_CLR_TXC);
1615         /* Clear two times according to Errata #3 */
1616         xm_write16(hw, port, XM_STAT_CMD,
1617                         XM_SC_CLR_RXC | XM_SC_CLR_TXC);
1618
1619         /* configure Rx High Water Mark (XM_RX_HI_WM) */
1620         xm_write16(hw, port, XM_RX_HI_WM, 1450);
1621
1622         /* We don't need the FCS appended to the packet. */
1623         r = XM_RX_LENERR_OK | XM_RX_STRIP_FCS;
1624         if (jumbo)
1625                 r |= XM_RX_BIG_PK_OK;
1626
1627         if (skge->duplex == DUPLEX_HALF) {
1628                 /*
1629                  * If in manual half duplex mode the other side might be in
1630                  * full duplex mode, so ignore if a carrier extension is not seen
1631                  * on frames received
1632                  */
1633                 r |= XM_RX_DIS_CEXT;
1634         }
1635         xm_write16(hw, port, XM_RX_CMD, r);
1636
1637
1638         /* We want short frames padded to 60 bytes. */
1639         xm_write16(hw, port, XM_TX_CMD, XM_TX_AUTO_PAD);
1640
1641         /*
1642          * Bump up the transmit threshold. This helps hold off transmit
1643          * underruns when we're blasting traffic from both ports at once.
1644          */
1645         xm_write16(hw, port, XM_TX_THR, 512);
1646
1647         /*
1648          * Enable the reception of all error frames. This is is
1649          * a necessary evil due to the design of the XMAC. The
1650          * XMAC's receive FIFO is only 8K in size, however jumbo
1651          * frames can be up to 9000 bytes in length. When bad
1652          * frame filtering is enabled, the XMAC's RX FIFO operates
1653          * in 'store and forward' mode. For this to work, the
1654          * entire frame has to fit into the FIFO, but that means
1655          * that jumbo frames larger than 8192 bytes will be
1656          * truncated. Disabling all bad frame filtering causes
1657          * the RX FIFO to operate in streaming mode, in which
1658          * case the XMAC will start transferring frames out of the
1659          * RX FIFO as soon as the FIFO threshold is reached.
1660          */
1661         xm_write32(hw, port, XM_MODE, XM_DEF_MODE);
1662
1663
1664         /*
1665          * Initialize the Receive Counter Event Mask (XM_RX_EV_MSK)
1666          *      - Enable all bits excepting 'Octets Rx OK Low CntOv'
1667          *        and 'Octets Rx OK Hi Cnt Ov'.
1668          */
1669         xm_write32(hw, port, XM_RX_EV_MSK, XMR_DEF_MSK);
1670
1671         /*
1672          * Initialize the Transmit Counter Event Mask (XM_TX_EV_MSK)
1673          *      - Enable all bits excepting 'Octets Tx OK Low CntOv'
1674          *        and 'Octets Tx OK Hi Cnt Ov'.
1675          */
1676         xm_write32(hw, port, XM_TX_EV_MSK, XMT_DEF_MSK);
1677
1678         /* Configure MAC arbiter */
1679         skge_write16(hw, B3_MA_TO_CTRL, MA_RST_CLR);
1680
1681         /* configure timeout values */
1682         skge_write8(hw, B3_MA_TOINI_RX1, 72);
1683         skge_write8(hw, B3_MA_TOINI_RX2, 72);
1684         skge_write8(hw, B3_MA_TOINI_TX1, 72);
1685         skge_write8(hw, B3_MA_TOINI_TX2, 72);
1686
1687         skge_write8(hw, B3_MA_RCINI_RX1, 0);
1688         skge_write8(hw, B3_MA_RCINI_RX2, 0);
1689         skge_write8(hw, B3_MA_RCINI_TX1, 0);
1690         skge_write8(hw, B3_MA_RCINI_TX2, 0);
1691
1692         /* Configure Rx MAC FIFO */
1693         skge_write8(hw, SK_REG(port, RX_MFF_CTRL2), MFF_RST_CLR);
1694         skge_write16(hw, SK_REG(port, RX_MFF_CTRL1), MFF_ENA_TIM_PAT);
1695         skge_write8(hw, SK_REG(port, RX_MFF_CTRL2), MFF_ENA_OP_MD);
1696
1697         /* Configure Tx MAC FIFO */
1698         skge_write8(hw, SK_REG(port, TX_MFF_CTRL2), MFF_RST_CLR);
1699         skge_write16(hw, SK_REG(port, TX_MFF_CTRL1), MFF_TX_CTRL_DEF);
1700         skge_write8(hw, SK_REG(port, TX_MFF_CTRL2), MFF_ENA_OP_MD);
1701
1702         if (jumbo) {
1703                 /* Enable frame flushing if jumbo frames used */
1704                 skge_write16(hw, SK_REG(port,RX_MFF_CTRL1), MFF_ENA_FLUSH);
1705         } else {
1706                 /* enable timeout timers if normal frames */
1707                 skge_write16(hw, B3_PA_CTRL,
1708                              (port == 0) ? PA_ENA_TO_TX1 : PA_ENA_TO_TX2);
1709         }
1710 }
1711
1712 static void genesis_stop(struct skge_port *skge)
1713 {
1714         struct skge_hw *hw = skge->hw;
1715         int port = skge->port;
1716         unsigned retries = 1000;
1717
1718         genesis_reset(hw, port);
1719
1720         /* Clear Tx packet arbiter timeout IRQ */
1721         skge_write16(hw, B3_PA_CTRL,
1722                      port == 0 ? PA_CLR_TO_TX1 : PA_CLR_TO_TX2);
1723
1724         /* Reset the MAC */
1725         skge_write16(hw, SK_REG(port, TX_MFF_CTRL1), MFF_CLR_MAC_RST);
1726         do {
1727                 skge_write16(hw, SK_REG(port, TX_MFF_CTRL1), MFF_SET_MAC_RST);
1728                 if (!(skge_read16(hw, SK_REG(port, TX_MFF_CTRL1)) & MFF_SET_MAC_RST))
1729                         break;
1730         } while (--retries > 0);
1731
1732         /* For external PHYs there must be special handling */
1733         if (hw->phy_type != SK_PHY_XMAC) {
1734                 u32 reg = skge_read32(hw, B2_GP_IO);
1735                 if (port == 0) {
1736                         reg |= GP_DIR_0;
1737                         reg &= ~GP_IO_0;
1738                 } else {
1739                         reg |= GP_DIR_2;
1740                         reg &= ~GP_IO_2;
1741                 }
1742                 skge_write32(hw, B2_GP_IO, reg);
1743                 skge_read32(hw, B2_GP_IO);
1744         }
1745
1746         xm_write16(hw, port, XM_MMU_CMD,
1747                         xm_read16(hw, port, XM_MMU_CMD)
1748                         & ~(XM_MMU_ENA_RX | XM_MMU_ENA_TX));
1749
1750         xm_read16(hw, port, XM_MMU_CMD);
1751 }
1752
1753
1754 static void genesis_get_stats(struct skge_port *skge, u64 *data)
1755 {
1756         struct skge_hw *hw = skge->hw;
1757         int port = skge->port;
1758         int i;
1759         unsigned long timeout = jiffies + HZ;
1760
1761         xm_write16(hw, port,
1762                         XM_STAT_CMD, XM_SC_SNP_TXC | XM_SC_SNP_RXC);
1763
1764         /* wait for update to complete */
1765         while (xm_read16(hw, port, XM_STAT_CMD)
1766                & (XM_SC_SNP_TXC | XM_SC_SNP_RXC)) {
1767                 if (time_after(jiffies, timeout))
1768                         break;
1769                 udelay(10);
1770         }
1771
1772         /* special case for 64 bit octet counter */
1773         data[0] = (u64) xm_read32(hw, port, XM_TXO_OK_HI) << 32
1774                 | xm_read32(hw, port, XM_TXO_OK_LO);
1775         data[1] = (u64) xm_read32(hw, port, XM_RXO_OK_HI) << 32
1776                 | xm_read32(hw, port, XM_RXO_OK_LO);
1777
1778         for (i = 2; i < ARRAY_SIZE(skge_stats); i++)
1779                 data[i] = xm_read32(hw, port, skge_stats[i].xmac_offset);
1780 }
1781
1782 static void genesis_mac_intr(struct skge_hw *hw, int port)
1783 {
1784         struct net_device *dev = hw->dev[port];
1785         struct skge_port *skge = netdev_priv(dev);
1786         u16 status = xm_read16(hw, port, XM_ISRC);
1787
1788         if (netif_msg_intr(skge))
1789                 printk(KERN_DEBUG PFX "%s: mac interrupt status 0x%x\n",
1790                        dev->name, status);
1791
1792         if (hw->phy_type == SK_PHY_XMAC && (status & XM_IS_INP_ASS)) {
1793                 xm_link_down(hw, port);
1794                 mod_timer(&skge->link_timer, jiffies + 1);
1795         }
1796
1797         if (status & XM_IS_TXF_UR) {
1798                 xm_write32(hw, port, XM_MODE, XM_MD_FTF);
1799                 ++dev->stats.tx_fifo_errors;
1800         }
1801 }
1802
1803 static void genesis_link_up(struct skge_port *skge)
1804 {
1805         struct skge_hw *hw = skge->hw;
1806         int port = skge->port;
1807         u16 cmd, msk;
1808         u32 mode;
1809
1810         cmd = xm_read16(hw, port, XM_MMU_CMD);
1811
1812         /*
1813          * enabling pause frame reception is required for 1000BT
1814          * because the XMAC is not reset if the link is going down
1815          */
1816         if (skge->flow_status == FLOW_STAT_NONE ||
1817             skge->flow_status == FLOW_STAT_LOC_SEND)
1818                 /* Disable Pause Frame Reception */
1819                 cmd |= XM_MMU_IGN_PF;
1820         else
1821                 /* Enable Pause Frame Reception */
1822                 cmd &= ~XM_MMU_IGN_PF;
1823
1824         xm_write16(hw, port, XM_MMU_CMD, cmd);
1825
1826         mode = xm_read32(hw, port, XM_MODE);
1827         if (skge->flow_status== FLOW_STAT_SYMMETRIC ||
1828             skge->flow_status == FLOW_STAT_LOC_SEND) {
1829                 /*
1830                  * Configure Pause Frame Generation
1831                  * Use internal and external Pause Frame Generation.
1832                  * Sending pause frames is edge triggered.
1833                  * Send a Pause frame with the maximum pause time if
1834                  * internal oder external FIFO full condition occurs.
1835                  * Send a zero pause time frame to re-start transmission.
1836                  */
1837                 /* XM_PAUSE_DA = '010000C28001' (default) */
1838                 /* XM_MAC_PTIME = 0xffff (maximum) */
1839                 /* remember this value is defined in big endian (!) */
1840                 xm_write16(hw, port, XM_MAC_PTIME, 0xffff);
1841
1842                 mode |= XM_PAUSE_MODE;
1843                 skge_write16(hw, SK_REG(port, RX_MFF_CTRL1), MFF_ENA_PAUSE);
1844         } else {
1845                 /*
1846                  * disable pause frame generation is required for 1000BT
1847                  * because the XMAC is not reset if the link is going down
1848                  */
1849                 /* Disable Pause Mode in Mode Register */
1850                 mode &= ~XM_PAUSE_MODE;
1851
1852                 skge_write16(hw, SK_REG(port, RX_MFF_CTRL1), MFF_DIS_PAUSE);
1853         }
1854
1855         xm_write32(hw, port, XM_MODE, mode);
1856
1857         /* Turn on detection of Tx underrun */
1858         msk = xm_read16(hw, port, XM_IMSK);
1859         msk &= ~XM_IS_TXF_UR;
1860         xm_write16(hw, port, XM_IMSK, msk);
1861
1862         xm_read16(hw, port, XM_ISRC);
1863
1864         /* get MMU Command Reg. */
1865         cmd = xm_read16(hw, port, XM_MMU_CMD);
1866         if (hw->phy_type != SK_PHY_XMAC && skge->duplex == DUPLEX_FULL)
1867                 cmd |= XM_MMU_GMII_FD;
1868
1869         /*
1870          * Workaround BCOM Errata (#10523) for all BCom Phys
1871          * Enable Power Management after link up
1872          */
1873         if (hw->phy_type == SK_PHY_BCOM) {
1874                 xm_phy_write(hw, port, PHY_BCOM_AUX_CTRL,
1875                              xm_phy_read(hw, port, PHY_BCOM_AUX_CTRL)
1876                              & ~PHY_B_AC_DIS_PM);
1877                 xm_phy_write(hw, port, PHY_BCOM_INT_MASK, PHY_B_DEF_MSK);
1878         }
1879
1880         /* enable Rx/Tx */
1881         xm_write16(hw, port, XM_MMU_CMD,
1882                         cmd | XM_MMU_ENA_RX | XM_MMU_ENA_TX);
1883         skge_link_up(skge);
1884 }
1885
1886
1887 static inline void bcom_phy_intr(struct skge_port *skge)
1888 {
1889         struct skge_hw *hw = skge->hw;
1890         int port = skge->port;
1891         u16 isrc;
1892
1893         isrc = xm_phy_read(hw, port, PHY_BCOM_INT_STAT);
1894         if (netif_msg_intr(skge))
1895                 printk(KERN_DEBUG PFX "%s: phy interrupt status 0x%x\n",
1896                        skge->netdev->name, isrc);
1897
1898         if (isrc & PHY_B_IS_PSE)
1899                 printk(KERN_ERR PFX "%s: uncorrectable pair swap error\n",
1900                        hw->dev[port]->name);
1901
1902         /* Workaround BCom Errata:
1903          *      enable and disable loopback mode if "NO HCD" occurs.
1904          */
1905         if (isrc & PHY_B_IS_NO_HDCL) {
1906                 u16 ctrl = xm_phy_read(hw, port, PHY_BCOM_CTRL);
1907                 xm_phy_write(hw, port, PHY_BCOM_CTRL,
1908                                   ctrl | PHY_CT_LOOP);
1909                 xm_phy_write(hw, port, PHY_BCOM_CTRL,
1910                                   ctrl & ~PHY_CT_LOOP);
1911         }
1912
1913         if (isrc & (PHY_B_IS_AN_PR | PHY_B_IS_LST_CHANGE))
1914                 bcom_check_link(hw, port);
1915
1916 }
1917
1918 static int gm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val)
1919 {
1920         int i;
1921
1922         gma_write16(hw, port, GM_SMI_DATA, val);
1923         gma_write16(hw, port, GM_SMI_CTRL,
1924                          GM_SMI_CT_PHY_AD(hw->phy_addr) | GM_SMI_CT_REG_AD(reg));
1925         for (i = 0; i < PHY_RETRIES; i++) {
1926                 udelay(1);
1927
1928                 if (!(gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_BUSY))
1929                         return 0;
1930         }
1931
1932         printk(KERN_WARNING PFX "%s: phy write timeout\n",
1933                hw->dev[port]->name);
1934         return -EIO;
1935 }
1936
1937 static int __gm_phy_read(struct skge_hw *hw, int port, u16 reg, u16 *val)
1938 {
1939         int i;
1940
1941         gma_write16(hw, port, GM_SMI_CTRL,
1942                          GM_SMI_CT_PHY_AD(hw->phy_addr)
1943                          | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
1944
1945         for (i = 0; i < PHY_RETRIES; i++) {
1946                 udelay(1);
1947                 if (gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_RD_VAL)
1948                         goto ready;
1949         }
1950
1951         return -ETIMEDOUT;
1952  ready:
1953         *val = gma_read16(hw, port, GM_SMI_DATA);
1954         return 0;
1955 }
1956
1957 static u16 gm_phy_read(struct skge_hw *hw, int port, u16 reg)
1958 {
1959         u16 v = 0;
1960         if (__gm_phy_read(hw, port, reg, &v))
1961                 printk(KERN_WARNING PFX "%s: phy read timeout\n",
1962                hw->dev[port]->name);
1963         return v;
1964 }
1965
1966 /* Marvell Phy Initialization */
1967 static void yukon_init(struct skge_hw *hw, int port)
1968 {
1969         struct skge_port *skge = netdev_priv(hw->dev[port]);
1970         u16 ctrl, ct1000, adv;
1971
1972         if (skge->autoneg == AUTONEG_ENABLE) {
1973                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
1974
1975                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
1976                           PHY_M_EC_MAC_S_MSK);
1977                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
1978
1979                 ectrl |= PHY_M_EC_M_DSC(0) | PHY_M_EC_S_DSC(1);
1980
1981                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
1982         }
1983
1984         ctrl = gm_phy_read(hw, port, PHY_MARV_CTRL);
1985         if (skge->autoneg == AUTONEG_DISABLE)
1986                 ctrl &= ~PHY_CT_ANE;
1987
1988         ctrl |= PHY_CT_RESET;
1989         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
1990
1991         ctrl = 0;
1992         ct1000 = 0;
1993         adv = PHY_AN_CSMA;
1994
1995         if (skge->autoneg == AUTONEG_ENABLE) {
1996                 if (hw->copper) {
1997                         if (skge->advertising & ADVERTISED_1000baseT_Full)
1998                                 ct1000 |= PHY_M_1000C_AFD;
1999                         if (skge->advertising & ADVERTISED_1000baseT_Half)
2000                                 ct1000 |= PHY_M_1000C_AHD;
2001                         if (skge->advertising & ADVERTISED_100baseT_Full)
2002                                 adv |= PHY_M_AN_100_FD;
2003                         if (skge->advertising & ADVERTISED_100baseT_Half)
2004                                 adv |= PHY_M_AN_100_HD;
2005                         if (skge->advertising & ADVERTISED_10baseT_Full)
2006                                 adv |= PHY_M_AN_10_FD;
2007                         if (skge->advertising & ADVERTISED_10baseT_Half)
2008                                 adv |= PHY_M_AN_10_HD;
2009
2010                         /* Set Flow-control capabilities */
2011                         adv |= phy_pause_map[skge->flow_control];
2012                 } else {
2013                         if (skge->advertising & ADVERTISED_1000baseT_Full)
2014                                 adv |= PHY_M_AN_1000X_AFD;
2015                         if (skge->advertising & ADVERTISED_1000baseT_Half)
2016                                 adv |= PHY_M_AN_1000X_AHD;
2017
2018                         adv |= fiber_pause_map[skge->flow_control];
2019                 }
2020
2021                 /* Restart Auto-negotiation */
2022                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
2023         } else {
2024                 /* forced speed/duplex settings */
2025                 ct1000 = PHY_M_1000C_MSE;
2026
2027                 if (skge->duplex == DUPLEX_FULL)
2028                         ctrl |= PHY_CT_DUP_MD;
2029
2030                 switch (skge->speed) {
2031                 case SPEED_1000:
2032                         ctrl |= PHY_CT_SP1000;
2033                         break;
2034                 case SPEED_100:
2035                         ctrl |= PHY_CT_SP100;
2036                         break;
2037                 }
2038
2039                 ctrl |= PHY_CT_RESET;
2040         }
2041
2042         gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
2043
2044         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
2045         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
2046
2047         /* Enable phy interrupt on autonegotiation complete (or link up) */
2048         if (skge->autoneg == AUTONEG_ENABLE)
2049                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_MSK);
2050         else
2051                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_DEF_MSK);
2052 }
2053
2054 static void yukon_reset(struct skge_hw *hw, int port)
2055 {
2056         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);/* disable PHY IRQs */
2057         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
2058         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
2059         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
2060         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
2061
2062         gma_write16(hw, port, GM_RX_CTRL,
2063                          gma_read16(hw, port, GM_RX_CTRL)
2064                          | GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
2065 }
2066
2067 /* Apparently, early versions of Yukon-Lite had wrong chip_id? */
2068 static int is_yukon_lite_a0(struct skge_hw *hw)
2069 {
2070         u32 reg;
2071         int ret;
2072
2073         if (hw->chip_id != CHIP_ID_YUKON)
2074                 return 0;
2075
2076         reg = skge_read32(hw, B2_FAR);
2077         skge_write8(hw, B2_FAR + 3, 0xff);
2078         ret = (skge_read8(hw, B2_FAR + 3) != 0);
2079         skge_write32(hw, B2_FAR, reg);
2080         return ret;
2081 }
2082
2083 static void yukon_mac_init(struct skge_hw *hw, int port)
2084 {
2085         struct skge_port *skge = netdev_priv(hw->dev[port]);
2086         int i;
2087         u32 reg;
2088         const u8 *addr = hw->dev[port]->dev_addr;
2089
2090         /* WA code for COMA mode -- set PHY reset */
2091         if (hw->chip_id == CHIP_ID_YUKON_LITE &&
2092             hw->chip_rev >= CHIP_REV_YU_LITE_A3) {
2093                 reg = skge_read32(hw, B2_GP_IO);
2094                 reg |= GP_DIR_9 | GP_IO_9;
2095                 skge_write32(hw, B2_GP_IO, reg);
2096         }
2097
2098         /* hard reset */
2099         skge_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
2100         skge_write32(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
2101
2102         /* WA code for COMA mode -- clear PHY reset */
2103         if (hw->chip_id == CHIP_ID_YUKON_LITE &&
2104             hw->chip_rev >= CHIP_REV_YU_LITE_A3) {
2105                 reg = skge_read32(hw, B2_GP_IO);
2106                 reg |= GP_DIR_9;
2107                 reg &= ~GP_IO_9;
2108                 skge_write32(hw, B2_GP_IO, reg);
2109         }
2110
2111         /* Set hardware config mode */
2112         reg = GPC_INT_POL_HI | GPC_DIS_FC | GPC_DIS_SLEEP |
2113                 GPC_ENA_XC | GPC_ANEG_ADV_ALL_M | GPC_ENA_PAUSE;
2114         reg |= hw->copper ? GPC_HWCFG_GMII_COP : GPC_HWCFG_GMII_FIB;
2115
2116         /* Clear GMC reset */
2117         skge_write32(hw, SK_REG(port, GPHY_CTRL), reg | GPC_RST_SET);
2118         skge_write32(hw, SK_REG(port, GPHY_CTRL), reg | GPC_RST_CLR);
2119         skge_write32(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON | GMC_RST_CLR);
2120
2121         if (skge->autoneg == AUTONEG_DISABLE) {
2122                 reg = GM_GPCR_AU_ALL_DIS;
2123                 gma_write16(hw, port, GM_GP_CTRL,
2124                                  gma_read16(hw, port, GM_GP_CTRL) | reg);
2125
2126                 switch (skge->speed) {
2127                 case SPEED_1000:
2128                         reg &= ~GM_GPCR_SPEED_100;
2129                         reg |= GM_GPCR_SPEED_1000;
2130                         break;
2131                 case SPEED_100:
2132                         reg &= ~GM_GPCR_SPEED_1000;
2133                         reg |= GM_GPCR_SPEED_100;
2134                         break;
2135                 case SPEED_10:
2136                         reg &= ~(GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100);
2137                         break;
2138                 }
2139
2140                 if (skge->duplex == DUPLEX_FULL)
2141                         reg |= GM_GPCR_DUP_FULL;
2142         } else
2143                 reg = GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100 | GM_GPCR_DUP_FULL;
2144
2145         switch (skge->flow_control) {
2146         case FLOW_MODE_NONE:
2147                 skge_write32(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
2148                 reg |= GM_GPCR_FC_TX_DIS | GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
2149                 break;
2150         case FLOW_MODE_LOC_SEND:
2151                 /* disable Rx flow-control */
2152                 reg |= GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
2153                 break;
2154         case FLOW_MODE_SYMMETRIC:
2155         case FLOW_MODE_SYM_OR_REM:
2156                 /* enable Tx & Rx flow-control */
2157                 break;
2158         }
2159
2160         gma_write16(hw, port, GM_GP_CTRL, reg);
2161         skge_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
2162
2163         yukon_init(hw, port);
2164
2165         /* MIB clear */
2166         reg = gma_read16(hw, port, GM_PHY_ADDR);
2167         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
2168
2169         for (i = 0; i < GM_MIB_CNT_SIZE; i++)
2170                 gma_read16(hw, port, GM_MIB_CNT_BASE + 8*i);
2171         gma_write16(hw, port, GM_PHY_ADDR, reg);
2172
2173         /* transmit control */
2174         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
2175
2176         /* receive control reg: unicast + multicast + no FCS  */
2177         gma_write16(hw, port, GM_RX_CTRL,
2178                          GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
2179
2180         /* transmit flow control */
2181         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
2182
2183         /* transmit parameter */
2184         gma_write16(hw, port, GM_TX_PARAM,
2185                          TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
2186                          TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
2187                          TX_IPG_JAM_DATA(TX_IPG_JAM_DEF));
2188
2189         /* serial mode register */
2190         reg = GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
2191         if (hw->dev[port]->mtu > 1500)
2192                 reg |= GM_SMOD_JUMBO_ENA;
2193
2194         gma_write16(hw, port, GM_SERIAL_MODE, reg);
2195
2196         /* physical address: used for pause frames */
2197         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
2198         /* virtual address for data */
2199         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
2200
2201         /* enable interrupt mask for counter overflows */
2202         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
2203         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
2204         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
2205
2206         /* Initialize Mac Fifo */
2207
2208         /* Configure Rx MAC FIFO */
2209         skge_write16(hw, SK_REG(port, RX_GMF_FL_MSK), RX_FF_FL_DEF_MSK);
2210         reg = GMF_OPER_ON | GMF_RX_F_FL_ON;
2211
2212         /* disable Rx GMAC FIFO Flush for YUKON-Lite Rev. A0 only */
2213         if (is_yukon_lite_a0(hw))
2214                 reg &= ~GMF_RX_F_FL_ON;
2215
2216         skge_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
2217         skge_write16(hw, SK_REG(port, RX_GMF_CTRL_T), reg);
2218         /*
2219          * because Pause Packet Truncation in GMAC is not working
2220          * we have to increase the Flush Threshold to 64 bytes
2221          * in order to flush pause packets in Rx FIFO on Yukon-1
2222          */
2223         skge_write16(hw, SK_REG(port, RX_GMF_FL_THR), RX_GMF_FL_THR_DEF+1);
2224
2225         /* Configure Tx MAC FIFO */
2226         skge_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
2227         skge_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
2228 }
2229
2230 /* Go into power down mode */
2231 static void yukon_suspend(struct skge_hw *hw, int port)
2232 {
2233         u16 ctrl;
2234
2235         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
2236         ctrl |= PHY_M_PC_POL_R_DIS;
2237         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
2238
2239         ctrl = gm_phy_read(hw, port, PHY_MARV_CTRL);
2240         ctrl |= PHY_CT_RESET;
2241         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
2242
2243         /* switch IEEE compatible power down mode on */
2244         ctrl = gm_phy_read(hw, port, PHY_MARV_CTRL);
2245         ctrl |= PHY_CT_PDOWN;
2246         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
2247 }
2248
2249 static void yukon_stop(struct skge_port *skge)
2250 {
2251         struct skge_hw *hw = skge->hw;
2252         int port = skge->port;
2253
2254         skge_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
2255         yukon_reset(hw, port);
2256
2257         gma_write16(hw, port, GM_GP_CTRL,
2258                          gma_read16(hw, port, GM_GP_CTRL)
2259                          & ~(GM_GPCR_TX_ENA|GM_GPCR_RX_ENA));
2260         gma_read16(hw, port, GM_GP_CTRL);
2261
2262         yukon_suspend(hw, port);
2263
2264         /* set GPHY Control reset */
2265         skge_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
2266         skge_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
2267 }
2268
2269 static void yukon_get_stats(struct skge_port *skge, u64 *data)
2270 {
2271         struct skge_hw *hw = skge->hw;
2272         int port = skge->port;
2273         int i;
2274
2275         data[0] = (u64) gma_read32(hw, port, GM_TXO_OK_HI) << 32
2276                 | gma_read32(hw, port, GM_TXO_OK_LO);
2277         data[1] = (u64) gma_read32(hw, port, GM_RXO_OK_HI) << 32
2278                 | gma_read32(hw, port, GM_RXO_OK_LO);
2279
2280         for (i = 2; i < ARRAY_SIZE(skge_stats); i++)
2281                 data[i] = gma_read32(hw, port,
2282                                           skge_stats[i].gma_offset);
2283 }
2284
2285 static void yukon_mac_intr(struct skge_hw *hw, int port)
2286 {
2287         struct net_device *dev = hw->dev[port];
2288         struct skge_port *skge = netdev_priv(dev);
2289         u8 status = skge_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
2290
2291         if (netif_msg_intr(skge))
2292                 printk(KERN_DEBUG PFX "%s: mac interrupt status 0x%x\n",
2293                        dev->name, status);
2294
2295         if (status & GM_IS_RX_FF_OR) {
2296                 ++dev->stats.rx_fifo_errors;
2297                 skge_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
2298         }
2299
2300         if (status & GM_IS_TX_FF_UR) {
2301                 ++dev->stats.tx_fifo_errors;
2302                 skge_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
2303         }
2304
2305 }
2306
2307 static u16 yukon_speed(const struct skge_hw *hw, u16 aux)
2308 {
2309         switch (aux & PHY_M_PS_SPEED_MSK) {
2310         case PHY_M_PS_SPEED_1000:
2311                 return SPEED_1000;
2312         case PHY_M_PS_SPEED_100:
2313                 return SPEED_100;
2314         default:
2315                 return SPEED_10;
2316         }
2317 }
2318
2319 static void yukon_link_up(struct skge_port *skge)
2320 {
2321         struct skge_hw *hw = skge->hw;
2322         int port = skge->port;
2323         u16 reg;
2324
2325         /* Enable Transmit FIFO Underrun */
2326         skge_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
2327
2328         reg = gma_read16(hw, port, GM_GP_CTRL);
2329         if (skge->duplex == DUPLEX_FULL || skge->autoneg == AUTONEG_ENABLE)
2330                 reg |= GM_GPCR_DUP_FULL;
2331
2332         /* enable Rx/Tx */
2333         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
2334         gma_write16(hw, port, GM_GP_CTRL, reg);
2335
2336         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_DEF_MSK);
2337         skge_link_up(skge);
2338 }
2339
2340 static void yukon_link_down(struct skge_port *skge)
2341 {
2342         struct skge_hw *hw = skge->hw;
2343         int port = skge->port;
2344         u16 ctrl;
2345
2346         ctrl = gma_read16(hw, port, GM_GP_CTRL);
2347         ctrl &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
2348         gma_write16(hw, port, GM_GP_CTRL, ctrl);
2349
2350         if (skge->flow_status == FLOW_STAT_REM_SEND) {
2351                 ctrl = gm_phy_read(hw, port, PHY_MARV_AUNE_ADV);
2352                 ctrl |= PHY_M_AN_ASP;
2353                 /* restore Asymmetric Pause bit */
2354                 gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, ctrl);
2355         }
2356
2357         skge_link_down(skge);
2358
2359         yukon_init(hw, port);
2360 }
2361
2362 static void yukon_phy_intr(struct skge_port *skge)
2363 {
2364         struct skge_hw *hw = skge->hw;
2365         int port = skge->port;
2366         const char *reason = NULL;
2367         u16 istatus, phystat;
2368
2369         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
2370         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
2371
2372         if (netif_msg_intr(skge))
2373                 printk(KERN_DEBUG PFX "%s: phy interrupt status 0x%x 0x%x\n",
2374                        skge->netdev->name, istatus, phystat);
2375
2376         if (istatus & PHY_M_IS_AN_COMPL) {
2377                 if (gm_phy_read(hw, port, PHY_MARV_AUNE_LP)
2378                     & PHY_M_AN_RF) {
2379                         reason = "remote fault";
2380                         goto failed;
2381                 }
2382
2383                 if (gm_phy_read(hw, port, PHY_MARV_1000T_STAT) & PHY_B_1000S_MSF) {
2384                         reason = "master/slave fault";
2385                         goto failed;
2386                 }
2387
2388                 if (!(phystat & PHY_M_PS_SPDUP_RES)) {
2389                         reason = "speed/duplex";
2390                         goto failed;
2391                 }
2392
2393                 skge->duplex = (phystat & PHY_M_PS_FULL_DUP)
2394                         ? DUPLEX_FULL : DUPLEX_HALF;
2395                 skge->speed = yukon_speed(hw, phystat);
2396
2397                 /* We are using IEEE 802.3z/D5.0 Table 37-4 */
2398                 switch (phystat & PHY_M_PS_PAUSE_MSK) {
2399                 case PHY_M_PS_PAUSE_MSK:
2400                         skge->flow_status = FLOW_STAT_SYMMETRIC;
2401                         break;
2402                 case PHY_M_PS_RX_P_EN:
2403                         skge->flow_status = FLOW_STAT_REM_SEND;
2404                         break;
2405                 case PHY_M_PS_TX_P_EN:
2406                         skge->flow_status = FLOW_STAT_LOC_SEND;
2407                         break;
2408                 default:
2409                         skge->flow_status = FLOW_STAT_NONE;
2410                 }
2411
2412                 if (skge->flow_status == FLOW_STAT_NONE ||
2413                     (skge->speed < SPEED_1000 && skge->duplex == DUPLEX_HALF))
2414                         skge_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
2415                 else
2416                         skge_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
2417                 yukon_link_up(skge);
2418                 return;
2419         }
2420
2421         if (istatus & PHY_M_IS_LSP_CHANGE)
2422                 skge->speed = yukon_speed(hw, phystat);
2423
2424         if (istatus & PHY_M_IS_DUP_CHANGE)
2425                 skge->duplex = (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2426         if (istatus & PHY_M_IS_LST_CHANGE) {
2427                 if (phystat & PHY_M_PS_LINK_UP)
2428                         yukon_link_up(skge);
2429                 else
2430                         yukon_link_down(skge);
2431         }
2432         return;
2433  failed:
2434         printk(KERN_ERR PFX "%s: autonegotiation failed (%s)\n",
2435                skge->netdev->name, reason);
2436
2437         /* XXX restart autonegotiation? */
2438 }
2439
2440 static void skge_phy_reset(struct skge_port *skge)
2441 {
2442         struct skge_hw *hw = skge->hw;
2443         int port = skge->port;
2444         struct net_device *dev = hw->dev[port];
2445
2446         netif_stop_queue(skge->netdev);
2447         netif_carrier_off(skge->netdev);
2448
2449         spin_lock_bh(&hw->phy_lock);
2450         if (hw->chip_id == CHIP_ID_GENESIS) {
2451                 genesis_reset(hw, port);
2452                 genesis_mac_init(hw, port);
2453         } else {
2454                 yukon_reset(hw, port);
2455                 yukon_init(hw, port);
2456         }
2457         spin_unlock_bh(&hw->phy_lock);
2458
2459         dev->set_multicast_list(dev);
2460 }
2461
2462 /* Basic MII support */
2463 static int skge_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
2464 {
2465         struct mii_ioctl_data *data = if_mii(ifr);
2466         struct skge_port *skge = netdev_priv(dev);
2467         struct skge_hw *hw = skge->hw;
2468         int err = -EOPNOTSUPP;
2469
2470         if (!netif_running(dev))
2471                 return -ENODEV; /* Phy still in reset */
2472
2473         switch(cmd) {
2474         case SIOCGMIIPHY:
2475                 data->phy_id = hw->phy_addr;
2476
2477                 /* fallthru */
2478         case SIOCGMIIREG: {
2479                 u16 val = 0;
2480                 spin_lock_bh(&hw->phy_lock);
2481                 if (hw->chip_id == CHIP_ID_GENESIS)
2482                         err = __xm_phy_read(hw, skge->port, data->reg_num & 0x1f, &val);
2483                 else
2484                         err = __gm_phy_read(hw, skge->port, data->reg_num & 0x1f, &val);
2485                 spin_unlock_bh(&hw->phy_lock);
2486                 data->val_out = val;
2487                 break;
2488         }
2489
2490         case SIOCSMIIREG:
2491                 if (!capable(CAP_NET_ADMIN))
2492                         return -EPERM;
2493
2494                 spin_lock_bh(&hw->phy_lock);
2495                 if (hw->chip_id == CHIP_ID_GENESIS)
2496                         err = xm_phy_write(hw, skge->port, data->reg_num & 0x1f,
2497                                    data->val_in);
2498                 else
2499                         err = gm_phy_write(hw, skge->port, data->reg_num & 0x1f,
2500                                    data->val_in);
2501                 spin_unlock_bh(&hw->phy_lock);
2502                 break;
2503         }
2504         return err;
2505 }
2506
2507 static void skge_ramset(struct skge_hw *hw, u16 q, u32 start, size_t len)
2508 {
2509         u32 end;
2510
2511         start /= 8;
2512         len /= 8;
2513         end = start + len - 1;
2514
2515         skge_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
2516         skge_write32(hw, RB_ADDR(q, RB_START), start);
2517         skge_write32(hw, RB_ADDR(q, RB_WP), start);
2518         skge_write32(hw, RB_ADDR(q, RB_RP), start);
2519         skge_write32(hw, RB_ADDR(q, RB_END), end);
2520
2521         if (q == Q_R1 || q == Q_R2) {
2522                 /* Set thresholds on receive queue's */
2523                 skge_write32(hw, RB_ADDR(q, RB_RX_UTPP),
2524                              start + (2*len)/3);
2525                 skge_write32(hw, RB_ADDR(q, RB_RX_LTPP),
2526                              start + (len/3));
2527         } else {
2528                 /* Enable store & forward on Tx queue's because
2529                  * Tx FIFO is only 4K on Genesis and 1K on Yukon
2530                  */
2531                 skge_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
2532         }
2533
2534         skge_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
2535 }
2536
2537 /* Setup Bus Memory Interface */
2538 static void skge_qset(struct skge_port *skge, u16 q,
2539                       const struct skge_element *e)
2540 {
2541         struct skge_hw *hw = skge->hw;
2542         u32 watermark = 0x600;
2543         u64 base = skge->dma + (e->desc - skge->mem);
2544
2545         /* optimization to reduce window on 32bit/33mhz */
2546         if ((skge_read16(hw, B0_CTST) & (CS_BUS_CLOCK | CS_BUS_SLOT_SZ)) == 0)
2547                 watermark /= 2;
2548
2549         skge_write32(hw, Q_ADDR(q, Q_CSR), CSR_CLR_RESET);
2550         skge_write32(hw, Q_ADDR(q, Q_F), watermark);
2551         skge_write32(hw, Q_ADDR(q, Q_DA_H), (u32)(base >> 32));
2552         skge_write32(hw, Q_ADDR(q, Q_DA_L), (u32)base);
2553 }
2554
2555 static int skge_up(struct net_device *dev)
2556 {
2557         struct skge_port *skge = netdev_priv(dev);
2558         struct skge_hw *hw = skge->hw;
2559         int port = skge->port;
2560         u32 chunk, ram_addr;
2561         size_t rx_size, tx_size;
2562         int err;
2563
2564         if (!is_valid_ether_addr(dev->dev_addr))
2565                 return -EINVAL;
2566
2567         if (netif_msg_ifup(skge))
2568                 printk(KERN_INFO PFX "%s: enabling interface\n", dev->name);
2569
2570         if (dev->mtu > RX_BUF_SIZE)
2571                 skge->rx_buf_size = dev->mtu + ETH_HLEN;
2572         else
2573                 skge->rx_buf_size = RX_BUF_SIZE;
2574
2575
2576         rx_size = skge->rx_ring.count * sizeof(struct skge_rx_desc);
2577         tx_size = skge->tx_ring.count * sizeof(struct skge_tx_desc);
2578         skge->mem_size = tx_size + rx_size;
2579         skge->mem = pci_alloc_consistent(hw->pdev, skge->mem_size, &skge->dma);
2580         if (!skge->mem)
2581                 return -ENOMEM;
2582
2583         BUG_ON(skge->dma & 7);
2584
2585         if ((u64)skge->dma >> 32 != ((u64) skge->dma + skge->mem_size) >> 32) {
2586                 dev_err(&hw->pdev->dev, "pci_alloc_consistent region crosses 4G boundary\n");
2587                 err = -EINVAL;
2588                 goto free_pci_mem;
2589         }
2590
2591         memset(skge->mem, 0, skge->mem_size);
2592
2593         err = skge_ring_alloc(&skge->rx_ring, skge->mem, skge->dma);
2594         if (err)
2595                 goto free_pci_mem;
2596
2597         err = skge_rx_fill(dev);
2598         if (err)
2599                 goto free_rx_ring;
2600
2601         err = skge_ring_alloc(&skge->tx_ring, skge->mem + rx_size,
2602                               skge->dma + rx_size);
2603         if (err)
2604                 goto free_rx_ring;
2605
2606         /* Initialize MAC */
2607         spin_lock_bh(&hw->phy_lock);
2608         if (hw->chip_id == CHIP_ID_GENESIS)
2609                 genesis_mac_init(hw, port);
2610         else
2611                 yukon_mac_init(hw, port);
2612         spin_unlock_bh(&hw->phy_lock);
2613
2614         /* Configure RAMbuffers - equally between ports and tx/rx */
2615         chunk = (hw->ram_size  - hw->ram_offset) / (hw->ports * 2);
2616         ram_addr = hw->ram_offset + 2 * chunk * port;
2617
2618         skge_ramset(hw, rxqaddr[port], ram_addr, chunk);
2619         skge_qset(skge, rxqaddr[port], skge->rx_ring.to_clean);
2620
2621         BUG_ON(skge->tx_ring.to_use != skge->tx_ring.to_clean);
2622         skge_ramset(hw, txqaddr[port], ram_addr+chunk, chunk);
2623         skge_qset(skge, txqaddr[port], skge->tx_ring.to_use);
2624
2625         /* Start receiver BMU */
2626         wmb();
2627         skge_write8(hw, Q_ADDR(rxqaddr[port], Q_CSR), CSR_START | CSR_IRQ_CL_F);
2628         skge_led(skge, LED_MODE_ON);
2629
2630         spin_lock_irq(&hw->hw_lock);
2631         hw->intr_mask |= portmask[port];
2632         skge_write32(hw, B0_IMSK, hw->intr_mask);
2633         spin_unlock_irq(&hw->hw_lock);
2634
2635         napi_enable(&skge->napi);
2636         return 0;
2637
2638  free_rx_ring:
2639         skge_rx_clean(skge);
2640         kfree(skge->rx_ring.start);
2641  free_pci_mem:
2642         pci_free_consistent(hw->pdev, skge->mem_size, skge->mem, skge->dma);
2643         skge->mem = NULL;
2644
2645         return err;
2646 }
2647
2648 /* stop receiver */
2649 static void skge_rx_stop(struct skge_hw *hw, int port)
2650 {
2651         skge_write8(hw, Q_ADDR(rxqaddr[port], Q_CSR), CSR_STOP);
2652         skge_write32(hw, RB_ADDR(port ? Q_R2 : Q_R1, RB_CTRL),
2653                      RB_RST_SET|RB_DIS_OP_MD);
2654         skge_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), CSR_SET_RESET);
2655 }
2656
2657 static int skge_down(struct net_device *dev)
2658 {
2659         struct skge_port *skge = netdev_priv(dev);
2660         struct skge_hw *hw = skge->hw;
2661         int port = skge->port;
2662
2663         if (skge->mem == NULL)
2664                 return 0;
2665
2666         if (netif_msg_ifdown(skge))
2667                 printk(KERN_INFO PFX "%s: disabling interface\n", dev->name);
2668
2669         netif_stop_queue(dev);
2670
2671         if (hw->chip_id == CHIP_ID_GENESIS && hw->phy_type == SK_PHY_XMAC)
2672                 del_timer_sync(&skge->link_timer);
2673
2674         napi_disable(&skge->napi);
2675         netif_carrier_off(dev);
2676
2677         spin_lock_irq(&hw->hw_lock);
2678         hw->intr_mask &= ~portmask[port];
2679         skge_write32(hw, B0_IMSK, hw->intr_mask);
2680         spin_unlock_irq(&hw->hw_lock);
2681
2682         skge_write8(skge->hw, SK_REG(skge->port, LNK_LED_REG), LED_OFF);
2683         if (hw->chip_id == CHIP_ID_GENESIS)
2684                 genesis_stop(skge);
2685         else
2686                 yukon_stop(skge);
2687
2688         /* Stop transmitter */
2689         skge_write8(hw, Q_ADDR(txqaddr[port], Q_CSR), CSR_STOP);
2690         skge_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
2691                      RB_RST_SET|RB_DIS_OP_MD);
2692
2693
2694         /* Disable Force Sync bit and Enable Alloc bit */
2695         skge_write8(hw, SK_REG(port, TXA_CTRL),
2696                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
2697
2698         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
2699         skge_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
2700         skge_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
2701
2702         /* Reset PCI FIFO */
2703         skge_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), CSR_SET_RESET);
2704         skge_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
2705
2706         /* Reset the RAM Buffer async Tx queue */
2707         skge_write8(hw, RB_ADDR(port == 0 ? Q_XA1 : Q_XA2, RB_CTRL), RB_RST_SET);
2708
2709         skge_rx_stop(hw, port);
2710
2711         if (hw->chip_id == CHIP_ID_GENESIS) {
2712                 skge_write8(hw, SK_REG(port, TX_MFF_CTRL2), MFF_RST_SET);
2713                 skge_write8(hw, SK_REG(port, RX_MFF_CTRL2), MFF_RST_SET);
2714         } else {
2715                 skge_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
2716                 skge_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
2717         }
2718
2719         skge_led(skge, LED_MODE_OFF);
2720
2721         netif_tx_lock_bh(dev);
2722         skge_tx_clean(dev);
2723         netif_tx_unlock_bh(dev);
2724
2725         skge_rx_clean(skge);
2726
2727         kfree(skge->rx_ring.start);
2728         kfree(skge->tx_ring.start);
2729         pci_free_consistent(hw->pdev, skge->mem_size, skge->mem, skge->dma);
2730         skge->mem = NULL;
2731         return 0;
2732 }
2733
2734 static inline int skge_avail(const struct skge_ring *ring)
2735 {
2736         smp_mb();
2737         return ((ring->to_clean > ring->to_use) ? 0 : ring->count)
2738                 + (ring->to_clean - ring->to_use) - 1;
2739 }
2740
2741 static int skge_xmit_frame(struct sk_buff *skb, struct net_device *dev)
2742 {
2743         struct skge_port *skge = netdev_priv(dev);
2744         struct skge_hw *hw = skge->hw;
2745         struct skge_element *e;
2746         struct skge_tx_desc *td;
2747         int i;
2748         u32 control, len;
2749         u64 map;
2750
2751         if (skb_padto(skb, ETH_ZLEN))
2752                 return NETDEV_TX_OK;
2753
2754         if (unlikely(skge_avail(&skge->tx_ring) < skb_shinfo(skb)->nr_frags + 1))
2755                 return NETDEV_TX_BUSY;
2756
2757         e = skge->tx_ring.to_use;
2758         td = e->desc;
2759         BUG_ON(td->control & BMU_OWN);
2760         e->skb = skb;
2761         len = skb_headlen(skb);
2762         map = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
2763         pci_unmap_addr_set(e, mapaddr, map);
2764         pci_unmap_len_set(e, maplen, len);
2765
2766         td->dma_lo = map;
2767         td->dma_hi = map >> 32;
2768
2769         if (skb->ip_summed == CHECKSUM_PARTIAL) {
2770                 const int offset = skb_transport_offset(skb);
2771
2772                 /* This seems backwards, but it is what the sk98lin
2773                  * does.  Looks like hardware is wrong?
2774                  */
2775                 if (ipip_hdr(skb)->protocol == IPPROTO_UDP
2776                     && hw->chip_rev == 0 && hw->chip_id == CHIP_ID_YUKON)
2777                         control = BMU_TCP_CHECK;
2778                 else
2779                         control = BMU_UDP_CHECK;
2780
2781                 td->csum_offs = 0;
2782                 td->csum_start = offset;
2783                 td->csum_write = offset + skb->csum_offset;
2784         } else
2785                 control = BMU_CHECK;
2786
2787         if (!skb_shinfo(skb)->nr_frags) /* single buffer i.e. no fragments */
2788                 control |= BMU_EOF| BMU_IRQ_EOF;
2789         else {
2790                 struct skge_tx_desc *tf = td;
2791
2792                 control |= BMU_STFWD;
2793                 for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
2794                         skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
2795
2796                         map = pci_map_page(hw->pdev, frag->page, frag->page_offset,
2797                                            frag->size, PCI_DMA_TODEVICE);
2798
2799                         e = e->next;
2800                         e->skb = skb;
2801                         tf = e->desc;
2802                         BUG_ON(tf->control & BMU_OWN);
2803
2804                         tf->dma_lo = map;
2805                         tf->dma_hi = (u64) map >> 32;
2806                         pci_unmap_addr_set(e, mapaddr, map);
2807                         pci_unmap_len_set(e, maplen, frag->size);
2808
2809                         tf->control = BMU_OWN | BMU_SW | control | frag->size;
2810                 }
2811                 tf->control |= BMU_EOF | BMU_IRQ_EOF;
2812         }
2813         /* Make sure all the descriptors written */
2814         wmb();
2815         td->control = BMU_OWN | BMU_SW | BMU_STF | control | len;
2816         wmb();
2817
2818         skge_write8(hw, Q_ADDR(txqaddr[skge->port], Q_CSR), CSR_START);
2819
2820         if (unlikely(netif_msg_tx_queued(skge)))
2821                 printk(KERN_DEBUG "%s: tx queued, slot %td, len %d\n",
2822                        dev->name, e - skge->tx_ring.start, skb->len);
2823
2824         skge->tx_ring.to_use = e->next;
2825         smp_wmb();
2826
2827         if (skge_avail(&skge->tx_ring) <= TX_LOW_WATER) {
2828                 pr_debug("%s: transmit queue full\n", dev->name);
2829                 netif_stop_queue(dev);
2830         }
2831
2832         dev->trans_start = jiffies;
2833
2834         return NETDEV_TX_OK;
2835 }
2836
2837
2838 /* Free resources associated with this reing element */
2839 static void skge_tx_free(struct skge_port *skge, struct skge_element *e,
2840                          u32 control)
2841 {
2842         struct pci_dev *pdev = skge->hw->pdev;
2843
2844         /* skb header vs. fragment */
2845         if (control & BMU_STF)
2846                 pci_unmap_single(pdev, pci_unmap_addr(e, mapaddr),
2847                                  pci_unmap_len(e, maplen),
2848                                  PCI_DMA_TODEVICE);
2849         else
2850                 pci_unmap_page(pdev, pci_unmap_addr(e, mapaddr),
2851                                pci_unmap_len(e, maplen),
2852                                PCI_DMA_TODEVICE);
2853
2854         if (control & BMU_EOF) {
2855                 if (unlikely(netif_msg_tx_done(skge)))
2856                         printk(KERN_DEBUG PFX "%s: tx done slot %td\n",
2857                                skge->netdev->name, e - skge->tx_ring.start);
2858
2859                 dev_kfree_skb(e->skb);
2860         }
2861 }
2862
2863 /* Free all buffers in transmit ring */
2864 static void skge_tx_clean(struct net_device *dev)
2865 {
2866         struct skge_port *skge = netdev_priv(dev);
2867         struct skge_element *e;
2868
2869         for (e = skge->tx_ring.to_clean; e != skge->tx_ring.to_use; e = e->next) {
2870                 struct skge_tx_desc *td = e->desc;
2871                 skge_tx_free(skge, e, td->control);
2872                 td->control = 0;
2873         }
2874
2875         skge->tx_ring.to_clean = e;
2876         netif_wake_queue(dev);
2877 }
2878
2879 static void skge_tx_timeout(struct net_device *dev)
2880 {
2881         struct skge_port *skge = netdev_priv(dev);
2882
2883         if (netif_msg_timer(skge))
2884                 printk(KERN_DEBUG PFX "%s: tx timeout\n", dev->name);
2885
2886         skge_write8(skge->hw, Q_ADDR(txqaddr[skge->port], Q_CSR), CSR_STOP);
2887         skge_tx_clean(dev);
2888 }
2889
2890 static int skge_change_mtu(struct net_device *dev, int new_mtu)
2891 {
2892         struct skge_port *skge = netdev_priv(dev);
2893         struct skge_hw *hw = skge->hw;
2894         int port = skge->port;
2895         int err;
2896         u16 ctl, reg;
2897
2898         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
2899                 return -EINVAL;
2900
2901         if (!netif_running(dev)) {
2902                 dev->mtu = new_mtu;
2903                 return 0;
2904         }
2905
2906         skge_write32(hw, B0_IMSK, 0);
2907         dev->trans_start = jiffies;     /* prevent tx timeout */
2908         netif_stop_queue(dev);
2909         napi_disable(&skge->napi);
2910
2911         ctl = gma_read16(hw, port, GM_GP_CTRL);
2912         gma_write16(hw, port, GM_GP_CTRL, ctl & ~GM_GPCR_RX_ENA);
2913
2914         skge_rx_clean(skge);
2915         skge_rx_stop(hw, port);
2916
2917         dev->mtu = new_mtu;
2918
2919         reg = GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
2920         if (new_mtu > 1500)
2921                 reg |= GM_SMOD_JUMBO_ENA;
2922         gma_write16(hw, port, GM_SERIAL_MODE, reg);
2923
2924         skge_write8(hw, RB_ADDR(rxqaddr[port], RB_CTRL), RB_ENA_OP_MD);
2925
2926         err = skge_rx_fill(dev);
2927         wmb();
2928         if (!err)
2929                 skge_write8(hw, Q_ADDR(rxqaddr[port], Q_CSR), CSR_START | CSR_IRQ_CL_F);
2930         skge_write32(hw, B0_IMSK, hw->intr_mask);
2931
2932         if (err)
2933                 dev_close(dev);
2934         else {
2935                 gma_write16(hw, port, GM_GP_CTRL, ctl);
2936
2937                 napi_enable(&skge->napi);
2938                 netif_wake_queue(dev);
2939         }
2940
2941         return err;
2942 }
2943
2944 static const u8 pause_mc_addr[ETH_ALEN] = { 0x1, 0x80, 0xc2, 0x0, 0x0, 0x1 };
2945
2946 static void genesis_add_filter(u8 filter[8], const u8 *addr)
2947 {
2948         u32 crc, bit;
2949
2950         crc = ether_crc_le(ETH_ALEN, addr);
2951         bit = ~crc & 0x3f;
2952         filter[bit/8] |= 1 << (bit%8);
2953 }
2954
2955 static void genesis_set_multicast(struct net_device *dev)
2956 {
2957         struct skge_port *skge = netdev_priv(dev);
2958         struct skge_hw *hw = skge->hw;
2959         int port = skge->port;
2960         int i, count = dev->mc_count;
2961         struct dev_mc_list *list = dev->mc_list;
2962         u32 mode;
2963         u8 filter[8];
2964
2965         mode = xm_read32(hw, port, XM_MODE);
2966         mode |= XM_MD_ENA_HASH;
2967         if (dev->flags & IFF_PROMISC)
2968                 mode |= XM_MD_ENA_PROM;
2969         else
2970                 mode &= ~XM_MD_ENA_PROM;
2971
2972         if (dev->flags & IFF_ALLMULTI)
2973                 memset(filter, 0xff, sizeof(filter));
2974         else {
2975                 memset(filter, 0, sizeof(filter));
2976
2977                 if (skge->flow_status == FLOW_STAT_REM_SEND
2978                     || skge->flow_status == FLOW_STAT_SYMMETRIC)
2979                         genesis_add_filter(filter, pause_mc_addr);
2980
2981                 for (i = 0; list && i < count; i++, list = list->next)
2982                         genesis_add_filter(filter, list->dmi_addr);
2983         }
2984
2985         xm_write32(hw, port, XM_MODE, mode);
2986         xm_outhash(hw, port, XM_HSM, filter);
2987 }
2988
2989 static void yukon_add_filter(u8 filter[8], const u8 *addr)
2990 {
2991          u32 bit = ether_crc(ETH_ALEN, addr) & 0x3f;
2992          filter[bit/8] |= 1 << (bit%8);
2993 }
2994
2995 static void yukon_set_multicast(struct net_device *dev)
2996 {
2997         struct skge_port *skge = netdev_priv(dev);
2998         struct skge_hw *hw = skge->hw;
2999         int port = skge->port;
3000         struct dev_mc_list *list = dev->mc_list;
3001         int rx_pause = (skge->flow_status == FLOW_STAT_REM_SEND
3002                         || skge->flow_status == FLOW_STAT_SYMMETRIC);
3003         u16 reg;
3004         u8 filter[8];
3005
3006         memset(filter, 0, sizeof(filter));
3007
3008         reg = gma_read16(hw, port, GM_RX_CTRL);
3009         reg |= GM_RXCR_UCF_ENA;
3010
3011         if (dev->flags & IFF_PROMISC)           /* promiscuous */
3012                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
3013         else if (dev->flags & IFF_ALLMULTI)     /* all multicast */
3014                 memset(filter, 0xff, sizeof(filter));
3015         else if (dev->mc_count == 0 && !rx_pause)/* no multicast */
3016                 reg &= ~GM_RXCR_MCF_ENA;
3017         else {
3018                 int i;
3019                 reg |= GM_RXCR_MCF_ENA;
3020
3021                 if (rx_pause)
3022                         yukon_add_filter(filter, pause_mc_addr);
3023
3024                 for (i = 0; list && i < dev->mc_count; i++, list = list->next)
3025                         yukon_add_filter(filter, list->dmi_addr);
3026         }
3027
3028
3029         gma_write16(hw, port, GM_MC_ADDR_H1,
3030                          (u16)filter[0] | ((u16)filter[1] << 8));
3031         gma_write16(hw, port, GM_MC_ADDR_H2,
3032                          (u16)filter[2] | ((u16)filter[3] << 8));
3033         gma_write16(hw, port, GM_MC_ADDR_H3,
3034                          (u16)filter[4] | ((u16)filter[5] << 8));
3035         gma_write16(hw, port, GM_MC_ADDR_H4,
3036                          (u16)filter[6] | ((u16)filter[7] << 8));
3037
3038         gma_write16(hw, port, GM_RX_CTRL, reg);
3039 }
3040
3041 static inline u16 phy_length(const struct skge_hw *hw, u32 status)
3042 {
3043         if (hw->chip_id == CHIP_ID_GENESIS)
3044                 return status >> XMR_FS_LEN_SHIFT;
3045         else
3046                 return status >> GMR_FS_LEN_SHIFT;
3047 }
3048
3049 static inline int bad_phy_status(const struct skge_hw *hw, u32 status)
3050 {
3051         if (hw->chip_id == CHIP_ID_GENESIS)
3052                 return (status & (XMR_FS_ERR | XMR_FS_2L_VLAN)) != 0;
3053         else
3054                 return (status & GMR_FS_ANY_ERR) ||
3055                         (status & GMR_FS_RX_OK) == 0;
3056 }
3057
3058
3059 /* Get receive buffer from descriptor.
3060  * Handles copy of small buffers and reallocation failures
3061  */
3062 static struct sk_buff *skge_rx_get(struct net_device *dev,
3063                                    struct skge_element *e,
3064                                    u32 control, u32 status, u16 csum)
3065 {
3066         struct skge_port *skge = netdev_priv(dev);
3067         struct sk_buff *skb;
3068         u16 len = control & BMU_BBC;
3069
3070         if (unlikely(netif_msg_rx_status(skge)))
3071                 printk(KERN_DEBUG PFX "%s: rx slot %td status 0x%x len %d\n",
3072                        dev->name, e - skge->rx_ring.start,
3073                        status, len);
3074
3075         if (len > skge->rx_buf_size)
3076                 goto error;
3077
3078         if ((control & (BMU_EOF|BMU_STF)) != (BMU_STF|BMU_EOF))
3079                 goto error;
3080
3081         if (bad_phy_status(skge->hw, status))
3082                 goto error;
3083
3084         if (phy_length(skge->hw, status) != len)
3085                 goto error;
3086
3087         if (len < RX_COPY_THRESHOLD) {
3088                 skb = netdev_alloc_skb(dev, len + 2);
3089                 if (!skb)
3090                         goto resubmit;
3091
3092                 skb_reserve(skb, 2);
3093                 pci_dma_sync_single_for_cpu(skge->hw->pdev,
3094                                             pci_unmap_addr(e, mapaddr),
3095                                             len, PCI_DMA_FROMDEVICE);
3096                 skb_copy_from_linear_data(e->skb, skb->data, len);
3097                 pci_dma_sync_single_for_device(skge->hw->pdev,
3098                                                pci_unmap_addr(e, mapaddr),
3099                                                len, PCI_DMA_FROMDEVICE);
3100                 skge_rx_reuse(e, skge->rx_buf_size);
3101         } else {
3102                 struct sk_buff *nskb;
3103                 nskb = netdev_alloc_skb(dev, skge->rx_buf_size + NET_IP_ALIGN);
3104                 if (!nskb)
3105                         goto resubmit;
3106
3107                 skb_reserve(nskb, NET_IP_ALIGN);
3108                 pci_unmap_single(skge->hw->pdev,
3109                                  pci_unmap_addr(e, mapaddr),
3110                                  pci_unmap_len(e, maplen),
3111                                  PCI_DMA_FROMDEVICE);
3112                 skb = e->skb;
3113                 prefetch(skb->data);
3114                 skge_rx_setup(skge, e, nskb, skge->rx_buf_size);
3115         }
3116
3117         skb_put(skb, len);
3118         if (skge->rx_csum) {
3119                 skb->csum = csum;
3120                 skb->ip_summed = CHECKSUM_COMPLETE;
3121         }
3122
3123         skb->protocol = eth_type_trans(skb, dev);
3124
3125         return skb;
3126 error:
3127
3128         if (netif_msg_rx_err(skge))
3129                 printk(KERN_DEBUG PFX "%s: rx err, slot %td control 0x%x status 0x%x\n",
3130                        dev->name, e - skge->rx_ring.start,
3131                        control, status);
3132
3133         if (skge->hw->chip_id == CHIP_ID_GENESIS) {
3134                 if (status & (XMR_FS_RUNT|XMR_FS_LNG_ERR))
3135                         dev->stats.rx_length_errors++;
3136                 if (status & XMR_FS_FRA_ERR)
3137                         dev->stats.rx_frame_errors++;
3138                 if (status & XMR_FS_FCS_ERR)
3139                         dev->stats.rx_crc_errors++;
3140         } else {
3141                 if (status & (GMR_FS_LONG_ERR|GMR_FS_UN_SIZE))
3142                         dev->stats.rx_length_errors++;
3143                 if (status & GMR_FS_FRAGMENT)
3144                         dev->stats.rx_frame_errors++;
3145                 if (status & GMR_FS_CRC_ERR)
3146                         dev->stats.rx_crc_errors++;
3147         }
3148
3149 resubmit:
3150         skge_rx_reuse(e, skge->rx_buf_size);
3151         return NULL;
3152 }
3153
3154 /* Free all buffers in Tx ring which are no longer owned by device */
3155 static void skge_tx_done(struct net_device *dev)
3156 {
3157         struct skge_port *skge = netdev_priv(dev);
3158         struct skge_ring *ring = &skge->tx_ring;
3159         struct skge_element *e;
3160
3161         skge_write8(skge->hw, Q_ADDR(txqaddr[skge->port], Q_CSR), CSR_IRQ_CL_F);
3162
3163         for (e = ring->to_clean; e != ring->to_use; e = e->next) {
3164                 u32 control = ((const struct skge_tx_desc *) e->desc)->control;
3165
3166                 if (control & BMU_OWN)
3167                         break;
3168
3169                 skge_tx_free(skge, e, control);
3170         }
3171         skge->tx_ring.to_clean = e;
3172
3173         /* Can run lockless until we need to synchronize to restart queue. */
3174         smp_mb();
3175
3176         if (unlikely(netif_queue_stopped(dev) &&
3177                      skge_avail(&skge->tx_ring) > TX_LOW_WATER)) {
3178                 netif_tx_lock(dev);
3179                 if (unlikely(netif_queue_stopped(dev) &&
3180                              skge_avail(&skge->tx_ring) > TX_LOW_WATER)) {
3181                         netif_wake_queue(dev);
3182
3183                 }
3184                 netif_tx_unlock(dev);
3185         }
3186 }
3187
3188 static int skge_poll(struct napi_struct *napi, int to_do)
3189 {
3190         struct skge_port *skge = container_of(napi, struct skge_port, napi);
3191         struct net_device *dev = skge->netdev;
3192         struct skge_hw *hw = skge->hw;
3193         struct skge_ring *ring = &skge->rx_ring;
3194         struct skge_element *e;
3195         int work_done = 0;
3196
3197         skge_tx_done(dev);
3198
3199         skge_write8(hw, Q_ADDR(rxqaddr[skge->port], Q_CSR), CSR_IRQ_CL_F);
3200
3201         for (e = ring->to_clean; prefetch(e->next), work_done < to_do; e = e->next) {
3202                 struct skge_rx_desc *rd = e->desc;
3203                 struct sk_buff *skb;
3204                 u32 control;
3205
3206                 rmb();
3207                 control = rd->control;
3208                 if (control & BMU_OWN)
3209                         break;
3210
3211                 skb = skge_rx_get(dev, e, control, rd->status, rd->csum2);
3212                 if (likely(skb)) {
3213                         dev->last_rx = jiffies;
3214                         netif_receive_skb(skb);
3215
3216                         ++work_done;
3217                 }
3218         }
3219         ring->to_clean = e;
3220
3221         /* restart receiver */
3222         wmb();
3223         skge_write8(hw, Q_ADDR(rxqaddr[skge->port], Q_CSR), CSR_START);
3224
3225         if (work_done < to_do) {
3226                 spin_lock_irq(&hw->hw_lock);
3227                 __netif_rx_complete(dev, napi);
3228                 hw->intr_mask |= napimask[skge->port];
3229                 skge_write32(hw, B0_IMSK, hw->intr_mask);
3230                 skge_read32(hw, B0_IMSK);
3231                 spin_unlock_irq(&hw->hw_lock);
3232         }
3233
3234         return work_done;
3235 }
3236
3237 /* Parity errors seem to happen when Genesis is connected to a switch
3238  * with no other ports present. Heartbeat error??
3239  */
3240 static void skge_mac_parity(struct skge_hw *hw, int port)
3241 {
3242         struct net_device *dev = hw->dev[port];
3243
3244         ++dev->stats.tx_heartbeat_errors;
3245
3246         if (hw->chip_id == CHIP_ID_GENESIS)
3247                 skge_write16(hw, SK_REG(port, TX_MFF_CTRL1),
3248                              MFF_CLR_PERR);
3249         else
3250                 /* HW-Bug #8: cleared by GMF_CLI_TX_FC instead of GMF_CLI_TX_PE */
3251                 skge_write8(hw, SK_REG(port, TX_GMF_CTRL_T),
3252                             (hw->chip_id == CHIP_ID_YUKON && hw->chip_rev == 0)
3253                             ? GMF_CLI_TX_FC : GMF_CLI_TX_PE);
3254 }
3255
3256 static void skge_mac_intr(struct skge_hw *hw, int port)
3257 {
3258         if (hw->chip_id == CHIP_ID_GENESIS)
3259                 genesis_mac_intr(hw, port);
3260         else
3261                 yukon_mac_intr(hw, port);
3262 }
3263
3264 /* Handle device specific framing and timeout interrupts */
3265 static void skge_error_irq(struct skge_hw *hw)
3266 {
3267         struct pci_dev *pdev = hw->pdev;
3268         u32 hwstatus = skge_read32(hw, B0_HWE_ISRC);
3269
3270         if (hw->chip_id == CHIP_ID_GENESIS) {
3271                 /* clear xmac errors */
3272                 if (hwstatus & (IS_NO_STAT_M1|IS_NO_TIST_M1))
3273                         skge_write16(hw, RX_MFF_CTRL1, MFF_CLR_INSTAT);
3274                 if (hwstatus & (IS_NO_STAT_M2|IS_NO_TIST_M2))
3275                         skge_write16(hw, RX_MFF_CTRL2, MFF_CLR_INSTAT);
3276         } else {
3277                 /* Timestamp (unused) overflow */
3278                 if (hwstatus & IS_IRQ_TIST_OV)
3279                         skge_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
3280         }
3281
3282         if (hwstatus & IS_RAM_RD_PAR) {
3283                 dev_err(&pdev->dev, "Ram read data parity error\n");
3284                 skge_write16(hw, B3_RI_CTRL, RI_CLR_RD_PERR);
3285         }
3286
3287         if (hwstatus & IS_RAM_WR_PAR) {
3288                 dev_err(&pdev->dev, "Ram write data parity error\n");
3289                 skge_write16(hw, B3_RI_CTRL, RI_CLR_WR_PERR);
3290         }
3291
3292         if (hwstatus & IS_M1_PAR_ERR)
3293                 skge_mac_parity(hw, 0);
3294
3295         if (hwstatus & IS_M2_PAR_ERR)
3296                 skge_mac_parity(hw, 1);
3297
3298         if (hwstatus & IS_R1_PAR_ERR) {
3299                 dev_err(&pdev->dev, "%s: receive queue parity error\n",
3300                         hw->dev[0]->name);
3301                 skge_write32(hw, B0_R1_CSR, CSR_IRQ_CL_P);
3302         }
3303
3304         if (hwstatus & IS_R2_PAR_ERR) {
3305                 dev_err(&pdev->dev, "%s: receive queue parity error\n",
3306                         hw->dev[1]->name);
3307                 skge_write32(hw, B0_R2_CSR, CSR_IRQ_CL_P);
3308         }
3309
3310         if (hwstatus & (IS_IRQ_MST_ERR|IS_IRQ_STAT)) {
3311                 u16 pci_status, pci_cmd;
3312
3313                 pci_read_config_word(pdev, PCI_COMMAND, &pci_cmd);
3314                 pci_read_config_word(pdev, PCI_STATUS, &pci_status);
3315
3316                 dev_err(&pdev->dev, "PCI error cmd=%#x status=%#x\n",
3317                         pci_cmd, pci_status);
3318
3319                 /* Write the error bits back to clear them. */
3320                 pci_status &= PCI_STATUS_ERROR_BITS;
3321                 skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3322                 pci_write_config_word(pdev, PCI_COMMAND,
3323                                       pci_cmd | PCI_COMMAND_SERR | PCI_COMMAND_PARITY);
3324                 pci_write_config_word(pdev, PCI_STATUS, pci_status);
3325                 skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3326
3327                 /* if error still set then just ignore it */
3328                 hwstatus = skge_read32(hw, B0_HWE_ISRC);
3329                 if (hwstatus & IS_IRQ_STAT) {
3330                         dev_warn(&hw->pdev->dev, "unable to clear error (so ignoring them)\n");
3331                         hw->intr_mask &= ~IS_HW_ERR;
3332                 }
3333         }
3334 }
3335
3336 /*
3337  * Interrupt from PHY are handled in tasklet (softirq)
3338  * because accessing phy registers requires spin wait which might
3339  * cause excess interrupt latency.
3340  */
3341 static void skge_extirq(unsigned long arg)
3342 {
3343         struct skge_hw *hw = (struct skge_hw *) arg;
3344         int port;
3345
3346         for (port = 0; port < hw->ports; port++) {
3347                 struct net_device *dev = hw->dev[port];
3348
3349                 if (netif_running(dev)) {
3350                         struct skge_port *skge = netdev_priv(dev);
3351
3352                         spin_lock(&hw->phy_lock);
3353                         if (hw->chip_id != CHIP_ID_GENESIS)
3354                                 yukon_phy_intr(skge);
3355                         else if (hw->phy_type == SK_PHY_BCOM)
3356                                 bcom_phy_intr(skge);
3357                         spin_unlock(&hw->phy_lock);
3358                 }
3359         }
3360
3361         spin_lock_irq(&hw->hw_lock);
3362         hw->intr_mask |= IS_EXT_REG;
3363         skge_write32(hw, B0_IMSK, hw->intr_mask);
3364         skge_read32(hw, B0_IMSK);
3365         spin_unlock_irq(&hw->hw_lock);
3366 }
3367
3368 static irqreturn_t skge_intr(int irq, void *dev_id)
3369 {
3370         struct skge_hw *hw = dev_id;
3371         u32 status;
3372         int handled = 0;
3373
3374         spin_lock(&hw->hw_lock);
3375         /* Reading this register masks IRQ */
3376         status = skge_read32(hw, B0_SP_ISRC);
3377         if (status == 0 || status == ~0)
3378                 goto out;
3379
3380         handled = 1;
3381         status &= hw->intr_mask;
3382         if (status & IS_EXT_REG) {
3383                 hw->intr_mask &= ~IS_EXT_REG;
3384                 tasklet_schedule(&hw->phy_task);
3385         }
3386
3387         if (status & (IS_XA1_F|IS_R1_F)) {
3388                 struct skge_port *skge = netdev_priv(hw->dev[0]);
3389                 hw->intr_mask &= ~(IS_XA1_F|IS_R1_F);
3390                 netif_rx_schedule(hw->dev[0], &skge->napi);
3391         }
3392
3393         if (status & IS_PA_TO_TX1)
3394                 skge_write16(hw, B3_PA_CTRL, PA_CLR_TO_TX1);
3395
3396         if (status & IS_PA_TO_RX1) {
3397                 ++hw->dev[0]->stats.rx_over_errors;
3398                 skge_write16(hw, B3_PA_CTRL, PA_CLR_TO_RX1);
3399         }
3400
3401
3402         if (status & IS_MAC1)
3403                 skge_mac_intr(hw, 0);
3404
3405         if (hw->dev[1]) {
3406                 struct skge_port *skge = netdev_priv(hw->dev[1]);
3407
3408                 if (status & (IS_XA2_F|IS_R2_F)) {
3409                         hw->intr_mask &= ~(IS_XA2_F|IS_R2_F);
3410                         netif_rx_schedule(hw->dev[1], &skge->napi);
3411                 }
3412
3413                 if (status & IS_PA_TO_RX2) {
3414                         ++hw->dev[1]->stats.rx_over_errors;
3415                         skge_write16(hw, B3_PA_CTRL, PA_CLR_TO_RX2);
3416                 }
3417
3418                 if (status & IS_PA_TO_TX2)
3419                         skge_write16(hw, B3_PA_CTRL, PA_CLR_TO_TX2);
3420
3421                 if (status & IS_MAC2)
3422                         skge_mac_intr(hw, 1);
3423         }
3424
3425         if (status & IS_HW_ERR)
3426                 skge_error_irq(hw);
3427
3428         skge_write32(hw, B0_IMSK, hw->intr_mask);
3429         skge_read32(hw, B0_IMSK);
3430 out:
3431         spin_unlock(&hw->hw_lock);
3432
3433         return IRQ_RETVAL(handled);
3434 }
3435
3436 #ifdef CONFIG_NET_POLL_CONTROLLER
3437 static void skge_netpoll(struct net_device *dev)
3438 {
3439         struct skge_port *skge = netdev_priv(dev);
3440
3441         disable_irq(dev->irq);
3442         skge_intr(dev->irq, skge->hw);
3443         enable_irq(dev->irq);
3444 }
3445 #endif
3446
3447 static int skge_set_mac_address(struct net_device *dev, void *p)
3448 {
3449         struct skge_port *skge = netdev_priv(dev);
3450         struct skge_hw *hw = skge->hw;
3451         unsigned port = skge->port;
3452         const struct sockaddr *addr = p;
3453         u16 ctrl;
3454
3455         if (!is_valid_ether_addr(addr->sa_data))
3456                 return -EADDRNOTAVAIL;
3457
3458         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
3459
3460         if (!netif_running(dev)) {
3461                 memcpy_toio(hw->regs + B2_MAC_1 + port*8, dev->dev_addr, ETH_ALEN);
3462                 memcpy_toio(hw->regs + B2_MAC_2 + port*8, dev->dev_addr, ETH_ALEN);
3463         } else {
3464                 /* disable Rx */
3465                 spin_lock_bh(&hw->phy_lock);
3466                 ctrl = gma_read16(hw, port, GM_GP_CTRL);
3467                 gma_write16(hw, port, GM_GP_CTRL, ctrl & ~GM_GPCR_RX_ENA);
3468
3469                 memcpy_toio(hw->regs + B2_MAC_1 + port*8, dev->dev_addr, ETH_ALEN);
3470                 memcpy_toio(hw->regs + B2_MAC_2 + port*8, dev->dev_addr, ETH_ALEN);
3471
3472                 if (hw->chip_id == CHIP_ID_GENESIS)
3473                         xm_outaddr(hw, port, XM_SA, dev->dev_addr);
3474                 else {
3475                         gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
3476                         gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
3477                 }
3478
3479                 gma_write16(hw, port, GM_GP_CTRL, ctrl);
3480                 spin_unlock_bh(&hw->phy_lock);
3481         }
3482
3483         return 0;
3484 }
3485
3486 static const struct {
3487         u8 id;
3488         const char *name;
3489 } skge_chips[] = {
3490         { CHIP_ID_GENESIS,      "Genesis" },
3491         { CHIP_ID_YUKON,         "Yukon" },
3492         { CHIP_ID_YUKON_LITE,    "Yukon-Lite"},
3493         { CHIP_ID_YUKON_LP,      "Yukon-LP"},
3494 };
3495
3496 static const char *skge_board_name(const struct skge_hw *hw)
3497 {
3498         int i;
3499         static char buf[16];
3500
3501         for (i = 0; i < ARRAY_SIZE(skge_chips); i++)
3502                 if (skge_chips[i].id == hw->chip_id)
3503                         return skge_chips[i].name;
3504
3505         snprintf(buf, sizeof buf, "chipid 0x%x", hw->chip_id);
3506         return buf;
3507 }
3508
3509
3510 /*
3511  * Setup the board data structure, but don't bring up
3512  * the port(s)
3513  */
3514 static int skge_reset(struct skge_hw *hw)
3515 {
3516         u32 reg;
3517         u16 ctst, pci_status;
3518         u8 t8, mac_cfg, pmd_type;
3519         int i;
3520
3521         ctst = skge_read16(hw, B0_CTST);
3522
3523         /* do a SW reset */
3524         skge_write8(hw, B0_CTST, CS_RST_SET);
3525         skge_write8(hw, B0_CTST, CS_RST_CLR);
3526
3527         /* clear PCI errors, if any */
3528         skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3529         skge_write8(hw, B2_TST_CTRL2, 0);
3530
3531         pci_read_config_word(hw->pdev, PCI_STATUS, &pci_status);
3532         pci_write_config_word(hw->pdev, PCI_STATUS,
3533                               pci_status | PCI_STATUS_ERROR_BITS);
3534         skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3535         skge_write8(hw, B0_CTST, CS_MRST_CLR);
3536
3537         /* restore CLK_RUN bits (for Yukon-Lite) */
3538         skge_write16(hw, B0_CTST,
3539                      ctst & (CS_CLK_RUN_HOT|CS_CLK_RUN_RST|CS_CLK_RUN_ENA));
3540
3541         hw->chip_id = skge_read8(hw, B2_CHIP_ID);
3542         hw->phy_type = skge_read8(hw, B2_E_1) & 0xf;
3543         pmd_type = skge_read8(hw, B2_PMD_TYP);
3544         hw->copper = (pmd_type == 'T' || pmd_type == '1');
3545
3546         switch (hw->chip_id) {
3547         case CHIP_ID_GENESIS:
3548                 switch (hw->phy_type) {
3549                 case SK_PHY_XMAC:
3550                         hw->phy_addr = PHY_ADDR_XMAC;
3551                         break;
3552                 case SK_PHY_BCOM:
3553                         hw->phy_addr = PHY_ADDR_BCOM;
3554                         break;
3555                 default:
3556                         dev_err(&hw->pdev->dev, "unsupported phy type 0x%x\n",
3557                                hw->phy_type);
3558                         return -EOPNOTSUPP;
3559                 }
3560                 break;
3561
3562         case CHIP_ID_YUKON:
3563         case CHIP_ID_YUKON_LITE:
3564         case CHIP_ID_YUKON_LP:
3565                 if (hw->phy_type < SK_PHY_MARV_COPPER && pmd_type != 'S')
3566                         hw->copper = 1;
3567
3568                 hw->phy_addr = PHY_ADDR_MARV;
3569                 break;
3570
3571         default:
3572                 dev_err(&hw->pdev->dev, "unsupported chip type 0x%x\n",
3573                        hw->chip_id);
3574                 return -EOPNOTSUPP;
3575         }
3576
3577         mac_cfg = skge_read8(hw, B2_MAC_CFG);
3578         hw->ports = (mac_cfg & CFG_SNG_MAC) ? 1 : 2;
3579         hw->chip_rev = (mac_cfg & CFG_CHIP_R_MSK) >> 4;
3580
3581         /* read the adapters RAM size */
3582         t8 = skge_read8(hw, B2_E_0);
3583         if (hw->chip_id == CHIP_ID_GENESIS) {
3584                 if (t8 == 3) {
3585                         /* special case: 4 x 64k x 36, offset = 0x80000 */
3586                         hw->ram_size = 0x100000;
3587                         hw->ram_offset = 0x80000;
3588                 } else
3589                         hw->ram_size = t8 * 512;
3590         }
3591         else if (t8 == 0)
3592                 hw->ram_size = 0x20000;
3593         else
3594                 hw->ram_size = t8 * 4096;
3595
3596         hw->intr_mask = IS_HW_ERR;
3597
3598         /* Use PHY IRQ for all but fiber based Genesis board */
3599         if (!(hw->chip_id == CHIP_ID_GENESIS && hw->phy_type == SK_PHY_XMAC))
3600                 hw->intr_mask |= IS_EXT_REG;
3601
3602         if (hw->chip_id == CHIP_ID_GENESIS)
3603                 genesis_init(hw);
3604         else {
3605                 /* switch power to VCC (WA for VAUX problem) */
3606                 skge_write8(hw, B0_POWER_CTRL,
3607                             PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
3608
3609                 /* avoid boards with stuck Hardware error bits */
3610                 if ((skge_read32(hw, B0_ISRC) & IS_HW_ERR) &&
3611                     (skge_read32(hw, B0_HWE_ISRC) & IS_IRQ_SENSOR)) {
3612                         dev_warn(&hw->pdev->dev, "stuck hardware sensor bit\n");
3613                         hw->intr_mask &= ~IS_HW_ERR;
3614                 }
3615
3616                 /* Clear PHY COMA */
3617                 skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3618                 pci_read_config_dword(hw->pdev, PCI_DEV_REG1, &reg);
3619                 reg &= ~PCI_PHY_COMA;
3620                 pci_write_config_dword(hw->pdev, PCI_DEV_REG1, reg);
3621                 skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3622
3623
3624                 for (i = 0; i < hw->ports; i++) {
3625                         skge_write16(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
3626                         skge_write16(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
3627                 }
3628         }
3629
3630         /* turn off hardware timer (unused) */
3631         skge_write8(hw, B2_TI_CTRL, TIM_STOP);
3632         skge_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
3633         skge_write8(hw, B0_LED, LED_STAT_ON);
3634
3635         /* enable the Tx Arbiters */
3636         for (i = 0; i < hw->ports; i++)
3637                 skge_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
3638
3639         /* Initialize ram interface */
3640         skge_write16(hw, B3_RI_CTRL, RI_RST_CLR);
3641
3642         skge_write8(hw, B3_RI_WTO_R1, SK_RI_TO_53);
3643         skge_write8(hw, B3_RI_WTO_XA1, SK_RI_TO_53);
3644         skge_write8(hw, B3_RI_WTO_XS1, SK_RI_TO_53);
3645         skge_write8(hw, B3_RI_RTO_R1, SK_RI_TO_53);
3646         skge_write8(hw, B3_RI_RTO_XA1, SK_RI_TO_53);
3647         skge_write8(hw, B3_RI_RTO_XS1, SK_RI_TO_53);
3648         skge_write8(hw, B3_RI_WTO_R2, SK_RI_TO_53);
3649         skge_write8(hw, B3_RI_WTO_XA2, SK_RI_TO_53);
3650         skge_write8(hw, B3_RI_WTO_XS2, SK_RI_TO_53);
3651         skge_write8(hw, B3_RI_RTO_R2, SK_RI_TO_53);
3652         skge_write8(hw, B3_RI_RTO_XA2, SK_RI_TO_53);
3653         skge_write8(hw, B3_RI_RTO_XS2, SK_RI_TO_53);
3654
3655         skge_write32(hw, B0_HWE_IMSK, IS_ERR_MSK);
3656
3657         /* Set interrupt moderation for Transmit only
3658          * Receive interrupts avoided by NAPI
3659          */
3660         skge_write32(hw, B2_IRQM_MSK, IS_XA1_F|IS_XA2_F);
3661         skge_write32(hw, B2_IRQM_INI, skge_usecs2clk(hw, 100));
3662         skge_write32(hw, B2_IRQM_CTRL, TIM_START);
3663
3664         skge_write32(hw, B0_IMSK, hw->intr_mask);
3665
3666         for (i = 0; i < hw->ports; i++) {
3667                 if (hw->chip_id == CHIP_ID_GENESIS)
3668                         genesis_reset(hw, i);
3669                 else
3670                         yukon_reset(hw, i);
3671         }
3672
3673         return 0;
3674 }
3675
3676
3677 #ifdef CONFIG_SKGE_DEBUG
3678
3679 static struct dentry *skge_debug;
3680
3681 static int skge_debug_show(struct seq_file *seq, void *v)
3682 {
3683         struct net_device *dev = seq->private;
3684         const struct skge_port *skge = netdev_priv(dev);
3685         const struct skge_hw *hw = skge->hw;
3686         const struct skge_element *e;
3687
3688         if (!netif_running(dev))
3689                 return -ENETDOWN;
3690
3691         seq_printf(seq, "IRQ src=%x mask=%x\n", skge_read32(hw, B0_ISRC),
3692                    skge_read32(hw, B0_IMSK));
3693
3694         seq_printf(seq, "Tx Ring: (%d)\n", skge_avail(&skge->tx_ring));
3695         for (e = skge->tx_ring.to_clean; e != skge->tx_ring.to_use; e = e->next) {
3696                 const struct skge_tx_desc *t = e->desc;
3697                 seq_printf(seq, "%#x dma=%#x%08x %#x csum=%#x/%x/%x\n",
3698                            t->control, t->dma_hi, t->dma_lo, t->status,
3699                            t->csum_offs, t->csum_write, t->csum_start);
3700         }
3701
3702         seq_printf(seq, "\nRx Ring: \n");
3703         for (e = skge->rx_ring.to_clean; ; e = e->next) {
3704                 const struct skge_rx_desc *r = e->desc;
3705
3706                 if (r->control & BMU_OWN)
3707                         break;
3708
3709                 seq_printf(seq, "%#x dma=%#x%08x %#x %#x csum=%#x/%x\n",
3710                            r->control, r->dma_hi, r->dma_lo, r->status,
3711                            r->timestamp, r->csum1, r->csum1_start);
3712         }
3713
3714         return 0;
3715 }
3716
3717 static int skge_debug_open(struct inode *inode, struct file *file)
3718 {
3719         return single_open(file, skge_debug_show, inode->i_private);
3720 }
3721
3722 static const struct file_operations skge_debug_fops = {
3723         .owner          = THIS_MODULE,
3724         .open           = skge_debug_open,
3725         .read           = seq_read,
3726         .llseek         = seq_lseek,
3727         .release        = single_release,
3728 };
3729
3730 /*
3731  * Use network device events to create/remove/rename
3732  * debugfs file entries
3733  */
3734 static int skge_device_event(struct notifier_block *unused,
3735                              unsigned long event, void *ptr)
3736 {
3737         struct net_device *dev = ptr;
3738         struct skge_port *skge;
3739         struct dentry *d;
3740
3741         if (dev->open != &skge_up || !skge_debug)
3742                 goto done;
3743
3744         skge = netdev_priv(dev);
3745         switch(event) {
3746         case NETDEV_CHANGENAME:
3747                 if (skge->debugfs) {
3748                         d = debugfs_rename(skge_debug, skge->debugfs,
3749                                            skge_debug, dev->name);
3750                         if (d)
3751                                 skge->debugfs = d;
3752                         else {
3753                                 pr_info(PFX "%s: rename failed\n", dev->name);
3754                                 debugfs_remove(skge->debugfs);
3755                         }
3756                 }
3757                 break;
3758
3759         case NETDEV_GOING_DOWN:
3760                 if (skge->debugfs) {
3761                         debugfs_remove(skge->debugfs);
3762                         skge->debugfs = NULL;
3763                 }
3764                 break;
3765
3766         case NETDEV_UP:
3767                 d = debugfs_create_file(dev->name, S_IRUGO,
3768                                         skge_debug, dev,
3769                                         &skge_debug_fops);
3770                 if (!d || IS_ERR(d))
3771                         pr_info(PFX "%s: debugfs create failed\n",
3772                                dev->name);
3773                 else
3774                         skge->debugfs = d;
3775                 break;
3776         }
3777
3778 done:
3779         return NOTIFY_DONE;
3780 }
3781
3782 static struct notifier_block skge_notifier = {
3783         .notifier_call = skge_device_event,
3784 };
3785
3786
3787 static __init void skge_debug_init(void)
3788 {
3789         struct dentry *ent;
3790
3791         ent = debugfs_create_dir("skge", NULL);
3792         if (!ent || IS_ERR(ent)) {
3793                 pr_info(PFX "debugfs create directory failed\n");
3794                 return;
3795         }
3796
3797         skge_debug = ent;
3798         register_netdevice_notifier(&skge_notifier);
3799 }
3800
3801 static __exit void skge_debug_cleanup(void)
3802 {
3803         if (skge_debug) {
3804                 unregister_netdevice_notifier(&skge_notifier);
3805                 debugfs_remove(skge_debug);
3806                 skge_debug = NULL;
3807         }
3808 }
3809
3810 #else
3811 #define skge_debug_init()
3812 #define skge_debug_cleanup()
3813 #endif
3814
3815 /* Initialize network device */
3816 static struct net_device *skge_devinit(struct skge_hw *hw, int port,
3817                                        int highmem)
3818 {
3819         struct skge_port *skge;
3820         struct net_device *dev = alloc_etherdev(sizeof(*skge));
3821
3822         if (!dev) {
3823                 dev_err(&hw->pdev->dev, "etherdev alloc failed\n");
3824                 return NULL;
3825         }
3826
3827         SET_NETDEV_DEV(dev, &hw->pdev->dev);
3828         dev->open = skge_up;
3829         dev->stop = skge_down;
3830         dev->do_ioctl = skge_ioctl;
3831         dev->hard_start_xmit = skge_xmit_frame;
3832         dev->get_stats = skge_get_stats;
3833         if (hw->chip_id == CHIP_ID_GENESIS)
3834                 dev->set_multicast_list = genesis_set_multicast;
3835         else
3836                 dev->set_multicast_list = yukon_set_multicast;
3837
3838         dev->set_mac_address = skge_set_mac_address;
3839         dev->change_mtu = skge_change_mtu;
3840         SET_ETHTOOL_OPS(dev, &skge_ethtool_ops);
3841         dev->tx_timeout = skge_tx_timeout;
3842         dev->watchdog_timeo = TX_WATCHDOG;
3843 #ifdef CONFIG_NET_POLL_CONTROLLER
3844         dev->poll_controller = skge_netpoll;
3845 #endif
3846         dev->irq = hw->pdev->irq;
3847
3848         if (highmem)
3849                 dev->features |= NETIF_F_HIGHDMA;
3850
3851         skge = netdev_priv(dev);
3852         netif_napi_add(dev, &skge->napi, skge_poll, NAPI_WEIGHT);
3853         skge->netdev = dev;
3854         skge->hw = hw;
3855         skge->msg_enable = netif_msg_init(debug, default_msg);
3856
3857         skge->tx_ring.count = DEFAULT_TX_RING_SIZE;
3858         skge->rx_ring.count = DEFAULT_RX_RING_SIZE;
3859
3860         /* Auto speed and flow control */
3861         skge->autoneg = AUTONEG_ENABLE;
3862         skge->flow_control = FLOW_MODE_SYM_OR_REM;
3863         skge->duplex = -1;
3864         skge->speed = -1;
3865         skge->advertising = skge_supported_modes(hw);
3866
3867         if (pci_wake_enabled(hw->pdev))
3868                 skge->wol = wol_supported(hw) & WAKE_MAGIC;
3869
3870         hw->dev[port] = dev;
3871
3872         skge->port = port;
3873
3874         /* Only used for Genesis XMAC */
3875         setup_timer(&skge->link_timer, xm_link_timer, (unsigned long) skge);
3876
3877         if (hw->chip_id != CHIP_ID_GENESIS) {
3878                 dev->features |= NETIF_F_IP_CSUM | NETIF_F_SG;
3879                 skge->rx_csum = 1;
3880         }
3881
3882         /* read the mac address */
3883         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port*8, ETH_ALEN);
3884         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
3885
3886         /* device is off until link detection */
3887         netif_carrier_off(dev);
3888         netif_stop_queue(dev);
3889
3890         return dev;
3891 }
3892
3893 static void __devinit skge_show_addr(struct net_device *dev)
3894 {
3895         const struct skge_port *skge = netdev_priv(dev);
3896         DECLARE_MAC_BUF(mac);
3897
3898         if (netif_msg_probe(skge))
3899                 printk(KERN_INFO PFX "%s: addr %s\n",
3900                        dev->name, print_mac(mac, dev->dev_addr));
3901 }
3902
3903 static int __devinit skge_probe(struct pci_dev *pdev,
3904                                 const struct pci_device_id *ent)
3905 {
3906         struct net_device *dev, *dev1;
3907         struct skge_hw *hw;
3908         int err, using_dac = 0;
3909
3910         err = pci_enable_device(pdev);
3911         if (err) {
3912                 dev_err(&pdev->dev, "cannot enable PCI device\n");
3913                 goto err_out;
3914         }
3915
3916         err = pci_request_regions(pdev, DRV_NAME);
3917         if (err) {
3918                 dev_err(&pdev->dev, "cannot obtain PCI resources\n");
3919                 goto err_out_disable_pdev;
3920         }
3921
3922         pci_set_master(pdev);
3923
3924         if (!pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
3925                 using_dac = 1;
3926                 err = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
3927         } else if (!(err = pci_set_dma_mask(pdev, DMA_32BIT_MASK))) {
3928                 using_dac = 0;
3929                 err = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
3930         }
3931
3932         if (err) {
3933                 dev_err(&pdev->dev, "no usable DMA configuration\n");
3934                 goto err_out_free_regions;
3935         }
3936
3937 #ifdef __BIG_ENDIAN
3938         /* byte swap descriptors in hardware */
3939         {
3940                 u32 reg;
3941
3942                 pci_read_config_dword(pdev, PCI_DEV_REG2, &reg);
3943                 reg |= PCI_REV_DESC;
3944                 pci_write_config_dword(pdev, PCI_DEV_REG2, reg);
3945         }
3946 #endif
3947
3948         err = -ENOMEM;
3949         hw = kzalloc(sizeof(*hw), GFP_KERNEL);
3950         if (!hw) {
3951                 dev_err(&pdev->dev, "cannot allocate hardware struct\n");
3952                 goto err_out_free_regions;
3953         }
3954
3955         hw->pdev = pdev;
3956         spin_lock_init(&hw->hw_lock);
3957         spin_lock_init(&hw->phy_lock);
3958         tasklet_init(&hw->phy_task, &skge_extirq, (unsigned long) hw);
3959
3960         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
3961         if (!hw->regs) {
3962                 dev_err(&pdev->dev, "cannot map device registers\n");
3963                 goto err_out_free_hw;
3964         }
3965
3966         err = skge_reset(hw);
3967         if (err)
3968                 goto err_out_iounmap;
3969
3970         printk(KERN_INFO PFX DRV_VERSION " addr 0x%llx irq %d chip %s rev %d\n",
3971                (unsigned long long)pci_resource_start(pdev, 0), pdev->irq,
3972                skge_board_name(hw), hw->chip_rev);
3973
3974         dev = skge_devinit(hw, 0, using_dac);
3975         if (!dev)
3976                 goto err_out_led_off;
3977
3978         /* Some motherboards are broken and has zero in ROM. */
3979         if (!is_valid_ether_addr(dev->dev_addr))
3980                 dev_warn(&pdev->dev, "bad (zero?) ethernet address in rom\n");
3981
3982         err = register_netdev(dev);
3983         if (err) {
3984                 dev_err(&pdev->dev, "cannot register net device\n");
3985                 goto err_out_free_netdev;
3986         }
3987
3988         err = request_irq(pdev->irq, skge_intr, IRQF_SHARED, dev->name, hw);
3989         if (err) {
3990                 dev_err(&pdev->dev, "%s: cannot assign irq %d\n",
3991                        dev->name, pdev->irq);
3992                 goto err_out_unregister;
3993         }
3994         skge_show_addr(dev);
3995
3996         if (hw->ports > 1 && (dev1 = skge_devinit(hw, 1, using_dac))) {
3997                 if (register_netdev(dev1) == 0)
3998                         skge_show_addr(dev1);
3999                 else {
4000                         /* Failure to register second port need not be fatal */
4001                         dev_warn(&pdev->dev, "register of second port failed\n");
4002                         hw->dev[1] = NULL;
4003                         free_netdev(dev1);
4004                 }
4005         }
4006         pci_set_drvdata(pdev, hw);
4007
4008         return 0;
4009
4010 err_out_unregister:
4011         unregister_netdev(dev);
4012 err_out_free_netdev:
4013         free_netdev(dev);
4014 err_out_led_off:
4015         skge_write16(hw, B0_LED, LED_STAT_OFF);
4016 err_out_iounmap:
4017         iounmap(hw->regs);
4018 err_out_free_hw:
4019         kfree(hw);
4020 err_out_free_regions:
4021         pci_release_regions(pdev);
4022 err_out_disable_pdev:
4023         pci_disable_device(pdev);
4024         pci_set_drvdata(pdev, NULL);
4025 err_out:
4026         return err;
4027 }
4028
4029 static void __devexit skge_remove(struct pci_dev *pdev)
4030 {
4031         struct skge_hw *hw  = pci_get_drvdata(pdev);
4032         struct net_device *dev0, *dev1;
4033
4034         if (!hw)
4035                 return;
4036
4037         flush_scheduled_work();
4038
4039         if ((dev1 = hw->dev[1]))
4040                 unregister_netdev(dev1);
4041         dev0 = hw->dev[0];
4042         unregister_netdev(dev0);
4043
4044         tasklet_disable(&hw->phy_task);
4045
4046         spin_lock_irq(&hw->hw_lock);
4047         hw->intr_mask = 0;
4048         skge_write32(hw, B0_IMSK, 0);
4049         skge_read32(hw, B0_IMSK);
4050         spin_unlock_irq(&hw->hw_lock);
4051
4052         skge_write16(hw, B0_LED, LED_STAT_OFF);
4053         skge_write8(hw, B0_CTST, CS_RST_SET);
4054
4055         free_irq(pdev->irq, hw);
4056         pci_release_regions(pdev);
4057         pci_disable_device(pdev);
4058         if (dev1)
4059                 free_netdev(dev1);
4060         free_netdev(dev0);
4061
4062         iounmap(hw->regs);
4063         kfree(hw);
4064         pci_set_drvdata(pdev, NULL);
4065 }
4066
4067 #ifdef CONFIG_PM
4068 static int skge_suspend(struct pci_dev *pdev, pm_message_t state)
4069 {
4070         struct skge_hw *hw  = pci_get_drvdata(pdev);
4071         int i, err, wol = 0;
4072
4073         if (!hw)
4074                 return 0;
4075
4076         err = pci_save_state(pdev);
4077         if (err)
4078                 return err;
4079
4080         for (i = 0; i < hw->ports; i++) {
4081                 struct net_device *dev = hw->dev[i];
4082                 struct skge_port *skge = netdev_priv(dev);
4083
4084                 if (netif_running(dev))
4085                         skge_down(dev);
4086                 if (skge->wol)
4087                         skge_wol_init(skge);
4088
4089                 wol |= skge->wol;
4090         }
4091
4092         skge_write32(hw, B0_IMSK, 0);
4093         pci_enable_wake(pdev, pci_choose_state(pdev, state), wol);
4094         pci_set_power_state(pdev, pci_choose_state(pdev, state));
4095
4096         return 0;
4097 }
4098
4099 static int skge_resume(struct pci_dev *pdev)
4100 {
4101         struct skge_hw *hw  = pci_get_drvdata(pdev);
4102         int i, err;
4103
4104         if (!hw)
4105                 return 0;
4106
4107         err = pci_set_power_state(pdev, PCI_D0);
4108         if (err)
4109                 goto out;
4110
4111         err = pci_restore_state(pdev);
4112         if (err)
4113                 goto out;
4114
4115         pci_enable_wake(pdev, PCI_D0, 0);
4116
4117         err = skge_reset(hw);
4118         if (err)
4119                 goto out;
4120
4121         for (i = 0; i < hw->ports; i++) {
4122                 struct net_device *dev = hw->dev[i];
4123
4124                 if (netif_running(dev)) {
4125                         err = skge_up(dev);
4126
4127                         if (err) {
4128                                 printk(KERN_ERR PFX "%s: could not up: %d\n",
4129                                        dev->name, err);
4130                                 dev_close(dev);
4131                                 goto out;
4132                         }
4133                 }
4134         }
4135 out:
4136         return err;
4137 }
4138 #endif
4139
4140 static void skge_shutdown(struct pci_dev *pdev)
4141 {
4142         struct skge_hw *hw  = pci_get_drvdata(pdev);
4143         int i, wol = 0;
4144
4145         if (!hw)
4146                 return;
4147
4148         for (i = 0; i < hw->ports; i++) {
4149                 struct net_device *dev = hw->dev[i];
4150                 struct skge_port *skge = netdev_priv(dev);
4151
4152                 if (skge->wol)
4153                         skge_wol_init(skge);
4154                 wol |= skge->wol;
4155         }
4156
4157         pci_enable_wake(pdev, PCI_D3hot, wol);
4158         pci_enable_wake(pdev, PCI_D3cold, wol);
4159
4160         pci_disable_device(pdev);
4161         pci_set_power_state(pdev, PCI_D3hot);
4162
4163 }
4164
4165 static struct pci_driver skge_driver = {
4166         .name =         DRV_NAME,
4167         .id_table =     skge_id_table,
4168         .probe =        skge_probe,
4169         .remove =       __devexit_p(skge_remove),
4170 #ifdef CONFIG_PM
4171         .suspend =      skge_suspend,
4172         .resume =       skge_resume,
4173 #endif
4174         .shutdown =     skge_shutdown,
4175 };
4176
4177 static int __init skge_init_module(void)
4178 {
4179         skge_debug_init();
4180         return pci_register_driver(&skge_driver);
4181 }
4182
4183 static void __exit skge_cleanup_module(void)
4184 {
4185         pci_unregister_driver(&skge_driver);
4186         skge_debug_cleanup();
4187 }
4188
4189 module_init(skge_init_module);
4190 module_exit(skge_cleanup_module);