skge: use dev_printk
[linux-2.6.git] / drivers / net / skge.c
1 /*
2  * New driver for Marvell Yukon chipset and SysKonnect Gigabit
3  * Ethernet adapters. Based on earlier sk98lin, e100 and
4  * FreeBSD if_sk drivers.
5  *
6  * This driver intentionally does not support all the features
7  * of the original driver such as link fail-over and link management because
8  * those should be done at higher levels.
9  *
10  * Copyright (C) 2004, 2005 Stephen Hemminger <shemminger@osdl.org>
11  *
12  * This program is free software; you can redistribute it and/or modify
13  * it under the terms of the GNU General Public License as published by
14  * the Free Software Foundation; either version 2 of the License.
15  *
16  * This program is distributed in the hope that it will be useful,
17  * but WITHOUT ANY WARRANTY; without even the implied warranty of
18  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
19  * GNU General Public License for more details.
20  *
21  * You should have received a copy of the GNU General Public License
22  * along with this program; if not, write to the Free Software
23  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
24  */
25
26 #include <linux/in.h>
27 #include <linux/kernel.h>
28 #include <linux/module.h>
29 #include <linux/moduleparam.h>
30 #include <linux/netdevice.h>
31 #include <linux/etherdevice.h>
32 #include <linux/ethtool.h>
33 #include <linux/pci.h>
34 #include <linux/if_vlan.h>
35 #include <linux/ip.h>
36 #include <linux/delay.h>
37 #include <linux/crc32.h>
38 #include <linux/dma-mapping.h>
39 #include <linux/mii.h>
40 #include <asm/irq.h>
41
42 #include "skge.h"
43
44 #define DRV_NAME                "skge"
45 #define DRV_VERSION             "1.9"
46 #define PFX                     DRV_NAME " "
47
48 #define DEFAULT_TX_RING_SIZE    128
49 #define DEFAULT_RX_RING_SIZE    512
50 #define MAX_TX_RING_SIZE        1024
51 #define TX_LOW_WATER            (MAX_SKB_FRAGS + 1)
52 #define MAX_RX_RING_SIZE        4096
53 #define RX_COPY_THRESHOLD       128
54 #define RX_BUF_SIZE             1536
55 #define PHY_RETRIES             1000
56 #define ETH_JUMBO_MTU           9000
57 #define TX_WATCHDOG             (5 * HZ)
58 #define NAPI_WEIGHT             64
59 #define BLINK_MS                250
60 #define LINK_HZ                 (HZ/2)
61
62 MODULE_DESCRIPTION("SysKonnect Gigabit Ethernet driver");
63 MODULE_AUTHOR("Stephen Hemminger <shemminger@linux-foundation.org>");
64 MODULE_LICENSE("GPL");
65 MODULE_VERSION(DRV_VERSION);
66
67 static const u32 default_msg
68         = NETIF_MSG_DRV| NETIF_MSG_PROBE| NETIF_MSG_LINK
69           | NETIF_MSG_IFUP| NETIF_MSG_IFDOWN;
70
71 static int debug = -1;  /* defaults above */
72 module_param(debug, int, 0);
73 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
74
75 static const struct pci_device_id skge_id_table[] = {
76         { PCI_DEVICE(PCI_VENDOR_ID_3COM, PCI_DEVICE_ID_3COM_3C940) },
77         { PCI_DEVICE(PCI_VENDOR_ID_3COM, PCI_DEVICE_ID_3COM_3C940B) },
78         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, PCI_DEVICE_ID_SYSKONNECT_GE) },
79         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, PCI_DEVICE_ID_SYSKONNECT_YU) },
80         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, PCI_DEVICE_ID_DLINK_DGE510T), },
81         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b01) },    /* DGE-530T */
82         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4320) },
83         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5005) }, /* Belkin */
84         { PCI_DEVICE(PCI_VENDOR_ID_CNET, PCI_DEVICE_ID_CNET_GIGACARD) },
85         { PCI_DEVICE(PCI_VENDOR_ID_LINKSYS, PCI_DEVICE_ID_LINKSYS_EG1064) },
86         { PCI_VENDOR_ID_LINKSYS, 0x1032, PCI_ANY_ID, 0x0015, },
87         { 0 }
88 };
89 MODULE_DEVICE_TABLE(pci, skge_id_table);
90
91 static int skge_up(struct net_device *dev);
92 static int skge_down(struct net_device *dev);
93 static void skge_phy_reset(struct skge_port *skge);
94 static void skge_tx_clean(struct net_device *dev);
95 static int xm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val);
96 static int gm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val);
97 static void genesis_get_stats(struct skge_port *skge, u64 *data);
98 static void yukon_get_stats(struct skge_port *skge, u64 *data);
99 static void yukon_init(struct skge_hw *hw, int port);
100 static void genesis_mac_init(struct skge_hw *hw, int port);
101 static void genesis_link_up(struct skge_port *skge);
102
103 /* Avoid conditionals by using array */
104 static const int txqaddr[] = { Q_XA1, Q_XA2 };
105 static const int rxqaddr[] = { Q_R1, Q_R2 };
106 static const u32 rxirqmask[] = { IS_R1_F, IS_R2_F };
107 static const u32 txirqmask[] = { IS_XA1_F, IS_XA2_F };
108 static const u32 irqmask[] = { IS_R1_F|IS_XA1_F, IS_R2_F|IS_XA2_F };
109
110 static int skge_get_regs_len(struct net_device *dev)
111 {
112         return 0x4000;
113 }
114
115 /*
116  * Returns copy of whole control register region
117  * Note: skip RAM address register because accessing it will
118  *       cause bus hangs!
119  */
120 static void skge_get_regs(struct net_device *dev, struct ethtool_regs *regs,
121                           void *p)
122 {
123         const struct skge_port *skge = netdev_priv(dev);
124         const void __iomem *io = skge->hw->regs;
125
126         regs->version = 1;
127         memset(p, 0, regs->len);
128         memcpy_fromio(p, io, B3_RAM_ADDR);
129
130         memcpy_fromio(p + B3_RI_WTO_R1, io + B3_RI_WTO_R1,
131                       regs->len - B3_RI_WTO_R1);
132 }
133
134 /* Wake on Lan only supported on Yukon chips with rev 1 or above */
135 static int wol_supported(const struct skge_hw *hw)
136 {
137         return !((hw->chip_id == CHIP_ID_GENESIS ||
138                   (hw->chip_id == CHIP_ID_YUKON && hw->chip_rev == 0)));
139 }
140
141 static void skge_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
142 {
143         struct skge_port *skge = netdev_priv(dev);
144
145         wol->supported = wol_supported(skge->hw) ? WAKE_MAGIC : 0;
146         wol->wolopts = skge->wol ? WAKE_MAGIC : 0;
147 }
148
149 static int skge_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
150 {
151         struct skge_port *skge = netdev_priv(dev);
152         struct skge_hw *hw = skge->hw;
153
154         if (wol->wolopts != WAKE_MAGIC && wol->wolopts != 0)
155                 return -EOPNOTSUPP;
156
157         if (wol->wolopts == WAKE_MAGIC && !wol_supported(hw))
158                 return -EOPNOTSUPP;
159
160         skge->wol = wol->wolopts == WAKE_MAGIC;
161
162         if (skge->wol) {
163                 memcpy_toio(hw->regs + WOL_MAC_ADDR, dev->dev_addr, ETH_ALEN);
164
165                 skge_write16(hw, WOL_CTRL_STAT,
166                              WOL_CTL_ENA_PME_ON_MAGIC_PKT |
167                              WOL_CTL_ENA_MAGIC_PKT_UNIT);
168         } else
169                 skge_write16(hw, WOL_CTRL_STAT, WOL_CTL_DEFAULT);
170
171         return 0;
172 }
173
174 /* Determine supported/advertised modes based on hardware.
175  * Note: ethtool ADVERTISED_xxx == SUPPORTED_xxx
176  */
177 static u32 skge_supported_modes(const struct skge_hw *hw)
178 {
179         u32 supported;
180
181         if (hw->copper) {
182                 supported = SUPPORTED_10baseT_Half
183                         | SUPPORTED_10baseT_Full
184                         | SUPPORTED_100baseT_Half
185                         | SUPPORTED_100baseT_Full
186                         | SUPPORTED_1000baseT_Half
187                         | SUPPORTED_1000baseT_Full
188                         | SUPPORTED_Autoneg| SUPPORTED_TP;
189
190                 if (hw->chip_id == CHIP_ID_GENESIS)
191                         supported &= ~(SUPPORTED_10baseT_Half
192                                              | SUPPORTED_10baseT_Full
193                                              | SUPPORTED_100baseT_Half
194                                              | SUPPORTED_100baseT_Full);
195
196                 else if (hw->chip_id == CHIP_ID_YUKON)
197                         supported &= ~SUPPORTED_1000baseT_Half;
198         } else
199                 supported = SUPPORTED_1000baseT_Full | SUPPORTED_1000baseT_Half
200                         | SUPPORTED_FIBRE | SUPPORTED_Autoneg;
201
202         return supported;
203 }
204
205 static int skge_get_settings(struct net_device *dev,
206                              struct ethtool_cmd *ecmd)
207 {
208         struct skge_port *skge = netdev_priv(dev);
209         struct skge_hw *hw = skge->hw;
210
211         ecmd->transceiver = XCVR_INTERNAL;
212         ecmd->supported = skge_supported_modes(hw);
213
214         if (hw->copper) {
215                 ecmd->port = PORT_TP;
216                 ecmd->phy_address = hw->phy_addr;
217         } else
218                 ecmd->port = PORT_FIBRE;
219
220         ecmd->advertising = skge->advertising;
221         ecmd->autoneg = skge->autoneg;
222         ecmd->speed = skge->speed;
223         ecmd->duplex = skge->duplex;
224         return 0;
225 }
226
227 static int skge_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
228 {
229         struct skge_port *skge = netdev_priv(dev);
230         const struct skge_hw *hw = skge->hw;
231         u32 supported = skge_supported_modes(hw);
232
233         if (ecmd->autoneg == AUTONEG_ENABLE) {
234                 ecmd->advertising = supported;
235                 skge->duplex = -1;
236                 skge->speed = -1;
237         } else {
238                 u32 setting;
239
240                 switch (ecmd->speed) {
241                 case SPEED_1000:
242                         if (ecmd->duplex == DUPLEX_FULL)
243                                 setting = SUPPORTED_1000baseT_Full;
244                         else if (ecmd->duplex == DUPLEX_HALF)
245                                 setting = SUPPORTED_1000baseT_Half;
246                         else
247                                 return -EINVAL;
248                         break;
249                 case SPEED_100:
250                         if (ecmd->duplex == DUPLEX_FULL)
251                                 setting = SUPPORTED_100baseT_Full;
252                         else if (ecmd->duplex == DUPLEX_HALF)
253                                 setting = SUPPORTED_100baseT_Half;
254                         else
255                                 return -EINVAL;
256                         break;
257
258                 case SPEED_10:
259                         if (ecmd->duplex == DUPLEX_FULL)
260                                 setting = SUPPORTED_10baseT_Full;
261                         else if (ecmd->duplex == DUPLEX_HALF)
262                                 setting = SUPPORTED_10baseT_Half;
263                         else
264                                 return -EINVAL;
265                         break;
266                 default:
267                         return -EINVAL;
268                 }
269
270                 if ((setting & supported) == 0)
271                         return -EINVAL;
272
273                 skge->speed = ecmd->speed;
274                 skge->duplex = ecmd->duplex;
275         }
276
277         skge->autoneg = ecmd->autoneg;
278         skge->advertising = ecmd->advertising;
279
280         if (netif_running(dev))
281                 skge_phy_reset(skge);
282
283         return (0);
284 }
285
286 static void skge_get_drvinfo(struct net_device *dev,
287                              struct ethtool_drvinfo *info)
288 {
289         struct skge_port *skge = netdev_priv(dev);
290
291         strcpy(info->driver, DRV_NAME);
292         strcpy(info->version, DRV_VERSION);
293         strcpy(info->fw_version, "N/A");
294         strcpy(info->bus_info, pci_name(skge->hw->pdev));
295 }
296
297 static const struct skge_stat {
298         char       name[ETH_GSTRING_LEN];
299         u16        xmac_offset;
300         u16        gma_offset;
301 } skge_stats[] = {
302         { "tx_bytes",           XM_TXO_OK_HI,  GM_TXO_OK_HI },
303         { "rx_bytes",           XM_RXO_OK_HI,  GM_RXO_OK_HI },
304
305         { "tx_broadcast",       XM_TXF_BC_OK,  GM_TXF_BC_OK },
306         { "rx_broadcast",       XM_RXF_BC_OK,  GM_RXF_BC_OK },
307         { "tx_multicast",       XM_TXF_MC_OK,  GM_TXF_MC_OK },
308         { "rx_multicast",       XM_RXF_MC_OK,  GM_RXF_MC_OK },
309         { "tx_unicast",         XM_TXF_UC_OK,  GM_TXF_UC_OK },
310         { "rx_unicast",         XM_RXF_UC_OK,  GM_RXF_UC_OK },
311         { "tx_mac_pause",       XM_TXF_MPAUSE, GM_TXF_MPAUSE },
312         { "rx_mac_pause",       XM_RXF_MPAUSE, GM_RXF_MPAUSE },
313
314         { "collisions",         XM_TXF_SNG_COL, GM_TXF_SNG_COL },
315         { "multi_collisions",   XM_TXF_MUL_COL, GM_TXF_MUL_COL },
316         { "aborted",            XM_TXF_ABO_COL, GM_TXF_ABO_COL },
317         { "late_collision",     XM_TXF_LAT_COL, GM_TXF_LAT_COL },
318         { "fifo_underrun",      XM_TXE_FIFO_UR, GM_TXE_FIFO_UR },
319         { "fifo_overflow",      XM_RXE_FIFO_OV, GM_RXE_FIFO_OV },
320
321         { "rx_toolong",         XM_RXF_LNG_ERR, GM_RXF_LNG_ERR },
322         { "rx_jabber",          XM_RXF_JAB_PKT, GM_RXF_JAB_PKT },
323         { "rx_runt",            XM_RXE_RUNT,    GM_RXE_FRAG },
324         { "rx_too_long",        XM_RXF_LNG_ERR, GM_RXF_LNG_ERR },
325         { "rx_fcs_error",       XM_RXF_FCS_ERR, GM_RXF_FCS_ERR },
326 };
327
328 static int skge_get_stats_count(struct net_device *dev)
329 {
330         return ARRAY_SIZE(skge_stats);
331 }
332
333 static void skge_get_ethtool_stats(struct net_device *dev,
334                                    struct ethtool_stats *stats, u64 *data)
335 {
336         struct skge_port *skge = netdev_priv(dev);
337
338         if (skge->hw->chip_id == CHIP_ID_GENESIS)
339                 genesis_get_stats(skge, data);
340         else
341                 yukon_get_stats(skge, data);
342 }
343
344 /* Use hardware MIB variables for critical path statistics and
345  * transmit feedback not reported at interrupt.
346  * Other errors are accounted for in interrupt handler.
347  */
348 static struct net_device_stats *skge_get_stats(struct net_device *dev)
349 {
350         struct skge_port *skge = netdev_priv(dev);
351         u64 data[ARRAY_SIZE(skge_stats)];
352
353         if (skge->hw->chip_id == CHIP_ID_GENESIS)
354                 genesis_get_stats(skge, data);
355         else
356                 yukon_get_stats(skge, data);
357
358         skge->net_stats.tx_bytes = data[0];
359         skge->net_stats.rx_bytes = data[1];
360         skge->net_stats.tx_packets = data[2] + data[4] + data[6];
361         skge->net_stats.rx_packets = data[3] + data[5] + data[7];
362         skge->net_stats.multicast = data[3] + data[5];
363         skge->net_stats.collisions = data[10];
364         skge->net_stats.tx_aborted_errors = data[12];
365
366         return &skge->net_stats;
367 }
368
369 static void skge_get_strings(struct net_device *dev, u32 stringset, u8 *data)
370 {
371         int i;
372
373         switch (stringset) {
374         case ETH_SS_STATS:
375                 for (i = 0; i < ARRAY_SIZE(skge_stats); i++)
376                         memcpy(data + i * ETH_GSTRING_LEN,
377                                skge_stats[i].name, ETH_GSTRING_LEN);
378                 break;
379         }
380 }
381
382 static void skge_get_ring_param(struct net_device *dev,
383                                 struct ethtool_ringparam *p)
384 {
385         struct skge_port *skge = netdev_priv(dev);
386
387         p->rx_max_pending = MAX_RX_RING_SIZE;
388         p->tx_max_pending = MAX_TX_RING_SIZE;
389         p->rx_mini_max_pending = 0;
390         p->rx_jumbo_max_pending = 0;
391
392         p->rx_pending = skge->rx_ring.count;
393         p->tx_pending = skge->tx_ring.count;
394         p->rx_mini_pending = 0;
395         p->rx_jumbo_pending = 0;
396 }
397
398 static int skge_set_ring_param(struct net_device *dev,
399                                struct ethtool_ringparam *p)
400 {
401         struct skge_port *skge = netdev_priv(dev);
402         int err;
403
404         if (p->rx_pending == 0 || p->rx_pending > MAX_RX_RING_SIZE ||
405             p->tx_pending < TX_LOW_WATER || p->tx_pending > MAX_TX_RING_SIZE)
406                 return -EINVAL;
407
408         skge->rx_ring.count = p->rx_pending;
409         skge->tx_ring.count = p->tx_pending;
410
411         if (netif_running(dev)) {
412                 skge_down(dev);
413                 err = skge_up(dev);
414                 if (err)
415                         dev_close(dev);
416         }
417
418         return 0;
419 }
420
421 static u32 skge_get_msglevel(struct net_device *netdev)
422 {
423         struct skge_port *skge = netdev_priv(netdev);
424         return skge->msg_enable;
425 }
426
427 static void skge_set_msglevel(struct net_device *netdev, u32 value)
428 {
429         struct skge_port *skge = netdev_priv(netdev);
430         skge->msg_enable = value;
431 }
432
433 static int skge_nway_reset(struct net_device *dev)
434 {
435         struct skge_port *skge = netdev_priv(dev);
436
437         if (skge->autoneg != AUTONEG_ENABLE || !netif_running(dev))
438                 return -EINVAL;
439
440         skge_phy_reset(skge);
441         return 0;
442 }
443
444 static int skge_set_sg(struct net_device *dev, u32 data)
445 {
446         struct skge_port *skge = netdev_priv(dev);
447         struct skge_hw *hw = skge->hw;
448
449         if (hw->chip_id == CHIP_ID_GENESIS && data)
450                 return -EOPNOTSUPP;
451         return ethtool_op_set_sg(dev, data);
452 }
453
454 static int skge_set_tx_csum(struct net_device *dev, u32 data)
455 {
456         struct skge_port *skge = netdev_priv(dev);
457         struct skge_hw *hw = skge->hw;
458
459         if (hw->chip_id == CHIP_ID_GENESIS && data)
460                 return -EOPNOTSUPP;
461
462         return ethtool_op_set_tx_csum(dev, data);
463 }
464
465 static u32 skge_get_rx_csum(struct net_device *dev)
466 {
467         struct skge_port *skge = netdev_priv(dev);
468
469         return skge->rx_csum;
470 }
471
472 /* Only Yukon supports checksum offload. */
473 static int skge_set_rx_csum(struct net_device *dev, u32 data)
474 {
475         struct skge_port *skge = netdev_priv(dev);
476
477         if (skge->hw->chip_id == CHIP_ID_GENESIS && data)
478                 return -EOPNOTSUPP;
479
480         skge->rx_csum = data;
481         return 0;
482 }
483
484 static void skge_get_pauseparam(struct net_device *dev,
485                                 struct ethtool_pauseparam *ecmd)
486 {
487         struct skge_port *skge = netdev_priv(dev);
488
489         ecmd->rx_pause = (skge->flow_control == FLOW_MODE_SYMMETRIC)
490                 || (skge->flow_control == FLOW_MODE_SYM_OR_REM);
491         ecmd->tx_pause = ecmd->rx_pause || (skge->flow_control == FLOW_MODE_LOC_SEND);
492
493         ecmd->autoneg = ecmd->rx_pause || ecmd->tx_pause;
494 }
495
496 static int skge_set_pauseparam(struct net_device *dev,
497                                struct ethtool_pauseparam *ecmd)
498 {
499         struct skge_port *skge = netdev_priv(dev);
500         struct ethtool_pauseparam old;
501
502         skge_get_pauseparam(dev, &old);
503
504         if (ecmd->autoneg != old.autoneg)
505                 skge->flow_control = ecmd->autoneg ? FLOW_MODE_NONE : FLOW_MODE_SYMMETRIC;
506         else {
507                 if (ecmd->rx_pause && ecmd->tx_pause)
508                         skge->flow_control = FLOW_MODE_SYMMETRIC;
509                 else if (ecmd->rx_pause && !ecmd->tx_pause)
510                         skge->flow_control = FLOW_MODE_SYM_OR_REM;
511                 else if (!ecmd->rx_pause && ecmd->tx_pause)
512                         skge->flow_control = FLOW_MODE_LOC_SEND;
513                 else
514                         skge->flow_control = FLOW_MODE_NONE;
515         }
516
517         if (netif_running(dev))
518                 skge_phy_reset(skge);
519
520         return 0;
521 }
522
523 /* Chip internal frequency for clock calculations */
524 static inline u32 hwkhz(const struct skge_hw *hw)
525 {
526         return (hw->chip_id == CHIP_ID_GENESIS) ? 53125 : 78125;
527 }
528
529 /* Chip HZ to microseconds */
530 static inline u32 skge_clk2usec(const struct skge_hw *hw, u32 ticks)
531 {
532         return (ticks * 1000) / hwkhz(hw);
533 }
534
535 /* Microseconds to chip HZ */
536 static inline u32 skge_usecs2clk(const struct skge_hw *hw, u32 usec)
537 {
538         return hwkhz(hw) * usec / 1000;
539 }
540
541 static int skge_get_coalesce(struct net_device *dev,
542                              struct ethtool_coalesce *ecmd)
543 {
544         struct skge_port *skge = netdev_priv(dev);
545         struct skge_hw *hw = skge->hw;
546         int port = skge->port;
547
548         ecmd->rx_coalesce_usecs = 0;
549         ecmd->tx_coalesce_usecs = 0;
550
551         if (skge_read32(hw, B2_IRQM_CTRL) & TIM_START) {
552                 u32 delay = skge_clk2usec(hw, skge_read32(hw, B2_IRQM_INI));
553                 u32 msk = skge_read32(hw, B2_IRQM_MSK);
554
555                 if (msk & rxirqmask[port])
556                         ecmd->rx_coalesce_usecs = delay;
557                 if (msk & txirqmask[port])
558                         ecmd->tx_coalesce_usecs = delay;
559         }
560
561         return 0;
562 }
563
564 /* Note: interrupt timer is per board, but can turn on/off per port */
565 static int skge_set_coalesce(struct net_device *dev,
566                              struct ethtool_coalesce *ecmd)
567 {
568         struct skge_port *skge = netdev_priv(dev);
569         struct skge_hw *hw = skge->hw;
570         int port = skge->port;
571         u32 msk = skge_read32(hw, B2_IRQM_MSK);
572         u32 delay = 25;
573
574         if (ecmd->rx_coalesce_usecs == 0)
575                 msk &= ~rxirqmask[port];
576         else if (ecmd->rx_coalesce_usecs < 25 ||
577                  ecmd->rx_coalesce_usecs > 33333)
578                 return -EINVAL;
579         else {
580                 msk |= rxirqmask[port];
581                 delay = ecmd->rx_coalesce_usecs;
582         }
583
584         if (ecmd->tx_coalesce_usecs == 0)
585                 msk &= ~txirqmask[port];
586         else if (ecmd->tx_coalesce_usecs < 25 ||
587                  ecmd->tx_coalesce_usecs > 33333)
588                 return -EINVAL;
589         else {
590                 msk |= txirqmask[port];
591                 delay = min(delay, ecmd->rx_coalesce_usecs);
592         }
593
594         skge_write32(hw, B2_IRQM_MSK, msk);
595         if (msk == 0)
596                 skge_write32(hw, B2_IRQM_CTRL, TIM_STOP);
597         else {
598                 skge_write32(hw, B2_IRQM_INI, skge_usecs2clk(hw, delay));
599                 skge_write32(hw, B2_IRQM_CTRL, TIM_START);
600         }
601         return 0;
602 }
603
604 enum led_mode { LED_MODE_OFF, LED_MODE_ON, LED_MODE_TST };
605 static void skge_led(struct skge_port *skge, enum led_mode mode)
606 {
607         struct skge_hw *hw = skge->hw;
608         int port = skge->port;
609
610         mutex_lock(&hw->phy_mutex);
611         if (hw->chip_id == CHIP_ID_GENESIS) {
612                 switch (mode) {
613                 case LED_MODE_OFF:
614                         if (hw->phy_type == SK_PHY_BCOM)
615                                 xm_phy_write(hw, port, PHY_BCOM_P_EXT_CTRL, PHY_B_PEC_LED_OFF);
616                         else {
617                                 skge_write32(hw, SK_REG(port, TX_LED_VAL), 0);
618                                 skge_write8(hw, SK_REG(port, TX_LED_CTRL), LED_T_OFF);
619                         }
620                         skge_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
621                         skge_write32(hw, SK_REG(port, RX_LED_VAL), 0);
622                         skge_write8(hw, SK_REG(port, RX_LED_CTRL), LED_T_OFF);
623                         break;
624
625                 case LED_MODE_ON:
626                         skge_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_ON);
627                         skge_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_LINKSYNC_ON);
628
629                         skge_write8(hw, SK_REG(port, RX_LED_CTRL), LED_START);
630                         skge_write8(hw, SK_REG(port, TX_LED_CTRL), LED_START);
631
632                         break;
633
634                 case LED_MODE_TST:
635                         skge_write8(hw, SK_REG(port, RX_LED_TST), LED_T_ON);
636                         skge_write32(hw, SK_REG(port, RX_LED_VAL), 100);
637                         skge_write8(hw, SK_REG(port, RX_LED_CTRL), LED_START);
638
639                         if (hw->phy_type == SK_PHY_BCOM)
640                                 xm_phy_write(hw, port, PHY_BCOM_P_EXT_CTRL, PHY_B_PEC_LED_ON);
641                         else {
642                                 skge_write8(hw, SK_REG(port, TX_LED_TST), LED_T_ON);
643                                 skge_write32(hw, SK_REG(port, TX_LED_VAL), 100);
644                                 skge_write8(hw, SK_REG(port, TX_LED_CTRL), LED_START);
645                         }
646
647                 }
648         } else {
649                 switch (mode) {
650                 case LED_MODE_OFF:
651                         gm_phy_write(hw, port, PHY_MARV_LED_CTRL, 0);
652                         gm_phy_write(hw, port, PHY_MARV_LED_OVER,
653                                      PHY_M_LED_MO_DUP(MO_LED_OFF)  |
654                                      PHY_M_LED_MO_10(MO_LED_OFF)   |
655                                      PHY_M_LED_MO_100(MO_LED_OFF)  |
656                                      PHY_M_LED_MO_1000(MO_LED_OFF) |
657                                      PHY_M_LED_MO_RX(MO_LED_OFF));
658                         break;
659                 case LED_MODE_ON:
660                         gm_phy_write(hw, port, PHY_MARV_LED_CTRL,
661                                      PHY_M_LED_PULS_DUR(PULS_170MS) |
662                                      PHY_M_LED_BLINK_RT(BLINK_84MS) |
663                                      PHY_M_LEDC_TX_CTRL |
664                                      PHY_M_LEDC_DP_CTRL);
665
666                         gm_phy_write(hw, port, PHY_MARV_LED_OVER,
667                                      PHY_M_LED_MO_RX(MO_LED_OFF) |
668                                      (skge->speed == SPEED_100 ?
669                                       PHY_M_LED_MO_100(MO_LED_ON) : 0));
670                         break;
671                 case LED_MODE_TST:
672                         gm_phy_write(hw, port, PHY_MARV_LED_CTRL, 0);
673                         gm_phy_write(hw, port, PHY_MARV_LED_OVER,
674                                      PHY_M_LED_MO_DUP(MO_LED_ON)  |
675                                      PHY_M_LED_MO_10(MO_LED_ON)   |
676                                      PHY_M_LED_MO_100(MO_LED_ON)  |
677                                      PHY_M_LED_MO_1000(MO_LED_ON) |
678                                      PHY_M_LED_MO_RX(MO_LED_ON));
679                 }
680         }
681         mutex_unlock(&hw->phy_mutex);
682 }
683
684 /* blink LED's for finding board */
685 static int skge_phys_id(struct net_device *dev, u32 data)
686 {
687         struct skge_port *skge = netdev_priv(dev);
688         unsigned long ms;
689         enum led_mode mode = LED_MODE_TST;
690
691         if (!data || data > (u32)(MAX_SCHEDULE_TIMEOUT / HZ))
692                 ms = jiffies_to_msecs(MAX_SCHEDULE_TIMEOUT / HZ) * 1000;
693         else
694                 ms = data * 1000;
695
696         while (ms > 0) {
697                 skge_led(skge, mode);
698                 mode ^= LED_MODE_TST;
699
700                 if (msleep_interruptible(BLINK_MS))
701                         break;
702                 ms -= BLINK_MS;
703         }
704
705         /* back to regular LED state */
706         skge_led(skge, netif_running(dev) ? LED_MODE_ON : LED_MODE_OFF);
707
708         return 0;
709 }
710
711 static const struct ethtool_ops skge_ethtool_ops = {
712         .get_settings   = skge_get_settings,
713         .set_settings   = skge_set_settings,
714         .get_drvinfo    = skge_get_drvinfo,
715         .get_regs_len   = skge_get_regs_len,
716         .get_regs       = skge_get_regs,
717         .get_wol        = skge_get_wol,
718         .set_wol        = skge_set_wol,
719         .get_msglevel   = skge_get_msglevel,
720         .set_msglevel   = skge_set_msglevel,
721         .nway_reset     = skge_nway_reset,
722         .get_link       = ethtool_op_get_link,
723         .get_ringparam  = skge_get_ring_param,
724         .set_ringparam  = skge_set_ring_param,
725         .get_pauseparam = skge_get_pauseparam,
726         .set_pauseparam = skge_set_pauseparam,
727         .get_coalesce   = skge_get_coalesce,
728         .set_coalesce   = skge_set_coalesce,
729         .get_sg         = ethtool_op_get_sg,
730         .set_sg         = skge_set_sg,
731         .get_tx_csum    = ethtool_op_get_tx_csum,
732         .set_tx_csum    = skge_set_tx_csum,
733         .get_rx_csum    = skge_get_rx_csum,
734         .set_rx_csum    = skge_set_rx_csum,
735         .get_strings    = skge_get_strings,
736         .phys_id        = skge_phys_id,
737         .get_stats_count = skge_get_stats_count,
738         .get_ethtool_stats = skge_get_ethtool_stats,
739         .get_perm_addr  = ethtool_op_get_perm_addr,
740 };
741
742 /*
743  * Allocate ring elements and chain them together
744  * One-to-one association of board descriptors with ring elements
745  */
746 static int skge_ring_alloc(struct skge_ring *ring, void *vaddr, u32 base)
747 {
748         struct skge_tx_desc *d;
749         struct skge_element *e;
750         int i;
751
752         ring->start = kcalloc(ring->count, sizeof(*e), GFP_KERNEL);
753         if (!ring->start)
754                 return -ENOMEM;
755
756         for (i = 0, e = ring->start, d = vaddr; i < ring->count; i++, e++, d++) {
757                 e->desc = d;
758                 if (i == ring->count - 1) {
759                         e->next = ring->start;
760                         d->next_offset = base;
761                 } else {
762                         e->next = e + 1;
763                         d->next_offset = base + (i+1) * sizeof(*d);
764                 }
765         }
766         ring->to_use = ring->to_clean = ring->start;
767
768         return 0;
769 }
770
771 /* Allocate and setup a new buffer for receiving */
772 static void skge_rx_setup(struct skge_port *skge, struct skge_element *e,
773                           struct sk_buff *skb, unsigned int bufsize)
774 {
775         struct skge_rx_desc *rd = e->desc;
776         u64 map;
777
778         map = pci_map_single(skge->hw->pdev, skb->data, bufsize,
779                              PCI_DMA_FROMDEVICE);
780
781         rd->dma_lo = map;
782         rd->dma_hi = map >> 32;
783         e->skb = skb;
784         rd->csum1_start = ETH_HLEN;
785         rd->csum2_start = ETH_HLEN;
786         rd->csum1 = 0;
787         rd->csum2 = 0;
788
789         wmb();
790
791         rd->control = BMU_OWN | BMU_STF | BMU_IRQ_EOF | BMU_TCP_CHECK | bufsize;
792         pci_unmap_addr_set(e, mapaddr, map);
793         pci_unmap_len_set(e, maplen, bufsize);
794 }
795
796 /* Resume receiving using existing skb,
797  * Note: DMA address is not changed by chip.
798  *       MTU not changed while receiver active.
799  */
800 static inline void skge_rx_reuse(struct skge_element *e, unsigned int size)
801 {
802         struct skge_rx_desc *rd = e->desc;
803
804         rd->csum2 = 0;
805         rd->csum2_start = ETH_HLEN;
806
807         wmb();
808
809         rd->control = BMU_OWN | BMU_STF | BMU_IRQ_EOF | BMU_TCP_CHECK | size;
810 }
811
812
813 /* Free all  buffers in receive ring, assumes receiver stopped */
814 static void skge_rx_clean(struct skge_port *skge)
815 {
816         struct skge_hw *hw = skge->hw;
817         struct skge_ring *ring = &skge->rx_ring;
818         struct skge_element *e;
819
820         e = ring->start;
821         do {
822                 struct skge_rx_desc *rd = e->desc;
823                 rd->control = 0;
824                 if (e->skb) {
825                         pci_unmap_single(hw->pdev,
826                                          pci_unmap_addr(e, mapaddr),
827                                          pci_unmap_len(e, maplen),
828                                          PCI_DMA_FROMDEVICE);
829                         dev_kfree_skb(e->skb);
830                         e->skb = NULL;
831                 }
832         } while ((e = e->next) != ring->start);
833 }
834
835
836 /* Allocate buffers for receive ring
837  * For receive:  to_clean is next received frame.
838  */
839 static int skge_rx_fill(struct net_device *dev)
840 {
841         struct skge_port *skge = netdev_priv(dev);
842         struct skge_ring *ring = &skge->rx_ring;
843         struct skge_element *e;
844
845         e = ring->start;
846         do {
847                 struct sk_buff *skb;
848
849                 skb = __netdev_alloc_skb(dev, skge->rx_buf_size + NET_IP_ALIGN,
850                                          GFP_KERNEL);
851                 if (!skb)
852                         return -ENOMEM;
853
854                 skb_reserve(skb, NET_IP_ALIGN);
855                 skge_rx_setup(skge, e, skb, skge->rx_buf_size);
856         } while ( (e = e->next) != ring->start);
857
858         ring->to_clean = ring->start;
859         return 0;
860 }
861
862 static const char *skge_pause(enum pause_status status)
863 {
864         switch(status) {
865         case FLOW_STAT_NONE:
866                 return "none";
867         case FLOW_STAT_REM_SEND:
868                 return "rx only";
869         case FLOW_STAT_LOC_SEND:
870                 return "tx_only";
871         case FLOW_STAT_SYMMETRIC:               /* Both station may send PAUSE */
872                 return "both";
873         default:
874                 return "indeterminated";
875         }
876 }
877
878
879 static void skge_link_up(struct skge_port *skge)
880 {
881         skge_write8(skge->hw, SK_REG(skge->port, LNK_LED_REG),
882                     LED_BLK_OFF|LED_SYNC_OFF|LED_ON);
883
884         netif_carrier_on(skge->netdev);
885         netif_wake_queue(skge->netdev);
886
887         if (netif_msg_link(skge)) {
888                 printk(KERN_INFO PFX
889                        "%s: Link is up at %d Mbps, %s duplex, flow control %s\n",
890                        skge->netdev->name, skge->speed,
891                        skge->duplex == DUPLEX_FULL ? "full" : "half",
892                        skge_pause(skge->flow_status));
893         }
894 }
895
896 static void skge_link_down(struct skge_port *skge)
897 {
898         skge_write8(skge->hw, SK_REG(skge->port, LNK_LED_REG), LED_OFF);
899         netif_carrier_off(skge->netdev);
900         netif_stop_queue(skge->netdev);
901
902         if (netif_msg_link(skge))
903                 printk(KERN_INFO PFX "%s: Link is down.\n", skge->netdev->name);
904 }
905
906
907 static void xm_link_down(struct skge_hw *hw, int port)
908 {
909         struct net_device *dev = hw->dev[port];
910         struct skge_port *skge = netdev_priv(dev);
911         u16 cmd, msk;
912
913         if (hw->phy_type == SK_PHY_XMAC) {
914                 msk = xm_read16(hw, port, XM_IMSK);
915                 msk |= XM_IS_INP_ASS | XM_IS_LIPA_RC | XM_IS_RX_PAGE | XM_IS_AND;
916                 xm_write16(hw, port, XM_IMSK, msk);
917         }
918
919         cmd = xm_read16(hw, port, XM_MMU_CMD);
920         cmd &= ~(XM_MMU_ENA_RX | XM_MMU_ENA_TX);
921         xm_write16(hw, port, XM_MMU_CMD, cmd);
922         /* dummy read to ensure writing */
923         (void) xm_read16(hw, port, XM_MMU_CMD);
924
925         if (netif_carrier_ok(dev))
926                 skge_link_down(skge);
927 }
928
929 static int __xm_phy_read(struct skge_hw *hw, int port, u16 reg, u16 *val)
930 {
931         int i;
932
933         xm_write16(hw, port, XM_PHY_ADDR, reg | hw->phy_addr);
934         *val = xm_read16(hw, port, XM_PHY_DATA);
935
936         if (hw->phy_type == SK_PHY_XMAC)
937                 goto ready;
938
939         for (i = 0; i < PHY_RETRIES; i++) {
940                 if (xm_read16(hw, port, XM_MMU_CMD) & XM_MMU_PHY_RDY)
941                         goto ready;
942                 udelay(1);
943         }
944
945         return -ETIMEDOUT;
946  ready:
947         *val = xm_read16(hw, port, XM_PHY_DATA);
948
949         return 0;
950 }
951
952 static u16 xm_phy_read(struct skge_hw *hw, int port, u16 reg)
953 {
954         u16 v = 0;
955         if (__xm_phy_read(hw, port, reg, &v))
956                 printk(KERN_WARNING PFX "%s: phy read timed out\n",
957                        hw->dev[port]->name);
958         return v;
959 }
960
961 static int xm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val)
962 {
963         int i;
964
965         xm_write16(hw, port, XM_PHY_ADDR, reg | hw->phy_addr);
966         for (i = 0; i < PHY_RETRIES; i++) {
967                 if (!(xm_read16(hw, port, XM_MMU_CMD) & XM_MMU_PHY_BUSY))
968                         goto ready;
969                 udelay(1);
970         }
971         return -EIO;
972
973  ready:
974         xm_write16(hw, port, XM_PHY_DATA, val);
975         for (i = 0; i < PHY_RETRIES; i++) {
976                 if (!(xm_read16(hw, port, XM_MMU_CMD) & XM_MMU_PHY_BUSY))
977                         return 0;
978                 udelay(1);
979         }
980         return -ETIMEDOUT;
981 }
982
983 static void genesis_init(struct skge_hw *hw)
984 {
985         /* set blink source counter */
986         skge_write32(hw, B2_BSC_INI, (SK_BLK_DUR * SK_FACT_53) / 100);
987         skge_write8(hw, B2_BSC_CTRL, BSC_START);
988
989         /* configure mac arbiter */
990         skge_write16(hw, B3_MA_TO_CTRL, MA_RST_CLR);
991
992         /* configure mac arbiter timeout values */
993         skge_write8(hw, B3_MA_TOINI_RX1, SK_MAC_TO_53);
994         skge_write8(hw, B3_MA_TOINI_RX2, SK_MAC_TO_53);
995         skge_write8(hw, B3_MA_TOINI_TX1, SK_MAC_TO_53);
996         skge_write8(hw, B3_MA_TOINI_TX2, SK_MAC_TO_53);
997
998         skge_write8(hw, B3_MA_RCINI_RX1, 0);
999         skge_write8(hw, B3_MA_RCINI_RX2, 0);
1000         skge_write8(hw, B3_MA_RCINI_TX1, 0);
1001         skge_write8(hw, B3_MA_RCINI_TX2, 0);
1002
1003         /* configure packet arbiter timeout */
1004         skge_write16(hw, B3_PA_CTRL, PA_RST_CLR);
1005         skge_write16(hw, B3_PA_TOINI_RX1, SK_PKT_TO_MAX);
1006         skge_write16(hw, B3_PA_TOINI_TX1, SK_PKT_TO_MAX);
1007         skge_write16(hw, B3_PA_TOINI_RX2, SK_PKT_TO_MAX);
1008         skge_write16(hw, B3_PA_TOINI_TX2, SK_PKT_TO_MAX);
1009 }
1010
1011 static void genesis_reset(struct skge_hw *hw, int port)
1012 {
1013         const u8 zero[8]  = { 0 };
1014
1015         skge_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
1016
1017         /* reset the statistics module */
1018         xm_write32(hw, port, XM_GP_PORT, XM_GP_RES_STAT);
1019         xm_write16(hw, port, XM_IMSK, 0xffff);  /* disable XMAC IRQs */
1020         xm_write32(hw, port, XM_MODE, 0);               /* clear Mode Reg */
1021         xm_write16(hw, port, XM_TX_CMD, 0);     /* reset TX CMD Reg */
1022         xm_write16(hw, port, XM_RX_CMD, 0);     /* reset RX CMD Reg */
1023
1024         /* disable Broadcom PHY IRQ */
1025         if (hw->phy_type == SK_PHY_BCOM)
1026                 xm_write16(hw, port, PHY_BCOM_INT_MASK, 0xffff);
1027
1028         xm_outhash(hw, port, XM_HSM, zero);
1029 }
1030
1031
1032 /* Convert mode to MII values  */
1033 static const u16 phy_pause_map[] = {
1034         [FLOW_MODE_NONE] =      0,
1035         [FLOW_MODE_LOC_SEND] =  PHY_AN_PAUSE_ASYM,
1036         [FLOW_MODE_SYMMETRIC] = PHY_AN_PAUSE_CAP,
1037         [FLOW_MODE_SYM_OR_REM]  = PHY_AN_PAUSE_CAP | PHY_AN_PAUSE_ASYM,
1038 };
1039
1040 /* special defines for FIBER (88E1011S only) */
1041 static const u16 fiber_pause_map[] = {
1042         [FLOW_MODE_NONE]        = PHY_X_P_NO_PAUSE,
1043         [FLOW_MODE_LOC_SEND]    = PHY_X_P_ASYM_MD,
1044         [FLOW_MODE_SYMMETRIC]   = PHY_X_P_SYM_MD,
1045         [FLOW_MODE_SYM_OR_REM]  = PHY_X_P_BOTH_MD,
1046 };
1047
1048
1049 /* Check status of Broadcom phy link */
1050 static void bcom_check_link(struct skge_hw *hw, int port)
1051 {
1052         struct net_device *dev = hw->dev[port];
1053         struct skge_port *skge = netdev_priv(dev);
1054         u16 status;
1055
1056         /* read twice because of latch */
1057         (void) xm_phy_read(hw, port, PHY_BCOM_STAT);
1058         status = xm_phy_read(hw, port, PHY_BCOM_STAT);
1059
1060         if ((status & PHY_ST_LSYNC) == 0) {
1061                 xm_link_down(hw, port);
1062                 return;
1063         }
1064
1065         if (skge->autoneg == AUTONEG_ENABLE) {
1066                 u16 lpa, aux;
1067
1068                 if (!(status & PHY_ST_AN_OVER))
1069                         return;
1070
1071                 lpa = xm_phy_read(hw, port, PHY_XMAC_AUNE_LP);
1072                 if (lpa & PHY_B_AN_RF) {
1073                         printk(KERN_NOTICE PFX "%s: remote fault\n",
1074                                dev->name);
1075                         return;
1076                 }
1077
1078                 aux = xm_phy_read(hw, port, PHY_BCOM_AUX_STAT);
1079
1080                 /* Check Duplex mismatch */
1081                 switch (aux & PHY_B_AS_AN_RES_MSK) {
1082                 case PHY_B_RES_1000FD:
1083                         skge->duplex = DUPLEX_FULL;
1084                         break;
1085                 case PHY_B_RES_1000HD:
1086                         skge->duplex = DUPLEX_HALF;
1087                         break;
1088                 default:
1089                         printk(KERN_NOTICE PFX "%s: duplex mismatch\n",
1090                                dev->name);
1091                         return;
1092                 }
1093
1094                 /* We are using IEEE 802.3z/D5.0 Table 37-4 */
1095                 switch (aux & PHY_B_AS_PAUSE_MSK) {
1096                 case PHY_B_AS_PAUSE_MSK:
1097                         skge->flow_status = FLOW_STAT_SYMMETRIC;
1098                         break;
1099                 case PHY_B_AS_PRR:
1100                         skge->flow_status = FLOW_STAT_REM_SEND;
1101                         break;
1102                 case PHY_B_AS_PRT:
1103                         skge->flow_status = FLOW_STAT_LOC_SEND;
1104                         break;
1105                 default:
1106                         skge->flow_status = FLOW_STAT_NONE;
1107                 }
1108                 skge->speed = SPEED_1000;
1109         }
1110
1111         if (!netif_carrier_ok(dev))
1112                 genesis_link_up(skge);
1113 }
1114
1115 /* Broadcom 5400 only supports giagabit! SysKonnect did not put an additional
1116  * Phy on for 100 or 10Mbit operation
1117  */
1118 static void bcom_phy_init(struct skge_port *skge)
1119 {
1120         struct skge_hw *hw = skge->hw;
1121         int port = skge->port;
1122         int i;
1123         u16 id1, r, ext, ctl;
1124
1125         /* magic workaround patterns for Broadcom */
1126         static const struct {
1127                 u16 reg;
1128                 u16 val;
1129         } A1hack[] = {
1130                 { 0x18, 0x0c20 }, { 0x17, 0x0012 }, { 0x15, 0x1104 },
1131                 { 0x17, 0x0013 }, { 0x15, 0x0404 }, { 0x17, 0x8006 },
1132                 { 0x15, 0x0132 }, { 0x17, 0x8006 }, { 0x15, 0x0232 },
1133                 { 0x17, 0x800D }, { 0x15, 0x000F }, { 0x18, 0x0420 },
1134         }, C0hack[] = {
1135                 { 0x18, 0x0c20 }, { 0x17, 0x0012 }, { 0x15, 0x1204 },
1136                 { 0x17, 0x0013 }, { 0x15, 0x0A04 }, { 0x18, 0x0420 },
1137         };
1138
1139         /* read Id from external PHY (all have the same address) */
1140         id1 = xm_phy_read(hw, port, PHY_XMAC_ID1);
1141
1142         /* Optimize MDIO transfer by suppressing preamble. */
1143         r = xm_read16(hw, port, XM_MMU_CMD);
1144         r |=  XM_MMU_NO_PRE;
1145         xm_write16(hw, port, XM_MMU_CMD,r);
1146
1147         switch (id1) {
1148         case PHY_BCOM_ID1_C0:
1149                 /*
1150                  * Workaround BCOM Errata for the C0 type.
1151                  * Write magic patterns to reserved registers.
1152                  */
1153                 for (i = 0; i < ARRAY_SIZE(C0hack); i++)
1154                         xm_phy_write(hw, port,
1155                                      C0hack[i].reg, C0hack[i].val);
1156
1157                 break;
1158         case PHY_BCOM_ID1_A1:
1159                 /*
1160                  * Workaround BCOM Errata for the A1 type.
1161                  * Write magic patterns to reserved registers.
1162                  */
1163                 for (i = 0; i < ARRAY_SIZE(A1hack); i++)
1164                         xm_phy_write(hw, port,
1165                                      A1hack[i].reg, A1hack[i].val);
1166                 break;
1167         }
1168
1169         /*
1170          * Workaround BCOM Errata (#10523) for all BCom PHYs.
1171          * Disable Power Management after reset.
1172          */
1173         r = xm_phy_read(hw, port, PHY_BCOM_AUX_CTRL);
1174         r |= PHY_B_AC_DIS_PM;
1175         xm_phy_write(hw, port, PHY_BCOM_AUX_CTRL, r);
1176
1177         /* Dummy read */
1178         xm_read16(hw, port, XM_ISRC);
1179
1180         ext = PHY_B_PEC_EN_LTR; /* enable tx led */
1181         ctl = PHY_CT_SP1000;    /* always 1000mbit */
1182
1183         if (skge->autoneg == AUTONEG_ENABLE) {
1184                 /*
1185                  * Workaround BCOM Errata #1 for the C5 type.
1186                  * 1000Base-T Link Acquisition Failure in Slave Mode
1187                  * Set Repeater/DTE bit 10 of the 1000Base-T Control Register
1188                  */
1189                 u16 adv = PHY_B_1000C_RD;
1190                 if (skge->advertising & ADVERTISED_1000baseT_Half)
1191                         adv |= PHY_B_1000C_AHD;
1192                 if (skge->advertising & ADVERTISED_1000baseT_Full)
1193                         adv |= PHY_B_1000C_AFD;
1194                 xm_phy_write(hw, port, PHY_BCOM_1000T_CTRL, adv);
1195
1196                 ctl |= PHY_CT_ANE | PHY_CT_RE_CFG;
1197         } else {
1198                 if (skge->duplex == DUPLEX_FULL)
1199                         ctl |= PHY_CT_DUP_MD;
1200                 /* Force to slave */
1201                 xm_phy_write(hw, port, PHY_BCOM_1000T_CTRL, PHY_B_1000C_MSE);
1202         }
1203
1204         /* Set autonegotiation pause parameters */
1205         xm_phy_write(hw, port, PHY_BCOM_AUNE_ADV,
1206                      phy_pause_map[skge->flow_control] | PHY_AN_CSMA);
1207
1208         /* Handle Jumbo frames */
1209         if (hw->dev[port]->mtu > ETH_DATA_LEN) {
1210                 xm_phy_write(hw, port, PHY_BCOM_AUX_CTRL,
1211                              PHY_B_AC_TX_TST | PHY_B_AC_LONG_PACK);
1212
1213                 ext |= PHY_B_PEC_HIGH_LA;
1214
1215         }
1216
1217         xm_phy_write(hw, port, PHY_BCOM_P_EXT_CTRL, ext);
1218         xm_phy_write(hw, port, PHY_BCOM_CTRL, ctl);
1219
1220         /* Use link status change interrupt */
1221         xm_phy_write(hw, port, PHY_BCOM_INT_MASK, PHY_B_DEF_MSK);
1222 }
1223
1224 static void xm_phy_init(struct skge_port *skge)
1225 {
1226         struct skge_hw *hw = skge->hw;
1227         int port = skge->port;
1228         u16 ctrl = 0;
1229
1230         if (skge->autoneg == AUTONEG_ENABLE) {
1231                 if (skge->advertising & ADVERTISED_1000baseT_Half)
1232                         ctrl |= PHY_X_AN_HD;
1233                 if (skge->advertising & ADVERTISED_1000baseT_Full)
1234                         ctrl |= PHY_X_AN_FD;
1235
1236                 ctrl |= fiber_pause_map[skge->flow_control];
1237
1238                 xm_phy_write(hw, port, PHY_XMAC_AUNE_ADV, ctrl);
1239
1240                 /* Restart Auto-negotiation */
1241                 ctrl = PHY_CT_ANE | PHY_CT_RE_CFG;
1242         } else {
1243                 /* Set DuplexMode in Config register */
1244                 if (skge->duplex == DUPLEX_FULL)
1245                         ctrl |= PHY_CT_DUP_MD;
1246                 /*
1247                  * Do NOT enable Auto-negotiation here. This would hold
1248                  * the link down because no IDLEs are transmitted
1249                  */
1250         }
1251
1252         xm_phy_write(hw, port, PHY_XMAC_CTRL, ctrl);
1253
1254         /* Poll PHY for status changes */
1255         schedule_delayed_work(&skge->link_thread, LINK_HZ);
1256 }
1257
1258 static void xm_check_link(struct net_device *dev)
1259 {
1260         struct skge_port *skge = netdev_priv(dev);
1261         struct skge_hw *hw = skge->hw;
1262         int port = skge->port;
1263         u16 status;
1264
1265         /* read twice because of latch */
1266         (void) xm_phy_read(hw, port, PHY_XMAC_STAT);
1267         status = xm_phy_read(hw, port, PHY_XMAC_STAT);
1268
1269         if ((status & PHY_ST_LSYNC) == 0) {
1270                 xm_link_down(hw, port);
1271                 return;
1272         }
1273
1274         if (skge->autoneg == AUTONEG_ENABLE) {
1275                 u16 lpa, res;
1276
1277                 if (!(status & PHY_ST_AN_OVER))
1278                         return;
1279
1280                 lpa = xm_phy_read(hw, port, PHY_XMAC_AUNE_LP);
1281                 if (lpa & PHY_B_AN_RF) {
1282                         printk(KERN_NOTICE PFX "%s: remote fault\n",
1283                                dev->name);
1284                         return;
1285                 }
1286
1287                 res = xm_phy_read(hw, port, PHY_XMAC_RES_ABI);
1288
1289                 /* Check Duplex mismatch */
1290                 switch (res & (PHY_X_RS_HD | PHY_X_RS_FD)) {
1291                 case PHY_X_RS_FD:
1292                         skge->duplex = DUPLEX_FULL;
1293                         break;
1294                 case PHY_X_RS_HD:
1295                         skge->duplex = DUPLEX_HALF;
1296                         break;
1297                 default:
1298                         printk(KERN_NOTICE PFX "%s: duplex mismatch\n",
1299                                dev->name);
1300                         return;
1301                 }
1302
1303                 /* We are using IEEE 802.3z/D5.0 Table 37-4 */
1304                 if ((skge->flow_control == FLOW_MODE_SYMMETRIC ||
1305                      skge->flow_control == FLOW_MODE_SYM_OR_REM) &&
1306                     (lpa & PHY_X_P_SYM_MD))
1307                         skge->flow_status = FLOW_STAT_SYMMETRIC;
1308                 else if (skge->flow_control == FLOW_MODE_SYM_OR_REM &&
1309                          (lpa & PHY_X_RS_PAUSE) == PHY_X_P_ASYM_MD)
1310                         /* Enable PAUSE receive, disable PAUSE transmit */
1311                         skge->flow_status  = FLOW_STAT_REM_SEND;
1312                 else if (skge->flow_control == FLOW_MODE_LOC_SEND &&
1313                          (lpa & PHY_X_RS_PAUSE) == PHY_X_P_BOTH_MD)
1314                         /* Disable PAUSE receive, enable PAUSE transmit */
1315                         skge->flow_status = FLOW_STAT_LOC_SEND;
1316                 else
1317                         skge->flow_status = FLOW_STAT_NONE;
1318
1319                 skge->speed = SPEED_1000;
1320         }
1321
1322         if (!netif_carrier_ok(dev))
1323                 genesis_link_up(skge);
1324 }
1325
1326 /* Poll to check for link coming up.
1327  * Since internal PHY is wired to a level triggered pin, can't
1328  * get an interrupt when carrier is detected.
1329  */
1330 static void xm_link_timer(struct work_struct *work)
1331 {
1332         struct skge_port *skge =
1333                 container_of(work, struct skge_port, link_thread.work);
1334         struct net_device *dev = skge->netdev;
1335         struct skge_hw *hw = skge->hw;
1336         int port = skge->port;
1337
1338         if (!netif_running(dev))
1339                 return;
1340
1341         if (netif_carrier_ok(dev)) {
1342                 xm_read16(hw, port, XM_ISRC);
1343                 if (!(xm_read16(hw, port, XM_ISRC) & XM_IS_INP_ASS))
1344                         goto nochange;
1345         } else {
1346                 if (xm_read32(hw, port, XM_GP_PORT) & XM_GP_INP_ASS)
1347                         goto nochange;
1348                 xm_read16(hw, port, XM_ISRC);
1349                 if (xm_read16(hw, port, XM_ISRC) & XM_IS_INP_ASS)
1350                         goto nochange;
1351         }
1352
1353         mutex_lock(&hw->phy_mutex);
1354         xm_check_link(dev);
1355         mutex_unlock(&hw->phy_mutex);
1356
1357 nochange:
1358         schedule_delayed_work(&skge->link_thread, LINK_HZ);
1359 }
1360
1361 static void genesis_mac_init(struct skge_hw *hw, int port)
1362 {
1363         struct net_device *dev = hw->dev[port];
1364         struct skge_port *skge = netdev_priv(dev);
1365         int jumbo = hw->dev[port]->mtu > ETH_DATA_LEN;
1366         int i;
1367         u32 r;
1368         const u8 zero[6]  = { 0 };
1369
1370         for (i = 0; i < 10; i++) {
1371                 skge_write16(hw, SK_REG(port, TX_MFF_CTRL1),
1372                              MFF_SET_MAC_RST);
1373                 if (skge_read16(hw, SK_REG(port, TX_MFF_CTRL1)) & MFF_SET_MAC_RST)
1374                         goto reset_ok;
1375                 udelay(1);
1376         }
1377
1378         printk(KERN_WARNING PFX "%s: genesis reset failed\n", dev->name);
1379
1380  reset_ok:
1381         /* Unreset the XMAC. */
1382         skge_write16(hw, SK_REG(port, TX_MFF_CTRL1), MFF_CLR_MAC_RST);
1383
1384         /*
1385          * Perform additional initialization for external PHYs,
1386          * namely for the 1000baseTX cards that use the XMAC's
1387          * GMII mode.
1388          */
1389         if (hw->phy_type != SK_PHY_XMAC) {
1390                 /* Take external Phy out of reset */
1391                 r = skge_read32(hw, B2_GP_IO);
1392                 if (port == 0)
1393                         r |= GP_DIR_0|GP_IO_0;
1394                 else
1395                         r |= GP_DIR_2|GP_IO_2;
1396
1397                 skge_write32(hw, B2_GP_IO, r);
1398
1399                 /* Enable GMII interface */
1400                 xm_write16(hw, port, XM_HW_CFG, XM_HW_GMII_MD);
1401         }
1402
1403
1404         switch(hw->phy_type) {
1405         case SK_PHY_XMAC:
1406                 xm_phy_init(skge);
1407                 break;
1408         case SK_PHY_BCOM:
1409                 bcom_phy_init(skge);
1410                 bcom_check_link(hw, port);
1411         }
1412
1413         /* Set Station Address */
1414         xm_outaddr(hw, port, XM_SA, dev->dev_addr);
1415
1416         /* We don't use match addresses so clear */
1417         for (i = 1; i < 16; i++)
1418                 xm_outaddr(hw, port, XM_EXM(i), zero);
1419
1420         /* Clear MIB counters */
1421         xm_write16(hw, port, XM_STAT_CMD,
1422                         XM_SC_CLR_RXC | XM_SC_CLR_TXC);
1423         /* Clear two times according to Errata #3 */
1424         xm_write16(hw, port, XM_STAT_CMD,
1425                         XM_SC_CLR_RXC | XM_SC_CLR_TXC);
1426
1427         /* configure Rx High Water Mark (XM_RX_HI_WM) */
1428         xm_write16(hw, port, XM_RX_HI_WM, 1450);
1429
1430         /* We don't need the FCS appended to the packet. */
1431         r = XM_RX_LENERR_OK | XM_RX_STRIP_FCS;
1432         if (jumbo)
1433                 r |= XM_RX_BIG_PK_OK;
1434
1435         if (skge->duplex == DUPLEX_HALF) {
1436                 /*
1437                  * If in manual half duplex mode the other side might be in
1438                  * full duplex mode, so ignore if a carrier extension is not seen
1439                  * on frames received
1440                  */
1441                 r |= XM_RX_DIS_CEXT;
1442         }
1443         xm_write16(hw, port, XM_RX_CMD, r);
1444
1445
1446         /* We want short frames padded to 60 bytes. */
1447         xm_write16(hw, port, XM_TX_CMD, XM_TX_AUTO_PAD);
1448
1449         /*
1450          * Bump up the transmit threshold. This helps hold off transmit
1451          * underruns when we're blasting traffic from both ports at once.
1452          */
1453         xm_write16(hw, port, XM_TX_THR, 512);
1454
1455         /*
1456          * Enable the reception of all error frames. This is is
1457          * a necessary evil due to the design of the XMAC. The
1458          * XMAC's receive FIFO is only 8K in size, however jumbo
1459          * frames can be up to 9000 bytes in length. When bad
1460          * frame filtering is enabled, the XMAC's RX FIFO operates
1461          * in 'store and forward' mode. For this to work, the
1462          * entire frame has to fit into the FIFO, but that means
1463          * that jumbo frames larger than 8192 bytes will be
1464          * truncated. Disabling all bad frame filtering causes
1465          * the RX FIFO to operate in streaming mode, in which
1466          * case the XMAC will start transferring frames out of the
1467          * RX FIFO as soon as the FIFO threshold is reached.
1468          */
1469         xm_write32(hw, port, XM_MODE, XM_DEF_MODE);
1470
1471
1472         /*
1473          * Initialize the Receive Counter Event Mask (XM_RX_EV_MSK)
1474          *      - Enable all bits excepting 'Octets Rx OK Low CntOv'
1475          *        and 'Octets Rx OK Hi Cnt Ov'.
1476          */
1477         xm_write32(hw, port, XM_RX_EV_MSK, XMR_DEF_MSK);
1478
1479         /*
1480          * Initialize the Transmit Counter Event Mask (XM_TX_EV_MSK)
1481          *      - Enable all bits excepting 'Octets Tx OK Low CntOv'
1482          *        and 'Octets Tx OK Hi Cnt Ov'.
1483          */
1484         xm_write32(hw, port, XM_TX_EV_MSK, XMT_DEF_MSK);
1485
1486         /* Configure MAC arbiter */
1487         skge_write16(hw, B3_MA_TO_CTRL, MA_RST_CLR);
1488
1489         /* configure timeout values */
1490         skge_write8(hw, B3_MA_TOINI_RX1, 72);
1491         skge_write8(hw, B3_MA_TOINI_RX2, 72);
1492         skge_write8(hw, B3_MA_TOINI_TX1, 72);
1493         skge_write8(hw, B3_MA_TOINI_TX2, 72);
1494
1495         skge_write8(hw, B3_MA_RCINI_RX1, 0);
1496         skge_write8(hw, B3_MA_RCINI_RX2, 0);
1497         skge_write8(hw, B3_MA_RCINI_TX1, 0);
1498         skge_write8(hw, B3_MA_RCINI_TX2, 0);
1499
1500         /* Configure Rx MAC FIFO */
1501         skge_write8(hw, SK_REG(port, RX_MFF_CTRL2), MFF_RST_CLR);
1502         skge_write16(hw, SK_REG(port, RX_MFF_CTRL1), MFF_ENA_TIM_PAT);
1503         skge_write8(hw, SK_REG(port, RX_MFF_CTRL2), MFF_ENA_OP_MD);
1504
1505         /* Configure Tx MAC FIFO */
1506         skge_write8(hw, SK_REG(port, TX_MFF_CTRL2), MFF_RST_CLR);
1507         skge_write16(hw, SK_REG(port, TX_MFF_CTRL1), MFF_TX_CTRL_DEF);
1508         skge_write8(hw, SK_REG(port, TX_MFF_CTRL2), MFF_ENA_OP_MD);
1509
1510         if (jumbo) {
1511                 /* Enable frame flushing if jumbo frames used */
1512                 skge_write16(hw, SK_REG(port,RX_MFF_CTRL1), MFF_ENA_FLUSH);
1513         } else {
1514                 /* enable timeout timers if normal frames */
1515                 skge_write16(hw, B3_PA_CTRL,
1516                              (port == 0) ? PA_ENA_TO_TX1 : PA_ENA_TO_TX2);
1517         }
1518 }
1519
1520 static void genesis_stop(struct skge_port *skge)
1521 {
1522         struct skge_hw *hw = skge->hw;
1523         int port = skge->port;
1524         u32 reg;
1525
1526         genesis_reset(hw, port);
1527
1528         /* Clear Tx packet arbiter timeout IRQ */
1529         skge_write16(hw, B3_PA_CTRL,
1530                      port == 0 ? PA_CLR_TO_TX1 : PA_CLR_TO_TX2);
1531
1532         /*
1533          * If the transfer sticks at the MAC the STOP command will not
1534          * terminate if we don't flush the XMAC's transmit FIFO !
1535          */
1536         xm_write32(hw, port, XM_MODE,
1537                         xm_read32(hw, port, XM_MODE)|XM_MD_FTF);
1538
1539
1540         /* Reset the MAC */
1541         skge_write16(hw, SK_REG(port, TX_MFF_CTRL1), MFF_SET_MAC_RST);
1542
1543         /* For external PHYs there must be special handling */
1544         if (hw->phy_type != SK_PHY_XMAC) {
1545                 reg = skge_read32(hw, B2_GP_IO);
1546                 if (port == 0) {
1547                         reg |= GP_DIR_0;
1548                         reg &= ~GP_IO_0;
1549                 } else {
1550                         reg |= GP_DIR_2;
1551                         reg &= ~GP_IO_2;
1552                 }
1553                 skge_write32(hw, B2_GP_IO, reg);
1554                 skge_read32(hw, B2_GP_IO);
1555         }
1556
1557         xm_write16(hw, port, XM_MMU_CMD,
1558                         xm_read16(hw, port, XM_MMU_CMD)
1559                         & ~(XM_MMU_ENA_RX | XM_MMU_ENA_TX));
1560
1561         xm_read16(hw, port, XM_MMU_CMD);
1562 }
1563
1564
1565 static void genesis_get_stats(struct skge_port *skge, u64 *data)
1566 {
1567         struct skge_hw *hw = skge->hw;
1568         int port = skge->port;
1569         int i;
1570         unsigned long timeout = jiffies + HZ;
1571
1572         xm_write16(hw, port,
1573                         XM_STAT_CMD, XM_SC_SNP_TXC | XM_SC_SNP_RXC);
1574
1575         /* wait for update to complete */
1576         while (xm_read16(hw, port, XM_STAT_CMD)
1577                & (XM_SC_SNP_TXC | XM_SC_SNP_RXC)) {
1578                 if (time_after(jiffies, timeout))
1579                         break;
1580                 udelay(10);
1581         }
1582
1583         /* special case for 64 bit octet counter */
1584         data[0] = (u64) xm_read32(hw, port, XM_TXO_OK_HI) << 32
1585                 | xm_read32(hw, port, XM_TXO_OK_LO);
1586         data[1] = (u64) xm_read32(hw, port, XM_RXO_OK_HI) << 32
1587                 | xm_read32(hw, port, XM_RXO_OK_LO);
1588
1589         for (i = 2; i < ARRAY_SIZE(skge_stats); i++)
1590                 data[i] = xm_read32(hw, port, skge_stats[i].xmac_offset);
1591 }
1592
1593 static void genesis_mac_intr(struct skge_hw *hw, int port)
1594 {
1595         struct skge_port *skge = netdev_priv(hw->dev[port]);
1596         u16 status = xm_read16(hw, port, XM_ISRC);
1597
1598         if (netif_msg_intr(skge))
1599                 printk(KERN_DEBUG PFX "%s: mac interrupt status 0x%x\n",
1600                        skge->netdev->name, status);
1601
1602         if (hw->phy_type == SK_PHY_XMAC &&
1603             (status & (XM_IS_INP_ASS | XM_IS_LIPA_RC)))
1604                 xm_link_down(hw, port);
1605
1606         if (status & XM_IS_TXF_UR) {
1607                 xm_write32(hw, port, XM_MODE, XM_MD_FTF);
1608                 ++skge->net_stats.tx_fifo_errors;
1609         }
1610         if (status & XM_IS_RXF_OV) {
1611                 xm_write32(hw, port, XM_MODE, XM_MD_FRF);
1612                 ++skge->net_stats.rx_fifo_errors;
1613         }
1614 }
1615
1616 static void genesis_link_up(struct skge_port *skge)
1617 {
1618         struct skge_hw *hw = skge->hw;
1619         int port = skge->port;
1620         u16 cmd, msk;
1621         u32 mode;
1622
1623         cmd = xm_read16(hw, port, XM_MMU_CMD);
1624
1625         /*
1626          * enabling pause frame reception is required for 1000BT
1627          * because the XMAC is not reset if the link is going down
1628          */
1629         if (skge->flow_status == FLOW_STAT_NONE ||
1630             skge->flow_status == FLOW_STAT_LOC_SEND)
1631                 /* Disable Pause Frame Reception */
1632                 cmd |= XM_MMU_IGN_PF;
1633         else
1634                 /* Enable Pause Frame Reception */
1635                 cmd &= ~XM_MMU_IGN_PF;
1636
1637         xm_write16(hw, port, XM_MMU_CMD, cmd);
1638
1639         mode = xm_read32(hw, port, XM_MODE);
1640         if (skge->flow_status== FLOW_STAT_SYMMETRIC ||
1641             skge->flow_status == FLOW_STAT_LOC_SEND) {
1642                 /*
1643                  * Configure Pause Frame Generation
1644                  * Use internal and external Pause Frame Generation.
1645                  * Sending pause frames is edge triggered.
1646                  * Send a Pause frame with the maximum pause time if
1647                  * internal oder external FIFO full condition occurs.
1648                  * Send a zero pause time frame to re-start transmission.
1649                  */
1650                 /* XM_PAUSE_DA = '010000C28001' (default) */
1651                 /* XM_MAC_PTIME = 0xffff (maximum) */
1652                 /* remember this value is defined in big endian (!) */
1653                 xm_write16(hw, port, XM_MAC_PTIME, 0xffff);
1654
1655                 mode |= XM_PAUSE_MODE;
1656                 skge_write16(hw, SK_REG(port, RX_MFF_CTRL1), MFF_ENA_PAUSE);
1657         } else {
1658                 /*
1659                  * disable pause frame generation is required for 1000BT
1660                  * because the XMAC is not reset if the link is going down
1661                  */
1662                 /* Disable Pause Mode in Mode Register */
1663                 mode &= ~XM_PAUSE_MODE;
1664
1665                 skge_write16(hw, SK_REG(port, RX_MFF_CTRL1), MFF_DIS_PAUSE);
1666         }
1667
1668         xm_write32(hw, port, XM_MODE, mode);
1669         msk = XM_DEF_MSK;
1670         if (hw->phy_type != SK_PHY_XMAC)
1671                 msk |= XM_IS_INP_ASS;   /* disable GP0 interrupt bit */
1672
1673         xm_write16(hw, port, XM_IMSK, msk);
1674         xm_read16(hw, port, XM_ISRC);
1675
1676         /* get MMU Command Reg. */
1677         cmd = xm_read16(hw, port, XM_MMU_CMD);
1678         if (hw->phy_type != SK_PHY_XMAC && skge->duplex == DUPLEX_FULL)
1679                 cmd |= XM_MMU_GMII_FD;
1680
1681         /*
1682          * Workaround BCOM Errata (#10523) for all BCom Phys
1683          * Enable Power Management after link up
1684          */
1685         if (hw->phy_type == SK_PHY_BCOM) {
1686                 xm_phy_write(hw, port, PHY_BCOM_AUX_CTRL,
1687                              xm_phy_read(hw, port, PHY_BCOM_AUX_CTRL)
1688                              & ~PHY_B_AC_DIS_PM);
1689                 xm_phy_write(hw, port, PHY_BCOM_INT_MASK, PHY_B_DEF_MSK);
1690         }
1691
1692         /* enable Rx/Tx */
1693         xm_write16(hw, port, XM_MMU_CMD,
1694                         cmd | XM_MMU_ENA_RX | XM_MMU_ENA_TX);
1695         skge_link_up(skge);
1696 }
1697
1698
1699 static inline void bcom_phy_intr(struct skge_port *skge)
1700 {
1701         struct skge_hw *hw = skge->hw;
1702         int port = skge->port;
1703         u16 isrc;
1704
1705         isrc = xm_phy_read(hw, port, PHY_BCOM_INT_STAT);
1706         if (netif_msg_intr(skge))
1707                 printk(KERN_DEBUG PFX "%s: phy interrupt status 0x%x\n",
1708                        skge->netdev->name, isrc);
1709
1710         if (isrc & PHY_B_IS_PSE)
1711                 printk(KERN_ERR PFX "%s: uncorrectable pair swap error\n",
1712                        hw->dev[port]->name);
1713
1714         /* Workaround BCom Errata:
1715          *      enable and disable loopback mode if "NO HCD" occurs.
1716          */
1717         if (isrc & PHY_B_IS_NO_HDCL) {
1718                 u16 ctrl = xm_phy_read(hw, port, PHY_BCOM_CTRL);
1719                 xm_phy_write(hw, port, PHY_BCOM_CTRL,
1720                                   ctrl | PHY_CT_LOOP);
1721                 xm_phy_write(hw, port, PHY_BCOM_CTRL,
1722                                   ctrl & ~PHY_CT_LOOP);
1723         }
1724
1725         if (isrc & (PHY_B_IS_AN_PR | PHY_B_IS_LST_CHANGE))
1726                 bcom_check_link(hw, port);
1727
1728 }
1729
1730 static int gm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val)
1731 {
1732         int i;
1733
1734         gma_write16(hw, port, GM_SMI_DATA, val);
1735         gma_write16(hw, port, GM_SMI_CTRL,
1736                          GM_SMI_CT_PHY_AD(hw->phy_addr) | GM_SMI_CT_REG_AD(reg));
1737         for (i = 0; i < PHY_RETRIES; i++) {
1738                 udelay(1);
1739
1740                 if (!(gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_BUSY))
1741                         return 0;
1742         }
1743
1744         printk(KERN_WARNING PFX "%s: phy write timeout\n",
1745                hw->dev[port]->name);
1746         return -EIO;
1747 }
1748
1749 static int __gm_phy_read(struct skge_hw *hw, int port, u16 reg, u16 *val)
1750 {
1751         int i;
1752
1753         gma_write16(hw, port, GM_SMI_CTRL,
1754                          GM_SMI_CT_PHY_AD(hw->phy_addr)
1755                          | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
1756
1757         for (i = 0; i < PHY_RETRIES; i++) {
1758                 udelay(1);
1759                 if (gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_RD_VAL)
1760                         goto ready;
1761         }
1762
1763         return -ETIMEDOUT;
1764  ready:
1765         *val = gma_read16(hw, port, GM_SMI_DATA);
1766         return 0;
1767 }
1768
1769 static u16 gm_phy_read(struct skge_hw *hw, int port, u16 reg)
1770 {
1771         u16 v = 0;
1772         if (__gm_phy_read(hw, port, reg, &v))
1773                 printk(KERN_WARNING PFX "%s: phy read timeout\n",
1774                hw->dev[port]->name);
1775         return v;
1776 }
1777
1778 /* Marvell Phy Initialization */
1779 static void yukon_init(struct skge_hw *hw, int port)
1780 {
1781         struct skge_port *skge = netdev_priv(hw->dev[port]);
1782         u16 ctrl, ct1000, adv;
1783
1784         if (skge->autoneg == AUTONEG_ENABLE) {
1785                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
1786
1787                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
1788                           PHY_M_EC_MAC_S_MSK);
1789                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
1790
1791                 ectrl |= PHY_M_EC_M_DSC(0) | PHY_M_EC_S_DSC(1);
1792
1793                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
1794         }
1795
1796         ctrl = gm_phy_read(hw, port, PHY_MARV_CTRL);
1797         if (skge->autoneg == AUTONEG_DISABLE)
1798                 ctrl &= ~PHY_CT_ANE;
1799
1800         ctrl |= PHY_CT_RESET;
1801         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
1802
1803         ctrl = 0;
1804         ct1000 = 0;
1805         adv = PHY_AN_CSMA;
1806
1807         if (skge->autoneg == AUTONEG_ENABLE) {
1808                 if (hw->copper) {
1809                         if (skge->advertising & ADVERTISED_1000baseT_Full)
1810                                 ct1000 |= PHY_M_1000C_AFD;
1811                         if (skge->advertising & ADVERTISED_1000baseT_Half)
1812                                 ct1000 |= PHY_M_1000C_AHD;
1813                         if (skge->advertising & ADVERTISED_100baseT_Full)
1814                                 adv |= PHY_M_AN_100_FD;
1815                         if (skge->advertising & ADVERTISED_100baseT_Half)
1816                                 adv |= PHY_M_AN_100_HD;
1817                         if (skge->advertising & ADVERTISED_10baseT_Full)
1818                                 adv |= PHY_M_AN_10_FD;
1819                         if (skge->advertising & ADVERTISED_10baseT_Half)
1820                                 adv |= PHY_M_AN_10_HD;
1821
1822                         /* Set Flow-control capabilities */
1823                         adv |= phy_pause_map[skge->flow_control];
1824                 } else {
1825                         if (skge->advertising & ADVERTISED_1000baseT_Full)
1826                                 adv |= PHY_M_AN_1000X_AFD;
1827                         if (skge->advertising & ADVERTISED_1000baseT_Half)
1828                                 adv |= PHY_M_AN_1000X_AHD;
1829
1830                         adv |= fiber_pause_map[skge->flow_control];
1831                 }
1832
1833                 /* Restart Auto-negotiation */
1834                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
1835         } else {
1836                 /* forced speed/duplex settings */
1837                 ct1000 = PHY_M_1000C_MSE;
1838
1839                 if (skge->duplex == DUPLEX_FULL)
1840                         ctrl |= PHY_CT_DUP_MD;
1841
1842                 switch (skge->speed) {
1843                 case SPEED_1000:
1844                         ctrl |= PHY_CT_SP1000;
1845                         break;
1846                 case SPEED_100:
1847                         ctrl |= PHY_CT_SP100;
1848                         break;
1849                 }
1850
1851                 ctrl |= PHY_CT_RESET;
1852         }
1853
1854         gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
1855
1856         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
1857         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
1858
1859         /* Enable phy interrupt on autonegotiation complete (or link up) */
1860         if (skge->autoneg == AUTONEG_ENABLE)
1861                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_MSK);
1862         else
1863                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_DEF_MSK);
1864 }
1865
1866 static void yukon_reset(struct skge_hw *hw, int port)
1867 {
1868         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);/* disable PHY IRQs */
1869         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
1870         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
1871         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
1872         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
1873
1874         gma_write16(hw, port, GM_RX_CTRL,
1875                          gma_read16(hw, port, GM_RX_CTRL)
1876                          | GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
1877 }
1878
1879 /* Apparently, early versions of Yukon-Lite had wrong chip_id? */
1880 static int is_yukon_lite_a0(struct skge_hw *hw)
1881 {
1882         u32 reg;
1883         int ret;
1884
1885         if (hw->chip_id != CHIP_ID_YUKON)
1886                 return 0;
1887
1888         reg = skge_read32(hw, B2_FAR);
1889         skge_write8(hw, B2_FAR + 3, 0xff);
1890         ret = (skge_read8(hw, B2_FAR + 3) != 0);
1891         skge_write32(hw, B2_FAR, reg);
1892         return ret;
1893 }
1894
1895 static void yukon_mac_init(struct skge_hw *hw, int port)
1896 {
1897         struct skge_port *skge = netdev_priv(hw->dev[port]);
1898         int i;
1899         u32 reg;
1900         const u8 *addr = hw->dev[port]->dev_addr;
1901
1902         /* WA code for COMA mode -- set PHY reset */
1903         if (hw->chip_id == CHIP_ID_YUKON_LITE &&
1904             hw->chip_rev >= CHIP_REV_YU_LITE_A3) {
1905                 reg = skge_read32(hw, B2_GP_IO);
1906                 reg |= GP_DIR_9 | GP_IO_9;
1907                 skge_write32(hw, B2_GP_IO, reg);
1908         }
1909
1910         /* hard reset */
1911         skge_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1912         skge_write32(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1913
1914         /* WA code for COMA mode -- clear PHY reset */
1915         if (hw->chip_id == CHIP_ID_YUKON_LITE &&
1916             hw->chip_rev >= CHIP_REV_YU_LITE_A3) {
1917                 reg = skge_read32(hw, B2_GP_IO);
1918                 reg |= GP_DIR_9;
1919                 reg &= ~GP_IO_9;
1920                 skge_write32(hw, B2_GP_IO, reg);
1921         }
1922
1923         /* Set hardware config mode */
1924         reg = GPC_INT_POL_HI | GPC_DIS_FC | GPC_DIS_SLEEP |
1925                 GPC_ENA_XC | GPC_ANEG_ADV_ALL_M | GPC_ENA_PAUSE;
1926         reg |= hw->copper ? GPC_HWCFG_GMII_COP : GPC_HWCFG_GMII_FIB;
1927
1928         /* Clear GMC reset */
1929         skge_write32(hw, SK_REG(port, GPHY_CTRL), reg | GPC_RST_SET);
1930         skge_write32(hw, SK_REG(port, GPHY_CTRL), reg | GPC_RST_CLR);
1931         skge_write32(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON | GMC_RST_CLR);
1932
1933         if (skge->autoneg == AUTONEG_DISABLE) {
1934                 reg = GM_GPCR_AU_ALL_DIS;
1935                 gma_write16(hw, port, GM_GP_CTRL,
1936                                  gma_read16(hw, port, GM_GP_CTRL) | reg);
1937
1938                 switch (skge->speed) {
1939                 case SPEED_1000:
1940                         reg &= ~GM_GPCR_SPEED_100;
1941                         reg |= GM_GPCR_SPEED_1000;
1942                         break;
1943                 case SPEED_100:
1944                         reg &= ~GM_GPCR_SPEED_1000;
1945                         reg |= GM_GPCR_SPEED_100;
1946                         break;
1947                 case SPEED_10:
1948                         reg &= ~(GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100);
1949                         break;
1950                 }
1951
1952                 if (skge->duplex == DUPLEX_FULL)
1953                         reg |= GM_GPCR_DUP_FULL;
1954         } else
1955                 reg = GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100 | GM_GPCR_DUP_FULL;
1956
1957         switch (skge->flow_control) {
1958         case FLOW_MODE_NONE:
1959                 skge_write32(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1960                 reg |= GM_GPCR_FC_TX_DIS | GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
1961                 break;
1962         case FLOW_MODE_LOC_SEND:
1963                 /* disable Rx flow-control */
1964                 reg |= GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
1965                 break;
1966         case FLOW_MODE_SYMMETRIC:
1967         case FLOW_MODE_SYM_OR_REM:
1968                 /* enable Tx & Rx flow-control */
1969                 break;
1970         }
1971
1972         gma_write16(hw, port, GM_GP_CTRL, reg);
1973         skge_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
1974
1975         yukon_init(hw, port);
1976
1977         /* MIB clear */
1978         reg = gma_read16(hw, port, GM_PHY_ADDR);
1979         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
1980
1981         for (i = 0; i < GM_MIB_CNT_SIZE; i++)
1982                 gma_read16(hw, port, GM_MIB_CNT_BASE + 8*i);
1983         gma_write16(hw, port, GM_PHY_ADDR, reg);
1984
1985         /* transmit control */
1986         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
1987
1988         /* receive control reg: unicast + multicast + no FCS  */
1989         gma_write16(hw, port, GM_RX_CTRL,
1990                          GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
1991
1992         /* transmit flow control */
1993         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
1994
1995         /* transmit parameter */
1996         gma_write16(hw, port, GM_TX_PARAM,
1997                          TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
1998                          TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
1999                          TX_IPG_JAM_DATA(TX_IPG_JAM_DEF));
2000
2001         /* serial mode register */
2002         reg = GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
2003         if (hw->dev[port]->mtu > 1500)
2004                 reg |= GM_SMOD_JUMBO_ENA;
2005
2006         gma_write16(hw, port, GM_SERIAL_MODE, reg);
2007
2008         /* physical address: used for pause frames */
2009         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
2010         /* virtual address for data */
2011         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
2012
2013         /* enable interrupt mask for counter overflows */
2014         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
2015         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
2016         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
2017
2018         /* Initialize Mac Fifo */
2019
2020         /* Configure Rx MAC FIFO */
2021         skge_write16(hw, SK_REG(port, RX_GMF_FL_MSK), RX_FF_FL_DEF_MSK);
2022         reg = GMF_OPER_ON | GMF_RX_F_FL_ON;
2023
2024         /* disable Rx GMAC FIFO Flush for YUKON-Lite Rev. A0 only */
2025         if (is_yukon_lite_a0(hw))
2026                 reg &= ~GMF_RX_F_FL_ON;
2027
2028         skge_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
2029         skge_write16(hw, SK_REG(port, RX_GMF_CTRL_T), reg);
2030         /*
2031          * because Pause Packet Truncation in GMAC is not working
2032          * we have to increase the Flush Threshold to 64 bytes
2033          * in order to flush pause packets in Rx FIFO on Yukon-1
2034          */
2035         skge_write16(hw, SK_REG(port, RX_GMF_FL_THR), RX_GMF_FL_THR_DEF+1);
2036
2037         /* Configure Tx MAC FIFO */
2038         skge_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
2039         skge_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
2040 }
2041
2042 /* Go into power down mode */
2043 static void yukon_suspend(struct skge_hw *hw, int port)
2044 {
2045         u16 ctrl;
2046
2047         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
2048         ctrl |= PHY_M_PC_POL_R_DIS;
2049         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
2050
2051         ctrl = gm_phy_read(hw, port, PHY_MARV_CTRL);
2052         ctrl |= PHY_CT_RESET;
2053         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
2054
2055         /* switch IEEE compatible power down mode on */
2056         ctrl = gm_phy_read(hw, port, PHY_MARV_CTRL);
2057         ctrl |= PHY_CT_PDOWN;
2058         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
2059 }
2060
2061 static void yukon_stop(struct skge_port *skge)
2062 {
2063         struct skge_hw *hw = skge->hw;
2064         int port = skge->port;
2065
2066         skge_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
2067         yukon_reset(hw, port);
2068
2069         gma_write16(hw, port, GM_GP_CTRL,
2070                          gma_read16(hw, port, GM_GP_CTRL)
2071                          & ~(GM_GPCR_TX_ENA|GM_GPCR_RX_ENA));
2072         gma_read16(hw, port, GM_GP_CTRL);
2073
2074         yukon_suspend(hw, port);
2075
2076         /* set GPHY Control reset */
2077         skge_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
2078         skge_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
2079 }
2080
2081 static void yukon_get_stats(struct skge_port *skge, u64 *data)
2082 {
2083         struct skge_hw *hw = skge->hw;
2084         int port = skge->port;
2085         int i;
2086
2087         data[0] = (u64) gma_read32(hw, port, GM_TXO_OK_HI) << 32
2088                 | gma_read32(hw, port, GM_TXO_OK_LO);
2089         data[1] = (u64) gma_read32(hw, port, GM_RXO_OK_HI) << 32
2090                 | gma_read32(hw, port, GM_RXO_OK_LO);
2091
2092         for (i = 2; i < ARRAY_SIZE(skge_stats); i++)
2093                 data[i] = gma_read32(hw, port,
2094                                           skge_stats[i].gma_offset);
2095 }
2096
2097 static void yukon_mac_intr(struct skge_hw *hw, int port)
2098 {
2099         struct net_device *dev = hw->dev[port];
2100         struct skge_port *skge = netdev_priv(dev);
2101         u8 status = skge_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
2102
2103         if (netif_msg_intr(skge))
2104                 printk(KERN_DEBUG PFX "%s: mac interrupt status 0x%x\n",
2105                        dev->name, status);
2106
2107         if (status & GM_IS_RX_FF_OR) {
2108                 ++skge->net_stats.rx_fifo_errors;
2109                 skge_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
2110         }
2111
2112         if (status & GM_IS_TX_FF_UR) {
2113                 ++skge->net_stats.tx_fifo_errors;
2114                 skge_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
2115         }
2116
2117 }
2118
2119 static u16 yukon_speed(const struct skge_hw *hw, u16 aux)
2120 {
2121         switch (aux & PHY_M_PS_SPEED_MSK) {
2122         case PHY_M_PS_SPEED_1000:
2123                 return SPEED_1000;
2124         case PHY_M_PS_SPEED_100:
2125                 return SPEED_100;
2126         default:
2127                 return SPEED_10;
2128         }
2129 }
2130
2131 static void yukon_link_up(struct skge_port *skge)
2132 {
2133         struct skge_hw *hw = skge->hw;
2134         int port = skge->port;
2135         u16 reg;
2136
2137         /* Enable Transmit FIFO Underrun */
2138         skge_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
2139
2140         reg = gma_read16(hw, port, GM_GP_CTRL);
2141         if (skge->duplex == DUPLEX_FULL || skge->autoneg == AUTONEG_ENABLE)
2142                 reg |= GM_GPCR_DUP_FULL;
2143
2144         /* enable Rx/Tx */
2145         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
2146         gma_write16(hw, port, GM_GP_CTRL, reg);
2147
2148         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_DEF_MSK);
2149         skge_link_up(skge);
2150 }
2151
2152 static void yukon_link_down(struct skge_port *skge)
2153 {
2154         struct skge_hw *hw = skge->hw;
2155         int port = skge->port;
2156         u16 ctrl;
2157
2158         ctrl = gma_read16(hw, port, GM_GP_CTRL);
2159         ctrl &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
2160         gma_write16(hw, port, GM_GP_CTRL, ctrl);
2161
2162         if (skge->flow_status == FLOW_STAT_REM_SEND) {
2163                 ctrl = gm_phy_read(hw, port, PHY_MARV_AUNE_ADV);
2164                 ctrl |= PHY_M_AN_ASP;
2165                 /* restore Asymmetric Pause bit */
2166                 gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, ctrl);
2167         }
2168
2169         skge_link_down(skge);
2170
2171         yukon_init(hw, port);
2172 }
2173
2174 static void yukon_phy_intr(struct skge_port *skge)
2175 {
2176         struct skge_hw *hw = skge->hw;
2177         int port = skge->port;
2178         const char *reason = NULL;
2179         u16 istatus, phystat;
2180
2181         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
2182         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
2183
2184         if (netif_msg_intr(skge))
2185                 printk(KERN_DEBUG PFX "%s: phy interrupt status 0x%x 0x%x\n",
2186                        skge->netdev->name, istatus, phystat);
2187
2188         if (istatus & PHY_M_IS_AN_COMPL) {
2189                 if (gm_phy_read(hw, port, PHY_MARV_AUNE_LP)
2190                     & PHY_M_AN_RF) {
2191                         reason = "remote fault";
2192                         goto failed;
2193                 }
2194
2195                 if (gm_phy_read(hw, port, PHY_MARV_1000T_STAT) & PHY_B_1000S_MSF) {
2196                         reason = "master/slave fault";
2197                         goto failed;
2198                 }
2199
2200                 if (!(phystat & PHY_M_PS_SPDUP_RES)) {
2201                         reason = "speed/duplex";
2202                         goto failed;
2203                 }
2204
2205                 skge->duplex = (phystat & PHY_M_PS_FULL_DUP)
2206                         ? DUPLEX_FULL : DUPLEX_HALF;
2207                 skge->speed = yukon_speed(hw, phystat);
2208
2209                 /* We are using IEEE 802.3z/D5.0 Table 37-4 */
2210                 switch (phystat & PHY_M_PS_PAUSE_MSK) {
2211                 case PHY_M_PS_PAUSE_MSK:
2212                         skge->flow_status = FLOW_STAT_SYMMETRIC;
2213                         break;
2214                 case PHY_M_PS_RX_P_EN:
2215                         skge->flow_status = FLOW_STAT_REM_SEND;
2216                         break;
2217                 case PHY_M_PS_TX_P_EN:
2218                         skge->flow_status = FLOW_STAT_LOC_SEND;
2219                         break;
2220                 default:
2221                         skge->flow_status = FLOW_STAT_NONE;
2222                 }
2223
2224                 if (skge->flow_status == FLOW_STAT_NONE ||
2225                     (skge->speed < SPEED_1000 && skge->duplex == DUPLEX_HALF))
2226                         skge_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
2227                 else
2228                         skge_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
2229                 yukon_link_up(skge);
2230                 return;
2231         }
2232
2233         if (istatus & PHY_M_IS_LSP_CHANGE)
2234                 skge->speed = yukon_speed(hw, phystat);
2235
2236         if (istatus & PHY_M_IS_DUP_CHANGE)
2237                 skge->duplex = (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2238         if (istatus & PHY_M_IS_LST_CHANGE) {
2239                 if (phystat & PHY_M_PS_LINK_UP)
2240                         yukon_link_up(skge);
2241                 else
2242                         yukon_link_down(skge);
2243         }
2244         return;
2245  failed:
2246         printk(KERN_ERR PFX "%s: autonegotiation failed (%s)\n",
2247                skge->netdev->name, reason);
2248
2249         /* XXX restart autonegotiation? */
2250 }
2251
2252 static void skge_phy_reset(struct skge_port *skge)
2253 {
2254         struct skge_hw *hw = skge->hw;
2255         int port = skge->port;
2256         struct net_device *dev = hw->dev[port];
2257
2258         netif_stop_queue(skge->netdev);
2259         netif_carrier_off(skge->netdev);
2260
2261         mutex_lock(&hw->phy_mutex);
2262         if (hw->chip_id == CHIP_ID_GENESIS) {
2263                 genesis_reset(hw, port);
2264                 genesis_mac_init(hw, port);
2265         } else {
2266                 yukon_reset(hw, port);
2267                 yukon_init(hw, port);
2268         }
2269         mutex_unlock(&hw->phy_mutex);
2270
2271         dev->set_multicast_list(dev);
2272 }
2273
2274 /* Basic MII support */
2275 static int skge_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
2276 {
2277         struct mii_ioctl_data *data = if_mii(ifr);
2278         struct skge_port *skge = netdev_priv(dev);
2279         struct skge_hw *hw = skge->hw;
2280         int err = -EOPNOTSUPP;
2281
2282         if (!netif_running(dev))
2283                 return -ENODEV; /* Phy still in reset */
2284
2285         switch(cmd) {
2286         case SIOCGMIIPHY:
2287                 data->phy_id = hw->phy_addr;
2288
2289                 /* fallthru */
2290         case SIOCGMIIREG: {
2291                 u16 val = 0;
2292                 mutex_lock(&hw->phy_mutex);
2293                 if (hw->chip_id == CHIP_ID_GENESIS)
2294                         err = __xm_phy_read(hw, skge->port, data->reg_num & 0x1f, &val);
2295                 else
2296                         err = __gm_phy_read(hw, skge->port, data->reg_num & 0x1f, &val);
2297                 mutex_unlock(&hw->phy_mutex);
2298                 data->val_out = val;
2299                 break;
2300         }
2301
2302         case SIOCSMIIREG:
2303                 if (!capable(CAP_NET_ADMIN))
2304                         return -EPERM;
2305
2306                 mutex_lock(&hw->phy_mutex);
2307                 if (hw->chip_id == CHIP_ID_GENESIS)
2308                         err = xm_phy_write(hw, skge->port, data->reg_num & 0x1f,
2309                                    data->val_in);
2310                 else
2311                         err = gm_phy_write(hw, skge->port, data->reg_num & 0x1f,
2312                                    data->val_in);
2313                 mutex_unlock(&hw->phy_mutex);
2314                 break;
2315         }
2316         return err;
2317 }
2318
2319 static void skge_ramset(struct skge_hw *hw, u16 q, u32 start, size_t len)
2320 {
2321         u32 end;
2322
2323         start /= 8;
2324         len /= 8;
2325         end = start + len - 1;
2326
2327         skge_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
2328         skge_write32(hw, RB_ADDR(q, RB_START), start);
2329         skge_write32(hw, RB_ADDR(q, RB_WP), start);
2330         skge_write32(hw, RB_ADDR(q, RB_RP), start);
2331         skge_write32(hw, RB_ADDR(q, RB_END), end);
2332
2333         if (q == Q_R1 || q == Q_R2) {
2334                 /* Set thresholds on receive queue's */
2335                 skge_write32(hw, RB_ADDR(q, RB_RX_UTPP),
2336                              start + (2*len)/3);
2337                 skge_write32(hw, RB_ADDR(q, RB_RX_LTPP),
2338                              start + (len/3));
2339         } else {
2340                 /* Enable store & forward on Tx queue's because
2341                  * Tx FIFO is only 4K on Genesis and 1K on Yukon
2342                  */
2343                 skge_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
2344         }
2345
2346         skge_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
2347 }
2348
2349 /* Setup Bus Memory Interface */
2350 static void skge_qset(struct skge_port *skge, u16 q,
2351                       const struct skge_element *e)
2352 {
2353         struct skge_hw *hw = skge->hw;
2354         u32 watermark = 0x600;
2355         u64 base = skge->dma + (e->desc - skge->mem);
2356
2357         /* optimization to reduce window on 32bit/33mhz */
2358         if ((skge_read16(hw, B0_CTST) & (CS_BUS_CLOCK | CS_BUS_SLOT_SZ)) == 0)
2359                 watermark /= 2;
2360
2361         skge_write32(hw, Q_ADDR(q, Q_CSR), CSR_CLR_RESET);
2362         skge_write32(hw, Q_ADDR(q, Q_F), watermark);
2363         skge_write32(hw, Q_ADDR(q, Q_DA_H), (u32)(base >> 32));
2364         skge_write32(hw, Q_ADDR(q, Q_DA_L), (u32)base);
2365 }
2366
2367 static int skge_up(struct net_device *dev)
2368 {
2369         struct skge_port *skge = netdev_priv(dev);
2370         struct skge_hw *hw = skge->hw;
2371         int port = skge->port;
2372         u32 chunk, ram_addr;
2373         size_t rx_size, tx_size;
2374         int err;
2375
2376         if (!is_valid_ether_addr(dev->dev_addr))
2377                 return -EINVAL;
2378
2379         if (netif_msg_ifup(skge))
2380                 printk(KERN_INFO PFX "%s: enabling interface\n", dev->name);
2381
2382         if (dev->mtu > RX_BUF_SIZE)
2383                 skge->rx_buf_size = dev->mtu + ETH_HLEN;
2384         else
2385                 skge->rx_buf_size = RX_BUF_SIZE;
2386
2387
2388         rx_size = skge->rx_ring.count * sizeof(struct skge_rx_desc);
2389         tx_size = skge->tx_ring.count * sizeof(struct skge_tx_desc);
2390         skge->mem_size = tx_size + rx_size;
2391         skge->mem = pci_alloc_consistent(hw->pdev, skge->mem_size, &skge->dma);
2392         if (!skge->mem)
2393                 return -ENOMEM;
2394
2395         BUG_ON(skge->dma & 7);
2396
2397         if ((u64)skge->dma >> 32 != ((u64) skge->dma + skge->mem_size) >> 32) {
2398                 dev_err(&hw->pdev->dev, "pci_alloc_consistent region crosses 4G boundary\n");
2399                 err = -EINVAL;
2400                 goto free_pci_mem;
2401         }
2402
2403         memset(skge->mem, 0, skge->mem_size);
2404
2405         err = skge_ring_alloc(&skge->rx_ring, skge->mem, skge->dma);
2406         if (err)
2407                 goto free_pci_mem;
2408
2409         err = skge_rx_fill(dev);
2410         if (err)
2411                 goto free_rx_ring;
2412
2413         err = skge_ring_alloc(&skge->tx_ring, skge->mem + rx_size,
2414                               skge->dma + rx_size);
2415         if (err)
2416                 goto free_rx_ring;
2417
2418         /* Initialize MAC */
2419         mutex_lock(&hw->phy_mutex);
2420         if (hw->chip_id == CHIP_ID_GENESIS)
2421                 genesis_mac_init(hw, port);
2422         else
2423                 yukon_mac_init(hw, port);
2424         mutex_unlock(&hw->phy_mutex);
2425
2426         /* Configure RAMbuffers */
2427         chunk = hw->ram_size / ((hw->ports + 1)*2);
2428         ram_addr = hw->ram_offset + 2 * chunk * port;
2429
2430         skge_ramset(hw, rxqaddr[port], ram_addr, chunk);
2431         skge_qset(skge, rxqaddr[port], skge->rx_ring.to_clean);
2432
2433         BUG_ON(skge->tx_ring.to_use != skge->tx_ring.to_clean);
2434         skge_ramset(hw, txqaddr[port], ram_addr+chunk, chunk);
2435         skge_qset(skge, txqaddr[port], skge->tx_ring.to_use);
2436
2437         /* Start receiver BMU */
2438         wmb();
2439         skge_write8(hw, Q_ADDR(rxqaddr[port], Q_CSR), CSR_START | CSR_IRQ_CL_F);
2440         skge_led(skge, LED_MODE_ON);
2441
2442         netif_poll_enable(dev);
2443         return 0;
2444
2445  free_rx_ring:
2446         skge_rx_clean(skge);
2447         kfree(skge->rx_ring.start);
2448  free_pci_mem:
2449         pci_free_consistent(hw->pdev, skge->mem_size, skge->mem, skge->dma);
2450         skge->mem = NULL;
2451
2452         return err;
2453 }
2454
2455 static int skge_down(struct net_device *dev)
2456 {
2457         struct skge_port *skge = netdev_priv(dev);
2458         struct skge_hw *hw = skge->hw;
2459         int port = skge->port;
2460
2461         if (skge->mem == NULL)
2462                 return 0;
2463
2464         if (netif_msg_ifdown(skge))
2465                 printk(KERN_INFO PFX "%s: disabling interface\n", dev->name);
2466
2467         netif_stop_queue(dev);
2468         if (hw->chip_id == CHIP_ID_GENESIS && hw->phy_type == SK_PHY_XMAC)
2469                 cancel_rearming_delayed_work(&skge->link_thread);
2470
2471         skge_write8(skge->hw, SK_REG(skge->port, LNK_LED_REG), LED_OFF);
2472         if (hw->chip_id == CHIP_ID_GENESIS)
2473                 genesis_stop(skge);
2474         else
2475                 yukon_stop(skge);
2476
2477         /* Stop transmitter */
2478         skge_write8(hw, Q_ADDR(txqaddr[port], Q_CSR), CSR_STOP);
2479         skge_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
2480                      RB_RST_SET|RB_DIS_OP_MD);
2481
2482
2483         /* Disable Force Sync bit and Enable Alloc bit */
2484         skge_write8(hw, SK_REG(port, TXA_CTRL),
2485                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
2486
2487         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
2488         skge_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
2489         skge_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
2490
2491         /* Reset PCI FIFO */
2492         skge_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), CSR_SET_RESET);
2493         skge_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
2494
2495         /* Reset the RAM Buffer async Tx queue */
2496         skge_write8(hw, RB_ADDR(port == 0 ? Q_XA1 : Q_XA2, RB_CTRL), RB_RST_SET);
2497         /* stop receiver */
2498         skge_write8(hw, Q_ADDR(rxqaddr[port], Q_CSR), CSR_STOP);
2499         skge_write32(hw, RB_ADDR(port ? Q_R2 : Q_R1, RB_CTRL),
2500                      RB_RST_SET|RB_DIS_OP_MD);
2501         skge_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), CSR_SET_RESET);
2502
2503         if (hw->chip_id == CHIP_ID_GENESIS) {
2504                 skge_write8(hw, SK_REG(port, TX_MFF_CTRL2), MFF_RST_SET);
2505                 skge_write8(hw, SK_REG(port, RX_MFF_CTRL2), MFF_RST_SET);
2506         } else {
2507                 skge_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
2508                 skge_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
2509         }
2510
2511         skge_led(skge, LED_MODE_OFF);
2512
2513         netif_poll_disable(dev);
2514         skge_tx_clean(dev);
2515         skge_rx_clean(skge);
2516
2517         kfree(skge->rx_ring.start);
2518         kfree(skge->tx_ring.start);
2519         pci_free_consistent(hw->pdev, skge->mem_size, skge->mem, skge->dma);
2520         skge->mem = NULL;
2521         return 0;
2522 }
2523
2524 static inline int skge_avail(const struct skge_ring *ring)
2525 {
2526         return ((ring->to_clean > ring->to_use) ? 0 : ring->count)
2527                 + (ring->to_clean - ring->to_use) - 1;
2528 }
2529
2530 static int skge_xmit_frame(struct sk_buff *skb, struct net_device *dev)
2531 {
2532         struct skge_port *skge = netdev_priv(dev);
2533         struct skge_hw *hw = skge->hw;
2534         struct skge_element *e;
2535         struct skge_tx_desc *td;
2536         int i;
2537         u32 control, len;
2538         u64 map;
2539
2540         if (skb_padto(skb, ETH_ZLEN))
2541                 return NETDEV_TX_OK;
2542
2543         if (unlikely(skge_avail(&skge->tx_ring) < skb_shinfo(skb)->nr_frags + 1))
2544                 return NETDEV_TX_BUSY;
2545
2546         e = skge->tx_ring.to_use;
2547         td = e->desc;
2548         BUG_ON(td->control & BMU_OWN);
2549         e->skb = skb;
2550         len = skb_headlen(skb);
2551         map = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
2552         pci_unmap_addr_set(e, mapaddr, map);
2553         pci_unmap_len_set(e, maplen, len);
2554
2555         td->dma_lo = map;
2556         td->dma_hi = map >> 32;
2557
2558         if (skb->ip_summed == CHECKSUM_PARTIAL) {
2559                 int offset = skb->h.raw - skb->data;
2560
2561                 /* This seems backwards, but it is what the sk98lin
2562                  * does.  Looks like hardware is wrong?
2563                  */
2564                 if (skb->h.ipiph->protocol == IPPROTO_UDP
2565                     && hw->chip_rev == 0 && hw->chip_id == CHIP_ID_YUKON)
2566                         control = BMU_TCP_CHECK;
2567                 else
2568                         control = BMU_UDP_CHECK;
2569
2570                 td->csum_offs = 0;
2571                 td->csum_start = offset;
2572                 td->csum_write = offset + skb->csum_offset;
2573         } else
2574                 control = BMU_CHECK;
2575
2576         if (!skb_shinfo(skb)->nr_frags) /* single buffer i.e. no fragments */
2577                 control |= BMU_EOF| BMU_IRQ_EOF;
2578         else {
2579                 struct skge_tx_desc *tf = td;
2580
2581                 control |= BMU_STFWD;
2582                 for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
2583                         skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
2584
2585                         map = pci_map_page(hw->pdev, frag->page, frag->page_offset,
2586                                            frag->size, PCI_DMA_TODEVICE);
2587
2588                         e = e->next;
2589                         e->skb = skb;
2590                         tf = e->desc;
2591                         BUG_ON(tf->control & BMU_OWN);
2592
2593                         tf->dma_lo = map;
2594                         tf->dma_hi = (u64) map >> 32;
2595                         pci_unmap_addr_set(e, mapaddr, map);
2596                         pci_unmap_len_set(e, maplen, frag->size);
2597
2598                         tf->control = BMU_OWN | BMU_SW | control | frag->size;
2599                 }
2600                 tf->control |= BMU_EOF | BMU_IRQ_EOF;
2601         }
2602         /* Make sure all the descriptors written */
2603         wmb();
2604         td->control = BMU_OWN | BMU_SW | BMU_STF | control | len;
2605         wmb();
2606
2607         skge_write8(hw, Q_ADDR(txqaddr[skge->port], Q_CSR), CSR_START);
2608
2609         if (unlikely(netif_msg_tx_queued(skge)))
2610                 printk(KERN_DEBUG "%s: tx queued, slot %td, len %d\n",
2611                        dev->name, e - skge->tx_ring.start, skb->len);
2612
2613         skge->tx_ring.to_use = e->next;
2614         if (skge_avail(&skge->tx_ring) <= TX_LOW_WATER) {
2615                 pr_debug("%s: transmit queue full\n", dev->name);
2616                 netif_stop_queue(dev);
2617         }
2618
2619         dev->trans_start = jiffies;
2620
2621         return NETDEV_TX_OK;
2622 }
2623
2624
2625 /* Free resources associated with this reing element */
2626 static void skge_tx_free(struct skge_port *skge, struct skge_element *e,
2627                          u32 control)
2628 {
2629         struct pci_dev *pdev = skge->hw->pdev;
2630
2631         BUG_ON(!e->skb);
2632
2633         /* skb header vs. fragment */
2634         if (control & BMU_STF)
2635                 pci_unmap_single(pdev, pci_unmap_addr(e, mapaddr),
2636                                  pci_unmap_len(e, maplen),
2637                                  PCI_DMA_TODEVICE);
2638         else
2639                 pci_unmap_page(pdev, pci_unmap_addr(e, mapaddr),
2640                                pci_unmap_len(e, maplen),
2641                                PCI_DMA_TODEVICE);
2642
2643         if (control & BMU_EOF) {
2644                 if (unlikely(netif_msg_tx_done(skge)))
2645                         printk(KERN_DEBUG PFX "%s: tx done slot %td\n",
2646                                skge->netdev->name, e - skge->tx_ring.start);
2647
2648                 dev_kfree_skb(e->skb);
2649         }
2650         e->skb = NULL;
2651 }
2652
2653 /* Free all buffers in transmit ring */
2654 static void skge_tx_clean(struct net_device *dev)
2655 {
2656         struct skge_port *skge = netdev_priv(dev);
2657         struct skge_element *e;
2658
2659         netif_tx_lock_bh(dev);
2660         for (e = skge->tx_ring.to_clean; e != skge->tx_ring.to_use; e = e->next) {
2661                 struct skge_tx_desc *td = e->desc;
2662                 skge_tx_free(skge, e, td->control);
2663                 td->control = 0;
2664         }
2665
2666         skge->tx_ring.to_clean = e;
2667         netif_wake_queue(dev);
2668         netif_tx_unlock_bh(dev);
2669 }
2670
2671 static void skge_tx_timeout(struct net_device *dev)
2672 {
2673         struct skge_port *skge = netdev_priv(dev);
2674
2675         if (netif_msg_timer(skge))
2676                 printk(KERN_DEBUG PFX "%s: tx timeout\n", dev->name);
2677
2678         skge_write8(skge->hw, Q_ADDR(txqaddr[skge->port], Q_CSR), CSR_STOP);
2679         skge_tx_clean(dev);
2680 }
2681
2682 static int skge_change_mtu(struct net_device *dev, int new_mtu)
2683 {
2684         int err;
2685
2686         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
2687                 return -EINVAL;
2688
2689         if (!netif_running(dev)) {
2690                 dev->mtu = new_mtu;
2691                 return 0;
2692         }
2693
2694         skge_down(dev);
2695
2696         dev->mtu = new_mtu;
2697
2698         err = skge_up(dev);
2699         if (err)
2700                 dev_close(dev);
2701
2702         return err;
2703 }
2704
2705 static void genesis_set_multicast(struct net_device *dev)
2706 {
2707         struct skge_port *skge = netdev_priv(dev);
2708         struct skge_hw *hw = skge->hw;
2709         int port = skge->port;
2710         int i, count = dev->mc_count;
2711         struct dev_mc_list *list = dev->mc_list;
2712         u32 mode;
2713         u8 filter[8];
2714
2715         mode = xm_read32(hw, port, XM_MODE);
2716         mode |= XM_MD_ENA_HASH;
2717         if (dev->flags & IFF_PROMISC)
2718                 mode |= XM_MD_ENA_PROM;
2719         else
2720                 mode &= ~XM_MD_ENA_PROM;
2721
2722         if (dev->flags & IFF_ALLMULTI)
2723                 memset(filter, 0xff, sizeof(filter));
2724         else {
2725                 memset(filter, 0, sizeof(filter));
2726                 for (i = 0; list && i < count; i++, list = list->next) {
2727                         u32 crc, bit;
2728                         crc = ether_crc_le(ETH_ALEN, list->dmi_addr);
2729                         bit = ~crc & 0x3f;
2730                         filter[bit/8] |= 1 << (bit%8);
2731                 }
2732         }
2733
2734         xm_write32(hw, port, XM_MODE, mode);
2735         xm_outhash(hw, port, XM_HSM, filter);
2736 }
2737
2738 static void yukon_set_multicast(struct net_device *dev)
2739 {
2740         struct skge_port *skge = netdev_priv(dev);
2741         struct skge_hw *hw = skge->hw;
2742         int port = skge->port;
2743         struct dev_mc_list *list = dev->mc_list;
2744         u16 reg;
2745         u8 filter[8];
2746
2747         memset(filter, 0, sizeof(filter));
2748
2749         reg = gma_read16(hw, port, GM_RX_CTRL);
2750         reg |= GM_RXCR_UCF_ENA;
2751
2752         if (dev->flags & IFF_PROMISC)           /* promiscuous */
2753                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
2754         else if (dev->flags & IFF_ALLMULTI)     /* all multicast */
2755                 memset(filter, 0xff, sizeof(filter));
2756         else if (dev->mc_count == 0)            /* no multicast */
2757                 reg &= ~GM_RXCR_MCF_ENA;
2758         else {
2759                 int i;
2760                 reg |= GM_RXCR_MCF_ENA;
2761
2762                 for (i = 0; list && i < dev->mc_count; i++, list = list->next) {
2763                         u32 bit = ether_crc(ETH_ALEN, list->dmi_addr) & 0x3f;
2764                         filter[bit/8] |= 1 << (bit%8);
2765                 }
2766         }
2767
2768
2769         gma_write16(hw, port, GM_MC_ADDR_H1,
2770                          (u16)filter[0] | ((u16)filter[1] << 8));
2771         gma_write16(hw, port, GM_MC_ADDR_H2,
2772                          (u16)filter[2] | ((u16)filter[3] << 8));
2773         gma_write16(hw, port, GM_MC_ADDR_H3,
2774                          (u16)filter[4] | ((u16)filter[5] << 8));
2775         gma_write16(hw, port, GM_MC_ADDR_H4,
2776                          (u16)filter[6] | ((u16)filter[7] << 8));
2777
2778         gma_write16(hw, port, GM_RX_CTRL, reg);
2779 }
2780
2781 static inline u16 phy_length(const struct skge_hw *hw, u32 status)
2782 {
2783         if (hw->chip_id == CHIP_ID_GENESIS)
2784                 return status >> XMR_FS_LEN_SHIFT;
2785         else
2786                 return status >> GMR_FS_LEN_SHIFT;
2787 }
2788
2789 static inline int bad_phy_status(const struct skge_hw *hw, u32 status)
2790 {
2791         if (hw->chip_id == CHIP_ID_GENESIS)
2792                 return (status & (XMR_FS_ERR | XMR_FS_2L_VLAN)) != 0;
2793         else
2794                 return (status & GMR_FS_ANY_ERR) ||
2795                         (status & GMR_FS_RX_OK) == 0;
2796 }
2797
2798
2799 /* Get receive buffer from descriptor.
2800  * Handles copy of small buffers and reallocation failures
2801  */
2802 static struct sk_buff *skge_rx_get(struct net_device *dev,
2803                                    struct skge_element *e,
2804                                    u32 control, u32 status, u16 csum)
2805 {
2806         struct skge_port *skge = netdev_priv(dev);
2807         struct sk_buff *skb;
2808         u16 len = control & BMU_BBC;
2809
2810         if (unlikely(netif_msg_rx_status(skge)))
2811                 printk(KERN_DEBUG PFX "%s: rx slot %td status 0x%x len %d\n",
2812                        dev->name, e - skge->rx_ring.start,
2813                        status, len);
2814
2815         if (len > skge->rx_buf_size)
2816                 goto error;
2817
2818         if ((control & (BMU_EOF|BMU_STF)) != (BMU_STF|BMU_EOF))
2819                 goto error;
2820
2821         if (bad_phy_status(skge->hw, status))
2822                 goto error;
2823
2824         if (phy_length(skge->hw, status) != len)
2825                 goto error;
2826
2827         if (len < RX_COPY_THRESHOLD) {
2828                 skb = netdev_alloc_skb(dev, len + 2);
2829                 if (!skb)
2830                         goto resubmit;
2831
2832                 skb_reserve(skb, 2);
2833                 pci_dma_sync_single_for_cpu(skge->hw->pdev,
2834                                             pci_unmap_addr(e, mapaddr),
2835                                             len, PCI_DMA_FROMDEVICE);
2836                 memcpy(skb->data, e->skb->data, len);
2837                 pci_dma_sync_single_for_device(skge->hw->pdev,
2838                                                pci_unmap_addr(e, mapaddr),
2839                                                len, PCI_DMA_FROMDEVICE);
2840                 skge_rx_reuse(e, skge->rx_buf_size);
2841         } else {
2842                 struct sk_buff *nskb;
2843                 nskb = netdev_alloc_skb(dev, skge->rx_buf_size + NET_IP_ALIGN);
2844                 if (!nskb)
2845                         goto resubmit;
2846
2847                 skb_reserve(nskb, NET_IP_ALIGN);
2848                 pci_unmap_single(skge->hw->pdev,
2849                                  pci_unmap_addr(e, mapaddr),
2850                                  pci_unmap_len(e, maplen),
2851                                  PCI_DMA_FROMDEVICE);
2852                 skb = e->skb;
2853                 prefetch(skb->data);
2854                 skge_rx_setup(skge, e, nskb, skge->rx_buf_size);
2855         }
2856
2857         skb_put(skb, len);
2858         if (skge->rx_csum) {
2859                 skb->csum = csum;
2860                 skb->ip_summed = CHECKSUM_COMPLETE;
2861         }
2862
2863         skb->protocol = eth_type_trans(skb, dev);
2864
2865         return skb;
2866 error:
2867
2868         if (netif_msg_rx_err(skge))
2869                 printk(KERN_DEBUG PFX "%s: rx err, slot %td control 0x%x status 0x%x\n",
2870                        dev->name, e - skge->rx_ring.start,
2871                        control, status);
2872
2873         if (skge->hw->chip_id == CHIP_ID_GENESIS) {
2874                 if (status & (XMR_FS_RUNT|XMR_FS_LNG_ERR))
2875                         skge->net_stats.rx_length_errors++;
2876                 if (status & XMR_FS_FRA_ERR)
2877                         skge->net_stats.rx_frame_errors++;
2878                 if (status & XMR_FS_FCS_ERR)
2879                         skge->net_stats.rx_crc_errors++;
2880         } else {
2881                 if (status & (GMR_FS_LONG_ERR|GMR_FS_UN_SIZE))
2882                         skge->net_stats.rx_length_errors++;
2883                 if (status & GMR_FS_FRAGMENT)
2884                         skge->net_stats.rx_frame_errors++;
2885                 if (status & GMR_FS_CRC_ERR)
2886                         skge->net_stats.rx_crc_errors++;
2887         }
2888
2889 resubmit:
2890         skge_rx_reuse(e, skge->rx_buf_size);
2891         return NULL;
2892 }
2893
2894 /* Free all buffers in Tx ring which are no longer owned by device */
2895 static void skge_tx_done(struct net_device *dev)
2896 {
2897         struct skge_port *skge = netdev_priv(dev);
2898         struct skge_ring *ring = &skge->tx_ring;
2899         struct skge_element *e;
2900
2901         skge_write8(skge->hw, Q_ADDR(txqaddr[skge->port], Q_CSR), CSR_IRQ_CL_F);
2902
2903         netif_tx_lock(dev);
2904         for (e = ring->to_clean; e != ring->to_use; e = e->next) {
2905                 struct skge_tx_desc *td = e->desc;
2906
2907                 if (td->control & BMU_OWN)
2908                         break;
2909
2910                 skge_tx_free(skge, e, td->control);
2911         }
2912         skge->tx_ring.to_clean = e;
2913
2914         if (skge_avail(&skge->tx_ring) > TX_LOW_WATER)
2915                 netif_wake_queue(dev);
2916
2917         netif_tx_unlock(dev);
2918 }
2919
2920 static int skge_poll(struct net_device *dev, int *budget)
2921 {
2922         struct skge_port *skge = netdev_priv(dev);
2923         struct skge_hw *hw = skge->hw;
2924         struct skge_ring *ring = &skge->rx_ring;
2925         struct skge_element *e;
2926         unsigned long flags;
2927         int to_do = min(dev->quota, *budget);
2928         int work_done = 0;
2929
2930         skge_tx_done(dev);
2931
2932         skge_write8(hw, Q_ADDR(rxqaddr[skge->port], Q_CSR), CSR_IRQ_CL_F);
2933
2934         for (e = ring->to_clean; prefetch(e->next), work_done < to_do; e = e->next) {
2935                 struct skge_rx_desc *rd = e->desc;
2936                 struct sk_buff *skb;
2937                 u32 control;
2938
2939                 rmb();
2940                 control = rd->control;
2941                 if (control & BMU_OWN)
2942                         break;
2943
2944                 skb = skge_rx_get(dev, e, control, rd->status, rd->csum2);
2945                 if (likely(skb)) {
2946                         dev->last_rx = jiffies;
2947                         netif_receive_skb(skb);
2948
2949                         ++work_done;
2950                 }
2951         }
2952         ring->to_clean = e;
2953
2954         /* restart receiver */
2955         wmb();
2956         skge_write8(hw, Q_ADDR(rxqaddr[skge->port], Q_CSR), CSR_START);
2957
2958         *budget -= work_done;
2959         dev->quota -= work_done;
2960
2961         if (work_done >=  to_do)
2962                 return 1; /* not done */
2963
2964         spin_lock_irqsave(&hw->hw_lock, flags);
2965         __netif_rx_complete(dev);
2966         hw->intr_mask |= irqmask[skge->port];
2967         skge_write32(hw, B0_IMSK, hw->intr_mask);
2968         skge_read32(hw, B0_IMSK);
2969         spin_unlock_irqrestore(&hw->hw_lock, flags);
2970
2971         return 0;
2972 }
2973
2974 /* Parity errors seem to happen when Genesis is connected to a switch
2975  * with no other ports present. Heartbeat error??
2976  */
2977 static void skge_mac_parity(struct skge_hw *hw, int port)
2978 {
2979         struct net_device *dev = hw->dev[port];
2980
2981         if (dev) {
2982                 struct skge_port *skge = netdev_priv(dev);
2983                 ++skge->net_stats.tx_heartbeat_errors;
2984         }
2985
2986         if (hw->chip_id == CHIP_ID_GENESIS)
2987                 skge_write16(hw, SK_REG(port, TX_MFF_CTRL1),
2988                              MFF_CLR_PERR);
2989         else
2990                 /* HW-Bug #8: cleared by GMF_CLI_TX_FC instead of GMF_CLI_TX_PE */
2991                 skge_write8(hw, SK_REG(port, TX_GMF_CTRL_T),
2992                             (hw->chip_id == CHIP_ID_YUKON && hw->chip_rev == 0)
2993                             ? GMF_CLI_TX_FC : GMF_CLI_TX_PE);
2994 }
2995
2996 static void skge_mac_intr(struct skge_hw *hw, int port)
2997 {
2998         if (hw->chip_id == CHIP_ID_GENESIS)
2999                 genesis_mac_intr(hw, port);
3000         else
3001                 yukon_mac_intr(hw, port);
3002 }
3003
3004 /* Handle device specific framing and timeout interrupts */
3005 static void skge_error_irq(struct skge_hw *hw)
3006 {
3007         struct pci_dev *pdev = hw->pdev;
3008         u32 hwstatus = skge_read32(hw, B0_HWE_ISRC);
3009
3010         if (hw->chip_id == CHIP_ID_GENESIS) {
3011                 /* clear xmac errors */
3012                 if (hwstatus & (IS_NO_STAT_M1|IS_NO_TIST_M1))
3013                         skge_write16(hw, RX_MFF_CTRL1, MFF_CLR_INSTAT);
3014                 if (hwstatus & (IS_NO_STAT_M2|IS_NO_TIST_M2))
3015                         skge_write16(hw, RX_MFF_CTRL2, MFF_CLR_INSTAT);
3016         } else {
3017                 /* Timestamp (unused) overflow */
3018                 if (hwstatus & IS_IRQ_TIST_OV)
3019                         skge_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
3020         }
3021
3022         if (hwstatus & IS_RAM_RD_PAR) {
3023                 dev_err(&pdev->dev, "Ram read data parity error\n");
3024                 skge_write16(hw, B3_RI_CTRL, RI_CLR_RD_PERR);
3025         }
3026
3027         if (hwstatus & IS_RAM_WR_PAR) {
3028                 dev_err(&pdev->dev, "Ram write data parity error\n");
3029                 skge_write16(hw, B3_RI_CTRL, RI_CLR_WR_PERR);
3030         }
3031
3032         if (hwstatus & IS_M1_PAR_ERR)
3033                 skge_mac_parity(hw, 0);
3034
3035         if (hwstatus & IS_M2_PAR_ERR)
3036                 skge_mac_parity(hw, 1);
3037
3038         if (hwstatus & IS_R1_PAR_ERR) {
3039                 dev_err(&pdev->dev, "%s: receive queue parity error\n",
3040                         hw->dev[0]->name);
3041                 skge_write32(hw, B0_R1_CSR, CSR_IRQ_CL_P);
3042         }
3043
3044         if (hwstatus & IS_R2_PAR_ERR) {
3045                 dev_err(&pdev->dev, "%s: receive queue parity error\n",
3046                         hw->dev[1]->name);
3047                 skge_write32(hw, B0_R2_CSR, CSR_IRQ_CL_P);
3048         }
3049
3050         if (hwstatus & (IS_IRQ_MST_ERR|IS_IRQ_STAT)) {
3051                 u16 pci_status, pci_cmd;
3052
3053                 pci_read_config_word(pdev, PCI_COMMAND, &pci_cmd);
3054                 pci_read_config_word(pdev, PCI_STATUS, &pci_status);
3055
3056                 dev_err(&pdev->dev, "PCI error cmd=%#x status=%#x\n",
3057                         pci_cmd, pci_status);
3058
3059                 /* Write the error bits back to clear them. */
3060                 pci_status &= PCI_STATUS_ERROR_BITS;
3061                 skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3062                 pci_write_config_word(pdev, PCI_COMMAND,
3063                                       pci_cmd | PCI_COMMAND_SERR | PCI_COMMAND_PARITY);
3064                 pci_write_config_word(pdev, PCI_STATUS, pci_status);
3065                 skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3066
3067                 /* if error still set then just ignore it */
3068                 hwstatus = skge_read32(hw, B0_HWE_ISRC);
3069                 if (hwstatus & IS_IRQ_STAT) {
3070                         dev_warn(&hw->pdev->dev, "unable to clear error (so ignoring them)\n");
3071                         hw->intr_mask &= ~IS_HW_ERR;
3072                 }
3073         }
3074 }
3075
3076 /*
3077  * Interrupt from PHY are handled in work queue
3078  * because accessing phy registers requires spin wait which might
3079  * cause excess interrupt latency.
3080  */
3081 static void skge_extirq(struct work_struct *work)
3082 {
3083         struct skge_hw *hw = container_of(work, struct skge_hw, phy_work);
3084         int port;
3085
3086         mutex_lock(&hw->phy_mutex);
3087         for (port = 0; port < hw->ports; port++) {
3088                 struct net_device *dev = hw->dev[port];
3089                 struct skge_port *skge = netdev_priv(dev);
3090
3091                 if (netif_running(dev)) {
3092                         if (hw->chip_id != CHIP_ID_GENESIS)
3093                                 yukon_phy_intr(skge);
3094                         else if (hw->phy_type == SK_PHY_BCOM)
3095                                 bcom_phy_intr(skge);
3096                 }
3097         }
3098         mutex_unlock(&hw->phy_mutex);
3099
3100         spin_lock_irq(&hw->hw_lock);
3101         hw->intr_mask |= IS_EXT_REG;
3102         skge_write32(hw, B0_IMSK, hw->intr_mask);
3103         skge_read32(hw, B0_IMSK);
3104         spin_unlock_irq(&hw->hw_lock);
3105 }
3106
3107 static irqreturn_t skge_intr(int irq, void *dev_id)
3108 {
3109         struct skge_hw *hw = dev_id;
3110         u32 status;
3111         int handled = 0;
3112
3113         spin_lock(&hw->hw_lock);
3114         /* Reading this register masks IRQ */
3115         status = skge_read32(hw, B0_SP_ISRC);
3116         if (status == 0 || status == ~0)
3117                 goto out;
3118
3119         handled = 1;
3120         status &= hw->intr_mask;
3121         if (status & IS_EXT_REG) {
3122                 hw->intr_mask &= ~IS_EXT_REG;
3123                 schedule_work(&hw->phy_work);
3124         }
3125
3126         if (status & (IS_XA1_F|IS_R1_F)) {
3127                 hw->intr_mask &= ~(IS_XA1_F|IS_R1_F);
3128                 netif_rx_schedule(hw->dev[0]);
3129         }
3130
3131         if (status & IS_PA_TO_TX1)
3132                 skge_write16(hw, B3_PA_CTRL, PA_CLR_TO_TX1);
3133
3134         if (status & IS_PA_TO_RX1) {
3135                 struct skge_port *skge = netdev_priv(hw->dev[0]);
3136
3137                 ++skge->net_stats.rx_over_errors;
3138                 skge_write16(hw, B3_PA_CTRL, PA_CLR_TO_RX1);
3139         }
3140
3141
3142         if (status & IS_MAC1)
3143                 skge_mac_intr(hw, 0);
3144
3145         if (hw->dev[1]) {
3146                 if (status & (IS_XA2_F|IS_R2_F)) {
3147                         hw->intr_mask &= ~(IS_XA2_F|IS_R2_F);
3148                         netif_rx_schedule(hw->dev[1]);
3149                 }
3150
3151                 if (status & IS_PA_TO_RX2) {
3152                         struct skge_port *skge = netdev_priv(hw->dev[1]);
3153                         ++skge->net_stats.rx_over_errors;
3154                         skge_write16(hw, B3_PA_CTRL, PA_CLR_TO_RX2);
3155                 }
3156
3157                 if (status & IS_PA_TO_TX2)
3158                         skge_write16(hw, B3_PA_CTRL, PA_CLR_TO_TX2);
3159
3160                 if (status & IS_MAC2)
3161                         skge_mac_intr(hw, 1);
3162         }
3163
3164         if (status & IS_HW_ERR)
3165                 skge_error_irq(hw);
3166
3167         skge_write32(hw, B0_IMSK, hw->intr_mask);
3168         skge_read32(hw, B0_IMSK);
3169 out:
3170         spin_unlock(&hw->hw_lock);
3171
3172         return IRQ_RETVAL(handled);
3173 }
3174
3175 #ifdef CONFIG_NET_POLL_CONTROLLER
3176 static void skge_netpoll(struct net_device *dev)
3177 {
3178         struct skge_port *skge = netdev_priv(dev);
3179
3180         disable_irq(dev->irq);
3181         skge_intr(dev->irq, skge->hw);
3182         enable_irq(dev->irq);
3183 }
3184 #endif
3185
3186 static int skge_set_mac_address(struct net_device *dev, void *p)
3187 {
3188         struct skge_port *skge = netdev_priv(dev);
3189         struct skge_hw *hw = skge->hw;
3190         unsigned port = skge->port;
3191         const struct sockaddr *addr = p;
3192
3193         if (!is_valid_ether_addr(addr->sa_data))
3194                 return -EADDRNOTAVAIL;
3195
3196         mutex_lock(&hw->phy_mutex);
3197         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
3198         memcpy_toio(hw->regs + B2_MAC_1 + port*8,
3199                     dev->dev_addr, ETH_ALEN);
3200         memcpy_toio(hw->regs + B2_MAC_2 + port*8,
3201                     dev->dev_addr, ETH_ALEN);
3202
3203         if (hw->chip_id == CHIP_ID_GENESIS)
3204                 xm_outaddr(hw, port, XM_SA, dev->dev_addr);
3205         else {
3206                 gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
3207                 gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
3208         }
3209         mutex_unlock(&hw->phy_mutex);
3210
3211         return 0;
3212 }
3213
3214 static const struct {
3215         u8 id;
3216         const char *name;
3217 } skge_chips[] = {
3218         { CHIP_ID_GENESIS,      "Genesis" },
3219         { CHIP_ID_YUKON,         "Yukon" },
3220         { CHIP_ID_YUKON_LITE,    "Yukon-Lite"},
3221         { CHIP_ID_YUKON_LP,      "Yukon-LP"},
3222 };
3223
3224 static const char *skge_board_name(const struct skge_hw *hw)
3225 {
3226         int i;
3227         static char buf[16];
3228
3229         for (i = 0; i < ARRAY_SIZE(skge_chips); i++)
3230                 if (skge_chips[i].id == hw->chip_id)
3231                         return skge_chips[i].name;
3232
3233         snprintf(buf, sizeof buf, "chipid 0x%x", hw->chip_id);
3234         return buf;
3235 }
3236
3237
3238 /*
3239  * Setup the board data structure, but don't bring up
3240  * the port(s)
3241  */
3242 static int skge_reset(struct skge_hw *hw)
3243 {
3244         u32 reg;
3245         u16 ctst, pci_status;
3246         u8 t8, mac_cfg, pmd_type;
3247         int i;
3248
3249         ctst = skge_read16(hw, B0_CTST);
3250
3251         /* do a SW reset */
3252         skge_write8(hw, B0_CTST, CS_RST_SET);
3253         skge_write8(hw, B0_CTST, CS_RST_CLR);
3254
3255         /* clear PCI errors, if any */
3256         skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3257         skge_write8(hw, B2_TST_CTRL2, 0);
3258
3259         pci_read_config_word(hw->pdev, PCI_STATUS, &pci_status);
3260         pci_write_config_word(hw->pdev, PCI_STATUS,
3261                               pci_status | PCI_STATUS_ERROR_BITS);
3262         skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3263         skge_write8(hw, B0_CTST, CS_MRST_CLR);
3264
3265         /* restore CLK_RUN bits (for Yukon-Lite) */
3266         skge_write16(hw, B0_CTST,
3267                      ctst & (CS_CLK_RUN_HOT|CS_CLK_RUN_RST|CS_CLK_RUN_ENA));
3268
3269         hw->chip_id = skge_read8(hw, B2_CHIP_ID);
3270         hw->phy_type = skge_read8(hw, B2_E_1) & 0xf;
3271         pmd_type = skge_read8(hw, B2_PMD_TYP);
3272         hw->copper = (pmd_type == 'T' || pmd_type == '1');
3273
3274         switch (hw->chip_id) {
3275         case CHIP_ID_GENESIS:
3276                 switch (hw->phy_type) {
3277                 case SK_PHY_XMAC:
3278                         hw->phy_addr = PHY_ADDR_XMAC;
3279                         break;
3280                 case SK_PHY_BCOM:
3281                         hw->phy_addr = PHY_ADDR_BCOM;
3282                         break;
3283                 default:
3284                         dev_err(&hw->pdev->dev, "unsupported phy type 0x%x\n",
3285                                hw->phy_type);
3286                         return -EOPNOTSUPP;
3287                 }
3288                 break;
3289
3290         case CHIP_ID_YUKON:
3291         case CHIP_ID_YUKON_LITE:
3292         case CHIP_ID_YUKON_LP:
3293                 if (hw->phy_type < SK_PHY_MARV_COPPER && pmd_type != 'S')
3294                         hw->copper = 1;
3295
3296                 hw->phy_addr = PHY_ADDR_MARV;
3297                 break;
3298
3299         default:
3300                 dev_err(&hw->pdev->dev, "unsupported chip type 0x%x\n",
3301                        hw->chip_id);
3302                 return -EOPNOTSUPP;
3303         }
3304
3305         mac_cfg = skge_read8(hw, B2_MAC_CFG);
3306         hw->ports = (mac_cfg & CFG_SNG_MAC) ? 1 : 2;
3307         hw->chip_rev = (mac_cfg & CFG_CHIP_R_MSK) >> 4;
3308
3309         /* read the adapters RAM size */
3310         t8 = skge_read8(hw, B2_E_0);
3311         if (hw->chip_id == CHIP_ID_GENESIS) {
3312                 if (t8 == 3) {
3313                         /* special case: 4 x 64k x 36, offset = 0x80000 */
3314                         hw->ram_size = 0x100000;
3315                         hw->ram_offset = 0x80000;
3316                 } else
3317                         hw->ram_size = t8 * 512;
3318         }
3319         else if (t8 == 0)
3320                 hw->ram_size = 0x20000;
3321         else
3322                 hw->ram_size = t8 * 4096;
3323
3324         hw->intr_mask = IS_HW_ERR | IS_PORT_1;
3325         if (hw->ports > 1)
3326                 hw->intr_mask |= IS_PORT_2;
3327
3328         if (!(hw->chip_id == CHIP_ID_GENESIS && hw->phy_type == SK_PHY_XMAC))
3329                 hw->intr_mask |= IS_EXT_REG;
3330
3331         if (hw->chip_id == CHIP_ID_GENESIS)
3332                 genesis_init(hw);
3333         else {
3334                 /* switch power to VCC (WA for VAUX problem) */
3335                 skge_write8(hw, B0_POWER_CTRL,
3336                             PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
3337
3338                 /* avoid boards with stuck Hardware error bits */
3339                 if ((skge_read32(hw, B0_ISRC) & IS_HW_ERR) &&
3340                     (skge_read32(hw, B0_HWE_ISRC) & IS_IRQ_SENSOR)) {
3341                         dev_warn(&hw->pdev->dev, "stuck hardware sensor bit\n");
3342                         hw->intr_mask &= ~IS_HW_ERR;
3343                 }
3344
3345                 /* Clear PHY COMA */
3346                 skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3347                 pci_read_config_dword(hw->pdev, PCI_DEV_REG1, &reg);
3348                 reg &= ~PCI_PHY_COMA;
3349                 pci_write_config_dword(hw->pdev, PCI_DEV_REG1, reg);
3350                 skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3351
3352
3353                 for (i = 0; i < hw->ports; i++) {
3354                         skge_write16(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
3355                         skge_write16(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
3356                 }
3357         }
3358
3359         /* turn off hardware timer (unused) */
3360         skge_write8(hw, B2_TI_CTRL, TIM_STOP);
3361         skge_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
3362         skge_write8(hw, B0_LED, LED_STAT_ON);
3363
3364         /* enable the Tx Arbiters */
3365         for (i = 0; i < hw->ports; i++)
3366                 skge_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
3367
3368         /* Initialize ram interface */
3369         skge_write16(hw, B3_RI_CTRL, RI_RST_CLR);
3370
3371         skge_write8(hw, B3_RI_WTO_R1, SK_RI_TO_53);
3372         skge_write8(hw, B3_RI_WTO_XA1, SK_RI_TO_53);
3373         skge_write8(hw, B3_RI_WTO_XS1, SK_RI_TO_53);
3374         skge_write8(hw, B3_RI_RTO_R1, SK_RI_TO_53);
3375         skge_write8(hw, B3_RI_RTO_XA1, SK_RI_TO_53);
3376         skge_write8(hw, B3_RI_RTO_XS1, SK_RI_TO_53);
3377         skge_write8(hw, B3_RI_WTO_R2, SK_RI_TO_53);
3378         skge_write8(hw, B3_RI_WTO_XA2, SK_RI_TO_53);
3379         skge_write8(hw, B3_RI_WTO_XS2, SK_RI_TO_53);
3380         skge_write8(hw, B3_RI_RTO_R2, SK_RI_TO_53);
3381         skge_write8(hw, B3_RI_RTO_XA2, SK_RI_TO_53);
3382         skge_write8(hw, B3_RI_RTO_XS2, SK_RI_TO_53);
3383
3384         skge_write32(hw, B0_HWE_IMSK, IS_ERR_MSK);
3385
3386         /* Set interrupt moderation for Transmit only
3387          * Receive interrupts avoided by NAPI
3388          */
3389         skge_write32(hw, B2_IRQM_MSK, IS_XA1_F|IS_XA2_F);
3390         skge_write32(hw, B2_IRQM_INI, skge_usecs2clk(hw, 100));
3391         skge_write32(hw, B2_IRQM_CTRL, TIM_START);
3392
3393         skge_write32(hw, B0_IMSK, hw->intr_mask);
3394
3395         mutex_lock(&hw->phy_mutex);
3396         for (i = 0; i < hw->ports; i++) {
3397                 if (hw->chip_id == CHIP_ID_GENESIS)
3398                         genesis_reset(hw, i);
3399                 else
3400                         yukon_reset(hw, i);
3401         }
3402         mutex_unlock(&hw->phy_mutex);
3403
3404         return 0;
3405 }
3406
3407 /* Initialize network device */
3408 static struct net_device *skge_devinit(struct skge_hw *hw, int port,
3409                                        int highmem)
3410 {
3411         struct skge_port *skge;
3412         struct net_device *dev = alloc_etherdev(sizeof(*skge));
3413
3414         if (!dev) {
3415                 dev_err(&hw->pdev->dev, "etherdev alloc failed\n");
3416                 return NULL;
3417         }
3418
3419         SET_MODULE_OWNER(dev);
3420         SET_NETDEV_DEV(dev, &hw->pdev->dev);
3421         dev->open = skge_up;
3422         dev->stop = skge_down;
3423         dev->do_ioctl = skge_ioctl;
3424         dev->hard_start_xmit = skge_xmit_frame;
3425         dev->get_stats = skge_get_stats;
3426         if (hw->chip_id == CHIP_ID_GENESIS)
3427                 dev->set_multicast_list = genesis_set_multicast;
3428         else
3429                 dev->set_multicast_list = yukon_set_multicast;
3430
3431         dev->set_mac_address = skge_set_mac_address;
3432         dev->change_mtu = skge_change_mtu;
3433         SET_ETHTOOL_OPS(dev, &skge_ethtool_ops);
3434         dev->tx_timeout = skge_tx_timeout;
3435         dev->watchdog_timeo = TX_WATCHDOG;
3436         dev->poll = skge_poll;
3437         dev->weight = NAPI_WEIGHT;
3438 #ifdef CONFIG_NET_POLL_CONTROLLER
3439         dev->poll_controller = skge_netpoll;
3440 #endif
3441         dev->irq = hw->pdev->irq;
3442
3443         if (highmem)
3444                 dev->features |= NETIF_F_HIGHDMA;
3445
3446         skge = netdev_priv(dev);
3447         skge->netdev = dev;
3448         skge->hw = hw;
3449         skge->msg_enable = netif_msg_init(debug, default_msg);
3450         skge->tx_ring.count = DEFAULT_TX_RING_SIZE;
3451         skge->rx_ring.count = DEFAULT_RX_RING_SIZE;
3452
3453         /* Auto speed and flow control */
3454         skge->autoneg = AUTONEG_ENABLE;
3455         skge->flow_control = FLOW_MODE_SYM_OR_REM;
3456         skge->duplex = -1;
3457         skge->speed = -1;
3458         skge->advertising = skge_supported_modes(hw);
3459
3460         hw->dev[port] = dev;
3461
3462         skge->port = port;
3463
3464         /* Only used for Genesis XMAC */
3465         INIT_DELAYED_WORK(&skge->link_thread, xm_link_timer);
3466
3467         if (hw->chip_id != CHIP_ID_GENESIS) {
3468                 dev->features |= NETIF_F_IP_CSUM | NETIF_F_SG;
3469                 skge->rx_csum = 1;
3470         }
3471
3472         /* read the mac address */
3473         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port*8, ETH_ALEN);
3474         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
3475
3476         /* device is off until link detection */
3477         netif_carrier_off(dev);
3478         netif_stop_queue(dev);
3479
3480         return dev;
3481 }
3482
3483 static void __devinit skge_show_addr(struct net_device *dev)
3484 {
3485         const struct skge_port *skge = netdev_priv(dev);
3486
3487         if (netif_msg_probe(skge))
3488                 printk(KERN_INFO PFX "%s: addr %02x:%02x:%02x:%02x:%02x:%02x\n",
3489                        dev->name,
3490                        dev->dev_addr[0], dev->dev_addr[1], dev->dev_addr[2],
3491                        dev->dev_addr[3], dev->dev_addr[4], dev->dev_addr[5]);
3492 }
3493
3494 static int __devinit skge_probe(struct pci_dev *pdev,
3495                                 const struct pci_device_id *ent)
3496 {
3497         struct net_device *dev, *dev1;
3498         struct skge_hw *hw;
3499         int err, using_dac = 0;
3500
3501         err = pci_enable_device(pdev);
3502         if (err) {
3503                 dev_err(&pdev->dev, "cannot enable PCI device\n");
3504                 goto err_out;
3505         }
3506
3507         err = pci_request_regions(pdev, DRV_NAME);
3508         if (err) {
3509                 dev_err(&pdev->dev, "cannot obtain PCI resources\n");
3510                 goto err_out_disable_pdev;
3511         }
3512
3513         pci_set_master(pdev);
3514
3515         if (!pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
3516                 using_dac = 1;
3517                 err = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
3518         } else if (!(err = pci_set_dma_mask(pdev, DMA_32BIT_MASK))) {
3519                 using_dac = 0;
3520                 err = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
3521         }
3522
3523         if (err) {
3524                 dev_err(&pdev->dev, "no usable DMA configuration\n");
3525                 goto err_out_free_regions;
3526         }
3527
3528 #ifdef __BIG_ENDIAN
3529         /* byte swap descriptors in hardware */
3530         {
3531                 u32 reg;
3532
3533                 pci_read_config_dword(pdev, PCI_DEV_REG2, &reg);
3534                 reg |= PCI_REV_DESC;
3535                 pci_write_config_dword(pdev, PCI_DEV_REG2, reg);
3536         }
3537 #endif
3538
3539         err = -ENOMEM;
3540         hw = kzalloc(sizeof(*hw), GFP_KERNEL);
3541         if (!hw) {
3542                 dev_err(&pdev->dev, "cannot allocate hardware struct\n");
3543                 goto err_out_free_regions;
3544         }
3545
3546         hw->pdev = pdev;
3547         mutex_init(&hw->phy_mutex);
3548         INIT_WORK(&hw->phy_work, skge_extirq);
3549         spin_lock_init(&hw->hw_lock);
3550
3551         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
3552         if (!hw->regs) {
3553                 dev_err(&pdev->dev, "cannot map device registers\n");
3554                 goto err_out_free_hw;
3555         }
3556
3557         err = skge_reset(hw);
3558         if (err)
3559                 goto err_out_iounmap;
3560
3561         printk(KERN_INFO PFX DRV_VERSION " addr 0x%llx irq %d chip %s rev %d\n",
3562                (unsigned long long)pci_resource_start(pdev, 0), pdev->irq,
3563                skge_board_name(hw), hw->chip_rev);
3564
3565         dev = skge_devinit(hw, 0, using_dac);
3566         if (!dev)
3567                 goto err_out_led_off;
3568
3569         /* Some motherboards are broken and has zero in ROM. */
3570         if (!is_valid_ether_addr(dev->dev_addr))
3571                 dev_warn(&pdev->dev, "bad (zero?) ethernet address in rom\n");
3572
3573         err = register_netdev(dev);
3574         if (err) {
3575                 dev_err(&pdev->dev, "cannot register net device\n");
3576                 goto err_out_free_netdev;
3577         }
3578
3579         err = request_irq(pdev->irq, skge_intr, IRQF_SHARED, dev->name, hw);
3580         if (err) {
3581                 dev_err(&pdev->dev, "%s: cannot assign irq %d\n",
3582                        dev->name, pdev->irq);
3583                 goto err_out_unregister;
3584         }
3585         skge_show_addr(dev);
3586
3587         if (hw->ports > 1 && (dev1 = skge_devinit(hw, 1, using_dac))) {
3588                 if (register_netdev(dev1) == 0)
3589                         skge_show_addr(dev1);
3590                 else {
3591                         /* Failure to register second port need not be fatal */
3592                         dev_warn(&pdev->dev, "register of second port failed\n");
3593                         hw->dev[1] = NULL;
3594                         free_netdev(dev1);
3595                 }
3596         }
3597         pci_set_drvdata(pdev, hw);
3598
3599         return 0;
3600
3601 err_out_unregister:
3602         unregister_netdev(dev);
3603 err_out_free_netdev:
3604         free_netdev(dev);
3605 err_out_led_off:
3606         skge_write16(hw, B0_LED, LED_STAT_OFF);
3607 err_out_iounmap:
3608         iounmap(hw->regs);
3609 err_out_free_hw:
3610         kfree(hw);
3611 err_out_free_regions:
3612         pci_release_regions(pdev);
3613 err_out_disable_pdev:
3614         pci_disable_device(pdev);
3615         pci_set_drvdata(pdev, NULL);
3616 err_out:
3617         return err;
3618 }
3619
3620 static void __devexit skge_remove(struct pci_dev *pdev)
3621 {
3622         struct skge_hw *hw  = pci_get_drvdata(pdev);
3623         struct net_device *dev0, *dev1;
3624
3625         if (!hw)
3626                 return;
3627
3628         if ((dev1 = hw->dev[1]))
3629                 unregister_netdev(dev1);
3630         dev0 = hw->dev[0];
3631         unregister_netdev(dev0);
3632
3633         spin_lock_irq(&hw->hw_lock);
3634         hw->intr_mask = 0;
3635         skge_write32(hw, B0_IMSK, 0);
3636         skge_read32(hw, B0_IMSK);
3637         spin_unlock_irq(&hw->hw_lock);
3638
3639         skge_write16(hw, B0_LED, LED_STAT_OFF);
3640         skge_write8(hw, B0_CTST, CS_RST_SET);
3641
3642         flush_scheduled_work();
3643
3644         free_irq(pdev->irq, hw);
3645         pci_release_regions(pdev);
3646         pci_disable_device(pdev);
3647         if (dev1)
3648                 free_netdev(dev1);
3649         free_netdev(dev0);
3650
3651         iounmap(hw->regs);
3652         kfree(hw);
3653         pci_set_drvdata(pdev, NULL);
3654 }
3655
3656 #ifdef CONFIG_PM
3657 static int skge_suspend(struct pci_dev *pdev, pm_message_t state)
3658 {
3659         struct skge_hw *hw  = pci_get_drvdata(pdev);
3660         int i, wol = 0;
3661
3662         pci_save_state(pdev);
3663         for (i = 0; i < hw->ports; i++) {
3664                 struct net_device *dev = hw->dev[i];
3665
3666                 if (netif_running(dev)) {
3667                         struct skge_port *skge = netdev_priv(dev);
3668
3669                         netif_carrier_off(dev);
3670                         if (skge->wol)
3671                                 netif_stop_queue(dev);
3672                         else
3673                                 skge_down(dev);
3674                         wol |= skge->wol;
3675                 }
3676                 netif_device_detach(dev);
3677         }
3678
3679         skge_write32(hw, B0_IMSK, 0);
3680         pci_enable_wake(pdev, pci_choose_state(pdev, state), wol);
3681         pci_set_power_state(pdev, pci_choose_state(pdev, state));
3682
3683         return 0;
3684 }
3685
3686 static int skge_resume(struct pci_dev *pdev)
3687 {
3688         struct skge_hw *hw  = pci_get_drvdata(pdev);
3689         int i, err;
3690
3691         pci_set_power_state(pdev, PCI_D0);
3692         pci_restore_state(pdev);
3693         pci_enable_wake(pdev, PCI_D0, 0);
3694
3695         err = skge_reset(hw);
3696         if (err)
3697                 goto out;
3698
3699         for (i = 0; i < hw->ports; i++) {
3700                 struct net_device *dev = hw->dev[i];
3701
3702                 netif_device_attach(dev);
3703                 if (netif_running(dev)) {
3704                         err = skge_up(dev);
3705
3706                         if (err) {
3707                                 printk(KERN_ERR PFX "%s: could not up: %d\n",
3708                                        dev->name, err);
3709                                 dev_close(dev);
3710                                 goto out;
3711                         }
3712                 }
3713         }
3714 out:
3715         return err;
3716 }
3717 #endif
3718
3719 static struct pci_driver skge_driver = {
3720         .name =         DRV_NAME,
3721         .id_table =     skge_id_table,
3722         .probe =        skge_probe,
3723         .remove =       __devexit_p(skge_remove),
3724 #ifdef CONFIG_PM
3725         .suspend =      skge_suspend,
3726         .resume =       skge_resume,
3727 #endif
3728 };
3729
3730 static int __init skge_init_module(void)
3731 {
3732         return pci_register_driver(&skge_driver);
3733 }
3734
3735 static void __exit skge_cleanup_module(void)
3736 {
3737         pci_unregister_driver(&skge_driver);
3738 }
3739
3740 module_init(skge_init_module);
3741 module_exit(skge_cleanup_module);