[PATCH] S2io: Support for Xframe II NIC
[linux-2.6.git] / drivers / net / s2io.h
1 /************************************************************************
2  * s2io.h: A Linux PCI-X Ethernet driver for S2IO 10GbE Server NIC
3  * Copyright(c) 2002-2005 Neterion Inc.
4
5  * This software may be used and distributed according to the terms of
6  * the GNU General Public License (GPL), incorporated herein by reference.
7  * Drivers based on or derived from this code fall under the GPL and must
8  * retain the authorship, copyright and license notice.  This file is not
9  * a complete program and may only be used when the entire operating
10  * system is licensed under the GPL.
11  * See the file COPYING in this distribution for more information.
12  ************************************************************************/
13 #ifndef _S2IO_H
14 #define _S2IO_H
15
16 /* Enable 2 buffer mode by default for SGI system */
17 #ifdef CONFIG_IA64_SGI_SN2
18 #define CONFIG_2BUFF_MODE
19 #endif
20
21 #define TBD 0
22 #define BIT(loc)                (0x8000000000000000ULL >> (loc))
23 #define vBIT(val, loc, sz)      (((u64)val) << (64-loc-sz))
24 #define INV(d)  ((d&0xff)<<24) | (((d>>8)&0xff)<<16) | (((d>>16)&0xff)<<8)| ((d>>24)&0xff)
25
26 #ifndef BOOL
27 #define BOOL    int
28 #endif
29
30 #ifndef TRUE
31 #define TRUE    1
32 #define FALSE   0
33 #endif
34
35 #undef SUCCESS
36 #define SUCCESS 0
37 #define FAILURE -1
38
39 /* Maximum time to flicker LED when asked to identify NIC using ethtool */
40 #define MAX_FLICKER_TIME        60000 /* 60 Secs */
41
42 /* Maximum outstanding splits to be configured into xena. */
43 typedef enum xena_max_outstanding_splits {
44         XENA_ONE_SPLIT_TRANSACTION = 0,
45         XENA_TWO_SPLIT_TRANSACTION = 1,
46         XENA_THREE_SPLIT_TRANSACTION = 2,
47         XENA_FOUR_SPLIT_TRANSACTION = 3,
48         XENA_EIGHT_SPLIT_TRANSACTION = 4,
49         XENA_TWELVE_SPLIT_TRANSACTION = 5,
50         XENA_SIXTEEN_SPLIT_TRANSACTION = 6,
51         XENA_THIRTYTWO_SPLIT_TRANSACTION = 7
52 } xena_max_outstanding_splits;
53 #define XENA_MAX_OUTSTANDING_SPLITS(n) (n << 4)
54
55 /*  OS concerned variables and constants */
56 #define WATCH_DOG_TIMEOUT               15*HZ
57 #define EFILL                           0x1234
58 #define ALIGN_SIZE                      127
59 #define PCIX_COMMAND_REGISTER           0x62
60
61 /*
62  * Debug related variables.
63  */
64 /* different debug levels. */
65 #define ERR_DBG         0
66 #define INIT_DBG        1
67 #define INFO_DBG        2
68 #define TX_DBG          3
69 #define INTR_DBG        4
70
71 /* Global variable that defines the present debug level of the driver. */
72 int debug_level = ERR_DBG;      /* Default level. */
73
74 /* DEBUG message print. */
75 #define DBG_PRINT(dbg_level, args...)  if(!(debug_level<dbg_level)) printk(args)
76
77 /* Protocol assist features of the NIC */
78 #define L3_CKSUM_OK 0xFFFF
79 #define L4_CKSUM_OK 0xFFFF
80 #define S2IO_JUMBO_SIZE 9600
81
82 /* Driver statistics maintained by driver */
83 typedef struct {
84         unsigned long long single_ecc_errs;
85         unsigned long long double_ecc_errs;
86 } swStat_t;
87
88 /* The statistics block of Xena */
89 typedef struct stat_block {
90 /* Tx MAC statistics counters. */
91         u32 tmac_data_octets;
92         u32 tmac_frms;
93         u64 tmac_drop_frms;
94         u32 tmac_bcst_frms;
95         u32 tmac_mcst_frms;
96         u64 tmac_pause_ctrl_frms;
97         u32 tmac_ucst_frms;
98         u32 tmac_ttl_octets;
99         u32 tmac_any_err_frms;
100         u32 tmac_nucst_frms;
101         u64 tmac_ttl_less_fb_octets;
102         u64 tmac_vld_ip_octets;
103         u32 tmac_drop_ip;
104         u32 tmac_vld_ip;
105         u32 tmac_rst_tcp;
106         u32 tmac_icmp;
107         u64 tmac_tcp;
108         u32 reserved_0;
109         u32 tmac_udp;
110
111 /* Rx MAC Statistics counters. */
112         u32 rmac_data_octets;
113         u32 rmac_vld_frms;
114         u64 rmac_fcs_err_frms;
115         u64 rmac_drop_frms;
116         u32 rmac_vld_bcst_frms;
117         u32 rmac_vld_mcst_frms;
118         u32 rmac_out_rng_len_err_frms;
119         u32 rmac_in_rng_len_err_frms;
120         u64 rmac_long_frms;
121         u64 rmac_pause_ctrl_frms;
122         u64 rmac_unsup_ctrl_frms;
123         u32 rmac_accepted_ucst_frms;
124         u32 rmac_ttl_octets;
125         u32 rmac_discarded_frms;
126         u32 rmac_accepted_nucst_frms;
127         u32 reserved_1;
128         u32 rmac_drop_events;
129         u64 rmac_ttl_less_fb_octets;
130         u64 rmac_ttl_frms;
131         u64 reserved_2;
132         u32 rmac_usized_frms;
133         u32 reserved_3;
134         u32 rmac_frag_frms;
135         u32 rmac_osized_frms;
136         u32 reserved_4;
137         u32 rmac_jabber_frms;
138         u64 rmac_ttl_64_frms;
139         u64 rmac_ttl_65_127_frms;
140         u64 reserved_5;
141         u64 rmac_ttl_128_255_frms;
142         u64 rmac_ttl_256_511_frms;
143         u64 reserved_6;
144         u64 rmac_ttl_512_1023_frms;
145         u64 rmac_ttl_1024_1518_frms;
146         u32 rmac_ip;
147         u32 reserved_7;
148         u64 rmac_ip_octets;
149         u32 rmac_drop_ip;
150         u32 rmac_hdr_err_ip;
151         u32 reserved_8;
152         u32 rmac_icmp;
153         u64 rmac_tcp;
154         u32 rmac_err_drp_udp;
155         u32 rmac_udp;
156         u64 rmac_xgmii_err_sym;
157         u64 rmac_frms_q0;
158         u64 rmac_frms_q1;
159         u64 rmac_frms_q2;
160         u64 rmac_frms_q3;
161         u64 rmac_frms_q4;
162         u64 rmac_frms_q5;
163         u64 rmac_frms_q6;
164         u64 rmac_frms_q7;
165         u16 rmac_full_q3;
166         u16 rmac_full_q2;
167         u16 rmac_full_q1;
168         u16 rmac_full_q0;
169         u16 rmac_full_q7;
170         u16 rmac_full_q6;
171         u16 rmac_full_q5;
172         u16 rmac_full_q4;
173         u32 reserved_9;
174         u32 rmac_pause_cnt;
175         u64 rmac_xgmii_data_err_cnt;
176         u64 rmac_xgmii_ctrl_err_cnt;
177         u32 rmac_err_tcp;
178         u32 rmac_accepted_ip;
179
180 /* PCI/PCI-X Read transaction statistics. */
181         u32 new_rd_req_cnt;
182         u32 rd_req_cnt;
183         u32 rd_rtry_cnt;
184         u32 new_rd_req_rtry_cnt;
185
186 /* PCI/PCI-X Write/Read transaction statistics. */
187         u32 wr_req_cnt;
188         u32 wr_rtry_rd_ack_cnt;
189         u32 new_wr_req_rtry_cnt;
190         u32 new_wr_req_cnt;
191         u32 wr_disc_cnt;
192         u32 wr_rtry_cnt;
193
194 /*      PCI/PCI-X Write / DMA Transaction statistics. */
195         u32 txp_wr_cnt;
196         u32 rd_rtry_wr_ack_cnt;
197         u32 txd_wr_cnt;
198         u32 txd_rd_cnt;
199         u32 rxd_wr_cnt;
200         u32 rxd_rd_cnt;
201         u32 rxf_wr_cnt;
202         u32 txf_rd_cnt;
203
204 /* Tx MAC statistics overflow counters. */
205         u32 tmac_data_octets_oflow;
206         u32 tmac_frms_oflow;
207         u32 tmac_bcst_frms_oflow;
208         u32 tmac_mcst_frms_oflow;
209         u32 tmac_ucst_frms_oflow;
210         u32 tmac_ttl_octets_oflow;
211         u32 tmac_any_err_frms_oflow;
212         u32 tmac_nucst_frms_oflow;
213         u64 tmac_vlan_frms;
214         u32 tmac_drop_ip_oflow;
215         u32 tmac_vld_ip_oflow;
216         u32 tmac_rst_tcp_oflow;
217         u32 tmac_icmp_oflow;
218         u32 tpa_unknown_protocol;
219         u32 tmac_udp_oflow;
220         u32 reserved_10;
221         u32 tpa_parse_failure;
222
223 /* Rx MAC Statistics overflow counters. */
224         u32 rmac_data_octets_oflow;
225         u32 rmac_vld_frms_oflow;
226         u32 rmac_vld_bcst_frms_oflow;
227         u32 rmac_vld_mcst_frms_oflow;
228         u32 rmac_accepted_ucst_frms_oflow;
229         u32 rmac_ttl_octets_oflow;
230         u32 rmac_discarded_frms_oflow;
231         u32 rmac_accepted_nucst_frms_oflow;
232         u32 rmac_usized_frms_oflow;
233         u32 rmac_drop_events_oflow;
234         u32 rmac_frag_frms_oflow;
235         u32 rmac_osized_frms_oflow;
236         u32 rmac_ip_oflow;
237         u32 rmac_jabber_frms_oflow;
238         u32 rmac_icmp_oflow;
239         u32 rmac_drop_ip_oflow;
240         u32 rmac_err_drp_udp_oflow;
241         u32 rmac_udp_oflow;
242         u32 reserved_11;
243         u32 rmac_pause_cnt_oflow;
244         u64 rmac_ttl_1519_4095_frms;
245         u64 rmac_ttl_4096_8191_frms;
246         u64 rmac_ttl_8192_max_frms;
247         u64 rmac_ttl_gt_max_frms;
248         u64 rmac_osized_alt_frms;
249         u64 rmac_jabber_alt_frms;
250         u64 rmac_gt_max_alt_frms;
251         u64 rmac_vlan_frms;
252         u32 rmac_len_discard;
253         u32 rmac_fcs_discard;
254         u32 rmac_pf_discard;
255         u32 rmac_da_discard;
256         u32 rmac_red_discard;
257         u32 rmac_rts_discard;
258         u32 reserved_12;
259         u32 rmac_ingm_full_discard;
260         u32 reserved_13;
261         u32 rmac_accepted_ip_oflow;
262         u32 reserved_14;
263         u32 link_fault_cnt;
264
265 /* Software statistics maintained by driver */
266         swStat_t sw_stat;
267 } StatInfo_t;
268
269 /*
270  * Structures representing different init time configuration
271  * parameters of the NIC.
272  */
273
274 #define MAX_TX_FIFOS 8
275 #define MAX_RX_RINGS 8
276
277 /* FIFO mappings for all possible number of fifos configured */
278 int fifo_map[][MAX_TX_FIFOS] = {
279         {0, 0, 0, 0, 0, 0, 0, 0},
280         {0, 0, 0, 0, 1, 1, 1, 1},
281         {0, 0, 0, 1, 1, 1, 2, 2},
282         {0, 0, 1, 1, 2, 2, 3, 3},
283         {0, 0, 1, 1, 2, 2, 3, 4},
284         {0, 0, 1, 1, 2, 3, 4, 5},
285         {0, 0, 1, 2, 3, 4, 5, 6},
286         {0, 1, 2, 3, 4, 5, 6, 7},
287 };
288
289 /* Maintains Per FIFO related information. */
290 typedef struct tx_fifo_config {
291 #define MAX_AVAILABLE_TXDS      8192
292         u32 fifo_len;           /* specifies len of FIFO upto 8192, ie no of TxDLs */
293 /* Priority definition */
294 #define TX_FIFO_PRI_0               0   /*Highest */
295 #define TX_FIFO_PRI_1               1
296 #define TX_FIFO_PRI_2               2
297 #define TX_FIFO_PRI_3               3
298 #define TX_FIFO_PRI_4               4
299 #define TX_FIFO_PRI_5               5
300 #define TX_FIFO_PRI_6               6
301 #define TX_FIFO_PRI_7               7   /*lowest */
302         u8 fifo_priority;       /* specifies pointer level for FIFO */
303         /* user should not set twos fifos with same pri */
304         u8 f_no_snoop;
305 #define NO_SNOOP_TXD                0x01
306 #define NO_SNOOP_TXD_BUFFER          0x02
307 } tx_fifo_config_t;
308
309
310 /* Maintains per Ring related information */
311 typedef struct rx_ring_config {
312         u32 num_rxd;            /*No of RxDs per Rx Ring */
313 #define RX_RING_PRI_0               0   /* highest */
314 #define RX_RING_PRI_1               1
315 #define RX_RING_PRI_2               2
316 #define RX_RING_PRI_3               3
317 #define RX_RING_PRI_4               4
318 #define RX_RING_PRI_5               5
319 #define RX_RING_PRI_6               6
320 #define RX_RING_PRI_7               7   /* lowest */
321
322         u8 ring_priority;       /*Specifies service priority of ring */
323         /* OSM should not set any two rings with same priority */
324         u8 ring_org;            /*Organization of ring */
325 #define RING_ORG_BUFF1          0x01
326 #define RX_RING_ORG_BUFF3       0x03
327 #define RX_RING_ORG_BUFF5       0x05
328
329         u8 f_no_snoop;
330 #define NO_SNOOP_RXD                0x01
331 #define NO_SNOOP_RXD_BUFFER         0x02
332 } rx_ring_config_t;
333
334 /* This structure provides contains values of the tunable parameters
335  * of the H/W
336  */
337 struct config_param {
338 /* Tx Side */
339         u32 tx_fifo_num;        /*Number of Tx FIFOs */
340
341         u8 fifo_mapping[MAX_TX_FIFOS];
342         tx_fifo_config_t tx_cfg[MAX_TX_FIFOS];  /*Per-Tx FIFO config */
343         u32 max_txds;           /*Max no. of Tx buffer descriptor per TxDL */
344         u64 tx_intr_type;
345         /* Specifies if Tx Intr is UTILZ or PER_LIST type. */
346
347 /* Rx Side */
348         u32 rx_ring_num;        /*Number of receive rings */
349 #define MAX_RX_BLOCKS_PER_RING  150
350
351         rx_ring_config_t rx_cfg[MAX_RX_RINGS];  /*Per-Rx Ring config */
352
353 #define HEADER_ETHERNET_II_802_3_SIZE 14
354 #define HEADER_802_2_SIZE              3
355 #define HEADER_SNAP_SIZE               5
356 #define HEADER_VLAN_SIZE               4
357
358 #define MIN_MTU                       46
359 #define MAX_PYLD                    1500
360 #define MAX_MTU                     (MAX_PYLD+18)
361 #define MAX_MTU_VLAN                (MAX_PYLD+22)
362 #define MAX_PYLD_JUMBO              9600
363 #define MAX_MTU_JUMBO               (MAX_PYLD_JUMBO+18)
364 #define MAX_MTU_JUMBO_VLAN          (MAX_PYLD_JUMBO+22)
365         u16 bus_speed;
366 };
367
368 /* Structure representing MAC Addrs */
369 typedef struct mac_addr {
370         u8 mac_addr[ETH_ALEN];
371 } macaddr_t;
372
373 /* Structure that represent every FIFO element in the BAR1
374  * Address location.
375  */
376 typedef struct _TxFIFO_element {
377         u64 TxDL_Pointer;
378
379         u64 List_Control;
380 #define TX_FIFO_LAST_TXD_NUM( val)     vBIT(val,0,8)
381 #define TX_FIFO_FIRST_LIST             BIT(14)
382 #define TX_FIFO_LAST_LIST              BIT(15)
383 #define TX_FIFO_FIRSTNLAST_LIST        vBIT(3,14,2)
384 #define TX_FIFO_SPECIAL_FUNC           BIT(23)
385 #define TX_FIFO_DS_NO_SNOOP            BIT(31)
386 #define TX_FIFO_BUFF_NO_SNOOP          BIT(30)
387 } TxFIFO_element_t;
388
389 /* Tx descriptor structure */
390 typedef struct _TxD {
391         u64 Control_1;
392 /* bit mask */
393 #define TXD_LIST_OWN_XENA       BIT(7)
394 #define TXD_T_CODE              (BIT(12)|BIT(13)|BIT(14)|BIT(15))
395 #define TXD_T_CODE_OK(val)      (|(val & TXD_T_CODE))
396 #define GET_TXD_T_CODE(val)     ((val & TXD_T_CODE)<<12)
397 #define TXD_GATHER_CODE         (BIT(22) | BIT(23))
398 #define TXD_GATHER_CODE_FIRST   BIT(22)
399 #define TXD_GATHER_CODE_LAST    BIT(23)
400 #define TXD_TCP_LSO_EN          BIT(30)
401 #define TXD_UDP_COF_EN          BIT(31)
402 #define TXD_TCP_LSO_MSS(val)    vBIT(val,34,14)
403 #define TXD_BUFFER0_SIZE(val)   vBIT(val,48,16)
404
405         u64 Control_2;
406 #define TXD_TX_CKO_CONTROL      (BIT(5)|BIT(6)|BIT(7))
407 #define TXD_TX_CKO_IPV4_EN      BIT(5)
408 #define TXD_TX_CKO_TCP_EN       BIT(6)
409 #define TXD_TX_CKO_UDP_EN       BIT(7)
410 #define TXD_VLAN_ENABLE         BIT(15)
411 #define TXD_VLAN_TAG(val)       vBIT(val,16,16)
412 #define TXD_INT_NUMBER(val)     vBIT(val,34,6)
413 #define TXD_INT_TYPE_PER_LIST   BIT(47)
414 #define TXD_INT_TYPE_UTILZ      BIT(46)
415 #define TXD_SET_MARKER         vBIT(0x6,0,4)
416
417         u64 Buffer_Pointer;
418         u64 Host_Control;       /* reserved for host */
419 } TxD_t;
420
421 /* Structure to hold the phy and virt addr of every TxDL. */
422 typedef struct list_info_hold {
423         dma_addr_t list_phy_addr;
424         void *list_virt_addr;
425 } list_info_hold_t;
426
427 /* Rx descriptor structure */
428 typedef struct _RxD_t {
429         u64 Host_Control;       /* reserved for host */
430         u64 Control_1;
431 #define RXD_OWN_XENA            BIT(7)
432 #define RXD_T_CODE              (BIT(12)|BIT(13)|BIT(14)|BIT(15))
433 #define RXD_FRAME_PROTO         vBIT(0xFFFF,24,8)
434 #define RXD_FRAME_PROTO_IPV4    BIT(27)
435 #define RXD_FRAME_PROTO_IPV6    BIT(28)
436 #define RXD_FRAME_IP_FRAG       BIT(29)
437 #define RXD_FRAME_PROTO_TCP     BIT(30)
438 #define RXD_FRAME_PROTO_UDP     BIT(31)
439 #define TCP_OR_UDP_FRAME        (RXD_FRAME_PROTO_TCP | RXD_FRAME_PROTO_UDP)
440 #define RXD_GET_L3_CKSUM(val)   ((u16)(val>> 16) & 0xFFFF)
441 #define RXD_GET_L4_CKSUM(val)   ((u16)(val) & 0xFFFF)
442
443         u64 Control_2;
444 #define THE_RXD_MARK            0x3
445 #define SET_RXD_MARKER          vBIT(THE_RXD_MARK, 0, 2)
446 #define GET_RXD_MARKER(ctrl)    ((ctrl & SET_RXD_MARKER) >> 62)
447
448 #ifndef CONFIG_2BUFF_MODE
449 #define MASK_BUFFER0_SIZE       vBIT(0x3FFF,2,14)
450 #define SET_BUFFER0_SIZE(val)   vBIT(val,2,14)
451 #else
452 #define MASK_BUFFER0_SIZE       vBIT(0xFF,2,14)
453 #define MASK_BUFFER1_SIZE       vBIT(0xFFFF,16,16)
454 #define MASK_BUFFER2_SIZE       vBIT(0xFFFF,32,16)
455 #define SET_BUFFER0_SIZE(val)   vBIT(val,8,8)
456 #define SET_BUFFER1_SIZE(val)   vBIT(val,16,16)
457 #define SET_BUFFER2_SIZE(val)   vBIT(val,32,16)
458 #endif
459
460 #define MASK_VLAN_TAG           vBIT(0xFFFF,48,16)
461 #define SET_VLAN_TAG(val)       vBIT(val,48,16)
462 #define SET_NUM_TAG(val)       vBIT(val,16,32)
463
464 #ifndef CONFIG_2BUFF_MODE
465 #define RXD_GET_BUFFER0_SIZE(Control_2) (u64)((Control_2 & vBIT(0x3FFF,2,14)))
466 #else
467 #define RXD_GET_BUFFER0_SIZE(Control_2) (u8)((Control_2 & MASK_BUFFER0_SIZE) \
468                                                         >> 48)
469 #define RXD_GET_BUFFER1_SIZE(Control_2) (u16)((Control_2 & MASK_BUFFER1_SIZE) \
470                                                         >> 32)
471 #define RXD_GET_BUFFER2_SIZE(Control_2) (u16)((Control_2 & MASK_BUFFER2_SIZE) \
472                                                         >> 16)
473 #define BUF0_LEN        40
474 #define BUF1_LEN        1
475 #endif
476
477         u64 Buffer0_ptr;
478 #ifdef CONFIG_2BUFF_MODE
479         u64 Buffer1_ptr;
480         u64 Buffer2_ptr;
481 #endif
482 } RxD_t;
483
484 /* Structure that represents the Rx descriptor block which contains
485  * 128 Rx descriptors.
486  */
487 #ifndef CONFIG_2BUFF_MODE
488 typedef struct _RxD_block {
489 #define MAX_RXDS_PER_BLOCK             127
490         RxD_t rxd[MAX_RXDS_PER_BLOCK];
491
492         u64 reserved_0;
493 #define END_OF_BLOCK    0xFEFFFFFFFFFFFFFFULL
494         u64 reserved_1;         /* 0xFEFFFFFFFFFFFFFF to mark last
495                                  * Rxd in this blk */
496         u64 reserved_2_pNext_RxD_block; /* Logical ptr to next */
497         u64 pNext_RxD_Blk_physical;     /* Buff0_ptr.In a 32 bit arch
498                                          * the upper 32 bits should
499                                          * be 0 */
500 } RxD_block_t;
501 #else
502 typedef struct _RxD_block {
503 #define MAX_RXDS_PER_BLOCK             85
504         RxD_t rxd[MAX_RXDS_PER_BLOCK];
505
506 #define END_OF_BLOCK    0xFEFFFFFFFFFFFFFFULL
507         u64 reserved_1;         /* 0xFEFFFFFFFFFFFFFF to mark last Rxd
508                                  * in this blk */
509         u64 pNext_RxD_Blk_physical;     /* Phy ponter to next blk. */
510 } RxD_block_t;
511 #define SIZE_OF_BLOCK   4096
512
513 /* Structure to hold virtual addresses of Buf0 and Buf1 in
514  * 2buf mode. */
515 typedef struct bufAdd {
516         void *ba_0_org;
517         void *ba_1_org;
518         void *ba_0;
519         void *ba_1;
520 } buffAdd_t;
521 #endif
522
523 /* Structure which stores all the MAC control parameters */
524
525 /* This structure stores the offset of the RxD in the ring
526  * from which the Rx Interrupt processor can start picking
527  * up the RxDs for processing.
528  */
529 typedef struct _rx_curr_get_info_t {
530         u32 block_index;
531         u32 offset;
532         u32 ring_len;
533 } rx_curr_get_info_t;
534
535 typedef rx_curr_get_info_t rx_curr_put_info_t;
536
537 /* This structure stores the offset of the TxDl in the FIFO
538  * from which the Tx Interrupt processor can start picking
539  * up the TxDLs for send complete interrupt processing.
540  */
541 typedef struct {
542         u32 offset;
543         u32 fifo_len;
544 } tx_curr_get_info_t;
545
546 typedef tx_curr_get_info_t tx_curr_put_info_t;
547
548 /* Structure that holds the Phy and virt addresses of the Blocks */
549 typedef struct rx_block_info {
550         RxD_t *block_virt_addr;
551         dma_addr_t block_dma_addr;
552 } rx_block_info_t;
553
554 /* pre declaration of the nic structure */
555 typedef struct s2io_nic nic_t;
556
557 /* Ring specific structure */
558 typedef struct ring_info {
559         /* The ring number */
560         int ring_no;
561
562         /*
563          *  Place holders for the virtual and physical addresses of
564          *  all the Rx Blocks
565          */
566         rx_block_info_t rx_blocks[MAX_RX_BLOCKS_PER_RING];
567         int block_count;
568         int pkt_cnt;
569
570         /*
571          * Put pointer info which indictes which RxD has to be replenished
572          * with a new buffer.
573          */
574         rx_curr_put_info_t rx_curr_put_info;
575
576         /*
577          * Get pointer info which indictes which is the last RxD that was
578          * processed by the driver.
579          */
580         rx_curr_get_info_t rx_curr_get_info;
581
582 #ifndef CONFIG_S2IO_NAPI
583         /* Index to the absolute position of the put pointer of Rx ring */
584         int put_pos;
585 #endif
586
587 #ifdef CONFIG_2BUFF_MODE
588         /* Buffer Address store. */
589         buffAdd_t **ba;
590 #endif
591         nic_t *nic;
592 } ring_info_t;
593
594 /* Fifo specific structure */
595 typedef struct fifo_info {
596         /* FIFO number */
597         int fifo_no;
598
599         /* Maximum TxDs per TxDL */
600         int max_txds;
601
602         /* Place holder of all the TX List's Phy and Virt addresses. */
603         list_info_hold_t *list_info;
604
605         /*
606          * Current offset within the tx FIFO where driver would write
607          * new Tx frame
608          */
609         tx_curr_put_info_t tx_curr_put_info;
610
611         /*
612          * Current offset within tx FIFO from where the driver would start freeing
613          * the buffers
614          */
615         tx_curr_get_info_t tx_curr_get_info;
616
617         nic_t *nic;
618 }fifo_info_t;
619
620 /* Infomation related to the Tx and Rx FIFOs and Rings of Xena
621  * is maintained in this structure.
622  */
623 typedef struct mac_info {
624 /* tx side stuff */
625         /* logical pointer of start of each Tx FIFO */
626         TxFIFO_element_t __iomem *tx_FIFO_start[MAX_TX_FIFOS];
627
628         /* Fifo specific structure */
629         fifo_info_t fifos[MAX_TX_FIFOS];
630
631 /* rx side stuff */
632         /* Ring specific structure */
633         ring_info_t rings[MAX_RX_RINGS];
634
635         u16 rmac_pause_time;
636         u16 mc_pause_threshold_q0q3;
637         u16 mc_pause_threshold_q4q7;
638
639         void *stats_mem;        /* orignal pointer to allocated mem */
640         dma_addr_t stats_mem_phy;       /* Physical address of the stat block */
641         u32 stats_mem_sz;
642         StatInfo_t *stats_info; /* Logical address of the stat block */
643 } mac_info_t;
644
645 /* structure representing the user defined MAC addresses */
646 typedef struct {
647         char addr[ETH_ALEN];
648         int usage_cnt;
649 } usr_addr_t;
650
651 /* Default Tunable parameters of the NIC. */
652 #define DEFAULT_FIFO_LEN 4096
653 #define SMALL_RXD_CNT   30 * (MAX_RXDS_PER_BLOCK+1)
654 #define LARGE_RXD_CNT   100 * (MAX_RXDS_PER_BLOCK+1)
655 #define SMALL_BLK_CNT   30
656 #define LARGE_BLK_CNT   100
657
658 /* Structure representing one instance of the NIC */
659 struct s2io_nic {
660 #ifdef CONFIG_S2IO_NAPI
661         /*
662          * Count of packets to be processed in a given iteration, it will be indicated
663          * by the quota field of the device structure when NAPI is enabled.
664          */
665         int pkts_to_process;
666 #endif
667         struct net_device *dev;
668         mac_info_t mac_control;
669         struct config_param config;
670         struct pci_dev *pdev;
671         void __iomem *bar0;
672         void __iomem *bar1;
673 #define MAX_MAC_SUPPORTED   16
674 #define MAX_SUPPORTED_MULTICASTS MAX_MAC_SUPPORTED
675
676         macaddr_t def_mac_addr[MAX_MAC_SUPPORTED];
677         macaddr_t pre_mac_addr[MAX_MAC_SUPPORTED];
678
679         struct net_device_stats stats;
680         int high_dma_flag;
681         int device_close_flag;
682         int device_enabled_once;
683
684         char name[50];
685         struct tasklet_struct task;
686         volatile unsigned long tasklet_status;
687
688         /* Timer that handles I/O errors/exceptions */
689         struct timer_list alarm_timer;
690
691         /* Space to back up the PCI config space */
692         u32 config_space[256 / sizeof(u32)];
693
694         atomic_t rx_bufs_left[MAX_RX_RINGS];
695
696         spinlock_t tx_lock;
697 #ifndef CONFIG_S2IO_NAPI
698         spinlock_t put_lock;
699 #endif
700
701 #define PROMISC     1
702 #define ALL_MULTI   2
703
704 #define MAX_ADDRS_SUPPORTED 64
705         u16 usr_addr_count;
706         u16 mc_addr_count;
707         usr_addr_t usr_addrs[MAX_ADDRS_SUPPORTED];
708
709         u16 m_cast_flg;
710         u16 all_multi_pos;
711         u16 promisc_flg;
712
713         u16 tx_pkt_count;
714         u16 rx_pkt_count;
715         u16 tx_err_count;
716         u16 rx_err_count;
717
718         /*  Id timer, used to blink NIC to physically identify NIC. */
719         struct timer_list id_timer;
720
721         /*  Restart timer, used to restart NIC if the device is stuck and
722          *  a schedule task that will set the correct Link state once the
723          *  NIC's PHY has stabilized after a state change.
724          */
725 #ifdef INIT_TQUEUE
726         struct tq_struct rst_timer_task;
727         struct tq_struct set_link_task;
728 #else
729         struct work_struct rst_timer_task;
730         struct work_struct set_link_task;
731 #endif
732
733         /* Flag that can be used to turn on or turn off the Rx checksum
734          * offload feature.
735          */
736         int rx_csum;
737
738         /*  after blink, the adapter must be restored with original
739          *  values.
740          */
741         u64 adapt_ctrl_org;
742
743         /* Last known link state. */
744         u16 last_link_state;
745 #define LINK_DOWN       1
746 #define LINK_UP         2
747
748         int task_flag;
749 #define CARD_DOWN 1
750 #define CARD_UP 2
751         atomic_t card_state;
752         volatile unsigned long link_state;
753         struct vlan_group *vlgrp;
754 #define XFRAME_I_DEVICE         1
755 #define XFRAME_II_DEVICE        2
756         u8 device_type;
757
758         spinlock_t      rx_lock;
759         atomic_t        isr_cnt;
760 };
761
762 #define RESET_ERROR 1;
763 #define CMD_ERROR   2;
764
765 /*  OS related system calls */
766 #ifndef readq
767 static inline u64 readq(void __iomem *addr)
768 {
769         u64 ret = 0;
770         ret = readl(addr + 4);
771         (u64) ret <<= 32;
772         (u64) ret |= readl(addr);
773
774         return ret;
775 }
776 #endif
777
778 #ifndef writeq
779 static inline void writeq(u64 val, void __iomem *addr)
780 {
781         writel((u32) (val), addr);
782         writel((u32) (val >> 32), (addr + 4));
783 }
784
785 /* In 32 bit modes, some registers have to be written in a
786  * particular order to expect correct hardware operation. The
787  * macro SPECIAL_REG_WRITE is used to perform such ordered
788  * writes. Defines UF (Upper First) and LF (Lower First) will
789  * be used to specify the required write order.
790  */
791 #define UF      1
792 #define LF      2
793 static inline void SPECIAL_REG_WRITE(u64 val, void __iomem *addr, int order)
794 {
795         if (order == LF) {
796                 writel((u32) (val), addr);
797                 writel((u32) (val >> 32), (addr + 4));
798         } else {
799                 writel((u32) (val >> 32), (addr + 4));
800                 writel((u32) (val), addr);
801         }
802 }
803 #else
804 #define SPECIAL_REG_WRITE(val, addr, dummy) writeq(val, addr)
805 #endif
806
807 /*  Interrupt related values of Xena */
808
809 #define ENABLE_INTRS    1
810 #define DISABLE_INTRS   2
811
812 /*  Highest level interrupt blocks */
813 #define TX_PIC_INTR     (0x0001<<0)
814 #define TX_DMA_INTR     (0x0001<<1)
815 #define TX_MAC_INTR     (0x0001<<2)
816 #define TX_XGXS_INTR    (0x0001<<3)
817 #define TX_TRAFFIC_INTR (0x0001<<4)
818 #define RX_PIC_INTR     (0x0001<<5)
819 #define RX_DMA_INTR     (0x0001<<6)
820 #define RX_MAC_INTR     (0x0001<<7)
821 #define RX_XGXS_INTR    (0x0001<<8)
822 #define RX_TRAFFIC_INTR (0x0001<<9)
823 #define MC_INTR         (0x0001<<10)
824 #define ENA_ALL_INTRS    (   TX_PIC_INTR     | \
825                             TX_DMA_INTR     | \
826                             TX_MAC_INTR     | \
827                             TX_XGXS_INTR    | \
828                             TX_TRAFFIC_INTR | \
829                             RX_PIC_INTR     | \
830                             RX_DMA_INTR     | \
831                             RX_MAC_INTR     | \
832                             RX_XGXS_INTR    | \
833                             RX_TRAFFIC_INTR | \
834                             MC_INTR )
835
836 /*  Interrupt masks for the general interrupt mask register */
837 #define DISABLE_ALL_INTRS   0xFFFFFFFFFFFFFFFFULL
838
839 #define TXPIC_INT_M         BIT(0)
840 #define TXDMA_INT_M         BIT(1)
841 #define TXMAC_INT_M         BIT(2)
842 #define TXXGXS_INT_M        BIT(3)
843 #define TXTRAFFIC_INT_M     BIT(8)
844 #define PIC_RX_INT_M        BIT(32)
845 #define RXDMA_INT_M         BIT(33)
846 #define RXMAC_INT_M         BIT(34)
847 #define MC_INT_M            BIT(35)
848 #define RXXGXS_INT_M        BIT(36)
849 #define RXTRAFFIC_INT_M     BIT(40)
850
851 /*  PIC level Interrupts TODO*/
852
853 /*  DMA level Inressupts */
854 #define TXDMA_PFC_INT_M     BIT(0)
855 #define TXDMA_PCC_INT_M     BIT(2)
856
857 /*  PFC block interrupts */
858 #define PFC_MISC_ERR_1      BIT(0)      /* Interrupt to indicate FIFO full */
859
860 /* PCC block interrupts. */
861 #define PCC_FB_ECC_ERR     vBIT(0xff, 16, 8)    /* Interrupt to indicate
862                                                    PCC_FB_ECC Error. */
863
864 #define RXD_GET_VLAN_TAG(Control_2) (u16)(Control_2 & MASK_VLAN_TAG)
865 /*
866  * Prototype declaration.
867  */
868 static int __devinit s2io_init_nic(struct pci_dev *pdev,
869                                    const struct pci_device_id *pre);
870 static void __devexit s2io_rem_nic(struct pci_dev *pdev);
871 static int init_shared_mem(struct s2io_nic *sp);
872 static void free_shared_mem(struct s2io_nic *sp);
873 static int init_nic(struct s2io_nic *nic);
874 static void rx_intr_handler(ring_info_t *ring_data);
875 static void tx_intr_handler(fifo_info_t *fifo_data);
876 static void alarm_intr_handler(struct s2io_nic *sp);
877
878 static int s2io_starter(void);
879 void s2io_closer(void);
880 static void s2io_tx_watchdog(struct net_device *dev);
881 static void s2io_tasklet(unsigned long dev_addr);
882 static void s2io_set_multicast(struct net_device *dev);
883 static int rx_osm_handler(ring_info_t *ring_data, RxD_t * rxdp);
884 void s2io_link(nic_t * sp, int link);
885 void s2io_reset(nic_t * sp);
886 #if defined(CONFIG_S2IO_NAPI)
887 static int s2io_poll(struct net_device *dev, int *budget);
888 #endif
889 static void s2io_init_pci(nic_t * sp);
890 int s2io_set_mac_addr(struct net_device *dev, u8 * addr);
891 static void s2io_alarm_handle(unsigned long data);
892 static irqreturn_t s2io_isr(int irq, void *dev_id, struct pt_regs *regs);
893 static int verify_xena_quiescence(nic_t *sp, u64 val64, int flag);
894 static struct ethtool_ops netdev_ethtool_ops;
895 static void s2io_set_link(unsigned long data);
896 int s2io_set_swapper(nic_t * sp);
897 static void s2io_card_down(nic_t *nic);
898 static int s2io_card_up(nic_t *nic);
899 int get_xena_rev_id(struct pci_dev *pdev);
900 #endif                          /* _S2IO_H */