[PATCH] S2io: Support for Xframe II NIC
[linux-2.6.git] / drivers / net / s2io-regs.h
1 /************************************************************************
2  * regs.h: A Linux PCI-X Ethernet driver for S2IO 10GbE Server NIC
3  * Copyright(c) 2002-2005 Neterion Inc.
4
5  * This software may be used and distributed according to the terms of
6  * the GNU General Public License (GPL), incorporated herein by reference.
7  * Drivers based on or derived from this code fall under the GPL and must
8  * retain the authorship, copyright and license notice.  This file is not
9  * a complete program and may only be used when the entire operating
10  * system is licensed under the GPL.
11  * See the file COPYING in this distribution for more information.
12  ************************************************************************/
13 #ifndef _REGS_H
14 #define _REGS_H
15
16 #define TBD 0
17
18 typedef struct _XENA_dev_config {
19 /* Convention: mHAL_XXX is mask, vHAL_XXX is value */
20
21 /* General Control-Status Registers */
22         u64 general_int_status;
23 #define GEN_INTR_TXPIC             BIT(0)
24 #define GEN_INTR_TXDMA             BIT(1)
25 #define GEN_INTR_TXMAC             BIT(2)
26 #define GEN_INTR_TXXGXS            BIT(3)
27 #define GEN_INTR_TXTRAFFIC         BIT(8)
28 #define GEN_INTR_RXPIC             BIT(32)
29 #define GEN_INTR_RXDMA             BIT(33)
30 #define GEN_INTR_RXMAC             BIT(34)
31 #define GEN_INTR_MC                BIT(35)
32 #define GEN_INTR_RXXGXS            BIT(36)
33 #define GEN_INTR_RXTRAFFIC         BIT(40)
34 #define GEN_ERROR_INTR             GEN_INTR_TXPIC | GEN_INTR_RXPIC | \
35                                    GEN_INTR_TXDMA | GEN_INTR_RXDMA | \
36                                    GEN_INTR_TXMAC | GEN_INTR_RXMAC | \
37                                    GEN_INTR_TXXGXS| GEN_INTR_RXXGXS| \
38                                    GEN_INTR_MC
39
40         u64 general_int_mask;
41
42         u8 unused0[0x100 - 0x10];
43
44         u64 sw_reset;
45 /* XGXS must be removed from reset only once. */
46 #define SW_RESET_XENA              vBIT(0xA5,0,8)
47 #define SW_RESET_FLASH             vBIT(0xA5,8,8)
48 #define SW_RESET_EOI               vBIT(0xA5,16,8)
49 #define SW_RESET_ALL               (SW_RESET_XENA     |   \
50                                     SW_RESET_FLASH    |   \
51                                     SW_RESET_EOI)
52 /* The SW_RESET register must read this value after a successful reset. */
53 #define SW_RESET_RAW_VAL                        0xA5000000
54
55
56         u64 adapter_status;
57 #define ADAPTER_STATUS_TDMA_READY          BIT(0)
58 #define ADAPTER_STATUS_RDMA_READY          BIT(1)
59 #define ADAPTER_STATUS_PFC_READY           BIT(2)
60 #define ADAPTER_STATUS_TMAC_BUF_EMPTY      BIT(3)
61 #define ADAPTER_STATUS_PIC_QUIESCENT       BIT(5)
62 #define ADAPTER_STATUS_RMAC_REMOTE_FAULT   BIT(6)
63 #define ADAPTER_STATUS_RMAC_LOCAL_FAULT    BIT(7)
64 #define ADAPTER_STATUS_RMAC_PCC_IDLE       vBIT(0xFF,8,8)
65 #define ADAPTER_STATUS_RMAC_PCC_FOUR_IDLE  vBIT(0x0F,8,8)
66 #define ADAPTER_STATUS_RC_PRC_QUIESCENT    vBIT(0xFF,16,8)
67 #define ADAPTER_STATUS_MC_DRAM_READY       BIT(24)
68 #define ADAPTER_STATUS_MC_QUEUES_READY     BIT(25)
69 #define ADAPTER_STATUS_M_PLL_LOCK          BIT(30)
70 #define ADAPTER_STATUS_P_PLL_LOCK          BIT(31)
71
72         u64 adapter_control;
73 #define ADAPTER_CNTL_EN                    BIT(7)
74 #define ADAPTER_EOI_TX_ON                  BIT(15)
75 #define ADAPTER_LED_ON                     BIT(23)
76 #define ADAPTER_UDPI(val)                  vBIT(val,36,4)
77 #define ADAPTER_WAIT_INT                   BIT(48)
78 #define ADAPTER_ECC_EN                     BIT(55)
79
80         u64 serr_source;
81 #define SERR_SOURCE_PIC                 BIT(0)
82 #define SERR_SOURCE_TXDMA               BIT(1)
83 #define SERR_SOURCE_RXDMA               BIT(2)
84 #define SERR_SOURCE_MAC                 BIT(3)
85 #define SERR_SOURCE_MC                  BIT(4)
86 #define SERR_SOURCE_XGXS                BIT(5)
87 #define SERR_SOURCE_ANY                 (SERR_SOURCE_PIC        | \
88                                         SERR_SOURCE_TXDMA       | \
89                                         SERR_SOURCE_RXDMA       | \
90                                         SERR_SOURCE_MAC         | \
91                                         SERR_SOURCE_MC          | \
92                                         SERR_SOURCE_XGXS)
93
94         u64 pci_mode;
95 #define GET_PCI_MODE(val)               ((val & vBIT(0xF, 0, 4)) >> 60)
96 #define PCI_MODE_PCI_33                 0
97 #define PCI_MODE_PCI_66                 0x1
98 #define PCI_MODE_PCIX_M1_66             0x2
99 #define PCI_MODE_PCIX_M1_100            0x3
100 #define PCI_MODE_PCIX_M1_133            0x4
101 #define PCI_MODE_PCIX_M2_66             0x5
102 #define PCI_MODE_PCIX_M2_100            0x6
103 #define PCI_MODE_PCIX_M2_133            0x7
104 #define PCI_MODE_UNSUPPORTED            BIT(0)
105 #define PCI_MODE_32_BITS                BIT(8)
106 #define PCI_MODE_UNKNOWN_MODE           BIT(9)
107
108         u8 unused_0[0x800 - 0x128];
109
110 /* PCI-X Controller registers */
111         u64 pic_int_status;
112         u64 pic_int_mask;
113 #define PIC_INT_TX                     BIT(0)
114 #define PIC_INT_FLSH                   BIT(1)
115 #define PIC_INT_MDIO                   BIT(2)
116 #define PIC_INT_IIC                    BIT(3)
117 #define PIC_INT_GPIO                   BIT(4)
118 #define PIC_INT_RX                     BIT(32)
119
120         u64 txpic_int_reg;
121         u64 txpic_int_mask;
122 #define PCIX_INT_REG_ECC_SG_ERR                BIT(0)
123 #define PCIX_INT_REG_ECC_DB_ERR                BIT(1)
124 #define PCIX_INT_REG_FLASHR_R_FSM_ERR          BIT(8)
125 #define PCIX_INT_REG_FLASHR_W_FSM_ERR          BIT(9)
126 #define PCIX_INT_REG_INI_TX_FSM_SERR           BIT(10)
127 #define PCIX_INT_REG_INI_TXO_FSM_ERR           BIT(11)
128 #define PCIX_INT_REG_TRT_FSM_SERR              BIT(13)
129 #define PCIX_INT_REG_SRT_FSM_SERR              BIT(14)
130 #define PCIX_INT_REG_PIFR_FSM_SERR             BIT(15)
131 #define PCIX_INT_REG_WRC_TX_SEND_FSM_SERR      BIT(21)
132 #define PCIX_INT_REG_RRC_TX_REQ_FSM_SERR       BIT(23)
133 #define PCIX_INT_REG_INI_RX_FSM_SERR           BIT(48)
134 #define PCIX_INT_REG_RA_RX_FSM_SERR            BIT(50)
135 /*
136 #define PCIX_INT_REG_WRC_RX_SEND_FSM_SERR      BIT(52)
137 #define PCIX_INT_REG_RRC_RX_REQ_FSM_SERR       BIT(54)
138 #define PCIX_INT_REG_RRC_RX_SPLIT_FSM_SERR     BIT(58)
139 */
140         u64 txpic_alarms;
141         u64 rxpic_int_reg;
142         u64 rxpic_int_mask;
143         u64 rxpic_alarms;
144
145         u64 flsh_int_reg;
146         u64 flsh_int_mask;
147 #define PIC_FLSH_INT_REG_CYCLE_FSM_ERR         BIT(63)
148 #define PIC_FLSH_INT_REG_ERR                   BIT(62)
149         u64 flash_alarms;
150
151         u64 mdio_int_reg;
152         u64 mdio_int_mask;
153 #define MDIO_INT_REG_MDIO_BUS_ERR              BIT(0)
154 #define MDIO_INT_REG_DTX_BUS_ERR               BIT(8)
155 #define MDIO_INT_REG_LASI                      BIT(39)
156         u64 mdio_alarms;
157
158         u64 iic_int_reg;
159         u64 iic_int_mask;
160 #define IIC_INT_REG_BUS_FSM_ERR                BIT(4)
161 #define IIC_INT_REG_BIT_FSM_ERR                BIT(5)
162 #define IIC_INT_REG_CYCLE_FSM_ERR              BIT(6)
163 #define IIC_INT_REG_REQ_FSM_ERR                BIT(7)
164 #define IIC_INT_REG_ACK_ERR                    BIT(8)
165         u64 iic_alarms;
166
167         u8 unused4[0x08];
168
169         u64 gpio_int_reg;
170         u64 gpio_int_mask;
171         u64 gpio_alarms;
172
173         u8 unused5[0x38];
174
175         u64 tx_traffic_int;
176 #define TX_TRAFFIC_INT_n(n)                    BIT(n)
177         u64 tx_traffic_mask;
178
179         u64 rx_traffic_int;
180 #define RX_TRAFFIC_INT_n(n)                    BIT(n)
181         u64 rx_traffic_mask;
182
183 /* PIC Control registers */
184         u64 pic_control;
185 #define PIC_CNTL_RX_ALARM_MAP_1                BIT(0)
186 #define PIC_CNTL_SHARED_SPLITS(n)              vBIT(n,11,4)
187
188         u64 swapper_ctrl;
189 #define SWAPPER_CTRL_PIF_R_FE                  BIT(0)
190 #define SWAPPER_CTRL_PIF_R_SE                  BIT(1)
191 #define SWAPPER_CTRL_PIF_W_FE                  BIT(8)
192 #define SWAPPER_CTRL_PIF_W_SE                  BIT(9)
193 #define SWAPPER_CTRL_TXP_FE                    BIT(16)
194 #define SWAPPER_CTRL_TXP_SE                    BIT(17)
195 #define SWAPPER_CTRL_TXD_R_FE                  BIT(18)
196 #define SWAPPER_CTRL_TXD_R_SE                  BIT(19)
197 #define SWAPPER_CTRL_TXD_W_FE                  BIT(20)
198 #define SWAPPER_CTRL_TXD_W_SE                  BIT(21)
199 #define SWAPPER_CTRL_TXF_R_FE                  BIT(22)
200 #define SWAPPER_CTRL_TXF_R_SE                  BIT(23)
201 #define SWAPPER_CTRL_RXD_R_FE                  BIT(32)
202 #define SWAPPER_CTRL_RXD_R_SE                  BIT(33)
203 #define SWAPPER_CTRL_RXD_W_FE                  BIT(34)
204 #define SWAPPER_CTRL_RXD_W_SE                  BIT(35)
205 #define SWAPPER_CTRL_RXF_W_FE                  BIT(36)
206 #define SWAPPER_CTRL_RXF_W_SE                  BIT(37)
207 #define SWAPPER_CTRL_XMSI_FE                   BIT(40)
208 #define SWAPPER_CTRL_XMSI_SE                   BIT(41)
209 #define SWAPPER_CTRL_STATS_FE                  BIT(48)
210 #define SWAPPER_CTRL_STATS_SE                  BIT(49)
211
212         u64 pif_rd_swapper_fb;
213 #define IF_RD_SWAPPER_FB                            0x0123456789ABCDEF
214
215         u64 scheduled_int_ctrl;
216 #define SCHED_INT_CTRL_TIMER_EN                BIT(0)
217 #define SCHED_INT_CTRL_ONE_SHOT                BIT(1)
218 #define SCHED_INT_CTRL_INT2MSI                 TBD
219 #define SCHED_INT_PERIOD                       TBD
220
221         u64 txreqtimeout;
222 #define TXREQTO_VAL(val)                                                vBIT(val,0,32)
223 #define TXREQTO_EN                                                              BIT(63)
224
225         u64 statsreqtimeout;
226 #define STATREQTO_VAL(n)                       TBD
227 #define STATREQTO_EN                           BIT(63)
228
229         u64 read_retry_delay;
230         u64 read_retry_acceleration;
231         u64 write_retry_delay;
232         u64 write_retry_acceleration;
233
234         u64 xmsi_control;
235         u64 xmsi_access;
236         u64 xmsi_address;
237         u64 xmsi_data;
238
239         u64 rx_mat;
240 #define RX_MAT_SET(ring, msi)                   vBIT(msi, (8 * ring), 8)
241
242         u8 unused6[0x8];
243
244         u64 tx_mat0_n[0x8];
245 #define TX_MAT_SET(fifo, msi)                   vBIT(msi, (8 * fifo), 8)
246
247         u8 unused_1[0x8];
248         u64 stat_byte_cnt;
249 #define STAT_BC(n)                              vBIT(n,4,12)
250
251         /* Automated statistics collection */
252         u64 stat_cfg;
253 #define STAT_CFG_STAT_EN           BIT(0)
254 #define STAT_CFG_ONE_SHOT_EN       BIT(1)
255 #define STAT_CFG_STAT_NS_EN        BIT(8)
256 #define STAT_CFG_STAT_RO           BIT(9)
257 #define STAT_TRSF_PER(n)           TBD
258 #define PER_SEC                                    0x208d5
259 #define SET_UPDT_PERIOD(n)                 vBIT((PER_SEC*n),32,32)
260 #define SET_UPDT_CLICKS(val)               vBIT(val, 32, 32)
261
262         u64 stat_addr;
263
264         /* General Configuration */
265         u64 mdio_control;
266
267         u64 dtx_control;
268
269         u64 i2c_control;
270 #define I2C_CONTROL_DEV_ID(id)          vBIT(id,1,3)
271 #define I2C_CONTROL_ADDR(addr)          vBIT(addr,5,11)
272 #define I2C_CONTROL_BYTE_CNT(cnt)       vBIT(cnt,22,2)
273 #define I2C_CONTROL_READ                        BIT(24)
274 #define I2C_CONTROL_NACK                        BIT(25)
275 #define I2C_CONTROL_CNTL_START          vBIT(0xE,28,4)
276 #define I2C_CONTROL_CNTL_END(val)       (val & vBIT(0x1,28,4))
277 #define I2C_CONTROL_GET_DATA(val)       (u32)(val & 0xFFFFFFFF)
278 #define I2C_CONTROL_SET_DATA(val)       vBIT(val,32,32)
279
280         u64 gpio_control;
281 #define GPIO_CTRL_GPIO_0                BIT(8)
282
283         u8 unused7_1[0x240 - 0x200];
284
285         u64 wreq_split_mask;
286 #define WREQ_SPLIT_MASK_SET_MASK(val)   vBIT(val, 52, 12)
287
288         u8 unused7_2[0x800 - 0x248];
289
290 /* TxDMA registers */
291         u64 txdma_int_status;
292         u64 txdma_int_mask;
293 #define TXDMA_PFC_INT                  BIT(0)
294 #define TXDMA_TDA_INT                  BIT(1)
295 #define TXDMA_PCC_INT                  BIT(2)
296 #define TXDMA_TTI_INT                  BIT(3)
297 #define TXDMA_LSO_INT                  BIT(4)
298 #define TXDMA_TPA_INT                  BIT(5)
299 #define TXDMA_SM_INT                   BIT(6)
300         u64 pfc_err_reg;
301         u64 pfc_err_mask;
302         u64 pfc_err_alarm;
303
304         u64 tda_err_reg;
305         u64 tda_err_mask;
306         u64 tda_err_alarm;
307
308         u64 pcc_err_reg;
309 #define PCC_FB_ECC_DB_ERR               vBIT(0xFF, 16, 8)
310 #define PCC_ENABLE_FOUR                 vBIT(0x0F,0,8)
311
312         u64 pcc_err_mask;
313         u64 pcc_err_alarm;
314
315         u64 tti_err_reg;
316         u64 tti_err_mask;
317         u64 tti_err_alarm;
318
319         u64 lso_err_reg;
320         u64 lso_err_mask;
321         u64 lso_err_alarm;
322
323         u64 tpa_err_reg;
324         u64 tpa_err_mask;
325         u64 tpa_err_alarm;
326
327         u64 sm_err_reg;
328         u64 sm_err_mask;
329         u64 sm_err_alarm;
330
331         u8 unused8[0x100 - 0xB8];
332
333 /* TxDMA arbiter */
334         u64 tx_dma_wrap_stat;
335
336 /* Tx FIFO controller */
337 #define X_MAX_FIFOS                        8
338 #define X_FIFO_MAX_LEN                     0x1FFF       /*8191 */
339         u64 tx_fifo_partition_0;
340 #define TX_FIFO_PARTITION_EN               BIT(0)
341 #define TX_FIFO_PARTITION_0_PRI(val)       vBIT(val,5,3)
342 #define TX_FIFO_PARTITION_0_LEN(val)       vBIT(val,19,13)
343 #define TX_FIFO_PARTITION_1_PRI(val)       vBIT(val,37,3)
344 #define TX_FIFO_PARTITION_1_LEN(val)       vBIT(val,51,13  )
345
346         u64 tx_fifo_partition_1;
347 #define TX_FIFO_PARTITION_2_PRI(val)       vBIT(val,5,3)
348 #define TX_FIFO_PARTITION_2_LEN(val)       vBIT(val,19,13)
349 #define TX_FIFO_PARTITION_3_PRI(val)       vBIT(val,37,3)
350 #define TX_FIFO_PARTITION_3_LEN(val)       vBIT(val,51,13)
351
352         u64 tx_fifo_partition_2;
353 #define TX_FIFO_PARTITION_4_PRI(val)       vBIT(val,5,3)
354 #define TX_FIFO_PARTITION_4_LEN(val)       vBIT(val,19,13)
355 #define TX_FIFO_PARTITION_5_PRI(val)       vBIT(val,37,3)
356 #define TX_FIFO_PARTITION_5_LEN(val)       vBIT(val,51,13)
357
358         u64 tx_fifo_partition_3;
359 #define TX_FIFO_PARTITION_6_PRI(val)       vBIT(val,5,3)
360 #define TX_FIFO_PARTITION_6_LEN(val)       vBIT(val,19,13)
361 #define TX_FIFO_PARTITION_7_PRI(val)       vBIT(val,37,3)
362 #define TX_FIFO_PARTITION_7_LEN(val)       vBIT(val,51,13)
363
364 #define TX_FIFO_PARTITION_PRI_0                 0       /* highest */
365 #define TX_FIFO_PARTITION_PRI_1                 1
366 #define TX_FIFO_PARTITION_PRI_2                 2
367 #define TX_FIFO_PARTITION_PRI_3                 3
368 #define TX_FIFO_PARTITION_PRI_4                 4
369 #define TX_FIFO_PARTITION_PRI_5                 5
370 #define TX_FIFO_PARTITION_PRI_6                 6
371 #define TX_FIFO_PARTITION_PRI_7                 7       /* lowest */
372
373         u64 tx_w_round_robin_0;
374         u64 tx_w_round_robin_1;
375         u64 tx_w_round_robin_2;
376         u64 tx_w_round_robin_3;
377         u64 tx_w_round_robin_4;
378
379         u64 tti_command_mem;
380 #define TTI_CMD_MEM_WE                     BIT(7)
381 #define TTI_CMD_MEM_STROBE_NEW_CMD         BIT(15)
382 #define TTI_CMD_MEM_STROBE_BEING_EXECUTED  BIT(15)
383 #define TTI_CMD_MEM_OFFSET(n)              vBIT(n,26,6)
384
385         u64 tti_data1_mem;
386 #define TTI_DATA1_MEM_TX_TIMER_VAL(n)      vBIT(n,6,26)
387 #define TTI_DATA1_MEM_TX_TIMER_AC_CI(n)    vBIT(n,38,2)
388 #define TTI_DATA1_MEM_TX_TIMER_AC_EN       BIT(38)
389 #define TTI_DATA1_MEM_TX_TIMER_CI_EN       BIT(39)
390 #define TTI_DATA1_MEM_TX_URNG_A(n)         vBIT(n,41,7)
391 #define TTI_DATA1_MEM_TX_URNG_B(n)         vBIT(n,49,7)
392 #define TTI_DATA1_MEM_TX_URNG_C(n)         vBIT(n,57,7)
393
394         u64 tti_data2_mem;
395 #define TTI_DATA2_MEM_TX_UFC_A(n)          vBIT(n,0,16)
396 #define TTI_DATA2_MEM_TX_UFC_B(n)          vBIT(n,16,16)
397 #define TTI_DATA2_MEM_TX_UFC_C(n)          vBIT(n,32,16)
398 #define TTI_DATA2_MEM_TX_UFC_D(n)          vBIT(n,48,16)
399
400 /* Tx Protocol assist */
401         u64 tx_pa_cfg;
402 #define TX_PA_CFG_IGNORE_FRM_ERR           BIT(1)
403 #define TX_PA_CFG_IGNORE_SNAP_OUI          BIT(2)
404 #define TX_PA_CFG_IGNORE_LLC_CTRL          BIT(3)
405 #define TX_PA_CFG_IGNORE_L2_ERR                    BIT(6)
406
407 /* Recent add, used only debug purposes. */
408         u64 pcc_enable;
409
410         u8 unused9[0x700 - 0x178];
411
412         u64 txdma_debug_ctrl;
413
414         u8 unused10[0x1800 - 0x1708];
415
416 /* RxDMA Registers */
417         u64 rxdma_int_status;
418         u64 rxdma_int_mask;
419 #define RXDMA_INT_RC_INT_M             BIT(0)
420 #define RXDMA_INT_RPA_INT_M            BIT(1)
421 #define RXDMA_INT_RDA_INT_M            BIT(2)
422 #define RXDMA_INT_RTI_INT_M            BIT(3)
423
424         u64 rda_err_reg;
425         u64 rda_err_mask;
426         u64 rda_err_alarm;
427
428         u64 rc_err_reg;
429         u64 rc_err_mask;
430         u64 rc_err_alarm;
431
432         u64 prc_pcix_err_reg;
433         u64 prc_pcix_err_mask;
434         u64 prc_pcix_err_alarm;
435
436         u64 rpa_err_reg;
437         u64 rpa_err_mask;
438         u64 rpa_err_alarm;
439
440         u64 rti_err_reg;
441         u64 rti_err_mask;
442         u64 rti_err_alarm;
443
444         u8 unused11[0x100 - 0x88];
445
446 /* DMA arbiter */
447         u64 rx_queue_priority;
448 #define RX_QUEUE_0_PRIORITY(val)       vBIT(val,5,3)
449 #define RX_QUEUE_1_PRIORITY(val)       vBIT(val,13,3)
450 #define RX_QUEUE_2_PRIORITY(val)       vBIT(val,21,3)
451 #define RX_QUEUE_3_PRIORITY(val)       vBIT(val,29,3)
452 #define RX_QUEUE_4_PRIORITY(val)       vBIT(val,37,3)
453 #define RX_QUEUE_5_PRIORITY(val)       vBIT(val,45,3)
454 #define RX_QUEUE_6_PRIORITY(val)       vBIT(val,53,3)
455 #define RX_QUEUE_7_PRIORITY(val)       vBIT(val,61,3)
456
457 #define RX_QUEUE_PRI_0                 0        /* highest */
458 #define RX_QUEUE_PRI_1                 1
459 #define RX_QUEUE_PRI_2                 2
460 #define RX_QUEUE_PRI_3                 3
461 #define RX_QUEUE_PRI_4                 4
462 #define RX_QUEUE_PRI_5                 5
463 #define RX_QUEUE_PRI_6                 6
464 #define RX_QUEUE_PRI_7                 7        /* lowest */
465
466         u64 rx_w_round_robin_0;
467         u64 rx_w_round_robin_1;
468         u64 rx_w_round_robin_2;
469         u64 rx_w_round_robin_3;
470         u64 rx_w_round_robin_4;
471
472         /* Per-ring controller regs */
473 #define RX_MAX_RINGS                8
474 #if 0
475 #define RX_MAX_RINGS_SZ             0xFFFF      /* 65536 */
476 #define RX_MIN_RINGS_SZ             0x3F        /* 63 */
477 #endif
478         u64 prc_rxd0_n[RX_MAX_RINGS];
479         u64 prc_ctrl_n[RX_MAX_RINGS];
480 #define PRC_CTRL_RC_ENABLED                    BIT(7)
481 #define PRC_CTRL_RING_MODE                     (BIT(14)|BIT(15))
482 #define PRC_CTRL_RING_MODE_1                   vBIT(0,14,2)
483 #define PRC_CTRL_RING_MODE_3                   vBIT(1,14,2)
484 #define PRC_CTRL_RING_MODE_5                   vBIT(2,14,2)
485 #define PRC_CTRL_RING_MODE_x                   vBIT(3,14,2)
486 #define PRC_CTRL_NO_SNOOP                      (BIT(22)|BIT(23))
487 #define PRC_CTRL_NO_SNOOP_DESC                 BIT(22)
488 #define PRC_CTRL_NO_SNOOP_BUFF                 BIT(23)
489 #define PRC_CTRL_BIMODAL_INTERRUPT             BIT(37)
490 #define PRC_CTRL_RXD_BACKOFF_INTERVAL(val)     vBIT(val,40,24)
491
492         u64 prc_alarm_action;
493 #define PRC_ALARM_ACTION_RR_R0_STOP            BIT(3)
494 #define PRC_ALARM_ACTION_RW_R0_STOP            BIT(7)
495 #define PRC_ALARM_ACTION_RR_R1_STOP            BIT(11)
496 #define PRC_ALARM_ACTION_RW_R1_STOP            BIT(15)
497 #define PRC_ALARM_ACTION_RR_R2_STOP            BIT(19)
498 #define PRC_ALARM_ACTION_RW_R2_STOP            BIT(23)
499 #define PRC_ALARM_ACTION_RR_R3_STOP            BIT(27)
500 #define PRC_ALARM_ACTION_RW_R3_STOP            BIT(31)
501 #define PRC_ALARM_ACTION_RR_R4_STOP            BIT(35)
502 #define PRC_ALARM_ACTION_RW_R4_STOP            BIT(39)
503 #define PRC_ALARM_ACTION_RR_R5_STOP            BIT(43)
504 #define PRC_ALARM_ACTION_RW_R5_STOP            BIT(47)
505 #define PRC_ALARM_ACTION_RR_R6_STOP            BIT(51)
506 #define PRC_ALARM_ACTION_RW_R6_STOP            BIT(55)
507 #define PRC_ALARM_ACTION_RR_R7_STOP            BIT(59)
508 #define PRC_ALARM_ACTION_RW_R7_STOP            BIT(63)
509
510 /* Receive traffic interrupts */
511         u64 rti_command_mem;
512 #define RTI_CMD_MEM_WE                          BIT(7)
513 #define RTI_CMD_MEM_STROBE                      BIT(15)
514 #define RTI_CMD_MEM_STROBE_NEW_CMD              BIT(15)
515 #define RTI_CMD_MEM_STROBE_CMD_BEING_EXECUTED   BIT(15)
516 #define RTI_CMD_MEM_OFFSET(n)                   vBIT(n,29,3)
517
518         u64 rti_data1_mem;
519 #define RTI_DATA1_MEM_RX_TIMER_VAL(n)      vBIT(n,3,29)
520 #define RTI_DATA1_MEM_RX_TIMER_AC_EN       BIT(38)
521 #define RTI_DATA1_MEM_RX_TIMER_CI_EN       BIT(39)
522 #define RTI_DATA1_MEM_RX_URNG_A(n)         vBIT(n,41,7)
523 #define RTI_DATA1_MEM_RX_URNG_B(n)         vBIT(n,49,7)
524 #define RTI_DATA1_MEM_RX_URNG_C(n)         vBIT(n,57,7)
525
526         u64 rti_data2_mem;
527 #define RTI_DATA2_MEM_RX_UFC_A(n)          vBIT(n,0,16)
528 #define RTI_DATA2_MEM_RX_UFC_B(n)          vBIT(n,16,16)
529 #define RTI_DATA2_MEM_RX_UFC_C(n)          vBIT(n,32,16)
530 #define RTI_DATA2_MEM_RX_UFC_D(n)          vBIT(n,48,16)
531
532         u64 rx_pa_cfg;
533 #define RX_PA_CFG_IGNORE_FRM_ERR           BIT(1)
534 #define RX_PA_CFG_IGNORE_SNAP_OUI          BIT(2)
535 #define RX_PA_CFG_IGNORE_LLC_CTRL          BIT(3)
536 #define RX_PA_CFG_IGNORE_L2_ERR            BIT(6)
537
538         u8 unused12[0x700 - 0x1D8];
539
540         u64 rxdma_debug_ctrl;
541
542         u8 unused13[0x2000 - 0x1f08];
543
544 /* Media Access Controller Register */
545         u64 mac_int_status;
546         u64 mac_int_mask;
547 #define MAC_INT_STATUS_TMAC_INT            BIT(0)
548 #define MAC_INT_STATUS_RMAC_INT            BIT(1)
549
550         u64 mac_tmac_err_reg;
551 #define TMAC_ERR_REG_TMAC_ECC_DB_ERR       BIT(15)
552 #define TMAC_ERR_REG_TMAC_TX_BUF_OVRN      BIT(23)
553 #define TMAC_ERR_REG_TMAC_TX_CRI_ERR       BIT(31)
554         u64 mac_tmac_err_mask;
555         u64 mac_tmac_err_alarm;
556
557         u64 mac_rmac_err_reg;
558 #define RMAC_ERR_REG_RX_BUFF_OVRN          BIT(0)
559 #define RMAC_ERR_REG_RTS_ECC_DB_ERR        BIT(14)
560 #define RMAC_ERR_REG_ECC_DB_ERR            BIT(15)
561 #define RMAC_LINK_STATE_CHANGE_INT         BIT(31)
562         u64 mac_rmac_err_mask;
563         u64 mac_rmac_err_alarm;
564
565         u8 unused14[0x100 - 0x40];
566
567         u64 mac_cfg;
568 #define MAC_CFG_TMAC_ENABLE             BIT(0)
569 #define MAC_CFG_RMAC_ENABLE             BIT(1)
570 #define MAC_CFG_LAN_NOT_WAN             BIT(2)
571 #define MAC_CFG_TMAC_LOOPBACK           BIT(3)
572 #define MAC_CFG_TMAC_APPEND_PAD         BIT(4)
573 #define MAC_CFG_RMAC_STRIP_FCS          BIT(5)
574 #define MAC_CFG_RMAC_STRIP_PAD          BIT(6)
575 #define MAC_CFG_RMAC_PROM_ENABLE        BIT(7)
576 #define MAC_RMAC_DISCARD_PFRM           BIT(8)
577 #define MAC_RMAC_BCAST_ENABLE           BIT(9)
578 #define MAC_RMAC_ALL_ADDR_ENABLE        BIT(10)
579 #define MAC_RMAC_INVLD_IPG_THR(val)     vBIT(val,16,8)
580
581         u64 tmac_avg_ipg;
582 #define TMAC_AVG_IPG(val)           vBIT(val,0,8)
583
584         u64 rmac_max_pyld_len;
585 #define RMAC_MAX_PYLD_LEN(val)      vBIT(val,2,14)
586 #define RMAC_MAX_PYLD_LEN_DEF       vBIT(1500,2,14)
587 #define RMAC_MAX_PYLD_LEN_JUMBO_DEF vBIT(9600,2,14)
588
589         u64 rmac_err_cfg;
590 #define RMAC_ERR_FCS                    BIT(0)
591 #define RMAC_ERR_FCS_ACCEPT             BIT(1)
592 #define RMAC_ERR_TOO_LONG               BIT(1)
593 #define RMAC_ERR_TOO_LONG_ACCEPT        BIT(1)
594 #define RMAC_ERR_RUNT                   BIT(2)
595 #define RMAC_ERR_RUNT_ACCEPT            BIT(2)
596 #define RMAC_ERR_LEN_MISMATCH           BIT(3)
597 #define RMAC_ERR_LEN_MISMATCH_ACCEPT    BIT(3)
598
599         u64 rmac_cfg_key;
600 #define RMAC_CFG_KEY(val)               vBIT(val,0,16)
601
602 #define MAX_MAC_ADDRESSES           16
603 #define MAX_MC_ADDRESSES            32  /* Multicast addresses */
604 #define MAC_MAC_ADDR_START_OFFSET   0
605 #define MAC_MC_ADDR_START_OFFSET    16
606 #define MAC_MC_ALL_MC_ADDR_OFFSET   63  /* enables all multicast pkts */
607         u64 rmac_addr_cmd_mem;
608 #define RMAC_ADDR_CMD_MEM_WE                    BIT(7)
609 #define RMAC_ADDR_CMD_MEM_RD                    0
610 #define RMAC_ADDR_CMD_MEM_STROBE_NEW_CMD        BIT(15)
611 #define RMAC_ADDR_CMD_MEM_STROBE_CMD_EXECUTING  BIT(15)
612 #define RMAC_ADDR_CMD_MEM_OFFSET(n)             vBIT(n,26,6)
613
614         u64 rmac_addr_data0_mem;
615 #define RMAC_ADDR_DATA0_MEM_ADDR(n)    vBIT(n,0,48)
616 #define RMAC_ADDR_DATA0_MEM_USER       BIT(48)
617
618         u64 rmac_addr_data1_mem;
619 #define RMAC_ADDR_DATA1_MEM_MASK(n)    vBIT(n,0,48)
620
621         u8 unused15[0x8];
622
623 /*
624         u64 rmac_addr_cfg;
625 #define RMAC_ADDR_UCASTn_EN(n)     mBIT(0)_n(n)
626 #define RMAC_ADDR_MCASTn_EN(n)     mBIT(0)_n(n)
627 #define RMAC_ADDR_BCAST_EN         vBIT(0)_48 
628 #define RMAC_ADDR_ALL_ADDR_EN      vBIT(0)_49 
629 */
630         u64 tmac_ipg_cfg;
631
632         u64 rmac_pause_cfg;
633 #define RMAC_PAUSE_GEN             BIT(0)
634 #define RMAC_PAUSE_GEN_ENABLE      BIT(0)
635 #define RMAC_PAUSE_RX              BIT(1)
636 #define RMAC_PAUSE_RX_ENABLE       BIT(1)
637 #define RMAC_PAUSE_HG_PTIME_DEF    vBIT(0xFFFF,16,16)
638 #define RMAC_PAUSE_HG_PTIME(val)    vBIT(val,16,16)
639
640         u64 rmac_red_cfg;
641
642         u64 rmac_red_rate_q0q3;
643         u64 rmac_red_rate_q4q7;
644
645         u64 mac_link_util;
646 #define MAC_TX_LINK_UTIL           vBIT(0xFE,1,7)
647 #define MAC_TX_LINK_UTIL_DISABLE   vBIT(0xF, 8,4)
648 #define MAC_TX_LINK_UTIL_VAL( n )  vBIT(n,8,4)
649 #define MAC_RX_LINK_UTIL           vBIT(0xFE,33,7)
650 #define MAC_RX_LINK_UTIL_DISABLE   vBIT(0xF,40,4)
651 #define MAC_RX_LINK_UTIL_VAL( n )  vBIT(n,40,4)
652
653 #define MAC_LINK_UTIL_DISABLE      MAC_TX_LINK_UTIL_DISABLE | \
654                                    MAC_RX_LINK_UTIL_DISABLE
655
656         u64 rmac_invalid_ipg;
657
658 /* rx traffic steering */
659 #define MAC_RTS_FRM_LEN_SET(len)        vBIT(len,2,14)
660         u64 rts_frm_len_n[8];
661
662         u64 rts_qos_steering;
663
664 #define MAX_DIX_MAP                         4
665         u64 rts_dix_map_n[MAX_DIX_MAP];
666 #define RTS_DIX_MAP_ETYPE(val)             vBIT(val,0,16)
667 #define RTS_DIX_MAP_SCW(val)               BIT(val,21)
668
669         u64 rts_q_alternates;
670         u64 rts_default_q;
671
672         u64 rts_ctrl;
673 #define RTS_CTRL_IGNORE_SNAP_OUI           BIT(2)
674 #define RTS_CTRL_IGNORE_LLC_CTRL           BIT(3)
675
676         u64 rts_pn_cam_ctrl;
677 #define RTS_PN_CAM_CTRL_WE                 BIT(7)
678 #define RTS_PN_CAM_CTRL_STROBE_NEW_CMD     BIT(15)
679 #define RTS_PN_CAM_CTRL_STROBE_BEING_EXECUTED   BIT(15)
680 #define RTS_PN_CAM_CTRL_OFFSET(n)          vBIT(n,24,8)
681         u64 rts_pn_cam_data;
682 #define RTS_PN_CAM_DATA_TCP_SELECT         BIT(7)
683 #define RTS_PN_CAM_DATA_PORT(val)          vBIT(val,8,16)
684 #define RTS_PN_CAM_DATA_SCW(val)           vBIT(val,24,8)
685
686         u64 rts_ds_mem_ctrl;
687 #define RTS_DS_MEM_CTRL_WE                 BIT(7)
688 #define RTS_DS_MEM_CTRL_STROBE_NEW_CMD     BIT(15)
689 #define RTS_DS_MEM_CTRL_STROBE_CMD_BEING_EXECUTED   BIT(15)
690 #define RTS_DS_MEM_CTRL_OFFSET(n)          vBIT(n,26,6)
691         u64 rts_ds_mem_data;
692 #define RTS_DS_MEM_DATA(n)                 vBIT(n,0,8)
693
694         u8 unused16[0x700 - 0x220];
695
696         u64 mac_debug_ctrl;
697 #define MAC_DBG_ACTIVITY_VALUE             0x411040400000000ULL
698
699         u8 unused17[0x2800 - 0x2708];
700
701 /* memory controller registers */
702         u64 mc_int_status;
703 #define MC_INT_STATUS_MC_INT               BIT(0)
704         u64 mc_int_mask;
705 #define MC_INT_MASK_MC_INT                 BIT(0)
706
707         u64 mc_err_reg;
708 #define MC_ERR_REG_ECC_DB_ERR_L            BIT(14)
709 #define MC_ERR_REG_ECC_DB_ERR_U            BIT(15)
710 #define MC_ERR_REG_MIRI_CRI_ERR_0          BIT(22)
711 #define MC_ERR_REG_MIRI_CRI_ERR_1          BIT(23)
712 #define MC_ERR_REG_SM_ERR                  BIT(31)
713 #define MC_ERR_REG_ECC_ALL_SNG             (BIT(6) | \
714                                         BIT(7) | BIT(17) | BIT(19))
715 #define MC_ERR_REG_ECC_ALL_DBL             (BIT(14) | \
716                                         BIT(15) | BIT(18) | BIT(20))
717         u64 mc_err_mask;
718         u64 mc_err_alarm;
719
720         u8 unused18[0x100 - 0x28];
721
722 /* MC configuration */
723         u64 rx_queue_cfg;
724 #define RX_QUEUE_CFG_Q0_SZ(n)              vBIT(n,0,8)
725 #define RX_QUEUE_CFG_Q1_SZ(n)              vBIT(n,8,8)
726 #define RX_QUEUE_CFG_Q2_SZ(n)              vBIT(n,16,8)
727 #define RX_QUEUE_CFG_Q3_SZ(n)              vBIT(n,24,8)
728 #define RX_QUEUE_CFG_Q4_SZ(n)              vBIT(n,32,8)
729 #define RX_QUEUE_CFG_Q5_SZ(n)              vBIT(n,40,8)
730 #define RX_QUEUE_CFG_Q6_SZ(n)              vBIT(n,48,8)
731 #define RX_QUEUE_CFG_Q7_SZ(n)              vBIT(n,56,8)
732
733         u64 mc_rldram_mrs;
734 #define MC_RLDRAM_QUEUE_SIZE_ENABLE                     BIT(39)
735 #define MC_RLDRAM_MRS_ENABLE                            BIT(47)
736
737         u64 mc_rldram_interleave;
738
739         u64 mc_pause_thresh_q0q3;
740         u64 mc_pause_thresh_q4q7;
741
742         u64 mc_red_thresh_q[8];
743
744         u8 unused19[0x200 - 0x168];
745         u64 mc_rldram_ref_per;
746         u8 unused20[0x220 - 0x208];
747         u64 mc_rldram_test_ctrl;
748 #define MC_RLDRAM_TEST_MODE             BIT(47)
749 #define MC_RLDRAM_TEST_WRITE    BIT(7)
750 #define MC_RLDRAM_TEST_GO               BIT(15)
751 #define MC_RLDRAM_TEST_DONE             BIT(23)
752 #define MC_RLDRAM_TEST_PASS             BIT(31)
753
754         u8 unused21[0x240 - 0x228];
755         u64 mc_rldram_test_add;
756         u8 unused22[0x260 - 0x248];
757         u64 mc_rldram_test_d0;
758         u8 unused23[0x280 - 0x268];
759         u64 mc_rldram_test_d1;
760         u8 unused24[0x300 - 0x288];
761         u64 mc_rldram_test_d2;
762
763         u8 unused24_1[0x360 - 0x308];
764         u64 mc_rldram_ctrl;
765 #define MC_RLDRAM_ENABLE_ODT            BIT(7)
766
767         u8 unused24_2[0x640 - 0x368];
768         u64 mc_rldram_ref_per_herc;
769 #define MC_RLDRAM_SET_REF_PERIOD(val)   vBIT(val, 0, 16)
770
771         u8 unused24_3[0x660 - 0x648];
772         u64 mc_rldram_mrs_herc;
773
774         u8 unused25[0x700 - 0x668];
775         u64 mc_debug_ctrl;
776
777         u8 unused26[0x3000 - 0x2f08];
778
779 /* XGXG */
780         /* XGXS control registers */
781
782         u64 xgxs_int_status;
783 #define XGXS_INT_STATUS_TXGXS              BIT(0)
784 #define XGXS_INT_STATUS_RXGXS              BIT(1)
785         u64 xgxs_int_mask;
786 #define XGXS_INT_MASK_TXGXS                BIT(0)
787 #define XGXS_INT_MASK_RXGXS                BIT(1)
788
789         u64 xgxs_txgxs_err_reg;
790 #define TXGXS_ECC_DB_ERR                   BIT(15)
791         u64 xgxs_txgxs_err_mask;
792         u64 xgxs_txgxs_err_alarm;
793
794         u64 xgxs_rxgxs_err_reg;
795         u64 xgxs_rxgxs_err_mask;
796         u64 xgxs_rxgxs_err_alarm;
797
798         u8 unused27[0x100 - 0x40];
799
800         u64 xgxs_cfg;
801         u64 xgxs_status;
802
803         u64 xgxs_cfg_key;
804         u64 xgxs_efifo_cfg;     /* CHANGED */
805         u64 rxgxs_ber_0;        /* CHANGED */
806         u64 rxgxs_ber_1;        /* CHANGED */
807
808 } XENA_dev_config_t;
809
810 #define XENA_REG_SPACE  sizeof(XENA_dev_config_t)
811 #define XENA_EEPROM_SPACE (0x01 << 11)
812
813 #endif                          /* _REGS_H */