net: convert multicast list to list_head
[linux-2.6.git] / drivers / net / ks8851_mll.c
1 /**
2  * drivers/net/ks8851_mll.c
3  * Copyright (c) 2009 Micrel Inc.
4  *
5  * This program is free software; you can redistribute it and/or modify
6  * it under the terms of the GNU General Public License version 2 as
7  * published by the Free Software Foundation.
8  *
9  * This program is distributed in the hope that it will be useful,
10  * but WITHOUT ANY WARRANTY; without even the implied warranty of
11  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
12  * GNU General Public License for more details.
13  *
14  * You should have received a copy of the GNU General Public License
15  * along with this program; if not, write to the Free Software
16  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
17  */
18
19 /**
20  * Supports:
21  * KS8851 16bit MLL chip from Micrel Inc.
22  */
23
24 #define pr_fmt(fmt) KBUILD_MODNAME ": " fmt
25
26 #include <linux/module.h>
27 #include <linux/kernel.h>
28 #include <linux/netdevice.h>
29 #include <linux/etherdevice.h>
30 #include <linux/ethtool.h>
31 #include <linux/cache.h>
32 #include <linux/crc32.h>
33 #include <linux/mii.h>
34 #include <linux/platform_device.h>
35 #include <linux/delay.h>
36
37 #define DRV_NAME        "ks8851_mll"
38
39 static u8 KS_DEFAULT_MAC_ADDRESS[] = { 0x00, 0x10, 0xA1, 0x86, 0x95, 0x11 };
40 #define MAX_RECV_FRAMES                 32
41 #define MAX_BUF_SIZE                    2048
42 #define TX_BUF_SIZE                     2000
43 #define RX_BUF_SIZE                     2000
44
45 #define KS_CCR                          0x08
46 #define CCR_EEPROM                      (1 << 9)
47 #define CCR_SPI                         (1 << 8)
48 #define CCR_8BIT                        (1 << 7)
49 #define CCR_16BIT                       (1 << 6)
50 #define CCR_32BIT                       (1 << 5)
51 #define CCR_SHARED                      (1 << 4)
52 #define CCR_32PIN                       (1 << 0)
53
54 /* MAC address registers */
55 #define KS_MARL                         0x10
56 #define KS_MARM                         0x12
57 #define KS_MARH                         0x14
58
59 #define KS_OBCR                         0x20
60 #define OBCR_ODS_16MA                   (1 << 6)
61
62 #define KS_EEPCR                        0x22
63 #define EEPCR_EESA                      (1 << 4)
64 #define EEPCR_EESB                      (1 << 3)
65 #define EEPCR_EEDO                      (1 << 2)
66 #define EEPCR_EESCK                     (1 << 1)
67 #define EEPCR_EECS                      (1 << 0)
68
69 #define KS_MBIR                         0x24
70 #define MBIR_TXMBF                      (1 << 12)
71 #define MBIR_TXMBFA                     (1 << 11)
72 #define MBIR_RXMBF                      (1 << 4)
73 #define MBIR_RXMBFA                     (1 << 3)
74
75 #define KS_GRR                          0x26
76 #define GRR_QMU                         (1 << 1)
77 #define GRR_GSR                         (1 << 0)
78
79 #define KS_WFCR                         0x2A
80 #define WFCR_MPRXE                      (1 << 7)
81 #define WFCR_WF3E                       (1 << 3)
82 #define WFCR_WF2E                       (1 << 2)
83 #define WFCR_WF1E                       (1 << 1)
84 #define WFCR_WF0E                       (1 << 0)
85
86 #define KS_WF0CRC0                      0x30
87 #define KS_WF0CRC1                      0x32
88 #define KS_WF0BM0                       0x34
89 #define KS_WF0BM1                       0x36
90 #define KS_WF0BM2                       0x38
91 #define KS_WF0BM3                       0x3A
92
93 #define KS_WF1CRC0                      0x40
94 #define KS_WF1CRC1                      0x42
95 #define KS_WF1BM0                       0x44
96 #define KS_WF1BM1                       0x46
97 #define KS_WF1BM2                       0x48
98 #define KS_WF1BM3                       0x4A
99
100 #define KS_WF2CRC0                      0x50
101 #define KS_WF2CRC1                      0x52
102 #define KS_WF2BM0                       0x54
103 #define KS_WF2BM1                       0x56
104 #define KS_WF2BM2                       0x58
105 #define KS_WF2BM3                       0x5A
106
107 #define KS_WF3CRC0                      0x60
108 #define KS_WF3CRC1                      0x62
109 #define KS_WF3BM0                       0x64
110 #define KS_WF3BM1                       0x66
111 #define KS_WF3BM2                       0x68
112 #define KS_WF3BM3                       0x6A
113
114 #define KS_TXCR                         0x70
115 #define TXCR_TCGICMP                    (1 << 8)
116 #define TXCR_TCGUDP                     (1 << 7)
117 #define TXCR_TCGTCP                     (1 << 6)
118 #define TXCR_TCGIP                      (1 << 5)
119 #define TXCR_FTXQ                       (1 << 4)
120 #define TXCR_TXFCE                      (1 << 3)
121 #define TXCR_TXPE                       (1 << 2)
122 #define TXCR_TXCRC                      (1 << 1)
123 #define TXCR_TXE                        (1 << 0)
124
125 #define KS_TXSR                         0x72
126 #define TXSR_TXLC                       (1 << 13)
127 #define TXSR_TXMC                       (1 << 12)
128 #define TXSR_TXFID_MASK                 (0x3f << 0)
129 #define TXSR_TXFID_SHIFT                (0)
130 #define TXSR_TXFID_GET(_v)              (((_v) >> 0) & 0x3f)
131
132
133 #define KS_RXCR1                        0x74
134 #define RXCR1_FRXQ                      (1 << 15)
135 #define RXCR1_RXUDPFCC                  (1 << 14)
136 #define RXCR1_RXTCPFCC                  (1 << 13)
137 #define RXCR1_RXIPFCC                   (1 << 12)
138 #define RXCR1_RXPAFMA                   (1 << 11)
139 #define RXCR1_RXFCE                     (1 << 10)
140 #define RXCR1_RXEFE                     (1 << 9)
141 #define RXCR1_RXMAFMA                   (1 << 8)
142 #define RXCR1_RXBE                      (1 << 7)
143 #define RXCR1_RXME                      (1 << 6)
144 #define RXCR1_RXUE                      (1 << 5)
145 #define RXCR1_RXAE                      (1 << 4)
146 #define RXCR1_RXINVF                    (1 << 1)
147 #define RXCR1_RXE                       (1 << 0)
148 #define RXCR1_FILTER_MASK               (RXCR1_RXINVF | RXCR1_RXAE | \
149                                          RXCR1_RXMAFMA | RXCR1_RXPAFMA)
150
151 #define KS_RXCR2                        0x76
152 #define RXCR2_SRDBL_MASK                (0x7 << 5)
153 #define RXCR2_SRDBL_SHIFT               (5)
154 #define RXCR2_SRDBL_4B                  (0x0 << 5)
155 #define RXCR2_SRDBL_8B                  (0x1 << 5)
156 #define RXCR2_SRDBL_16B                 (0x2 << 5)
157 #define RXCR2_SRDBL_32B                 (0x3 << 5)
158 /* #define RXCR2_SRDBL_FRAME            (0x4 << 5) */
159 #define RXCR2_IUFFP                     (1 << 4)
160 #define RXCR2_RXIUFCEZ                  (1 << 3)
161 #define RXCR2_UDPLFE                    (1 << 2)
162 #define RXCR2_RXICMPFCC                 (1 << 1)
163 #define RXCR2_RXSAF                     (1 << 0)
164
165 #define KS_TXMIR                        0x78
166
167 #define KS_RXFHSR                       0x7C
168 #define RXFSHR_RXFV                     (1 << 15)
169 #define RXFSHR_RXICMPFCS                (1 << 13)
170 #define RXFSHR_RXIPFCS                  (1 << 12)
171 #define RXFSHR_RXTCPFCS                 (1 << 11)
172 #define RXFSHR_RXUDPFCS                 (1 << 10)
173 #define RXFSHR_RXBF                     (1 << 7)
174 #define RXFSHR_RXMF                     (1 << 6)
175 #define RXFSHR_RXUF                     (1 << 5)
176 #define RXFSHR_RXMR                     (1 << 4)
177 #define RXFSHR_RXFT                     (1 << 3)
178 #define RXFSHR_RXFTL                    (1 << 2)
179 #define RXFSHR_RXRF                     (1 << 1)
180 #define RXFSHR_RXCE                     (1 << 0)
181 #define RXFSHR_ERR                      (RXFSHR_RXCE | RXFSHR_RXRF |\
182                                         RXFSHR_RXFTL | RXFSHR_RXMR |\
183                                         RXFSHR_RXICMPFCS | RXFSHR_RXIPFCS |\
184                                         RXFSHR_RXTCPFCS)
185 #define KS_RXFHBCR                      0x7E
186 #define RXFHBCR_CNT_MASK                0x0FFF
187
188 #define KS_TXQCR                        0x80
189 #define TXQCR_AETFE                     (1 << 2)
190 #define TXQCR_TXQMAM                    (1 << 1)
191 #define TXQCR_METFE                     (1 << 0)
192
193 #define KS_RXQCR                        0x82
194 #define RXQCR_RXDTTS                    (1 << 12)
195 #define RXQCR_RXDBCTS                   (1 << 11)
196 #define RXQCR_RXFCTS                    (1 << 10)
197 #define RXQCR_RXIPHTOE                  (1 << 9)
198 #define RXQCR_RXDTTE                    (1 << 7)
199 #define RXQCR_RXDBCTE                   (1 << 6)
200 #define RXQCR_RXFCTE                    (1 << 5)
201 #define RXQCR_ADRFE                     (1 << 4)
202 #define RXQCR_SDA                       (1 << 3)
203 #define RXQCR_RRXEF                     (1 << 0)
204 #define RXQCR_CMD_CNTL                  (RXQCR_RXFCTE|RXQCR_ADRFE)
205
206 #define KS_TXFDPR                       0x84
207 #define TXFDPR_TXFPAI                   (1 << 14)
208 #define TXFDPR_TXFP_MASK                (0x7ff << 0)
209 #define TXFDPR_TXFP_SHIFT               (0)
210
211 #define KS_RXFDPR                       0x86
212 #define RXFDPR_RXFPAI                   (1 << 14)
213
214 #define KS_RXDTTR                       0x8C
215 #define KS_RXDBCTR                      0x8E
216
217 #define KS_IER                          0x90
218 #define KS_ISR                          0x92
219 #define IRQ_LCI                         (1 << 15)
220 #define IRQ_TXI                         (1 << 14)
221 #define IRQ_RXI                         (1 << 13)
222 #define IRQ_RXOI                        (1 << 11)
223 #define IRQ_TXPSI                       (1 << 9)
224 #define IRQ_RXPSI                       (1 << 8)
225 #define IRQ_TXSAI                       (1 << 6)
226 #define IRQ_RXWFDI                      (1 << 5)
227 #define IRQ_RXMPDI                      (1 << 4)
228 #define IRQ_LDI                         (1 << 3)
229 #define IRQ_EDI                         (1 << 2)
230 #define IRQ_SPIBEI                      (1 << 1)
231 #define IRQ_DEDI                        (1 << 0)
232
233 #define KS_RXFCTR                       0x9C
234 #define RXFCTR_THRESHOLD_MASK           0x00FF
235
236 #define KS_RXFC                         0x9D
237 #define RXFCTR_RXFC_MASK                (0xff << 8)
238 #define RXFCTR_RXFC_SHIFT               (8)
239 #define RXFCTR_RXFC_GET(_v)             (((_v) >> 8) & 0xff)
240 #define RXFCTR_RXFCT_MASK               (0xff << 0)
241 #define RXFCTR_RXFCT_SHIFT              (0)
242
243 #define KS_TXNTFSR                      0x9E
244
245 #define KS_MAHTR0                       0xA0
246 #define KS_MAHTR1                       0xA2
247 #define KS_MAHTR2                       0xA4
248 #define KS_MAHTR3                       0xA6
249
250 #define KS_FCLWR                        0xB0
251 #define KS_FCHWR                        0xB2
252 #define KS_FCOWR                        0xB4
253
254 #define KS_CIDER                        0xC0
255 #define CIDER_ID                        0x8870
256 #define CIDER_REV_MASK                  (0x7 << 1)
257 #define CIDER_REV_SHIFT                 (1)
258 #define CIDER_REV_GET(_v)               (((_v) >> 1) & 0x7)
259
260 #define KS_CGCR                         0xC6
261 #define KS_IACR                         0xC8
262 #define IACR_RDEN                       (1 << 12)
263 #define IACR_TSEL_MASK                  (0x3 << 10)
264 #define IACR_TSEL_SHIFT                 (10)
265 #define IACR_TSEL_MIB                   (0x3 << 10)
266 #define IACR_ADDR_MASK                  (0x1f << 0)
267 #define IACR_ADDR_SHIFT                 (0)
268
269 #define KS_IADLR                        0xD0
270 #define KS_IAHDR                        0xD2
271
272 #define KS_PMECR                        0xD4
273 #define PMECR_PME_DELAY                 (1 << 14)
274 #define PMECR_PME_POL                   (1 << 12)
275 #define PMECR_WOL_WAKEUP                (1 << 11)
276 #define PMECR_WOL_MAGICPKT              (1 << 10)
277 #define PMECR_WOL_LINKUP                (1 << 9)
278 #define PMECR_WOL_ENERGY                (1 << 8)
279 #define PMECR_AUTO_WAKE_EN              (1 << 7)
280 #define PMECR_WAKEUP_NORMAL             (1 << 6)
281 #define PMECR_WKEVT_MASK                (0xf << 2)
282 #define PMECR_WKEVT_SHIFT               (2)
283 #define PMECR_WKEVT_GET(_v)             (((_v) >> 2) & 0xf)
284 #define PMECR_WKEVT_ENERGY              (0x1 << 2)
285 #define PMECR_WKEVT_LINK                (0x2 << 2)
286 #define PMECR_WKEVT_MAGICPKT            (0x4 << 2)
287 #define PMECR_WKEVT_FRAME               (0x8 << 2)
288 #define PMECR_PM_MASK                   (0x3 << 0)
289 #define PMECR_PM_SHIFT                  (0)
290 #define PMECR_PM_NORMAL                 (0x0 << 0)
291 #define PMECR_PM_ENERGY                 (0x1 << 0)
292 #define PMECR_PM_SOFTDOWN               (0x2 << 0)
293 #define PMECR_PM_POWERSAVE              (0x3 << 0)
294
295 /* Standard MII PHY data */
296 #define KS_P1MBCR                       0xE4
297 #define P1MBCR_FORCE_FDX                (1 << 8)
298
299 #define KS_P1MBSR                       0xE6
300 #define P1MBSR_AN_COMPLETE              (1 << 5)
301 #define P1MBSR_AN_CAPABLE               (1 << 3)
302 #define P1MBSR_LINK_UP                  (1 << 2)
303
304 #define KS_PHY1ILR                      0xE8
305 #define KS_PHY1IHR                      0xEA
306 #define KS_P1ANAR                       0xEC
307 #define KS_P1ANLPR                      0xEE
308
309 #define KS_P1SCLMD                      0xF4
310 #define P1SCLMD_LEDOFF                  (1 << 15)
311 #define P1SCLMD_TXIDS                   (1 << 14)
312 #define P1SCLMD_RESTARTAN               (1 << 13)
313 #define P1SCLMD_DISAUTOMDIX             (1 << 10)
314 #define P1SCLMD_FORCEMDIX               (1 << 9)
315 #define P1SCLMD_AUTONEGEN               (1 << 7)
316 #define P1SCLMD_FORCE100                (1 << 6)
317 #define P1SCLMD_FORCEFDX                (1 << 5)
318 #define P1SCLMD_ADV_FLOW                (1 << 4)
319 #define P1SCLMD_ADV_100BT_FDX           (1 << 3)
320 #define P1SCLMD_ADV_100BT_HDX           (1 << 2)
321 #define P1SCLMD_ADV_10BT_FDX            (1 << 1)
322 #define P1SCLMD_ADV_10BT_HDX            (1 << 0)
323
324 #define KS_P1CR                         0xF6
325 #define P1CR_HP_MDIX                    (1 << 15)
326 #define P1CR_REV_POL                    (1 << 13)
327 #define P1CR_OP_100M                    (1 << 10)
328 #define P1CR_OP_FDX                     (1 << 9)
329 #define P1CR_OP_MDI                     (1 << 7)
330 #define P1CR_AN_DONE                    (1 << 6)
331 #define P1CR_LINK_GOOD                  (1 << 5)
332 #define P1CR_PNTR_FLOW                  (1 << 4)
333 #define P1CR_PNTR_100BT_FDX             (1 << 3)
334 #define P1CR_PNTR_100BT_HDX             (1 << 2)
335 #define P1CR_PNTR_10BT_FDX              (1 << 1)
336 #define P1CR_PNTR_10BT_HDX              (1 << 0)
337
338 /* TX Frame control */
339
340 #define TXFR_TXIC                       (1 << 15)
341 #define TXFR_TXFID_MASK                 (0x3f << 0)
342 #define TXFR_TXFID_SHIFT                (0)
343
344 #define KS_P1SR                         0xF8
345 #define P1SR_HP_MDIX                    (1 << 15)
346 #define P1SR_REV_POL                    (1 << 13)
347 #define P1SR_OP_100M                    (1 << 10)
348 #define P1SR_OP_FDX                     (1 << 9)
349 #define P1SR_OP_MDI                     (1 << 7)
350 #define P1SR_AN_DONE                    (1 << 6)
351 #define P1SR_LINK_GOOD                  (1 << 5)
352 #define P1SR_PNTR_FLOW                  (1 << 4)
353 #define P1SR_PNTR_100BT_FDX             (1 << 3)
354 #define P1SR_PNTR_100BT_HDX             (1 << 2)
355 #define P1SR_PNTR_10BT_FDX              (1 << 1)
356 #define P1SR_PNTR_10BT_HDX              (1 << 0)
357
358 #define ENUM_BUS_NONE                   0
359 #define ENUM_BUS_8BIT                   1
360 #define ENUM_BUS_16BIT                  2
361 #define ENUM_BUS_32BIT                  3
362
363 #define MAX_MCAST_LST                   32
364 #define HW_MCAST_SIZE                   8
365
366 /**
367  * union ks_tx_hdr - tx header data
368  * @txb: The header as bytes
369  * @txw: The header as 16bit, little-endian words
370  *
371  * A dual representation of the tx header data to allow
372  * access to individual bytes, and to allow 16bit accesses
373  * with 16bit alignment.
374  */
375 union ks_tx_hdr {
376         u8      txb[4];
377         __le16  txw[2];
378 };
379
380 /**
381  * struct ks_net - KS8851 driver private data
382  * @net_device  : The network device we're bound to
383  * @hw_addr     : start address of data register.
384  * @hw_addr_cmd : start address of command register.
385  * @txh         : temporaly buffer to save status/length.
386  * @lock        : Lock to ensure that the device is not accessed when busy.
387  * @pdev        : Pointer to platform device.
388  * @mii         : The MII state information for the mii calls.
389  * @frame_head_info     : frame header information for multi-pkt rx.
390  * @statelock   : Lock on this structure for tx list.
391  * @msg_enable  : The message flags controlling driver output (see ethtool).
392  * @frame_cnt   : number of frames received.
393  * @bus_width   : i/o bus width.
394  * @irq         : irq number assigned to this device.
395  * @rc_rxqcr    : Cached copy of KS_RXQCR.
396  * @rc_txcr     : Cached copy of KS_TXCR.
397  * @rc_ier      : Cached copy of KS_IER.
398  * @sharedbus   : Multipex(addr and data bus) mode indicator.
399  * @cmd_reg_cache       : command register cached.
400  * @cmd_reg_cache_int   : command register cached. Used in the irq handler.
401  * @promiscuous : promiscuous mode indicator.
402  * @all_mcast   : mutlicast indicator.
403  * @mcast_lst_size      : size of multicast list.
404  * @mcast_lst           : multicast list.
405  * @mcast_bits          : multicast enabed.
406  * @mac_addr            : MAC address assigned to this device.
407  * @fid                 : frame id.
408  * @extra_byte          : number of extra byte prepended rx pkt.
409  * @enabled             : indicator this device works.
410  *
411  * The @lock ensures that the chip is protected when certain operations are
412  * in progress. When the read or write packet transfer is in progress, most
413  * of the chip registers are not accessible until the transfer is finished and
414  * the DMA has been de-asserted.
415  *
416  * The @statelock is used to protect information in the structure which may
417  * need to be accessed via several sources, such as the network driver layer
418  * or one of the work queues.
419  *
420  */
421
422 /* Receive multiplex framer header info */
423 struct type_frame_head {
424         u16     sts;         /* Frame status */
425         u16     len;         /* Byte count */
426 };
427
428 struct ks_net {
429         struct net_device       *netdev;
430         void __iomem            *hw_addr;
431         void __iomem            *hw_addr_cmd;
432         union ks_tx_hdr         txh ____cacheline_aligned;
433         struct mutex            lock; /* spinlock to be interrupt safe */
434         struct platform_device *pdev;
435         struct mii_if_info      mii;
436         struct type_frame_head  *frame_head_info;
437         spinlock_t              statelock;
438         u32                     msg_enable;
439         u32                     frame_cnt;
440         int                     bus_width;
441         int                     irq;
442
443         u16                     rc_rxqcr;
444         u16                     rc_txcr;
445         u16                     rc_ier;
446         u16                     sharedbus;
447         u16                     cmd_reg_cache;
448         u16                     cmd_reg_cache_int;
449         u16                     promiscuous;
450         u16                     all_mcast;
451         u16                     mcast_lst_size;
452         u8                      mcast_lst[MAX_MCAST_LST][ETH_ALEN];
453         u8                      mcast_bits[HW_MCAST_SIZE];
454         u8                      mac_addr[6];
455         u8                      fid;
456         u8                      extra_byte;
457         u8                      enabled;
458 };
459
460 static int msg_enable;
461
462 #define BE3             0x8000      /* Byte Enable 3 */
463 #define BE2             0x4000      /* Byte Enable 2 */
464 #define BE1             0x2000      /* Byte Enable 1 */
465 #define BE0             0x1000      /* Byte Enable 0 */
466
467 /**
468  * register read/write calls.
469  *
470  * All these calls issue transactions to access the chip's registers. They
471  * all require that the necessary lock is held to prevent accesses when the
472  * chip is busy transfering packet data (RX/TX FIFO accesses).
473  */
474
475 /**
476  * ks_rdreg8 - read 8 bit register from device
477  * @ks    : The chip information
478  * @offset: The register address
479  *
480  * Read a 8bit register from the chip, returning the result
481  */
482 static u8 ks_rdreg8(struct ks_net *ks, int offset)
483 {
484         u16 data;
485         u8 shift_bit = offset & 0x03;
486         u8 shift_data = (offset & 1) << 3;
487         ks->cmd_reg_cache = (u16) offset | (u16)(BE0 << shift_bit);
488         iowrite16(ks->cmd_reg_cache, ks->hw_addr_cmd);
489         data  = ioread16(ks->hw_addr);
490         return (u8)(data >> shift_data);
491 }
492
493 /**
494  * ks_rdreg16 - read 16 bit register from device
495  * @ks    : The chip information
496  * @offset: The register address
497  *
498  * Read a 16bit register from the chip, returning the result
499  */
500
501 static u16 ks_rdreg16(struct ks_net *ks, int offset)
502 {
503         ks->cmd_reg_cache = (u16)offset | ((BE1 | BE0) << (offset & 0x02));
504         iowrite16(ks->cmd_reg_cache, ks->hw_addr_cmd);
505         return ioread16(ks->hw_addr);
506 }
507
508 /**
509  * ks_wrreg8 - write 8bit register value to chip
510  * @ks: The chip information
511  * @offset: The register address
512  * @value: The value to write
513  *
514  */
515 static void ks_wrreg8(struct ks_net *ks, int offset, u8 value)
516 {
517         u8  shift_bit = (offset & 0x03);
518         u16 value_write = (u16)(value << ((offset & 1) << 3));
519         ks->cmd_reg_cache = (u16)offset | (BE0 << shift_bit);
520         iowrite16(ks->cmd_reg_cache, ks->hw_addr_cmd);
521         iowrite16(value_write, ks->hw_addr);
522 }
523
524 /**
525  * ks_wrreg16 - write 16bit register value to chip
526  * @ks: The chip information
527  * @offset: The register address
528  * @value: The value to write
529  *
530  */
531
532 static void ks_wrreg16(struct ks_net *ks, int offset, u16 value)
533 {
534         ks->cmd_reg_cache = (u16)offset | ((BE1 | BE0) << (offset & 0x02));
535         iowrite16(ks->cmd_reg_cache, ks->hw_addr_cmd);
536         iowrite16(value, ks->hw_addr);
537 }
538
539 /**
540  * ks_inblk - read a block of data from QMU. This is called after sudo DMA mode enabled.
541  * @ks: The chip state
542  * @wptr: buffer address to save data
543  * @len: length in byte to read
544  *
545  */
546 static inline void ks_inblk(struct ks_net *ks, u16 *wptr, u32 len)
547 {
548         len >>= 1;
549         while (len--)
550                 *wptr++ = (u16)ioread16(ks->hw_addr);
551 }
552
553 /**
554  * ks_outblk - write data to QMU. This is called after sudo DMA mode enabled.
555  * @ks: The chip information
556  * @wptr: buffer address
557  * @len: length in byte to write
558  *
559  */
560 static inline void ks_outblk(struct ks_net *ks, u16 *wptr, u32 len)
561 {
562         len >>= 1;
563         while (len--)
564                 iowrite16(*wptr++, ks->hw_addr);
565 }
566
567 static void ks_disable_int(struct ks_net *ks)
568 {
569         ks_wrreg16(ks, KS_IER, 0x0000);
570 }  /* ks_disable_int */
571
572 static void ks_enable_int(struct ks_net *ks)
573 {
574         ks_wrreg16(ks, KS_IER, ks->rc_ier);
575 }  /* ks_enable_int */
576
577 /**
578  * ks_tx_fifo_space - return the available hardware buffer size.
579  * @ks: The chip information
580  *
581  */
582 static inline u16 ks_tx_fifo_space(struct ks_net *ks)
583 {
584         return ks_rdreg16(ks, KS_TXMIR) & 0x1fff;
585 }
586
587 /**
588  * ks_save_cmd_reg - save the command register from the cache.
589  * @ks: The chip information
590  *
591  */
592 static inline void ks_save_cmd_reg(struct ks_net *ks)
593 {
594         /*ks8851 MLL has a bug to read back the command register.
595         * So rely on software to save the content of command register.
596         */
597         ks->cmd_reg_cache_int = ks->cmd_reg_cache;
598 }
599
600 /**
601  * ks_restore_cmd_reg - restore the command register from the cache and
602  *      write to hardware register.
603  * @ks: The chip information
604  *
605  */
606 static inline void ks_restore_cmd_reg(struct ks_net *ks)
607 {
608         ks->cmd_reg_cache = ks->cmd_reg_cache_int;
609         iowrite16(ks->cmd_reg_cache, ks->hw_addr_cmd);
610 }
611
612 /**
613  * ks_set_powermode - set power mode of the device
614  * @ks: The chip information
615  * @pwrmode: The power mode value to write to KS_PMECR.
616  *
617  * Change the power mode of the chip.
618  */
619 static void ks_set_powermode(struct ks_net *ks, unsigned pwrmode)
620 {
621         unsigned pmecr;
622
623         netif_dbg(ks, hw, ks->netdev, "setting power mode %d\n", pwrmode);
624
625         ks_rdreg16(ks, KS_GRR);
626         pmecr = ks_rdreg16(ks, KS_PMECR);
627         pmecr &= ~PMECR_PM_MASK;
628         pmecr |= pwrmode;
629
630         ks_wrreg16(ks, KS_PMECR, pmecr);
631 }
632
633 /**
634  * ks_read_config - read chip configuration of bus width.
635  * @ks: The chip information
636  *
637  */
638 static void ks_read_config(struct ks_net *ks)
639 {
640         u16 reg_data = 0;
641
642         /* Regardless of bus width, 8 bit read should always work.*/
643         reg_data = ks_rdreg8(ks, KS_CCR) & 0x00FF;
644         reg_data |= ks_rdreg8(ks, KS_CCR+1) << 8;
645
646         /* addr/data bus are multiplexed */
647         ks->sharedbus = (reg_data & CCR_SHARED) == CCR_SHARED;
648
649         /* There are garbage data when reading data from QMU,
650         depending on bus-width.
651         */
652
653         if (reg_data & CCR_8BIT) {
654                 ks->bus_width = ENUM_BUS_8BIT;
655                 ks->extra_byte = 1;
656         } else if (reg_data & CCR_16BIT) {
657                 ks->bus_width = ENUM_BUS_16BIT;
658                 ks->extra_byte = 2;
659         } else {
660                 ks->bus_width = ENUM_BUS_32BIT;
661                 ks->extra_byte = 4;
662         }
663 }
664
665 /**
666  * ks_soft_reset - issue one of the soft reset to the device
667  * @ks: The device state.
668  * @op: The bit(s) to set in the GRR
669  *
670  * Issue the relevant soft-reset command to the device's GRR register
671  * specified by @op.
672  *
673  * Note, the delays are in there as a caution to ensure that the reset
674  * has time to take effect and then complete. Since the datasheet does
675  * not currently specify the exact sequence, we have chosen something
676  * that seems to work with our device.
677  */
678 static void ks_soft_reset(struct ks_net *ks, unsigned op)
679 {
680         /* Disable interrupt first */
681         ks_wrreg16(ks, KS_IER, 0x0000);
682         ks_wrreg16(ks, KS_GRR, op);
683         mdelay(10);     /* wait a short time to effect reset */
684         ks_wrreg16(ks, KS_GRR, 0);
685         mdelay(1);      /* wait for condition to clear */
686 }
687
688
689 void ks_enable_qmu(struct ks_net *ks)
690 {
691         u16 w;
692
693         w = ks_rdreg16(ks, KS_TXCR);
694         /* Enables QMU Transmit (TXCR). */
695         ks_wrreg16(ks, KS_TXCR, w | TXCR_TXE);
696
697         /*
698          * RX Frame Count Threshold Enable and Auto-Dequeue RXQ Frame
699          * Enable
700          */
701
702         w = ks_rdreg16(ks, KS_RXQCR);
703         ks_wrreg16(ks, KS_RXQCR, w | RXQCR_RXFCTE);
704
705         /* Enables QMU Receive (RXCR1). */
706         w = ks_rdreg16(ks, KS_RXCR1);
707         ks_wrreg16(ks, KS_RXCR1, w | RXCR1_RXE);
708         ks->enabled = true;
709 }  /* ks_enable_qmu */
710
711 static void ks_disable_qmu(struct ks_net *ks)
712 {
713         u16     w;
714
715         w = ks_rdreg16(ks, KS_TXCR);
716
717         /* Disables QMU Transmit (TXCR). */
718         w  &= ~TXCR_TXE;
719         ks_wrreg16(ks, KS_TXCR, w);
720
721         /* Disables QMU Receive (RXCR1). */
722         w = ks_rdreg16(ks, KS_RXCR1);
723         w &= ~RXCR1_RXE ;
724         ks_wrreg16(ks, KS_RXCR1, w);
725
726         ks->enabled = false;
727
728 }  /* ks_disable_qmu */
729
730 /**
731  * ks_read_qmu - read 1 pkt data from the QMU.
732  * @ks: The chip information
733  * @buf: buffer address to save 1 pkt
734  * @len: Pkt length
735  * Here is the sequence to read 1 pkt:
736  *      1. set sudo DMA mode
737  *      2. read prepend data
738  *      3. read pkt data
739  *      4. reset sudo DMA Mode
740  */
741 static inline void ks_read_qmu(struct ks_net *ks, u16 *buf, u32 len)
742 {
743         u32 r =  ks->extra_byte & 0x1 ;
744         u32 w = ks->extra_byte - r;
745
746         /* 1. set sudo DMA mode */
747         ks_wrreg16(ks, KS_RXFDPR, RXFDPR_RXFPAI);
748         ks_wrreg8(ks, KS_RXQCR, (ks->rc_rxqcr | RXQCR_SDA) & 0xff);
749
750         /* 2. read prepend data */
751         /**
752          * read 4 + extra bytes and discard them.
753          * extra bytes for dummy, 2 for status, 2 for len
754          */
755
756         /* use likely(r) for 8 bit access for performance */
757         if (unlikely(r))
758                 ioread8(ks->hw_addr);
759         ks_inblk(ks, buf, w + 2 + 2);
760
761         /* 3. read pkt data */
762         ks_inblk(ks, buf, ALIGN(len, 4));
763
764         /* 4. reset sudo DMA Mode */
765         ks_wrreg8(ks, KS_RXQCR, ks->rc_rxqcr);
766 }
767
768 /**
769  * ks_rcv - read multiple pkts data from the QMU.
770  * @ks: The chip information
771  * @netdev: The network device being opened.
772  *
773  * Read all of header information before reading pkt content.
774  * It is not allowed only port of pkts in QMU after issuing
775  * interrupt ack.
776  */
777 static void ks_rcv(struct ks_net *ks, struct net_device *netdev)
778 {
779         u32     i;
780         struct type_frame_head *frame_hdr = ks->frame_head_info;
781         struct sk_buff *skb;
782
783         ks->frame_cnt = ks_rdreg16(ks, KS_RXFCTR) >> 8;
784
785         /* read all header information */
786         for (i = 0; i < ks->frame_cnt; i++) {
787                 /* Checking Received packet status */
788                 frame_hdr->sts = ks_rdreg16(ks, KS_RXFHSR);
789                 /* Get packet len from hardware */
790                 frame_hdr->len = ks_rdreg16(ks, KS_RXFHBCR);
791                 frame_hdr++;
792         }
793
794         frame_hdr = ks->frame_head_info;
795         while (ks->frame_cnt--) {
796                 skb = dev_alloc_skb(frame_hdr->len + 16);
797                 if (likely(skb && (frame_hdr->sts & RXFSHR_RXFV) &&
798                         (frame_hdr->len < RX_BUF_SIZE) && frame_hdr->len)) {
799                         skb_reserve(skb, 2);
800                         /* read data block including CRC 4 bytes */
801                         ks_read_qmu(ks, (u16 *)skb->data, frame_hdr->len);
802                         skb_put(skb, frame_hdr->len);
803                         skb->protocol = eth_type_trans(skb, netdev);
804                         netif_rx(skb);
805                 } else {
806                         pr_err("%s: err:skb alloc\n", __func__);
807                         ks_wrreg16(ks, KS_RXQCR, (ks->rc_rxqcr | RXQCR_RRXEF));
808                         if (skb)
809                                 dev_kfree_skb_irq(skb);
810                 }
811                 frame_hdr++;
812         }
813 }
814
815 /**
816  * ks_update_link_status - link status update.
817  * @netdev: The network device being opened.
818  * @ks: The chip information
819  *
820  */
821
822 static void ks_update_link_status(struct net_device *netdev, struct ks_net *ks)
823 {
824         /* check the status of the link */
825         u32 link_up_status;
826         if (ks_rdreg16(ks, KS_P1SR) & P1SR_LINK_GOOD) {
827                 netif_carrier_on(netdev);
828                 link_up_status = true;
829         } else {
830                 netif_carrier_off(netdev);
831                 link_up_status = false;
832         }
833         netif_dbg(ks, link, ks->netdev,
834                   "%s: %s\n", __func__, link_up_status ? "UP" : "DOWN");
835 }
836
837 /**
838  * ks_irq - device interrupt handler
839  * @irq: Interrupt number passed from the IRQ hnalder.
840  * @pw: The private word passed to register_irq(), our struct ks_net.
841  *
842  * This is the handler invoked to find out what happened
843  *
844  * Read the interrupt status, work out what needs to be done and then clear
845  * any of the interrupts that are not needed.
846  */
847
848 static irqreturn_t ks_irq(int irq, void *pw)
849 {
850         struct net_device *netdev = pw;
851         struct ks_net *ks = netdev_priv(netdev);
852         u16 status;
853
854         /*this should be the first in IRQ handler */
855         ks_save_cmd_reg(ks);
856
857         status = ks_rdreg16(ks, KS_ISR);
858         if (unlikely(!status)) {
859                 ks_restore_cmd_reg(ks);
860                 return IRQ_NONE;
861         }
862
863         ks_wrreg16(ks, KS_ISR, status);
864
865         if (likely(status & IRQ_RXI))
866                 ks_rcv(ks, netdev);
867
868         if (unlikely(status & IRQ_LCI))
869                 ks_update_link_status(netdev, ks);
870
871         if (unlikely(status & IRQ_TXI))
872                 netif_wake_queue(netdev);
873
874         if (unlikely(status & IRQ_LDI)) {
875
876                 u16 pmecr = ks_rdreg16(ks, KS_PMECR);
877                 pmecr &= ~PMECR_WKEVT_MASK;
878                 ks_wrreg16(ks, KS_PMECR, pmecr | PMECR_WKEVT_LINK);
879         }
880
881         /* this should be the last in IRQ handler*/
882         ks_restore_cmd_reg(ks);
883         return IRQ_HANDLED;
884 }
885
886
887 /**
888  * ks_net_open - open network device
889  * @netdev: The network device being opened.
890  *
891  * Called when the network device is marked active, such as a user executing
892  * 'ifconfig up' on the device.
893  */
894 static int ks_net_open(struct net_device *netdev)
895 {
896         struct ks_net *ks = netdev_priv(netdev);
897         int err;
898
899 #define KS_INT_FLAGS    (IRQF_DISABLED|IRQF_TRIGGER_LOW)
900         /* lock the card, even if we may not actually do anything
901          * else at the moment.
902          */
903
904         netif_dbg(ks, ifup, ks->netdev, "%s - entry\n", __func__);
905
906         /* reset the HW */
907         err = request_irq(ks->irq, ks_irq, KS_INT_FLAGS, DRV_NAME, netdev);
908
909         if (err) {
910                 pr_err("Failed to request IRQ: %d: %d\n", ks->irq, err);
911                 return err;
912         }
913
914         /* wake up powermode to normal mode */
915         ks_set_powermode(ks, PMECR_PM_NORMAL);
916         mdelay(1);      /* wait for normal mode to take effect */
917
918         ks_wrreg16(ks, KS_ISR, 0xffff);
919         ks_enable_int(ks);
920         ks_enable_qmu(ks);
921         netif_start_queue(ks->netdev);
922
923         netif_dbg(ks, ifup, ks->netdev, "network device up\n");
924
925         return 0;
926 }
927
928 /**
929  * ks_net_stop - close network device
930  * @netdev: The device being closed.
931  *
932  * Called to close down a network device which has been active. Cancell any
933  * work, shutdown the RX and TX process and then place the chip into a low
934  * power state whilst it is not being used.
935  */
936 static int ks_net_stop(struct net_device *netdev)
937 {
938         struct ks_net *ks = netdev_priv(netdev);
939
940         netif_info(ks, ifdown, netdev, "shutting down\n");
941
942         netif_stop_queue(netdev);
943
944         mutex_lock(&ks->lock);
945
946         /* turn off the IRQs and ack any outstanding */
947         ks_wrreg16(ks, KS_IER, 0x0000);
948         ks_wrreg16(ks, KS_ISR, 0xffff);
949
950         /* shutdown RX/TX QMU */
951         ks_disable_qmu(ks);
952
953         /* set powermode to soft power down to save power */
954         ks_set_powermode(ks, PMECR_PM_SOFTDOWN);
955         free_irq(ks->irq, netdev);
956         mutex_unlock(&ks->lock);
957         return 0;
958 }
959
960
961 /**
962  * ks_write_qmu - write 1 pkt data to the QMU.
963  * @ks: The chip information
964  * @pdata: buffer address to save 1 pkt
965  * @len: Pkt length in byte
966  * Here is the sequence to write 1 pkt:
967  *      1. set sudo DMA mode
968  *      2. write status/length
969  *      3. write pkt data
970  *      4. reset sudo DMA Mode
971  *      5. reset sudo DMA mode
972  *      6. Wait until pkt is out
973  */
974 static void ks_write_qmu(struct ks_net *ks, u8 *pdata, u16 len)
975 {
976         /* start header at txb[0] to align txw entries */
977         ks->txh.txw[0] = 0;
978         ks->txh.txw[1] = cpu_to_le16(len);
979
980         /* 1. set sudo-DMA mode */
981         ks_wrreg8(ks, KS_RXQCR, (ks->rc_rxqcr | RXQCR_SDA) & 0xff);
982         /* 2. write status/lenth info */
983         ks_outblk(ks, ks->txh.txw, 4);
984         /* 3. write pkt data */
985         ks_outblk(ks, (u16 *)pdata, ALIGN(len, 4));
986         /* 4. reset sudo-DMA mode */
987         ks_wrreg8(ks, KS_RXQCR, ks->rc_rxqcr);
988         /* 5. Enqueue Tx(move the pkt from TX buffer into TXQ) */
989         ks_wrreg16(ks, KS_TXQCR, TXQCR_METFE);
990         /* 6. wait until TXQCR_METFE is auto-cleared */
991         while (ks_rdreg16(ks, KS_TXQCR) & TXQCR_METFE)
992                 ;
993 }
994
995 /**
996  * ks_start_xmit - transmit packet
997  * @skb         : The buffer to transmit
998  * @netdev      : The device used to transmit the packet.
999  *
1000  * Called by the network layer to transmit the @skb.
1001  * spin_lock_irqsave is required because tx and rx should be mutual exclusive.
1002  * So while tx is in-progress, prevent IRQ interrupt from happenning.
1003  */
1004 static int ks_start_xmit(struct sk_buff *skb, struct net_device *netdev)
1005 {
1006         int retv = NETDEV_TX_OK;
1007         struct ks_net *ks = netdev_priv(netdev);
1008
1009         disable_irq(netdev->irq);
1010         ks_disable_int(ks);
1011         spin_lock(&ks->statelock);
1012
1013         /* Extra space are required:
1014         *  4 byte for alignment, 4 for status/length, 4 for CRC
1015         */
1016
1017         if (likely(ks_tx_fifo_space(ks) >= skb->len + 12)) {
1018                 ks_write_qmu(ks, skb->data, skb->len);
1019                 dev_kfree_skb(skb);
1020         } else
1021                 retv = NETDEV_TX_BUSY;
1022         spin_unlock(&ks->statelock);
1023         ks_enable_int(ks);
1024         enable_irq(netdev->irq);
1025         return retv;
1026 }
1027
1028 /**
1029  * ks_start_rx - ready to serve pkts
1030  * @ks          : The chip information
1031  *
1032  */
1033 static void ks_start_rx(struct ks_net *ks)
1034 {
1035         u16 cntl;
1036
1037         /* Enables QMU Receive (RXCR1). */
1038         cntl = ks_rdreg16(ks, KS_RXCR1);
1039         cntl |= RXCR1_RXE ;
1040         ks_wrreg16(ks, KS_RXCR1, cntl);
1041 }  /* ks_start_rx */
1042
1043 /**
1044  * ks_stop_rx - stop to serve pkts
1045  * @ks          : The chip information
1046  *
1047  */
1048 static void ks_stop_rx(struct ks_net *ks)
1049 {
1050         u16 cntl;
1051
1052         /* Disables QMU Receive (RXCR1). */
1053         cntl = ks_rdreg16(ks, KS_RXCR1);
1054         cntl &= ~RXCR1_RXE ;
1055         ks_wrreg16(ks, KS_RXCR1, cntl);
1056
1057 }  /* ks_stop_rx */
1058
1059 static unsigned long const ethernet_polynomial = 0x04c11db7U;
1060
1061 static unsigned long ether_gen_crc(int length, u8 *data)
1062 {
1063         long crc = -1;
1064         while (--length >= 0) {
1065                 u8 current_octet = *data++;
1066                 int bit;
1067
1068                 for (bit = 0; bit < 8; bit++, current_octet >>= 1) {
1069                         crc = (crc << 1) ^
1070                                 ((crc < 0) ^ (current_octet & 1) ?
1071                         ethernet_polynomial : 0);
1072                 }
1073         }
1074         return (unsigned long)crc;
1075 }  /* ether_gen_crc */
1076
1077 /**
1078 * ks_set_grpaddr - set multicast information
1079 * @ks : The chip information
1080 */
1081
1082 static void ks_set_grpaddr(struct ks_net *ks)
1083 {
1084         u8      i;
1085         u32     index, position, value;
1086
1087         memset(ks->mcast_bits, 0, sizeof(u8) * HW_MCAST_SIZE);
1088
1089         for (i = 0; i < ks->mcast_lst_size; i++) {
1090                 position = (ether_gen_crc(6, ks->mcast_lst[i]) >> 26) & 0x3f;
1091                 index = position >> 3;
1092                 value = 1 << (position & 7);
1093                 ks->mcast_bits[index] |= (u8)value;
1094         }
1095
1096         for (i  = 0; i < HW_MCAST_SIZE; i++) {
1097                 if (i & 1) {
1098                         ks_wrreg16(ks, (u16)((KS_MAHTR0 + i) & ~1),
1099                                 (ks->mcast_bits[i] << 8) |
1100                                 ks->mcast_bits[i - 1]);
1101                 }
1102         }
1103 }  /* ks_set_grpaddr */
1104
1105 /*
1106 * ks_clear_mcast - clear multicast information
1107 *
1108 * @ks : The chip information
1109 * This routine removes all mcast addresses set in the hardware.
1110 */
1111
1112 static void ks_clear_mcast(struct ks_net *ks)
1113 {
1114         u16     i, mcast_size;
1115         for (i = 0; i < HW_MCAST_SIZE; i++)
1116                 ks->mcast_bits[i] = 0;
1117
1118         mcast_size = HW_MCAST_SIZE >> 2;
1119         for (i = 0; i < mcast_size; i++)
1120                 ks_wrreg16(ks, KS_MAHTR0 + (2*i), 0);
1121 }
1122
1123 static void ks_set_promis(struct ks_net *ks, u16 promiscuous_mode)
1124 {
1125         u16             cntl;
1126         ks->promiscuous = promiscuous_mode;
1127         ks_stop_rx(ks);  /* Stop receiving for reconfiguration */
1128         cntl = ks_rdreg16(ks, KS_RXCR1);
1129
1130         cntl &= ~RXCR1_FILTER_MASK;
1131         if (promiscuous_mode)
1132                 /* Enable Promiscuous mode */
1133                 cntl |= RXCR1_RXAE | RXCR1_RXINVF;
1134         else
1135                 /* Disable Promiscuous mode (default normal mode) */
1136                 cntl |= RXCR1_RXPAFMA;
1137
1138         ks_wrreg16(ks, KS_RXCR1, cntl);
1139
1140         if (ks->enabled)
1141                 ks_start_rx(ks);
1142
1143 }  /* ks_set_promis */
1144
1145 static void ks_set_mcast(struct ks_net *ks, u16 mcast)
1146 {
1147         u16     cntl;
1148
1149         ks->all_mcast = mcast;
1150         ks_stop_rx(ks);  /* Stop receiving for reconfiguration */
1151         cntl = ks_rdreg16(ks, KS_RXCR1);
1152         cntl &= ~RXCR1_FILTER_MASK;
1153         if (mcast)
1154                 /* Enable "Perfect with Multicast address passed mode" */
1155                 cntl |= (RXCR1_RXAE | RXCR1_RXMAFMA | RXCR1_RXPAFMA);
1156         else
1157                 /**
1158                  * Disable "Perfect with Multicast address passed
1159                  * mode" (normal mode).
1160                  */
1161                 cntl |= RXCR1_RXPAFMA;
1162
1163         ks_wrreg16(ks, KS_RXCR1, cntl);
1164
1165         if (ks->enabled)
1166                 ks_start_rx(ks);
1167 }  /* ks_set_mcast */
1168
1169 static void ks_set_rx_mode(struct net_device *netdev)
1170 {
1171         struct ks_net *ks = netdev_priv(netdev);
1172         struct netdev_hw_addr *ha;
1173
1174         /* Turn on/off promiscuous mode. */
1175         if ((netdev->flags & IFF_PROMISC) == IFF_PROMISC)
1176                 ks_set_promis(ks,
1177                         (u16)((netdev->flags & IFF_PROMISC) == IFF_PROMISC));
1178         /* Turn on/off all mcast mode. */
1179         else if ((netdev->flags & IFF_ALLMULTI) == IFF_ALLMULTI)
1180                 ks_set_mcast(ks,
1181                         (u16)((netdev->flags & IFF_ALLMULTI) == IFF_ALLMULTI));
1182         else
1183                 ks_set_promis(ks, false);
1184
1185         if ((netdev->flags & IFF_MULTICAST) && netdev_mc_count(netdev)) {
1186                 if (netdev_mc_count(netdev) <= MAX_MCAST_LST) {
1187                         int i = 0;
1188
1189                         netdev_for_each_mc_addr(ha, netdev) {
1190                                 if (!(*ha->addr & 1))
1191                                         continue;
1192                                 if (i >= MAX_MCAST_LST)
1193                                         break;
1194                                 memcpy(ks->mcast_lst[i++], ha->addr, ETH_ALEN);
1195                         }
1196                         ks->mcast_lst_size = (u8)i;
1197                         ks_set_grpaddr(ks);
1198                 } else {
1199                         /**
1200                          * List too big to support so
1201                          * turn on all mcast mode.
1202                          */
1203                         ks->mcast_lst_size = MAX_MCAST_LST;
1204                         ks_set_mcast(ks, true);
1205                 }
1206         } else {
1207                 ks->mcast_lst_size = 0;
1208                 ks_clear_mcast(ks);
1209         }
1210 } /* ks_set_rx_mode */
1211
1212 static void ks_set_mac(struct ks_net *ks, u8 *data)
1213 {
1214         u16 *pw = (u16 *)data;
1215         u16 w, u;
1216
1217         ks_stop_rx(ks);  /* Stop receiving for reconfiguration */
1218
1219         u = *pw++;
1220         w = ((u & 0xFF) << 8) | ((u >> 8) & 0xFF);
1221         ks_wrreg16(ks, KS_MARH, w);
1222
1223         u = *pw++;
1224         w = ((u & 0xFF) << 8) | ((u >> 8) & 0xFF);
1225         ks_wrreg16(ks, KS_MARM, w);
1226
1227         u = *pw;
1228         w = ((u & 0xFF) << 8) | ((u >> 8) & 0xFF);
1229         ks_wrreg16(ks, KS_MARL, w);
1230
1231         memcpy(ks->mac_addr, data, 6);
1232
1233         if (ks->enabled)
1234                 ks_start_rx(ks);
1235 }
1236
1237 static int ks_set_mac_address(struct net_device *netdev, void *paddr)
1238 {
1239         struct ks_net *ks = netdev_priv(netdev);
1240         struct sockaddr *addr = paddr;
1241         u8 *da;
1242
1243         memcpy(netdev->dev_addr, addr->sa_data, netdev->addr_len);
1244
1245         da = (u8 *)netdev->dev_addr;
1246
1247         ks_set_mac(ks, da);
1248         return 0;
1249 }
1250
1251 static int ks_net_ioctl(struct net_device *netdev, struct ifreq *req, int cmd)
1252 {
1253         struct ks_net *ks = netdev_priv(netdev);
1254
1255         if (!netif_running(netdev))
1256                 return -EINVAL;
1257
1258         return generic_mii_ioctl(&ks->mii, if_mii(req), cmd, NULL);
1259 }
1260
1261 static const struct net_device_ops ks_netdev_ops = {
1262         .ndo_open               = ks_net_open,
1263         .ndo_stop               = ks_net_stop,
1264         .ndo_do_ioctl           = ks_net_ioctl,
1265         .ndo_start_xmit         = ks_start_xmit,
1266         .ndo_set_mac_address    = ks_set_mac_address,
1267         .ndo_set_rx_mode        = ks_set_rx_mode,
1268         .ndo_change_mtu         = eth_change_mtu,
1269         .ndo_validate_addr      = eth_validate_addr,
1270 };
1271
1272 /* ethtool support */
1273
1274 static void ks_get_drvinfo(struct net_device *netdev,
1275                                struct ethtool_drvinfo *di)
1276 {
1277         strlcpy(di->driver, DRV_NAME, sizeof(di->driver));
1278         strlcpy(di->version, "1.00", sizeof(di->version));
1279         strlcpy(di->bus_info, dev_name(netdev->dev.parent),
1280                 sizeof(di->bus_info));
1281 }
1282
1283 static u32 ks_get_msglevel(struct net_device *netdev)
1284 {
1285         struct ks_net *ks = netdev_priv(netdev);
1286         return ks->msg_enable;
1287 }
1288
1289 static void ks_set_msglevel(struct net_device *netdev, u32 to)
1290 {
1291         struct ks_net *ks = netdev_priv(netdev);
1292         ks->msg_enable = to;
1293 }
1294
1295 static int ks_get_settings(struct net_device *netdev, struct ethtool_cmd *cmd)
1296 {
1297         struct ks_net *ks = netdev_priv(netdev);
1298         return mii_ethtool_gset(&ks->mii, cmd);
1299 }
1300
1301 static int ks_set_settings(struct net_device *netdev, struct ethtool_cmd *cmd)
1302 {
1303         struct ks_net *ks = netdev_priv(netdev);
1304         return mii_ethtool_sset(&ks->mii, cmd);
1305 }
1306
1307 static u32 ks_get_link(struct net_device *netdev)
1308 {
1309         struct ks_net *ks = netdev_priv(netdev);
1310         return mii_link_ok(&ks->mii);
1311 }
1312
1313 static int ks_nway_reset(struct net_device *netdev)
1314 {
1315         struct ks_net *ks = netdev_priv(netdev);
1316         return mii_nway_restart(&ks->mii);
1317 }
1318
1319 static const struct ethtool_ops ks_ethtool_ops = {
1320         .get_drvinfo    = ks_get_drvinfo,
1321         .get_msglevel   = ks_get_msglevel,
1322         .set_msglevel   = ks_set_msglevel,
1323         .get_settings   = ks_get_settings,
1324         .set_settings   = ks_set_settings,
1325         .get_link       = ks_get_link,
1326         .nway_reset     = ks_nway_reset,
1327 };
1328
1329 /* MII interface controls */
1330
1331 /**
1332  * ks_phy_reg - convert MII register into a KS8851 register
1333  * @reg: MII register number.
1334  *
1335  * Return the KS8851 register number for the corresponding MII PHY register
1336  * if possible. Return zero if the MII register has no direct mapping to the
1337  * KS8851 register set.
1338  */
1339 static int ks_phy_reg(int reg)
1340 {
1341         switch (reg) {
1342         case MII_BMCR:
1343                 return KS_P1MBCR;
1344         case MII_BMSR:
1345                 return KS_P1MBSR;
1346         case MII_PHYSID1:
1347                 return KS_PHY1ILR;
1348         case MII_PHYSID2:
1349                 return KS_PHY1IHR;
1350         case MII_ADVERTISE:
1351                 return KS_P1ANAR;
1352         case MII_LPA:
1353                 return KS_P1ANLPR;
1354         }
1355
1356         return 0x0;
1357 }
1358
1359 /**
1360  * ks_phy_read - MII interface PHY register read.
1361  * @netdev: The network device the PHY is on.
1362  * @phy_addr: Address of PHY (ignored as we only have one)
1363  * @reg: The register to read.
1364  *
1365  * This call reads data from the PHY register specified in @reg. Since the
1366  * device does not support all the MII registers, the non-existant values
1367  * are always returned as zero.
1368  *
1369  * We return zero for unsupported registers as the MII code does not check
1370  * the value returned for any error status, and simply returns it to the
1371  * caller. The mii-tool that the driver was tested with takes any -ve error
1372  * as real PHY capabilities, thus displaying incorrect data to the user.
1373  */
1374 static int ks_phy_read(struct net_device *netdev, int phy_addr, int reg)
1375 {
1376         struct ks_net *ks = netdev_priv(netdev);
1377         int ksreg;
1378         int result;
1379
1380         ksreg = ks_phy_reg(reg);
1381         if (!ksreg)
1382                 return 0x0;     /* no error return allowed, so use zero */
1383
1384         mutex_lock(&ks->lock);
1385         result = ks_rdreg16(ks, ksreg);
1386         mutex_unlock(&ks->lock);
1387
1388         return result;
1389 }
1390
1391 static void ks_phy_write(struct net_device *netdev,
1392                              int phy, int reg, int value)
1393 {
1394         struct ks_net *ks = netdev_priv(netdev);
1395         int ksreg;
1396
1397         ksreg = ks_phy_reg(reg);
1398         if (ksreg) {
1399                 mutex_lock(&ks->lock);
1400                 ks_wrreg16(ks, ksreg, value);
1401                 mutex_unlock(&ks->lock);
1402         }
1403 }
1404
1405 /**
1406  * ks_read_selftest - read the selftest memory info.
1407  * @ks: The device state
1408  *
1409  * Read and check the TX/RX memory selftest information.
1410  */
1411 static int ks_read_selftest(struct ks_net *ks)
1412 {
1413         unsigned both_done = MBIR_TXMBF | MBIR_RXMBF;
1414         int ret = 0;
1415         unsigned rd;
1416
1417         rd = ks_rdreg16(ks, KS_MBIR);
1418
1419         if ((rd & both_done) != both_done) {
1420                 netdev_warn(ks->netdev, "Memory selftest not finished\n");
1421                 return 0;
1422         }
1423
1424         if (rd & MBIR_TXMBFA) {
1425                 netdev_err(ks->netdev, "TX memory selftest fails\n");
1426                 ret |= 1;
1427         }
1428
1429         if (rd & MBIR_RXMBFA) {
1430                 netdev_err(ks->netdev, "RX memory selftest fails\n");
1431                 ret |= 2;
1432         }
1433
1434         netdev_info(ks->netdev, "the selftest passes\n");
1435         return ret;
1436 }
1437
1438 static void ks_setup(struct ks_net *ks)
1439 {
1440         u16     w;
1441
1442         /**
1443          * Configure QMU Transmit
1444          */
1445
1446         /* Setup Transmit Frame Data Pointer Auto-Increment (TXFDPR) */
1447         ks_wrreg16(ks, KS_TXFDPR, TXFDPR_TXFPAI);
1448
1449         /* Setup Receive Frame Data Pointer Auto-Increment */
1450         ks_wrreg16(ks, KS_RXFDPR, RXFDPR_RXFPAI);
1451
1452         /* Setup Receive Frame Threshold - 1 frame (RXFCTFC) */
1453         ks_wrreg16(ks, KS_RXFCTR, 1 & RXFCTR_THRESHOLD_MASK);
1454
1455         /* Setup RxQ Command Control (RXQCR) */
1456         ks->rc_rxqcr = RXQCR_CMD_CNTL;
1457         ks_wrreg16(ks, KS_RXQCR, ks->rc_rxqcr);
1458
1459         /**
1460          * set the force mode to half duplex, default is full duplex
1461          *  because if the auto-negotiation fails, most switch uses
1462          *  half-duplex.
1463          */
1464
1465         w = ks_rdreg16(ks, KS_P1MBCR);
1466         w &= ~P1MBCR_FORCE_FDX;
1467         ks_wrreg16(ks, KS_P1MBCR, w);
1468
1469         w = TXCR_TXFCE | TXCR_TXPE | TXCR_TXCRC | TXCR_TCGIP;
1470         ks_wrreg16(ks, KS_TXCR, w);
1471
1472         w = RXCR1_RXFCE | RXCR1_RXBE | RXCR1_RXUE | RXCR1_RXME | RXCR1_RXIPFCC;
1473
1474         if (ks->promiscuous)         /* bPromiscuous */
1475                 w |= (RXCR1_RXAE | RXCR1_RXINVF);
1476         else if (ks->all_mcast) /* Multicast address passed mode */
1477                 w |= (RXCR1_RXAE | RXCR1_RXMAFMA | RXCR1_RXPAFMA);
1478         else                                   /* Normal mode */
1479                 w |= RXCR1_RXPAFMA;
1480
1481         ks_wrreg16(ks, KS_RXCR1, w);
1482 }  /*ks_setup */
1483
1484
1485 static void ks_setup_int(struct ks_net *ks)
1486 {
1487         ks->rc_ier = 0x00;
1488         /* Clear the interrupts status of the hardware. */
1489         ks_wrreg16(ks, KS_ISR, 0xffff);
1490
1491         /* Enables the interrupts of the hardware. */
1492         ks->rc_ier = (IRQ_LCI | IRQ_TXI | IRQ_RXI);
1493 }  /* ks_setup_int */
1494
1495 static int ks_hw_init(struct ks_net *ks)
1496 {
1497 #define MHEADER_SIZE    (sizeof(struct type_frame_head) * MAX_RECV_FRAMES)
1498         ks->promiscuous = 0;
1499         ks->all_mcast = 0;
1500         ks->mcast_lst_size = 0;
1501
1502         ks->frame_head_info = (struct type_frame_head *) \
1503                 kmalloc(MHEADER_SIZE, GFP_KERNEL);
1504         if (!ks->frame_head_info) {
1505                 pr_err("Error: Fail to allocate frame memory\n");
1506                 return false;
1507         }
1508
1509         ks_set_mac(ks, KS_DEFAULT_MAC_ADDRESS);
1510         return true;
1511 }
1512
1513
1514 static int __devinit ks8851_probe(struct platform_device *pdev)
1515 {
1516         int err = -ENOMEM;
1517         struct resource *io_d, *io_c;
1518         struct net_device *netdev;
1519         struct ks_net *ks;
1520         u16 id, data;
1521
1522         io_d = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1523         io_c = platform_get_resource(pdev, IORESOURCE_MEM, 1);
1524
1525         if (!request_mem_region(io_d->start, resource_size(io_d), DRV_NAME))
1526                 goto err_mem_region;
1527
1528         if (!request_mem_region(io_c->start, resource_size(io_c), DRV_NAME))
1529                 goto err_mem_region1;
1530
1531         netdev = alloc_etherdev(sizeof(struct ks_net));
1532         if (!netdev)
1533                 goto err_alloc_etherdev;
1534
1535         SET_NETDEV_DEV(netdev, &pdev->dev);
1536
1537         ks = netdev_priv(netdev);
1538         ks->netdev = netdev;
1539         ks->hw_addr = ioremap(io_d->start, resource_size(io_d));
1540
1541         if (!ks->hw_addr)
1542                 goto err_ioremap;
1543
1544         ks->hw_addr_cmd = ioremap(io_c->start, resource_size(io_c));
1545         if (!ks->hw_addr_cmd)
1546                 goto err_ioremap1;
1547
1548         ks->irq = platform_get_irq(pdev, 0);
1549
1550         if (ks->irq < 0) {
1551                 err = ks->irq;
1552                 goto err_get_irq;
1553         }
1554
1555         ks->pdev = pdev;
1556
1557         mutex_init(&ks->lock);
1558         spin_lock_init(&ks->statelock);
1559
1560         netdev->netdev_ops = &ks_netdev_ops;
1561         netdev->ethtool_ops = &ks_ethtool_ops;
1562
1563         /* setup mii state */
1564         ks->mii.dev             = netdev;
1565         ks->mii.phy_id          = 1,
1566         ks->mii.phy_id_mask     = 1;
1567         ks->mii.reg_num_mask    = 0xf;
1568         ks->mii.mdio_read       = ks_phy_read;
1569         ks->mii.mdio_write      = ks_phy_write;
1570
1571         netdev_info(netdev, "message enable is %d\n", msg_enable);
1572         /* set the default message enable */
1573         ks->msg_enable = netif_msg_init(msg_enable, (NETIF_MSG_DRV |
1574                                                      NETIF_MSG_PROBE |
1575                                                      NETIF_MSG_LINK));
1576         ks_read_config(ks);
1577
1578         /* simple check for a valid chip being connected to the bus */
1579         if ((ks_rdreg16(ks, KS_CIDER) & ~CIDER_REV_MASK) != CIDER_ID) {
1580                 netdev_err(netdev, "failed to read device ID\n");
1581                 err = -ENODEV;
1582                 goto err_register;
1583         }
1584
1585         if (ks_read_selftest(ks)) {
1586                 netdev_err(netdev, "failed to read device ID\n");
1587                 err = -ENODEV;
1588                 goto err_register;
1589         }
1590
1591         err = register_netdev(netdev);
1592         if (err)
1593                 goto err_register;
1594
1595         platform_set_drvdata(pdev, netdev);
1596
1597         ks_soft_reset(ks, GRR_GSR);
1598         ks_hw_init(ks);
1599         ks_disable_qmu(ks);
1600         ks_setup(ks);
1601         ks_setup_int(ks);
1602         memcpy(netdev->dev_addr, ks->mac_addr, 6);
1603
1604         data = ks_rdreg16(ks, KS_OBCR);
1605         ks_wrreg16(ks, KS_OBCR, data | OBCR_ODS_16MA);
1606
1607         /**
1608          * If you want to use the default MAC addr,
1609          * comment out the 2 functions below.
1610          */
1611
1612         random_ether_addr(netdev->dev_addr);
1613         ks_set_mac(ks, netdev->dev_addr);
1614
1615         id = ks_rdreg16(ks, KS_CIDER);
1616
1617         netdev_info(netdev, "Found chip, family: 0x%x, id: 0x%x, rev: 0x%x\n",
1618                     (id >> 8) & 0xff, (id >> 4) & 0xf, (id >> 1) & 0x7);
1619         return 0;
1620
1621 err_register:
1622 err_get_irq:
1623         iounmap(ks->hw_addr_cmd);
1624 err_ioremap1:
1625         iounmap(ks->hw_addr);
1626 err_ioremap:
1627         free_netdev(netdev);
1628 err_alloc_etherdev:
1629         release_mem_region(io_c->start, resource_size(io_c));
1630 err_mem_region1:
1631         release_mem_region(io_d->start, resource_size(io_d));
1632 err_mem_region:
1633         return err;
1634 }
1635
1636 static int __devexit ks8851_remove(struct platform_device *pdev)
1637 {
1638         struct net_device *netdev = platform_get_drvdata(pdev);
1639         struct ks_net *ks = netdev_priv(netdev);
1640         struct resource *iomem = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1641
1642         kfree(ks->frame_head_info);
1643         unregister_netdev(netdev);
1644         iounmap(ks->hw_addr);
1645         free_netdev(netdev);
1646         release_mem_region(iomem->start, resource_size(iomem));
1647         platform_set_drvdata(pdev, NULL);
1648         return 0;
1649
1650 }
1651
1652 static struct platform_driver ks8851_platform_driver = {
1653         .driver = {
1654                 .name = DRV_NAME,
1655                 .owner = THIS_MODULE,
1656         },
1657         .probe = ks8851_probe,
1658         .remove = __devexit_p(ks8851_remove),
1659 };
1660
1661 static int __init ks8851_init(void)
1662 {
1663         return platform_driver_register(&ks8851_platform_driver);
1664 }
1665
1666 static void __exit ks8851_exit(void)
1667 {
1668         platform_driver_unregister(&ks8851_platform_driver);
1669 }
1670
1671 module_init(ks8851_init);
1672 module_exit(ks8851_exit);
1673
1674 MODULE_DESCRIPTION("KS8851 MLL Network driver");
1675 MODULE_AUTHOR("David Choi <david.choi@micrel.com>");
1676 MODULE_LICENSE("GPL");
1677 module_param_named(message, msg_enable, int, 0);
1678 MODULE_PARM_DESC(message, "Message verbosity level (0=none, 31=all)");
1679