19aa80640f68243be43ad44c7ca9bf96e3ec4377
[linux-2.6.git] / drivers / net / ixgbe / ixgbe_dcb_82598.c
1 /*******************************************************************************
2
3   Intel 10 Gigabit PCI Express Linux driver
4   Copyright(c) 1999 - 2010 Intel Corporation.
5
6   This program is free software; you can redistribute it and/or modify it
7   under the terms and conditions of the GNU General Public License,
8   version 2, as published by the Free Software Foundation.
9
10   This program is distributed in the hope it will be useful, but WITHOUT
11   ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
12   FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
13   more details.
14
15   You should have received a copy of the GNU General Public License along with
16   this program; if not, write to the Free Software Foundation, Inc.,
17   51 Franklin St - Fifth Floor, Boston, MA 02110-1301 USA.
18
19   The full GNU General Public License is included in this distribution in
20   the file called "COPYING".
21
22   Contact Information:
23   Linux NICS <linux.nics@intel.com>
24   e1000-devel Mailing List <e1000-devel@lists.sourceforge.net>
25   Intel Corporation, 5200 N.E. Elam Young Parkway, Hillsboro, OR 97124-6497
26
27 *******************************************************************************/
28
29 #include "ixgbe.h"
30 #include "ixgbe_type.h"
31 #include "ixgbe_dcb.h"
32 #include "ixgbe_dcb_82598.h"
33
34 /**
35  * ixgbe_dcb_config_packet_buffers_82598 - Configure packet buffers
36  * @hw: pointer to hardware structure
37  * @dcb_config: pointer to ixgbe_dcb_config structure
38  *
39  * Configure packet buffers for DCB mode.
40  */
41 static s32 ixgbe_dcb_config_packet_buffers_82598(struct ixgbe_hw *hw,
42                                                  struct ixgbe_dcb_config *dcb_config)
43 {
44         s32 ret_val = 0;
45         u32 value = IXGBE_RXPBSIZE_64KB;
46         u8  i = 0;
47
48         /* Setup Rx packet buffer sizes */
49         switch (dcb_config->rx_pba_cfg) {
50         case pba_80_48:
51                 /* Setup the first four at 80KB */
52                 value = IXGBE_RXPBSIZE_80KB;
53                 for (; i < 4; i++)
54                         IXGBE_WRITE_REG(hw, IXGBE_RXPBSIZE(i), value);
55                 /* Setup the last four at 48KB...don't re-init i */
56                 value = IXGBE_RXPBSIZE_48KB;
57                 /* Fall Through */
58         case pba_equal:
59         default:
60                 for (; i < IXGBE_MAX_PACKET_BUFFERS; i++)
61                         IXGBE_WRITE_REG(hw, IXGBE_RXPBSIZE(i), value);
62
63                 /* Setup Tx packet buffer sizes */
64                 for (i = 0; i < IXGBE_MAX_PACKET_BUFFERS; i++) {
65                         IXGBE_WRITE_REG(hw, IXGBE_TXPBSIZE(i),
66                                         IXGBE_TXPBSIZE_40KB);
67                 }
68                 break;
69         }
70
71         return ret_val;
72 }
73
74 /**
75  * ixgbe_dcb_config_rx_arbiter_82598 - Config Rx data arbiter
76  * @hw: pointer to hardware structure
77  * @dcb_config: pointer to ixgbe_dcb_config structure
78  *
79  * Configure Rx Data Arbiter and credits for each traffic class.
80  */
81 static s32 ixgbe_dcb_config_rx_arbiter_82598(struct ixgbe_hw *hw,
82                                       struct ixgbe_dcb_config *dcb_config)
83 {
84         struct tc_bw_alloc    *p;
85         u32    reg           = 0;
86         u32    credit_refill = 0;
87         u32    credit_max    = 0;
88         u8     i             = 0;
89
90         reg = IXGBE_READ_REG(hw, IXGBE_RUPPBMR) | IXGBE_RUPPBMR_MQA;
91         IXGBE_WRITE_REG(hw, IXGBE_RUPPBMR, reg);
92
93         reg = IXGBE_READ_REG(hw, IXGBE_RMCS);
94         /* Enable Arbiter */
95         reg &= ~IXGBE_RMCS_ARBDIS;
96         /* Enable Receive Recycle within the BWG */
97         reg |= IXGBE_RMCS_RRM;
98         /* Enable Deficit Fixed Priority arbitration*/
99         reg |= IXGBE_RMCS_DFP;
100
101         IXGBE_WRITE_REG(hw, IXGBE_RMCS, reg);
102
103         /* Configure traffic class credits and priority */
104         for (i = 0; i < MAX_TRAFFIC_CLASS; i++) {
105                 p = &dcb_config->tc_config[i].path[DCB_RX_CONFIG];
106                 credit_refill = p->data_credits_refill;
107                 credit_max    = p->data_credits_max;
108
109                 reg = credit_refill | (credit_max << IXGBE_RT2CR_MCL_SHIFT);
110
111                 if (p->prio_type == prio_link)
112                         reg |= IXGBE_RT2CR_LSP;
113
114                 IXGBE_WRITE_REG(hw, IXGBE_RT2CR(i), reg);
115         }
116
117         reg = IXGBE_READ_REG(hw, IXGBE_RDRXCTL);
118         reg |= IXGBE_RDRXCTL_RDMTS_1_2;
119         reg |= IXGBE_RDRXCTL_MPBEN;
120         reg |= IXGBE_RDRXCTL_MCEN;
121         IXGBE_WRITE_REG(hw, IXGBE_RDRXCTL, reg);
122
123         reg = IXGBE_READ_REG(hw, IXGBE_RXCTRL);
124         /* Make sure there is enough descriptors before arbitration */
125         reg &= ~IXGBE_RXCTRL_DMBYPS;
126         IXGBE_WRITE_REG(hw, IXGBE_RXCTRL, reg);
127
128         return 0;
129 }
130
131 /**
132  * ixgbe_dcb_config_tx_desc_arbiter_82598 - Config Tx Desc. arbiter
133  * @hw: pointer to hardware structure
134  * @dcb_config: pointer to ixgbe_dcb_config structure
135  *
136  * Configure Tx Descriptor Arbiter and credits for each traffic class.
137  */
138 static s32 ixgbe_dcb_config_tx_desc_arbiter_82598(struct ixgbe_hw *hw,
139                                            struct ixgbe_dcb_config *dcb_config)
140 {
141         struct tc_bw_alloc *p;
142         u32    reg, max_credits;
143         u8     i;
144
145         reg = IXGBE_READ_REG(hw, IXGBE_DPMCS);
146
147         /* Enable arbiter */
148         reg &= ~IXGBE_DPMCS_ARBDIS;
149         /* Enable DFP and Recycle mode */
150         reg |= (IXGBE_DPMCS_TDPAC | IXGBE_DPMCS_TRM);
151         reg |= IXGBE_DPMCS_TSOEF;
152         /* Configure Max TSO packet size 34KB including payload and headers */
153         reg |= (0x4 << IXGBE_DPMCS_MTSOS_SHIFT);
154
155         IXGBE_WRITE_REG(hw, IXGBE_DPMCS, reg);
156
157         /* Configure traffic class credits and priority */
158         for (i = 0; i < MAX_TRAFFIC_CLASS; i++) {
159                 p = &dcb_config->tc_config[i].path[DCB_TX_CONFIG];
160                 max_credits = dcb_config->tc_config[i].desc_credits_max;
161                 reg = max_credits << IXGBE_TDTQ2TCCR_MCL_SHIFT;
162                 reg |= p->data_credits_refill;
163                 reg |= (u32)(p->bwg_id) << IXGBE_TDTQ2TCCR_BWG_SHIFT;
164
165                 if (p->prio_type == prio_group)
166                         reg |= IXGBE_TDTQ2TCCR_GSP;
167
168                 if (p->prio_type == prio_link)
169                         reg |= IXGBE_TDTQ2TCCR_LSP;
170
171                 IXGBE_WRITE_REG(hw, IXGBE_TDTQ2TCCR(i), reg);
172         }
173
174         return 0;
175 }
176
177 /**
178  * ixgbe_dcb_config_tx_data_arbiter_82598 - Config Tx data arbiter
179  * @hw: pointer to hardware structure
180  * @dcb_config: pointer to ixgbe_dcb_config structure
181  *
182  * Configure Tx Data Arbiter and credits for each traffic class.
183  */
184 static s32 ixgbe_dcb_config_tx_data_arbiter_82598(struct ixgbe_hw *hw,
185                                            struct ixgbe_dcb_config *dcb_config)
186 {
187         struct tc_bw_alloc *p;
188         u32 reg;
189         u8 i;
190
191         reg = IXGBE_READ_REG(hw, IXGBE_PDPMCS);
192         /* Enable Data Plane Arbiter */
193         reg &= ~IXGBE_PDPMCS_ARBDIS;
194         /* Enable DFP and Transmit Recycle Mode */
195         reg |= (IXGBE_PDPMCS_TPPAC | IXGBE_PDPMCS_TRM);
196
197         IXGBE_WRITE_REG(hw, IXGBE_PDPMCS, reg);
198
199         /* Configure traffic class credits and priority */
200         for (i = 0; i < MAX_TRAFFIC_CLASS; i++) {
201                 p = &dcb_config->tc_config[i].path[DCB_TX_CONFIG];
202                 reg = p->data_credits_refill;
203                 reg |= (u32)(p->data_credits_max) << IXGBE_TDPT2TCCR_MCL_SHIFT;
204                 reg |= (u32)(p->bwg_id) << IXGBE_TDPT2TCCR_BWG_SHIFT;
205
206                 if (p->prio_type == prio_group)
207                         reg |= IXGBE_TDPT2TCCR_GSP;
208
209                 if (p->prio_type == prio_link)
210                         reg |= IXGBE_TDPT2TCCR_LSP;
211
212                 IXGBE_WRITE_REG(hw, IXGBE_TDPT2TCCR(i), reg);
213         }
214
215         /* Enable Tx packet buffer division */
216         reg = IXGBE_READ_REG(hw, IXGBE_DTXCTL);
217         reg |= IXGBE_DTXCTL_ENDBUBD;
218         IXGBE_WRITE_REG(hw, IXGBE_DTXCTL, reg);
219
220         return 0;
221 }
222
223 /**
224  * ixgbe_dcb_config_pfc_82598 - Config priority flow control
225  * @hw: pointer to hardware structure
226  * @dcb_config: pointer to ixgbe_dcb_config structure
227  *
228  * Configure Priority Flow Control for each traffic class.
229  */
230 s32 ixgbe_dcb_config_pfc_82598(struct ixgbe_hw *hw,
231                                struct ixgbe_dcb_config *dcb_config)
232 {
233         u32 reg, rx_pba_size;
234         u8  i;
235
236         if (!dcb_config->pfc_mode_enable)
237                 goto out;
238
239         /* Enable Transmit Priority Flow Control */
240         reg = IXGBE_READ_REG(hw, IXGBE_RMCS);
241         reg &= ~IXGBE_RMCS_TFCE_802_3X;
242         /* correct the reporting of our flow control status */
243         reg |= IXGBE_RMCS_TFCE_PRIORITY;
244         IXGBE_WRITE_REG(hw, IXGBE_RMCS, reg);
245
246         /* Enable Receive Priority Flow Control */
247         reg = IXGBE_READ_REG(hw, IXGBE_FCTRL);
248         reg &= ~IXGBE_FCTRL_RFCE;
249         reg |= IXGBE_FCTRL_RPFCE;
250         IXGBE_WRITE_REG(hw, IXGBE_FCTRL, reg);
251
252         /*
253          * Configure flow control thresholds and enable priority flow control
254          * for each traffic class.
255          */
256         for (i = 0; i < MAX_TRAFFIC_CLASS; i++) {
257                 rx_pba_size = IXGBE_READ_REG(hw, IXGBE_RXPBSIZE(i));
258                 rx_pba_size >>= IXGBE_RXPBSIZE_SHIFT;
259                 reg = (rx_pba_size - hw->fc.low_water) << 10;
260
261                 if (dcb_config->tc_config[i].dcb_pfc == pfc_enabled_tx ||
262                     dcb_config->tc_config[i].dcb_pfc == pfc_enabled_full)
263                         reg |= IXGBE_FCRTL_XONE;
264
265                 IXGBE_WRITE_REG(hw, IXGBE_FCRTL(i), reg);
266
267                 reg = (rx_pba_size - hw->fc.high_water) << 10;
268                 if (dcb_config->tc_config[i].dcb_pfc == pfc_enabled_tx ||
269                     dcb_config->tc_config[i].dcb_pfc == pfc_enabled_full)
270                         reg |= IXGBE_FCRTH_FCEN;
271
272                 IXGBE_WRITE_REG(hw, IXGBE_FCRTH(i), reg);
273         }
274
275         /* Configure pause time */
276         for (i = 0; i < (MAX_TRAFFIC_CLASS >> 1); i++)
277                 IXGBE_WRITE_REG(hw, IXGBE_FCTTV(i), 0x68006800);
278
279         /* Configure flow control refresh threshold value */
280         IXGBE_WRITE_REG(hw, IXGBE_FCRTV, 0x3400);
281
282 out:
283         return 0;
284 }
285
286 /**
287  * ixgbe_dcb_config_tc_stats_82598 - Configure traffic class statistics
288  * @hw: pointer to hardware structure
289  *
290  * Configure queue statistics registers, all queues belonging to same traffic
291  * class uses a single set of queue statistics counters.
292  */
293 static s32 ixgbe_dcb_config_tc_stats_82598(struct ixgbe_hw *hw)
294 {
295         u32 reg = 0;
296         u8  i   = 0;
297         u8  j   = 0;
298
299         /* Receive Queues stats setting -  8 queues per statistics reg */
300         for (i = 0, j = 0; i < 15 && j < 8; i = i + 2, j++) {
301                 reg = IXGBE_READ_REG(hw, IXGBE_RQSMR(i));
302                 reg |= ((0x1010101) * j);
303                 IXGBE_WRITE_REG(hw, IXGBE_RQSMR(i), reg);
304                 reg = IXGBE_READ_REG(hw, IXGBE_RQSMR(i + 1));
305                 reg |= ((0x1010101) * j);
306                 IXGBE_WRITE_REG(hw, IXGBE_RQSMR(i + 1), reg);
307         }
308         /* Transmit Queues stats setting -  4 queues per statistics reg */
309         for (i = 0; i < 8; i++) {
310                 reg = IXGBE_READ_REG(hw, IXGBE_TQSMR(i));
311                 reg |= ((0x1010101) * i);
312                 IXGBE_WRITE_REG(hw, IXGBE_TQSMR(i), reg);
313         }
314
315         return 0;
316 }
317
318 /**
319  * ixgbe_dcb_hw_config_82598 - Config and enable DCB
320  * @hw: pointer to hardware structure
321  * @dcb_config: pointer to ixgbe_dcb_config structure
322  *
323  * Configure dcb settings and enable dcb mode.
324  */
325 s32 ixgbe_dcb_hw_config_82598(struct ixgbe_hw *hw,
326                               struct ixgbe_dcb_config *dcb_config)
327 {
328         ixgbe_dcb_config_packet_buffers_82598(hw, dcb_config);
329         ixgbe_dcb_config_rx_arbiter_82598(hw, dcb_config);
330         ixgbe_dcb_config_tx_desc_arbiter_82598(hw, dcb_config);
331         ixgbe_dcb_config_tx_data_arbiter_82598(hw, dcb_config);
332         ixgbe_dcb_config_pfc_82598(hw, dcb_config);
333         ixgbe_dcb_config_tc_stats_82598(hw);
334
335         return 0;
336 }