netdev: Merge UCC and gianfar MDIO bus drivers
[linux-2.6.git] / drivers / net / gianfar.h
1 /*
2  * drivers/net/gianfar.h
3  *
4  * Gianfar Ethernet Driver
5  * Driver for FEC on MPC8540 and TSEC on MPC8540/MPC8560
6  * Based on 8260_io/fcc_enet.c
7  *
8  * Author: Andy Fleming
9  * Maintainer: Kumar Gala
10  *
11  * Copyright (c) 2002-2004 Freescale Semiconductor, Inc.
12  *
13  * This program is free software; you can redistribute  it and/or modify it
14  * under  the terms of  the GNU General  Public License as published by the
15  * Free Software Foundation;  either version 2 of the  License, or (at your
16  * option) any later version.
17  *
18  *  Still left to do:
19  *      -Add support for module parameters
20  *      -Add patch for ethtool phys id
21  */
22 #ifndef __GIANFAR_H
23 #define __GIANFAR_H
24
25 #include <linux/kernel.h>
26 #include <linux/sched.h>
27 #include <linux/string.h>
28 #include <linux/errno.h>
29 #include <linux/slab.h>
30 #include <linux/interrupt.h>
31 #include <linux/init.h>
32 #include <linux/delay.h>
33 #include <linux/netdevice.h>
34 #include <linux/etherdevice.h>
35 #include <linux/skbuff.h>
36 #include <linux/spinlock.h>
37 #include <linux/mm.h>
38 #include <linux/mii.h>
39 #include <linux/phy.h>
40
41 #include <asm/io.h>
42 #include <asm/irq.h>
43 #include <asm/uaccess.h>
44 #include <linux/module.h>
45 #include <linux/crc32.h>
46 #include <linux/workqueue.h>
47 #include <linux/ethtool.h>
48 #include <linux/fsl_devices.h>
49
50 /* The maximum number of packets to be handled in one call of gfar_poll */
51 #define GFAR_DEV_WEIGHT 64
52
53 /* Length for FCB */
54 #define GMAC_FCB_LEN 8
55
56 /* Default padding amount */
57 #define DEFAULT_PADDING 2
58
59 /* Number of bytes to align the rx bufs to */
60 #define RXBUF_ALIGNMENT 64
61
62 /* The number of bytes which composes a unit for the purpose of
63  * allocating data buffers.  ie-for any given MTU, the data buffer
64  * will be the next highest multiple of 512 bytes. */
65 #define INCREMENTAL_BUFFER_SIZE 512
66
67
68 #define MAC_ADDR_LEN 6
69
70 #define PHY_INIT_TIMEOUT 100000
71 #define GFAR_PHY_CHANGE_TIME 2
72
73 #define DEVICE_NAME "%s: Gianfar Ethernet Controller Version 1.2, "
74 #define DRV_NAME "gfar-enet"
75 extern const char gfar_driver_name[];
76 extern const char gfar_driver_version[];
77
78 /* These need to be powers of 2 for this driver */
79 #define DEFAULT_TX_RING_SIZE    256
80 #define DEFAULT_RX_RING_SIZE    256
81
82 #define GFAR_RX_MAX_RING_SIZE   256
83 #define GFAR_TX_MAX_RING_SIZE   256
84
85 #define GFAR_MAX_FIFO_THRESHOLD 511
86 #define GFAR_MAX_FIFO_STARVE    511
87 #define GFAR_MAX_FIFO_STARVE_OFF 511
88
89 #define DEFAULT_RX_BUFFER_SIZE  1536
90 #define TX_RING_MOD_MASK(size) (size-1)
91 #define RX_RING_MOD_MASK(size) (size-1)
92 #define JUMBO_BUFFER_SIZE 9728
93 #define JUMBO_FRAME_SIZE 9600
94
95 #define DEFAULT_FIFO_TX_THR 0x100
96 #define DEFAULT_FIFO_TX_STARVE 0x40
97 #define DEFAULT_FIFO_TX_STARVE_OFF 0x80
98 #define DEFAULT_BD_STASH 1
99 #define DEFAULT_STASH_LENGTH    96
100 #define DEFAULT_STASH_INDEX     0
101
102 /* The number of Exact Match registers */
103 #define GFAR_EM_NUM     15
104
105 /* Latency of interface clock in nanoseconds */
106 /* Interface clock latency , in this case, means the
107  * time described by a value of 1 in the interrupt
108  * coalescing registers' time fields.  Since those fields
109  * refer to the time it takes for 64 clocks to pass, the
110  * latencies are as such:
111  * GBIT = 125MHz => 8ns/clock => 8*64 ns / tick
112  * 100 = 25 MHz => 40ns/clock => 40*64 ns / tick
113  * 10 = 2.5 MHz => 400ns/clock => 400*64 ns / tick
114  */
115 #define GFAR_GBIT_TIME  512
116 #define GFAR_100_TIME   2560
117 #define GFAR_10_TIME    25600
118
119 #define DEFAULT_TX_COALESCE 1
120 #define DEFAULT_TXCOUNT 16
121 #define DEFAULT_TXTIME  21
122
123 #define DEFAULT_RXTIME  21
124
125 #define DEFAULT_RX_COALESCE 0
126 #define DEFAULT_RXCOUNT 0
127
128 #define GFAR_SUPPORTED (SUPPORTED_10baseT_Half \
129                 | SUPPORTED_10baseT_Full \
130                 | SUPPORTED_100baseT_Half \
131                 | SUPPORTED_100baseT_Full \
132                 | SUPPORTED_Autoneg \
133                 | SUPPORTED_MII)
134
135 /* TBI register addresses */
136 #define MII_TBICON              0x11
137
138 /* TBICON register bit fields */
139 #define TBICON_CLK_SELECT       0x0020
140
141 /* MAC register bits */
142 #define MACCFG1_SOFT_RESET      0x80000000
143 #define MACCFG1_RESET_RX_MC     0x00080000
144 #define MACCFG1_RESET_TX_MC     0x00040000
145 #define MACCFG1_RESET_RX_FUN    0x00020000
146 #define MACCFG1_RESET_TX_FUN    0x00010000
147 #define MACCFG1_LOOPBACK        0x00000100
148 #define MACCFG1_RX_FLOW         0x00000020
149 #define MACCFG1_TX_FLOW         0x00000010
150 #define MACCFG1_SYNCD_RX_EN     0x00000008
151 #define MACCFG1_RX_EN           0x00000004
152 #define MACCFG1_SYNCD_TX_EN     0x00000002
153 #define MACCFG1_TX_EN           0x00000001
154
155 #define MACCFG2_INIT_SETTINGS   0x00007205
156 #define MACCFG2_FULL_DUPLEX     0x00000001
157 #define MACCFG2_IF              0x00000300
158 #define MACCFG2_MII             0x00000100
159 #define MACCFG2_GMII            0x00000200
160 #define MACCFG2_HUGEFRAME       0x00000020
161 #define MACCFG2_LENGTHCHECK     0x00000010
162 #define MACCFG2_MPEN            0x00000008
163
164 #define ECNTRL_INIT_SETTINGS    0x00001000
165 #define ECNTRL_TBI_MODE         0x00000020
166 #define ECNTRL_REDUCED_MODE     0x00000010
167 #define ECNTRL_R100             0x00000008
168 #define ECNTRL_REDUCED_MII_MODE 0x00000004
169 #define ECNTRL_SGMII_MODE       0x00000002
170
171 #define MRBLR_INIT_SETTINGS     DEFAULT_RX_BUFFER_SIZE
172
173 #define MINFLR_INIT_SETTINGS    0x00000040
174
175 /* Init to do tx snooping for buffers and descriptors */
176 #define DMACTRL_INIT_SETTINGS   0x000000c3
177 #define DMACTRL_GRS             0x00000010
178 #define DMACTRL_GTS             0x00000008
179
180 #define TSTAT_CLEAR_THALT       0x80000000
181
182 /* Interrupt coalescing macros */
183 #define IC_ICEN                 0x80000000
184 #define IC_ICFT_MASK            0x1fe00000
185 #define IC_ICFT_SHIFT           21
186 #define mk_ic_icft(x)           \
187         (((unsigned int)x << IC_ICFT_SHIFT)&IC_ICFT_MASK)
188 #define IC_ICTT_MASK            0x0000ffff
189 #define mk_ic_ictt(x)           (x&IC_ICTT_MASK)
190
191 #define mk_ic_value(count, time) (IC_ICEN | \
192                                 mk_ic_icft(count) | \
193                                 mk_ic_ictt(time))
194 #define get_icft_value(ic)      (((unsigned long)ic & IC_ICFT_MASK) >> \
195                                  IC_ICFT_SHIFT)
196 #define get_ictt_value(ic)      ((unsigned long)ic & IC_ICTT_MASK)
197
198 #define DEFAULT_TXIC mk_ic_value(DEFAULT_TXCOUNT, DEFAULT_TXTIME)
199 #define DEFAULT_RXIC mk_ic_value(DEFAULT_RXCOUNT, DEFAULT_RXTIME)
200
201 #define skip_bd(bdp, stride, base, ring_size) ({ \
202         typeof(bdp) new_bd = (bdp) + (stride); \
203         (new_bd >= (base) + (ring_size)) ? (new_bd - (ring_size)) : new_bd; })
204
205 #define next_bd(bdp, base, ring_size) skip_bd(bdp, 1, base, ring_size)
206
207 #define RCTRL_PAL_MASK          0x001f0000
208 #define RCTRL_VLEX              0x00002000
209 #define RCTRL_FILREN            0x00001000
210 #define RCTRL_GHTX              0x00000400
211 #define RCTRL_IPCSEN            0x00000200
212 #define RCTRL_TUCSEN            0x00000100
213 #define RCTRL_PRSDEP_MASK       0x000000c0
214 #define RCTRL_PRSDEP_INIT       0x000000c0
215 #define RCTRL_PROM              0x00000008
216 #define RCTRL_EMEN              0x00000002
217 #define RCTRL_REQ_PARSER        (RCTRL_VLEX | RCTRL_IPCSEN | \
218                                  RCTRL_TUCSEN)
219 #define RCTRL_CHECKSUMMING      (RCTRL_IPCSEN | RCTRL_TUCSEN | \
220                                 RCTRL_PRSDEP_INIT)
221 #define RCTRL_EXTHASH           (RCTRL_GHTX)
222 #define RCTRL_VLAN              (RCTRL_PRSDEP_INIT)
223 #define RCTRL_PADDING(x)        ((x << 16) & RCTRL_PAL_MASK)
224
225
226 #define RSTAT_CLEAR_RHALT       0x00800000
227
228 #define TCTRL_IPCSEN            0x00004000
229 #define TCTRL_TUCSEN            0x00002000
230 #define TCTRL_VLINS             0x00001000
231 #define TCTRL_INIT_CSUM         (TCTRL_TUCSEN | TCTRL_IPCSEN)
232
233 #define IEVENT_INIT_CLEAR       0xffffffff
234 #define IEVENT_BABR             0x80000000
235 #define IEVENT_RXC              0x40000000
236 #define IEVENT_BSY              0x20000000
237 #define IEVENT_EBERR            0x10000000
238 #define IEVENT_MSRO             0x04000000
239 #define IEVENT_GTSC             0x02000000
240 #define IEVENT_BABT             0x01000000
241 #define IEVENT_TXC              0x00800000
242 #define IEVENT_TXE              0x00400000
243 #define IEVENT_TXB              0x00200000
244 #define IEVENT_TXF              0x00100000
245 #define IEVENT_LC               0x00040000
246 #define IEVENT_CRL              0x00020000
247 #define IEVENT_XFUN             0x00010000
248 #define IEVENT_RXB0             0x00008000
249 #define IEVENT_MAG              0x00000800
250 #define IEVENT_GRSC             0x00000100
251 #define IEVENT_RXF0             0x00000080
252 #define IEVENT_FIR              0x00000008
253 #define IEVENT_FIQ              0x00000004
254 #define IEVENT_DPE              0x00000002
255 #define IEVENT_PERR             0x00000001
256 #define IEVENT_RX_MASK          (IEVENT_RXB0 | IEVENT_RXF0 | IEVENT_BSY)
257 #define IEVENT_TX_MASK          (IEVENT_TXB | IEVENT_TXF)
258 #define IEVENT_RTX_MASK         (IEVENT_RX_MASK | IEVENT_TX_MASK)
259 #define IEVENT_ERR_MASK         \
260 (IEVENT_RXC | IEVENT_BSY | IEVENT_EBERR | IEVENT_MSRO | \
261  IEVENT_BABT | IEVENT_TXC | IEVENT_TXE | IEVENT_LC \
262  | IEVENT_CRL | IEVENT_XFUN | IEVENT_DPE | IEVENT_PERR \
263  | IEVENT_MAG)
264
265 #define IMASK_INIT_CLEAR        0x00000000
266 #define IMASK_BABR              0x80000000
267 #define IMASK_RXC               0x40000000
268 #define IMASK_BSY               0x20000000
269 #define IMASK_EBERR             0x10000000
270 #define IMASK_MSRO              0x04000000
271 #define IMASK_GRSC              0x02000000
272 #define IMASK_BABT              0x01000000
273 #define IMASK_TXC               0x00800000
274 #define IMASK_TXEEN             0x00400000
275 #define IMASK_TXBEN             0x00200000
276 #define IMASK_TXFEN             0x00100000
277 #define IMASK_LC                0x00040000
278 #define IMASK_CRL               0x00020000
279 #define IMASK_XFUN              0x00010000
280 #define IMASK_RXB0              0x00008000
281 #define IMASK_MAG               0x00000800
282 #define IMASK_GTSC              0x00000100
283 #define IMASK_RXFEN0            0x00000080
284 #define IMASK_FIR               0x00000008
285 #define IMASK_FIQ               0x00000004
286 #define IMASK_DPE               0x00000002
287 #define IMASK_PERR              0x00000001
288 #define IMASK_DEFAULT  (IMASK_TXEEN | IMASK_TXFEN | IMASK_TXBEN | \
289                 IMASK_RXFEN0 | IMASK_BSY | IMASK_EBERR | IMASK_BABR | \
290                 IMASK_XFUN | IMASK_RXC | IMASK_BABT | IMASK_DPE \
291                 | IMASK_PERR)
292 #define IMASK_RTX_DISABLED ((~(IMASK_RXFEN0 | IMASK_TXFEN | IMASK_BSY)) \
293                            & IMASK_DEFAULT)
294
295 /* Fifo management */
296 #define FIFO_TX_THR_MASK        0x01ff
297 #define FIFO_TX_STARVE_MASK     0x01ff
298 #define FIFO_TX_STARVE_OFF_MASK 0x01ff
299
300 /* Attribute fields */
301
302 /* This enables rx snooping for buffers and descriptors */
303 #define ATTR_BDSTASH            0x00000800
304
305 #define ATTR_BUFSTASH           0x00004000
306
307 #define ATTR_SNOOPING           0x000000c0
308 #define ATTR_INIT_SETTINGS      ATTR_SNOOPING
309
310 #define ATTRELI_INIT_SETTINGS   0x0
311 #define ATTRELI_EL_MASK         0x3fff0000
312 #define ATTRELI_EL(x) (x << 16)
313 #define ATTRELI_EI_MASK         0x00003fff
314 #define ATTRELI_EI(x) (x)
315
316 #define BD_LFLAG(flags) ((flags) << 16)
317 #define BD_LENGTH_MASK          0x00ff
318
319 /* TxBD status field bits */
320 #define TXBD_READY              0x8000
321 #define TXBD_PADCRC             0x4000
322 #define TXBD_WRAP               0x2000
323 #define TXBD_INTERRUPT          0x1000
324 #define TXBD_LAST               0x0800
325 #define TXBD_CRC                0x0400
326 #define TXBD_DEF                0x0200
327 #define TXBD_HUGEFRAME          0x0080
328 #define TXBD_LATECOLLISION      0x0080
329 #define TXBD_RETRYLIMIT         0x0040
330 #define TXBD_RETRYCOUNTMASK     0x003c
331 #define TXBD_UNDERRUN           0x0002
332 #define TXBD_TOE                0x0002
333
334 /* Tx FCB param bits */
335 #define TXFCB_VLN               0x80
336 #define TXFCB_IP                0x40
337 #define TXFCB_IP6               0x20
338 #define TXFCB_TUP               0x10
339 #define TXFCB_UDP               0x08
340 #define TXFCB_CIP               0x04
341 #define TXFCB_CTU               0x02
342 #define TXFCB_NPH               0x01
343 #define TXFCB_DEFAULT           (TXFCB_IP|TXFCB_TUP|TXFCB_CTU|TXFCB_NPH)
344
345 /* RxBD status field bits */
346 #define RXBD_EMPTY              0x8000
347 #define RXBD_RO1                0x4000
348 #define RXBD_WRAP               0x2000
349 #define RXBD_INTERRUPT          0x1000
350 #define RXBD_LAST               0x0800
351 #define RXBD_FIRST              0x0400
352 #define RXBD_MISS               0x0100
353 #define RXBD_BROADCAST          0x0080
354 #define RXBD_MULTICAST          0x0040
355 #define RXBD_LARGE              0x0020
356 #define RXBD_NONOCTET           0x0010
357 #define RXBD_SHORT              0x0008
358 #define RXBD_CRCERR             0x0004
359 #define RXBD_OVERRUN            0x0002
360 #define RXBD_TRUNCATED          0x0001
361 #define RXBD_STATS              0x01ff
362 #define RXBD_ERR                (RXBD_LARGE | RXBD_SHORT | RXBD_NONOCTET        \
363                                 | RXBD_CRCERR | RXBD_OVERRUN                    \
364                                 | RXBD_TRUNCATED)
365
366 /* Rx FCB status field bits */
367 #define RXFCB_VLN               0x8000
368 #define RXFCB_IP                0x4000
369 #define RXFCB_IP6               0x2000
370 #define RXFCB_TUP               0x1000
371 #define RXFCB_CIP               0x0800
372 #define RXFCB_CTU               0x0400
373 #define RXFCB_EIP               0x0200
374 #define RXFCB_ETU               0x0100
375 #define RXFCB_CSUM_MASK         0x0f00
376 #define RXFCB_PERR_MASK         0x000c
377 #define RXFCB_PERR_BADL3        0x0008
378
379 #define GFAR_INT_NAME_MAX       IFNAMSIZ + 4
380
381 struct txbd8
382 {
383         union {
384                 struct {
385                         u16     status; /* Status Fields */
386                         u16     length; /* Buffer length */
387                 };
388                 u32 lstatus;
389         };
390         u32     bufPtr; /* Buffer Pointer */
391 };
392
393 struct txfcb {
394         u8      flags;
395         u8      reserved;
396         u8      l4os;   /* Level 4 Header Offset */
397         u8      l3os;   /* Level 3 Header Offset */
398         u16     phcs;   /* Pseudo-header Checksum */
399         u16     vlctl;  /* VLAN control word */
400 };
401
402 struct rxbd8
403 {
404         union {
405                 struct {
406                         u16     status; /* Status Fields */
407                         u16     length; /* Buffer Length */
408                 };
409                 u32 lstatus;
410         };
411         u32     bufPtr; /* Buffer Pointer */
412 };
413
414 struct rxfcb {
415         u16     flags;
416         u8      rq;     /* Receive Queue index */
417         u8      pro;    /* Layer 4 Protocol */
418         u16     reserved;
419         u16     vlctl;  /* VLAN control word */
420 };
421
422 struct rmon_mib
423 {
424         u32     tr64;   /* 0x.680 - Transmit and Receive 64-byte Frame Counter */
425         u32     tr127;  /* 0x.684 - Transmit and Receive 65-127 byte Frame Counter */
426         u32     tr255;  /* 0x.688 - Transmit and Receive 128-255 byte Frame Counter */
427         u32     tr511;  /* 0x.68c - Transmit and Receive 256-511 byte Frame Counter */
428         u32     tr1k;   /* 0x.690 - Transmit and Receive 512-1023 byte Frame Counter */
429         u32     trmax;  /* 0x.694 - Transmit and Receive 1024-1518 byte Frame Counter */
430         u32     trmgv;  /* 0x.698 - Transmit and Receive 1519-1522 byte Good VLAN Frame */
431         u32     rbyt;   /* 0x.69c - Receive Byte Counter */
432         u32     rpkt;   /* 0x.6a0 - Receive Packet Counter */
433         u32     rfcs;   /* 0x.6a4 - Receive FCS Error Counter */
434         u32     rmca;   /* 0x.6a8 - Receive Multicast Packet Counter */
435         u32     rbca;   /* 0x.6ac - Receive Broadcast Packet Counter */
436         u32     rxcf;   /* 0x.6b0 - Receive Control Frame Packet Counter */
437         u32     rxpf;   /* 0x.6b4 - Receive Pause Frame Packet Counter */
438         u32     rxuo;   /* 0x.6b8 - Receive Unknown OP Code Counter */
439         u32     raln;   /* 0x.6bc - Receive Alignment Error Counter */
440         u32     rflr;   /* 0x.6c0 - Receive Frame Length Error Counter */
441         u32     rcde;   /* 0x.6c4 - Receive Code Error Counter */
442         u32     rcse;   /* 0x.6c8 - Receive Carrier Sense Error Counter */
443         u32     rund;   /* 0x.6cc - Receive Undersize Packet Counter */
444         u32     rovr;   /* 0x.6d0 - Receive Oversize Packet Counter */
445         u32     rfrg;   /* 0x.6d4 - Receive Fragments Counter */
446         u32     rjbr;   /* 0x.6d8 - Receive Jabber Counter */
447         u32     rdrp;   /* 0x.6dc - Receive Drop Counter */
448         u32     tbyt;   /* 0x.6e0 - Transmit Byte Counter Counter */
449         u32     tpkt;   /* 0x.6e4 - Transmit Packet Counter */
450         u32     tmca;   /* 0x.6e8 - Transmit Multicast Packet Counter */
451         u32     tbca;   /* 0x.6ec - Transmit Broadcast Packet Counter */
452         u32     txpf;   /* 0x.6f0 - Transmit Pause Control Frame Counter */
453         u32     tdfr;   /* 0x.6f4 - Transmit Deferral Packet Counter */
454         u32     tedf;   /* 0x.6f8 - Transmit Excessive Deferral Packet Counter */
455         u32     tscl;   /* 0x.6fc - Transmit Single Collision Packet Counter */
456         u32     tmcl;   /* 0x.700 - Transmit Multiple Collision Packet Counter */
457         u32     tlcl;   /* 0x.704 - Transmit Late Collision Packet Counter */
458         u32     txcl;   /* 0x.708 - Transmit Excessive Collision Packet Counter */
459         u32     tncl;   /* 0x.70c - Transmit Total Collision Counter */
460         u8      res1[4];
461         u32     tdrp;   /* 0x.714 - Transmit Drop Frame Counter */
462         u32     tjbr;   /* 0x.718 - Transmit Jabber Frame Counter */
463         u32     tfcs;   /* 0x.71c - Transmit FCS Error Counter */
464         u32     txcf;   /* 0x.720 - Transmit Control Frame Counter */
465         u32     tovr;   /* 0x.724 - Transmit Oversize Frame Counter */
466         u32     tund;   /* 0x.728 - Transmit Undersize Frame Counter */
467         u32     tfrg;   /* 0x.72c - Transmit Fragments Frame Counter */
468         u32     car1;   /* 0x.730 - Carry Register One */
469         u32     car2;   /* 0x.734 - Carry Register Two */
470         u32     cam1;   /* 0x.738 - Carry Mask Register One */
471         u32     cam2;   /* 0x.73c - Carry Mask Register Two */
472 };
473
474 struct gfar_extra_stats {
475         u64 kernel_dropped;
476         u64 rx_large;
477         u64 rx_short;
478         u64 rx_nonoctet;
479         u64 rx_crcerr;
480         u64 rx_overrun;
481         u64 rx_bsy;
482         u64 rx_babr;
483         u64 rx_trunc;
484         u64 eberr;
485         u64 tx_babt;
486         u64 tx_underrun;
487         u64 rx_skbmissing;
488         u64 tx_timeout;
489 };
490
491 #define GFAR_RMON_LEN ((sizeof(struct rmon_mib) - 16)/sizeof(u32))
492 #define GFAR_EXTRA_STATS_LEN (sizeof(struct gfar_extra_stats)/sizeof(u64))
493
494 /* Number of stats in the stats structure (ignore car and cam regs)*/
495 #define GFAR_STATS_LEN (GFAR_RMON_LEN + GFAR_EXTRA_STATS_LEN)
496
497 #define GFAR_INFOSTR_LEN 32
498
499 struct gfar_stats {
500         u64 extra[GFAR_EXTRA_STATS_LEN];
501         u64 rmon[GFAR_RMON_LEN];
502 };
503
504
505 struct gfar {
506         u32     tsec_id;        /* 0x.000 - Controller ID register */
507         u8      res1[12];
508         u32     ievent;         /* 0x.010 - Interrupt Event Register */
509         u32     imask;          /* 0x.014 - Interrupt Mask Register */
510         u32     edis;           /* 0x.018 - Error Disabled Register */
511         u8      res2[4];
512         u32     ecntrl;         /* 0x.020 - Ethernet Control Register */
513         u32     minflr;         /* 0x.024 - Minimum Frame Length Register */
514         u32     ptv;            /* 0x.028 - Pause Time Value Register */
515         u32     dmactrl;        /* 0x.02c - DMA Control Register */
516         u32     tbipa;          /* 0x.030 - TBI PHY Address Register */
517         u8      res3[88];
518         u32     fifo_tx_thr;    /* 0x.08c - FIFO transmit threshold register */
519         u8      res4[8];
520         u32     fifo_tx_starve; /* 0x.098 - FIFO transmit starve register */
521         u32     fifo_tx_starve_shutoff; /* 0x.09c - FIFO transmit starve shutoff register */
522         u8      res5[4];
523         u32     fifo_rx_pause;  /* 0x.0a4 - FIFO receive pause threshold register */
524         u32     fifo_rx_alarm;  /* 0x.0a8 - FIFO receive alarm threshold register */
525         u8      res6[84];
526         u32     tctrl;          /* 0x.100 - Transmit Control Register */
527         u32     tstat;          /* 0x.104 - Transmit Status Register */
528         u32     dfvlan;         /* 0x.108 - Default VLAN Control word */
529         u32     tbdlen;         /* 0x.10c - Transmit Buffer Descriptor Data Length Register */
530         u32     txic;           /* 0x.110 - Transmit Interrupt Coalescing Configuration Register */
531         u32     tqueue;         /* 0x.114 - Transmit queue control register */
532         u8      res7[40];
533         u32     tr03wt;         /* 0x.140 - TxBD Rings 0-3 round-robin weightings */
534         u32     tr47wt;         /* 0x.144 - TxBD Rings 4-7 round-robin weightings */
535         u8      res8[52];
536         u32     tbdbph;         /* 0x.17c - Tx data buffer pointer high */
537         u8      res9a[4];
538         u32     tbptr0;         /* 0x.184 - TxBD Pointer for ring 0 */
539         u8      res9b[4];
540         u32     tbptr1;         /* 0x.18c - TxBD Pointer for ring 1 */
541         u8      res9c[4];
542         u32     tbptr2;         /* 0x.194 - TxBD Pointer for ring 2 */
543         u8      res9d[4];
544         u32     tbptr3;         /* 0x.19c - TxBD Pointer for ring 3 */
545         u8      res9e[4];
546         u32     tbptr4;         /* 0x.1a4 - TxBD Pointer for ring 4 */
547         u8      res9f[4];
548         u32     tbptr5;         /* 0x.1ac - TxBD Pointer for ring 5 */
549         u8      res9g[4];
550         u32     tbptr6;         /* 0x.1b4 - TxBD Pointer for ring 6 */
551         u8      res9h[4];
552         u32     tbptr7;         /* 0x.1bc - TxBD Pointer for ring 7 */
553         u8      res9[64];
554         u32     tbaseh;         /* 0x.200 - TxBD base address high */
555         u32     tbase0;         /* 0x.204 - TxBD Base Address of ring 0 */
556         u8      res10a[4];
557         u32     tbase1;         /* 0x.20c - TxBD Base Address of ring 1 */
558         u8      res10b[4];
559         u32     tbase2;         /* 0x.214 - TxBD Base Address of ring 2 */
560         u8      res10c[4];
561         u32     tbase3;         /* 0x.21c - TxBD Base Address of ring 3 */
562         u8      res10d[4];
563         u32     tbase4;         /* 0x.224 - TxBD Base Address of ring 4 */
564         u8      res10e[4];
565         u32     tbase5;         /* 0x.22c - TxBD Base Address of ring 5 */
566         u8      res10f[4];
567         u32     tbase6;         /* 0x.234 - TxBD Base Address of ring 6 */
568         u8      res10g[4];
569         u32     tbase7;         /* 0x.23c - TxBD Base Address of ring 7 */
570         u8      res10[192];
571         u32     rctrl;          /* 0x.300 - Receive Control Register */
572         u32     rstat;          /* 0x.304 - Receive Status Register */
573         u8      res12[8];
574         u32     rxic;           /* 0x.310 - Receive Interrupt Coalescing Configuration Register */
575         u32     rqueue;         /* 0x.314 - Receive queue control register */
576         u8      res13[24];
577         u32     rbifx;          /* 0x.330 - Receive bit field extract control register */
578         u32     rqfar;          /* 0x.334 - Receive queue filing table address register */
579         u32     rqfcr;          /* 0x.338 - Receive queue filing table control register */
580         u32     rqfpr;          /* 0x.33c - Receive queue filing table property register */
581         u32     mrblr;          /* 0x.340 - Maximum Receive Buffer Length Register */
582         u8      res14[56];
583         u32     rbdbph;         /* 0x.37c - Rx data buffer pointer high */
584         u8      res15a[4];
585         u32     rbptr0;         /* 0x.384 - RxBD pointer for ring 0 */
586         u8      res15b[4];
587         u32     rbptr1;         /* 0x.38c - RxBD pointer for ring 1 */
588         u8      res15c[4];
589         u32     rbptr2;         /* 0x.394 - RxBD pointer for ring 2 */
590         u8      res15d[4];
591         u32     rbptr3;         /* 0x.39c - RxBD pointer for ring 3 */
592         u8      res15e[4];
593         u32     rbptr4;         /* 0x.3a4 - RxBD pointer for ring 4 */
594         u8      res15f[4];
595         u32     rbptr5;         /* 0x.3ac - RxBD pointer for ring 5 */
596         u8      res15g[4];
597         u32     rbptr6;         /* 0x.3b4 - RxBD pointer for ring 6 */
598         u8      res15h[4];
599         u32     rbptr7;         /* 0x.3bc - RxBD pointer for ring 7 */
600         u8      res16[64];
601         u32     rbaseh;         /* 0x.400 - RxBD base address high */
602         u32     rbase0;         /* 0x.404 - RxBD base address of ring 0 */
603         u8      res17a[4];
604         u32     rbase1;         /* 0x.40c - RxBD base address of ring 1 */
605         u8      res17b[4];
606         u32     rbase2;         /* 0x.414 - RxBD base address of ring 2 */
607         u8      res17c[4];
608         u32     rbase3;         /* 0x.41c - RxBD base address of ring 3 */
609         u8      res17d[4];
610         u32     rbase4;         /* 0x.424 - RxBD base address of ring 4 */
611         u8      res17e[4];
612         u32     rbase5;         /* 0x.42c - RxBD base address of ring 5 */
613         u8      res17f[4];
614         u32     rbase6;         /* 0x.434 - RxBD base address of ring 6 */
615         u8      res17g[4];
616         u32     rbase7;         /* 0x.43c - RxBD base address of ring 7 */
617         u8      res17[192];
618         u32     maccfg1;        /* 0x.500 - MAC Configuration 1 Register */
619         u32     maccfg2;        /* 0x.504 - MAC Configuration 2 Register */
620         u32     ipgifg;         /* 0x.508 - Inter Packet Gap/Inter Frame Gap Register */
621         u32     hafdup;         /* 0x.50c - Half Duplex Register */
622         u32     maxfrm;         /* 0x.510 - Maximum Frame Length Register */
623         u8      res18[12];
624         u8      gfar_mii_regs[24];      /* See gianfar_phy.h */
625         u8      res19[4];
626         u32     ifstat;         /* 0x.53c - Interface Status Register */
627         u32     macstnaddr1;    /* 0x.540 - Station Address Part 1 Register */
628         u32     macstnaddr2;    /* 0x.544 - Station Address Part 2 Register */
629         u32     mac01addr1;     /* 0x.548 - MAC exact match address 1, part 1 */
630         u32     mac01addr2;     /* 0x.54c - MAC exact match address 1, part 2 */
631         u32     mac02addr1;     /* 0x.550 - MAC exact match address 2, part 1 */
632         u32     mac02addr2;     /* 0x.554 - MAC exact match address 2, part 2 */
633         u32     mac03addr1;     /* 0x.558 - MAC exact match address 3, part 1 */
634         u32     mac03addr2;     /* 0x.55c - MAC exact match address 3, part 2 */
635         u32     mac04addr1;     /* 0x.560 - MAC exact match address 4, part 1 */
636         u32     mac04addr2;     /* 0x.564 - MAC exact match address 4, part 2 */
637         u32     mac05addr1;     /* 0x.568 - MAC exact match address 5, part 1 */
638         u32     mac05addr2;     /* 0x.56c - MAC exact match address 5, part 2 */
639         u32     mac06addr1;     /* 0x.570 - MAC exact match address 6, part 1 */
640         u32     mac06addr2;     /* 0x.574 - MAC exact match address 6, part 2 */
641         u32     mac07addr1;     /* 0x.578 - MAC exact match address 7, part 1 */
642         u32     mac07addr2;     /* 0x.57c - MAC exact match address 7, part 2 */
643         u32     mac08addr1;     /* 0x.580 - MAC exact match address 8, part 1 */
644         u32     mac08addr2;     /* 0x.584 - MAC exact match address 8, part 2 */
645         u32     mac09addr1;     /* 0x.588 - MAC exact match address 9, part 1 */
646         u32     mac09addr2;     /* 0x.58c - MAC exact match address 9, part 2 */
647         u32     mac10addr1;     /* 0x.590 - MAC exact match address 10, part 1*/
648         u32     mac10addr2;     /* 0x.594 - MAC exact match address 10, part 2*/
649         u32     mac11addr1;     /* 0x.598 - MAC exact match address 11, part 1*/
650         u32     mac11addr2;     /* 0x.59c - MAC exact match address 11, part 2*/
651         u32     mac12addr1;     /* 0x.5a0 - MAC exact match address 12, part 1*/
652         u32     mac12addr2;     /* 0x.5a4 - MAC exact match address 12, part 2*/
653         u32     mac13addr1;     /* 0x.5a8 - MAC exact match address 13, part 1*/
654         u32     mac13addr2;     /* 0x.5ac - MAC exact match address 13, part 2*/
655         u32     mac14addr1;     /* 0x.5b0 - MAC exact match address 14, part 1*/
656         u32     mac14addr2;     /* 0x.5b4 - MAC exact match address 14, part 2*/
657         u32     mac15addr1;     /* 0x.5b8 - MAC exact match address 15, part 1*/
658         u32     mac15addr2;     /* 0x.5bc - MAC exact match address 15, part 2*/
659         u8      res20[192];
660         struct rmon_mib rmon;   /* 0x.680-0x.73c */
661         u32     rrej;           /* 0x.740 - Receive filer rejected packet counter */
662         u8      res21[188];
663         u32     igaddr0;        /* 0x.800 - Indivdual/Group address register 0*/
664         u32     igaddr1;        /* 0x.804 - Indivdual/Group address register 1*/
665         u32     igaddr2;        /* 0x.808 - Indivdual/Group address register 2*/
666         u32     igaddr3;        /* 0x.80c - Indivdual/Group address register 3*/
667         u32     igaddr4;        /* 0x.810 - Indivdual/Group address register 4*/
668         u32     igaddr5;        /* 0x.814 - Indivdual/Group address register 5*/
669         u32     igaddr6;        /* 0x.818 - Indivdual/Group address register 6*/
670         u32     igaddr7;        /* 0x.81c - Indivdual/Group address register 7*/
671         u8      res22[96];
672         u32     gaddr0;         /* 0x.880 - Group address register 0 */
673         u32     gaddr1;         /* 0x.884 - Group address register 1 */
674         u32     gaddr2;         /* 0x.888 - Group address register 2 */
675         u32     gaddr3;         /* 0x.88c - Group address register 3 */
676         u32     gaddr4;         /* 0x.890 - Group address register 4 */
677         u32     gaddr5;         /* 0x.894 - Group address register 5 */
678         u32     gaddr6;         /* 0x.898 - Group address register 6 */
679         u32     gaddr7;         /* 0x.89c - Group address register 7 */
680         u8      res23a[352];
681         u32     fifocfg;        /* 0x.a00 - FIFO interface config register */
682         u8      res23b[252];
683         u8      res23c[248];
684         u32     attr;           /* 0x.bf8 - Attributes Register */
685         u32     attreli;        /* 0x.bfc - Attributes Extract Length and Extract Index Register */
686         u8      res24[1024];
687
688 };
689
690 /* Flags related to gianfar device features */
691 #define FSL_GIANFAR_DEV_HAS_GIGABIT             0x00000001
692 #define FSL_GIANFAR_DEV_HAS_COALESCE            0x00000002
693 #define FSL_GIANFAR_DEV_HAS_RMON                0x00000004
694 #define FSL_GIANFAR_DEV_HAS_MULTI_INTR          0x00000008
695 #define FSL_GIANFAR_DEV_HAS_CSUM                0x00000010
696 #define FSL_GIANFAR_DEV_HAS_VLAN                0x00000020
697 #define FSL_GIANFAR_DEV_HAS_EXTENDED_HASH       0x00000040
698 #define FSL_GIANFAR_DEV_HAS_PADDING             0x00000080
699 #define FSL_GIANFAR_DEV_HAS_MAGIC_PACKET        0x00000100
700 #define FSL_GIANFAR_DEV_HAS_BD_STASHING         0x00000200
701 #define FSL_GIANFAR_DEV_HAS_BUF_STASHING        0x00000400
702
703 /* Struct stolen almost completely (and shamelessly) from the FCC enet source
704  * (Ok, that's not so true anymore, but there is a family resemblence)
705  * The GFAR buffer descriptors track the ring buffers.  The rx_bd_base
706  * and tx_bd_base always point to the currently available buffer.
707  * The dirty_tx tracks the current buffer that is being sent by the
708  * controller.  The cur_tx and dirty_tx are equal under both completely
709  * empty and completely full conditions.  The empty/ready indicator in
710  * the buffer descriptor determines the actual condition.
711  */
712 struct gfar_private {
713         /* Fields controlled by TX lock */
714         spinlock_t txlock;
715
716         /* Pointer to the array of skbuffs */
717         struct sk_buff ** tx_skbuff;
718
719         /* next free skb in the array */
720         u16 skb_curtx;
721
722         /* First skb in line to be transmitted */
723         u16 skb_dirtytx;
724
725         /* Configuration info for the coalescing features */
726         unsigned char txcoalescing;
727         unsigned long txic;
728
729         /* Buffer descriptor pointers */
730         struct txbd8 *tx_bd_base;       /* First tx buffer descriptor */
731         struct txbd8 *cur_tx;           /* Next free ring entry */
732         struct txbd8 *dirty_tx;         /* First buffer in line
733                                            to be transmitted */
734         unsigned int tx_ring_size;
735         unsigned int num_txbdfree;      /* number of TxBDs free */
736
737         /* RX Locked fields */
738         spinlock_t rxlock;
739
740         struct device_node *node;
741         struct net_device *dev;
742         struct napi_struct napi;
743
744         /* skb array and index */
745         struct sk_buff ** rx_skbuff;
746         u16 skb_currx;
747
748         /* RX Coalescing values */
749         unsigned char rxcoalescing;
750         unsigned long rxic;
751
752         struct rxbd8 *rx_bd_base;       /* First Rx buffers */
753         struct rxbd8 *cur_rx;           /* Next free rx ring entry */
754
755         /* RX parameters */
756         unsigned int rx_ring_size;
757         unsigned int rx_buffer_size;
758         unsigned int rx_stash_size;
759         unsigned int rx_stash_index;
760
761         struct vlan_group *vlgrp;
762
763         /* Unprotected fields */
764         /* Pointer to the GFAR memory mapped Registers */
765         struct gfar __iomem *regs;
766
767         /* Hash registers and their width */
768         u32 __iomem *hash_regs[16];
769         int hash_width;
770
771         /* global parameters */
772         unsigned int fifo_threshold;
773         unsigned int fifo_starve;
774         unsigned int fifo_starve_off;
775
776         /* Bitfield update lock */
777         spinlock_t bflock;
778
779         phy_interface_t interface;
780         char    phy_bus_id[BUS_ID_SIZE];
781         u32 device_flags;
782         unsigned char rx_csum_enable:1,
783                 extended_hash:1,
784                 bd_stash_en:1,
785                 wol_en:1; /* Wake-on-LAN enabled */
786         unsigned short padding;
787
788         unsigned int interruptTransmit;
789         unsigned int interruptReceive;
790         unsigned int interruptError;
791
792         /* PHY stuff */
793         struct phy_device *phydev;
794         struct phy_device *tbiphy;
795         struct mii_bus *mii_bus;
796         int oldspeed;
797         int oldduplex;
798         int oldlink;
799
800         uint32_t msg_enable;
801
802         struct work_struct reset_task;
803
804         char int_name_tx[GFAR_INT_NAME_MAX];
805         char int_name_rx[GFAR_INT_NAME_MAX];
806         char int_name_er[GFAR_INT_NAME_MAX];
807
808         /* Network Statistics */
809         struct gfar_extra_stats extra_stats;
810 };
811
812 static inline u32 gfar_read(volatile unsigned __iomem *addr)
813 {
814         u32 val;
815         val = in_be32(addr);
816         return val;
817 }
818
819 static inline void gfar_write(volatile unsigned __iomem *addr, u32 val)
820 {
821         out_be32(addr, val);
822 }
823
824 extern irqreturn_t gfar_receive(int irq, void *dev_id);
825 extern int startup_gfar(struct net_device *dev);
826 extern void stop_gfar(struct net_device *dev);
827 extern void gfar_halt(struct net_device *dev);
828 extern void gfar_phy_test(struct mii_bus *bus, struct phy_device *phydev,
829                 int enable, u32 regnum, u32 read);
830 void gfar_init_sysfs(struct net_device *dev);
831
832 extern const struct ethtool_ops gfar_ethtool_ops;
833
834 #endif /* __GIANFAR_H */