[netdrvr] Use dev_printk() when ethernet interface isn't available
[linux-2.6.git] / drivers / net / fealnx.c
1 /*
2         Written 1998-2000 by Donald Becker.
3
4         This software may be used and distributed according to the terms of
5         the GNU General Public License (GPL), incorporated herein by reference.
6         Drivers based on or derived from this code fall under the GPL and must
7         retain the authorship, copyright and license notice.  This file is not
8         a complete program and may only be used when the entire operating
9         system is licensed under the GPL.
10
11         The author may be reached as becker@scyld.com, or C/O
12         Scyld Computing Corporation
13         410 Severn Ave., Suite 210
14         Annapolis MD 21403
15
16         Support information and updates available at
17         http://www.scyld.com/network/pci-skeleton.html
18
19         Linux kernel updates:
20
21         Version 2.51, Nov 17, 2001 (jgarzik):
22         - Add ethtool support
23         - Replace some MII-related magic numbers with constants
24
25 */
26
27 #define DRV_NAME        "fealnx"
28 #define DRV_VERSION     "2.51"
29 #define DRV_RELDATE     "Nov-17-2001"
30
31 static int debug;               /* 1-> print debug message */
32 static int max_interrupt_work = 20;
33
34 /* Maximum number of multicast addresses to filter (vs. Rx-all-multicast). */
35 static int multicast_filter_limit = 32;
36
37 /* Set the copy breakpoint for the copy-only-tiny-frames scheme. */
38 /* Setting to > 1518 effectively disables this feature.          */
39 static int rx_copybreak;
40
41 /* Used to pass the media type, etc.                            */
42 /* Both 'options[]' and 'full_duplex[]' should exist for driver */
43 /* interoperability.                                            */
44 /* The media type is usually passed in 'options[]'.             */
45 #define MAX_UNITS 8             /* More are supported, limit only on options */
46 static int options[MAX_UNITS] = { -1, -1, -1, -1, -1, -1, -1, -1 };
47 static int full_duplex[MAX_UNITS] = { -1, -1, -1, -1, -1, -1, -1, -1 };
48
49 /* Operational parameters that are set at compile time.                 */
50 /* Keep the ring sizes a power of two for compile efficiency.           */
51 /* The compiler will convert <unsigned>'%'<2^N> into a bit mask.        */
52 /* Making the Tx ring too large decreases the effectiveness of channel  */
53 /* bonding and packet priority.                                         */
54 /* There are no ill effects from too-large receive rings.               */
55 // 88-12-9 modify,
56 // #define TX_RING_SIZE    16
57 // #define RX_RING_SIZE    32
58 #define TX_RING_SIZE    6
59 #define RX_RING_SIZE    12
60 #define TX_TOTAL_SIZE   TX_RING_SIZE*sizeof(struct fealnx_desc)
61 #define RX_TOTAL_SIZE   RX_RING_SIZE*sizeof(struct fealnx_desc)
62
63 /* Operational parameters that usually are not changed. */
64 /* Time in jiffies before concluding the transmitter is hung. */
65 #define TX_TIMEOUT      (2*HZ)
66
67 #define PKT_BUF_SZ      1536    /* Size of each temporary Rx buffer. */
68
69
70 /* Include files, designed to support most kernel versions 2.0.0 and later. */
71 #include <linux/module.h>
72 #include <linux/kernel.h>
73 #include <linux/string.h>
74 #include <linux/timer.h>
75 #include <linux/errno.h>
76 #include <linux/ioport.h>
77 #include <linux/slab.h>
78 #include <linux/interrupt.h>
79 #include <linux/pci.h>
80 #include <linux/netdevice.h>
81 #include <linux/etherdevice.h>
82 #include <linux/skbuff.h>
83 #include <linux/init.h>
84 #include <linux/mii.h>
85 #include <linux/ethtool.h>
86 #include <linux/crc32.h>
87 #include <linux/delay.h>
88 #include <linux/bitops.h>
89
90 #include <asm/processor.h>      /* Processor type for cache alignment. */
91 #include <asm/io.h>
92 #include <asm/uaccess.h>
93
94 /* These identify the driver base version and may not be removed. */
95 static char version[] __devinitdata =
96 KERN_INFO DRV_NAME ".c:v" DRV_VERSION " " DRV_RELDATE "\n";
97
98
99 /* This driver was written to use PCI memory space, however some x86 systems
100    work only with I/O space accesses. */
101 #ifndef __alpha__
102 #define USE_IO_OPS
103 #endif
104
105 /* Kernel compatibility defines, some common to David Hinds' PCMCIA package. */
106 /* This is only in the support-all-kernels source code. */
107
108 #define RUN_AT(x) (jiffies + (x))
109
110 MODULE_AUTHOR("Myson or whoever");
111 MODULE_DESCRIPTION("Myson MTD-8xx 100/10M Ethernet PCI Adapter Driver");
112 MODULE_LICENSE("GPL");
113 module_param(max_interrupt_work, int, 0);
114 //MODULE_PARM(min_pci_latency, "i");
115 module_param(debug, int, 0);
116 module_param(rx_copybreak, int, 0);
117 module_param(multicast_filter_limit, int, 0);
118 module_param_array(options, int, NULL, 0);
119 module_param_array(full_duplex, int, NULL, 0);
120 MODULE_PARM_DESC(max_interrupt_work, "fealnx maximum events handled per interrupt");
121 MODULE_PARM_DESC(debug, "fealnx enable debugging (0-1)");
122 MODULE_PARM_DESC(rx_copybreak, "fealnx copy breakpoint for copy-only-tiny-frames");
123 MODULE_PARM_DESC(multicast_filter_limit, "fealnx maximum number of filtered multicast addresses");
124 MODULE_PARM_DESC(options, "fealnx: Bits 0-3: media type, bit 17: full duplex");
125 MODULE_PARM_DESC(full_duplex, "fealnx full duplex setting(s) (1)");
126
127 enum {
128         MIN_REGION_SIZE         = 136,
129 };
130
131 /* A chip capabilities table, matching the entries in pci_tbl[] above. */
132 enum chip_capability_flags {
133         HAS_MII_XCVR,
134         HAS_CHIP_XCVR,
135 };
136
137 /* 89/6/13 add, */
138 /* for different PHY */
139 enum phy_type_flags {
140         MysonPHY = 1,
141         AhdocPHY = 2,
142         SeeqPHY = 3,
143         MarvellPHY = 4,
144         Myson981 = 5,
145         LevelOnePHY = 6,
146         OtherPHY = 10,
147 };
148
149 struct chip_info {
150         char *chip_name;
151         int flags;
152 };
153
154 static const struct chip_info skel_netdrv_tbl[] __devinitdata = {
155         { "100/10M Ethernet PCI Adapter",       HAS_MII_XCVR },
156         { "100/10M Ethernet PCI Adapter",       HAS_CHIP_XCVR },
157         { "1000/100/10M Ethernet PCI Adapter",  HAS_MII_XCVR },
158 };
159
160 /* Offsets to the Command and Status Registers. */
161 enum fealnx_offsets {
162         PAR0 = 0x0,             /* physical address 0-3 */
163         PAR1 = 0x04,            /* physical address 4-5 */
164         MAR0 = 0x08,            /* multicast address 0-3 */
165         MAR1 = 0x0C,            /* multicast address 4-7 */
166         FAR0 = 0x10,            /* flow-control address 0-3 */
167         FAR1 = 0x14,            /* flow-control address 4-5 */
168         TCRRCR = 0x18,          /* receive & transmit configuration */
169         BCR = 0x1C,             /* bus command */
170         TXPDR = 0x20,           /* transmit polling demand */
171         RXPDR = 0x24,           /* receive polling demand */
172         RXCWP = 0x28,           /* receive current word pointer */
173         TXLBA = 0x2C,           /* transmit list base address */
174         RXLBA = 0x30,           /* receive list base address */
175         ISR = 0x34,             /* interrupt status */
176         IMR = 0x38,             /* interrupt mask */
177         FTH = 0x3C,             /* flow control high/low threshold */
178         MANAGEMENT = 0x40,      /* bootrom/eeprom and mii management */
179         TALLY = 0x44,           /* tally counters for crc and mpa */
180         TSR = 0x48,             /* tally counter for transmit status */
181         BMCRSR = 0x4c,          /* basic mode control and status */
182         PHYIDENTIFIER = 0x50,   /* phy identifier */
183         ANARANLPAR = 0x54,      /* auto-negotiation advertisement and link
184                                    partner ability */
185         ANEROCR = 0x58,         /* auto-negotiation expansion and pci conf. */
186         BPREMRPSR = 0x5c,       /* bypass & receive error mask and phy status */
187 };
188
189 /* Bits in the interrupt status/enable registers. */
190 /* The bits in the Intr Status/Enable registers, mostly interrupt sources. */
191 enum intr_status_bits {
192         RFCON = 0x00020000,     /* receive flow control xon packet */
193         RFCOFF = 0x00010000,    /* receive flow control xoff packet */
194         LSCStatus = 0x00008000, /* link status change */
195         ANCStatus = 0x00004000, /* autonegotiation completed */
196         FBE = 0x00002000,       /* fatal bus error */
197         FBEMask = 0x00001800,   /* mask bit12-11 */
198         ParityErr = 0x00000000, /* parity error */
199         TargetErr = 0x00001000, /* target abort */
200         MasterErr = 0x00000800, /* master error */
201         TUNF = 0x00000400,      /* transmit underflow */
202         ROVF = 0x00000200,      /* receive overflow */
203         ETI = 0x00000100,       /* transmit early int */
204         ERI = 0x00000080,       /* receive early int */
205         CNTOVF = 0x00000040,    /* counter overflow */
206         RBU = 0x00000020,       /* receive buffer unavailable */
207         TBU = 0x00000010,       /* transmit buffer unavilable */
208         TI = 0x00000008,        /* transmit interrupt */
209         RI = 0x00000004,        /* receive interrupt */
210         RxErr = 0x00000002,     /* receive error */
211 };
212
213 /* Bits in the NetworkConfig register, W for writing, R for reading */
214 /* FIXME: some names are invented by me. Marked with (name?) */
215 /* If you have docs and know bit names, please fix 'em */
216 enum rx_mode_bits {
217         CR_W_ENH        = 0x02000000,   /* enhanced mode (name?) */
218         CR_W_FD         = 0x00100000,   /* full duplex */
219         CR_W_PS10       = 0x00080000,   /* 10 mbit */
220         CR_W_TXEN       = 0x00040000,   /* tx enable (name?) */
221         CR_W_PS1000     = 0x00010000,   /* 1000 mbit */
222      /* CR_W_RXBURSTMASK= 0x00000e00, Im unsure about this */
223         CR_W_RXMODEMASK = 0x000000e0,
224         CR_W_PROM       = 0x00000080,   /* promiscuous mode */
225         CR_W_AB         = 0x00000040,   /* accept broadcast */
226         CR_W_AM         = 0x00000020,   /* accept mutlicast */
227         CR_W_ARP        = 0x00000008,   /* receive runt pkt */
228         CR_W_ALP        = 0x00000004,   /* receive long pkt */
229         CR_W_SEP        = 0x00000002,   /* receive error pkt */
230         CR_W_RXEN       = 0x00000001,   /* rx enable (unicast?) (name?) */
231
232         CR_R_TXSTOP     = 0x04000000,   /* tx stopped (name?) */
233         CR_R_FD         = 0x00100000,   /* full duplex detected */
234         CR_R_PS10       = 0x00080000,   /* 10 mbit detected */
235         CR_R_RXSTOP     = 0x00008000,   /* rx stopped (name?) */
236 };
237
238 /* The Tulip Rx and Tx buffer descriptors. */
239 struct fealnx_desc {
240         s32 status;
241         s32 control;
242         u32 buffer;
243         u32 next_desc;
244         struct fealnx_desc *next_desc_logical;
245         struct sk_buff *skbuff;
246         u32 reserved1;
247         u32 reserved2;
248 };
249
250 /* Bits in network_desc.status */
251 enum rx_desc_status_bits {
252         RXOWN = 0x80000000,     /* own bit */
253         FLNGMASK = 0x0fff0000,  /* frame length */
254         FLNGShift = 16,
255         MARSTATUS = 0x00004000, /* multicast address received */
256         BARSTATUS = 0x00002000, /* broadcast address received */
257         PHYSTATUS = 0x00001000, /* physical address received */
258         RXFSD = 0x00000800,     /* first descriptor */
259         RXLSD = 0x00000400,     /* last descriptor */
260         ErrorSummary = 0x80,    /* error summary */
261         RUNT = 0x40,            /* runt packet received */
262         LONG = 0x20,            /* long packet received */
263         FAE = 0x10,             /* frame align error */
264         CRC = 0x08,             /* crc error */
265         RXER = 0x04,            /* receive error */
266 };
267
268 enum rx_desc_control_bits {
269         RXIC = 0x00800000,      /* interrupt control */
270         RBSShift = 0,
271 };
272
273 enum tx_desc_status_bits {
274         TXOWN = 0x80000000,     /* own bit */
275         JABTO = 0x00004000,     /* jabber timeout */
276         CSL = 0x00002000,       /* carrier sense lost */
277         LC = 0x00001000,        /* late collision */
278         EC = 0x00000800,        /* excessive collision */
279         UDF = 0x00000400,       /* fifo underflow */
280         DFR = 0x00000200,       /* deferred */
281         HF = 0x00000100,        /* heartbeat fail */
282         NCRMask = 0x000000ff,   /* collision retry count */
283         NCRShift = 0,
284 };
285
286 enum tx_desc_control_bits {
287         TXIC = 0x80000000,      /* interrupt control */
288         ETIControl = 0x40000000,        /* early transmit interrupt */
289         TXLD = 0x20000000,      /* last descriptor */
290         TXFD = 0x10000000,      /* first descriptor */
291         CRCEnable = 0x08000000, /* crc control */
292         PADEnable = 0x04000000, /* padding control */
293         RetryTxLC = 0x02000000, /* retry late collision */
294         PKTSMask = 0x3ff800,    /* packet size bit21-11 */
295         PKTSShift = 11,
296         TBSMask = 0x000007ff,   /* transmit buffer bit 10-0 */
297         TBSShift = 0,
298 };
299
300 /* BootROM/EEPROM/MII Management Register */
301 #define MASK_MIIR_MII_READ       0x00000000
302 #define MASK_MIIR_MII_WRITE      0x00000008
303 #define MASK_MIIR_MII_MDO        0x00000004
304 #define MASK_MIIR_MII_MDI        0x00000002
305 #define MASK_MIIR_MII_MDC        0x00000001
306
307 /* ST+OP+PHYAD+REGAD+TA */
308 #define OP_READ             0x6000      /* ST:01+OP:10+PHYAD+REGAD+TA:Z0 */
309 #define OP_WRITE            0x5002      /* ST:01+OP:01+PHYAD+REGAD+TA:10 */
310
311 /* ------------------------------------------------------------------------- */
312 /*      Constants for Myson PHY                                              */
313 /* ------------------------------------------------------------------------- */
314 #define MysonPHYID      0xd0000302
315 /* 89-7-27 add, (begin) */
316 #define MysonPHYID0     0x0302
317 #define StatusRegister  18
318 #define SPEED100        0x0400  // bit10
319 #define FULLMODE        0x0800  // bit11
320 /* 89-7-27 add, (end) */
321
322 /* ------------------------------------------------------------------------- */
323 /*      Constants for Seeq 80225 PHY                                         */
324 /* ------------------------------------------------------------------------- */
325 #define SeeqPHYID0      0x0016
326
327 #define MIIRegister18   18
328 #define SPD_DET_100     0x80
329 #define DPLX_DET_FULL   0x40
330
331 /* ------------------------------------------------------------------------- */
332 /*      Constants for Ahdoc 101 PHY                                          */
333 /* ------------------------------------------------------------------------- */
334 #define AhdocPHYID0     0x0022
335
336 #define DiagnosticReg   18
337 #define DPLX_FULL       0x0800
338 #define Speed_100       0x0400
339
340 /* 89/6/13 add, */
341 /* -------------------------------------------------------------------------- */
342 /*      Constants                                                             */
343 /* -------------------------------------------------------------------------- */
344 #define MarvellPHYID0           0x0141
345 #define LevelOnePHYID0          0x0013
346
347 #define MII1000BaseTControlReg  9
348 #define MII1000BaseTStatusReg   10
349 #define SpecificReg             17
350
351 /* for 1000BaseT Control Register */
352 #define PHYAbletoPerform1000FullDuplex  0x0200
353 #define PHYAbletoPerform1000HalfDuplex  0x0100
354 #define PHY1000AbilityMask              0x300
355
356 // for phy specific status register, marvell phy.
357 #define SpeedMask       0x0c000
358 #define Speed_1000M     0x08000
359 #define Speed_100M      0x4000
360 #define Speed_10M       0
361 #define Full_Duplex     0x2000
362
363 // 89/12/29 add, for phy specific status register, levelone phy, (begin)
364 #define LXT1000_100M    0x08000
365 #define LXT1000_1000M   0x0c000
366 #define LXT1000_Full    0x200
367 // 89/12/29 add, for phy specific status register, levelone phy, (end)
368
369 /* for 3-in-1 case, BMCRSR register */
370 #define LinkIsUp2       0x00040000
371
372 /* for PHY */
373 #define LinkIsUp        0x0004
374
375
376 struct netdev_private {
377         /* Descriptor rings first for alignment. */
378         struct fealnx_desc *rx_ring;
379         struct fealnx_desc *tx_ring;
380
381         dma_addr_t rx_ring_dma;
382         dma_addr_t tx_ring_dma;
383
384         spinlock_t lock;
385
386         struct net_device_stats stats;
387
388         /* Media monitoring timer. */
389         struct timer_list timer;
390
391         /* Reset timer */
392         struct timer_list reset_timer;
393         int reset_timer_armed;
394         unsigned long crvalue_sv;
395         unsigned long imrvalue_sv;
396
397         /* Frequently used values: keep some adjacent for cache effect. */
398         int flags;
399         struct pci_dev *pci_dev;
400         unsigned long crvalue;
401         unsigned long bcrvalue;
402         unsigned long imrvalue;
403         struct fealnx_desc *cur_rx;
404         struct fealnx_desc *lack_rxbuf;
405         int really_rx_count;
406         struct fealnx_desc *cur_tx;
407         struct fealnx_desc *cur_tx_copy;
408         int really_tx_count;
409         int free_tx_count;
410         unsigned int rx_buf_sz; /* Based on MTU+slack. */
411
412         /* These values are keep track of the transceiver/media in use. */
413         unsigned int linkok;
414         unsigned int line_speed;
415         unsigned int duplexmode;
416         unsigned int default_port:4;    /* Last dev->if_port value. */
417         unsigned int PHYType;
418
419         /* MII transceiver section. */
420         int mii_cnt;            /* MII device addresses. */
421         unsigned char phys[2];  /* MII device addresses. */
422         struct mii_if_info mii;
423         void __iomem *mem;
424 };
425
426
427 static int mdio_read(struct net_device *dev, int phy_id, int location);
428 static void mdio_write(struct net_device *dev, int phy_id, int location, int value);
429 static int netdev_open(struct net_device *dev);
430 static void getlinktype(struct net_device *dev);
431 static void getlinkstatus(struct net_device *dev);
432 static void netdev_timer(unsigned long data);
433 static void reset_timer(unsigned long data);
434 static void tx_timeout(struct net_device *dev);
435 static void init_ring(struct net_device *dev);
436 static int start_tx(struct sk_buff *skb, struct net_device *dev);
437 static irqreturn_t intr_handler(int irq, void *dev_instance, struct pt_regs *regs);
438 static int netdev_rx(struct net_device *dev);
439 static void set_rx_mode(struct net_device *dev);
440 static void __set_rx_mode(struct net_device *dev);
441 static struct net_device_stats *get_stats(struct net_device *dev);
442 static int mii_ioctl(struct net_device *dev, struct ifreq *rq, int cmd);
443 static struct ethtool_ops netdev_ethtool_ops;
444 static int netdev_close(struct net_device *dev);
445 static void reset_rx_descriptors(struct net_device *dev);
446 static void reset_tx_descriptors(struct net_device *dev);
447
448 static void stop_nic_rx(void __iomem *ioaddr, long crvalue)
449 {
450         int delay = 0x1000;
451         iowrite32(crvalue & ~(CR_W_RXEN), ioaddr + TCRRCR);
452         while (--delay) {
453                 if ( (ioread32(ioaddr + TCRRCR) & CR_R_RXSTOP) == CR_R_RXSTOP)
454                         break;
455         }
456 }
457
458
459 static void stop_nic_rxtx(void __iomem *ioaddr, long crvalue)
460 {
461         int delay = 0x1000;
462         iowrite32(crvalue & ~(CR_W_RXEN+CR_W_TXEN), ioaddr + TCRRCR);
463         while (--delay) {
464                 if ( (ioread32(ioaddr + TCRRCR) & (CR_R_RXSTOP+CR_R_TXSTOP))
465                                             == (CR_R_RXSTOP+CR_R_TXSTOP) )
466                         break;
467         }
468 }
469
470
471 static int __devinit fealnx_init_one(struct pci_dev *pdev,
472                                      const struct pci_device_id *ent)
473 {
474         struct netdev_private *np;
475         int i, option, err, irq;
476         static int card_idx = -1;
477         char boardname[12];
478         void __iomem *ioaddr;
479         unsigned long len;
480         unsigned int chip_id = ent->driver_data;
481         struct net_device *dev;
482         void *ring_space;
483         dma_addr_t ring_dma;
484 #ifdef USE_IO_OPS
485         int bar = 0;
486 #else
487         int bar = 1;
488 #endif
489         
490 /* when built into the kernel, we only print version if device is found */
491 #ifndef MODULE
492         static int printed_version;
493         if (!printed_version++)
494                 printk(version);
495 #endif
496         
497         card_idx++;
498         sprintf(boardname, "fealnx%d", card_idx);
499         
500         option = card_idx < MAX_UNITS ? options[card_idx] : 0;
501
502         i = pci_enable_device(pdev);
503         if (i) return i;
504         pci_set_master(pdev);
505         
506         len = pci_resource_len(pdev, bar);
507         if (len < MIN_REGION_SIZE) {
508                 dev_printk(KERN_ERR, &pdev->dev,
509                            "region size %ld too small, aborting\n", len);
510                 return -ENODEV;
511         }
512
513         i = pci_request_regions(pdev, boardname);
514         if (i)
515                 return i;
516         
517         irq = pdev->irq;
518
519         ioaddr = pci_iomap(pdev, bar, len);
520         if (!ioaddr) {
521                 err = -ENOMEM;
522                 goto err_out_res;
523         }
524
525         dev = alloc_etherdev(sizeof(struct netdev_private));
526         if (!dev) {
527                 err = -ENOMEM;
528                 goto err_out_unmap;
529         }
530         SET_MODULE_OWNER(dev);
531         SET_NETDEV_DEV(dev, &pdev->dev);
532
533         /* read ethernet id */
534         for (i = 0; i < 6; ++i)
535                 dev->dev_addr[i] = ioread8(ioaddr + PAR0 + i);
536
537         /* Reset the chip to erase previous misconfiguration. */
538         iowrite32(0x00000001, ioaddr + BCR);
539
540         dev->base_addr = (unsigned long)ioaddr;
541         dev->irq = irq;
542
543         /* Make certain the descriptor lists are aligned. */
544         np = netdev_priv(dev);
545         np->mem = ioaddr;
546         spin_lock_init(&np->lock);
547         np->pci_dev = pdev;
548         np->flags = skel_netdrv_tbl[chip_id].flags;
549         pci_set_drvdata(pdev, dev);
550         np->mii.dev = dev;
551         np->mii.mdio_read = mdio_read;
552         np->mii.mdio_write = mdio_write;
553         np->mii.phy_id_mask = 0x1f;
554         np->mii.reg_num_mask = 0x1f;
555
556         ring_space = pci_alloc_consistent(pdev, RX_TOTAL_SIZE, &ring_dma);
557         if (!ring_space) {
558                 err = -ENOMEM;
559                 goto err_out_free_dev;
560         }
561         np->rx_ring = (struct fealnx_desc *)ring_space;
562         np->rx_ring_dma = ring_dma;
563
564         ring_space = pci_alloc_consistent(pdev, TX_TOTAL_SIZE, &ring_dma);
565         if (!ring_space) {
566                 err = -ENOMEM;
567                 goto err_out_free_rx;
568         }
569         np->tx_ring = (struct fealnx_desc *)ring_space;
570         np->tx_ring_dma = ring_dma;
571
572         /* find the connected MII xcvrs */
573         if (np->flags == HAS_MII_XCVR) {
574                 int phy, phy_idx = 0;
575
576                 for (phy = 1; phy < 32 && phy_idx < 4; phy++) {
577                         int mii_status = mdio_read(dev, phy, 1);
578
579                         if (mii_status != 0xffff && mii_status != 0x0000) {
580                                 np->phys[phy_idx++] = phy;
581                                 dev_printk(KERN_INFO, &pdev->dev,
582                                        "MII PHY found at address %d, status "
583                                        "0x%4.4x.\n", phy, mii_status);
584                                 /* get phy type */
585                                 {
586                                         unsigned int data;
587
588                                         data = mdio_read(dev, np->phys[0], 2);
589                                         if (data == SeeqPHYID0)
590                                                 np->PHYType = SeeqPHY;
591                                         else if (data == AhdocPHYID0)
592                                                 np->PHYType = AhdocPHY;
593                                         else if (data == MarvellPHYID0)
594                                                 np->PHYType = MarvellPHY;
595                                         else if (data == MysonPHYID0)
596                                                 np->PHYType = Myson981;
597                                         else if (data == LevelOnePHYID0)
598                                                 np->PHYType = LevelOnePHY;
599                                         else
600                                                 np->PHYType = OtherPHY;
601                                 }
602                         }
603                 }
604
605                 np->mii_cnt = phy_idx;
606                 if (phy_idx == 0)
607                         dev_printk(KERN_WARNING, &pdev->dev,
608                                 "MII PHY not found -- this device may "
609                                "not operate correctly.\n");
610         } else {
611                 np->phys[0] = 32;
612 /* 89/6/23 add, (begin) */
613                 /* get phy type */
614                 if (ioread32(ioaddr + PHYIDENTIFIER) == MysonPHYID)
615                         np->PHYType = MysonPHY;
616                 else
617                         np->PHYType = OtherPHY;
618         }
619         np->mii.phy_id = np->phys[0];
620
621         if (dev->mem_start)
622                 option = dev->mem_start;
623
624         /* The lower four bits are the media type. */
625         if (option > 0) {
626                 if (option & 0x200)
627                         np->mii.full_duplex = 1;
628                 np->default_port = option & 15;
629         }
630
631         if (card_idx < MAX_UNITS && full_duplex[card_idx] > 0)
632                 np->mii.full_duplex = full_duplex[card_idx];
633
634         if (np->mii.full_duplex) {
635                 dev_printk(KERN_INFO, &pdev->dev,
636                         "Media type forced to Full Duplex.\n");
637 /* 89/6/13 add, (begin) */
638 //      if (np->PHYType==MarvellPHY)
639                 if ((np->PHYType == MarvellPHY) || (np->PHYType == LevelOnePHY)) {
640                         unsigned int data;
641
642                         data = mdio_read(dev, np->phys[0], 9);
643                         data = (data & 0xfcff) | 0x0200;
644                         mdio_write(dev, np->phys[0], 9, data);
645                 }
646 /* 89/6/13 add, (end) */
647                 if (np->flags == HAS_MII_XCVR)
648                         mdio_write(dev, np->phys[0], MII_ADVERTISE, ADVERTISE_FULL);
649                 else
650                         iowrite32(ADVERTISE_FULL, ioaddr + ANARANLPAR);
651                 np->mii.force_media = 1;
652         }
653
654         /* The chip-specific entries in the device structure. */
655         dev->open = &netdev_open;
656         dev->hard_start_xmit = &start_tx;
657         dev->stop = &netdev_close;
658         dev->get_stats = &get_stats;
659         dev->set_multicast_list = &set_rx_mode;
660         dev->do_ioctl = &mii_ioctl;
661         dev->ethtool_ops = &netdev_ethtool_ops;
662         dev->tx_timeout = &tx_timeout;
663         dev->watchdog_timeo = TX_TIMEOUT;
664         
665         err = register_netdev(dev);
666         if (err)
667                 goto err_out_free_tx;
668
669         printk(KERN_INFO "%s: %s at %p, ",
670                dev->name, skel_netdrv_tbl[chip_id].chip_name, ioaddr);
671         for (i = 0; i < 5; i++)
672                 printk("%2.2x:", dev->dev_addr[i]);
673         printk("%2.2x, IRQ %d.\n", dev->dev_addr[i], irq);
674
675         return 0;
676
677 err_out_free_tx:
678         pci_free_consistent(pdev, TX_TOTAL_SIZE, np->tx_ring, np->tx_ring_dma);
679 err_out_free_rx:
680         pci_free_consistent(pdev, RX_TOTAL_SIZE, np->rx_ring, np->rx_ring_dma);
681 err_out_free_dev:
682         free_netdev(dev);
683 err_out_unmap:
684         pci_iounmap(pdev, ioaddr);
685 err_out_res:
686         pci_release_regions(pdev);
687         return err;
688 }
689
690
691 static void __devexit fealnx_remove_one(struct pci_dev *pdev)
692 {
693         struct net_device *dev = pci_get_drvdata(pdev);
694
695         if (dev) {
696                 struct netdev_private *np = netdev_priv(dev);
697
698                 pci_free_consistent(pdev, TX_TOTAL_SIZE, np->tx_ring,
699                         np->tx_ring_dma);
700                 pci_free_consistent(pdev, RX_TOTAL_SIZE, np->rx_ring,
701                         np->rx_ring_dma);
702                 unregister_netdev(dev);
703                 pci_iounmap(pdev, np->mem);
704                 free_netdev(dev);
705                 pci_release_regions(pdev);
706                 pci_set_drvdata(pdev, NULL);
707         } else
708                 printk(KERN_ERR "fealnx: remove for unknown device\n");
709 }
710
711
712 static ulong m80x_send_cmd_to_phy(void __iomem *miiport, int opcode, int phyad, int regad)
713 {
714         ulong miir;
715         int i;
716         unsigned int mask, data;
717
718         /* enable MII output */
719         miir = (ulong) ioread32(miiport);
720         miir &= 0xfffffff0;
721
722         miir |= MASK_MIIR_MII_WRITE + MASK_MIIR_MII_MDO;
723
724         /* send 32 1's preamble */
725         for (i = 0; i < 32; i++) {
726                 /* low MDC; MDO is already high (miir) */
727                 miir &= ~MASK_MIIR_MII_MDC;
728                 iowrite32(miir, miiport);
729
730                 /* high MDC */
731                 miir |= MASK_MIIR_MII_MDC;
732                 iowrite32(miir, miiport);
733         }
734
735         /* calculate ST+OP+PHYAD+REGAD+TA */
736         data = opcode | (phyad << 7) | (regad << 2);
737
738         /* sent out */
739         mask = 0x8000;
740         while (mask) {
741                 /* low MDC, prepare MDO */
742                 miir &= ~(MASK_MIIR_MII_MDC + MASK_MIIR_MII_MDO);
743                 if (mask & data)
744                         miir |= MASK_MIIR_MII_MDO;
745
746                 iowrite32(miir, miiport);
747                 /* high MDC */
748                 miir |= MASK_MIIR_MII_MDC;
749                 iowrite32(miir, miiport);
750                 udelay(30);
751
752                 /* next */
753                 mask >>= 1;
754                 if (mask == 0x2 && opcode == OP_READ)
755                         miir &= ~MASK_MIIR_MII_WRITE;
756         }
757         return miir;
758 }
759
760
761 static int mdio_read(struct net_device *dev, int phyad, int regad)
762 {
763         struct netdev_private *np = netdev_priv(dev);
764         void __iomem *miiport = np->mem + MANAGEMENT;
765         ulong miir;
766         unsigned int mask, data;
767
768         miir = m80x_send_cmd_to_phy(miiport, OP_READ, phyad, regad);
769
770         /* read data */
771         mask = 0x8000;
772         data = 0;
773         while (mask) {
774                 /* low MDC */
775                 miir &= ~MASK_MIIR_MII_MDC;
776                 iowrite32(miir, miiport);
777
778                 /* read MDI */
779                 miir = ioread32(miiport);
780                 if (miir & MASK_MIIR_MII_MDI)
781                         data |= mask;
782
783                 /* high MDC, and wait */
784                 miir |= MASK_MIIR_MII_MDC;
785                 iowrite32(miir, miiport);
786                 udelay(30);
787
788                 /* next */
789                 mask >>= 1;
790         }
791
792         /* low MDC */
793         miir &= ~MASK_MIIR_MII_MDC;
794         iowrite32(miir, miiport);
795
796         return data & 0xffff;
797 }
798
799
800 static void mdio_write(struct net_device *dev, int phyad, int regad, int data)
801 {
802         struct netdev_private *np = netdev_priv(dev);
803         void __iomem *miiport = np->mem + MANAGEMENT;
804         ulong miir;
805         unsigned int mask;
806
807         miir = m80x_send_cmd_to_phy(miiport, OP_WRITE, phyad, regad);
808
809         /* write data */
810         mask = 0x8000;
811         while (mask) {
812                 /* low MDC, prepare MDO */
813                 miir &= ~(MASK_MIIR_MII_MDC + MASK_MIIR_MII_MDO);
814                 if (mask & data)
815                         miir |= MASK_MIIR_MII_MDO;
816                 iowrite32(miir, miiport);
817
818                 /* high MDC */
819                 miir |= MASK_MIIR_MII_MDC;
820                 iowrite32(miir, miiport);
821
822                 /* next */
823                 mask >>= 1;
824         }
825
826         /* low MDC */
827         miir &= ~MASK_MIIR_MII_MDC;
828         iowrite32(miir, miiport);
829 }
830
831
832 static int netdev_open(struct net_device *dev)
833 {
834         struct netdev_private *np = netdev_priv(dev);
835         void __iomem *ioaddr = np->mem;
836         int i;
837
838         iowrite32(0x00000001, ioaddr + BCR);    /* Reset */
839
840         if (request_irq(dev->irq, &intr_handler, IRQF_SHARED, dev->name, dev))
841                 return -EAGAIN;
842
843         for (i = 0; i < 3; i++)
844                 iowrite16(((unsigned short*)dev->dev_addr)[i],
845                                 ioaddr + PAR0 + i*2);
846
847         init_ring(dev);
848
849         iowrite32(np->rx_ring_dma, ioaddr + RXLBA);
850         iowrite32(np->tx_ring_dma, ioaddr + TXLBA);
851
852         /* Initialize other registers. */
853         /* Configure the PCI bus bursts and FIFO thresholds.
854            486: Set 8 longword burst.
855            586: no burst limit.
856            Burst length 5:3
857            0 0 0   1
858            0 0 1   4
859            0 1 0   8
860            0 1 1   16
861            1 0 0   32
862            1 0 1   64
863            1 1 0   128
864            1 1 1   256
865            Wait the specified 50 PCI cycles after a reset by initializing
866            Tx and Rx queues and the address filter list.
867            FIXME (Ueimor): optimistic for alpha + posted writes ? */
868 #if defined(__powerpc__) || defined(__sparc__)
869 // 89/9/1 modify, 
870 //   np->bcrvalue=0x04 | 0x0x38;  /* big-endian, 256 burst length */
871         np->bcrvalue = 0x04 | 0x10;     /* big-endian, tx 8 burst length */
872         np->crvalue = 0xe00;    /* rx 128 burst length */
873 #elif defined(__alpha__) || defined(__x86_64__)
874 // 89/9/1 modify, 
875 //   np->bcrvalue=0x38;           /* little-endian, 256 burst length */
876         np->bcrvalue = 0x10;    /* little-endian, 8 burst length */
877         np->crvalue = 0xe00;    /* rx 128 burst length */
878 #elif defined(__i386__)
879 #if defined(MODULE)
880 // 89/9/1 modify, 
881 //   np->bcrvalue=0x38;           /* little-endian, 256 burst length */
882         np->bcrvalue = 0x10;    /* little-endian, 8 burst length */
883         np->crvalue = 0xe00;    /* rx 128 burst length */
884 #else
885         /* When not a module we can work around broken '486 PCI boards. */
886 #define x86 boot_cpu_data.x86
887 // 89/9/1 modify, 
888 //   np->bcrvalue=(x86 <= 4 ? 0x10 : 0x38);
889         np->bcrvalue = 0x10;
890         np->crvalue = (x86 <= 4 ? 0xa00 : 0xe00);
891         if (x86 <= 4)
892                 printk(KERN_INFO "%s: This is a 386/486 PCI system, setting burst "
893                        "length to %x.\n", dev->name, (x86 <= 4 ? 0x10 : 0x38));
894 #endif
895 #else
896 // 89/9/1 modify,
897 //   np->bcrvalue=0x38;
898         np->bcrvalue = 0x10;
899         np->crvalue = 0xe00;    /* rx 128 burst length */
900 #warning Processor architecture undefined!
901 #endif
902 // 89/12/29 add,
903 // 90/1/16 modify,
904 //   np->imrvalue=FBE|TUNF|CNTOVF|RBU|TI|RI;
905         np->imrvalue = TUNF | CNTOVF | RBU | TI | RI;
906         if (np->pci_dev->device == 0x891) {
907                 np->bcrvalue |= 0x200;  /* set PROG bit */
908                 np->crvalue |= CR_W_ENH;        /* set enhanced bit */
909                 np->imrvalue |= ETI;
910         }
911         iowrite32(np->bcrvalue, ioaddr + BCR);
912
913         if (dev->if_port == 0)
914                 dev->if_port = np->default_port;
915
916         iowrite32(0, ioaddr + RXPDR);
917 // 89/9/1 modify,
918 //   np->crvalue = 0x00e40001;    /* tx store and forward, tx/rx enable */
919         np->crvalue |= 0x00e40001;      /* tx store and forward, tx/rx enable */
920         np->mii.full_duplex = np->mii.force_media;
921         getlinkstatus(dev);
922         if (np->linkok)
923                 getlinktype(dev);
924         __set_rx_mode(dev);
925
926         netif_start_queue(dev);
927
928         /* Clear and Enable interrupts by setting the interrupt mask. */
929         iowrite32(FBE | TUNF | CNTOVF | RBU | TI | RI, ioaddr + ISR);
930         iowrite32(np->imrvalue, ioaddr + IMR);
931
932         if (debug)
933                 printk(KERN_DEBUG "%s: Done netdev_open().\n", dev->name);
934
935         /* Set the timer to check for link beat. */
936         init_timer(&np->timer);
937         np->timer.expires = RUN_AT(3 * HZ);
938         np->timer.data = (unsigned long) dev;
939         np->timer.function = &netdev_timer;
940
941         /* timer handler */
942         add_timer(&np->timer);
943
944         init_timer(&np->reset_timer);
945         np->reset_timer.data = (unsigned long) dev;
946         np->reset_timer.function = &reset_timer;
947         np->reset_timer_armed = 0;
948
949         return 0;
950 }
951
952
953 static void getlinkstatus(struct net_device *dev)
954 /* function: Routine will read MII Status Register to get link status.       */
955 /* input   : dev... pointer to the adapter block.                            */
956 /* output  : none.                                                           */
957 {
958         struct netdev_private *np = netdev_priv(dev);
959         unsigned int i, DelayTime = 0x1000;
960
961         np->linkok = 0;
962
963         if (np->PHYType == MysonPHY) {
964                 for (i = 0; i < DelayTime; ++i) {
965                         if (ioread32(np->mem + BMCRSR) & LinkIsUp2) {
966                                 np->linkok = 1;
967                                 return;
968                         }
969                         udelay(100);
970                 }
971         } else {
972                 for (i = 0; i < DelayTime; ++i) {
973                         if (mdio_read(dev, np->phys[0], MII_BMSR) & BMSR_LSTATUS) {
974                                 np->linkok = 1;
975                                 return;
976                         }
977                         udelay(100);
978                 }
979         }
980 }
981
982
983 static void getlinktype(struct net_device *dev)
984 {
985         struct netdev_private *np = netdev_priv(dev);
986
987         if (np->PHYType == MysonPHY) {  /* 3-in-1 case */
988                 if (ioread32(np->mem + TCRRCR) & CR_R_FD)
989                         np->duplexmode = 2;     /* full duplex */
990                 else
991                         np->duplexmode = 1;     /* half duplex */
992                 if (ioread32(np->mem + TCRRCR) & CR_R_PS10)
993                         np->line_speed = 1;     /* 10M */
994                 else
995                         np->line_speed = 2;     /* 100M */
996         } else {
997                 if (np->PHYType == SeeqPHY) {   /* this PHY is SEEQ 80225 */
998                         unsigned int data;
999
1000                         data = mdio_read(dev, np->phys[0], MIIRegister18);
1001                         if (data & SPD_DET_100)
1002                                 np->line_speed = 2;     /* 100M */
1003                         else
1004                                 np->line_speed = 1;     /* 10M */
1005                         if (data & DPLX_DET_FULL)
1006                                 np->duplexmode = 2;     /* full duplex mode */
1007                         else
1008                                 np->duplexmode = 1;     /* half duplex mode */
1009                 } else if (np->PHYType == AhdocPHY) {
1010                         unsigned int data;
1011
1012                         data = mdio_read(dev, np->phys[0], DiagnosticReg);
1013                         if (data & Speed_100)
1014                                 np->line_speed = 2;     /* 100M */
1015                         else
1016                                 np->line_speed = 1;     /* 10M */
1017                         if (data & DPLX_FULL)
1018                                 np->duplexmode = 2;     /* full duplex mode */
1019                         else
1020                                 np->duplexmode = 1;     /* half duplex mode */
1021                 }
1022 /* 89/6/13 add, (begin) */
1023                 else if (np->PHYType == MarvellPHY) {
1024                         unsigned int data;
1025
1026                         data = mdio_read(dev, np->phys[0], SpecificReg);
1027                         if (data & Full_Duplex)
1028                                 np->duplexmode = 2;     /* full duplex mode */
1029                         else
1030                                 np->duplexmode = 1;     /* half duplex mode */
1031                         data &= SpeedMask;
1032                         if (data == Speed_1000M)
1033                                 np->line_speed = 3;     /* 1000M */
1034                         else if (data == Speed_100M)
1035                                 np->line_speed = 2;     /* 100M */
1036                         else
1037                                 np->line_speed = 1;     /* 10M */
1038                 }
1039 /* 89/6/13 add, (end) */
1040 /* 89/7/27 add, (begin) */
1041                 else if (np->PHYType == Myson981) {
1042                         unsigned int data;
1043
1044                         data = mdio_read(dev, np->phys[0], StatusRegister);
1045
1046                         if (data & SPEED100)
1047                                 np->line_speed = 2;
1048                         else
1049                                 np->line_speed = 1;
1050
1051                         if (data & FULLMODE)
1052                                 np->duplexmode = 2;
1053                         else
1054                                 np->duplexmode = 1;
1055                 }
1056 /* 89/7/27 add, (end) */
1057 /* 89/12/29 add */
1058                 else if (np->PHYType == LevelOnePHY) {
1059                         unsigned int data;
1060
1061                         data = mdio_read(dev, np->phys[0], SpecificReg);
1062                         if (data & LXT1000_Full)
1063                                 np->duplexmode = 2;     /* full duplex mode */
1064                         else
1065                                 np->duplexmode = 1;     /* half duplex mode */
1066                         data &= SpeedMask;
1067                         if (data == LXT1000_1000M)
1068                                 np->line_speed = 3;     /* 1000M */
1069                         else if (data == LXT1000_100M)
1070                                 np->line_speed = 2;     /* 100M */
1071                         else
1072                                 np->line_speed = 1;     /* 10M */
1073                 }
1074                 np->crvalue &= (~CR_W_PS10) & (~CR_W_FD) & (~CR_W_PS1000);
1075                 if (np->line_speed == 1)
1076                         np->crvalue |= CR_W_PS10;
1077                 else if (np->line_speed == 3)
1078                         np->crvalue |= CR_W_PS1000;
1079                 if (np->duplexmode == 2)
1080                         np->crvalue |= CR_W_FD;
1081         }
1082 }
1083
1084
1085 /* Take lock before calling this */
1086 static void allocate_rx_buffers(struct net_device *dev)
1087 {
1088         struct netdev_private *np = netdev_priv(dev);
1089
1090         /*  allocate skb for rx buffers */
1091         while (np->really_rx_count != RX_RING_SIZE) {
1092                 struct sk_buff *skb;
1093
1094                 skb = dev_alloc_skb(np->rx_buf_sz);
1095                 if (skb == NULL)
1096                         break;  /* Better luck next round. */
1097
1098                 while (np->lack_rxbuf->skbuff)
1099                         np->lack_rxbuf = np->lack_rxbuf->next_desc_logical;
1100
1101                 skb->dev = dev; /* Mark as being used by this device. */
1102                 np->lack_rxbuf->skbuff = skb;
1103                 np->lack_rxbuf->buffer = pci_map_single(np->pci_dev, skb->data,
1104                         np->rx_buf_sz, PCI_DMA_FROMDEVICE);
1105                 np->lack_rxbuf->status = RXOWN;
1106                 ++np->really_rx_count;
1107         }
1108 }
1109
1110
1111 static void netdev_timer(unsigned long data)
1112 {
1113         struct net_device *dev = (struct net_device *) data;
1114         struct netdev_private *np = netdev_priv(dev);
1115         void __iomem *ioaddr = np->mem;
1116         int old_crvalue = np->crvalue;
1117         unsigned int old_linkok = np->linkok;
1118         unsigned long flags;
1119
1120         if (debug)
1121                 printk(KERN_DEBUG "%s: Media selection timer tick, status %8.8x "
1122                        "config %8.8x.\n", dev->name, ioread32(ioaddr + ISR),
1123                        ioread32(ioaddr + TCRRCR));
1124
1125         spin_lock_irqsave(&np->lock, flags);
1126
1127         if (np->flags == HAS_MII_XCVR) {
1128                 getlinkstatus(dev);
1129                 if ((old_linkok == 0) && (np->linkok == 1)) {   /* we need to detect the media type again */
1130                         getlinktype(dev);
1131                         if (np->crvalue != old_crvalue) {
1132                                 stop_nic_rxtx(ioaddr, np->crvalue);
1133                                 iowrite32(np->crvalue, ioaddr + TCRRCR);
1134                         }
1135                 }
1136         }
1137
1138         allocate_rx_buffers(dev);
1139
1140         spin_unlock_irqrestore(&np->lock, flags);
1141
1142         np->timer.expires = RUN_AT(10 * HZ);
1143         add_timer(&np->timer);
1144 }
1145
1146
1147 /* Take lock before calling */
1148 /* Reset chip and disable rx, tx and interrupts */
1149 static void reset_and_disable_rxtx(struct net_device *dev)
1150 {
1151         struct netdev_private *np = netdev_priv(dev);
1152         void __iomem *ioaddr = np->mem;
1153         int delay=51;
1154
1155         /* Reset the chip's Tx and Rx processes. */
1156         stop_nic_rxtx(ioaddr, 0);
1157
1158         /* Disable interrupts by clearing the interrupt mask. */
1159         iowrite32(0, ioaddr + IMR);
1160
1161         /* Reset the chip to erase previous misconfiguration. */
1162         iowrite32(0x00000001, ioaddr + BCR);
1163
1164         /* Ueimor: wait for 50 PCI cycles (and flush posted writes btw). 
1165            We surely wait too long (address+data phase). Who cares? */
1166         while (--delay) {
1167                 ioread32(ioaddr + BCR);
1168                 rmb();
1169         }
1170 }
1171
1172
1173 /* Take lock before calling */
1174 /* Restore chip after reset */
1175 static void enable_rxtx(struct net_device *dev)
1176 {
1177         struct netdev_private *np = netdev_priv(dev);
1178         void __iomem *ioaddr = np->mem;
1179
1180         reset_rx_descriptors(dev);
1181
1182         iowrite32(np->tx_ring_dma + ((char*)np->cur_tx - (char*)np->tx_ring),
1183                 ioaddr + TXLBA);
1184         iowrite32(np->rx_ring_dma + ((char*)np->cur_rx - (char*)np->rx_ring),
1185                 ioaddr + RXLBA);
1186
1187         iowrite32(np->bcrvalue, ioaddr + BCR);
1188
1189         iowrite32(0, ioaddr + RXPDR);
1190         __set_rx_mode(dev); /* changes np->crvalue, writes it into TCRRCR */
1191
1192         /* Clear and Enable interrupts by setting the interrupt mask. */
1193         iowrite32(FBE | TUNF | CNTOVF | RBU | TI | RI, ioaddr + ISR);
1194         iowrite32(np->imrvalue, ioaddr + IMR);
1195
1196         iowrite32(0, ioaddr + TXPDR);
1197 }
1198
1199
1200 static void reset_timer(unsigned long data)
1201 {
1202         struct net_device *dev = (struct net_device *) data;
1203         struct netdev_private *np = netdev_priv(dev);
1204         unsigned long flags;
1205
1206         printk(KERN_WARNING "%s: resetting tx and rx machinery\n", dev->name);
1207
1208         spin_lock_irqsave(&np->lock, flags);
1209         np->crvalue = np->crvalue_sv;
1210         np->imrvalue = np->imrvalue_sv;
1211
1212         reset_and_disable_rxtx(dev);
1213         /* works for me without this:
1214         reset_tx_descriptors(dev); */
1215         enable_rxtx(dev);
1216         netif_start_queue(dev); /* FIXME: or netif_wake_queue(dev); ? */
1217                 
1218         np->reset_timer_armed = 0;
1219
1220         spin_unlock_irqrestore(&np->lock, flags);
1221 }
1222
1223
1224 static void tx_timeout(struct net_device *dev)
1225 {
1226         struct netdev_private *np = netdev_priv(dev);
1227         void __iomem *ioaddr = np->mem;
1228         unsigned long flags;
1229         int i;
1230
1231         printk(KERN_WARNING "%s: Transmit timed out, status %8.8x,"
1232                " resetting...\n", dev->name, ioread32(ioaddr + ISR));
1233
1234         {
1235                 printk(KERN_DEBUG "  Rx ring %p: ", np->rx_ring);
1236                 for (i = 0; i < RX_RING_SIZE; i++)
1237                         printk(" %8.8x", (unsigned int) np->rx_ring[i].status);
1238                 printk("\n" KERN_DEBUG "  Tx ring %p: ", np->tx_ring);
1239                 for (i = 0; i < TX_RING_SIZE; i++)
1240                         printk(" %4.4x", np->tx_ring[i].status);
1241                 printk("\n");
1242         }
1243         
1244         spin_lock_irqsave(&np->lock, flags);
1245
1246         reset_and_disable_rxtx(dev);
1247         reset_tx_descriptors(dev);
1248         enable_rxtx(dev);
1249
1250         spin_unlock_irqrestore(&np->lock, flags);
1251
1252         dev->trans_start = jiffies;
1253         np->stats.tx_errors++;
1254         netif_wake_queue(dev); /* or .._start_.. ?? */
1255 }
1256
1257
1258 /* Initialize the Rx and Tx rings, along with various 'dev' bits. */
1259 static void init_ring(struct net_device *dev)
1260 {
1261         struct netdev_private *np = netdev_priv(dev);
1262         int i;
1263
1264         /* initialize rx variables */
1265         np->rx_buf_sz = (dev->mtu <= 1500 ? PKT_BUF_SZ : dev->mtu + 32);
1266         np->cur_rx = &np->rx_ring[0];
1267         np->lack_rxbuf = np->rx_ring;
1268         np->really_rx_count = 0;
1269
1270         /* initial rx descriptors. */
1271         for (i = 0; i < RX_RING_SIZE; i++) {
1272                 np->rx_ring[i].status = 0;
1273                 np->rx_ring[i].control = np->rx_buf_sz << RBSShift;
1274                 np->rx_ring[i].next_desc = np->rx_ring_dma +
1275                         (i + 1)*sizeof(struct fealnx_desc);
1276                 np->rx_ring[i].next_desc_logical = &np->rx_ring[i + 1];
1277                 np->rx_ring[i].skbuff = NULL;
1278         }
1279
1280         /* for the last rx descriptor */
1281         np->rx_ring[i - 1].next_desc = np->rx_ring_dma;
1282         np->rx_ring[i - 1].next_desc_logical = np->rx_ring;
1283
1284         /* allocate skb for rx buffers */
1285         for (i = 0; i < RX_RING_SIZE; i++) {
1286                 struct sk_buff *skb = dev_alloc_skb(np->rx_buf_sz);
1287
1288                 if (skb == NULL) {
1289                         np->lack_rxbuf = &np->rx_ring[i];
1290                         break;
1291                 }
1292
1293                 ++np->really_rx_count;
1294                 np->rx_ring[i].skbuff = skb;
1295                 skb->dev = dev; /* Mark as being used by this device. */
1296                 np->rx_ring[i].buffer = pci_map_single(np->pci_dev, skb->data,
1297                         np->rx_buf_sz, PCI_DMA_FROMDEVICE);
1298                 np->rx_ring[i].status = RXOWN;
1299                 np->rx_ring[i].control |= RXIC;
1300         }
1301
1302         /* initialize tx variables */
1303         np->cur_tx = &np->tx_ring[0];
1304         np->cur_tx_copy = &np->tx_ring[0];
1305         np->really_tx_count = 0;
1306         np->free_tx_count = TX_RING_SIZE;
1307
1308         for (i = 0; i < TX_RING_SIZE; i++) {
1309                 np->tx_ring[i].status = 0;
1310                 /* do we need np->tx_ring[i].control = XXX; ?? */
1311                 np->tx_ring[i].next_desc = np->tx_ring_dma +
1312                         (i + 1)*sizeof(struct fealnx_desc);
1313                 np->tx_ring[i].next_desc_logical = &np->tx_ring[i + 1];
1314                 np->tx_ring[i].skbuff = NULL;
1315         }
1316
1317         /* for the last tx descriptor */
1318         np->tx_ring[i - 1].next_desc = np->tx_ring_dma;
1319         np->tx_ring[i - 1].next_desc_logical = &np->tx_ring[0];
1320 }
1321
1322
1323 static int start_tx(struct sk_buff *skb, struct net_device *dev)
1324 {
1325         struct netdev_private *np = netdev_priv(dev);
1326         unsigned long flags;
1327
1328         spin_lock_irqsave(&np->lock, flags);
1329
1330         np->cur_tx_copy->skbuff = skb;
1331
1332 #define one_buffer
1333 #define BPT 1022
1334 #if defined(one_buffer)
1335         np->cur_tx_copy->buffer = pci_map_single(np->pci_dev, skb->data,
1336                 skb->len, PCI_DMA_TODEVICE);
1337         np->cur_tx_copy->control = TXIC | TXLD | TXFD | CRCEnable | PADEnable;
1338         np->cur_tx_copy->control |= (skb->len << PKTSShift);    /* pkt size */
1339         np->cur_tx_copy->control |= (skb->len << TBSShift);     /* buffer size */
1340 // 89/12/29 add,
1341         if (np->pci_dev->device == 0x891)
1342                 np->cur_tx_copy->control |= ETIControl | RetryTxLC;
1343         np->cur_tx_copy->status = TXOWN;
1344         np->cur_tx_copy = np->cur_tx_copy->next_desc_logical;
1345         --np->free_tx_count;
1346 #elif defined(two_buffer)
1347         if (skb->len > BPT) {
1348                 struct fealnx_desc *next;
1349
1350                 /* for the first descriptor */
1351                 np->cur_tx_copy->buffer = pci_map_single(np->pci_dev, skb->data,
1352                         BPT, PCI_DMA_TODEVICE);
1353                 np->cur_tx_copy->control = TXIC | TXFD | CRCEnable | PADEnable;
1354                 np->cur_tx_copy->control |= (skb->len << PKTSShift);    /* pkt size */
1355                 np->cur_tx_copy->control |= (BPT << TBSShift);  /* buffer size */
1356
1357                 /* for the last descriptor */
1358                 next = np->cur_tx_copy->next_desc_logical;
1359                 next->skbuff = skb;
1360                 next->control = TXIC | TXLD | CRCEnable | PADEnable;
1361                 next->control |= (skb->len << PKTSShift);       /* pkt size */
1362                 next->control |= ((skb->len - BPT) << TBSShift);        /* buf size */
1363 // 89/12/29 add,
1364                 if (np->pci_dev->device == 0x891)
1365                         np->cur_tx_copy->control |= ETIControl | RetryTxLC;
1366                 next->buffer = pci_map_single(ep->pci_dev, skb->data + BPT,
1367                                 skb->len - BPT, PCI_DMA_TODEVICE);
1368
1369                 next->status = TXOWN;
1370                 np->cur_tx_copy->status = TXOWN;
1371
1372                 np->cur_tx_copy = next->next_desc_logical;
1373                 np->free_tx_count -= 2;
1374         } else {
1375                 np->cur_tx_copy->buffer = pci_map_single(np->pci_dev, skb->data,
1376                         skb->len, PCI_DMA_TODEVICE);
1377                 np->cur_tx_copy->control = TXIC | TXLD | TXFD | CRCEnable | PADEnable;
1378                 np->cur_tx_copy->control |= (skb->len << PKTSShift);    /* pkt size */
1379                 np->cur_tx_copy->control |= (skb->len << TBSShift);     /* buffer size */
1380 // 89/12/29 add,
1381                 if (np->pci_dev->device == 0x891)
1382                         np->cur_tx_copy->control |= ETIControl | RetryTxLC;
1383                 np->cur_tx_copy->status = TXOWN;
1384                 np->cur_tx_copy = np->cur_tx_copy->next_desc_logical;
1385                 --np->free_tx_count;
1386         }
1387 #endif
1388
1389         if (np->free_tx_count < 2)
1390                 netif_stop_queue(dev);
1391         ++np->really_tx_count;
1392         iowrite32(0, np->mem + TXPDR);
1393         dev->trans_start = jiffies;
1394
1395         spin_unlock_irqrestore(&np->lock, flags);
1396         return 0;
1397 }
1398
1399
1400 /* Take lock before calling */
1401 /* Chip probably hosed tx ring. Clean up. */
1402 static void reset_tx_descriptors(struct net_device *dev)
1403 {
1404         struct netdev_private *np = netdev_priv(dev);
1405         struct fealnx_desc *cur;
1406         int i;
1407
1408         /* initialize tx variables */
1409         np->cur_tx = &np->tx_ring[0];
1410         np->cur_tx_copy = &np->tx_ring[0];
1411         np->really_tx_count = 0;
1412         np->free_tx_count = TX_RING_SIZE;
1413
1414         for (i = 0; i < TX_RING_SIZE; i++) {
1415                 cur = &np->tx_ring[i];
1416                 if (cur->skbuff) {
1417                         pci_unmap_single(np->pci_dev, cur->buffer,
1418                                 cur->skbuff->len, PCI_DMA_TODEVICE);
1419                         dev_kfree_skb_any(cur->skbuff);
1420                         cur->skbuff = NULL;
1421                 }
1422                 cur->status = 0;
1423                 cur->control = 0;       /* needed? */
1424                 /* probably not needed. We do it for purely paranoid reasons */
1425                 cur->next_desc = np->tx_ring_dma +
1426                         (i + 1)*sizeof(struct fealnx_desc);
1427                 cur->next_desc_logical = &np->tx_ring[i + 1];
1428         }
1429         /* for the last tx descriptor */
1430         np->tx_ring[TX_RING_SIZE - 1].next_desc = np->tx_ring_dma;
1431         np->tx_ring[TX_RING_SIZE - 1].next_desc_logical = &np->tx_ring[0];
1432 }
1433
1434
1435 /* Take lock and stop rx before calling this */
1436 static void reset_rx_descriptors(struct net_device *dev)
1437 {
1438         struct netdev_private *np = netdev_priv(dev);
1439         struct fealnx_desc *cur = np->cur_rx;
1440         int i;
1441
1442         allocate_rx_buffers(dev);
1443
1444         for (i = 0; i < RX_RING_SIZE; i++) {
1445                 if (cur->skbuff)
1446                         cur->status = RXOWN;
1447                 cur = cur->next_desc_logical;
1448         }
1449
1450         iowrite32(np->rx_ring_dma + ((char*)np->cur_rx - (char*)np->rx_ring),
1451                 np->mem + RXLBA);
1452 }
1453
1454
1455 /* The interrupt handler does all of the Rx thread work and cleans up
1456    after the Tx thread. */
1457 static irqreturn_t intr_handler(int irq, void *dev_instance, struct pt_regs *rgs)
1458 {
1459         struct net_device *dev = (struct net_device *) dev_instance;
1460         struct netdev_private *np = netdev_priv(dev);
1461         void __iomem *ioaddr = np->mem;
1462         long boguscnt = max_interrupt_work;
1463         unsigned int num_tx = 0;
1464         int handled = 0;
1465
1466         spin_lock(&np->lock);
1467
1468         iowrite32(0, ioaddr + IMR);
1469
1470         do {
1471                 u32 intr_status = ioread32(ioaddr + ISR);
1472
1473                 /* Acknowledge all of the current interrupt sources ASAP. */
1474                 iowrite32(intr_status, ioaddr + ISR);
1475
1476                 if (debug)
1477                         printk(KERN_DEBUG "%s: Interrupt, status %4.4x.\n", dev->name,
1478                                intr_status);
1479
1480                 if (!(intr_status & np->imrvalue))
1481                         break;
1482
1483                 handled = 1;
1484
1485 // 90/1/16 delete,
1486 //
1487 //      if (intr_status & FBE)
1488 //      {   /* fatal error */
1489 //          stop_nic_tx(ioaddr, 0);
1490 //          stop_nic_rx(ioaddr, 0);
1491 //          break;
1492 //      };
1493
1494                 if (intr_status & TUNF)
1495                         iowrite32(0, ioaddr + TXPDR);
1496
1497                 if (intr_status & CNTOVF) {
1498                         /* missed pkts */
1499                         np->stats.rx_missed_errors += ioread32(ioaddr + TALLY) & 0x7fff;
1500
1501                         /* crc error */
1502                         np->stats.rx_crc_errors +=
1503                             (ioread32(ioaddr + TALLY) & 0x7fff0000) >> 16;
1504                 }
1505
1506                 if (intr_status & (RI | RBU)) {
1507                         if (intr_status & RI)
1508                                 netdev_rx(dev);
1509                         else {
1510                                 stop_nic_rx(ioaddr, np->crvalue);
1511                                 reset_rx_descriptors(dev);
1512                                 iowrite32(np->crvalue, ioaddr + TCRRCR);
1513                         }                               
1514                 }
1515
1516                 while (np->really_tx_count) {
1517                         long tx_status = np->cur_tx->status;
1518                         long tx_control = np->cur_tx->control;
1519
1520                         if (!(tx_control & TXLD)) {     /* this pkt is combined by two tx descriptors */
1521                                 struct fealnx_desc *next;
1522
1523                                 next = np->cur_tx->next_desc_logical;
1524                                 tx_status = next->status;
1525                                 tx_control = next->control;
1526                         }
1527
1528                         if (tx_status & TXOWN)
1529                                 break;
1530
1531                         if (!(np->crvalue & CR_W_ENH)) {
1532                                 if (tx_status & (CSL | LC | EC | UDF | HF)) {
1533                                         np->stats.tx_errors++;
1534                                         if (tx_status & EC)
1535                                                 np->stats.tx_aborted_errors++;
1536                                         if (tx_status & CSL)
1537                                                 np->stats.tx_carrier_errors++;
1538                                         if (tx_status & LC)
1539                                                 np->stats.tx_window_errors++;
1540                                         if (tx_status & UDF)
1541                                                 np->stats.tx_fifo_errors++;
1542                                         if ((tx_status & HF) && np->mii.full_duplex == 0)
1543                                                 np->stats.tx_heartbeat_errors++;
1544
1545                                 } else {
1546                                         np->stats.tx_bytes +=
1547                                             ((tx_control & PKTSMask) >> PKTSShift);
1548
1549                                         np->stats.collisions +=
1550                                             ((tx_status & NCRMask) >> NCRShift);
1551                                         np->stats.tx_packets++;
1552                                 }
1553                         } else {
1554                                 np->stats.tx_bytes +=
1555                                     ((tx_control & PKTSMask) >> PKTSShift);
1556                                 np->stats.tx_packets++;
1557                         }
1558
1559                         /* Free the original skb. */
1560                         pci_unmap_single(np->pci_dev, np->cur_tx->buffer,
1561                                 np->cur_tx->skbuff->len, PCI_DMA_TODEVICE);
1562                         dev_kfree_skb_irq(np->cur_tx->skbuff);
1563                         np->cur_tx->skbuff = NULL;
1564                         --np->really_tx_count;
1565                         if (np->cur_tx->control & TXLD) {
1566                                 np->cur_tx = np->cur_tx->next_desc_logical;
1567                                 ++np->free_tx_count;
1568                         } else {
1569                                 np->cur_tx = np->cur_tx->next_desc_logical;
1570                                 np->cur_tx = np->cur_tx->next_desc_logical;
1571                                 np->free_tx_count += 2;
1572                         }
1573                         num_tx++;
1574                 }               /* end of for loop */
1575                 
1576                 if (num_tx && np->free_tx_count >= 2)
1577                         netif_wake_queue(dev);
1578
1579                 /* read transmit status for enhanced mode only */
1580                 if (np->crvalue & CR_W_ENH) {
1581                         long data;
1582
1583                         data = ioread32(ioaddr + TSR);
1584                         np->stats.tx_errors += (data & 0xff000000) >> 24;
1585                         np->stats.tx_aborted_errors += (data & 0xff000000) >> 24;
1586                         np->stats.tx_window_errors += (data & 0x00ff0000) >> 16;
1587                         np->stats.collisions += (data & 0x0000ffff);
1588                 }
1589
1590                 if (--boguscnt < 0) {
1591                         printk(KERN_WARNING "%s: Too much work at interrupt, "
1592                                "status=0x%4.4x.\n", dev->name, intr_status);
1593                         if (!np->reset_timer_armed) {
1594                                 np->reset_timer_armed = 1;
1595                                 np->reset_timer.expires = RUN_AT(HZ/2);
1596                                 add_timer(&np->reset_timer);
1597                                 stop_nic_rxtx(ioaddr, 0);
1598                                 netif_stop_queue(dev);
1599                                 /* or netif_tx_disable(dev); ?? */
1600                                 /* Prevent other paths from enabling tx,rx,intrs */
1601                                 np->crvalue_sv = np->crvalue;
1602                                 np->imrvalue_sv = np->imrvalue;
1603                                 np->crvalue &= ~(CR_W_TXEN | CR_W_RXEN); /* or simply = 0? */
1604                                 np->imrvalue = 0;
1605                         }
1606
1607                         break;
1608                 }
1609         } while (1);
1610
1611         /* read the tally counters */
1612         /* missed pkts */
1613         np->stats.rx_missed_errors += ioread32(ioaddr + TALLY) & 0x7fff;
1614
1615         /* crc error */
1616         np->stats.rx_crc_errors += (ioread32(ioaddr + TALLY) & 0x7fff0000) >> 16;
1617
1618         if (debug)
1619                 printk(KERN_DEBUG "%s: exiting interrupt, status=%#4.4x.\n",
1620                        dev->name, ioread32(ioaddr + ISR));
1621
1622         iowrite32(np->imrvalue, ioaddr + IMR);
1623
1624         spin_unlock(&np->lock);
1625
1626         return IRQ_RETVAL(handled);
1627 }
1628
1629
1630 /* This routine is logically part of the interrupt handler, but separated
1631    for clarity and better register allocation. */
1632 static int netdev_rx(struct net_device *dev)
1633 {
1634         struct netdev_private *np = netdev_priv(dev);
1635         void __iomem *ioaddr = np->mem;
1636
1637         /* If EOP is set on the next entry, it's a new packet. Send it up. */
1638         while (!(np->cur_rx->status & RXOWN) && np->cur_rx->skbuff) {
1639                 s32 rx_status = np->cur_rx->status;
1640
1641                 if (np->really_rx_count == 0)
1642                         break;
1643
1644                 if (debug)
1645                         printk(KERN_DEBUG "  netdev_rx() status was %8.8x.\n", rx_status);
1646
1647                 if ((!((rx_status & RXFSD) && (rx_status & RXLSD)))
1648                     || (rx_status & ErrorSummary)) {
1649                         if (rx_status & ErrorSummary) { /* there was a fatal error */
1650                                 if (debug)
1651                                         printk(KERN_DEBUG
1652                                                "%s: Receive error, Rx status %8.8x.\n",
1653                                                dev->name, rx_status);
1654
1655                                 np->stats.rx_errors++;  /* end of a packet. */
1656                                 if (rx_status & (LONG | RUNT))
1657                                         np->stats.rx_length_errors++;
1658                                 if (rx_status & RXER)
1659                                         np->stats.rx_frame_errors++;
1660                                 if (rx_status & CRC)
1661                                         np->stats.rx_crc_errors++;
1662                         } else {
1663                                 int need_to_reset = 0;
1664                                 int desno = 0;
1665
1666                                 if (rx_status & RXFSD) {        /* this pkt is too long, over one rx buffer */
1667                                         struct fealnx_desc *cur;
1668
1669                                         /* check this packet is received completely? */
1670                                         cur = np->cur_rx;
1671                                         while (desno <= np->really_rx_count) {
1672                                                 ++desno;
1673                                                 if ((!(cur->status & RXOWN))
1674                                                     && (cur->status & RXLSD))
1675                                                         break;
1676                                                 /* goto next rx descriptor */
1677                                                 cur = cur->next_desc_logical;
1678                                         }
1679                                         if (desno > np->really_rx_count)
1680                                                 need_to_reset = 1;
1681                                 } else  /* RXLSD did not find, something error */
1682                                         need_to_reset = 1;
1683
1684                                 if (need_to_reset == 0) {
1685                                         int i;
1686
1687                                         np->stats.rx_length_errors++;
1688
1689                                         /* free all rx descriptors related this long pkt */
1690                                         for (i = 0; i < desno; ++i) {
1691                                                 if (!np->cur_rx->skbuff) {
1692                                                         printk(KERN_DEBUG
1693                                                                 "%s: I'm scared\n", dev->name);
1694                                                         break;
1695                                                 }
1696                                                 np->cur_rx->status = RXOWN;
1697                                                 np->cur_rx = np->cur_rx->next_desc_logical;
1698                                         }
1699                                         continue;
1700                                 } else {        /* rx error, need to reset this chip */
1701                                         stop_nic_rx(ioaddr, np->crvalue);
1702                                         reset_rx_descriptors(dev);
1703                                         iowrite32(np->crvalue, ioaddr + TCRRCR);
1704                                 }
1705                                 break;  /* exit the while loop */
1706                         }
1707                 } else {        /* this received pkt is ok */
1708
1709                         struct sk_buff *skb;
1710                         /* Omit the four octet CRC from the length. */
1711                         short pkt_len = ((rx_status & FLNGMASK) >> FLNGShift) - 4;
1712
1713 #ifndef final_version
1714                         if (debug)
1715                                 printk(KERN_DEBUG "  netdev_rx() normal Rx pkt length %d"
1716                                        " status %x.\n", pkt_len, rx_status);
1717 #endif
1718
1719                         /* Check if the packet is long enough to accept without copying
1720                            to a minimally-sized skbuff. */
1721                         if (pkt_len < rx_copybreak &&
1722                             (skb = dev_alloc_skb(pkt_len + 2)) != NULL) {
1723                                 skb->dev = dev;
1724                                 skb_reserve(skb, 2);    /* 16 byte align the IP header */
1725                                 pci_dma_sync_single_for_cpu(np->pci_dev,
1726                                                             np->cur_rx->buffer,
1727                                                             np->rx_buf_sz,
1728                                                             PCI_DMA_FROMDEVICE);
1729                                 /* Call copy + cksum if available. */
1730
1731 #if ! defined(__alpha__)
1732                                 eth_copy_and_sum(skb, 
1733                                         np->cur_rx->skbuff->data, pkt_len, 0);
1734                                 skb_put(skb, pkt_len);
1735 #else
1736                                 memcpy(skb_put(skb, pkt_len),
1737                                         np->cur_rx->skbuff->data, pkt_len);
1738 #endif
1739                                 pci_dma_sync_single_for_device(np->pci_dev,
1740                                                                np->cur_rx->buffer,
1741                                                                np->rx_buf_sz,
1742                                                                PCI_DMA_FROMDEVICE);
1743                         } else {
1744                                 pci_unmap_single(np->pci_dev,
1745                                                  np->cur_rx->buffer,
1746                                                  np->rx_buf_sz,
1747                                                  PCI_DMA_FROMDEVICE);
1748                                 skb_put(skb = np->cur_rx->skbuff, pkt_len);
1749                                 np->cur_rx->skbuff = NULL;
1750                                 --np->really_rx_count;
1751                         }
1752                         skb->protocol = eth_type_trans(skb, dev);
1753                         netif_rx(skb);
1754                         dev->last_rx = jiffies;
1755                         np->stats.rx_packets++;
1756                         np->stats.rx_bytes += pkt_len;
1757                 }
1758
1759                 np->cur_rx = np->cur_rx->next_desc_logical;
1760         }                       /* end of while loop */
1761
1762         /*  allocate skb for rx buffers */
1763         allocate_rx_buffers(dev);
1764
1765         return 0;
1766 }
1767
1768
1769 static struct net_device_stats *get_stats(struct net_device *dev)
1770 {
1771         struct netdev_private *np = netdev_priv(dev);
1772         void __iomem *ioaddr = np->mem;
1773
1774         /* The chip only need report frame silently dropped. */
1775         if (netif_running(dev)) {
1776                 np->stats.rx_missed_errors += ioread32(ioaddr + TALLY) & 0x7fff;
1777                 np->stats.rx_crc_errors += (ioread32(ioaddr + TALLY) & 0x7fff0000) >> 16;
1778         }
1779
1780         return &np->stats;
1781 }
1782
1783
1784 /* for dev->set_multicast_list */
1785 static void set_rx_mode(struct net_device *dev)
1786 {
1787         spinlock_t *lp = &((struct netdev_private *)netdev_priv(dev))->lock;
1788         unsigned long flags;
1789         spin_lock_irqsave(lp, flags);
1790         __set_rx_mode(dev);
1791         spin_unlock_irqrestore(lp, flags);
1792 }
1793
1794
1795 /* Take lock before calling */
1796 static void __set_rx_mode(struct net_device *dev)
1797 {
1798         struct netdev_private *np = netdev_priv(dev);
1799         void __iomem *ioaddr = np->mem;
1800         u32 mc_filter[2];       /* Multicast hash filter */
1801         u32 rx_mode;
1802
1803         if (dev->flags & IFF_PROMISC) { /* Set promiscuous. */
1804                 /* Unconditionally log net taps. */
1805                 printk(KERN_NOTICE "%s: Promiscuous mode enabled.\n", dev->name);
1806                 memset(mc_filter, 0xff, sizeof(mc_filter));
1807                 rx_mode = CR_W_PROM | CR_W_AB | CR_W_AM;
1808         } else if ((dev->mc_count > multicast_filter_limit)
1809                    || (dev->flags & IFF_ALLMULTI)) {
1810                 /* Too many to match, or accept all multicasts. */
1811                 memset(mc_filter, 0xff, sizeof(mc_filter));
1812                 rx_mode = CR_W_AB | CR_W_AM;
1813         } else {
1814                 struct dev_mc_list *mclist;
1815                 int i;
1816
1817                 memset(mc_filter, 0, sizeof(mc_filter));
1818                 for (i = 0, mclist = dev->mc_list; mclist && i < dev->mc_count;
1819                      i++, mclist = mclist->next) {
1820                         unsigned int bit;
1821                         bit = (ether_crc(ETH_ALEN, mclist->dmi_addr) >> 26) ^ 0x3F;
1822                         mc_filter[bit >> 5] |= (1 << bit);
1823                 }
1824                 rx_mode = CR_W_AB | CR_W_AM;
1825         }
1826
1827         stop_nic_rxtx(ioaddr, np->crvalue);
1828
1829         iowrite32(mc_filter[0], ioaddr + MAR0);
1830         iowrite32(mc_filter[1], ioaddr + MAR1);
1831         np->crvalue &= ~CR_W_RXMODEMASK;
1832         np->crvalue |= rx_mode;
1833         iowrite32(np->crvalue, ioaddr + TCRRCR);
1834 }
1835
1836 static void netdev_get_drvinfo(struct net_device *dev, struct ethtool_drvinfo *info)
1837 {
1838         struct netdev_private *np = netdev_priv(dev);
1839
1840         strcpy(info->driver, DRV_NAME);
1841         strcpy(info->version, DRV_VERSION);
1842         strcpy(info->bus_info, pci_name(np->pci_dev));
1843 }
1844
1845 static int netdev_get_settings(struct net_device *dev, struct ethtool_cmd *cmd)
1846 {
1847         struct netdev_private *np = netdev_priv(dev);
1848         int rc;
1849
1850         spin_lock_irq(&np->lock);
1851         rc = mii_ethtool_gset(&np->mii, cmd);
1852         spin_unlock_irq(&np->lock);
1853
1854         return rc;
1855 }
1856
1857 static int netdev_set_settings(struct net_device *dev, struct ethtool_cmd *cmd)
1858 {
1859         struct netdev_private *np = netdev_priv(dev);
1860         int rc;
1861
1862         spin_lock_irq(&np->lock);
1863         rc = mii_ethtool_sset(&np->mii, cmd);
1864         spin_unlock_irq(&np->lock);
1865
1866         return rc;
1867 }
1868
1869 static int netdev_nway_reset(struct net_device *dev)
1870 {
1871         struct netdev_private *np = netdev_priv(dev);
1872         return mii_nway_restart(&np->mii);
1873 }
1874
1875 static u32 netdev_get_link(struct net_device *dev)
1876 {
1877         struct netdev_private *np = netdev_priv(dev);
1878         return mii_link_ok(&np->mii);
1879 }
1880
1881 static u32 netdev_get_msglevel(struct net_device *dev)
1882 {
1883         return debug;
1884 }
1885
1886 static void netdev_set_msglevel(struct net_device *dev, u32 value)
1887 {
1888         debug = value;
1889 }
1890
1891 static struct ethtool_ops netdev_ethtool_ops = {
1892         .get_drvinfo            = netdev_get_drvinfo,
1893         .get_settings           = netdev_get_settings,
1894         .set_settings           = netdev_set_settings,
1895         .nway_reset             = netdev_nway_reset,
1896         .get_link               = netdev_get_link,
1897         .get_msglevel           = netdev_get_msglevel,
1898         .set_msglevel           = netdev_set_msglevel,
1899         .get_sg                 = ethtool_op_get_sg,
1900         .get_tx_csum            = ethtool_op_get_tx_csum,
1901 };
1902
1903 static int mii_ioctl(struct net_device *dev, struct ifreq *rq, int cmd)
1904 {
1905         struct netdev_private *np = netdev_priv(dev);
1906         int rc;
1907
1908         if (!netif_running(dev))
1909                 return -EINVAL;
1910
1911         spin_lock_irq(&np->lock);
1912         rc = generic_mii_ioctl(&np->mii, if_mii(rq), cmd, NULL);
1913         spin_unlock_irq(&np->lock);
1914
1915         return rc;
1916 }
1917
1918
1919 static int netdev_close(struct net_device *dev)
1920 {
1921         struct netdev_private *np = netdev_priv(dev);
1922         void __iomem *ioaddr = np->mem;
1923         int i;
1924
1925         netif_stop_queue(dev);
1926
1927         /* Disable interrupts by clearing the interrupt mask. */
1928         iowrite32(0x0000, ioaddr + IMR);
1929
1930         /* Stop the chip's Tx and Rx processes. */
1931         stop_nic_rxtx(ioaddr, 0);
1932
1933         del_timer_sync(&np->timer);
1934         del_timer_sync(&np->reset_timer);
1935
1936         free_irq(dev->irq, dev);
1937
1938         /* Free all the skbuffs in the Rx queue. */
1939         for (i = 0; i < RX_RING_SIZE; i++) {
1940                 struct sk_buff *skb = np->rx_ring[i].skbuff;
1941
1942                 np->rx_ring[i].status = 0;
1943                 if (skb) {
1944                         pci_unmap_single(np->pci_dev, np->rx_ring[i].buffer,
1945                                 np->rx_buf_sz, PCI_DMA_FROMDEVICE);
1946                         dev_kfree_skb(skb);
1947                         np->rx_ring[i].skbuff = NULL;
1948                 }
1949         }
1950
1951         for (i = 0; i < TX_RING_SIZE; i++) {
1952                 struct sk_buff *skb = np->tx_ring[i].skbuff;
1953
1954                 if (skb) {
1955                         pci_unmap_single(np->pci_dev, np->tx_ring[i].buffer,
1956                                 skb->len, PCI_DMA_TODEVICE);
1957                         dev_kfree_skb(skb);
1958                         np->tx_ring[i].skbuff = NULL;
1959                 }
1960         }
1961
1962         return 0;
1963 }
1964
1965 static struct pci_device_id fealnx_pci_tbl[] = {
1966         {0x1516, 0x0800, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 0},
1967         {0x1516, 0x0803, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 1},
1968         {0x1516, 0x0891, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 2},
1969         {} /* terminate list */
1970 };
1971 MODULE_DEVICE_TABLE(pci, fealnx_pci_tbl);
1972
1973
1974 static struct pci_driver fealnx_driver = {
1975         .name           = "fealnx",
1976         .id_table       = fealnx_pci_tbl,
1977         .probe          = fealnx_init_one,
1978         .remove         = __devexit_p(fealnx_remove_one),
1979 };
1980
1981 static int __init fealnx_init(void)
1982 {
1983 /* when a module, this is printed whether or not devices are found in probe */
1984 #ifdef MODULE
1985         printk(version);
1986 #endif
1987
1988         return pci_module_init(&fealnx_driver);
1989 }
1990
1991 static void __exit fealnx_exit(void)
1992 {
1993         pci_unregister_driver(&fealnx_driver);
1994 }
1995
1996 module_init(fealnx_init);
1997 module_exit(fealnx_exit);