e1000e: fail when try to setup unsupported features
[linux-2.6.git] / drivers / net / e1000e / hw.h
1 /*******************************************************************************
2
3   Intel PRO/1000 Linux driver
4   Copyright(c) 1999 - 2010 Intel Corporation.
5
6   This program is free software; you can redistribute it and/or modify it
7   under the terms and conditions of the GNU General Public License,
8   version 2, as published by the Free Software Foundation.
9
10   This program is distributed in the hope it will be useful, but WITHOUT
11   ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
12   FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
13   more details.
14
15   You should have received a copy of the GNU General Public License along with
16   this program; if not, write to the Free Software Foundation, Inc.,
17   51 Franklin St - Fifth Floor, Boston, MA 02110-1301 USA.
18
19   The full GNU General Public License is included in this distribution in
20   the file called "COPYING".
21
22   Contact Information:
23   Linux NICS <linux.nics@intel.com>
24   e1000-devel Mailing List <e1000-devel@lists.sourceforge.net>
25   Intel Corporation, 5200 N.E. Elam Young Parkway, Hillsboro, OR 97124-6497
26
27 *******************************************************************************/
28
29 #ifndef _E1000_HW_H_
30 #define _E1000_HW_H_
31
32 #include <linux/types.h>
33
34 struct e1000_hw;
35 struct e1000_adapter;
36
37 #include "defines.h"
38
39 #define er32(reg)       __er32(hw, E1000_##reg)
40 #define ew32(reg,val)   __ew32(hw, E1000_##reg, (val))
41 #define e1e_flush()     er32(STATUS)
42
43 #define E1000_WRITE_REG_ARRAY(a, reg, offset, value) \
44         (writel((value), ((a)->hw_addr + reg + ((offset) << 2))))
45
46 #define E1000_READ_REG_ARRAY(a, reg, offset) \
47         (readl((a)->hw_addr + reg + ((offset) << 2)))
48
49 enum e1e_registers {
50         E1000_CTRL     = 0x00000, /* Device Control - RW */
51         E1000_STATUS   = 0x00008, /* Device Status - RO */
52         E1000_EECD     = 0x00010, /* EEPROM/Flash Control - RW */
53         E1000_EERD     = 0x00014, /* EEPROM Read - RW */
54         E1000_CTRL_EXT = 0x00018, /* Extended Device Control - RW */
55         E1000_FLA      = 0x0001C, /* Flash Access - RW */
56         E1000_MDIC     = 0x00020, /* MDI Control - RW */
57         E1000_SCTL     = 0x00024, /* SerDes Control - RW */
58         E1000_FCAL     = 0x00028, /* Flow Control Address Low - RW */
59         E1000_FCAH     = 0x0002C, /* Flow Control Address High -RW */
60         E1000_FEXTNVM  = 0x00028, /* Future Extended NVM - RW */
61         E1000_FCT      = 0x00030, /* Flow Control Type - RW */
62         E1000_VET      = 0x00038, /* VLAN Ether Type - RW */
63         E1000_ICR      = 0x000C0, /* Interrupt Cause Read - R/clr */
64         E1000_ITR      = 0x000C4, /* Interrupt Throttling Rate - RW */
65         E1000_ICS      = 0x000C8, /* Interrupt Cause Set - WO */
66         E1000_IMS      = 0x000D0, /* Interrupt Mask Set - RW */
67         E1000_IMC      = 0x000D8, /* Interrupt Mask Clear - WO */
68         E1000_EIAC_82574 = 0x000DC, /* Ext. Interrupt Auto Clear - RW */
69         E1000_IAM      = 0x000E0, /* Interrupt Acknowledge Auto Mask */
70         E1000_IVAR     = 0x000E4, /* Interrupt Vector Allocation - RW */
71         E1000_EITR_82574_BASE = 0x000E8, /* Interrupt Throttling - RW */
72 #define E1000_EITR_82574(_n) (E1000_EITR_82574_BASE + (_n << 2))
73         E1000_RCTL     = 0x00100, /* Rx Control - RW */
74         E1000_FCTTV    = 0x00170, /* Flow Control Transmit Timer Value - RW */
75         E1000_TXCW     = 0x00178, /* Tx Configuration Word - RW */
76         E1000_RXCW     = 0x00180, /* Rx Configuration Word - RO */
77         E1000_TCTL     = 0x00400, /* Tx Control - RW */
78         E1000_TCTL_EXT = 0x00404, /* Extended Tx Control - RW */
79         E1000_TIPG     = 0x00410, /* Tx Inter-packet gap -RW */
80         E1000_AIT      = 0x00458, /* Adaptive Interframe Spacing Throttle -RW */
81         E1000_LEDCTL   = 0x00E00, /* LED Control - RW */
82         E1000_EXTCNF_CTRL  = 0x00F00, /* Extended Configuration Control */
83         E1000_EXTCNF_SIZE  = 0x00F08, /* Extended Configuration Size */
84         E1000_PHY_CTRL     = 0x00F10, /* PHY Control Register in CSR */
85         E1000_PBA      = 0x01000, /* Packet Buffer Allocation - RW */
86         E1000_PBS      = 0x01008, /* Packet Buffer Size */
87         E1000_EEMNGCTL = 0x01010, /* MNG EEprom Control */
88         E1000_EEWR     = 0x0102C, /* EEPROM Write Register - RW */
89         E1000_FLOP     = 0x0103C, /* FLASH Opcode Register */
90         E1000_PBA_ECC  = 0x01100, /* PBA ECC Register */
91         E1000_ERT      = 0x02008, /* Early Rx Threshold - RW */
92         E1000_FCRTL    = 0x02160, /* Flow Control Receive Threshold Low - RW */
93         E1000_FCRTH    = 0x02168, /* Flow Control Receive Threshold High - RW */
94         E1000_PSRCTL   = 0x02170, /* Packet Split Receive Control - RW */
95         E1000_RDBAL    = 0x02800, /* Rx Descriptor Base Address Low - RW */
96         E1000_RDBAH    = 0x02804, /* Rx Descriptor Base Address High - RW */
97         E1000_RDLEN    = 0x02808, /* Rx Descriptor Length - RW */
98         E1000_RDH      = 0x02810, /* Rx Descriptor Head - RW */
99         E1000_RDT      = 0x02818, /* Rx Descriptor Tail - RW */
100         E1000_RDTR     = 0x02820, /* Rx Delay Timer - RW */
101         E1000_RXDCTL_BASE = 0x02828, /* Rx Descriptor Control - RW */
102 #define E1000_RXDCTL(_n)   (E1000_RXDCTL_BASE + (_n << 8))
103         E1000_RADV     = 0x0282C, /* RX Interrupt Absolute Delay Timer - RW */
104
105 /* Convenience macros
106  *
107  * Note: "_n" is the queue number of the register to be written to.
108  *
109  * Example usage:
110  * E1000_RDBAL_REG(current_rx_queue)
111  *
112  */
113 #define E1000_RDBAL_REG(_n)   (E1000_RDBAL + (_n << 8))
114         E1000_KABGTXD  = 0x03004, /* AFE Band Gap Transmit Ref Data */
115         E1000_TDBAL    = 0x03800, /* Tx Descriptor Base Address Low - RW */
116         E1000_TDBAH    = 0x03804, /* Tx Descriptor Base Address High - RW */
117         E1000_TDLEN    = 0x03808, /* Tx Descriptor Length - RW */
118         E1000_TDH      = 0x03810, /* Tx Descriptor Head - RW */
119         E1000_TDT      = 0x03818, /* Tx Descriptor Tail - RW */
120         E1000_TIDV     = 0x03820, /* Tx Interrupt Delay Value - RW */
121         E1000_TXDCTL_BASE = 0x03828, /* Tx Descriptor Control - RW */
122 #define E1000_TXDCTL(_n)   (E1000_TXDCTL_BASE + (_n << 8))
123         E1000_TADV     = 0x0382C, /* Tx Interrupt Absolute Delay Val - RW */
124         E1000_TARC_BASE = 0x03840, /* Tx Arbitration Count (0) */
125 #define E1000_TARC(_n)   (E1000_TARC_BASE + (_n << 8))
126         E1000_CRCERRS  = 0x04000, /* CRC Error Count - R/clr */
127         E1000_ALGNERRC = 0x04004, /* Alignment Error Count - R/clr */
128         E1000_SYMERRS  = 0x04008, /* Symbol Error Count - R/clr */
129         E1000_RXERRC   = 0x0400C, /* Receive Error Count - R/clr */
130         E1000_MPC      = 0x04010, /* Missed Packet Count - R/clr */
131         E1000_SCC      = 0x04014, /* Single Collision Count - R/clr */
132         E1000_ECOL     = 0x04018, /* Excessive Collision Count - R/clr */
133         E1000_MCC      = 0x0401C, /* Multiple Collision Count - R/clr */
134         E1000_LATECOL  = 0x04020, /* Late Collision Count - R/clr */
135         E1000_COLC     = 0x04028, /* Collision Count - R/clr */
136         E1000_DC       = 0x04030, /* Defer Count - R/clr */
137         E1000_TNCRS    = 0x04034, /* Tx-No CRS - R/clr */
138         E1000_SEC      = 0x04038, /* Sequence Error Count - R/clr */
139         E1000_CEXTERR  = 0x0403C, /* Carrier Extension Error Count - R/clr */
140         E1000_RLEC     = 0x04040, /* Receive Length Error Count - R/clr */
141         E1000_XONRXC   = 0x04048, /* XON Rx Count - R/clr */
142         E1000_XONTXC   = 0x0404C, /* XON Tx Count - R/clr */
143         E1000_XOFFRXC  = 0x04050, /* XOFF Rx Count - R/clr */
144         E1000_XOFFTXC  = 0x04054, /* XOFF Tx Count - R/clr */
145         E1000_FCRUC    = 0x04058, /* Flow Control Rx Unsupported Count- R/clr */
146         E1000_PRC64    = 0x0405C, /* Packets Rx (64 bytes) - R/clr */
147         E1000_PRC127   = 0x04060, /* Packets Rx (65-127 bytes) - R/clr */
148         E1000_PRC255   = 0x04064, /* Packets Rx (128-255 bytes) - R/clr */
149         E1000_PRC511   = 0x04068, /* Packets Rx (255-511 bytes) - R/clr */
150         E1000_PRC1023  = 0x0406C, /* Packets Rx (512-1023 bytes) - R/clr */
151         E1000_PRC1522  = 0x04070, /* Packets Rx (1024-1522 bytes) - R/clr */
152         E1000_GPRC     = 0x04074, /* Good Packets Rx Count - R/clr */
153         E1000_BPRC     = 0x04078, /* Broadcast Packets Rx Count - R/clr */
154         E1000_MPRC     = 0x0407C, /* Multicast Packets Rx Count - R/clr */
155         E1000_GPTC     = 0x04080, /* Good Packets Tx Count - R/clr */
156         E1000_GORCL    = 0x04088, /* Good Octets Rx Count Low - R/clr */
157         E1000_GORCH    = 0x0408C, /* Good Octets Rx Count High - R/clr */
158         E1000_GOTCL    = 0x04090, /* Good Octets Tx Count Low - R/clr */
159         E1000_GOTCH    = 0x04094, /* Good Octets Tx Count High - R/clr */
160         E1000_RNBC     = 0x040A0, /* Rx No Buffers Count - R/clr */
161         E1000_RUC      = 0x040A4, /* Rx Undersize Count - R/clr */
162         E1000_RFC      = 0x040A8, /* Rx Fragment Count - R/clr */
163         E1000_ROC      = 0x040AC, /* Rx Oversize Count - R/clr */
164         E1000_RJC      = 0x040B0, /* Rx Jabber Count - R/clr */
165         E1000_MGTPRC   = 0x040B4, /* Management Packets Rx Count - R/clr */
166         E1000_MGTPDC   = 0x040B8, /* Management Packets Dropped Count - R/clr */
167         E1000_MGTPTC   = 0x040BC, /* Management Packets Tx Count - R/clr */
168         E1000_TORL     = 0x040C0, /* Total Octets Rx Low - R/clr */
169         E1000_TORH     = 0x040C4, /* Total Octets Rx High - R/clr */
170         E1000_TOTL     = 0x040C8, /* Total Octets Tx Low - R/clr */
171         E1000_TOTH     = 0x040CC, /* Total Octets Tx High - R/clr */
172         E1000_TPR      = 0x040D0, /* Total Packets Rx - R/clr */
173         E1000_TPT      = 0x040D4, /* Total Packets Tx - R/clr */
174         E1000_PTC64    = 0x040D8, /* Packets Tx (64 bytes) - R/clr */
175         E1000_PTC127   = 0x040DC, /* Packets Tx (65-127 bytes) - R/clr */
176         E1000_PTC255   = 0x040E0, /* Packets Tx (128-255 bytes) - R/clr */
177         E1000_PTC511   = 0x040E4, /* Packets Tx (256-511 bytes) - R/clr */
178         E1000_PTC1023  = 0x040E8, /* Packets Tx (512-1023 bytes) - R/clr */
179         E1000_PTC1522  = 0x040EC, /* Packets Tx (1024-1522 Bytes) - R/clr */
180         E1000_MPTC     = 0x040F0, /* Multicast Packets Tx Count - R/clr */
181         E1000_BPTC     = 0x040F4, /* Broadcast Packets Tx Count - R/clr */
182         E1000_TSCTC    = 0x040F8, /* TCP Segmentation Context Tx - R/clr */
183         E1000_TSCTFC   = 0x040FC, /* TCP Segmentation Context Tx Fail - R/clr */
184         E1000_IAC      = 0x04100, /* Interrupt Assertion Count */
185         E1000_ICRXPTC  = 0x04104, /* Irq Cause Rx Packet Timer Expire Count */
186         E1000_ICRXATC  = 0x04108, /* Irq Cause Rx Abs Timer Expire Count */
187         E1000_ICTXPTC  = 0x0410C, /* Irq Cause Tx Packet Timer Expire Count */
188         E1000_ICTXATC  = 0x04110, /* Irq Cause Tx Abs Timer Expire Count */
189         E1000_ICTXQEC  = 0x04118, /* Irq Cause Tx Queue Empty Count */
190         E1000_ICTXQMTC = 0x0411C, /* Irq Cause Tx Queue MinThreshold Count */
191         E1000_ICRXDMTC = 0x04120, /* Irq Cause Rx Desc MinThreshold Count */
192         E1000_ICRXOC   = 0x04124, /* Irq Cause Receiver Overrun Count */
193         E1000_RXCSUM   = 0x05000, /* Rx Checksum Control - RW */
194         E1000_RFCTL    = 0x05008, /* Receive Filter Control */
195         E1000_MTA      = 0x05200, /* Multicast Table Array - RW Array */
196         E1000_RAL_BASE = 0x05400, /* Receive Address Low - RW */
197 #define E1000_RAL(_n)   (E1000_RAL_BASE + ((_n) * 8))
198 #define E1000_RA        (E1000_RAL(0))
199         E1000_RAH_BASE = 0x05404, /* Receive Address High - RW */
200 #define E1000_RAH(_n)   (E1000_RAH_BASE + ((_n) * 8))
201         E1000_VFTA     = 0x05600, /* VLAN Filter Table Array - RW Array */
202         E1000_WUC      = 0x05800, /* Wakeup Control - RW */
203         E1000_WUFC     = 0x05808, /* Wakeup Filter Control - RW */
204         E1000_WUS      = 0x05810, /* Wakeup Status - RO */
205         E1000_MANC     = 0x05820, /* Management Control - RW */
206         E1000_FFLT     = 0x05F00, /* Flexible Filter Length Table - RW Array */
207         E1000_HOST_IF  = 0x08800, /* Host Interface */
208
209         E1000_KMRNCTRLSTA = 0x00034, /* MAC-PHY interface - RW */
210         E1000_MANC2H    = 0x05860, /* Management Control To Host - RW */
211         E1000_MDEF_BASE = 0x05890, /* Management Decision Filters */
212 #define E1000_MDEF(_n)   (E1000_MDEF_BASE + ((_n) * 4))
213         E1000_SW_FW_SYNC = 0x05B5C, /* Software-Firmware Synchronization - RW */
214         E1000_GCR       = 0x05B00, /* PCI-Ex Control */
215         E1000_GCR2      = 0x05B64, /* PCI-Ex Control #2 */
216         E1000_FACTPS    = 0x05B30, /* Function Active and Power State to MNG */
217         E1000_SWSM      = 0x05B50, /* SW Semaphore */
218         E1000_FWSM      = 0x05B54, /* FW Semaphore */
219         E1000_SWSM2     = 0x05B58, /* Driver-only SW semaphore */
220         E1000_FFLT_DBG  = 0x05F04, /* Debug Register */
221         E1000_PCH_RAICC_BASE = 0x05F50, /* Receive Address Initial CRC */
222 #define E1000_PCH_RAICC(_n)     (E1000_PCH_RAICC_BASE + ((_n) * 4))
223 #define E1000_CRC_OFFSET        E1000_PCH_RAICC_BASE
224         E1000_HICR      = 0x08F00, /* Host Interface Control */
225 };
226
227 #define E1000_MAX_PHY_ADDR              4
228
229 /* IGP01E1000 Specific Registers */
230 #define IGP01E1000_PHY_PORT_CONFIG      0x10 /* Port Config */
231 #define IGP01E1000_PHY_PORT_STATUS      0x11 /* Status */
232 #define IGP01E1000_PHY_PORT_CTRL        0x12 /* Control */
233 #define IGP01E1000_PHY_LINK_HEALTH      0x13 /* PHY Link Health */
234 #define IGP02E1000_PHY_POWER_MGMT       0x19 /* Power Management */
235 #define IGP01E1000_PHY_PAGE_SELECT      0x1F /* Page Select */
236 #define BM_PHY_PAGE_SELECT              22   /* Page Select for BM */
237 #define IGP_PAGE_SHIFT                  5
238 #define PHY_REG_MASK                    0x1F
239
240 #define BM_WUC_PAGE                     800
241 #define BM_WUC_ADDRESS_OPCODE           0x11
242 #define BM_WUC_DATA_OPCODE              0x12
243 #define BM_WUC_ENABLE_PAGE              769
244 #define BM_WUC_ENABLE_REG               17
245 #define BM_WUC_ENABLE_BIT               (1 << 2)
246 #define BM_WUC_HOST_WU_BIT              (1 << 4)
247
248 #define BM_WUC  PHY_REG(BM_WUC_PAGE, 1)
249 #define BM_WUFC PHY_REG(BM_WUC_PAGE, 2)
250 #define BM_WUS  PHY_REG(BM_WUC_PAGE, 3)
251
252 #define IGP01E1000_PHY_PCS_INIT_REG     0x00B4
253 #define IGP01E1000_PHY_POLARITY_MASK    0x0078
254
255 #define IGP01E1000_PSCR_AUTO_MDIX       0x1000
256 #define IGP01E1000_PSCR_FORCE_MDI_MDIX  0x2000 /* 0=MDI, 1=MDIX */
257
258 #define IGP01E1000_PSCFR_SMART_SPEED    0x0080
259
260 #define IGP02E1000_PM_SPD               0x0001 /* Smart Power Down */
261 #define IGP02E1000_PM_D0_LPLU           0x0002 /* For D0a states */
262 #define IGP02E1000_PM_D3_LPLU           0x0004 /* For all other states */
263
264 #define IGP01E1000_PLHR_SS_DOWNGRADE    0x8000
265
266 #define IGP01E1000_PSSR_POLARITY_REVERSED       0x0002
267 #define IGP01E1000_PSSR_MDIX                    0x0800
268 #define IGP01E1000_PSSR_SPEED_MASK              0xC000
269 #define IGP01E1000_PSSR_SPEED_1000MBPS          0xC000
270
271 #define IGP02E1000_PHY_CHANNEL_NUM              4
272 #define IGP02E1000_PHY_AGC_A                    0x11B1
273 #define IGP02E1000_PHY_AGC_B                    0x12B1
274 #define IGP02E1000_PHY_AGC_C                    0x14B1
275 #define IGP02E1000_PHY_AGC_D                    0x18B1
276
277 #define IGP02E1000_AGC_LENGTH_SHIFT     9 /* Course - 15:13, Fine - 12:9 */
278 #define IGP02E1000_AGC_LENGTH_MASK      0x7F
279 #define IGP02E1000_AGC_RANGE            15
280
281 /* manage.c */
282 #define E1000_VFTA_ENTRY_SHIFT          5
283 #define E1000_VFTA_ENTRY_MASK           0x7F
284 #define E1000_VFTA_ENTRY_BIT_SHIFT_MASK 0x1F
285
286 #define E1000_HICR_EN                   0x01  /* Enable bit - RO */
287 /* Driver sets this bit when done to put command in RAM */
288 #define E1000_HICR_C                    0x02
289 #define E1000_HICR_FW_RESET_ENABLE      0x40
290 #define E1000_HICR_FW_RESET             0x80
291
292 #define E1000_FWSM_MODE_MASK            0xE
293 #define E1000_FWSM_MODE_SHIFT           1
294
295 #define E1000_MNG_IAMT_MODE             0x3
296 #define E1000_MNG_DHCP_COOKIE_LENGTH    0x10
297 #define E1000_MNG_DHCP_COOKIE_OFFSET    0x6F0
298 #define E1000_MNG_DHCP_COMMAND_TIMEOUT  10
299 #define E1000_MNG_DHCP_TX_PAYLOAD_CMD   64
300 #define E1000_MNG_DHCP_COOKIE_STATUS_PARSING    0x1
301 #define E1000_MNG_DHCP_COOKIE_STATUS_VLAN       0x2
302
303 /* nvm.c */
304 #define E1000_STM_OPCODE  0xDB00
305
306 #define E1000_KMRNCTRLSTA_OFFSET        0x001F0000
307 #define E1000_KMRNCTRLSTA_OFFSET_SHIFT  16
308 #define E1000_KMRNCTRLSTA_REN           0x00200000
309 #define E1000_KMRNCTRLSTA_CTRL_OFFSET   0x1    /* Kumeran Control */
310 #define E1000_KMRNCTRLSTA_DIAG_OFFSET   0x3    /* Kumeran Diagnostic */
311 #define E1000_KMRNCTRLSTA_TIMEOUTS      0x4    /* Kumeran Timeouts */
312 #define E1000_KMRNCTRLSTA_INBAND_PARAM  0x9    /* Kumeran InBand Parameters */
313 #define E1000_KMRNCTRLSTA_DIAG_NELPBK   0x1000 /* Nearend Loopback mode */
314 #define E1000_KMRNCTRLSTA_K1_CONFIG     0x7
315 #define E1000_KMRNCTRLSTA_K1_ENABLE     0x140E
316 #define E1000_KMRNCTRLSTA_HD_CTRL       0x0002
317
318 #define IFE_PHY_EXTENDED_STATUS_CONTROL 0x10
319 #define IFE_PHY_SPECIAL_CONTROL         0x11 /* 100BaseTx PHY Special Control */
320 #define IFE_PHY_SPECIAL_CONTROL_LED     0x1B /* PHY Special and LED Control */
321 #define IFE_PHY_MDIX_CONTROL            0x1C /* MDI/MDI-X Control */
322
323 /* IFE PHY Extended Status Control */
324 #define IFE_PESC_POLARITY_REVERSED      0x0100
325
326 /* IFE PHY Special Control */
327 #define IFE_PSC_AUTO_POLARITY_DISABLE           0x0010
328 #define IFE_PSC_FORCE_POLARITY                  0x0020
329
330 /* IFE PHY Special Control and LED Control */
331 #define IFE_PSCL_PROBE_MODE             0x0020
332 #define IFE_PSCL_PROBE_LEDS_OFF         0x0006 /* Force LEDs 0 and 2 off */
333 #define IFE_PSCL_PROBE_LEDS_ON          0x0007 /* Force LEDs 0 and 2 on */
334
335 /* IFE PHY MDIX Control */
336 #define IFE_PMC_MDIX_STATUS     0x0020 /* 1=MDI-X, 0=MDI */
337 #define IFE_PMC_FORCE_MDIX      0x0040 /* 1=force MDI-X, 0=force MDI */
338 #define IFE_PMC_AUTO_MDIX       0x0080 /* 1=enable auto MDI/MDI-X, 0=disable */
339
340 #define E1000_CABLE_LENGTH_UNDEFINED    0xFF
341
342 #define E1000_DEV_ID_82571EB_COPPER             0x105E
343 #define E1000_DEV_ID_82571EB_FIBER              0x105F
344 #define E1000_DEV_ID_82571EB_SERDES             0x1060
345 #define E1000_DEV_ID_82571EB_QUAD_COPPER        0x10A4
346 #define E1000_DEV_ID_82571PT_QUAD_COPPER        0x10D5
347 #define E1000_DEV_ID_82571EB_QUAD_FIBER         0x10A5
348 #define E1000_DEV_ID_82571EB_QUAD_COPPER_LP     0x10BC
349 #define E1000_DEV_ID_82571EB_SERDES_DUAL        0x10D9
350 #define E1000_DEV_ID_82571EB_SERDES_QUAD        0x10DA
351 #define E1000_DEV_ID_82572EI_COPPER             0x107D
352 #define E1000_DEV_ID_82572EI_FIBER              0x107E
353 #define E1000_DEV_ID_82572EI_SERDES             0x107F
354 #define E1000_DEV_ID_82572EI                    0x10B9
355 #define E1000_DEV_ID_82573E                     0x108B
356 #define E1000_DEV_ID_82573E_IAMT                0x108C
357 #define E1000_DEV_ID_82573L                     0x109A
358 #define E1000_DEV_ID_82574L                     0x10D3
359 #define E1000_DEV_ID_82574LA                    0x10F6
360 #define E1000_DEV_ID_82583V                     0x150C
361
362 #define E1000_DEV_ID_80003ES2LAN_COPPER_DPT     0x1096
363 #define E1000_DEV_ID_80003ES2LAN_SERDES_DPT     0x1098
364 #define E1000_DEV_ID_80003ES2LAN_COPPER_SPT     0x10BA
365 #define E1000_DEV_ID_80003ES2LAN_SERDES_SPT     0x10BB
366
367 #define E1000_DEV_ID_ICH8_82567V_3              0x1501
368 #define E1000_DEV_ID_ICH8_IGP_M_AMT             0x1049
369 #define E1000_DEV_ID_ICH8_IGP_AMT               0x104A
370 #define E1000_DEV_ID_ICH8_IGP_C                 0x104B
371 #define E1000_DEV_ID_ICH8_IFE                   0x104C
372 #define E1000_DEV_ID_ICH8_IFE_GT                0x10C4
373 #define E1000_DEV_ID_ICH8_IFE_G                 0x10C5
374 #define E1000_DEV_ID_ICH8_IGP_M                 0x104D
375 #define E1000_DEV_ID_ICH9_IGP_AMT               0x10BD
376 #define E1000_DEV_ID_ICH9_BM                    0x10E5
377 #define E1000_DEV_ID_ICH9_IGP_M_AMT             0x10F5
378 #define E1000_DEV_ID_ICH9_IGP_M                 0x10BF
379 #define E1000_DEV_ID_ICH9_IGP_M_V               0x10CB
380 #define E1000_DEV_ID_ICH9_IGP_C                 0x294C
381 #define E1000_DEV_ID_ICH9_IFE                   0x10C0
382 #define E1000_DEV_ID_ICH9_IFE_GT                0x10C3
383 #define E1000_DEV_ID_ICH9_IFE_G                 0x10C2
384 #define E1000_DEV_ID_ICH10_R_BM_LM              0x10CC
385 #define E1000_DEV_ID_ICH10_R_BM_LF              0x10CD
386 #define E1000_DEV_ID_ICH10_R_BM_V               0x10CE
387 #define E1000_DEV_ID_ICH10_D_BM_LM              0x10DE
388 #define E1000_DEV_ID_ICH10_D_BM_LF              0x10DF
389 #define E1000_DEV_ID_ICH10_D_BM_V               0x1525
390 #define E1000_DEV_ID_PCH_M_HV_LM                0x10EA
391 #define E1000_DEV_ID_PCH_M_HV_LC                0x10EB
392 #define E1000_DEV_ID_PCH_D_HV_DM                0x10EF
393 #define E1000_DEV_ID_PCH_D_HV_DC                0x10F0
394 #define E1000_DEV_ID_PCH2_LV_LM                 0x1502
395 #define E1000_DEV_ID_PCH2_LV_V                  0x1503
396
397 #define E1000_REVISION_4 4
398
399 #define E1000_FUNC_1 1
400
401 #define E1000_ALT_MAC_ADDRESS_OFFSET_LAN0   0
402 #define E1000_ALT_MAC_ADDRESS_OFFSET_LAN1   3
403
404 enum e1000_mac_type {
405         e1000_82571,
406         e1000_82572,
407         e1000_82573,
408         e1000_82574,
409         e1000_82583,
410         e1000_80003es2lan,
411         e1000_ich8lan,
412         e1000_ich9lan,
413         e1000_ich10lan,
414         e1000_pchlan,
415         e1000_pch2lan,
416 };
417
418 enum e1000_media_type {
419         e1000_media_type_unknown = 0,
420         e1000_media_type_copper = 1,
421         e1000_media_type_fiber = 2,
422         e1000_media_type_internal_serdes = 3,
423         e1000_num_media_types
424 };
425
426 enum e1000_nvm_type {
427         e1000_nvm_unknown = 0,
428         e1000_nvm_none,
429         e1000_nvm_eeprom_spi,
430         e1000_nvm_flash_hw,
431         e1000_nvm_flash_sw
432 };
433
434 enum e1000_nvm_override {
435         e1000_nvm_override_none = 0,
436         e1000_nvm_override_spi_small,
437         e1000_nvm_override_spi_large
438 };
439
440 enum e1000_phy_type {
441         e1000_phy_unknown = 0,
442         e1000_phy_none,
443         e1000_phy_m88,
444         e1000_phy_igp,
445         e1000_phy_igp_2,
446         e1000_phy_gg82563,
447         e1000_phy_igp_3,
448         e1000_phy_ife,
449         e1000_phy_bm,
450         e1000_phy_82578,
451         e1000_phy_82577,
452         e1000_phy_82579,
453 };
454
455 enum e1000_bus_width {
456         e1000_bus_width_unknown = 0,
457         e1000_bus_width_pcie_x1,
458         e1000_bus_width_pcie_x2,
459         e1000_bus_width_pcie_x4 = 4,
460         e1000_bus_width_32,
461         e1000_bus_width_64,
462         e1000_bus_width_reserved
463 };
464
465 enum e1000_1000t_rx_status {
466         e1000_1000t_rx_status_not_ok = 0,
467         e1000_1000t_rx_status_ok,
468         e1000_1000t_rx_status_undefined = 0xFF
469 };
470
471 enum e1000_rev_polarity{
472         e1000_rev_polarity_normal = 0,
473         e1000_rev_polarity_reversed,
474         e1000_rev_polarity_undefined = 0xFF
475 };
476
477 enum e1000_fc_mode {
478         e1000_fc_none = 0,
479         e1000_fc_rx_pause,
480         e1000_fc_tx_pause,
481         e1000_fc_full,
482         e1000_fc_default = 0xFF
483 };
484
485 enum e1000_ms_type {
486         e1000_ms_hw_default = 0,
487         e1000_ms_force_master,
488         e1000_ms_force_slave,
489         e1000_ms_auto
490 };
491
492 enum e1000_smart_speed {
493         e1000_smart_speed_default = 0,
494         e1000_smart_speed_on,
495         e1000_smart_speed_off
496 };
497
498 enum e1000_serdes_link_state {
499         e1000_serdes_link_down = 0,
500         e1000_serdes_link_autoneg_progress,
501         e1000_serdes_link_autoneg_complete,
502         e1000_serdes_link_forced_up
503 };
504
505 /* Receive Descriptor */
506 struct e1000_rx_desc {
507         __le64 buffer_addr; /* Address of the descriptor's data buffer */
508         __le16 length;      /* Length of data DMAed into data buffer */
509         __le16 csum;    /* Packet checksum */
510         u8  status;      /* Descriptor status */
511         u8  errors;      /* Descriptor Errors */
512         __le16 special;
513 };
514
515 /* Receive Descriptor - Extended */
516 union e1000_rx_desc_extended {
517         struct {
518                 __le64 buffer_addr;
519                 __le64 reserved;
520         } read;
521         struct {
522                 struct {
523                         __le32 mrq;           /* Multiple Rx Queues */
524                         union {
525                                 __le32 rss;         /* RSS Hash */
526                                 struct {
527                                         __le16 ip_id;  /* IP id */
528                                         __le16 csum;   /* Packet Checksum */
529                                 } csum_ip;
530                         } hi_dword;
531                 } lower;
532                 struct {
533                         __le32 status_error;     /* ext status/error */
534                         __le16 length;
535                         __le16 vlan;         /* VLAN tag */
536                 } upper;
537         } wb;  /* writeback */
538 };
539
540 #define MAX_PS_BUFFERS 4
541 /* Receive Descriptor - Packet Split */
542 union e1000_rx_desc_packet_split {
543         struct {
544                 /* one buffer for protocol header(s), three data buffers */
545                 __le64 buffer_addr[MAX_PS_BUFFERS];
546         } read;
547         struct {
548                 struct {
549                         __le32 mrq;           /* Multiple Rx Queues */
550                         union {
551                                 __le32 rss;           /* RSS Hash */
552                                 struct {
553                                         __le16 ip_id;    /* IP id */
554                                         __le16 csum;     /* Packet Checksum */
555                                 } csum_ip;
556                         } hi_dword;
557                 } lower;
558                 struct {
559                         __le32 status_error;     /* ext status/error */
560                         __le16 length0;   /* length of buffer 0 */
561                         __le16 vlan;         /* VLAN tag */
562                 } middle;
563                 struct {
564                         __le16 header_status;
565                         __le16 length[3];       /* length of buffers 1-3 */
566                 } upper;
567                 __le64 reserved;
568         } wb; /* writeback */
569 };
570
571 /* Transmit Descriptor */
572 struct e1000_tx_desc {
573         __le64 buffer_addr;      /* Address of the descriptor's data buffer */
574         union {
575                 __le32 data;
576                 struct {
577                         __le16 length;    /* Data buffer length */
578                         u8 cso; /* Checksum offset */
579                         u8 cmd; /* Descriptor control */
580                 } flags;
581         } lower;
582         union {
583                 __le32 data;
584                 struct {
585                         u8 status;     /* Descriptor status */
586                         u8 css; /* Checksum start */
587                         __le16 special;
588                 } fields;
589         } upper;
590 };
591
592 /* Offload Context Descriptor */
593 struct e1000_context_desc {
594         union {
595                 __le32 ip_config;
596                 struct {
597                         u8 ipcss;      /* IP checksum start */
598                         u8 ipcso;      /* IP checksum offset */
599                         __le16 ipcse;     /* IP checksum end */
600                 } ip_fields;
601         } lower_setup;
602         union {
603                 __le32 tcp_config;
604                 struct {
605                         u8 tucss;      /* TCP checksum start */
606                         u8 tucso;      /* TCP checksum offset */
607                         __le16 tucse;     /* TCP checksum end */
608                 } tcp_fields;
609         } upper_setup;
610         __le32 cmd_and_length;
611         union {
612                 __le32 data;
613                 struct {
614                         u8 status;     /* Descriptor status */
615                         u8 hdr_len;    /* Header length */
616                         __le16 mss;       /* Maximum segment size */
617                 } fields;
618         } tcp_seg_setup;
619 };
620
621 /* Offload data descriptor */
622 struct e1000_data_desc {
623         __le64 buffer_addr;   /* Address of the descriptor's buffer address */
624         union {
625                 __le32 data;
626                 struct {
627                         __le16 length;    /* Data buffer length */
628                         u8 typ_len_ext;
629                         u8 cmd;
630                 } flags;
631         } lower;
632         union {
633                 __le32 data;
634                 struct {
635                         u8 status;     /* Descriptor status */
636                         u8 popts;      /* Packet Options */
637                         __le16 special;   /* */
638                 } fields;
639         } upper;
640 };
641
642 /* Statistics counters collected by the MAC */
643 struct e1000_hw_stats {
644         u64 crcerrs;
645         u64 algnerrc;
646         u64 symerrs;
647         u64 rxerrc;
648         u64 mpc;
649         u64 scc;
650         u64 ecol;
651         u64 mcc;
652         u64 latecol;
653         u64 colc;
654         u64 dc;
655         u64 tncrs;
656         u64 sec;
657         u64 cexterr;
658         u64 rlec;
659         u64 xonrxc;
660         u64 xontxc;
661         u64 xoffrxc;
662         u64 xofftxc;
663         u64 fcruc;
664         u64 prc64;
665         u64 prc127;
666         u64 prc255;
667         u64 prc511;
668         u64 prc1023;
669         u64 prc1522;
670         u64 gprc;
671         u64 bprc;
672         u64 mprc;
673         u64 gptc;
674         u64 gorc;
675         u64 gotc;
676         u64 rnbc;
677         u64 ruc;
678         u64 rfc;
679         u64 roc;
680         u64 rjc;
681         u64 mgprc;
682         u64 mgpdc;
683         u64 mgptc;
684         u64 tor;
685         u64 tot;
686         u64 tpr;
687         u64 tpt;
688         u64 ptc64;
689         u64 ptc127;
690         u64 ptc255;
691         u64 ptc511;
692         u64 ptc1023;
693         u64 ptc1522;
694         u64 mptc;
695         u64 bptc;
696         u64 tsctc;
697         u64 tsctfc;
698         u64 iac;
699         u64 icrxptc;
700         u64 icrxatc;
701         u64 ictxptc;
702         u64 ictxatc;
703         u64 ictxqec;
704         u64 ictxqmtc;
705         u64 icrxdmtc;
706         u64 icrxoc;
707 };
708
709 struct e1000_phy_stats {
710         u32 idle_errors;
711         u32 receive_errors;
712 };
713
714 struct e1000_host_mng_dhcp_cookie {
715         u32 signature;
716         u8  status;
717         u8  reserved0;
718         u16 vlan_id;
719         u32 reserved1;
720         u16 reserved2;
721         u8  reserved3;
722         u8  checksum;
723 };
724
725 /* Host Interface "Rev 1" */
726 struct e1000_host_command_header {
727         u8 command_id;
728         u8 command_length;
729         u8 command_options;
730         u8 checksum;
731 };
732
733 #define E1000_HI_MAX_DATA_LENGTH     252
734 struct e1000_host_command_info {
735         struct e1000_host_command_header command_header;
736         u8 command_data[E1000_HI_MAX_DATA_LENGTH];
737 };
738
739 /* Host Interface "Rev 2" */
740 struct e1000_host_mng_command_header {
741         u8  command_id;
742         u8  checksum;
743         u16 reserved1;
744         u16 reserved2;
745         u16 command_length;
746 };
747
748 #define E1000_HI_MAX_MNG_DATA_LENGTH 0x6F8
749 struct e1000_host_mng_command_info {
750         struct e1000_host_mng_command_header command_header;
751         u8 command_data[E1000_HI_MAX_MNG_DATA_LENGTH];
752 };
753
754 /* Function pointers and static data for the MAC. */
755 struct e1000_mac_operations {
756         s32  (*id_led_init)(struct e1000_hw *);
757         bool (*check_mng_mode)(struct e1000_hw *);
758         s32  (*check_for_link)(struct e1000_hw *);
759         s32  (*cleanup_led)(struct e1000_hw *);
760         void (*clear_hw_cntrs)(struct e1000_hw *);
761         void (*clear_vfta)(struct e1000_hw *);
762         s32  (*get_bus_info)(struct e1000_hw *);
763         void (*set_lan_id)(struct e1000_hw *);
764         s32  (*get_link_up_info)(struct e1000_hw *, u16 *, u16 *);
765         s32  (*led_on)(struct e1000_hw *);
766         s32  (*led_off)(struct e1000_hw *);
767         void (*update_mc_addr_list)(struct e1000_hw *, u8 *, u32);
768         s32  (*reset_hw)(struct e1000_hw *);
769         s32  (*init_hw)(struct e1000_hw *);
770         s32  (*setup_link)(struct e1000_hw *);
771         s32  (*setup_physical_interface)(struct e1000_hw *);
772         s32  (*setup_led)(struct e1000_hw *);
773         void (*write_vfta)(struct e1000_hw *, u32, u32);
774         s32  (*read_mac_addr)(struct e1000_hw *);
775 };
776
777 /* Function pointers for the PHY. */
778 struct e1000_phy_operations {
779         s32  (*acquire)(struct e1000_hw *);
780         s32  (*cfg_on_link_up)(struct e1000_hw *);
781         s32  (*check_polarity)(struct e1000_hw *);
782         s32  (*check_reset_block)(struct e1000_hw *);
783         s32  (*commit)(struct e1000_hw *);
784         s32  (*force_speed_duplex)(struct e1000_hw *);
785         s32  (*get_cfg_done)(struct e1000_hw *hw);
786         s32  (*get_cable_length)(struct e1000_hw *);
787         s32  (*get_info)(struct e1000_hw *);
788         s32  (*read_reg)(struct e1000_hw *, u32, u16 *);
789         s32  (*read_reg_locked)(struct e1000_hw *, u32, u16 *);
790         void (*release)(struct e1000_hw *);
791         s32  (*reset)(struct e1000_hw *);
792         s32  (*set_d0_lplu_state)(struct e1000_hw *, bool);
793         s32  (*set_d3_lplu_state)(struct e1000_hw *, bool);
794         s32  (*write_reg)(struct e1000_hw *, u32, u16);
795         s32  (*write_reg_locked)(struct e1000_hw *, u32, u16);
796         void (*power_up)(struct e1000_hw *);
797         void (*power_down)(struct e1000_hw *);
798 };
799
800 /* Function pointers for the NVM. */
801 struct e1000_nvm_operations {
802         s32  (*acquire)(struct e1000_hw *);
803         s32  (*read)(struct e1000_hw *, u16, u16, u16 *);
804         void (*release)(struct e1000_hw *);
805         s32  (*update)(struct e1000_hw *);
806         s32  (*valid_led_default)(struct e1000_hw *, u16 *);
807         s32  (*validate)(struct e1000_hw *);
808         s32  (*write)(struct e1000_hw *, u16, u16, u16 *);
809 };
810
811 struct e1000_mac_info {
812         struct e1000_mac_operations ops;
813
814         u8 addr[6];
815         u8 perm_addr[6];
816
817         enum e1000_mac_type type;
818
819         u32 collision_delta;
820         u32 ledctl_default;
821         u32 ledctl_mode1;
822         u32 ledctl_mode2;
823         u32 mc_filter_type;
824         u32 tx_packet_delta;
825         u32 txcw;
826
827         u16 current_ifs_val;
828         u16 ifs_max_val;
829         u16 ifs_min_val;
830         u16 ifs_ratio;
831         u16 ifs_step_size;
832         u16 mta_reg_count;
833
834         /* Maximum size of the MTA register table in all supported adapters */
835         #define MAX_MTA_REG 128
836         u32 mta_shadow[MAX_MTA_REG];
837         u16 rar_entry_count;
838
839         u8  forced_speed_duplex;
840
841         bool adaptive_ifs;
842         bool has_fwsm;
843         bool arc_subsystem_valid;
844         bool autoneg;
845         bool autoneg_failed;
846         bool get_link_status;
847         bool in_ifs_mode;
848         bool serdes_has_link;
849         bool tx_pkt_filtering;
850         enum e1000_serdes_link_state serdes_link_state;
851 };
852
853 struct e1000_phy_info {
854         struct e1000_phy_operations ops;
855
856         enum e1000_phy_type type;
857
858         enum e1000_1000t_rx_status local_rx;
859         enum e1000_1000t_rx_status remote_rx;
860         enum e1000_ms_type ms_type;
861         enum e1000_ms_type original_ms_type;
862         enum e1000_rev_polarity cable_polarity;
863         enum e1000_smart_speed smart_speed;
864
865         u32 addr;
866         u32 id;
867         u32 reset_delay_us; /* in usec */
868         u32 revision;
869
870         enum e1000_media_type media_type;
871
872         u16 autoneg_advertised;
873         u16 autoneg_mask;
874         u16 cable_length;
875         u16 max_cable_length;
876         u16 min_cable_length;
877
878         u8 mdix;
879
880         bool disable_polarity_correction;
881         bool is_mdix;
882         bool polarity_correction;
883         bool speed_downgraded;
884         bool autoneg_wait_to_complete;
885 };
886
887 struct e1000_nvm_info {
888         struct e1000_nvm_operations ops;
889
890         enum e1000_nvm_type type;
891         enum e1000_nvm_override override;
892
893         u32 flash_bank_size;
894         u32 flash_base_addr;
895
896         u16 word_size;
897         u16 delay_usec;
898         u16 address_bits;
899         u16 opcode_bits;
900         u16 page_size;
901 };
902
903 struct e1000_bus_info {
904         enum e1000_bus_width width;
905
906         u16 func;
907 };
908
909 struct e1000_fc_info {
910         u32 high_water;          /* Flow control high-water mark */
911         u32 low_water;           /* Flow control low-water mark */
912         u16 pause_time;          /* Flow control pause timer */
913         u16 refresh_time;        /* Flow control refresh timer */
914         bool send_xon;           /* Flow control send XON */
915         bool strict_ieee;        /* Strict IEEE mode */
916         enum e1000_fc_mode current_mode; /* FC mode in effect */
917         enum e1000_fc_mode requested_mode; /* FC mode requested by caller */
918 };
919
920 struct e1000_dev_spec_82571 {
921         bool laa_is_present;
922         u32 smb_counter;
923 };
924
925 struct e1000_dev_spec_80003es2lan {
926         bool  mdic_wa_enable;
927 };
928
929 struct e1000_shadow_ram {
930         u16  value;
931         bool modified;
932 };
933
934 #define E1000_ICH8_SHADOW_RAM_WORDS             2048
935
936 struct e1000_dev_spec_ich8lan {
937         bool kmrn_lock_loss_workaround_enabled;
938         struct e1000_shadow_ram shadow_ram[E1000_ICH8_SHADOW_RAM_WORDS];
939         bool nvm_k1_enabled;
940         bool eee_disable;
941 };
942
943 struct e1000_hw {
944         struct e1000_adapter *adapter;
945
946         u8 __iomem *hw_addr;
947         u8 __iomem *flash_address;
948
949         struct e1000_mac_info  mac;
950         struct e1000_fc_info   fc;
951         struct e1000_phy_info  phy;
952         struct e1000_nvm_info  nvm;
953         struct e1000_bus_info  bus;
954         struct e1000_host_mng_dhcp_cookie mng_cookie;
955
956         union {
957                 struct e1000_dev_spec_82571     e82571;
958                 struct e1000_dev_spec_80003es2lan e80003es2lan;
959                 struct e1000_dev_spec_ich8lan   ich8lan;
960         } dev_spec;
961 };
962
963 #endif