b654d5d2a92b57a57e55e182637fc3f2f1f2b725
[linux-2.6.git] / drivers / net / bnx2x_reg.h
1 /* bnx2x_reg.h: Broadcom Everest network driver.
2  *
3  * Copyright (c) 2007-2009 Broadcom Corporation
4  *
5  * This program is free software; you can redistribute it and/or modify
6  * it under the terms of the GNU General Public License as published by
7  * the Free Software Foundation.
8  *
9  * The registers description starts with the register Access type followed
10  * by size in bits. For example [RW 32]. The access types are:
11  * R  - Read only
12  * RC - Clear on read
13  * RW - Read/Write
14  * ST - Statistics register (clear on read)
15  * W  - Write only
16  * WB - Wide bus register - the size is over 32 bits and it should be
17  *      read/write in consecutive 32 bits accesses
18  * WR - Write Clear (write 1 to clear the bit)
19  *
20  */
21
22
23 /* [R 19] Interrupt register #0 read */
24 #define BRB1_REG_BRB1_INT_STS                                    0x6011c
25 /* [RW 4] Parity mask register #0 read/write */
26 #define BRB1_REG_BRB1_PRTY_MASK                                  0x60138
27 /* [R 4] Parity register #0 read */
28 #define BRB1_REG_BRB1_PRTY_STS                                   0x6012c
29 /* [RW 10] At address BRB1_IND_FREE_LIST_PRS_CRDT initialize free head. At
30    address BRB1_IND_FREE_LIST_PRS_CRDT+1 initialize free tail. At address
31    BRB1_IND_FREE_LIST_PRS_CRDT+2 initialize parser initial credit. */
32 #define BRB1_REG_FREE_LIST_PRS_CRDT                              0x60200
33 /* [RW 23] LL RAM data. */
34 #define BRB1_REG_LL_RAM                                          0x61000
35 /* [R 24] The number of full blocks. */
36 #define BRB1_REG_NUM_OF_FULL_BLOCKS                              0x60090
37 /* [ST 32] The number of cycles that the write_full signal towards MAC #0
38    was asserted. */
39 #define BRB1_REG_NUM_OF_FULL_CYCLES_0                            0x600c8
40 #define BRB1_REG_NUM_OF_FULL_CYCLES_1                            0x600cc
41 #define BRB1_REG_NUM_OF_FULL_CYCLES_4                            0x600d8
42 /* [ST 32] The number of cycles that the pause signal towards MAC #0 was
43    asserted. */
44 #define BRB1_REG_NUM_OF_PAUSE_CYCLES_0                           0x600b8
45 #define BRB1_REG_NUM_OF_PAUSE_CYCLES_1                           0x600bc
46 /* [RW 10] Write client 0: De-assert pause threshold. */
47 #define BRB1_REG_PAUSE_HIGH_THRESHOLD_0                          0x60078
48 #define BRB1_REG_PAUSE_HIGH_THRESHOLD_1                          0x6007c
49 /* [RW 10] Write client 0: Assert pause threshold. */
50 #define BRB1_REG_PAUSE_LOW_THRESHOLD_0                           0x60068
51 #define BRB1_REG_PAUSE_LOW_THRESHOLD_1                           0x6006c
52 /* [R 24] The number of full blocks occupied by port. */
53 #define BRB1_REG_PORT_NUM_OCC_BLOCKS_0                           0x60094
54 /* [RW 1] Reset the design by software. */
55 #define BRB1_REG_SOFT_RESET                                      0x600dc
56 /* [R 5] Used to read the value of the XX protection CAM occupancy counter. */
57 #define CCM_REG_CAM_OCCUP                                        0xd0188
58 /* [RW 1] CM - CFC Interface enable. If 0 - the valid input is disregarded;
59    acknowledge output is deasserted; all other signals are treated as usual;
60    if 1 - normal activity. */
61 #define CCM_REG_CCM_CFC_IFEN                                     0xd003c
62 /* [RW 1] CM - QM Interface enable. If 0 - the acknowledge input is
63    disregarded; valid is deasserted; all other signals are treated as usual;
64    if 1 - normal activity. */
65 #define CCM_REG_CCM_CQM_IFEN                                     0xd000c
66 /* [RW 1] If set the Q index; received from the QM is inserted to event ID.
67    Otherwise 0 is inserted. */
68 #define CCM_REG_CCM_CQM_USE_Q                                    0xd00c0
69 /* [RW 11] Interrupt mask register #0 read/write */
70 #define CCM_REG_CCM_INT_MASK                                     0xd01e4
71 /* [R 11] Interrupt register #0 read */
72 #define CCM_REG_CCM_INT_STS                                      0xd01d8
73 /* [R 27] Parity register #0 read */
74 #define CCM_REG_CCM_PRTY_STS                                     0xd01e8
75 /* [RW 3] The size of AG context region 0 in REG-pairs. Designates the MS
76    REG-pair number (e.g. if region 0 is 6 REG-pairs; the value should be 5).
77    Is used to determine the number of the AG context REG-pairs written back;
78    when the input message Reg1WbFlg isn't set. */
79 #define CCM_REG_CCM_REG0_SZ                                      0xd00c4
80 /* [RW 1] CM - STORM 0 Interface enable. If 0 - the acknowledge input is
81    disregarded; valid is deasserted; all other signals are treated as usual;
82    if 1 - normal activity. */
83 #define CCM_REG_CCM_STORM0_IFEN                                  0xd0004
84 /* [RW 1] CM - STORM 1 Interface enable. If 0 - the acknowledge input is
85    disregarded; valid is deasserted; all other signals are treated as usual;
86    if 1 - normal activity. */
87 #define CCM_REG_CCM_STORM1_IFEN                                  0xd0008
88 /* [RW 1] CDU AG read Interface enable. If 0 - the request input is
89    disregarded; valid output is deasserted; all other signals are treated as
90    usual; if 1 - normal activity. */
91 #define CCM_REG_CDU_AG_RD_IFEN                                   0xd0030
92 /* [RW 1] CDU AG write Interface enable. If 0 - the request and valid input
93    are disregarded; all other signals are treated as usual; if 1 - normal
94    activity. */
95 #define CCM_REG_CDU_AG_WR_IFEN                                   0xd002c
96 /* [RW 1] CDU STORM read Interface enable. If 0 - the request input is
97    disregarded; valid output is deasserted; all other signals are treated as
98    usual; if 1 - normal activity. */
99 #define CCM_REG_CDU_SM_RD_IFEN                                   0xd0038
100 /* [RW 1] CDU STORM write Interface enable. If 0 - the request and valid
101    input is disregarded; all other signals are treated as usual; if 1 -
102    normal activity. */
103 #define CCM_REG_CDU_SM_WR_IFEN                                   0xd0034
104 /* [RW 4] CFC output initial credit. Max credit available - 15.Write writes
105    the initial credit value; read returns the current value of the credit
106    counter. Must be initialized to 1 at start-up. */
107 #define CCM_REG_CFC_INIT_CRD                                     0xd0204
108 /* [RW 2] Auxillary counter flag Q number 1. */
109 #define CCM_REG_CNT_AUX1_Q                                       0xd00c8
110 /* [RW 2] Auxillary counter flag Q number 2. */
111 #define CCM_REG_CNT_AUX2_Q                                       0xd00cc
112 /* [RW 28] The CM header value for QM request (primary). */
113 #define CCM_REG_CQM_CCM_HDR_P                                    0xd008c
114 /* [RW 28] The CM header value for QM request (secondary). */
115 #define CCM_REG_CQM_CCM_HDR_S                                    0xd0090
116 /* [RW 1] QM - CM Interface enable. If 0 - the valid input is disregarded;
117    acknowledge output is deasserted; all other signals are treated as usual;
118    if 1 - normal activity. */
119 #define CCM_REG_CQM_CCM_IFEN                                     0xd0014
120 /* [RW 6] QM output initial credit. Max credit available - 32. Write writes
121    the initial credit value; read returns the current value of the credit
122    counter. Must be initialized to 32 at start-up. */
123 #define CCM_REG_CQM_INIT_CRD                                     0xd020c
124 /* [RW 3] The weight of the QM (primary) input in the WRR mechanism. 0
125    stands for weight 8 (the most prioritised); 1 stands for weight 1(least
126    prioritised); 2 stands for weight 2; tc. */
127 #define CCM_REG_CQM_P_WEIGHT                                     0xd00b8
128 /* [RW 3] The weight of the QM (secondary) input in the WRR mechanism. 0
129    stands for weight 8 (the most prioritised); 1 stands for weight 1(least
130    prioritised); 2 stands for weight 2; tc. */
131 #define CCM_REG_CQM_S_WEIGHT                                     0xd00bc
132 /* [RW 1] Input SDM Interface enable. If 0 - the valid input is disregarded;
133    acknowledge output is deasserted; all other signals are treated as usual;
134    if 1 - normal activity. */
135 #define CCM_REG_CSDM_IFEN                                        0xd0018
136 /* [RC 1] Set when the message length mismatch (relative to last indication)
137    at the SDM interface is detected. */
138 #define CCM_REG_CSDM_LENGTH_MIS                                  0xd0170
139 /* [RW 3] The weight of the SDM input in the WRR mechanism. 0 stands for
140    weight 8 (the most prioritised); 1 stands for weight 1(least
141    prioritised); 2 stands for weight 2; tc. */
142 #define CCM_REG_CSDM_WEIGHT                                      0xd00b4
143 /* [RW 28] The CM header for QM formatting in case of an error in the QM
144    inputs. */
145 #define CCM_REG_ERR_CCM_HDR                                      0xd0094
146 /* [RW 8] The Event ID in case the input message ErrorFlg is set. */
147 #define CCM_REG_ERR_EVNT_ID                                      0xd0098
148 /* [RW 8] FIC0 output initial credit. Max credit available - 255. Write
149    writes the initial credit value; read returns the current value of the
150    credit counter. Must be initialized to 64 at start-up. */
151 #define CCM_REG_FIC0_INIT_CRD                                    0xd0210
152 /* [RW 8] FIC1 output initial credit. Max credit available - 255.Write
153    writes the initial credit value; read returns the current value of the
154    credit counter. Must be initialized to 64 at start-up. */
155 #define CCM_REG_FIC1_INIT_CRD                                    0xd0214
156 /* [RW 1] Arbitration between Input Arbiter groups: 0 - fair Round-Robin; 1
157    - strict priority defined by ~ccm_registers_gr_ag_pr.gr_ag_pr;
158    ~ccm_registers_gr_ld0_pr.gr_ld0_pr and
159    ~ccm_registers_gr_ld1_pr.gr_ld1_pr. Groups are according to channels and
160    outputs to STORM: aggregation; load FIC0; load FIC1 and store. */
161 #define CCM_REG_GR_ARB_TYPE                                      0xd015c
162 /* [RW 2] Load (FIC0) channel group priority. The lowest priority is 0; the
163    highest priority is 3. It is supposed; that the Store channel priority is
164    the compliment to 4 of the rest priorities - Aggregation channel; Load
165    (FIC0) channel and Load (FIC1). */
166 #define CCM_REG_GR_LD0_PR                                        0xd0164
167 /* [RW 2] Load (FIC1) channel group priority. The lowest priority is 0; the
168    highest priority is 3. It is supposed; that the Store channel priority is
169    the compliment to 4 of the rest priorities - Aggregation channel; Load
170    (FIC0) channel and Load (FIC1). */
171 #define CCM_REG_GR_LD1_PR                                        0xd0168
172 /* [RW 2] General flags index. */
173 #define CCM_REG_INV_DONE_Q                                       0xd0108
174 /* [RW 4] The number of double REG-pairs(128 bits); loaded from the STORM
175    context and sent to STORM; for a specific connection type. The double
176    REG-pairs are used in order to align to STORM context row size of 128
177    bits. The offset of these data in the STORM context is always 0. Index
178    _(0..15) stands for the connection type (one of 16). */
179 #define CCM_REG_N_SM_CTX_LD_0                                    0xd004c
180 #define CCM_REG_N_SM_CTX_LD_1                                    0xd0050
181 #define CCM_REG_N_SM_CTX_LD_10                                   0xd0074
182 #define CCM_REG_N_SM_CTX_LD_11                                   0xd0078
183 #define CCM_REG_N_SM_CTX_LD_12                                   0xd007c
184 #define CCM_REG_N_SM_CTX_LD_13                                   0xd0080
185 #define CCM_REG_N_SM_CTX_LD_14                                   0xd0084
186 #define CCM_REG_N_SM_CTX_LD_15                                   0xd0088
187 #define CCM_REG_N_SM_CTX_LD_2                                    0xd0054
188 #define CCM_REG_N_SM_CTX_LD_3                                    0xd0058
189 #define CCM_REG_N_SM_CTX_LD_4                                    0xd005c
190 /* [RW 1] Input pbf Interface enable. If 0 - the valid input is disregarded;
191    acknowledge output is deasserted; all other signals are treated as usual;
192    if 1 - normal activity. */
193 #define CCM_REG_PBF_IFEN                                         0xd0028
194 /* [RC 1] Set when the message length mismatch (relative to last indication)
195    at the pbf interface is detected. */
196 #define CCM_REG_PBF_LENGTH_MIS                                   0xd0180
197 /* [RW 3] The weight of the input pbf in the WRR mechanism. 0 stands for
198    weight 8 (the most prioritised); 1 stands for weight 1(least
199    prioritised); 2 stands for weight 2; tc. */
200 #define CCM_REG_PBF_WEIGHT                                       0xd00ac
201 #define CCM_REG_PHYS_QNUM1_0                                     0xd0134
202 #define CCM_REG_PHYS_QNUM1_1                                     0xd0138
203 #define CCM_REG_PHYS_QNUM2_0                                     0xd013c
204 #define CCM_REG_PHYS_QNUM2_1                                     0xd0140
205 #define CCM_REG_PHYS_QNUM3_0                                     0xd0144
206 #define CCM_REG_PHYS_QNUM3_1                                     0xd0148
207 #define CCM_REG_QOS_PHYS_QNUM0_0                                 0xd0114
208 #define CCM_REG_QOS_PHYS_QNUM0_1                                 0xd0118
209 #define CCM_REG_QOS_PHYS_QNUM1_0                                 0xd011c
210 #define CCM_REG_QOS_PHYS_QNUM1_1                                 0xd0120
211 #define CCM_REG_QOS_PHYS_QNUM2_0                                 0xd0124
212 #define CCM_REG_QOS_PHYS_QNUM2_1                                 0xd0128
213 #define CCM_REG_QOS_PHYS_QNUM3_0                                 0xd012c
214 #define CCM_REG_QOS_PHYS_QNUM3_1                                 0xd0130
215 /* [RW 1] STORM - CM Interface enable. If 0 - the valid input is
216    disregarded; acknowledge output is deasserted; all other signals are
217    treated as usual; if 1 - normal activity. */
218 #define CCM_REG_STORM_CCM_IFEN                                   0xd0010
219 /* [RC 1] Set when the message length mismatch (relative to last indication)
220    at the STORM interface is detected. */
221 #define CCM_REG_STORM_LENGTH_MIS                                 0xd016c
222 /* [RW 3] The weight of the STORM input in the WRR (Weighted Round robin)
223    mechanism. 0 stands for weight 8 (the most prioritised); 1 stands for
224    weight 1(least prioritised); 2 stands for weight 2 (more prioritised);
225    tc. */
226 #define CCM_REG_STORM_WEIGHT                                     0xd009c
227 /* [RW 1] Input tsem Interface enable. If 0 - the valid input is
228    disregarded; acknowledge output is deasserted; all other signals are
229    treated as usual; if 1 - normal activity. */
230 #define CCM_REG_TSEM_IFEN                                        0xd001c
231 /* [RC 1] Set when the message length mismatch (relative to last indication)
232    at the tsem interface is detected. */
233 #define CCM_REG_TSEM_LENGTH_MIS                                  0xd0174
234 /* [RW 3] The weight of the input tsem in the WRR mechanism. 0 stands for
235    weight 8 (the most prioritised); 1 stands for weight 1(least
236    prioritised); 2 stands for weight 2; tc. */
237 #define CCM_REG_TSEM_WEIGHT                                      0xd00a0
238 /* [RW 1] Input usem Interface enable. If 0 - the valid input is
239    disregarded; acknowledge output is deasserted; all other signals are
240    treated as usual; if 1 - normal activity. */
241 #define CCM_REG_USEM_IFEN                                        0xd0024
242 /* [RC 1] Set when message length mismatch (relative to last indication) at
243    the usem interface is detected. */
244 #define CCM_REG_USEM_LENGTH_MIS                                  0xd017c
245 /* [RW 3] The weight of the input usem in the WRR mechanism. 0 stands for
246    weight 8 (the most prioritised); 1 stands for weight 1(least
247    prioritised); 2 stands for weight 2; tc. */
248 #define CCM_REG_USEM_WEIGHT                                      0xd00a8
249 /* [RW 1] Input xsem Interface enable. If 0 - the valid input is
250    disregarded; acknowledge output is deasserted; all other signals are
251    treated as usual; if 1 - normal activity. */
252 #define CCM_REG_XSEM_IFEN                                        0xd0020
253 /* [RC 1] Set when the message length mismatch (relative to last indication)
254    at the xsem interface is detected. */
255 #define CCM_REG_XSEM_LENGTH_MIS                                  0xd0178
256 /* [RW 3] The weight of the input xsem in the WRR mechanism. 0 stands for
257    weight 8 (the most prioritised); 1 stands for weight 1(least
258    prioritised); 2 stands for weight 2; tc. */
259 #define CCM_REG_XSEM_WEIGHT                                      0xd00a4
260 /* [RW 19] Indirect access to the descriptor table of the XX protection
261    mechanism. The fields are: [5:0] - message length; [12:6] - message
262    pointer; 18:13] - next pointer. */
263 #define CCM_REG_XX_DESCR_TABLE                                   0xd0300
264 #define CCM_REG_XX_DESCR_TABLE_SIZE                              36
265 /* [R 7] Used to read the value of XX protection Free counter. */
266 #define CCM_REG_XX_FREE                                          0xd0184
267 /* [RW 6] Initial value for the credit counter; responsible for fulfilling
268    of the Input Stage XX protection buffer by the XX protection pending
269    messages. Max credit available - 127. Write writes the initial credit
270    value; read returns the current value of the credit counter. Must be
271    initialized to maximum XX protected message size - 2 at start-up. */
272 #define CCM_REG_XX_INIT_CRD                                      0xd0220
273 /* [RW 7] The maximum number of pending messages; which may be stored in XX
274    protection. At read the ~ccm_registers_xx_free.xx_free counter is read.
275    At write comprises the start value of the ~ccm_registers_xx_free.xx_free
276    counter. */
277 #define CCM_REG_XX_MSG_NUM                                       0xd0224
278 /* [RW 8] The Event ID; sent to the STORM in case of XX overflow. */
279 #define CCM_REG_XX_OVFL_EVNT_ID                                  0xd0044
280 /* [RW 18] Indirect access to the XX table of the XX protection mechanism.
281    The fields are: [5:0] - tail pointer; 11:6] - Link List size; 17:12] -
282    header pointer. */
283 #define CCM_REG_XX_TABLE                                         0xd0280
284 #define CDU_REG_CDU_CHK_MASK0                                    0x101000
285 #define CDU_REG_CDU_CHK_MASK1                                    0x101004
286 #define CDU_REG_CDU_CONTROL0                                     0x101008
287 #define CDU_REG_CDU_DEBUG                                        0x101010
288 #define CDU_REG_CDU_GLOBAL_PARAMS                                0x101020
289 /* [RW 7] Interrupt mask register #0 read/write */
290 #define CDU_REG_CDU_INT_MASK                                     0x10103c
291 /* [R 7] Interrupt register #0 read */
292 #define CDU_REG_CDU_INT_STS                                      0x101030
293 /* [RW 5] Parity mask register #0 read/write */
294 #define CDU_REG_CDU_PRTY_MASK                                    0x10104c
295 /* [R 5] Parity register #0 read */
296 #define CDU_REG_CDU_PRTY_STS                                     0x101040
297 /* [RC 32] logging of error data in case of a CDU load error:
298    {expected_cid[15:0]; xpected_type[2:0]; xpected_region[2:0]; ctive_error;
299    ype_error; ctual_active; ctual_compressed_context}; */
300 #define CDU_REG_ERROR_DATA                                       0x101014
301 /* [WB 216] L1TT ram access. each entry has the following format :
302    {mrege_regions[7:0]; ffset12[5:0]...offset0[5:0];
303    ength12[5:0]...length0[5:0]; d12[3:0]...id0[3:0]} */
304 #define CDU_REG_L1TT                                             0x101800
305 /* [WB 24] MATT ram access. each entry has the following
306    format:{RegionLength[11:0]; egionOffset[11:0]} */
307 #define CDU_REG_MATT                                             0x101100
308 /* [RW 1] when this bit is set the CDU operates in e1hmf mode */
309 #define CDU_REG_MF_MODE                                          0x101050
310 /* [R 1] indication the initializing the activity counter by the hardware
311    was done. */
312 #define CFC_REG_AC_INIT_DONE                                     0x104078
313 /* [RW 13] activity counter ram access */
314 #define CFC_REG_ACTIVITY_COUNTER                                 0x104400
315 #define CFC_REG_ACTIVITY_COUNTER_SIZE                            256
316 /* [R 1] indication the initializing the cams by the hardware was done. */
317 #define CFC_REG_CAM_INIT_DONE                                    0x10407c
318 /* [RW 2] Interrupt mask register #0 read/write */
319 #define CFC_REG_CFC_INT_MASK                                     0x104108
320 /* [R 2] Interrupt register #0 read */
321 #define CFC_REG_CFC_INT_STS                                      0x1040fc
322 /* [RC 2] Interrupt register #0 read clear */
323 #define CFC_REG_CFC_INT_STS_CLR                                  0x104100
324 /* [RW 4] Parity mask register #0 read/write */
325 #define CFC_REG_CFC_PRTY_MASK                                    0x104118
326 /* [R 4] Parity register #0 read */
327 #define CFC_REG_CFC_PRTY_STS                                     0x10410c
328 /* [RW 21] CID cam access (21:1 - Data; alid - 0) */
329 #define CFC_REG_CID_CAM                                          0x104800
330 #define CFC_REG_CONTROL0                                         0x104028
331 #define CFC_REG_DEBUG0                                           0x104050
332 /* [RW 14] indicates per error (in #cfc_registers_cfc_error_vector.cfc_error
333    vector) whether the cfc should be disabled upon it */
334 #define CFC_REG_DISABLE_ON_ERROR                                 0x104044
335 /* [RC 14] CFC error vector. when the CFC detects an internal error it will
336    set one of these bits. the bit description can be found in CFC
337    specifications */
338 #define CFC_REG_ERROR_VECTOR                                     0x10403c
339 /* [WB 93] LCID info ram access */
340 #define CFC_REG_INFO_RAM                                         0x105000
341 #define CFC_REG_INFO_RAM_SIZE                                    1024
342 #define CFC_REG_INIT_REG                                         0x10404c
343 #define CFC_REG_INTERFACES                                       0x104058
344 /* [RW 24] {weight_load_client7[2:0] to weight_load_client0[2:0]}. this
345    field allows changing the priorities of the weighted-round-robin arbiter
346    which selects which CFC load client should be served next */
347 #define CFC_REG_LCREQ_WEIGHTS                                    0x104084
348 /* [RW 16] Link List ram access; data = {prev_lcid; ext_lcid} */
349 #define CFC_REG_LINK_LIST                                        0x104c00
350 #define CFC_REG_LINK_LIST_SIZE                                   256
351 /* [R 1] indication the initializing the link list by the hardware was done. */
352 #define CFC_REG_LL_INIT_DONE                                     0x104074
353 /* [R 9] Number of allocated LCIDs which are at empty state */
354 #define CFC_REG_NUM_LCIDS_ALLOC                                  0x104020
355 /* [R 9] Number of Arriving LCIDs in Link List Block */
356 #define CFC_REG_NUM_LCIDS_ARRIVING                               0x104004
357 /* [R 9] Number of Leaving LCIDs in Link List Block */
358 #define CFC_REG_NUM_LCIDS_LEAVING                                0x104018
359 /* [RW 8] The event id for aggregated interrupt 0 */
360 #define CSDM_REG_AGG_INT_EVENT_0                                 0xc2038
361 #define CSDM_REG_AGG_INT_EVENT_1                                 0xc203c
362 #define CSDM_REG_AGG_INT_EVENT_10                                0xc2060
363 #define CSDM_REG_AGG_INT_EVENT_11                                0xc2064
364 #define CSDM_REG_AGG_INT_EVENT_12                                0xc2068
365 #define CSDM_REG_AGG_INT_EVENT_13                                0xc206c
366 #define CSDM_REG_AGG_INT_EVENT_14                                0xc2070
367 #define CSDM_REG_AGG_INT_EVENT_15                                0xc2074
368 #define CSDM_REG_AGG_INT_EVENT_16                                0xc2078
369 #define CSDM_REG_AGG_INT_EVENT_17                                0xc207c
370 #define CSDM_REG_AGG_INT_EVENT_18                                0xc2080
371 #define CSDM_REG_AGG_INT_EVENT_19                                0xc2084
372 #define CSDM_REG_AGG_INT_EVENT_2                                 0xc2040
373 #define CSDM_REG_AGG_INT_EVENT_20                                0xc2088
374 #define CSDM_REG_AGG_INT_EVENT_21                                0xc208c
375 #define CSDM_REG_AGG_INT_EVENT_22                                0xc2090
376 #define CSDM_REG_AGG_INT_EVENT_23                                0xc2094
377 #define CSDM_REG_AGG_INT_EVENT_24                                0xc2098
378 #define CSDM_REG_AGG_INT_EVENT_25                                0xc209c
379 #define CSDM_REG_AGG_INT_EVENT_26                                0xc20a0
380 #define CSDM_REG_AGG_INT_EVENT_27                                0xc20a4
381 #define CSDM_REG_AGG_INT_EVENT_28                                0xc20a8
382 #define CSDM_REG_AGG_INT_EVENT_29                                0xc20ac
383 #define CSDM_REG_AGG_INT_EVENT_3                                 0xc2044
384 #define CSDM_REG_AGG_INT_EVENT_30                                0xc20b0
385 #define CSDM_REG_AGG_INT_EVENT_31                                0xc20b4
386 #define CSDM_REG_AGG_INT_EVENT_4                                 0xc2048
387 /* [RW 1] The T bit for aggregated interrupt 0 */
388 #define CSDM_REG_AGG_INT_T_0                                     0xc20b8
389 #define CSDM_REG_AGG_INT_T_1                                     0xc20bc
390 #define CSDM_REG_AGG_INT_T_10                                    0xc20e0
391 #define CSDM_REG_AGG_INT_T_11                                    0xc20e4
392 #define CSDM_REG_AGG_INT_T_12                                    0xc20e8
393 #define CSDM_REG_AGG_INT_T_13                                    0xc20ec
394 #define CSDM_REG_AGG_INT_T_14                                    0xc20f0
395 #define CSDM_REG_AGG_INT_T_15                                    0xc20f4
396 #define CSDM_REG_AGG_INT_T_16                                    0xc20f8
397 #define CSDM_REG_AGG_INT_T_17                                    0xc20fc
398 #define CSDM_REG_AGG_INT_T_18                                    0xc2100
399 #define CSDM_REG_AGG_INT_T_19                                    0xc2104
400 /* [RW 13] The start address in the internal RAM for the cfc_rsp lcid */
401 #define CSDM_REG_CFC_RSP_START_ADDR                              0xc2008
402 /* [RW 16] The maximum value of the competion counter #0 */
403 #define CSDM_REG_CMP_COUNTER_MAX0                                0xc201c
404 /* [RW 16] The maximum value of the competion counter #1 */
405 #define CSDM_REG_CMP_COUNTER_MAX1                                0xc2020
406 /* [RW 16] The maximum value of the competion counter #2 */
407 #define CSDM_REG_CMP_COUNTER_MAX2                                0xc2024
408 /* [RW 16] The maximum value of the competion counter #3 */
409 #define CSDM_REG_CMP_COUNTER_MAX3                                0xc2028
410 /* [RW 13] The start address in the internal RAM for the completion
411    counters. */
412 #define CSDM_REG_CMP_COUNTER_START_ADDR                          0xc200c
413 /* [RW 32] Interrupt mask register #0 read/write */
414 #define CSDM_REG_CSDM_INT_MASK_0                                 0xc229c
415 #define CSDM_REG_CSDM_INT_MASK_1                                 0xc22ac
416 /* [R 32] Interrupt register #0 read */
417 #define CSDM_REG_CSDM_INT_STS_0                                  0xc2290
418 #define CSDM_REG_CSDM_INT_STS_1                                  0xc22a0
419 /* [RW 11] Parity mask register #0 read/write */
420 #define CSDM_REG_CSDM_PRTY_MASK                                  0xc22bc
421 /* [R 11] Parity register #0 read */
422 #define CSDM_REG_CSDM_PRTY_STS                                   0xc22b0
423 #define CSDM_REG_ENABLE_IN1                                      0xc2238
424 #define CSDM_REG_ENABLE_IN2                                      0xc223c
425 #define CSDM_REG_ENABLE_OUT1                                     0xc2240
426 #define CSDM_REG_ENABLE_OUT2                                     0xc2244
427 /* [RW 4] The initial number of messages that can be sent to the pxp control
428    interface without receiving any ACK. */
429 #define CSDM_REG_INIT_CREDIT_PXP_CTRL                            0xc24bc
430 /* [ST 32] The number of ACK after placement messages received */
431 #define CSDM_REG_NUM_OF_ACK_AFTER_PLACE                          0xc227c
432 /* [ST 32] The number of packet end messages received from the parser */
433 #define CSDM_REG_NUM_OF_PKT_END_MSG                              0xc2274
434 /* [ST 32] The number of requests received from the pxp async if */
435 #define CSDM_REG_NUM_OF_PXP_ASYNC_REQ                            0xc2278
436 /* [ST 32] The number of commands received in queue 0 */
437 #define CSDM_REG_NUM_OF_Q0_CMD                                   0xc2248
438 /* [ST 32] The number of commands received in queue 10 */
439 #define CSDM_REG_NUM_OF_Q10_CMD                                  0xc226c
440 /* [ST 32] The number of commands received in queue 11 */
441 #define CSDM_REG_NUM_OF_Q11_CMD                                  0xc2270
442 /* [ST 32] The number of commands received in queue 1 */
443 #define CSDM_REG_NUM_OF_Q1_CMD                                   0xc224c
444 /* [ST 32] The number of commands received in queue 3 */
445 #define CSDM_REG_NUM_OF_Q3_CMD                                   0xc2250
446 /* [ST 32] The number of commands received in queue 4 */
447 #define CSDM_REG_NUM_OF_Q4_CMD                                   0xc2254
448 /* [ST 32] The number of commands received in queue 5 */
449 #define CSDM_REG_NUM_OF_Q5_CMD                                   0xc2258
450 /* [ST 32] The number of commands received in queue 6 */
451 #define CSDM_REG_NUM_OF_Q6_CMD                                   0xc225c
452 /* [ST 32] The number of commands received in queue 7 */
453 #define CSDM_REG_NUM_OF_Q7_CMD                                   0xc2260
454 /* [ST 32] The number of commands received in queue 8 */
455 #define CSDM_REG_NUM_OF_Q8_CMD                                   0xc2264
456 /* [ST 32] The number of commands received in queue 9 */
457 #define CSDM_REG_NUM_OF_Q9_CMD                                   0xc2268
458 /* [RW 13] The start address in the internal RAM for queue counters */
459 #define CSDM_REG_Q_COUNTER_START_ADDR                            0xc2010
460 /* [R 1] pxp_ctrl rd_data fifo empty in sdm_dma_rsp block */
461 #define CSDM_REG_RSP_PXP_CTRL_RDATA_EMPTY                        0xc2548
462 /* [R 1] parser fifo empty in sdm_sync block */
463 #define CSDM_REG_SYNC_PARSER_EMPTY                               0xc2550
464 /* [R 1] parser serial fifo empty in sdm_sync block */
465 #define CSDM_REG_SYNC_SYNC_EMPTY                                 0xc2558
466 /* [RW 32] Tick for timer counter. Applicable only when
467    ~csdm_registers_timer_tick_enable.timer_tick_enable =1 */
468 #define CSDM_REG_TIMER_TICK                                      0xc2000
469 /* [RW 5] The number of time_slots in the arbitration cycle */
470 #define CSEM_REG_ARB_CYCLE_SIZE                                  0x200034
471 /* [RW 3] The source that is associated with arbitration element 0. Source
472    decoding is: 0- foc0; 1-fic1; 2-sleeping thread with priority 0; 3-
473    sleeping thread with priority 1; 4- sleeping thread with priority 2 */
474 #define CSEM_REG_ARB_ELEMENT0                                    0x200020
475 /* [RW 3] The source that is associated with arbitration element 1. Source
476    decoding is: 0- foc0; 1-fic1; 2-sleeping thread with priority 0; 3-
477    sleeping thread with priority 1; 4- sleeping thread with priority 2.
478    Could not be equal to register ~csem_registers_arb_element0.arb_element0 */
479 #define CSEM_REG_ARB_ELEMENT1                                    0x200024
480 /* [RW 3] The source that is associated with arbitration element 2. Source
481    decoding is: 0- foc0; 1-fic1; 2-sleeping thread with priority 0; 3-
482    sleeping thread with priority 1; 4- sleeping thread with priority 2.
483    Could not be equal to register ~csem_registers_arb_element0.arb_element0
484    and ~csem_registers_arb_element1.arb_element1 */
485 #define CSEM_REG_ARB_ELEMENT2                                    0x200028
486 /* [RW 3] The source that is associated with arbitration element 3. Source
487    decoding is: 0- foc0; 1-fic1; 2-sleeping thread with priority 0; 3-
488    sleeping thread with priority 1; 4- sleeping thread with priority 2.Could
489    not be equal to register ~csem_registers_arb_element0.arb_element0 and
490    ~csem_registers_arb_element1.arb_element1 and
491    ~csem_registers_arb_element2.arb_element2 */
492 #define CSEM_REG_ARB_ELEMENT3                                    0x20002c
493 /* [RW 3] The source that is associated with arbitration element 4. Source
494    decoding is: 0- foc0; 1-fic1; 2-sleeping thread with priority 0; 3-
495    sleeping thread with priority 1; 4- sleeping thread with priority 2.
496    Could not be equal to register ~csem_registers_arb_element0.arb_element0
497    and ~csem_registers_arb_element1.arb_element1 and
498    ~csem_registers_arb_element2.arb_element2 and
499    ~csem_registers_arb_element3.arb_element3 */
500 #define CSEM_REG_ARB_ELEMENT4                                    0x200030
501 /* [RW 32] Interrupt mask register #0 read/write */
502 #define CSEM_REG_CSEM_INT_MASK_0                                 0x200110
503 #define CSEM_REG_CSEM_INT_MASK_1                                 0x200120
504 /* [R 32] Interrupt register #0 read */
505 #define CSEM_REG_CSEM_INT_STS_0                                  0x200104
506 #define CSEM_REG_CSEM_INT_STS_1                                  0x200114
507 /* [RW 32] Parity mask register #0 read/write */
508 #define CSEM_REG_CSEM_PRTY_MASK_0                                0x200130
509 #define CSEM_REG_CSEM_PRTY_MASK_1                                0x200140
510 /* [R 32] Parity register #0 read */
511 #define CSEM_REG_CSEM_PRTY_STS_0                                 0x200124
512 #define CSEM_REG_CSEM_PRTY_STS_1                                 0x200134
513 #define CSEM_REG_ENABLE_IN                                       0x2000a4
514 #define CSEM_REG_ENABLE_OUT                                      0x2000a8
515 /* [RW 32] This address space contains all registers and memories that are
516    placed in SEM_FAST block. The SEM_FAST registers are described in
517    appendix B. In order to access the sem_fast registers the base address
518    ~fast_memory.fast_memory should be added to eachsem_fast register offset. */
519 #define CSEM_REG_FAST_MEMORY                                     0x220000
520 /* [RW 1] Disables input messages from FIC0 May be updated during run_time
521    by the microcode */
522 #define CSEM_REG_FIC0_DISABLE                                    0x200224
523 /* [RW 1] Disables input messages from FIC1 May be updated during run_time
524    by the microcode */
525 #define CSEM_REG_FIC1_DISABLE                                    0x200234
526 /* [RW 15] Interrupt table Read and write access to it is not possible in
527    the middle of the work */
528 #define CSEM_REG_INT_TABLE                                       0x200400
529 /* [ST 24] Statistics register. The number of messages that entered through
530    FIC0 */
531 #define CSEM_REG_MSG_NUM_FIC0                                    0x200000
532 /* [ST 24] Statistics register. The number of messages that entered through
533    FIC1 */
534 #define CSEM_REG_MSG_NUM_FIC1                                    0x200004
535 /* [ST 24] Statistics register. The number of messages that were sent to
536    FOC0 */
537 #define CSEM_REG_MSG_NUM_FOC0                                    0x200008
538 /* [ST 24] Statistics register. The number of messages that were sent to
539    FOC1 */
540 #define CSEM_REG_MSG_NUM_FOC1                                    0x20000c
541 /* [ST 24] Statistics register. The number of messages that were sent to
542    FOC2 */
543 #define CSEM_REG_MSG_NUM_FOC2                                    0x200010
544 /* [ST 24] Statistics register. The number of messages that were sent to
545    FOC3 */
546 #define CSEM_REG_MSG_NUM_FOC3                                    0x200014
547 /* [RW 1] Disables input messages from the passive buffer May be updated
548    during run_time by the microcode */
549 #define CSEM_REG_PAS_DISABLE                                     0x20024c
550 /* [WB 128] Debug only. Passive buffer memory */
551 #define CSEM_REG_PASSIVE_BUFFER                                  0x202000
552 /* [WB 46] pram memory. B45 is parity; b[44:0] - data. */
553 #define CSEM_REG_PRAM                                            0x240000
554 /* [R 16] Valid sleeping threads indication have bit per thread */
555 #define CSEM_REG_SLEEP_THREADS_VALID                             0x20026c
556 /* [R 1] EXT_STORE FIFO is empty in sem_slow_ls_ext */
557 #define CSEM_REG_SLOW_EXT_STORE_EMPTY                            0x2002a0
558 /* [RW 16] List of free threads . There is a bit per thread. */
559 #define CSEM_REG_THREADS_LIST                                    0x2002e4
560 /* [RW 3] The arbitration scheme of time_slot 0 */
561 #define CSEM_REG_TS_0_AS                                         0x200038
562 /* [RW 3] The arbitration scheme of time_slot 10 */
563 #define CSEM_REG_TS_10_AS                                        0x200060
564 /* [RW 3] The arbitration scheme of time_slot 11 */
565 #define CSEM_REG_TS_11_AS                                        0x200064
566 /* [RW 3] The arbitration scheme of time_slot 12 */
567 #define CSEM_REG_TS_12_AS                                        0x200068
568 /* [RW 3] The arbitration scheme of time_slot 13 */
569 #define CSEM_REG_TS_13_AS                                        0x20006c
570 /* [RW 3] The arbitration scheme of time_slot 14 */
571 #define CSEM_REG_TS_14_AS                                        0x200070
572 /* [RW 3] The arbitration scheme of time_slot 15 */
573 #define CSEM_REG_TS_15_AS                                        0x200074
574 /* [RW 3] The arbitration scheme of time_slot 16 */
575 #define CSEM_REG_TS_16_AS                                        0x200078
576 /* [RW 3] The arbitration scheme of time_slot 17 */
577 #define CSEM_REG_TS_17_AS                                        0x20007c
578 /* [RW 3] The arbitration scheme of time_slot 18 */
579 #define CSEM_REG_TS_18_AS                                        0x200080
580 /* [RW 3] The arbitration scheme of time_slot 1 */
581 #define CSEM_REG_TS_1_AS                                         0x20003c
582 /* [RW 3] The arbitration scheme of time_slot 2 */
583 #define CSEM_REG_TS_2_AS                                         0x200040
584 /* [RW 3] The arbitration scheme of time_slot 3 */
585 #define CSEM_REG_TS_3_AS                                         0x200044
586 /* [RW 3] The arbitration scheme of time_slot 4 */
587 #define CSEM_REG_TS_4_AS                                         0x200048
588 /* [RW 3] The arbitration scheme of time_slot 5 */
589 #define CSEM_REG_TS_5_AS                                         0x20004c
590 /* [RW 3] The arbitration scheme of time_slot 6 */
591 #define CSEM_REG_TS_6_AS                                         0x200050
592 /* [RW 3] The arbitration scheme of time_slot 7 */
593 #define CSEM_REG_TS_7_AS                                         0x200054
594 /* [RW 3] The arbitration scheme of time_slot 8 */
595 #define CSEM_REG_TS_8_AS                                         0x200058
596 /* [RW 3] The arbitration scheme of time_slot 9 */
597 #define CSEM_REG_TS_9_AS                                         0x20005c
598 /* [RW 1] Parity mask register #0 read/write */
599 #define DBG_REG_DBG_PRTY_MASK                                    0xc0a8
600 /* [R 1] Parity register #0 read */
601 #define DBG_REG_DBG_PRTY_STS                                     0xc09c
602 /* [RW 32] Commands memory. The address to command X; row Y is to calculated
603    as 14*X+Y. */
604 #define DMAE_REG_CMD_MEM                                         0x102400
605 #define DMAE_REG_CMD_MEM_SIZE                                    224
606 /* [RW 1] If 0 - the CRC-16c initial value is all zeroes; if 1 - the CRC-16c
607    initial value is all ones. */
608 #define DMAE_REG_CRC16C_INIT                                     0x10201c
609 /* [RW 1] If 0 - the CRC-16 T10 initial value is all zeroes; if 1 - the
610    CRC-16 T10 initial value is all ones. */
611 #define DMAE_REG_CRC16T10_INIT                                   0x102020
612 /* [RW 2] Interrupt mask register #0 read/write */
613 #define DMAE_REG_DMAE_INT_MASK                                   0x102054
614 /* [RW 4] Parity mask register #0 read/write */
615 #define DMAE_REG_DMAE_PRTY_MASK                                  0x102064
616 /* [R 4] Parity register #0 read */
617 #define DMAE_REG_DMAE_PRTY_STS                                   0x102058
618 /* [RW 1] Command 0 go. */
619 #define DMAE_REG_GO_C0                                           0x102080
620 /* [RW 1] Command 1 go. */
621 #define DMAE_REG_GO_C1                                           0x102084
622 /* [RW 1] Command 10 go. */
623 #define DMAE_REG_GO_C10                                          0x102088
624 #define DMAE_REG_GO_C10_SIZE                                     1
625 /* [RW 1] Command 11 go. */
626 #define DMAE_REG_GO_C11                                          0x10208c
627 #define DMAE_REG_GO_C11_SIZE                                     1
628 /* [RW 1] Command 12 go. */
629 #define DMAE_REG_GO_C12                                          0x102090
630 #define DMAE_REG_GO_C12_SIZE                                     1
631 /* [RW 1] Command 13 go. */
632 #define DMAE_REG_GO_C13                                          0x102094
633 #define DMAE_REG_GO_C13_SIZE                                     1
634 /* [RW 1] Command 14 go. */
635 #define DMAE_REG_GO_C14                                          0x102098
636 #define DMAE_REG_GO_C14_SIZE                                     1
637 /* [RW 1] Command 15 go. */
638 #define DMAE_REG_GO_C15                                          0x10209c
639 #define DMAE_REG_GO_C15_SIZE                                     1
640 /* [RW 1] Command 10 go. */
641 #define DMAE_REG_GO_C10                                          0x102088
642 /* [RW 1] Command 11 go. */
643 #define DMAE_REG_GO_C11                                          0x10208c
644 /* [RW 1] Command 12 go. */
645 #define DMAE_REG_GO_C12                                          0x102090
646 /* [RW 1] Command 13 go. */
647 #define DMAE_REG_GO_C13                                          0x102094
648 /* [RW 1] Command 14 go. */
649 #define DMAE_REG_GO_C14                                          0x102098
650 /* [RW 1] Command 15 go. */
651 #define DMAE_REG_GO_C15                                          0x10209c
652 /* [RW 1] Command 2 go. */
653 #define DMAE_REG_GO_C2                                           0x1020a0
654 /* [RW 1] Command 3 go. */
655 #define DMAE_REG_GO_C3                                           0x1020a4
656 /* [RW 1] Command 4 go. */
657 #define DMAE_REG_GO_C4                                           0x1020a8
658 /* [RW 1] Command 5 go. */
659 #define DMAE_REG_GO_C5                                           0x1020ac
660 /* [RW 1] Command 6 go. */
661 #define DMAE_REG_GO_C6                                           0x1020b0
662 /* [RW 1] Command 7 go. */
663 #define DMAE_REG_GO_C7                                           0x1020b4
664 /* [RW 1] Command 8 go. */
665 #define DMAE_REG_GO_C8                                           0x1020b8
666 /* [RW 1] Command 9 go. */
667 #define DMAE_REG_GO_C9                                           0x1020bc
668 /* [RW 1] DMAE GRC Interface (Target; aster) enable. If 0 - the acknowledge
669    input is disregarded; valid is deasserted; all other signals are treated
670    as usual; if 1 - normal activity. */
671 #define DMAE_REG_GRC_IFEN                                        0x102008
672 /* [RW 1] DMAE PCI Interface (Request; ead; rite) enable. If 0 - the
673    acknowledge input is disregarded; valid is deasserted; full is asserted;
674    all other signals are treated as usual; if 1 - normal activity. */
675 #define DMAE_REG_PCI_IFEN                                        0x102004
676 /* [RW 4] DMAE- PCI Request Interface initial credit. Write writes the
677    initial value to the credit counter; related to the address. Read returns
678    the current value of the counter. */
679 #define DMAE_REG_PXP_REQ_INIT_CRD                                0x1020c0
680 /* [RW 8] Aggregation command. */
681 #define DORQ_REG_AGG_CMD0                                        0x170060
682 /* [RW 8] Aggregation command. */
683 #define DORQ_REG_AGG_CMD1                                        0x170064
684 /* [RW 8] Aggregation command. */
685 #define DORQ_REG_AGG_CMD2                                        0x170068
686 /* [RW 8] Aggregation command. */
687 #define DORQ_REG_AGG_CMD3                                        0x17006c
688 /* [RW 28] UCM Header. */
689 #define DORQ_REG_CMHEAD_RX                                       0x170050
690 /* [RW 32] Doorbell address for RBC doorbells (function 0). */
691 #define DORQ_REG_DB_ADDR0                                        0x17008c
692 /* [RW 5] Interrupt mask register #0 read/write */
693 #define DORQ_REG_DORQ_INT_MASK                                   0x170180
694 /* [R 5] Interrupt register #0 read */
695 #define DORQ_REG_DORQ_INT_STS                                    0x170174
696 /* [RC 5] Interrupt register #0 read clear */
697 #define DORQ_REG_DORQ_INT_STS_CLR                                0x170178
698 /* [RW 2] Parity mask register #0 read/write */
699 #define DORQ_REG_DORQ_PRTY_MASK                                  0x170190
700 /* [R 2] Parity register #0 read */
701 #define DORQ_REG_DORQ_PRTY_STS                                   0x170184
702 /* [RW 8] The address to write the DPM CID to STORM. */
703 #define DORQ_REG_DPM_CID_ADDR                                    0x170044
704 /* [RW 5] The DPM mode CID extraction offset. */
705 #define DORQ_REG_DPM_CID_OFST                                    0x170030
706 /* [RW 12] The threshold of the DQ FIFO to send the almost full interrupt. */
707 #define DORQ_REG_DQ_FIFO_AFULL_TH                                0x17007c
708 /* [RW 12] The threshold of the DQ FIFO to send the full interrupt. */
709 #define DORQ_REG_DQ_FIFO_FULL_TH                                 0x170078
710 /* [R 13] Current value of the DQ FIFO fill level according to following
711    pointer. The range is 0 - 256 FIFO rows; where each row stands for the
712    doorbell. */
713 #define DORQ_REG_DQ_FILL_LVLF                                    0x1700a4
714 /* [R 1] DQ FIFO full status. Is set; when FIFO filling level is more or
715    equal to full threshold; reset on full clear. */
716 #define DORQ_REG_DQ_FULL_ST                                      0x1700c0
717 /* [RW 28] The value sent to CM header in the case of CFC load error. */
718 #define DORQ_REG_ERR_CMHEAD                                      0x170058
719 #define DORQ_REG_IF_EN                                           0x170004
720 #define DORQ_REG_MODE_ACT                                        0x170008
721 /* [RW 5] The normal mode CID extraction offset. */
722 #define DORQ_REG_NORM_CID_OFST                                   0x17002c
723 /* [RW 28] TCM Header when only TCP context is loaded. */
724 #define DORQ_REG_NORM_CMHEAD_TX                                  0x17004c
725 /* [RW 3] The number of simultaneous outstanding requests to Context Fetch
726    Interface. */
727 #define DORQ_REG_OUTST_REQ                                       0x17003c
728 #define DORQ_REG_REGN                                            0x170038
729 /* [R 4] Current value of response A counter credit. Initial credit is
730    configured through write to ~dorq_registers_rsp_init_crd.rsp_init_crd
731    register. */
732 #define DORQ_REG_RSPA_CRD_CNT                                    0x1700ac
733 /* [R 4] Current value of response B counter credit. Initial credit is
734    configured through write to ~dorq_registers_rsp_init_crd.rsp_init_crd
735    register. */
736 #define DORQ_REG_RSPB_CRD_CNT                                    0x1700b0
737 /* [RW 4] The initial credit at the Doorbell Response Interface. The write
738    writes the same initial credit to the rspa_crd_cnt and rspb_crd_cnt. The
739    read reads this written value. */
740 #define DORQ_REG_RSP_INIT_CRD                                    0x170048
741 /* [RW 4] Initial activity counter value on the load request; when the
742    shortcut is done. */
743 #define DORQ_REG_SHRT_ACT_CNT                                    0x170070
744 /* [RW 28] TCM Header when both ULP and TCP context is loaded. */
745 #define DORQ_REG_SHRT_CMHEAD                                     0x170054
746 #define HC_CONFIG_0_REG_ATTN_BIT_EN_0                            (0x1<<4)
747 #define HC_CONFIG_0_REG_INT_LINE_EN_0                            (0x1<<3)
748 #define HC_CONFIG_0_REG_MSI_ATTN_EN_0                            (0x1<<7)
749 #define HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0                        (0x1<<2)
750 #define HC_CONFIG_0_REG_SINGLE_ISR_EN_0                          (0x1<<1)
751 #define HC_REG_AGG_INT_0                                         0x108050
752 #define HC_REG_AGG_INT_1                                         0x108054
753 #define HC_REG_ATTN_BIT                                          0x108120
754 #define HC_REG_ATTN_IDX                                          0x108100
755 #define HC_REG_ATTN_MSG0_ADDR_L                                  0x108018
756 #define HC_REG_ATTN_MSG1_ADDR_L                                  0x108020
757 #define HC_REG_ATTN_NUM_P0                                       0x108038
758 #define HC_REG_ATTN_NUM_P1                                       0x10803c
759 #define HC_REG_COMMAND_REG                                       0x108180
760 #define HC_REG_CONFIG_0                                          0x108000
761 #define HC_REG_CONFIG_1                                          0x108004
762 #define HC_REG_FUNC_NUM_P0                                       0x1080ac
763 #define HC_REG_FUNC_NUM_P1                                       0x1080b0
764 /* [RW 3] Parity mask register #0 read/write */
765 #define HC_REG_HC_PRTY_MASK                                      0x1080a0
766 /* [R 3] Parity register #0 read */
767 #define HC_REG_HC_PRTY_STS                                       0x108094
768 #define HC_REG_INT_MASK                                          0x108108
769 #define HC_REG_LEADING_EDGE_0                                    0x108040
770 #define HC_REG_LEADING_EDGE_1                                    0x108048
771 #define HC_REG_P0_PROD_CONS                                      0x108200
772 #define HC_REG_P1_PROD_CONS                                      0x108400
773 #define HC_REG_PBA_COMMAND                                       0x108140
774 #define HC_REG_PCI_CONFIG_0                                      0x108010
775 #define HC_REG_PCI_CONFIG_1                                      0x108014
776 #define HC_REG_STATISTIC_COUNTERS                                0x109000
777 #define HC_REG_TRAILING_EDGE_0                                   0x108044
778 #define HC_REG_TRAILING_EDGE_1                                   0x10804c
779 #define HC_REG_UC_RAM_ADDR_0                                     0x108028
780 #define HC_REG_UC_RAM_ADDR_1                                     0x108030
781 #define HC_REG_USTORM_ADDR_FOR_COALESCE                          0x108068
782 #define HC_REG_VQID_0                                            0x108008
783 #define HC_REG_VQID_1                                            0x10800c
784 #define MCP_REG_MCPR_NVM_ACCESS_ENABLE                           0x86424
785 #define MCP_REG_MCPR_NVM_ADDR                                    0x8640c
786 #define MCP_REG_MCPR_NVM_CFG4                                    0x8642c
787 #define MCP_REG_MCPR_NVM_COMMAND                                 0x86400
788 #define MCP_REG_MCPR_NVM_READ                                    0x86410
789 #define MCP_REG_MCPR_NVM_SW_ARB                                  0x86420
790 #define MCP_REG_MCPR_NVM_WRITE                                   0x86408
791 #define MCP_REG_MCPR_NVM_WRITE1                                  0x86428
792 #define MCP_REG_MCPR_SCRATCH                                     0xa0000
793 /* [R 32] read first 32 bit after inversion of function 0. mapped as
794    follows: [0] NIG attention for function0; [1] NIG attention for
795    function1; [2] GPIO1 mcp; [3] GPIO2 mcp; [4] GPIO3 mcp; [5] GPIO4 mcp;
796    [6] GPIO1 function 1; [7] GPIO2 function 1; [8] GPIO3 function 1; [9]
797    GPIO4 function 1; [10] PCIE glue/PXP VPD event function0; [11] PCIE
798    glue/PXP VPD event function1; [12] PCIE glue/PXP Expansion ROM event0;
799    [13] PCIE glue/PXP Expansion ROM event1; [14] SPIO4; [15] SPIO5; [16]
800    MSI/X indication for mcp; [17] MSI/X indication for function 1; [18] BRB
801    Parity error; [19] BRB Hw interrupt; [20] PRS Parity error; [21] PRS Hw
802    interrupt; [22] SRC Parity error; [23] SRC Hw interrupt; [24] TSDM Parity
803    error; [25] TSDM Hw interrupt; [26] TCM Parity error; [27] TCM Hw
804    interrupt; [28] TSEMI Parity error; [29] TSEMI Hw interrupt; [30] PBF
805    Parity error; [31] PBF Hw interrupt; */
806 #define MISC_REG_AEU_AFTER_INVERT_1_FUNC_0                       0xa42c
807 #define MISC_REG_AEU_AFTER_INVERT_1_FUNC_1                       0xa430
808 /* [R 32] read first 32 bit after inversion of mcp. mapped as follows: [0]
809    NIG attention for function0; [1] NIG attention for function1; [2] GPIO1
810    mcp; [3] GPIO2 mcp; [4] GPIO3 mcp; [5] GPIO4 mcp; [6] GPIO1 function 1;
811    [7] GPIO2 function 1; [8] GPIO3 function 1; [9] GPIO4 function 1; [10]
812    PCIE glue/PXP VPD event function0; [11] PCIE glue/PXP VPD event
813    function1; [12] PCIE glue/PXP Expansion ROM event0; [13] PCIE glue/PXP
814    Expansion ROM event1; [14] SPIO4; [15] SPIO5; [16] MSI/X indication for
815    mcp; [17] MSI/X indication for function 1; [18] BRB Parity error; [19]
816    BRB Hw interrupt; [20] PRS Parity error; [21] PRS Hw interrupt; [22] SRC
817    Parity error; [23] SRC Hw interrupt; [24] TSDM Parity error; [25] TSDM Hw
818    interrupt; [26] TCM Parity error; [27] TCM Hw interrupt; [28] TSEMI
819    Parity error; [29] TSEMI Hw interrupt; [30] PBF Parity error; [31] PBF Hw
820    interrupt; */
821 #define MISC_REG_AEU_AFTER_INVERT_1_MCP                          0xa434
822 /* [R 32] read second 32 bit after inversion of function 0. mapped as
823    follows: [0] PBClient Parity error; [1] PBClient Hw interrupt; [2] QM
824    Parity error; [3] QM Hw interrupt; [4] Timers Parity error; [5] Timers Hw
825    interrupt; [6] XSDM Parity error; [7] XSDM Hw interrupt; [8] XCM Parity
826    error; [9] XCM Hw interrupt; [10] XSEMI Parity error; [11] XSEMI Hw
827    interrupt; [12] DoorbellQ Parity error; [13] DoorbellQ Hw interrupt; [14]
828    NIG Parity error; [15] NIG Hw interrupt; [16] Vaux PCI core Parity error;
829    [17] Vaux PCI core Hw interrupt; [18] Debug Parity error; [19] Debug Hw
830    interrupt; [20] USDM Parity error; [21] USDM Hw interrupt; [22] UCM
831    Parity error; [23] UCM Hw interrupt; [24] USEMI Parity error; [25] USEMI
832    Hw interrupt; [26] UPB Parity error; [27] UPB Hw interrupt; [28] CSDM
833    Parity error; [29] CSDM Hw interrupt; [30] CCM Parity error; [31] CCM Hw
834    interrupt; */
835 #define MISC_REG_AEU_AFTER_INVERT_2_FUNC_0                       0xa438
836 #define MISC_REG_AEU_AFTER_INVERT_2_FUNC_1                       0xa43c
837 /* [R 32] read second 32 bit after inversion of mcp. mapped as follows: [0]
838    PBClient Parity error; [1] PBClient Hw interrupt; [2] QM Parity error;
839    [3] QM Hw interrupt; [4] Timers Parity error; [5] Timers Hw interrupt;
840    [6] XSDM Parity error; [7] XSDM Hw interrupt; [8] XCM Parity error; [9]
841    XCM Hw interrupt; [10] XSEMI Parity error; [11] XSEMI Hw interrupt; [12]
842    DoorbellQ Parity error; [13] DoorbellQ Hw interrupt; [14] NIG Parity
843    error; [15] NIG Hw interrupt; [16] Vaux PCI core Parity error; [17] Vaux
844    PCI core Hw interrupt; [18] Debug Parity error; [19] Debug Hw interrupt;
845    [20] USDM Parity error; [21] USDM Hw interrupt; [22] UCM Parity error;
846    [23] UCM Hw interrupt; [24] USEMI Parity error; [25] USEMI Hw interrupt;
847    [26] UPB Parity error; [27] UPB Hw interrupt; [28] CSDM Parity error;
848    [29] CSDM Hw interrupt; [30] CCM Parity error; [31] CCM Hw interrupt; */
849 #define MISC_REG_AEU_AFTER_INVERT_2_MCP                          0xa440
850 /* [R 32] read third 32 bit after inversion of function 0. mapped as
851    follows: [0] CSEMI Parity error; [1] CSEMI Hw interrupt; [2] PXP Parity
852    error; [3] PXP Hw interrupt; [4] PXPpciClockClient Parity error; [5]
853    PXPpciClockClient Hw interrupt; [6] CFC Parity error; [7] CFC Hw
854    interrupt; [8] CDU Parity error; [9] CDU Hw interrupt; [10] DMAE Parity
855    error; [11] DMAE Hw interrupt; [12] IGU (HC) Parity error; [13] IGU (HC)
856    Hw interrupt; [14] MISC Parity error; [15] MISC Hw interrupt; [16]
857    pxp_misc_mps_attn; [17] Flash event; [18] SMB event; [19] MCP attn0; [20]
858    MCP attn1; [21] SW timers attn_1 func0; [22] SW timers attn_2 func0; [23]
859    SW timers attn_3 func0; [24] SW timers attn_4 func0; [25] PERST; [26] SW
860    timers attn_1 func1; [27] SW timers attn_2 func1; [28] SW timers attn_3
861    func1; [29] SW timers attn_4 func1; [30] General attn0; [31] General
862    attn1; */
863 #define MISC_REG_AEU_AFTER_INVERT_3_FUNC_0                       0xa444
864 #define MISC_REG_AEU_AFTER_INVERT_3_FUNC_1                       0xa448
865 /* [R 32] read third 32 bit after inversion of mcp. mapped as follows: [0]
866    CSEMI Parity error; [1] CSEMI Hw interrupt; [2] PXP Parity error; [3] PXP
867    Hw interrupt; [4] PXPpciClockClient Parity error; [5] PXPpciClockClient
868    Hw interrupt; [6] CFC Parity error; [7] CFC Hw interrupt; [8] CDU Parity
869    error; [9] CDU Hw interrupt; [10] DMAE Parity error; [11] DMAE Hw
870    interrupt; [12] IGU (HC) Parity error; [13] IGU (HC) Hw interrupt; [14]
871    MISC Parity error; [15] MISC Hw interrupt; [16] pxp_misc_mps_attn; [17]
872    Flash event; [18] SMB event; [19] MCP attn0; [20] MCP attn1; [21] SW
873    timers attn_1 func0; [22] SW timers attn_2 func0; [23] SW timers attn_3
874    func0; [24] SW timers attn_4 func0; [25] PERST; [26] SW timers attn_1
875    func1; [27] SW timers attn_2 func1; [28] SW timers attn_3 func1; [29] SW
876    timers attn_4 func1; [30] General attn0; [31] General attn1; */
877 #define MISC_REG_AEU_AFTER_INVERT_3_MCP                          0xa44c
878 /* [R 32] read fourth 32 bit after inversion of function 0. mapped as
879    follows: [0] General attn2; [1] General attn3; [2] General attn4; [3]
880    General attn5; [4] General attn6; [5] General attn7; [6] General attn8;
881    [7] General attn9; [8] General attn10; [9] General attn11; [10] General
882    attn12; [11] General attn13; [12] General attn14; [13] General attn15;
883    [14] General attn16; [15] General attn17; [16] General attn18; [17]
884    General attn19; [18] General attn20; [19] General attn21; [20] Main power
885    interrupt; [21] RBCR Latched attn; [22] RBCT Latched attn; [23] RBCN
886    Latched attn; [24] RBCU Latched attn; [25] RBCP Latched attn; [26] GRC
887    Latched timeout attention; [27] GRC Latched reserved access attention;
888    [28] MCP Latched rom_parity; [29] MCP Latched ump_rx_parity; [30] MCP
889    Latched ump_tx_parity; [31] MCP Latched scpad_parity; */
890 #define MISC_REG_AEU_AFTER_INVERT_4_FUNC_0                       0xa450
891 #define MISC_REG_AEU_AFTER_INVERT_4_FUNC_1                       0xa454
892 /* [R 32] read fourth 32 bit after inversion of mcp. mapped as follows: [0]
893    General attn2; [1] General attn3; [2] General attn4; [3] General attn5;
894    [4] General attn6; [5] General attn7; [6] General attn8; [7] General
895    attn9; [8] General attn10; [9] General attn11; [10] General attn12; [11]
896    General attn13; [12] General attn14; [13] General attn15; [14] General
897    attn16; [15] General attn17; [16] General attn18; [17] General attn19;
898    [18] General attn20; [19] General attn21; [20] Main power interrupt; [21]
899    RBCR Latched attn; [22] RBCT Latched attn; [23] RBCN Latched attn; [24]
900    RBCU Latched attn; [25] RBCP Latched attn; [26] GRC Latched timeout
901    attention; [27] GRC Latched reserved access attention; [28] MCP Latched
902    rom_parity; [29] MCP Latched ump_rx_parity; [30] MCP Latched
903    ump_tx_parity; [31] MCP Latched scpad_parity; */
904 #define MISC_REG_AEU_AFTER_INVERT_4_MCP                          0xa458
905 /* [W 14] write to this register results with the clear of the latched
906    signals; one in d0 clears RBCR latch; one in d1 clears RBCT latch; one in
907    d2 clears RBCN latch; one in d3 clears RBCU latch; one in d4 clears RBCP
908    latch; one in d5 clears GRC Latched timeout attention; one in d6 clears
909    GRC Latched reserved access attention; one in d7 clears Latched
910    rom_parity; one in d8 clears Latched ump_rx_parity; one in d9 clears
911    Latched ump_tx_parity; one in d10 clears Latched scpad_parity (both
912    ports); one in d11 clears pxpv_misc_mps_attn; one in d12 clears
913    pxp_misc_exp_rom_attn0; one in d13 clears pxp_misc_exp_rom_attn1; read
914    from this register return zero */
915 #define MISC_REG_AEU_CLR_LATCH_SIGNAL                            0xa45c
916 /* [RW 32] first 32b for enabling the output for function 0 output0. mapped
917    as follows: [0] NIG attention for function0; [1] NIG attention for
918    function1; [2] GPIO1 function 0; [3] GPIO2 function 0; [4] GPIO3 function
919    0; [5] GPIO4 function 0; [6] GPIO1 function 1; [7] GPIO2 function 1; [8]
920    GPIO3 function 1; [9] GPIO4 function 1; [10] PCIE glue/PXP VPD event
921    function0; [11] PCIE glue/PXP VPD event function1; [12] PCIE glue/PXP
922    Expansion ROM event0; [13] PCIE glue/PXP Expansion ROM event1; [14]
923    SPIO4; [15] SPIO5; [16] MSI/X indication for function 0; [17] MSI/X
924    indication for function 1; [18] BRB Parity error; [19] BRB Hw interrupt;
925    [20] PRS Parity error; [21] PRS Hw interrupt; [22] SRC Parity error; [23]
926    SRC Hw interrupt; [24] TSDM Parity error; [25] TSDM Hw interrupt; [26]
927    TCM Parity error; [27] TCM Hw interrupt; [28] TSEMI Parity error; [29]
928    TSEMI Hw interrupt; [30] PBF Parity error; [31] PBF Hw interrupt; */
929 #define MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0                        0xa06c
930 #define MISC_REG_AEU_ENABLE1_FUNC_0_OUT_1                        0xa07c
931 #define MISC_REG_AEU_ENABLE1_FUNC_0_OUT_2                        0xa08c
932 #define MISC_REG_AEU_ENABLE1_FUNC_0_OUT_3                        0xa09c
933 #define MISC_REG_AEU_ENABLE1_FUNC_0_OUT_5                        0xa0bc
934 #define MISC_REG_AEU_ENABLE1_FUNC_0_OUT_6                        0xa0cc
935 #define MISC_REG_AEU_ENABLE1_FUNC_0_OUT_7                        0xa0dc
936 /* [RW 32] first 32b for enabling the output for function 1 output0. mapped
937    as follows: [0] NIG attention for function0; [1] NIG attention for
938    function1; [2] GPIO1 function 1; [3] GPIO2 function 1; [4] GPIO3 function
939    1; [5] GPIO4 function 1; [6] GPIO1 function 1; [7] GPIO2 function 1; [8]
940    GPIO3 function 1; [9] GPIO4 function 1; [10] PCIE glue/PXP VPD event
941    function0; [11] PCIE glue/PXP VPD event function1; [12] PCIE glue/PXP
942    Expansion ROM event0; [13] PCIE glue/PXP Expansion ROM event1; [14]
943    SPIO4; [15] SPIO5; [16] MSI/X indication for function 1; [17] MSI/X
944    indication for function 1; [18] BRB Parity error; [19] BRB Hw interrupt;
945    [20] PRS Parity error; [21] PRS Hw interrupt; [22] SRC Parity error; [23]
946    SRC Hw interrupt; [24] TSDM Parity error; [25] TSDM Hw interrupt; [26]
947    TCM Parity error; [27] TCM Hw interrupt; [28] TSEMI Parity error; [29]
948    TSEMI Hw interrupt; [30] PBF Parity error; [31] PBF Hw interrupt; */
949 #define MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0                        0xa10c
950 #define MISC_REG_AEU_ENABLE1_FUNC_1_OUT_1                        0xa11c
951 #define MISC_REG_AEU_ENABLE1_FUNC_1_OUT_2                        0xa12c
952 #define MISC_REG_AEU_ENABLE1_FUNC_1_OUT_3                        0xa13c
953 #define MISC_REG_AEU_ENABLE1_FUNC_1_OUT_5                        0xa15c
954 #define MISC_REG_AEU_ENABLE1_FUNC_1_OUT_6                        0xa16c
955 #define MISC_REG_AEU_ENABLE1_FUNC_1_OUT_7                        0xa17c
956 /* [RW 32] first 32b for enabling the output for close the gate nig. mapped
957    as follows: [0] NIG attention for function0; [1] NIG attention for
958    function1; [2] GPIO1 function 0; [3] GPIO2 function 0; [4] GPIO3 function
959    0; [5] GPIO4 function 0; [6] GPIO1 function 1; [7] GPIO2 function 1; [8]
960    GPIO3 function 1; [9] GPIO4 function 1; [10] PCIE glue/PXP VPD event
961    function0; [11] PCIE glue/PXP VPD event function1; [12] PCIE glue/PXP
962    Expansion ROM event0; [13] PCIE glue/PXP Expansion ROM event1; [14]
963    SPIO4; [15] SPIO5; [16] MSI/X indication for function 0; [17] MSI/X
964    indication for function 1; [18] BRB Parity error; [19] BRB Hw interrupt;
965    [20] PRS Parity error; [21] PRS Hw interrupt; [22] SRC Parity error; [23]
966    SRC Hw interrupt; [24] TSDM Parity error; [25] TSDM Hw interrupt; [26]
967    TCM Parity error; [27] TCM Hw interrupt; [28] TSEMI Parity error; [29]
968    TSEMI Hw interrupt; [30] PBF Parity error; [31] PBF Hw interrupt; */
969 #define MISC_REG_AEU_ENABLE1_NIG_0                               0xa0ec
970 #define MISC_REG_AEU_ENABLE1_NIG_1                               0xa18c
971 /* [RW 32] first 32b for enabling the output for close the gate pxp. mapped
972    as follows: [0] NIG attention for function0; [1] NIG attention for
973    function1; [2] GPIO1 function 0; [3] GPIO2 function 0; [4] GPIO3 function
974    0; [5] GPIO4 function 0; [6] GPIO1 function 1; [7] GPIO2 function 1; [8]
975    GPIO3 function 1; [9] GPIO4 function 1; [10] PCIE glue/PXP VPD event
976    function0; [11] PCIE glue/PXP VPD event function1; [12] PCIE glue/PXP
977    Expansion ROM event0; [13] PCIE glue/PXP Expansion ROM event1; [14]
978    SPIO4; [15] SPIO5; [16] MSI/X indication for function 0; [17] MSI/X
979    indication for function 1; [18] BRB Parity error; [19] BRB Hw interrupt;
980    [20] PRS Parity error; [21] PRS Hw interrupt; [22] SRC Parity error; [23]
981    SRC Hw interrupt; [24] TSDM Parity error; [25] TSDM Hw interrupt; [26]
982    TCM Parity error; [27] TCM Hw interrupt; [28] TSEMI Parity error; [29]
983    TSEMI Hw interrupt; [30] PBF Parity error; [31] PBF Hw interrupt; */
984 #define MISC_REG_AEU_ENABLE1_PXP_0                               0xa0fc
985 #define MISC_REG_AEU_ENABLE1_PXP_1                               0xa19c
986 /* [RW 32] second 32b for enabling the output for function 0 output0. mapped
987    as follows: [0] PBClient Parity error; [1] PBClient Hw interrupt; [2] QM
988    Parity error; [3] QM Hw interrupt; [4] Timers Parity error; [5] Timers Hw
989    interrupt; [6] XSDM Parity error; [7] XSDM Hw interrupt; [8] XCM Parity
990    error; [9] XCM Hw interrupt; [10] XSEMI Parity error; [11] XSEMI Hw
991    interrupt; [12] DoorbellQ Parity error; [13] DoorbellQ Hw interrupt; [14]
992    NIG Parity error; [15] NIG Hw interrupt; [16] Vaux PCI core Parity error;
993    [17] Vaux PCI core Hw interrupt; [18] Debug Parity error; [19] Debug Hw
994    interrupt; [20] USDM Parity error; [21] USDM Hw interrupt; [22] UCM
995    Parity error; [23] UCM Hw interrupt; [24] USEMI Parity error; [25] USEMI
996    Hw interrupt; [26] UPB Parity error; [27] UPB Hw interrupt; [28] CSDM
997    Parity error; [29] CSDM Hw interrupt; [30] CCM Parity error; [31] CCM Hw
998    interrupt; */
999 #define MISC_REG_AEU_ENABLE2_FUNC_0_OUT_0                        0xa070
1000 #define MISC_REG_AEU_ENABLE2_FUNC_0_OUT_1                        0xa080
1001 /* [RW 32] second 32b for enabling the output for function 1 output0. mapped
1002    as follows: [0] PBClient Parity error; [1] PBClient Hw interrupt; [2] QM
1003    Parity error; [3] QM Hw interrupt; [4] Timers Parity error; [5] Timers Hw
1004    interrupt; [6] XSDM Parity error; [7] XSDM Hw interrupt; [8] XCM Parity
1005    error; [9] XCM Hw interrupt; [10] XSEMI Parity error; [11] XSEMI Hw
1006    interrupt; [12] DoorbellQ Parity error; [13] DoorbellQ Hw interrupt; [14]
1007    NIG Parity error; [15] NIG Hw interrupt; [16] Vaux PCI core Parity error;
1008    [17] Vaux PCI core Hw interrupt; [18] Debug Parity error; [19] Debug Hw
1009    interrupt; [20] USDM Parity error; [21] USDM Hw interrupt; [22] UCM
1010    Parity error; [23] UCM Hw interrupt; [24] USEMI Parity error; [25] USEMI
1011    Hw interrupt; [26] UPB Parity error; [27] UPB Hw interrupt; [28] CSDM
1012    Parity error; [29] CSDM Hw interrupt; [30] CCM Parity error; [31] CCM Hw
1013    interrupt; */
1014 #define MISC_REG_AEU_ENABLE2_FUNC_1_OUT_0                        0xa110
1015 #define MISC_REG_AEU_ENABLE2_FUNC_1_OUT_1                        0xa120
1016 /* [RW 32] second 32b for enabling the output for close the gate nig. mapped
1017    as follows: [0] PBClient Parity error; [1] PBClient Hw interrupt; [2] QM
1018    Parity error; [3] QM Hw interrupt; [4] Timers Parity error; [5] Timers Hw
1019    interrupt; [6] XSDM Parity error; [7] XSDM Hw interrupt; [8] XCM Parity
1020    error; [9] XCM Hw interrupt; [10] XSEMI Parity error; [11] XSEMI Hw
1021    interrupt; [12] DoorbellQ Parity error; [13] DoorbellQ Hw interrupt; [14]
1022    NIG Parity error; [15] NIG Hw interrupt; [16] Vaux PCI core Parity error;
1023    [17] Vaux PCI core Hw interrupt; [18] Debug Parity error; [19] Debug Hw
1024    interrupt; [20] USDM Parity error; [21] USDM Hw interrupt; [22] UCM
1025    Parity error; [23] UCM Hw interrupt; [24] USEMI Parity error; [25] USEMI
1026    Hw interrupt; [26] UPB Parity error; [27] UPB Hw interrupt; [28] CSDM
1027    Parity error; [29] CSDM Hw interrupt; [30] CCM Parity error; [31] CCM Hw
1028    interrupt; */
1029 #define MISC_REG_AEU_ENABLE2_NIG_0                               0xa0f0
1030 #define MISC_REG_AEU_ENABLE2_NIG_1                               0xa190
1031 /* [RW 32] second 32b for enabling the output for close the gate pxp. mapped
1032    as follows: [0] PBClient Parity error; [1] PBClient Hw interrupt; [2] QM
1033    Parity error; [3] QM Hw interrupt; [4] Timers Parity error; [5] Timers Hw
1034    interrupt; [6] XSDM Parity error; [7] XSDM Hw interrupt; [8] XCM Parity
1035    error; [9] XCM Hw interrupt; [10] XSEMI Parity error; [11] XSEMI Hw
1036    interrupt; [12] DoorbellQ Parity error; [13] DoorbellQ Hw interrupt; [14]
1037    NIG Parity error; [15] NIG Hw interrupt; [16] Vaux PCI core Parity error;
1038    [17] Vaux PCI core Hw interrupt; [18] Debug Parity error; [19] Debug Hw
1039    interrupt; [20] USDM Parity error; [21] USDM Hw interrupt; [22] UCM
1040    Parity error; [23] UCM Hw interrupt; [24] USEMI Parity error; [25] USEMI
1041    Hw interrupt; [26] UPB Parity error; [27] UPB Hw interrupt; [28] CSDM
1042    Parity error; [29] CSDM Hw interrupt; [30] CCM Parity error; [31] CCM Hw
1043    interrupt; */
1044 #define MISC_REG_AEU_ENABLE2_PXP_0                               0xa100
1045 #define MISC_REG_AEU_ENABLE2_PXP_1                               0xa1a0
1046 /* [RW 32] third 32b for enabling the output for function 0 output0. mapped
1047    as follows: [0] CSEMI Parity error; [1] CSEMI Hw interrupt; [2] PXP
1048    Parity error; [3] PXP Hw interrupt; [4] PXPpciClockClient Parity error;
1049    [5] PXPpciClockClient Hw interrupt; [6] CFC Parity error; [7] CFC Hw
1050    interrupt; [8] CDU Parity error; [9] CDU Hw interrupt; [10] DMAE Parity
1051    error; [11] DMAE Hw interrupt; [12] IGU (HC) Parity error; [13] IGU (HC)
1052    Hw interrupt; [14] MISC Parity error; [15] MISC Hw interrupt; [16]
1053    pxp_misc_mps_attn; [17] Flash event; [18] SMB event; [19] MCP attn0; [20]
1054    MCP attn1; [21] SW timers attn_1 func0; [22] SW timers attn_2 func0; [23]
1055    SW timers attn_3 func0; [24] SW timers attn_4 func0; [25] PERST; [26] SW
1056    timers attn_1 func1; [27] SW timers attn_2 func1; [28] SW timers attn_3
1057    func1; [29] SW timers attn_4 func1; [30] General attn0; [31] General
1058    attn1; */
1059 #define MISC_REG_AEU_ENABLE3_FUNC_0_OUT_0                        0xa074
1060 #define MISC_REG_AEU_ENABLE3_FUNC_0_OUT_1                        0xa084
1061 /* [RW 32] third 32b for enabling the output for function 1 output0. mapped
1062    as follows: [0] CSEMI Parity error; [1] CSEMI Hw interrupt; [2] PXP
1063    Parity error; [3] PXP Hw interrupt; [4] PXPpciClockClient Parity error;
1064    [5] PXPpciClockClient Hw interrupt; [6] CFC Parity error; [7] CFC Hw
1065    interrupt; [8] CDU Parity error; [9] CDU Hw interrupt; [10] DMAE Parity
1066    error; [11] DMAE Hw interrupt; [12] IGU (HC) Parity error; [13] IGU (HC)
1067    Hw interrupt; [14] MISC Parity error; [15] MISC Hw interrupt; [16]
1068    pxp_misc_mps_attn; [17] Flash event; [18] SMB event; [19] MCP attn0; [20]
1069    MCP attn1; [21] SW timers attn_1 func0; [22] SW timers attn_2 func0; [23]
1070    SW timers attn_3 func0; [24] SW timers attn_4 func0; [25] PERST; [26] SW
1071    timers attn_1 func1; [27] SW timers attn_2 func1; [28] SW timers attn_3
1072    func1; [29] SW timers attn_4 func1; [30] General attn0; [31] General
1073    attn1; */
1074 #define MISC_REG_AEU_ENABLE3_FUNC_1_OUT_0                        0xa114
1075 #define MISC_REG_AEU_ENABLE3_FUNC_1_OUT_1                        0xa124
1076 /* [RW 32] third 32b for enabling the output for close the gate nig. mapped
1077    as follows: [0] CSEMI Parity error; [1] CSEMI Hw interrupt; [2] PXP
1078    Parity error; [3] PXP Hw interrupt; [4] PXPpciClockClient Parity error;
1079    [5] PXPpciClockClient Hw interrupt; [6] CFC Parity error; [7] CFC Hw
1080    interrupt; [8] CDU Parity error; [9] CDU Hw interrupt; [10] DMAE Parity
1081    error; [11] DMAE Hw interrupt; [12] IGU (HC) Parity error; [13] IGU (HC)
1082    Hw interrupt; [14] MISC Parity error; [15] MISC Hw interrupt; [16]
1083    pxp_misc_mps_attn; [17] Flash event; [18] SMB event; [19] MCP attn0; [20]
1084    MCP attn1; [21] SW timers attn_1 func0; [22] SW timers attn_2 func0; [23]
1085    SW timers attn_3 func0; [24] SW timers attn_4 func0; [25] PERST; [26] SW
1086    timers attn_1 func1; [27] SW timers attn_2 func1; [28] SW timers attn_3
1087    func1; [29] SW timers attn_4 func1; [30] General attn0; [31] General
1088    attn1; */
1089 #define MISC_REG_AEU_ENABLE3_NIG_0                               0xa0f4
1090 #define MISC_REG_AEU_ENABLE3_NIG_1                               0xa194
1091 /* [RW 32] third 32b for enabling the output for close the gate pxp. mapped
1092    as follows: [0] CSEMI Parity error; [1] CSEMI Hw interrupt; [2] PXP
1093    Parity error; [3] PXP Hw interrupt; [4] PXPpciClockClient Parity error;
1094    [5] PXPpciClockClient Hw interrupt; [6] CFC Parity error; [7] CFC Hw
1095    interrupt; [8] CDU Parity error; [9] CDU Hw interrupt; [10] DMAE Parity
1096    error; [11] DMAE Hw interrupt; [12] IGU (HC) Parity error; [13] IGU (HC)
1097    Hw interrupt; [14] MISC Parity error; [15] MISC Hw interrupt; [16]
1098    pxp_misc_mps_attn; [17] Flash event; [18] SMB event; [19] MCP attn0; [20]
1099    MCP attn1; [21] SW timers attn_1 func0; [22] SW timers attn_2 func0; [23]
1100    SW timers attn_3 func0; [24] SW timers attn_4 func0; [25] PERST; [26] SW
1101    timers attn_1 func1; [27] SW timers attn_2 func1; [28] SW timers attn_3
1102    func1; [29] SW timers attn_4 func1; [30] General attn0; [31] General
1103    attn1; */
1104 #define MISC_REG_AEU_ENABLE3_PXP_0                               0xa104
1105 #define MISC_REG_AEU_ENABLE3_PXP_1                               0xa1a4
1106 /* [RW 32] fourth 32b for enabling the output for function 0 output0.mapped
1107    as follows: [0] General attn2; [1] General attn3; [2] General attn4; [3]
1108    General attn5; [4] General attn6; [5] General attn7; [6] General attn8;
1109    [7] General attn9; [8] General attn10; [9] General attn11; [10] General
1110    attn12; [11] General attn13; [12] General attn14; [13] General attn15;
1111    [14] General attn16; [15] General attn17; [16] General attn18; [17]
1112    General attn19; [18] General attn20; [19] General attn21; [20] Main power
1113    interrupt; [21] RBCR Latched attn; [22] RBCT Latched attn; [23] RBCN
1114    Latched attn; [24] RBCU Latched attn; [25] RBCP Latched attn; [26] GRC
1115    Latched timeout attention; [27] GRC Latched reserved access attention;
1116    [28] MCP Latched rom_parity; [29] MCP Latched ump_rx_parity; [30] MCP
1117    Latched ump_tx_parity; [31] MCP Latched scpad_parity; */
1118 #define MISC_REG_AEU_ENABLE4_FUNC_0_OUT_0                        0xa078
1119 #define MISC_REG_AEU_ENABLE4_FUNC_0_OUT_2                        0xa098
1120 #define MISC_REG_AEU_ENABLE4_FUNC_0_OUT_4                        0xa0b8
1121 #define MISC_REG_AEU_ENABLE4_FUNC_0_OUT_5                        0xa0c8
1122 #define MISC_REG_AEU_ENABLE4_FUNC_0_OUT_6                        0xa0d8
1123 #define MISC_REG_AEU_ENABLE4_FUNC_0_OUT_7                        0xa0e8
1124 /* [RW 32] fourth 32b for enabling the output for function 1 output0.mapped
1125    as follows: [0] General attn2; [1] General attn3; [2] General attn4; [3]
1126    General attn5; [4] General attn6; [5] General attn7; [6] General attn8;
1127    [7] General attn9; [8] General attn10; [9] General attn11; [10] General
1128    attn12; [11] General attn13; [12] General attn14; [13] General attn15;
1129    [14] General attn16; [15] General attn17; [16] General attn18; [17]
1130    General attn19; [18] General attn20; [19] General attn21; [20] Main power
1131    interrupt; [21] RBCR Latched attn; [22] RBCT Latched attn; [23] RBCN
1132    Latched attn; [24] RBCU Latched attn; [25] RBCP Latched attn; [26] GRC
1133    Latched timeout attention; [27] GRC Latched reserved access attention;
1134    [28] MCP Latched rom_parity; [29] MCP Latched ump_rx_parity; [30] MCP
1135    Latched ump_tx_parity; [31] MCP Latched scpad_parity; */
1136 #define MISC_REG_AEU_ENABLE4_FUNC_1_OUT_0                        0xa118
1137 #define MISC_REG_AEU_ENABLE4_FUNC_1_OUT_2                        0xa138
1138 #define MISC_REG_AEU_ENABLE4_FUNC_1_OUT_4                        0xa158
1139 #define MISC_REG_AEU_ENABLE4_FUNC_1_OUT_5                        0xa168
1140 #define MISC_REG_AEU_ENABLE4_FUNC_1_OUT_6                        0xa178
1141 #define MISC_REG_AEU_ENABLE4_FUNC_1_OUT_7                        0xa188
1142 /* [RW 32] fourth 32b for enabling the output for close the gate nig.mapped
1143    as follows: [0] General attn2; [1] General attn3; [2] General attn4; [3]
1144    General attn5; [4] General attn6; [5] General attn7; [6] General attn8;
1145    [7] General attn9; [8] General attn10; [9] General attn11; [10] General
1146    attn12; [11] General attn13; [12] General attn14; [13] General attn15;
1147    [14] General attn16; [15] General attn17; [16] General attn18; [17]
1148    General attn19; [18] General attn20; [19] General attn21; [20] Main power
1149    interrupt; [21] RBCR Latched attn; [22] RBCT Latched attn; [23] RBCN
1150    Latched attn; [24] RBCU Latched attn; [25] RBCP Latched attn; [26] GRC
1151    Latched timeout attention; [27] GRC Latched reserved access attention;
1152    [28] MCP Latched rom_parity; [29] MCP Latched ump_rx_parity; [30] MCP
1153    Latched ump_tx_parity; [31] MCP Latched scpad_parity; */
1154 #define MISC_REG_AEU_ENABLE4_NIG_0                               0xa0f8
1155 #define MISC_REG_AEU_ENABLE4_NIG_1                               0xa198
1156 /* [RW 32] fourth 32b for enabling the output for close the gate pxp.mapped
1157    as follows: [0] General attn2; [1] General attn3; [2] General attn4; [3]
1158    General attn5; [4] General attn6; [5] General attn7; [6] General attn8;
1159    [7] General attn9; [8] General attn10; [9] General attn11; [10] General
1160    attn12; [11] General attn13; [12] General attn14; [13] General attn15;
1161    [14] General attn16; [15] General attn17; [16] General attn18; [17]
1162    General attn19; [18] General attn20; [19] General attn21; [20] Main power
1163    interrupt; [21] RBCR Latched attn; [22] RBCT Latched attn; [23] RBCN
1164    Latched attn; [24] RBCU Latched attn; [25] RBCP Latched attn; [26] GRC
1165    Latched timeout attention; [27] GRC Latched reserved access attention;
1166    [28] MCP Latched rom_parity; [29] MCP Latched ump_rx_parity; [30] MCP
1167    Latched ump_tx_parity; [31] MCP Latched scpad_parity; */
1168 #define MISC_REG_AEU_ENABLE4_PXP_0                               0xa108
1169 #define MISC_REG_AEU_ENABLE4_PXP_1                               0xa1a8
1170 /* [RW 1] set/clr general attention 0; this will set/clr bit 94 in the aeu
1171    128 bit vector */
1172 #define MISC_REG_AEU_GENERAL_ATTN_0                              0xa000
1173 #define MISC_REG_AEU_GENERAL_ATTN_1                              0xa004
1174 #define MISC_REG_AEU_GENERAL_ATTN_10                             0xa028
1175 #define MISC_REG_AEU_GENERAL_ATTN_11                             0xa02c
1176 #define MISC_REG_AEU_GENERAL_ATTN_12                             0xa030
1177 #define MISC_REG_AEU_GENERAL_ATTN_13                             0xa034
1178 #define MISC_REG_AEU_GENERAL_ATTN_14                             0xa038
1179 #define MISC_REG_AEU_GENERAL_ATTN_15                             0xa03c
1180 #define MISC_REG_AEU_GENERAL_ATTN_16                             0xa040
1181 #define MISC_REG_AEU_GENERAL_ATTN_17                             0xa044
1182 #define MISC_REG_AEU_GENERAL_ATTN_18                             0xa048
1183 #define MISC_REG_AEU_GENERAL_ATTN_19                             0xa04c
1184 #define MISC_REG_AEU_GENERAL_ATTN_10                             0xa028
1185 #define MISC_REG_AEU_GENERAL_ATTN_11                             0xa02c
1186 #define MISC_REG_AEU_GENERAL_ATTN_12                             0xa030
1187 #define MISC_REG_AEU_GENERAL_ATTN_2                              0xa008
1188 #define MISC_REG_AEU_GENERAL_ATTN_20                             0xa050
1189 #define MISC_REG_AEU_GENERAL_ATTN_21                             0xa054
1190 #define MISC_REG_AEU_GENERAL_ATTN_3                              0xa00c
1191 #define MISC_REG_AEU_GENERAL_ATTN_4                              0xa010
1192 #define MISC_REG_AEU_GENERAL_ATTN_5                              0xa014
1193 #define MISC_REG_AEU_GENERAL_ATTN_6                              0xa018
1194 #define MISC_REG_AEU_GENERAL_ATTN_7                              0xa01c
1195 #define MISC_REG_AEU_GENERAL_ATTN_8                              0xa020
1196 #define MISC_REG_AEU_GENERAL_ATTN_9                              0xa024
1197 #define MISC_REG_AEU_GENERAL_MASK                                0xa61c
1198 /* [RW 32] first 32b for inverting the input for function 0; for each bit:
1199    0= do not invert; 1= invert; mapped as follows: [0] NIG attention for
1200    function0; [1] NIG attention for function1; [2] GPIO1 mcp; [3] GPIO2 mcp;
1201    [4] GPIO3 mcp; [5] GPIO4 mcp; [6] GPIO1 function 1; [7] GPIO2 function 1;
1202    [8] GPIO3 function 1; [9] GPIO4 function 1; [10] PCIE glue/PXP VPD event
1203    function0; [11] PCIE glue/PXP VPD event function1; [12] PCIE glue/PXP
1204    Expansion ROM event0; [13] PCIE glue/PXP Expansion ROM event1; [14]
1205    SPIO4; [15] SPIO5; [16] MSI/X indication for mcp; [17] MSI/X indication
1206    for function 1; [18] BRB Parity error; [19] BRB Hw interrupt; [20] PRS
1207    Parity error; [21] PRS Hw interrupt; [22] SRC Parity error; [23] SRC Hw
1208    interrupt; [24] TSDM Parity error; [25] TSDM Hw interrupt; [26] TCM
1209    Parity error; [27] TCM Hw interrupt; [28] TSEMI Parity error; [29] TSEMI
1210    Hw interrupt; [30] PBF Parity error; [31] PBF Hw interrupt; */
1211 #define MISC_REG_AEU_INVERTER_1_FUNC_0                           0xa22c
1212 #define MISC_REG_AEU_INVERTER_1_FUNC_1                           0xa23c
1213 /* [RW 32] second 32b for inverting the input for function 0; for each bit:
1214    0= do not invert; 1= invert. mapped as follows: [0] PBClient Parity
1215    error; [1] PBClient Hw interrupt; [2] QM Parity error; [3] QM Hw
1216    interrupt; [4] Timers Parity error; [5] Timers Hw interrupt; [6] XSDM
1217    Parity error; [7] XSDM Hw interrupt; [8] XCM Parity error; [9] XCM Hw
1218    interrupt; [10] XSEMI Parity error; [11] XSEMI Hw interrupt; [12]
1219    DoorbellQ Parity error; [13] DoorbellQ Hw interrupt; [14] NIG Parity
1220    error; [15] NIG Hw interrupt; [16] Vaux PCI core Parity error; [17] Vaux
1221    PCI core Hw interrupt; [18] Debug Parity error; [19] Debug Hw interrupt;
1222    [20] USDM Parity error; [21] USDM Hw interrupt; [22] UCM Parity error;
1223    [23] UCM Hw interrupt; [24] USEMI Parity error; [25] USEMI Hw interrupt;
1224    [26] UPB Parity error; [27] UPB Hw interrupt; [28] CSDM Parity error;
1225    [29] CSDM Hw interrupt; [30] CCM Parity error; [31] CCM Hw interrupt; */
1226 #define MISC_REG_AEU_INVERTER_2_FUNC_0                           0xa230
1227 #define MISC_REG_AEU_INVERTER_2_FUNC_1                           0xa240
1228 /* [RW 10] [7:0] = mask 8 attention output signals toward IGU function0;
1229    [9:8] = raserved. Zero = mask; one = unmask */
1230 #define MISC_REG_AEU_MASK_ATTN_FUNC_0                            0xa060
1231 #define MISC_REG_AEU_MASK_ATTN_FUNC_1                            0xa064
1232 /* [RW 1] If set a system kill occurred */
1233 #define MISC_REG_AEU_SYS_KILL_OCCURRED                           0xa610
1234 /* [RW 32] Represent the status of the input vector to the AEU when a system
1235    kill occurred. The register is reset in por reset. Mapped as follows: [0]
1236    NIG attention for function0; [1] NIG attention for function1; [2] GPIO1
1237    mcp; [3] GPIO2 mcp; [4] GPIO3 mcp; [5] GPIO4 mcp; [6] GPIO1 function 1;
1238    [7] GPIO2 function 1; [8] GPIO3 function 1; [9] GPIO4 function 1; [10]
1239    PCIE glue/PXP VPD event function0; [11] PCIE glue/PXP VPD event
1240    function1; [12] PCIE glue/PXP Expansion ROM event0; [13] PCIE glue/PXP
1241    Expansion ROM event1; [14] SPIO4; [15] SPIO5; [16] MSI/X indication for
1242    mcp; [17] MSI/X indication for function 1; [18] BRB Parity error; [19]
1243    BRB Hw interrupt; [20] PRS Parity error; [21] PRS Hw interrupt; [22] SRC
1244    Parity error; [23] SRC Hw interrupt; [24] TSDM Parity error; [25] TSDM Hw
1245    interrupt; [26] TCM Parity error; [27] TCM Hw interrupt; [28] TSEMI
1246    Parity error; [29] TSEMI Hw interrupt; [30] PBF Parity error; [31] PBF Hw
1247    interrupt; */
1248 #define MISC_REG_AEU_SYS_KILL_STATUS_0                           0xa600
1249 #define MISC_REG_AEU_SYS_KILL_STATUS_1                           0xa604
1250 #define MISC_REG_AEU_SYS_KILL_STATUS_2                           0xa608
1251 #define MISC_REG_AEU_SYS_KILL_STATUS_3                           0xa60c
1252 /* [R 4] This field indicates the type of the device. '0' - 2 Ports; '1' - 1
1253    Port. */
1254 #define MISC_REG_BOND_ID                                         0xa400
1255 /* [R 8] These bits indicate the metal revision of the chip. This value
1256    starts at 0x00 for each all-layer tape-out and increments by one for each
1257    tape-out. */
1258 #define MISC_REG_CHIP_METAL                                      0xa404
1259 /* [R 16] These bits indicate the part number for the chip. */
1260 #define MISC_REG_CHIP_NUM                                        0xa408
1261 /* [R 4] These bits indicate the base revision of the chip. This value
1262    starts at 0x0 for the A0 tape-out and increments by one for each
1263    all-layer tape-out. */
1264 #define MISC_REG_CHIP_REV                                        0xa40c
1265 /* [RW 32] The following driver registers(1...16) represent 16 drivers and
1266    32 clients. Each client can be controlled by one driver only. One in each
1267    bit represent that this driver control the appropriate client (Ex: bit 5
1268    is set means this driver control client number 5). addr1 = set; addr0 =
1269    clear; read from both addresses will give the same result = status. write
1270    to address 1 will set a request to control all the clients that their
1271    appropriate bit (in the write command) is set. if the client is free (the
1272    appropriate bit in all the other drivers is clear) one will be written to
1273    that driver register; if the client isn't free the bit will remain zero.
1274    if the appropriate bit is set (the driver request to gain control on a
1275    client it already controls the ~MISC_REGISTERS_INT_STS.GENERIC_SW
1276    interrupt will be asserted). write to address 0 will set a request to
1277    free all the clients that their appropriate bit (in the write command) is
1278    set. if the appropriate bit is clear (the driver request to free a client
1279    it doesn't controls the ~MISC_REGISTERS_INT_STS.GENERIC_SW interrupt will
1280    be asserted). */
1281 #define MISC_REG_DRIVER_CONTROL_10                               0xa3e0
1282 #define MISC_REG_DRIVER_CONTROL_10_SIZE                          2
1283 /* [RW 32] The following driver registers(1...16) represent 16 drivers and
1284    32 clients. Each client can be controlled by one driver only. One in each
1285    bit represent that this driver control the appropriate client (Ex: bit 5
1286    is set means this driver control client number 5). addr1 = set; addr0 =
1287    clear; read from both addresses will give the same result = status. write
1288    to address 1 will set a request to control all the clients that their
1289    appropriate bit (in the write command) is set. if the client is free (the
1290    appropriate bit in all the other drivers is clear) one will be written to
1291    that driver register; if the client isn't free the bit will remain zero.
1292    if the appropriate bit is set (the driver request to gain control on a
1293    client it already controls the ~MISC_REGISTERS_INT_STS.GENERIC_SW
1294    interrupt will be asserted). write to address 0 will set a request to
1295    free all the clients that their appropriate bit (in the write command) is
1296    set. if the appropriate bit is clear (the driver request to free a client
1297    it doesn't controls the ~MISC_REGISTERS_INT_STS.GENERIC_SW interrupt will
1298    be asserted). */
1299 #define MISC_REG_DRIVER_CONTROL_11                               0xa3e8
1300 #define MISC_REG_DRIVER_CONTROL_11_SIZE                          2
1301 /* [RW 32] The following driver registers(1...16) represent 16 drivers and
1302    32 clients. Each client can be controlled by one driver only. One in each
1303    bit represent that this driver control the appropriate client (Ex: bit 5
1304    is set means this driver control client number 5). addr1 = set; addr0 =
1305    clear; read from both addresses will give the same result = status. write
1306    to address 1 will set a request to control all the clients that their
1307    appropriate bit (in the write command) is set. if the client is free (the
1308    appropriate bit in all the other drivers is clear) one will be written to
1309    that driver register; if the client isn't free the bit will remain zero.
1310    if the appropriate bit is set (the driver request to gain control on a
1311    client it already controls the ~MISC_REGISTERS_INT_STS.GENERIC_SW
1312    interrupt will be asserted). write to address 0 will set a request to
1313    free all the clients that their appropriate bit (in the write command) is
1314    set. if the appropriate bit is clear (the driver request to free a client
1315    it doesn't controls the ~MISC_REGISTERS_INT_STS.GENERIC_SW interrupt will
1316    be asserted). */
1317 #define MISC_REG_DRIVER_CONTROL_12                               0xa3f0
1318 #define MISC_REG_DRIVER_CONTROL_12_SIZE                          2
1319 /* [RW 32] The following driver registers(1...16) represent 16 drivers and
1320    32 clients. Each client can be controlled by one driver only. One in each
1321    bit represent that this driver control the appropriate client (Ex: bit 5
1322    is set means this driver control client number 5). addr1 = set; addr0 =
1323    clear; read from both addresses will give the same result = status. write
1324    to address 1 will set a request to control all the clients that their
1325    appropriate bit (in the write command) is set. if the client is free (the
1326    appropriate bit in all the other drivers is clear) one will be written to
1327    that driver register; if the client isn't free the bit will remain zero.
1328    if the appropriate bit is set (the driver request to gain control on a
1329    client it already controls the ~MISC_REGISTERS_INT_STS.GENERIC_SW
1330    interrupt will be asserted). write to address 0 will set a request to
1331    free all the clients that their appropriate bit (in the write command) is
1332    set. if the appropriate bit is clear (the driver request to free a client
1333    it doesn't controls the ~MISC_REGISTERS_INT_STS.GENERIC_SW interrupt will
1334    be asserted). */
1335 #define MISC_REG_DRIVER_CONTROL_13                               0xa3f8
1336 #define MISC_REG_DRIVER_CONTROL_13_SIZE                          2
1337 /* [RW 32] The following driver registers(1...16) represent 16 drivers and
1338    32 clients. Each client can be controlled by one driver only. One in each
1339    bit represent that this driver control the appropriate client (Ex: bit 5
1340    is set means this driver control client number 5). addr1 = set; addr0 =
1341    clear; read from both addresses will give the same result = status. write
1342    to address 1 will set a request to control all the clients that their
1343    appropriate bit (in the write command) is set. if the client is free (the
1344    appropriate bit in all the other drivers is clear) one will be written to
1345    that driver register; if the client isn't free the bit will remain zero.
1346    if the appropriate bit is set (the driver request to gain control on a
1347    client it already controls the ~MISC_REGISTERS_INT_STS.GENERIC_SW
1348    interrupt will be asserted). write to address 0 will set a request to
1349    free all the clients that their appropriate bit (in the write command) is
1350    set. if the appropriate bit is clear (the driver request to free a client
1351    it doesn't controls the ~MISC_REGISTERS_INT_STS.GENERIC_SW interrupt will
1352    be asserted). */
1353 #define MISC_REG_DRIVER_CONTROL_1                                0xa510
1354 #define MISC_REG_DRIVER_CONTROL_14                               0xa5e0
1355 #define MISC_REG_DRIVER_CONTROL_14_SIZE                          2
1356 /* [RW 32] The following driver registers(1...16) represent 16 drivers and
1357    32 clients. Each client can be controlled by one driver only. One in each
1358    bit represent that this driver control the appropriate client (Ex: bit 5
1359    is set means this driver control client number 5). addr1 = set; addr0 =
1360    clear; read from both addresses will give the same result = status. write
1361    to address 1 will set a request to control all the clients that their
1362    appropriate bit (in the write command) is set. if the client is free (the
1363    appropriate bit in all the other drivers is clear) one will be written to
1364    that driver register; if the client isn't free the bit will remain zero.
1365    if the appropriate bit is set (the driver request to gain control on a
1366    client it already controls the ~MISC_REGISTERS_INT_STS.GENERIC_SW
1367    interrupt will be asserted). write to address 0 will set a request to
1368    free all the clients that their appropriate bit (in the write command) is
1369    set. if the appropriate bit is clear (the driver request to free a client
1370    it doesn't controls the ~MISC_REGISTERS_INT_STS.GENERIC_SW interrupt will
1371    be asserted). */
1372 #define MISC_REG_DRIVER_CONTROL_15                               0xa5e8
1373 #define MISC_REG_DRIVER_CONTROL_15_SIZE                          2
1374 /* [RW 32] The following driver registers(1...16) represent 16 drivers and
1375    32 clients. Each client can be controlled by one driver only. One in each
1376    bit represent that this driver control the appropriate client (Ex: bit 5
1377    is set means this driver control client number 5). addr1 = set; addr0 =
1378    clear; read from both addresses will give the same result = status. write
1379    to address 1 will set a request to control all the clients that their
1380    appropriate bit (in the write command) is set. if the client is free (the
1381    appropriate bit in all the other drivers is clear) one will be written to
1382    that driver register; if the client isn't free the bit will remain zero.
1383    if the appropriate bit is set (the driver request to gain control on a
1384    client it already controls the ~MISC_REGISTERS_INT_STS.GENERIC_SW
1385    interrupt will be asserted). write to address 0 will set a request to
1386    free all the clients that their appropriate bit (in the write command) is
1387    set. if the appropriate bit is clear (the driver request to free a client
1388    it doesn't controls the ~MISC_REGISTERS_INT_STS.GENERIC_SW interrupt will
1389    be asserted). */
1390 #define MISC_REG_DRIVER_CONTROL_16                               0xa5f0
1391 #define MISC_REG_DRIVER_CONTROL_16_SIZE                          2
1392 /* [RW 32] The following driver registers(1...16) represent 16 drivers and
1393    32 clients. Each client can be controlled by one driver only. One in each
1394    bit represent that this driver control the appropriate client (Ex: bit 5
1395    is set means this driver control client number 5). addr1 = set; addr0 =
1396    clear; read from both addresses will give the same result = status. write
1397    to address 1 will set a request to control all the clients that their
1398    appropriate bit (in the write command) is set. if the client is free (the
1399    appropriate bit in all the other drivers is clear) one will be written to
1400    that driver register; if the client isn't free the bit will remain zero.
1401    if the appropriate bit is set (the driver request to gain control on a
1402    client it already controls the ~MISC_REGISTERS_INT_STS.GENERIC_SW
1403    interrupt will be asserted). write to address 0 will set a request to
1404    free all the clients that their appropriate bit (in the write command) is
1405    set. if the appropriate bit is clear (the driver request to free a client
1406    it doesn't controls the ~MISC_REGISTERS_INT_STS.GENERIC_SW interrupt will
1407    be asserted). */
1408 #define MISC_REG_DRIVER_CONTROL_7                                0xa3c8
1409 /* [RW 1] e1hmf for WOL. If clr WOL signal o the PXP will be send on bit 0
1410    only. */
1411 #define MISC_REG_E1HMF_MODE                                      0xa5f8
1412 /* [RW 32] GPIO. [31-28] FLOAT port 0; [27-24] FLOAT port 0; When any of
1413    these bits is written as a '1'; the corresponding SPIO bit will turn off
1414    it's drivers and become an input. This is the reset state of all GPIO
1415    pins. The read value of these bits will be a '1' if that last command
1416    (#SET; #CLR; or #FLOAT) for this bit was a #FLOAT. (reset value 0xff).
1417    [23-20] CLR port 1; 19-16] CLR port 0; When any of these bits is written
1418    as a '1'; the corresponding GPIO bit will drive low. The read value of
1419    these bits will be a '1' if that last command (#SET; #CLR; or #FLOAT) for
1420    this bit was a #CLR. (reset value 0). [15-12] SET port 1; 11-8] port 0;
1421    SET When any of these bits is written as a '1'; the corresponding GPIO
1422    bit will drive high (if it has that capability). The read value of these
1423    bits will be a '1' if that last command (#SET; #CLR; or #FLOAT) for this
1424    bit was a #SET. (reset value 0). [7-4] VALUE port 1; [3-0] VALUE port 0;
1425    RO; These bits indicate the read value of each of the eight GPIO pins.
1426    This is the result value of the pin; not the drive value. Writing these
1427    bits will have not effect. */
1428 #define MISC_REG_GPIO                                            0xa490
1429 /* [R 28] this field hold the last information that caused reserved
1430    attention. bits [19:0] - address; [22:20] function; [23] reserved;
1431    [27:24] the master that caused the attention - according to the following
1432    encodeing:1 = pxp; 2 = mcp; 3 = usdm; 4 = tsdm; 5 = xsdm; 6 = csdm; 7 =
1433    dbu; 8 = dmae */
1434 #define MISC_REG_GRC_RSV_ATTN                                    0xa3c0
1435 /* [R 28] this field hold the last information that caused timeout
1436    attention. bits [19:0] - address; [22:20] function; [23] reserved;
1437    [27:24] the master that caused the attention - according to the following
1438    encodeing:1 = pxp; 2 = mcp; 3 = usdm; 4 = tsdm; 5 = xsdm; 6 = csdm; 7 =
1439    dbu; 8 = dmae */
1440 #define MISC_REG_GRC_TIMEOUT_ATTN                                0xa3c4
1441 /* [RW 1] Setting this bit enables a timer in the GRC block to timeout any
1442    access that does not finish within
1443    ~misc_registers_grc_timout_val.grc_timeout_val cycles. When this bit is
1444    cleared; this timeout is disabled. If this timeout occurs; the GRC shall
1445    assert it attention output. */
1446 #define MISC_REG_GRC_TIMEOUT_EN                                  0xa280
1447 /* [RW 28] 28 LSB of LCPLL first register; reset val = 521. inside order of
1448    the bits is: [2:0] OAC reset value 001) CML output buffer bias control;
1449    111 for +40%; 011 for +20%; 001 for 0%; 000 for -20%. [5:3] Icp_ctrl
1450    (reset value 001) Charge pump current control; 111 for 720u; 011 for
1451    600u; 001 for 480u and 000 for 360u. [7:6] Bias_ctrl (reset value 00)
1452    Global bias control; When bit 7 is high bias current will be 10 0gh; When
1453    bit 6 is high bias will be 100w; Valid values are 00; 10; 01. [10:8]
1454    Pll_observe (reset value 010) Bits to control observability. bit 10 is
1455    for test bias; bit 9 is for test CK; bit 8 is test Vc. [12:11] Vth_ctrl
1456    (reset value 00) Comparator threshold control. 00 for 0.6V; 01 for 0.54V
1457    and 10 for 0.66V. [13] pllSeqStart (reset value 0) Enables VCO tuning
1458    sequencer: 1= sequencer disabled; 0= sequencer enabled (inverted
1459    internally). [14] reserved (reset value 0) Reset for VCO sequencer is
1460    connected to RESET input directly. [15] capRetry_en (reset value 0)
1461    enable retry on cap search failure (inverted). [16] freqMonitor_e (reset
1462    value 0) bit to continuously monitor vco freq (inverted). [17]
1463    freqDetRestart_en (reset value 0) bit to enable restart when not freq
1464    locked (inverted). [18] freqDetRetry_en (reset value 0) bit to enable
1465    retry on freq det failure(inverted). [19] pllForceFdone_en (reset value
1466    0) bit to enable pllForceFdone & pllForceFpass into pllSeq. [20]
1467    pllForceFdone (reset value 0) bit to force freqDone. [21] pllForceFpass
1468    (reset value 0) bit to force freqPass. [22] pllForceDone_en (reset value
1469    0) bit to enable pllForceCapDone. [23] pllForceCapDone (reset value 0)
1470    bit to force capDone. [24] pllForceCapPass_en (reset value 0) bit to
1471    enable pllForceCapPass. [25] pllForceCapPass (reset value 0) bit to force
1472    capPass. [26] capRestart (reset value 0) bit to force cap sequencer to
1473    restart. [27] capSelectM_en (reset value 0) bit to enable cap select
1474    register bits. */
1475 #define MISC_REG_LCPLL_CTRL_1                                    0xa2a4
1476 #define MISC_REG_LCPLL_CTRL_REG_2                                0xa2a8
1477 /* [RW 4] Interrupt mask register #0 read/write */
1478 #define MISC_REG_MISC_INT_MASK                                   0xa388
1479 /* [RW 1] Parity mask register #0 read/write */
1480 #define MISC_REG_MISC_PRTY_MASK                                  0xa398
1481 /* [R 1] Parity register #0 read */
1482 #define MISC_REG_MISC_PRTY_STS                                   0xa38c
1483 #define MISC_REG_NIG_WOL_P0                                      0xa270
1484 #define MISC_REG_NIG_WOL_P1                                      0xa274
1485 /* [R 1] If set indicate that the pcie_rst_b was asserted without perst
1486    assertion */
1487 #define MISC_REG_PCIE_HOT_RESET                                  0xa618
1488 /* [RW 32] 32 LSB of storm PLL first register; reset val = 0x 071d2911.
1489    inside order of the bits is: [0] P1 divider[0] (reset value 1); [1] P1
1490    divider[1] (reset value 0); [2] P1 divider[2] (reset value 0); [3] P1
1491    divider[3] (reset value 0); [4] P2 divider[0] (reset value 1); [5] P2
1492    divider[1] (reset value 0); [6] P2 divider[2] (reset value 0); [7] P2
1493    divider[3] (reset value 0); [8] ph_det_dis (reset value 1); [9]
1494    freq_det_dis (reset value 0); [10] Icpx[0] (reset value 0); [11] Icpx[1]
1495    (reset value 1); [12] Icpx[2] (reset value 0); [13] Icpx[3] (reset value
1496    1); [14] Icpx[4] (reset value 0); [15] Icpx[5] (reset value 0); [16]
1497    Rx[0] (reset value 1); [17] Rx[1] (reset value 0); [18] vc_en (reset
1498    value 1); [19] vco_rng[0] (reset value 1); [20] vco_rng[1] (reset value
1499    1); [21] Kvco_xf[0] (reset value 0); [22] Kvco_xf[1] (reset value 0);
1500    [23] Kvco_xf[2] (reset value 0); [24] Kvco_xs[0] (reset value 1); [25]
1501    Kvco_xs[1] (reset value 1); [26] Kvco_xs[2] (reset value 1); [27]
1502    testd_en (reset value 0); [28] testd_sel[0] (reset value 0); [29]
1503    testd_sel[1] (reset value 0); [30] testd_sel[2] (reset value 0); [31]
1504    testa_en (reset value 0); */
1505 #define MISC_REG_PLL_STORM_CTRL_1                                0xa294
1506 #define MISC_REG_PLL_STORM_CTRL_2                                0xa298
1507 #define MISC_REG_PLL_STORM_CTRL_3                                0xa29c
1508 #define MISC_REG_PLL_STORM_CTRL_4                                0xa2a0
1509 /* [RW 32] reset reg#2; rite/read one = the specific block is out of reset;
1510    write/read zero = the specific block is in reset; addr 0-wr- the write
1511    value will be written to the register; addr 1-set - one will be written
1512    to all the bits that have the value of one in the data written (bits that
1513    have the value of zero will not be change) ; addr 2-clear - zero will be
1514    written to all the bits that have the value of one in the data written
1515    (bits that have the value of zero will not be change); addr 3-ignore;
1516    read ignore from all addr except addr 00; inside order of the bits is:
1517    [0] rst_bmac0; [1] rst_bmac1; [2] rst_emac0; [3] rst_emac1; [4] rst_grc;
1518    [5] rst_mcp_n_reset_reg_hard_core; [6] rst_ mcp_n_hard_core_rst_b; [7]
1519    rst_ mcp_n_reset_cmn_cpu; [8] rst_ mcp_n_reset_cmn_core; [9] rst_rbcn;
1520    [10] rst_dbg; [11] rst_misc_core; [12] rst_dbue (UART); [13]
1521    Pci_resetmdio_n; [14] rst_emac0_hard_core; [15] rst_emac1_hard_core; 16]
1522    rst_pxp_rq_rd_wr; 31:17] reserved */
1523 #define MISC_REG_RESET_REG_2                                     0xa590
1524 /* [RW 20] 20 bit GRC address where the scratch-pad of the MCP that is
1525    shared with the driver resides */
1526 #define MISC_REG_SHARED_MEM_ADDR                                 0xa2b4
1527 /* [RW 32] SPIO. [31-24] FLOAT When any of these bits is written as a '1';
1528    the corresponding SPIO bit will turn off it's drivers and become an
1529    input. This is the reset state of all SPIO pins. The read value of these
1530    bits will be a '1' if that last command (#SET; #CL; or #FLOAT) for this
1531    bit was a #FLOAT. (reset value 0xff). [23-16] CLR When any of these bits
1532    is written as a '1'; the corresponding SPIO bit will drive low. The read
1533    value of these bits will be a '1' if that last command (#SET; #CLR; or
1534 #FLOAT) for this bit was a #CLR. (reset value 0). [15-8] SET When any of
1535    these bits is written as a '1'; the corresponding SPIO bit will drive
1536    high (if it has that capability). The read value of these bits will be a
1537    '1' if that last command (#SET; #CLR; or #FLOAT) for this bit was a #SET.
1538    (reset value 0). [7-0] VALUE RO; These bits indicate the read value of
1539    each of the eight SPIO pins. This is the result value of the pin; not the
1540    drive value. Writing these bits will have not effect. Each 8 bits field
1541    is divided as follows: [0] VAUX Enable; when pulsed low; enables supply
1542    from VAUX. (This is an output pin only; the FLOAT field is not applicable
1543    for this pin); [1] VAUX Disable; when pulsed low; disables supply form
1544    VAUX. (This is an output pin only; FLOAT field is not applicable for this
1545    pin); [2] SEL_VAUX_B - Control to power switching logic. Drive low to
1546    select VAUX supply. (This is an output pin only; it is not controlled by
1547    the SET and CLR fields; it is controlled by the Main Power SM; the FLOAT
1548    field is not applicable for this pin; only the VALUE fields is relevant -
1549    it reflects the output value); [3] port swap [4] spio_4; [5] spio_5; [6]
1550    Bit 0 of UMP device ID select; read by UMP firmware; [7] Bit 1 of UMP
1551    device ID select; read by UMP firmware. */
1552 #define MISC_REG_SPIO                                            0xa4fc
1553 /* [RW 8] These bits enable the SPIO_INTs to signals event to the IGU/MC.
1554    according to the following map: [3:0] reserved; [4] spio_4 [5] spio_5;
1555    [7:0] reserved */
1556 #define MISC_REG_SPIO_EVENT_EN                                   0xa2b8
1557 /* [RW 32] SPIO INT. [31-24] OLD_CLR Writing a '1' to these bit clears the
1558    corresponding bit in the #OLD_VALUE register. This will acknowledge an
1559    interrupt on the falling edge of corresponding SPIO input (reset value
1560    0). [23-16] OLD_SET Writing a '1' to these bit sets the corresponding bit
1561    in the #OLD_VALUE register. This will acknowledge an interrupt on the
1562    rising edge of corresponding SPIO input (reset value 0). [15-8] OLD_VALUE
1563    RO; These bits indicate the old value of the SPIO input value. When the
1564    ~INT_STATE bit is set; this bit indicates the OLD value of the pin such
1565    that if ~INT_STATE is set and this bit is '0'; then the interrupt is due
1566    to a low to high edge. If ~INT_STATE is set and this bit is '1'; then the
1567    interrupt is due to a high to low edge (reset value 0). [7-0] INT_STATE
1568    RO; These bits indicate the current SPIO interrupt state for each SPIO
1569    pin. This bit is cleared when the appropriate #OLD_SET or #OLD_CLR
1570    command bit is written. This bit is set when the SPIO input does not
1571    match the current value in #OLD_VALUE (reset value 0). */
1572 #define MISC_REG_SPIO_INT                                        0xa500
1573 /* [RW 32] reload value for counter 4 if reload; the value will be reload if
1574    the counter reached zero and the reload bit
1575    (~misc_registers_sw_timer_cfg_4.sw_timer_cfg_4[1] ) is set */
1576 #define MISC_REG_SW_TIMER_RELOAD_VAL_4                           0xa2fc
1577 /* [RW 32] the value of the counter for sw timers1-8. there are 8 addresses
1578    in this register. addres 0 - timer 1; address - timer 2´┐Żaddress 7 -
1579    timer 8 */
1580 #define MISC_REG_SW_TIMER_VAL                                    0xa5c0
1581 /* [RW 1] Set by the MCP to remember if one or more of the drivers is/are
1582    loaded; 0-prepare; -unprepare */
1583 #define MISC_REG_UNPREPARED                                      0xa424
1584 #define NIG_MASK_INTERRUPT_PORT0_REG_MASK_EMAC0_MISC_MI_INT      (0x1<<0)
1585 #define NIG_MASK_INTERRUPT_PORT0_REG_MASK_SERDES0_LINK_STATUS    (0x1<<9)
1586 #define NIG_MASK_INTERRUPT_PORT0_REG_MASK_XGXS0_LINK10G          (0x1<<15)
1587 #define NIG_MASK_INTERRUPT_PORT0_REG_MASK_XGXS0_LINK_STATUS      (0xf<<18)
1588 /* [RW 1] Input enable for RX_BMAC0 IF */
1589 #define NIG_REG_BMAC0_IN_EN                                      0x100ac
1590 /* [RW 1] output enable for TX_BMAC0 IF */
1591 #define NIG_REG_BMAC0_OUT_EN                                     0x100e0
1592 /* [RW 1] output enable for TX BMAC pause port 0 IF */
1593 #define NIG_REG_BMAC0_PAUSE_OUT_EN                               0x10110
1594 /* [RW 1] output enable for RX_BMAC0_REGS IF */
1595 #define NIG_REG_BMAC0_REGS_OUT_EN                                0x100e8
1596 /* [RW 1] output enable for RX BRB1 port0 IF */
1597 #define NIG_REG_BRB0_OUT_EN                                      0x100f8
1598 /* [RW 1] Input enable for TX BRB1 pause port 0 IF */
1599 #define NIG_REG_BRB0_PAUSE_IN_EN                                 0x100c4
1600 /* [RW 1] output enable for RX BRB1 port1 IF */
1601 #define NIG_REG_BRB1_OUT_EN                                      0x100fc
1602 /* [RW 1] Input enable for TX BRB1 pause port 1 IF */
1603 #define NIG_REG_BRB1_PAUSE_IN_EN                                 0x100c8
1604 /* [RW 1] output enable for RX BRB1 LP IF */
1605 #define NIG_REG_BRB_LB_OUT_EN                                    0x10100
1606 /* [WB_W 82] Debug packet to LP from RBC; Data spelling:[63:0] data; 64]
1607    error; [67:65]eop_bvalid; [68]eop; [69]sop; [70]port_id; 71]flush;
1608    72:73]-vnic_num; 81:74]-sideband_info */
1609 #define NIG_REG_DEBUG_PACKET_LB                                  0x10800
1610 /* [RW 1] Input enable for TX Debug packet */
1611 #define NIG_REG_EGRESS_DEBUG_IN_EN                               0x100dc
1612 /* [RW 1] If 1 - egress drain mode for port0 is active. In this mode all
1613    packets from PBFare not forwarded to the MAC and just deleted from FIFO.
1614    First packet may be deleted from the middle. And last packet will be
1615    always deleted till the end. */
1616 #define NIG_REG_EGRESS_DRAIN0_MODE                               0x10060
1617 /* [RW 1] Output enable to EMAC0 */
1618 #define NIG_REG_EGRESS_EMAC0_OUT_EN                              0x10120
1619 /* [RW 1] MAC configuration for packets of port0. If 1 - all packet outputs
1620    to emac for port0; other way to bmac for port0 */
1621 #define NIG_REG_EGRESS_EMAC0_PORT                                0x10058
1622 /* [RW 32] TX_MNG_FIFO in NIG_TX_PORT0; data[31:0] written in FIFO order. */
1623 #define NIG_REG_EGRESS_MNG0_FIFO                                 0x1045c
1624 /* [RW 1] Input enable for TX PBF user packet port0 IF */
1625 #define NIG_REG_EGRESS_PBF0_IN_EN                                0x100cc
1626 /* [RW 1] Input enable for TX PBF user packet port1 IF */
1627 #define NIG_REG_EGRESS_PBF1_IN_EN                                0x100d0
1628 /* [RW 1] Input enable for RX_EMAC0 IF */
1629 #define NIG_REG_EMAC0_IN_EN                                      0x100a4
1630 /* [RW 1] output enable for TX EMAC pause port 0 IF */
1631 #define NIG_REG_EMAC0_PAUSE_OUT_EN                               0x10118
1632 /* [R 1] status from emac0. This bit is set when MDINT from either the
1633    EXT_MDINT pin or from the Copper PHY is driven low. This condition must
1634    be cleared in the attached PHY device that is driving the MINT pin. */
1635 #define NIG_REG_EMAC0_STATUS_MISC_MI_INT                         0x10494
1636 /* [WB 48] This address space contains BMAC0 registers. The BMAC registers
1637    are described in appendix A. In order to access the BMAC0 registers; the
1638    base address; NIG_REGISTERS_INGRESS_BMAC0_MEM; Offset: 0x10c00; should be
1639    added to each BMAC register offset */
1640 #define NIG_REG_INGRESS_BMAC0_MEM                                0x10c00
1641 /* [WB 48] This address space contains BMAC1 registers. The BMAC registers
1642    are described in appendix A. In order to access the BMAC0 registers; the
1643    base address; NIG_REGISTERS_INGRESS_BMAC1_MEM; Offset: 0x11000; should be
1644    added to each BMAC register offset */
1645 #define NIG_REG_INGRESS_BMAC1_MEM                                0x11000
1646 /* [R 1] FIFO empty in EOP descriptor FIFO of LP in NIG_RX_EOP */
1647 #define NIG_REG_INGRESS_EOP_LB_EMPTY                             0x104e0
1648 /* [RW 17] Debug only. RX_EOP_DSCR_lb_FIFO in NIG_RX_EOP. Data
1649    packet_length[13:0]; mac_error[14]; trunc_error[15]; parity[16] */
1650 #define NIG_REG_INGRESS_EOP_LB_FIFO                              0x104e4
1651 /* [RW 1] led 10g for port 0 */
1652 #define NIG_REG_LED_10G_P0                                       0x10320
1653 /* [RW 1] led 10g for port 1 */
1654 #define NIG_REG_LED_10G_P1                                       0x10324
1655 /* [RW 1] Port0: This bit is set to enable the use of the
1656    ~nig_registers_led_control_blink_rate_p0.led_control_blink_rate_p0 field
1657    defined below. If this bit is cleared; then the blink rate will be about
1658    8Hz. */
1659 #define NIG_REG_LED_CONTROL_BLINK_RATE_ENA_P0                    0x10318
1660 /* [RW 12] Port0: Specifies the period of each blink cycle (on + off) for
1661    Traffic LED in milliseconds. Must be a non-zero value. This 12-bit field
1662    is reset to 0x080; giving a default blink period of approximately 8Hz. */
1663 #define NIG_REG_LED_CONTROL_BLINK_RATE_P0                        0x10310
1664 /* [RW 1] Port0: If set along with the
1665  ~nig_registers_led_control_override_traffic_p0.led_control_override_traffic_p0
1666    bit and ~nig_registers_led_control_traffic_p0.led_control_traffic_p0 LED
1667    bit; the Traffic LED will blink with the blink rate specified in
1668    ~nig_registers_led_control_blink_rate_p0.led_control_blink_rate_p0 and
1669    ~nig_registers_led_control_blink_rate_ena_p0.led_control_blink_rate_ena_p0
1670    fields. */
1671 #define NIG_REG_LED_CONTROL_BLINK_TRAFFIC_P0                     0x10308
1672 /* [RW 1] Port0: If set overrides hardware control of the Traffic LED. The
1673    Traffic LED will then be controlled via bit ~nig_registers_
1674    led_control_traffic_p0.led_control_traffic_p0 and bit
1675    ~nig_registers_led_control_blink_traffic_p0.led_control_blink_traffic_p0 */
1676 #define NIG_REG_LED_CONTROL_OVERRIDE_TRAFFIC_P0                  0x102f8
1677 /* [RW 1] Port0: If set along with the led_control_override_trafic_p0 bit;
1678    turns on the Traffic LED. If the led_control_blink_traffic_p0 bit is also
1679    set; the LED will blink with blink rate specified in
1680    ~nig_registers_led_control_blink_rate_p0.led_control_blink_rate_p0 and
1681    ~nig_regsters_led_control_blink_rate_ena_p0.led_control_blink_rate_ena_p0
1682    fields. */
1683 #define NIG_REG_LED_CONTROL_TRAFFIC_P0                           0x10300
1684 /* [RW 4] led mode for port0: 0 MAC; 1-3 PHY1; 4 MAC2; 5-7 PHY4; 8-MAC3;
1685    9-11PHY7; 12 MAC4; 13-15 PHY10; */
1686 #define NIG_REG_LED_MODE_P0                                      0x102f0
1687 #define NIG_REG_LLH0_ACPI_PAT_0_CRC                              0x1015c
1688 #define NIG_REG_LLH0_ACPI_PAT_6_LEN                              0x10154
1689 #define NIG_REG_LLH0_BRB1_DRV_MASK                               0x10244
1690 #define NIG_REG_LLH0_BRB1_DRV_MASK_MF                            0x16048
1691 /* [RW 1] send to BRB1 if no match on any of RMP rules. */
1692 #define NIG_REG_LLH0_BRB1_NOT_MCP                                0x1025c
1693 /* [RW 2] Determine the classification participants. 0: no classification.1:
1694    classification upon VLAN id. 2: classification upon MAC address. 3:
1695    classification upon both VLAN id & MAC addr. */
1696 #define NIG_REG_LLH0_CLS_TYPE                                    0x16080
1697 /* [RW 32] cm header for llh0 */
1698 #define NIG_REG_LLH0_CM_HEADER                                   0x1007c
1699 #define NIG_REG_LLH0_DEST_IP_0_1                                 0x101dc
1700 #define NIG_REG_LLH0_DEST_MAC_0_0                                0x101c0
1701 /* [RW 16] destination TCP address 1. The LLH will look for this address in
1702    all incoming packets. */
1703 #define NIG_REG_LLH0_DEST_TCP_0                                  0x10220
1704 /* [RW 16] destination UDP address 1 The LLH will look for this address in
1705    all incoming packets. */
1706 #define NIG_REG_LLH0_DEST_UDP_0                                  0x10214
1707 #define NIG_REG_LLH0_ERROR_MASK                                  0x1008c
1708 /* [RW 8] event id for llh0 */
1709 #define NIG_REG_LLH0_EVENT_ID                                    0x10084
1710 #define NIG_REG_LLH0_FUNC_EN                                     0x160fc
1711 #define NIG_REG_LLH0_FUNC_VLAN_ID                                0x16100
1712 /* [RW 1] Determine the IP version to look for in
1713    ~nig_registers_llh0_dest_ip_0.llh0_dest_ip_0. 0 - IPv6; 1-IPv4 */
1714 #define NIG_REG_LLH0_IPV4_IPV6_0                                 0x10208
1715 /* [RW 1] t bit for llh0 */
1716 #define NIG_REG_LLH0_T_BIT                                       0x10074
1717 /* [RW 12] VLAN ID 1. In case of VLAN packet the LLH will look for this ID. */
1718 #define NIG_REG_LLH0_VLAN_ID_0                                   0x1022c
1719 /* [RW 8] init credit counter for port0 in LLH */
1720 #define NIG_REG_LLH0_XCM_INIT_CREDIT                             0x10554
1721 #define NIG_REG_LLH0_XCM_MASK                                    0x10130
1722 #define NIG_REG_LLH1_BRB1_DRV_MASK                               0x10248
1723 /* [RW 1] send to BRB1 if no match on any of RMP rules. */
1724 #define NIG_REG_LLH1_BRB1_NOT_MCP                                0x102dc
1725 /* [RW 2] Determine the classification participants. 0: no classification.1:
1726    classification upon VLAN id. 2: classification upon MAC address. 3:
1727    classification upon both VLAN id & MAC addr. */
1728 #define NIG_REG_LLH1_CLS_TYPE                                    0x16084
1729 /* [RW 32] cm header for llh1 */
1730 #define NIG_REG_LLH1_CM_HEADER                                   0x10080
1731 #define NIG_REG_LLH1_ERROR_MASK                                  0x10090
1732 /* [RW 8] event id for llh1 */
1733 #define NIG_REG_LLH1_EVENT_ID                                    0x10088
1734 /* [RW 8] init credit counter for port1 in LLH */
1735 #define NIG_REG_LLH1_XCM_INIT_CREDIT                             0x10564
1736 #define NIG_REG_LLH1_XCM_MASK                                    0x10134
1737 /* [RW 1] When this bit is set; the LLH will expect all packets to be with
1738    e1hov */
1739 #define NIG_REG_LLH_E1HOV_MODE                                   0x160d8
1740 /* [RW 1] When this bit is set; the LLH will classify the packet before
1741    sending it to the BRB or calculating WoL on it. */
1742 #define NIG_REG_LLH_MF_MODE                                      0x16024
1743 #define NIG_REG_MASK_INTERRUPT_PORT0                             0x10330
1744 #define NIG_REG_MASK_INTERRUPT_PORT1                             0x10334
1745 /* [RW 1] Output signal from NIG to EMAC0. When set enables the EMAC0 block. */
1746 #define NIG_REG_NIG_EMAC0_EN                                     0x1003c
1747 /* [RW 1] Output signal from NIG to EMAC1. When set enables the EMAC1 block. */
1748 #define NIG_REG_NIG_EMAC1_EN                                     0x10040
1749 /* [RW 1] Output signal from NIG to TX_EMAC0. When set indicates to the
1750    EMAC0 to strip the CRC from the ingress packets. */
1751 #define NIG_REG_NIG_INGRESS_EMAC0_NO_CRC                         0x10044
1752 /* [R 32] Interrupt register #0 read */
1753 #define NIG_REG_NIG_INT_STS_0                                    0x103b0
1754 #define NIG_REG_NIG_INT_STS_1                                    0x103c0
1755 /* [R 32] Parity register #0 read */
1756 #define NIG_REG_NIG_PRTY_STS                                     0x103d0
1757 /* [RW 1] Input enable for RX PBF LP IF */
1758 #define NIG_REG_PBF_LB_IN_EN                                     0x100b4
1759 /* [RW 1] Value of this register will be transmitted to port swap when
1760    ~nig_registers_strap_override.strap_override =1 */
1761 #define NIG_REG_PORT_SWAP                                        0x10394
1762 /* [RW 1] output enable for RX parser descriptor IF */
1763 #define NIG_REG_PRS_EOP_OUT_EN                                   0x10104
1764 /* [RW 1] Input enable for RX parser request IF */
1765 #define NIG_REG_PRS_REQ_IN_EN                                    0x100b8
1766 /* [RW 5] control to serdes - CL22 PHY_ADD and CL45 PRTAD */
1767 #define NIG_REG_SERDES0_CTRL_PHY_ADDR                            0x10374
1768 /* [R 1] status from serdes0 that inputs to interrupt logic of link status */
1769 #define NIG_REG_SERDES0_STATUS_LINK_STATUS                       0x10578
1770 /* [R 32] Rx statistics : In user packets discarded due to BRB backpressure
1771    for port0 */
1772 #define NIG_REG_STAT0_BRB_DISCARD                                0x105f0
1773 /* [R 32] Rx statistics : In user packets truncated due to BRB backpressure
1774    for port0 */
1775 #define NIG_REG_STAT0_BRB_TRUNCATE                               0x105f8
1776 /* [WB_R 36] Tx statistics : Number of packets from emac0 or bmac0 that
1777    between 1024 and 1522 bytes for port0 */
1778 #define NIG_REG_STAT0_EGRESS_MAC_PKT0                            0x10750
1779 /* [WB_R 36] Tx statistics : Number of packets from emac0 or bmac0 that
1780    between 1523 bytes and above for port0 */
1781 #define NIG_REG_STAT0_EGRESS_MAC_PKT1                            0x10760
1782 /* [R 32] Rx statistics : In user packets discarded due to BRB backpressure
1783    for port1 */
1784 #define NIG_REG_STAT1_BRB_DISCARD                                0x10628
1785 /* [WB_R 36] Tx statistics : Number of packets from emac1 or bmac1 that
1786    between 1024 and 1522 bytes for port1 */
1787 #define NIG_REG_STAT1_EGRESS_MAC_PKT0                            0x107a0
1788 /* [WB_R 36] Tx statistics : Number of packets from emac1 or bmac1 that
1789    between 1523 bytes and above for port1 */
1790 #define NIG_REG_STAT1_EGRESS_MAC_PKT1                            0x107b0
1791 /* [WB_R 64] Rx statistics : User octets received for LP */
1792 #define NIG_REG_STAT2_BRB_OCTET                                  0x107e0
1793 #define NIG_REG_STATUS_INTERRUPT_PORT0                           0x10328
1794 #define NIG_REG_STATUS_INTERRUPT_PORT1                           0x1032c
1795 /* [RW 1] port swap mux selection. If this register equal to 0 then port
1796    swap is equal to SPIO pin that inputs from ifmux_serdes_swap. If 1 then
1797    ort swap is equal to ~nig_registers_port_swap.port_swap */
1798 #define NIG_REG_STRAP_OVERRIDE                                   0x10398
1799 /* [RW 1] output enable for RX_XCM0 IF */
1800 #define NIG_REG_XCM0_OUT_EN                                      0x100f0
1801 /* [RW 1] output enable for RX_XCM1 IF */
1802 #define NIG_REG_XCM1_OUT_EN                                      0x100f4
1803 /* [RW 1] control to xgxs - remote PHY in-band MDIO */
1804 #define NIG_REG_XGXS0_CTRL_EXTREMOTEMDIOST                       0x10348
1805 /* [RW 5] control to xgxs - CL45 DEVAD */
1806 #define NIG_REG_XGXS0_CTRL_MD_DEVAD                              0x1033c
1807 /* [RW 1] control to xgxs; 0 - clause 45; 1 - clause 22 */
1808 #define NIG_REG_XGXS0_CTRL_MD_ST                                 0x10338
1809 /* [RW 5] control to xgxs - CL22 PHY_ADD and CL45 PRTAD */
1810 #define NIG_REG_XGXS0_CTRL_PHY_ADDR                              0x10340
1811 /* [R 1] status from xgxs0 that inputs to interrupt logic of link10g. */
1812 #define NIG_REG_XGXS0_STATUS_LINK10G                             0x10680
1813 /* [R 4] status from xgxs0 that inputs to interrupt logic of link status */
1814 #define NIG_REG_XGXS0_STATUS_LINK_STATUS                         0x10684
1815 /* [RW 2] selection for XGXS lane of port 0 in NIG_MUX block */
1816 #define NIG_REG_XGXS_LANE_SEL_P0                                 0x102e8
1817 /* [RW 1] selection for port0 for NIG_MUX block : 0 = SerDes; 1 = XGXS */
1818 #define NIG_REG_XGXS_SERDES0_MODE_SEL                            0x102e0
1819 #define NIG_STATUS_INTERRUPT_PORT0_REG_STATUS_SERDES0_LINK_STATUS (0x1<<9)
1820 #define NIG_STATUS_INTERRUPT_PORT0_REG_STATUS_XGXS0_LINK10G      (0x1<<15)
1821 #define NIG_STATUS_INTERRUPT_PORT0_REG_STATUS_XGXS0_LINK_STATUS  (0xf<<18)
1822 #define NIG_STATUS_INTERRUPT_PORT0_REG_STATUS_XGXS0_LINK_STATUS_SIZE 18
1823 /* [RW 1] Disable processing further tasks from port 0 (after ending the
1824    current task in process). */
1825 #define PBF_REG_DISABLE_NEW_TASK_PROC_P0                         0x14005c
1826 /* [RW 1] Disable processing further tasks from port 1 (after ending the
1827    current task in process). */
1828 #define PBF_REG_DISABLE_NEW_TASK_PROC_P1                         0x140060
1829 /* [RW 1] Disable processing further tasks from port 4 (after ending the
1830    current task in process). */
1831 #define PBF_REG_DISABLE_NEW_TASK_PROC_P4                         0x14006c
1832 #define PBF_REG_IF_ENABLE_REG                                    0x140044
1833 /* [RW 1] Init bit. When set the initial credits are copied to the credit
1834    registers (except the port credits). Should be set and then reset after
1835    the configuration of the block has ended. */
1836 #define PBF_REG_INIT                                             0x140000
1837 /* [RW 1] Init bit for port 0. When set the initial credit of port 0 is
1838    copied to the credit register. Should be set and then reset after the
1839    configuration of the port has ended. */
1840 #define PBF_REG_INIT_P0                                          0x140004
1841 /* [RW 1] Init bit for port 1. When set the initial credit of port 1 is
1842    copied to the credit register. Should be set and then reset after the
1843    configuration of the port has ended. */
1844 #define PBF_REG_INIT_P1                                          0x140008
1845 /* [RW 1] Init bit for port 4. When set the initial credit of port 4 is
1846    copied to the credit register. Should be set and then reset after the
1847    configuration of the port has ended. */
1848 #define PBF_REG_INIT_P4                                          0x14000c
1849 /* [RW 1] Enable for mac interface 0. */
1850 #define PBF_REG_MAC_IF0_ENABLE                                   0x140030
1851 /* [RW 1] Enable for mac interface 1. */
1852 #define PBF_REG_MAC_IF1_ENABLE                                   0x140034
1853 /* [RW 1] Enable for the loopback interface. */
1854 #define PBF_REG_MAC_LB_ENABLE                                    0x140040
1855 /* [RW 10] Port 0 threshold used by arbiter in 16 byte lines used when pause
1856    not suppoterd. */
1857 #define PBF_REG_P0_ARB_THRSH                                     0x1400e4
1858 /* [R 11] Current credit for port 0 in the tx port buffers in 16 byte lines. */
1859 #define PBF_REG_P0_CREDIT                                        0x140200
1860 /* [RW 11] Initial credit for port 0 in the tx port buffers in 16 byte
1861    lines. */
1862 #define PBF_REG_P0_INIT_CRD                                      0x1400d0
1863 /* [RW 1] Indication that pause is enabled for port 0. */
1864 #define PBF_REG_P0_PAUSE_ENABLE                                  0x140014
1865 /* [R 8] Number of tasks in port 0 task queue. */
1866 #define PBF_REG_P0_TASK_CNT                                      0x140204
1867 /* [R 11] Current credit for port 1 in the tx port buffers in 16 byte lines. */
1868 #define PBF_REG_P1_CREDIT                                        0x140208
1869 /* [RW 11] Initial credit for port 1 in the tx port buffers in 16 byte
1870    lines. */
1871 #define PBF_REG_P1_INIT_CRD                                      0x1400d4
1872 /* [R 8] Number of tasks in port 1 task queue. */
1873 #define PBF_REG_P1_TASK_CNT                                      0x14020c
1874 /* [R 11] Current credit for port 4 in the tx port buffers in 16 byte lines. */
1875 #define PBF_REG_P4_CREDIT                                        0x140210
1876 /* [RW 11] Initial credit for port 4 in the tx port buffers in 16 byte
1877    lines. */
1878 #define PBF_REG_P4_INIT_CRD                                      0x1400e0
1879 /* [R 8] Number of tasks in port 4 task queue. */
1880 #define PBF_REG_P4_TASK_CNT                                      0x140214
1881 /* [RW 5] Interrupt mask register #0 read/write */
1882 #define PBF_REG_PBF_INT_MASK                                     0x1401d4
1883 /* [R 5] Interrupt register #0 read */
1884 #define PBF_REG_PBF_INT_STS                                      0x1401c8
1885 #define PB_REG_CONTROL                                           0
1886 /* [RW 2] Interrupt mask register #0 read/write */
1887 #define PB_REG_PB_INT_MASK                                       0x28
1888 /* [R 2] Interrupt register #0 read */
1889 #define PB_REG_PB_INT_STS                                        0x1c
1890 /* [RW 4] Parity mask register #0 read/write */
1891 #define PB_REG_PB_PRTY_MASK                                      0x38
1892 /* [R 4] Parity register #0 read */
1893 #define PB_REG_PB_PRTY_STS                                       0x2c
1894 #define PRS_REG_A_PRSU_20                                        0x40134
1895 /* [R 8] debug only: CFC load request current credit. Transaction based. */
1896 #define PRS_REG_CFC_LD_CURRENT_CREDIT                            0x40164
1897 /* [R 8] debug only: CFC search request current credit. Transaction based. */
1898 #define PRS_REG_CFC_SEARCH_CURRENT_CREDIT                        0x40168
1899 /* [RW 6] The initial credit for the search message to the CFC interface.
1900    Credit is transaction based. */
1901 #define PRS_REG_CFC_SEARCH_INITIAL_CREDIT                        0x4011c
1902 /* [RW 24] CID for port 0 if no match */
1903 #define PRS_REG_CID_PORT_0                                       0x400fc
1904 /* [RW 32] The CM header for flush message where 'load existed' bit in CFC
1905    load response is reset and packet type is 0. Used in packet start message
1906    to TCM. */
1907 #define PRS_REG_CM_HDR_FLUSH_LOAD_TYPE_0                         0x400dc
1908 #define PRS_REG_CM_HDR_FLUSH_LOAD_TYPE_1                         0x400e0
1909 #define PRS_REG_CM_HDR_FLUSH_LOAD_TYPE_2                         0x400e4
1910 #define PRS_REG_CM_HDR_FLUSH_LOAD_TYPE_3                         0x400e8
1911 #define PRS_REG_CM_HDR_FLUSH_LOAD_TYPE_4                         0x400ec
1912 #define PRS_REG_CM_HDR_FLUSH_LOAD_TYPE_5                         0x400f0
1913 /* [RW 32] The CM header for flush message where 'load existed' bit in CFC
1914    load response is set and packet type is 0. Used in packet start message
1915    to TCM. */
1916 #define PRS_REG_CM_HDR_FLUSH_NO_LOAD_TYPE_0                      0x400bc
1917 #define PRS_REG_CM_HDR_FLUSH_NO_LOAD_TYPE_1                      0x400c0
1918 #define PRS_REG_CM_HDR_FLUSH_NO_LOAD_TYPE_2                      0x400c4
1919 #define PRS_REG_CM_HDR_FLUSH_NO_LOAD_TYPE_3                      0x400c8
1920 #define PRS_REG_CM_HDR_FLUSH_NO_LOAD_TYPE_4                      0x400cc
1921 #define PRS_REG_CM_HDR_FLUSH_NO_LOAD_TYPE_5                      0x400d0
1922 /* [RW 32] The CM header for a match and packet type 1 for loopback port.
1923    Used in packet start message to TCM. */
1924 #define PRS_REG_CM_HDR_LOOPBACK_TYPE_1                           0x4009c
1925 #define PRS_REG_CM_HDR_LOOPBACK_TYPE_2                           0x400a0
1926 #define PRS_REG_CM_HDR_LOOPBACK_TYPE_3                           0x400a4
1927 #define PRS_REG_CM_HDR_LOOPBACK_TYPE_4                           0x400a8
1928 /* [RW 32] The CM header for a match and packet type 0. Used in packet start
1929    message to TCM. */
1930 #define PRS_REG_CM_HDR_TYPE_0                                    0x40078
1931 #define PRS_REG_CM_HDR_TYPE_1                                    0x4007c
1932 #define PRS_REG_CM_HDR_TYPE_2                                    0x40080
1933 #define PRS_REG_CM_HDR_TYPE_3                                    0x40084
1934 #define PRS_REG_CM_HDR_TYPE_4                                    0x40088
1935 /* [RW 32] The CM header in case there was not a match on the connection */
1936 #define PRS_REG_CM_NO_MATCH_HDR                                  0x400b8
1937 /* [RW 1] Indicates if in e1hov mode. 0=non-e1hov mode; 1=e1hov mode. */
1938 #define PRS_REG_E1HOV_MODE                                       0x401c8
1939 /* [RW 8] The 8-bit event ID for a match and packet type 1. Used in packet
1940    start message to TCM. */
1941 #define PRS_REG_EVENT_ID_1                                       0x40054
1942 #define PRS_REG_EVENT_ID_2                                       0x40058
1943 #define PRS_REG_EVENT_ID_3                                       0x4005c
1944 /* [RW 16] The Ethernet type value for FCoE */
1945 #define PRS_REG_FCOE_TYPE                                        0x401d0
1946 /* [RW 8] Context region for flush packet with packet type 0. Used in CFC
1947    load request message. */
1948 #define PRS_REG_FLUSH_REGIONS_TYPE_0                             0x40004
1949 #define PRS_REG_FLUSH_REGIONS_TYPE_1                             0x40008
1950 #define PRS_REG_FLUSH_REGIONS_TYPE_2                             0x4000c
1951 #define PRS_REG_FLUSH_REGIONS_TYPE_3                             0x40010
1952 #define PRS_REG_FLUSH_REGIONS_TYPE_4                             0x40014
1953 #define PRS_REG_FLUSH_REGIONS_TYPE_5                             0x40018
1954 #define PRS_REG_FLUSH_REGIONS_TYPE_6                             0x4001c
1955 #define PRS_REG_FLUSH_REGIONS_TYPE_7                             0x40020
1956 /* [RW 4] The increment value to send in the CFC load request message */
1957 #define PRS_REG_INC_VALUE                                        0x40048
1958 /* [RW 1] If set indicates not to send messages to CFC on received packets */
1959 #define PRS_REG_NIC_MODE                                         0x40138
1960 /* [RW 8] The 8-bit event ID for cases where there is no match on the
1961    connection. Used in packet start message to TCM. */
1962 #define PRS_REG_NO_MATCH_EVENT_ID                                0x40070
1963 /* [ST 24] The number of input CFC flush packets */
1964 #define PRS_REG_NUM_OF_CFC_FLUSH_MESSAGES                        0x40128
1965 /* [ST 32] The number of cycles the Parser halted its operation since it
1966    could not allocate the next serial number */
1967 #define PRS_REG_NUM_OF_DEAD_CYCLES                               0x40130
1968 /* [ST 24] The number of input packets */
1969 #define PRS_REG_NUM_OF_PACKETS                                   0x40124
1970 /* [ST 24] The number of input transparent flush packets */
1971 #define PRS_REG_NUM_OF_TRANSPARENT_FLUSH_MESSAGES                0x4012c
1972 /* [RW 8] Context region for received Ethernet packet with a match and
1973    packet type 0. Used in CFC load request message */
1974 #define PRS_REG_PACKET_REGIONS_TYPE_0                            0x40028
1975 #define PRS_REG_PACKET_REGIONS_TYPE_1                            0x4002c
1976 #define PRS_REG_PACKET_REGIONS_TYPE_2                            0x40030
1977 #define PRS_REG_PACKET_REGIONS_TYPE_3                            0x40034
1978 #define PRS_REG_PACKET_REGIONS_TYPE_4                            0x40038
1979 #define PRS_REG_PACKET_REGIONS_TYPE_5                            0x4003c
1980 #define PRS_REG_PACKET_REGIONS_TYPE_6                            0x40040
1981 #define PRS_REG_PACKET_REGIONS_TYPE_7                            0x40044
1982 /* [R 2] debug only: Number of pending requests for CAC on port 0. */
1983 #define PRS_REG_PENDING_BRB_CAC0_RQ                              0x40174
1984 /* [R 2] debug only: Number of pending requests for header parsing. */
1985 #define PRS_REG_PENDING_BRB_PRS_RQ                               0x40170
1986 /* [R 1] Interrupt register #0 read */
1987 #define PRS_REG_PRS_INT_STS                                      0x40188
1988 /* [RW 8] Parity mask register #0 read/write */
1989 #define PRS_REG_PRS_PRTY_MASK                                    0x401a4
1990 /* [R 8] Parity register #0 read */
1991 #define PRS_REG_PRS_PRTY_STS                                     0x40198
1992 /* [RW 8] Context region for pure acknowledge packets. Used in CFC load
1993    request message */
1994 #define PRS_REG_PURE_REGIONS                                     0x40024
1995 /* [R 32] debug only: Serial number status lsb 32 bits. '1' indicates this
1996    serail number was released by SDM but cannot be used because a previous
1997    serial number was not released. */
1998 #define PRS_REG_SERIAL_NUM_STATUS_LSB                            0x40154
1999 /* [R 32] debug only: Serial number status msb 32 bits. '1' indicates this
2000    serail number was released by SDM but cannot be used because a previous
2001    serial number was not released. */
2002 #define PRS_REG_SERIAL_NUM_STATUS_MSB                            0x40158
2003 /* [R 4] debug only: SRC current credit. Transaction based. */
2004 #define PRS_REG_SRC_CURRENT_CREDIT                               0x4016c
2005 /* [R 8] debug only: TCM current credit. Cycle based. */
2006 #define PRS_REG_TCM_CURRENT_CREDIT                               0x40160
2007 /* [R 8] debug only: TSDM current credit. Transaction based. */
2008 #define PRS_REG_TSDM_CURRENT_CREDIT                              0x4015c
2009 /* [R 6] Debug only: Number of used entries in the data FIFO */
2010 #define PXP2_REG_HST_DATA_FIFO_STATUS                            0x12047c
2011 /* [R 7] Debug only: Number of used entries in the header FIFO */
2012 #define PXP2_REG_HST_HEADER_FIFO_STATUS                          0x120478
2013 #define PXP2_REG_PGL_ADDR_88_F0                                  0x120534
2014 #define PXP2_REG_PGL_ADDR_8C_F0                                  0x120538
2015 #define PXP2_REG_PGL_ADDR_90_F0                                  0x12053c
2016 #define PXP2_REG_PGL_ADDR_94_F0                                  0x120540
2017 #define PXP2_REG_PGL_CONTROL0                                    0x120490
2018 #define PXP2_REG_PGL_CONTROL1                                    0x120514
2019 /* [RW 32] third dword data of expansion rom request. this register is
2020    special. reading from it provides a vector outstanding read requests. if
2021    a bit is zero it means that a read request on the corresponding tag did
2022    not finish yet (not all completions have arrived for it) */
2023 #define PXP2_REG_PGL_EXP_ROM2                                    0x120808
2024 /* [RW 32] Inbound interrupt table for CSDM: bits[31:16]-mask;
2025    its[15:0]-address */
2026 #define PXP2_REG_PGL_INT_CSDM_0                                  0x1204f4
2027 #define PXP2_REG_PGL_INT_CSDM_1                                  0x1204f8
2028 #define PXP2_REG_PGL_INT_CSDM_2                                  0x1204fc
2029 #define PXP2_REG_PGL_INT_CSDM_3                                  0x120500
2030 #define PXP2_REG_PGL_INT_CSDM_4                                  0x120504
2031 #define PXP2_REG_PGL_INT_CSDM_5                                  0x120508
2032 #define PXP2_REG_PGL_INT_CSDM_6                                  0x12050c
2033 #define PXP2_REG_PGL_INT_CSDM_7                                  0x120510
2034 /* [RW 32] Inbound interrupt table for TSDM: bits[31:16]-mask;
2035    its[15:0]-address */
2036 #define PXP2_REG_PGL_INT_TSDM_0                                  0x120494
2037 #define PXP2_REG_PGL_INT_TSDM_1                                  0x120498
2038 #define PXP2_REG_PGL_INT_TSDM_2                                  0x12049c
2039 #define PXP2_REG_PGL_INT_TSDM_3                                  0x1204a0
2040 #define PXP2_REG_PGL_INT_TSDM_4                                  0x1204a4
2041 #define PXP2_REG_PGL_INT_TSDM_5                                  0x1204a8
2042 #define PXP2_REG_PGL_INT_TSDM_6                                  0x1204ac
2043 #define PXP2_REG_PGL_INT_TSDM_7                                  0x1204b0
2044 /* [RW 32] Inbound interrupt table for USDM: bits[31:16]-mask;
2045    its[15:0]-address */
2046 #define PXP2_REG_PGL_INT_USDM_0                                  0x1204b4
2047 #define PXP2_REG_PGL_INT_USDM_1                                  0x1204b8
2048 #define PXP2_REG_PGL_INT_USDM_2                                  0x1204bc
2049 #define PXP2_REG_PGL_INT_USDM_3                                  0x1204c0
2050 #define PXP2_REG_PGL_INT_USDM_4                                  0x1204c4
2051 #define PXP2_REG_PGL_INT_USDM_5                                  0x1204c8
2052 #define PXP2_REG_PGL_INT_USDM_6                                  0x1204cc
2053 #define PXP2_REG_PGL_INT_USDM_7                                  0x1204d0
2054 /* [RW 32] Inbound interrupt table for XSDM: bits[31:16]-mask;
2055    its[15:0]-address */
2056 #define PXP2_REG_PGL_INT_XSDM_0                                  0x1204d4
2057 #define PXP2_REG_PGL_INT_XSDM_1                                  0x1204d8
2058 #define PXP2_REG_PGL_INT_XSDM_2                                  0x1204dc
2059 #define PXP2_REG_PGL_INT_XSDM_3                                  0x1204e0
2060 #define PXP2_REG_PGL_INT_XSDM_4                                  0x1204e4
2061 #define PXP2_REG_PGL_INT_XSDM_5                                  0x1204e8
2062 #define PXP2_REG_PGL_INT_XSDM_6                                  0x1204ec
2063 #define PXP2_REG_PGL_INT_XSDM_7                                  0x1204f0
2064 /* [RW 3] this field allows one function to pretend being another function
2065    when accessing any BAR mapped resource within the device. the value of
2066    the field is the number of the function that will be accessed
2067    effectively. after software write to this bit it must read it in order to
2068    know that the new value is updated */
2069 #define PXP2_REG_PGL_PRETEND_FUNC_F0                             0x120674
2070 #define PXP2_REG_PGL_PRETEND_FUNC_F1                             0x120678
2071 #define PXP2_REG_PGL_PRETEND_FUNC_F2                             0x12067c
2072 #define PXP2_REG_PGL_PRETEND_FUNC_F3                             0x120680
2073 #define PXP2_REG_PGL_PRETEND_FUNC_F4                             0x120684
2074 #define PXP2_REG_PGL_PRETEND_FUNC_F5                             0x120688
2075 #define PXP2_REG_PGL_PRETEND_FUNC_F6                             0x12068c
2076 #define PXP2_REG_PGL_PRETEND_FUNC_F7                             0x120690
2077 /* [R 1] this bit indicates that a read request was blocked because of
2078    bus_master_en was deasserted */
2079 #define PXP2_REG_PGL_READ_BLOCKED                                0x120568
2080 #define PXP2_REG_PGL_TAGS_LIMIT                                  0x1205a8
2081 /* [R 18] debug only */
2082 #define PXP2_REG_PGL_TXW_CDTS                                    0x12052c
2083 /* [R 1] this bit indicates that a write request was blocked because of
2084    bus_master_en was deasserted */
2085 #define PXP2_REG_PGL_WRITE_BLOCKED                               0x120564
2086 #define PXP2_REG_PSWRQ_BW_ADD1                                   0x1201c0
2087 #define PXP2_REG_PSWRQ_BW_ADD10                                  0x1201e4
2088 #define PXP2_REG_PSWRQ_BW_ADD11                                  0x1201e8
2089 #define PXP2_REG_PSWRQ_BW_ADD10                                  0x1201e4
2090 #define PXP2_REG_PSWRQ_BW_ADD11                                  0x1201e8
2091 #define PXP2_REG_PSWRQ_BW_ADD2                                   0x1201c4
2092 #define PXP2_REG_PSWRQ_BW_ADD28                                  0x120228
2093 #define PXP2_REG_PSWRQ_BW_ADD28                                  0x120228
2094 #define PXP2_REG_PSWRQ_BW_ADD3                                   0x1201c8
2095 #define PXP2_REG_PSWRQ_BW_ADD6                                   0x1201d4
2096 #define PXP2_REG_PSWRQ_BW_ADD7                                   0x1201d8
2097 #define PXP2_REG_PSWRQ_BW_ADD8                                   0x1201dc
2098 #define PXP2_REG_PSWRQ_BW_ADD9                                   0x1201e0
2099 #define PXP2_REG_PSWRQ_BW_CREDIT                                 0x12032c
2100 #define PXP2_REG_PSWRQ_BW_L1                                     0x1202b0
2101 #define PXP2_REG_PSWRQ_BW_L10                                    0x1202d4
2102 #define PXP2_REG_PSWRQ_BW_L11                                    0x1202d8
2103 #define PXP2_REG_PSWRQ_BW_L10                                    0x1202d4
2104 #define PXP2_REG_PSWRQ_BW_L11                                    0x1202d8
2105 #define PXP2_REG_PSWRQ_BW_L2                                     0x1202b4
2106 #define PXP2_REG_PSWRQ_BW_L28                                    0x120318
2107 #define PXP2_REG_PSWRQ_BW_L28                                    0x120318
2108 #define PXP2_REG_PSWRQ_BW_L3                                     0x1202b8
2109 #define PXP2_REG_PSWRQ_BW_L6                                     0x1202c4
2110 #define PXP2_REG_PSWRQ_BW_L7                                     0x1202c8
2111 #define PXP2_REG_PSWRQ_BW_L8                                     0x1202cc
2112 #define PXP2_REG_PSWRQ_BW_L9                                     0x1202d0
2113 #define PXP2_REG_PSWRQ_BW_RD                                     0x120324
2114 #define PXP2_REG_PSWRQ_BW_UB1                                    0x120238
2115 #define PXP2_REG_PSWRQ_BW_UB10                                   0x12025c
2116 #define PXP2_REG_PSWRQ_BW_UB11                                   0x120260
2117 #define PXP2_REG_PSWRQ_BW_UB10                                   0x12025c
2118 #define PXP2_REG_PSWRQ_BW_UB11                                   0x120260
2119 #define PXP2_REG_PSWRQ_BW_UB2                                    0x12023c
2120 #define PXP2_REG_PSWRQ_BW_UB28                                   0x1202a0
2121 #define PXP2_REG_PSWRQ_BW_UB28                                   0x1202a0
2122 #define PXP2_REG_PSWRQ_BW_UB3                                    0x120240
2123 #define PXP2_REG_PSWRQ_BW_UB6                                    0x12024c
2124 #define PXP2_REG_PSWRQ_BW_UB7                                    0x120250
2125 #define PXP2_REG_PSWRQ_BW_UB8                                    0x120254
2126 #define PXP2_REG_PSWRQ_BW_UB9                                    0x120258
2127 #define PXP2_REG_PSWRQ_BW_WR                                     0x120328
2128 #define PXP2_REG_PSWRQ_CDU0_L2P                                  0x120000
2129 #define PXP2_REG_PSWRQ_QM0_L2P                                   0x120038
2130 #define PXP2_REG_PSWRQ_SRC0_L2P                                  0x120054
2131 #define PXP2_REG_PSWRQ_TM0_L2P                                   0x12001c
2132 #define PXP2_REG_PSWRQ_TSDM0_L2P                                 0x1200e0
2133 /* [RW 32] Interrupt mask register #0 read/write */
2134 #define PXP2_REG_PXP2_INT_MASK_0                                 0x120578
2135 /* [R 32] Interrupt register #0 read */
2136 #define PXP2_REG_PXP2_INT_STS_0                                  0x12056c
2137 #define PXP2_REG_PXP2_INT_STS_1                                  0x120608
2138 /* [RC 32] Interrupt register #0 read clear */
2139 #define PXP2_REG_PXP2_INT_STS_CLR_0                              0x120570
2140 /* [RW 32] Parity mask register #0 read/write */
2141 #define PXP2_REG_PXP2_PRTY_MASK_0                                0x120588
2142 #define PXP2_REG_PXP2_PRTY_MASK_1                                0x120598
2143 /* [R 32] Parity register #0 read */
2144 #define PXP2_REG_PXP2_PRTY_STS_0                                 0x12057c
2145 #define PXP2_REG_PXP2_PRTY_STS_1                                 0x12058c
2146 /* [R 1] Debug only: The 'almost full' indication from each fifo (gives
2147    indication about backpressure) */
2148 #define PXP2_REG_RD_ALMOST_FULL_0                                0x120424
2149 /* [R 8] Debug only: The blocks counter - number of unused block ids */
2150 #define PXP2_REG_RD_BLK_CNT                                      0x120418
2151 /* [RW 8] Debug only: Total number of available blocks in Tetris Buffer.
2152    Must be bigger than 6. Normally should not be changed. */
2153 #define PXP2_REG_RD_BLK_NUM_CFG                                  0x12040c
2154 /* [RW 2] CDU byte swapping mode configuration for master read requests */
2155 #define PXP2_REG_RD_CDURD_SWAP_MODE                              0x120404
2156 /* [RW 1] When '1'; inputs to the PSWRD block are ignored */
2157 #define PXP2_REG_RD_DISABLE_INPUTS                               0x120374
2158 /* [R 1] PSWRD internal memories initialization is done */
2159 #define PXP2_REG_RD_INIT_DONE                                    0x120370
2160 /* [RW 8] The maximum number of blocks in Tetris Buffer that can be
2161    allocated for vq10 */
2162 #define PXP2_REG_RD_MAX_BLKS_VQ10                                0x1203a0
2163 /* [RW 8] The maximum number of blocks in Tetris Buffer that can be
2164    allocated for vq11 */
2165 #define PXP2_REG_RD_MAX_BLKS_VQ11                                0x1203a4
2166 /* [RW 8] The maximum number of blocks in Tetris Buffer that can be
2167    allocated for vq17 */
2168 #define PXP2_REG_RD_MAX_BLKS_VQ17                                0x1203bc
2169 /* [RW 8] The maximum number of blocks in Tetris Buffer that can be
2170    allocated for vq18 */
2171 #define PXP2_REG_RD_MAX_BLKS_VQ18                                0x1203c0
2172 /* [RW 8] The maximum number of blocks in Tetris Buffer that can be
2173    allocated for vq19 */
2174 #define PXP2_REG_RD_MAX_BLKS_VQ19                                0x1203c4
2175 /* [RW 8] The maximum number of blocks in Tetris Buffer that can be
2176    allocated for vq22 */
2177 #define PXP2_REG_RD_MAX_BLKS_VQ22                                0x1203d0
2178 /* [RW 8] The maximum number of blocks in Tetris Buffer that can be
2179    allocated for vq6 */
2180 #define PXP2_REG_RD_MAX_BLKS_VQ6                                 0x120390
2181 /* [RW 8] The maximum number of blocks in Tetris Buffer that can be
2182    allocated for vq9 */
2183 #define PXP2_REG_RD_MAX_BLKS_VQ9                                 0x12039c
2184 /* [RW 2] PBF byte swapping mode configuration for master read requests */
2185 #define PXP2_REG_RD_PBF_SWAP_MODE                                0x1203f4
2186 /* [R 1] Debug only: Indication if delivery ports are idle */
2187 #define PXP2_REG_RD_PORT_IS_IDLE_0                               0x12041c
2188 #define PXP2_REG_RD_PORT_IS_IDLE_1                               0x120420
2189 /* [RW 2] QM byte swapping mode configuration for master read requests */
2190 #define PXP2_REG_RD_QM_SWAP_MODE                                 0x1203f8
2191 /* [R 7] Debug only: The SR counter - number of unused sub request ids */
2192 #define PXP2_REG_RD_SR_CNT                                       0x120414
2193 /* [RW 2] SRC byte swapping mode configuration for master read requests */
2194 #define PXP2_REG_RD_SRC_SWAP_MODE                                0x120400
2195 /* [RW 7] Debug only: Total number of available PCI read sub-requests. Must
2196    be bigger than 1. Normally should not be changed. */
2197 #define PXP2_REG_RD_SR_NUM_CFG                                   0x120408
2198 /* [RW 1] Signals the PSWRD block to start initializing internal memories */
2199 #define PXP2_REG_RD_START_INIT                                   0x12036c
2200 /* [RW 2] TM byte swapping mode configuration for master read requests */
2201 #define PXP2_REG_RD_TM_SWAP_MODE                                 0x1203fc
2202 /* [RW 10] Bandwidth addition to VQ0 write requests */
2203 #define PXP2_REG_RQ_BW_RD_ADD0                                   0x1201bc
2204 /* [RW 10] Bandwidth addition to VQ12 read requests */
2205 #define PXP2_REG_RQ_BW_RD_ADD12                                  0x1201ec
2206 /* [RW 10] Bandwidth addition to VQ13 read requests */
2207 #define PXP2_REG_RQ_BW_RD_ADD13                                  0x1201f0
2208 /* [RW 10] Bandwidth addition to VQ14 read requests */
2209 #define PXP2_REG_RQ_BW_RD_ADD14                                  0x1201f4
2210 /* [RW 10] Bandwidth addition to VQ15 read requests */
2211 #define PXP2_REG_RQ_BW_RD_ADD15                                  0x1201f8
2212 /* [RW 10] Bandwidth addition to VQ16 read requests */
2213 #define PXP2_REG_RQ_BW_RD_ADD16                                  0x1201fc
2214 /* [RW 10] Bandwidth addition to VQ17 read requests */
2215 #define PXP2_REG_RQ_BW_RD_ADD17                                  0x120200
2216 /* [RW 10] Bandwidth addition to VQ18 read requests */
2217 #define PXP2_REG_RQ_BW_RD_ADD18                                  0x120204
2218 /* [RW 10] Bandwidth addition to VQ19 read requests */
2219 #define PXP2_REG_RQ_BW_RD_ADD19                                  0x120208
2220 /* [RW 10] Bandwidth addition to VQ20 read requests */
2221 #define PXP2_REG_RQ_BW_RD_ADD20                                  0x12020c
2222 /* [RW 10] Bandwidth addition to VQ22 read requests */
2223 #define PXP2_REG_RQ_BW_RD_ADD22                                  0x120210
2224 /* [RW 10] Bandwidth addition to VQ23 read requests */
2225 #define PXP2_REG_RQ_BW_RD_ADD23                                  0x120214
2226 /* [RW 10] Bandwidth addition to VQ24 read requests */
2227 #define PXP2_REG_RQ_BW_RD_ADD24                                  0x120218
2228 /* [RW 10] Bandwidth addition to VQ25 read requests */
2229 #define PXP2_REG_RQ_BW_RD_ADD25                                  0x12021c
2230 /* [RW 10] Bandwidth addition to VQ26 read requests */
2231 #define PXP2_REG_RQ_BW_RD_ADD26                                  0x120220
2232 /* [RW 10] Bandwidth addition to VQ27 read requests */
2233 #define PXP2_REG_RQ_BW_RD_ADD27                                  0x120224
2234 /* [RW 10] Bandwidth addition to VQ4 read requests */
2235 #define PXP2_REG_RQ_BW_RD_ADD4                                   0x1201cc
2236 /* [RW 10] Bandwidth addition to VQ5 read requests */
2237 #define PXP2_REG_RQ_BW_RD_ADD5                                   0x1201d0
2238 /* [RW 10] Bandwidth Typical L for VQ0 Read requests */
2239 #define PXP2_REG_RQ_BW_RD_L0                                     0x1202ac
2240 /* [RW 10] Bandwidth Typical L for VQ12 Read requests */
2241 #define PXP2_REG_RQ_BW_RD_L12                                    0x1202dc
2242 /* [RW 10] Bandwidth Typical L for VQ13 Read requests */
2243 #define PXP2_REG_RQ_BW_RD_L13                                    0x1202e0
2244 /* [RW 10] Bandwidth Typical L for VQ14 Read requests */
2245 #define PXP2_REG_RQ_BW_RD_L14                                    0x1202e4
2246 /* [RW 10] Bandwidth Typical L for VQ15 Read requests */
2247 #define PXP2_REG_RQ_BW_RD_L15                                    0x1202e8
2248 /* [RW 10] Bandwidth Typical L for VQ16 Read requests */
2249 #define PXP2_REG_RQ_BW_RD_L16                                    0x1202ec
2250 /* [RW 10] Bandwidth Typical L for VQ17 Read requests */
2251 #define PXP2_REG_RQ_BW_RD_L17                                    0x1202f0
2252 /* [RW 10] Bandwidth Typical L for VQ18 Read requests */
2253 #define PXP2_REG_RQ_BW_RD_L18                                    0x1202f4
2254 /* [RW 10] Bandwidth Typical L for VQ19 Read requests */
2255 #define PXP2_REG_RQ_BW_RD_L19                                    0x1202f8
2256 /* [RW 10] Bandwidth Typical L for VQ20 Read requests */
2257 #define PXP2_REG_RQ_BW_RD_L20                                    0x1202fc
2258 /* [RW 10] Bandwidth Typical L for VQ22 Read requests */
2259 #define PXP2_REG_RQ_BW_RD_L22                                    0x120300
2260 /* [RW 10] Bandwidth Typical L for VQ23 Read requests */
2261 #define PXP2_REG_RQ_BW_RD_L23                                    0x120304
2262 /* [RW 10] Bandwidth Typical L for VQ24 Read requests */
2263 #define PXP2_REG_RQ_BW_RD_L24                                    0x120308
2264 /* [RW 10] Bandwidth Typical L for VQ25 Read requests */
2265 #define PXP2_REG_RQ_BW_RD_L25                                    0x12030c
2266 /* [RW 10] Bandwidth Typical L for VQ26 Read requests */
2267 #define PXP2_REG_RQ_BW_RD_L26                                    0x120310
2268 /* [RW 10] Bandwidth Typical L for VQ27 Read requests */
2269 #define PXP2_REG_RQ_BW_RD_L27                                    0x120314
2270 /* [RW 10] Bandwidth Typical L for VQ4 Read requests */
2271 #define PXP2_REG_RQ_BW_RD_L4                                     0x1202bc
2272 /* [RW 10] Bandwidth Typical L for VQ5 Read- currently not used */
2273 #define PXP2_REG_RQ_BW_RD_L5                                     0x1202c0
2274 /* [RW 7] Bandwidth upper bound for VQ0 read requests */
2275 #define PXP2_REG_RQ_BW_RD_UBOUND0                                0x120234
2276 /* [RW 7] Bandwidth upper bound for VQ12 read requests */
2277 #define PXP2_REG_RQ_BW_RD_UBOUND12                               0x120264
2278 /* [RW 7] Bandwidth upper bound for VQ13 read requests */
2279 #define PXP2_REG_RQ_BW_RD_UBOUND13                               0x120268
2280 /* [RW 7] Bandwidth upper bound for VQ14 read requests */
2281 #define PXP2_REG_RQ_BW_RD_UBOUND14                               0x12026c
2282 /* [RW 7] Bandwidth upper bound for VQ15 read requests */
2283 #define PXP2_REG_RQ_BW_RD_UBOUND15                               0x120270
2284 /* [RW 7] Bandwidth upper bound for VQ16 read requests */
2285 #define PXP2_REG_RQ_BW_RD_UBOUND16                               0x120274
2286 /* [RW 7] Bandwidth upper bound for VQ17 read requests */
2287 #define PXP2_REG_RQ_BW_RD_UBOUND17                               0x120278
2288 /* [RW 7] Bandwidth upper bound for VQ18 read requests */
2289 #define PXP2_REG_RQ_BW_RD_UBOUND18                               0x12027c
2290 /* [RW 7] Bandwidth upper bound for VQ19 read requests */
2291 #define PXP2_REG_RQ_BW_RD_UBOUND19                               0x120280
2292 /* [RW 7] Bandwidth upper bound for VQ20 read requests */
2293 #define PXP2_REG_RQ_BW_RD_UBOUND20                               0x120284
2294 /* [RW 7] Bandwidth upper bound for VQ22 read requests */
2295 #define PXP2_REG_RQ_BW_RD_UBOUND22                               0x120288
2296 /* [RW 7] Bandwidth upper bound for VQ23 read requests */
2297 #define PXP2_REG_RQ_BW_RD_UBOUND23                               0x12028c
2298 /* [RW 7] Bandwidth upper bound for VQ24 read requests */
2299 #define PXP2_REG_RQ_BW_RD_UBOUND24                               0x120290
2300 /* [RW 7] Bandwidth upper bound for VQ25 read requests */
2301 #define PXP2_REG_RQ_BW_RD_UBOUND25                               0x120294
2302 /* [RW 7] Bandwidth upper bound for VQ26 read requests */
2303 #define PXP2_REG_RQ_BW_RD_UBOUND26                               0x120298
2304 /* [RW 7] Bandwidth upper bound for VQ27 read requests */
2305 #define PXP2_REG_RQ_BW_RD_UBOUND27                               0x12029c
2306 /* [RW 7] Bandwidth upper bound for VQ4 read requests */
2307 #define PXP2_REG_RQ_BW_RD_UBOUND4                                0x120244
2308 /* [RW 7] Bandwidth upper bound for VQ5 read requests */
2309 #define PXP2_REG_RQ_BW_RD_UBOUND5                                0x120248
2310 /* [RW 10] Bandwidth addition to VQ29 write requests */
2311 #define PXP2_REG_RQ_BW_WR_ADD29                                  0x12022c
2312 /* [RW 10] Bandwidth addition to VQ30 write requests */
2313 #define PXP2_REG_RQ_BW_WR_ADD30                                  0x120230
2314 /* [RW 10] Bandwidth Typical L for VQ29 Write requests */
2315 #define PXP2_REG_RQ_BW_WR_L29                                    0x12031c
2316 /* [RW 10] Bandwidth Typical L for VQ30 Write requests */
2317 #define PXP2_REG_RQ_BW_WR_L30                                    0x120320
2318 /* [RW 7] Bandwidth upper bound for VQ29 */
2319 #define PXP2_REG_RQ_BW_WR_UBOUND29                               0x1202a4
2320 /* [RW 7] Bandwidth upper bound for VQ30 */
2321 #define PXP2_REG_RQ_BW_WR_UBOUND30                               0x1202a8
2322 /* [RW 18] external first_mem_addr field in L2P table for CDU module port 0 */
2323 #define PXP2_REG_RQ_CDU0_EFIRST_MEM_ADDR                         0x120008
2324 /* [RW 2] Endian mode for cdu */
2325 #define PXP2_REG_RQ_CDU_ENDIAN_M                                 0x1201a0
2326 #define PXP2_REG_RQ_CDU_FIRST_ILT                                0x12061c
2327 #define PXP2_REG_RQ_CDU_LAST_ILT                                 0x120620
2328 /* [RW 3] page size in L2P table for CDU module; -4k; -8k; -16k; -32k; -64k;
2329    -128k */
2330 #define PXP2_REG_RQ_CDU_P_SIZE                                   0x120018
2331 /* [R 1] 1' indicates that the requester has finished its internal
2332    configuration */
2333 #define PXP2_REG_RQ_CFG_DONE                                     0x1201b4
2334 /* [RW 2] Endian mode for debug */
2335 #define PXP2_REG_RQ_DBG_ENDIAN_M                                 0x1201a4
2336 /* [RW 1] When '1'; requests will enter input buffers but wont get out
2337    towards the glue */
2338 #define PXP2_REG_RQ_DISABLE_INPUTS                               0x120330
2339 /* [RW 1] 1 - SR will be aligned by 64B; 0 - SR will be aligned by 8B */
2340 #define PXP2_REG_RQ_DRAM_ALIGN                                   0x1205b0
2341 /* [RW 1] If 1 ILT failiue will not result in ELT access; An interrupt will
2342    be asserted */
2343 #define PXP2_REG_RQ_ELT_DISABLE                                  0x12066c
2344 /* [RW 2] Endian mode for hc */
2345 #define PXP2_REG_RQ_HC_ENDIAN_M                                  0x1201a8
2346 /* [RW 1] when '0' ILT logic will work as in A0; otherwise B0; for back
2347    compatibility needs; Note that different registers are used per mode */
2348 #define PXP2_REG_RQ_ILT_MODE                                     0x1205b4
2349 /* [WB 53] Onchip address table */
2350 #define PXP2_REG_RQ_ONCHIP_AT                                    0x122000
2351 /* [WB 53] Onchip address table - B0 */
2352 #define PXP2_REG_RQ_ONCHIP_AT_B0                                 0x128000
2353 /* [RW 13] Pending read limiter threshold; in Dwords */
2354 #define PXP2_REG_RQ_PDR_LIMIT                                    0x12033c
2355 /* [RW 2] Endian mode for qm */
2356 #define PXP2_REG_RQ_QM_ENDIAN_M                                  0x120194
2357 #define PXP2_REG_RQ_QM_FIRST_ILT                                 0x120634
2358 #define PXP2_REG_RQ_QM_LAST_ILT                                  0x120638
2359 /* [RW 3] page size in L2P table for QM module; -4k; -8k; -16k; -32k; -64k;
2360    -128k */
2361 #define PXP2_REG_RQ_QM_P_SIZE                                    0x120050
2362 /* [RW 1] 1' indicates that the RBC has finished configuring the PSWRQ */
2363 #define PXP2_REG_RQ_RBC_DONE                                     0x1201b0
2364 /* [RW 3] Max burst size filed for read requests port 0; 000 - 128B;
2365    001:256B; 010: 512B; 11:1K:100:2K; 01:4K */
2366 #define PXP2_REG_RQ_RD_MBS0                                      0x120160
2367 /* [RW 3] Max burst size filed for read requests port 1; 000 - 128B;
2368    001:256B; 010: 512B; 11:1K:100:2K; 01:4K */
2369 #define PXP2_REG_RQ_RD_MBS1                                      0x120168
2370 /* [RW 2] Endian mode for src */
2371 #define PXP2_REG_RQ_SRC_ENDIAN_M                                 0x12019c
2372 #define PXP2_REG_RQ_SRC_FIRST_ILT                                0x12063c
2373 #define PXP2_REG_RQ_SRC_LAST_ILT                                 0x120640
2374 /* [RW 3] page size in L2P table for SRC module; -4k; -8k; -16k; -32k; -64k;
2375    -128k */
2376 #define PXP2_REG_RQ_SRC_P_SIZE                                   0x12006c
2377 /* [RW 2] Endian mode for tm */
2378 #define PXP2_REG_RQ_TM_ENDIAN_M                                  0x120198
2379 #define PXP2_REG_RQ_TM_FIRST_ILT                                 0x120644
2380 #define PXP2_REG_RQ_TM_LAST_ILT                                  0x120648
2381 /* [RW 3] page size in L2P table for TM module; -4k; -8k; -16k; -32k; -64k;
2382    -128k */
2383 #define PXP2_REG_RQ_TM_P_SIZE                                    0x120034
2384 /* [R 5] Number of entries in the ufifo; his fifo has l2p completions */
2385 #define PXP2_REG_RQ_UFIFO_NUM_OF_ENTRY                           0x12080c
2386 /* [RW 18] external first_mem_addr field in L2P table for USDM module port 0 */
2387 #define PXP2_REG_RQ_USDM0_EFIRST_MEM_ADDR                        0x120094
2388 /* [R 8] Number of entries occupied by vq 0 in pswrq memory */
2389 #define PXP2_REG_RQ_VQ0_ENTRY_CNT                                0x120810
2390 /* [R 8] Number of entries occupied by vq 10 in pswrq memory */
2391 #define PXP2_REG_RQ_VQ10_ENTRY_CNT                               0x120818
2392 /* [R 8] Number of entries occupied by vq 11 in pswrq memory */
2393 #define PXP2_REG_RQ_VQ11_ENTRY_CNT                               0x120820
2394 /* [R 8] Number of entries occupied by vq 12 in pswrq memory */
2395 #define PXP2_REG_RQ_VQ12_ENTRY_CNT                               0x120828
2396 /* [R 8] Number of entries occupied by vq 13 in pswrq memory */
2397 #define PXP2_REG_RQ_VQ13_ENTRY_CNT                               0x120830
2398 /* [R 8] Number of entries occupied by vq 14 in pswrq memory */
2399 #define PXP2_REG_RQ_VQ14_ENTRY_CNT                               0x120838
2400 /* [R 8] Number of entries occupied by vq 15 in pswrq memory */
2401 #define PXP2_REG_RQ_VQ15_ENTRY_CNT                               0x120840
2402 /* [R 8] Number of entries occupied by vq 16 in pswrq memory */
2403 #define PXP2_REG_RQ_VQ16_ENTRY_CNT                               0x120848
2404 /* [R 8] Number of entries occupied by vq 17 in pswrq memory */
2405 #define PXP2_REG_RQ_VQ17_ENTRY_CNT                               0x120850
2406 /* [R 8] Number of entries occupied by vq 18 in pswrq memory */
2407 #define PXP2_REG_RQ_VQ18_ENTRY_CNT                               0x120858
2408 /* [R 8] Number of entries occupied by vq 19 in pswrq memory */
2409 #define PXP2_REG_RQ_VQ19_ENTRY_CNT                               0x120860
2410 /* [R 8] Number of entries occupied by vq 1 in pswrq memory */
2411 #define PXP2_REG_RQ_VQ1_ENTRY_CNT                                0x120868
2412 /* [R 8] Number of entries occupied by vq 20 in pswrq memory */
2413 #define PXP2_REG_RQ_VQ20_ENTRY_CNT                               0x120870
2414 /* [R 8] Number of entries occupied by vq 21 in pswrq memory */
2415 #define PXP2_REG_RQ_VQ21_ENTRY_CNT                               0x120878
2416 /* [R 8] Number of entries occupied by vq 22 in pswrq memory */
2417 #define PXP2_REG_RQ_VQ22_ENTRY_CNT                               0x120880
2418 /* [R 8] Number of entries occupied by vq 23 in pswrq memory */
2419 #define PXP2_REG_RQ_VQ23_ENTRY_CNT                               0x120888
2420 /* [R 8] Number of entries occupied by vq 24 in pswrq memory */
2421 #define PXP2_REG_RQ_VQ24_ENTRY_CNT                               0x120890
2422 /* [R 8] Number of entries occupied by vq 25 in pswrq memory */
2423 #define PXP2_REG_RQ_VQ25_ENTRY_CNT                               0x120898
2424 /* [R 8] Number of entries occupied by vq 26 in pswrq memory */
2425 #define PXP2_REG_RQ_VQ26_ENTRY_CNT                               0x1208a0
2426 /* [R 8] Number of entries occupied by vq 27 in pswrq memory */
2427 #define PXP2_REG_RQ_VQ27_ENTRY_CNT                               0x1208a8
2428 /* [R 8] Number of entries occupied by vq 28 in pswrq memory */
2429 #define PXP2_REG_RQ_VQ28_ENTRY_CNT                               0x1208b0
2430 /* [R 8] Number of entries occupied by vq 29 in pswrq memory */
2431 #define PXP2_REG_RQ_VQ29_ENTRY_CNT                               0x1208b8
2432 /* [R 8] Number of entries occupied by vq 2 in pswrq memory */
2433 #define PXP2_REG_RQ_VQ2_ENTRY_CNT                                0x1208c0
2434 /* [R 8] Number of entries occupied by vq 30 in pswrq memory */
2435 #define PXP2_REG_RQ_VQ30_ENTRY_CNT                               0x1208c8
2436 /* [R 8] Number of entries occupied by vq 31 in pswrq memory */
2437 #define PXP2_REG_RQ_VQ31_ENTRY_CNT                               0x1208d0
2438 /* [R 8] Number of entries occupied by vq 3 in pswrq memory */
2439 #define PXP2_REG_RQ_VQ3_ENTRY_CNT                                0x1208d8
2440 /* [R 8] Number of entries occupied by vq 4 in pswrq memory */
2441 #define PXP2_REG_RQ_VQ4_ENTRY_CNT                                0x1208e0
2442 /* [R 8] Number of entries occupied by vq 5 in pswrq memory */
2443 #define PXP2_REG_RQ_VQ5_ENTRY_CNT                                0x1208e8
2444 /* [R 8] Number of entries occupied by vq 6 in pswrq memory */
2445 #define PXP2_REG_RQ_VQ6_ENTRY_CNT                                0x1208f0
2446 /* [R 8] Number of entries occupied by vq 7 in pswrq memory */
2447 #define PXP2_REG_RQ_VQ7_ENTRY_CNT                                0x1208f8
2448 /* [R 8] Number of entries occupied by vq 8 in pswrq memory */
2449 #define PXP2_REG_RQ_VQ8_ENTRY_CNT                                0x120900
2450 /* [R 8] Number of entries occupied by vq 9 in pswrq memory */
2451 #define PXP2_REG_RQ_VQ9_ENTRY_CNT                                0x120908
2452 /* [RW 3] Max burst size filed for write requests port 0; 000 - 128B;
2453    001:256B; 010: 512B; */
2454 #define PXP2_REG_RQ_WR_MBS0                                      0x12015c
2455 /* [RW 3] Max burst size filed for write requests port 1; 000 - 128B;
2456    001:256B; 010: 512B; */
2457 #define PXP2_REG_RQ_WR_MBS1                                      0x120164
2458 /* [RW 2] 0 - 128B;  - 256B;  - 512B;  - 1024B; when the payload in the
2459    buffer reaches this number has_payload will be asserted */
2460 #define PXP2_REG_WR_CDU_MPS                                      0x1205f0
2461 /* [RW 2] 0 - 128B;  - 256B;  - 512B;  - 1024B; when the payload in the
2462    buffer reaches this number has_payload will be asserted */
2463 #define PXP2_REG_WR_CSDM_MPS                                     0x1205d0
2464 /* [RW 2] 0 - 128B;  - 256B;  - 512B;  - 1024B; when the payload in the
2465    buffer reaches this number has_payload will be asserted */
2466 #define PXP2_REG_WR_DBG_MPS                                      0x1205e8
2467 /* [RW 2] 0 - 128B;  - 256B;  - 512B;  - 1024B; when the payload in the
2468    buffer reaches this number has_payload will be asserted */
2469 #define PXP2_REG_WR_DMAE_MPS                                     0x1205ec
2470 /* [RW 10] if Number of entries in dmae fifo will be higher than this
2471    threshold then has_payload indication will be asserted; the default value
2472    should be equal to &gt;  write MBS size! */
2473 #define PXP2_REG_WR_DMAE_TH                                      0x120368
2474 /* [RW 2] 0 - 128B;  - 256B;  - 512B;  - 1024B; when the payload in the
2475    buffer reaches this number has_payload will be asserted */
2476 #define PXP2_REG_WR_HC_MPS                                       0x1205c8
2477 /* [RW 2] 0 - 128B;  - 256B;  - 512B;  - 1024B; when the payload in the
2478    buffer reaches this number has_payload will be asserted */
2479 #define PXP2_REG_WR_QM_MPS                                       0x1205dc
2480 /* [RW 1] 0 - working in A0 mode;  - working in B0 mode */
2481 #define PXP2_REG_WR_REV_MODE                                     0x120670
2482 /* [RW 2] 0 - 128B;  - 256B;  - 512B;  - 1024B; when the payload in the
2483    buffer reaches this number has_payload will be asserted */
2484 #define PXP2_REG_WR_SRC_MPS                                      0x1205e4
2485 /* [RW 2] 0 - 128B;  - 256B;  - 512B;  - 1024B; when the payload in the
2486    buffer reaches this number has_payload will be asserted */
2487 #define PXP2_REG_WR_TM_MPS                                       0x1205e0
2488 /* [RW 2] 0 - 128B;  - 256B;  - 512B;  - 1024B; when the payload in the
2489    buffer reaches this number has_payload will be asserted */
2490 #define PXP2_REG_WR_TSDM_MPS                                     0x1205d4
2491 /* [RW 10] if Number of entries in usdmdp fifo will be higher than this
2492    threshold then has_payload indication will be asserted; the default value
2493    should be equal to &gt;  write MBS size! */
2494 #define PXP2_REG_WR_USDMDP_TH                                    0x120348
2495 /* [RW 2] 0 - 128B;  - 256B;  - 512B;  - 1024B; when the payload in the
2496    buffer reaches this number has_payload will be asserted */
2497 #define PXP2_REG_WR_USDM_MPS                                     0x1205cc
2498 /* [RW 2] 0 - 128B;  - 256B;  - 512B;  - 1024B; when the payload in the
2499    buffer reaches this number has_payload will be asserted */
2500 #define PXP2_REG_WR_XSDM_MPS                                     0x1205d8
2501 /* [R 1] debug only: Indication if PSWHST arbiter is idle */
2502 #define PXP_REG_HST_ARB_IS_IDLE                                  0x103004
2503 /* [R 8] debug only: A bit mask for all PSWHST arbiter clients. '1' means
2504    this client is waiting for the arbiter. */
2505 #define PXP_REG_HST_CLIENTS_WAITING_TO_ARB                       0x103008
2506 /* [R 1] debug only: '1' means this PSWHST is discarding doorbells. This bit
2507    should update accoring to 'hst_discard_doorbells' register when the state
2508    machine is idle */
2509 #define PXP_REG_HST_DISCARD_DOORBELLS_STATUS                     0x1030a0
2510 /* [R 6] debug only: A bit mask for all PSWHST internal write clients. '1'
2511    means this PSWHST is discarding inputs from this client. Each bit should
2512    update accoring to 'hst_discard_internal_writes' register when the state
2513    machine is idle. */
2514 #define PXP_REG_HST_DISCARD_INTERNAL_WRITES_STATUS               0x10309c
2515 /* [WB 160] Used for initialization of the inbound interrupts memory */
2516 #define PXP_REG_HST_INBOUND_INT                                  0x103800
2517 /* [RW 32] Interrupt mask register #0 read/write */
2518 #define PXP_REG_PXP_INT_MASK_0                                   0x103074
2519 #define PXP_REG_PXP_INT_MASK_1                                   0x103084
2520 /* [R 32] Interrupt register #0 read */
2521 #define PXP_REG_PXP_INT_STS_0                                    0x103068
2522 #define PXP_REG_PXP_INT_STS_1                                    0x103078
2523 /* [RC 32] Interrupt register #0 read clear */
2524 #define PXP_REG_PXP_INT_STS_CLR_0                                0x10306c
2525 /* [RW 26] Parity mask register #0 read/write */
2526 #define PXP_REG_PXP_PRTY_MASK                                    0x103094
2527 /* [R 26] Parity register #0 read */
2528 #define PXP_REG_PXP_PRTY_STS                                     0x103088
2529 /* [RW 4] The activity counter initial increment value sent in the load
2530    request */
2531 #define QM_REG_ACTCTRINITVAL_0                                   0x168040
2532 #define QM_REG_ACTCTRINITVAL_1                                   0x168044
2533 #define QM_REG_ACTCTRINITVAL_2                                   0x168048
2534 #define QM_REG_ACTCTRINITVAL_3                                   0x16804c
2535 /* [RW 32] The base logical address (in bytes) of each physical queue. The
2536    index I represents the physical queue number. The 12 lsbs are ignore and
2537    considered zero so practically there are only 20 bits in this register;
2538    queues 63-0 */
2539 #define QM_REG_BASEADDR                                          0x168900
2540 /* [RW 32] The base logical address (in bytes) of each physical queue. The
2541    index I represents the physical queue number. The 12 lsbs are ignore and
2542    considered zero so practically there are only 20 bits in this register;
2543    queues 127-64 */
2544 #define QM_REG_BASEADDR_EXT_A                                    0x16e100
2545 /* [RW 16] The byte credit cost for each task. This value is for both ports */
2546 #define QM_REG_BYTECRDCOST                                       0x168234
2547 /* [RW 16] The initial byte credit value for both ports. */
2548 #define QM_REG_BYTECRDINITVAL                                    0x168238
2549 /* [RW 32] A bit per physical queue. If the bit is cleared then the physical
2550    queue uses port 0 else it uses port 1; queues 31-0 */
2551 #define QM_REG_BYTECRDPORT_LSB                                   0x168228
2552 /* [RW 32] A bit per physical queue. If the bit is cleared then the physical
2553    queue uses port 0 else it uses port 1; queues 95-64 */
2554 #define QM_REG_BYTECRDPORT_LSB_EXT_A                             0x16e520
2555 /* [RW 32] A bit per physical queue. If the bit is cleared then the physical
2556    queue uses port 0 else it uses port 1; queues 63-32 */
2557 #define QM_REG_BYTECRDPORT_MSB                                   0x168224
2558 /* [RW 32] A bit per physical queue. If the bit is cleared then the physical
2559    queue uses port 0 else it uses port 1; queues 127-96 */
2560 #define QM_REG_BYTECRDPORT_MSB_EXT_A                             0x16e51c
2561 /* [RW 16] The byte credit value that if above the QM is considered almost
2562    full */
2563 #define QM_REG_BYTECREDITAFULLTHR                                0x168094
2564 /* [RW 4] The initial credit for interface */
2565 #define QM_REG_CMINITCRD_0                                       0x1680cc
2566 #define QM_REG_CMINITCRD_1                                       0x1680d0
2567 #define QM_REG_CMINITCRD_2                                       0x1680d4
2568 #define QM_REG_CMINITCRD_3                                       0x1680d8
2569 #define QM_REG_CMINITCRD_4                                       0x1680dc
2570 #define QM_REG_CMINITCRD_5                                       0x1680e0
2571 #define QM_REG_CMINITCRD_6                                       0x1680e4
2572 #define QM_REG_CMINITCRD_7                                       0x1680e8
2573 /* [RW 8] A mask bit per CM interface. If this bit is 0 then this interface
2574    is masked */
2575 #define QM_REG_CMINTEN                                           0x1680ec
2576 /* [RW 12] A bit vector which indicates which one of the queues are tied to
2577    interface 0 */
2578 #define QM_REG_CMINTVOQMASK_0                                    0x1681f4
2579 #define QM_REG_CMINTVOQMASK_1                                    0x1681f8
2580 #define QM_REG_CMINTVOQMASK_2                                    0x1681fc
2581 #define QM_REG_CMINTVOQMASK_3                                    0x168200
2582 #define QM_REG_CMINTVOQMASK_4                                    0x168204
2583 #define QM_REG_CMINTVOQMASK_5                                    0x168208
2584 #define QM_REG_CMINTVOQMASK_6                                    0x16820c
2585 #define QM_REG_CMINTVOQMASK_7                                    0x168210
2586 /* [RW 20] The number of connections divided by 16 which dictates the size
2587    of each queue which belongs to even function number. */
2588 #define QM_REG_CONNNUM_0                                         0x168020
2589 /* [R 6] Keep the fill level of the fifo from write client 4 */
2590 #define QM_REG_CQM_WRC_FIFOLVL                                   0x168018
2591 /* [RW 8] The context regions sent in the CFC load request */
2592 #define QM_REG_CTXREG_0                                          0x168030
2593 #define QM_REG_CTXREG_1                                          0x168034
2594 #define QM_REG_CTXREG_2                                          0x168038
2595 #define QM_REG_CTXREG_3                                          0x16803c
2596 /* [RW 12] The VOQ mask used to select the VOQs which needs to be full for
2597    bypass enable */
2598 #define QM_REG_ENBYPVOQMASK                                      0x16823c
2599 /* [RW 32] A bit mask per each physical queue. If a bit is set then the
2600    physical queue uses the byte credit; queues 31-0 */
2601 #define QM_REG_ENBYTECRD_LSB                                     0x168220
2602 /* [RW 32] A bit mask per each physical queue. If a bit is set then the
2603    physical queue uses the byte credit; queues 95-64 */
2604 #define QM_REG_ENBYTECRD_LSB_EXT_A                               0x16e518
2605 /* [RW 32] A bit mask per each physical queue. If a bit is set then the
2606    physical queue uses the byte credit; queues 63-32 */
2607 #define QM_REG_ENBYTECRD_MSB                                     0x16821c
2608 /* [RW 32] A bit mask per each physical queue. If a bit is set then the
2609    physical queue uses the byte credit; queues 127-96 */
2610 #define QM_REG_ENBYTECRD_MSB_EXT_A                               0x16e514
2611 /* [RW 4] If cleared then the secondary interface will not be served by the
2612    RR arbiter */
2613 #define QM_REG_ENSEC                                             0x1680f0
2614 /* [RW 32] NA */
2615 #define QM_REG_FUNCNUMSEL_LSB                                    0x168230
2616 /* [RW 32] NA */
2617 #define QM_REG_FUNCNUMSEL_MSB                                    0x16822c
2618 /* [RW 32] A mask register to mask the Almost empty signals which will not
2619    be use for the almost empty indication to the HW block; queues 31:0 */
2620 #define QM_REG_HWAEMPTYMASK_LSB                                  0x168218
2621 /* [RW 32] A mask register to mask the Almost empty signals which will not
2622    be use for the almost empty indication to the HW block; queues 95-64 */
2623 #define QM_REG_HWAEMPTYMASK_LSB_EXT_A                            0x16e510
2624 /* [RW 32] A mask register to mask the Almost empty signals which will not
2625    be use for the almost empty indication to the HW block; queues 63:32 */
2626 #define QM_REG_HWAEMPTYMASK_MSB                                  0x168214
2627 /* [RW 32] A mask register to mask the Almost empty signals which will not
2628    be use for the almost empty indication to the HW block; queues 127-96 */
2629 #define QM_REG_HWAEMPTYMASK_MSB_EXT_A                            0x16e50c
2630 /* [RW 4] The number of outstanding request to CFC */
2631 #define QM_REG_OUTLDREQ                                          0x168804
2632 /* [RC 1] A flag to indicate that overflow error occurred in one of the
2633    queues. */
2634 #define QM_REG_OVFERROR                                          0x16805c
2635 /* [RC 7] the Q were the qverflow occurs */
2636 #define QM_REG_OVFQNUM                                           0x168058
2637 /* [R 16] Pause state for physical queues 15-0 */
2638 #define QM_REG_PAUSESTATE0                                       0x168410
2639 /* [R 16] Pause state for physical queues 31-16 */
2640 #define QM_REG_PAUSESTATE1                                       0x168414
2641 /* [R 16] Pause state for physical queues 47-32 */
2642 #define QM_REG_PAUSESTATE2                                       0x16e684
2643 /* [R 16] Pause state for physical queues 63-48 */
2644 #define QM_REG_PAUSESTATE3                                       0x16e688
2645 /* [R 16] Pause state for physical queues 79-64 */
2646 #define QM_REG_PAUSESTATE4                                       0x16e68c
2647 /* [R 16] Pause state for physical queues 95-80 */
2648 #define QM_REG_PAUSESTATE5                                       0x16e690
2649 /* [R 16] Pause state for physical queues 111-96 */
2650 #define QM_REG_PAUSESTATE6                                       0x16e694
2651 /* [R 16] Pause state for physical queues 127-112 */
2652 #define QM_REG_PAUSESTATE7                                       0x16e698
2653 /* [RW 2] The PCI attributes field used in the PCI request. */
2654 #define QM_REG_PCIREQAT                                          0x168054
2655 /* [R 16] The byte credit of port 0 */
2656 #define QM_REG_PORT0BYTECRD                                      0x168300
2657 /* [R 16] The byte credit of port 1 */
2658 #define QM_REG_PORT1BYTECRD                                      0x168304
2659 /* [RW 3] pci function number of queues 15-0 */
2660 #define QM_REG_PQ2PCIFUNC_0                                      0x16e6bc
2661 #define QM_REG_PQ2PCIFUNC_1                                      0x16e6c0
2662 #define QM_REG_PQ2PCIFUNC_2                                      0x16e6c4
2663 #define QM_REG_PQ2PCIFUNC_3                                      0x16e6c8
2664 #define QM_REG_PQ2PCIFUNC_4                                      0x16e6cc
2665 #define QM_REG_PQ2PCIFUNC_5                                      0x16e6d0
2666 #define QM_REG_PQ2PCIFUNC_6                                      0x16e6d4
2667 #define QM_REG_PQ2PCIFUNC_7                                      0x16e6d8
2668 /* [WB 54] Pointer Table Memory for queues 63-0; The mapping is as follow:
2669    ptrtbl[53:30] read pointer; ptrtbl[29:6] write pointer; ptrtbl[5:4] read
2670    bank0; ptrtbl[3:2] read bank 1; ptrtbl[1:0] write bank; */
2671 #define QM_REG_PTRTBL                                            0x168a00
2672 /* [WB 54] Pointer Table Memory for queues 127-64; The mapping is as follow:
2673    ptrtbl[53:30] read pointer; ptrtbl[29:6] write pointer; ptrtbl[5:4] read
2674    bank0; ptrtbl[3:2] read bank 1; ptrtbl[1:0] write bank; */
2675 #define QM_REG_PTRTBL_EXT_A                                      0x16e200
2676 /* [RW 2] Interrupt mask register #0 read/write */
2677 #define QM_REG_QM_INT_MASK                                       0x168444
2678 /* [R 2] Interrupt register #0 read */
2679 #define QM_REG_QM_INT_STS                                        0x168438
2680 /* [RW 12] Parity mask register #0 read/write */
2681 #define QM_REG_QM_PRTY_MASK                                      0x168454
2682 /* [R 12] Parity register #0 read */
2683 #define QM_REG_QM_PRTY_STS                                       0x168448
2684 /* [R 32] Current queues in pipeline: Queues from 32 to 63 */
2685 #define QM_REG_QSTATUS_HIGH                                      0x16802c
2686 /* [R 32] Current queues in pipeline: Queues from 96 to 127 */
2687 #define QM_REG_QSTATUS_HIGH_EXT_A                                0x16e408
2688 /* [R 32] Current queues in pipeline: Queues from 0 to 31 */
2689 #define QM_REG_QSTATUS_LOW                                       0x168028
2690 /* [R 32] Current queues in pipeline: Queues from 64 to 95 */
2691 #define QM_REG_QSTATUS_LOW_EXT_A                                 0x16e404
2692 /* [R 24] The number of tasks queued for each queue; queues 63-0 */
2693 #define QM_REG_QTASKCTR_0                                        0x168308
2694 /* [R 24] The number of tasks queued for each queue; queues 127-64 */
2695 #define QM_REG_QTASKCTR_EXT_A_0                                  0x16e584
2696 /* [RW 4] Queue tied to VOQ */
2697 #define QM_REG_QVOQIDX_0                                         0x1680f4
2698 #define QM_REG_QVOQIDX_10                                        0x16811c
2699 #define QM_REG_QVOQIDX_100                                       0x16e49c
2700 #define QM_REG_QVOQIDX_101                                       0x16e4a0
2701 #define QM_REG_QVOQIDX_102                                       0x16e4a4
2702 #define QM_REG_QVOQIDX_103                                       0x16e4a8
2703 #define QM_REG_QVOQIDX_104                                       0x16e4ac
2704 #define QM_REG_QVOQIDX_105                                       0x16e4b0
2705 #define QM_REG_QVOQIDX_106                                       0x16e4b4
2706 #define QM_REG_QVOQIDX_107                                       0x16e4b8
2707 #define QM_REG_QVOQIDX_108                                       0x16e4bc
2708 #define QM_REG_QVOQIDX_109                                       0x16e4c0
2709 #define QM_REG_QVOQIDX_100                                       0x16e49c
2710 #define QM_REG_QVOQIDX_101                                       0x16e4a0
2711 #define QM_REG_QVOQIDX_102                                       0x16e4a4
2712 #define QM_REG_QVOQIDX_103                                       0x16e4a8
2713 #define QM_REG_QVOQIDX_104                                       0x16e4ac
2714 #define QM_REG_QVOQIDX_105                                       0x16e4b0
2715 #define QM_REG_QVOQIDX_106                                       0x16e4b4
2716 #define QM_REG_QVOQIDX_107                                       0x16e4b8
2717 #define QM_REG_QVOQIDX_108                                       0x16e4bc
2718 #define QM_REG_QVOQIDX_109                                       0x16e4c0
2719 #define QM_REG_QVOQIDX_11                                        0x168120
2720 #define QM_REG_QVOQIDX_110                                       0x16e4c4
2721 #define QM_REG_QVOQIDX_111                                       0x16e4c8
2722 #define QM_REG_QVOQIDX_112                                       0x16e4cc
2723 #define QM_REG_QVOQIDX_113                                       0x16e4d0
2724 #define QM_REG_QVOQIDX_114                                       0x16e4d4
2725 #define QM_REG_QVOQIDX_115                                       0x16e4d8
2726 #define QM_REG_QVOQIDX_116                                       0x16e4dc
2727 #define QM_REG_QVOQIDX_117                                       0x16e4e0
2728 #define QM_REG_QVOQIDX_118                                       0x16e4e4
2729 #define QM_REG_QVOQIDX_119                                       0x16e4e8
2730 #define QM_REG_QVOQIDX_110                                       0x16e4c4
2731 #define QM_REG_QVOQIDX_111                                       0x16e4c8
2732 #define QM_REG_QVOQIDX_112                                       0x16e4cc
2733 #define QM_REG_QVOQIDX_113                                       0x16e4d0
2734 #define QM_REG_QVOQIDX_114                                       0x16e4d4
2735 #define QM_REG_QVOQIDX_115                                       0x16e4d8
2736 #define QM_REG_QVOQIDX_116                                       0x16e4dc
2737 #define QM_REG_QVOQIDX_117                                       0x16e4e0
2738 #define QM_REG_QVOQIDX_118                                       0x16e4e4
2739 #define QM_REG_QVOQIDX_119                                       0x16e4e8
2740 #define QM_REG_QVOQIDX_12                                        0x168124
2741 #define QM_REG_QVOQIDX_120                                       0x16e4ec
2742 #define QM_REG_QVOQIDX_121                                       0x16e4f0
2743 #define QM_REG_QVOQIDX_122                                       0x16e4f4
2744 #define QM_REG_QVOQIDX_123                                       0x16e4f8
2745 #define QM_REG_QVOQIDX_124                                       0x16e4fc
2746 #define QM_REG_QVOQIDX_125                                       0x16e500
2747 #define QM_REG_QVOQIDX_126                                       0x16e504
2748 #define QM_REG_QVOQIDX_127                                       0x16e508
2749 #define QM_REG_QVOQIDX_120                                       0x16e4ec
2750 #define QM_REG_QVOQIDX_121                                       0x16e4f0
2751 #define QM_REG_QVOQIDX_122                                       0x16e4f4
2752 #define QM_REG_QVOQIDX_123                                       0x16e4f8
2753 #define QM_REG_QVOQIDX_124                                       0x16e4fc
2754 #define QM_REG_QVOQIDX_125                                       0x16e500
2755 #define QM_REG_QVOQIDX_126                                       0x16e504
2756 #define QM_REG_QVOQIDX_127                                       0x16e508
2757 #define QM_REG_QVOQIDX_13                                        0x168128
2758 #define QM_REG_QVOQIDX_14                                        0x16812c
2759 #define QM_REG_QVOQIDX_15                                        0x168130
2760 #define QM_REG_QVOQIDX_16                                        0x168134
2761 #define QM_REG_QVOQIDX_17                                        0x168138
2762 #define QM_REG_QVOQIDX_21                                        0x168148
2763 #define QM_REG_QVOQIDX_22                                        0x16814c
2764 #define QM_REG_QVOQIDX_23                                        0x168150
2765 #define QM_REG_QVOQIDX_24                                        0x168154
2766 #define QM_REG_QVOQIDX_25                                        0x168158
2767 #define QM_REG_QVOQIDX_26                                        0x16815c
2768 #define QM_REG_QVOQIDX_27                                        0x168160
2769 #define QM_REG_QVOQIDX_28                                        0x168164
2770 #define QM_REG_QVOQIDX_29                                        0x168168
2771 #define QM_REG_QVOQIDX_30                                        0x16816c
2772 #define QM_REG_QVOQIDX_31                                        0x168170
2773 #define QM_REG_QVOQIDX_32                                        0x168174
2774 #define QM_REG_QVOQIDX_33                                        0x168178
2775 #define QM_REG_QVOQIDX_34                                        0x16817c
2776 #define QM_REG_QVOQIDX_35                                        0x168180
2777 #define QM_REG_QVOQIDX_36                                        0x168184
2778 #define QM_REG_QVOQIDX_37                                        0x168188
2779 #define QM_REG_QVOQIDX_38                                        0x16818c
2780 #define QM_REG_QVOQIDX_39                                        0x168190
2781 #define QM_REG_QVOQIDX_40                                        0x168194
2782 #define QM_REG_QVOQIDX_41                                        0x168198
2783 #define QM_REG_QVOQIDX_42                                        0x16819c
2784 #define QM_REG_QVOQIDX_43                                        0x1681a0
2785 #define QM_REG_QVOQIDX_44                                        0x1681a4
2786 #define QM_REG_QVOQIDX_45                                        0x1681a8
2787 #define QM_REG_QVOQIDX_46                                        0x1681ac
2788 #define QM_REG_QVOQIDX_47                                        0x1681b0
2789 #define QM_REG_QVOQIDX_48                                        0x1681b4
2790 #define QM_REG_QVOQIDX_49                                        0x1681b8
2791 #define QM_REG_QVOQIDX_5                                         0x168108
2792 #define QM_REG_QVOQIDX_50                                        0x1681bc
2793 #define QM_REG_QVOQIDX_51                                        0x1681c0
2794 #define QM_REG_QVOQIDX_52                                        0x1681c4
2795 #define QM_REG_QVOQIDX_53                                        0x1681c8
2796 #define QM_REG_QVOQIDX_54                                        0x1681cc
2797 #define QM_REG_QVOQIDX_55                                        0x1681d0
2798 #define QM_REG_QVOQIDX_56                                        0x1681d4
2799 #define QM_REG_QVOQIDX_57                                        0x1681d8
2800 #define QM_REG_QVOQIDX_58                                        0x1681dc
2801 #define QM_REG_QVOQIDX_59                                        0x1681e0
2802 #define QM_REG_QVOQIDX_50                                        0x1681bc
2803 #define QM_REG_QVOQIDX_51                                        0x1681c0
2804 #define QM_REG_QVOQIDX_52                                        0x1681c4
2805 #define QM_REG_QVOQIDX_53                                        0x1681c8
2806 #define QM_REG_QVOQIDX_54                                        0x1681cc
2807 #define QM_REG_QVOQIDX_55                                        0x1681d0
2808 #define QM_REG_QVOQIDX_56                                        0x1681d4
2809 #define QM_REG_QVOQIDX_57                                        0x1681d8
2810 #define QM_REG_QVOQIDX_58                                        0x1681dc
2811 #define QM_REG_QVOQIDX_59                                        0x1681e0
2812 #define QM_REG_QVOQIDX_6                                         0x16810c
2813 #define QM_REG_QVOQIDX_60                                        0x1681e4
2814 #define QM_REG_QVOQIDX_61                                        0x1681e8
2815 #define QM_REG_QVOQIDX_62                                        0x1681ec
2816 #define QM_REG_QVOQIDX_63                                        0x1681f0
2817 #define QM_REG_QVOQIDX_64                                        0x16e40c
2818 #define QM_REG_QVOQIDX_65                                        0x16e410
2819 #define QM_REG_QVOQIDX_66                                        0x16e414
2820 #define QM_REG_QVOQIDX_67                                        0x16e418
2821 #define QM_REG_QVOQIDX_68                                        0x16e41c
2822 #define QM_REG_QVOQIDX_69                                        0x16e420
2823 #define QM_REG_QVOQIDX_60                                        0x1681e4
2824 #define QM_REG_QVOQIDX_61                                        0x1681e8
2825 #define QM_REG_QVOQIDX_62                                        0x1681ec
2826 #define QM_REG_QVOQIDX_63                                        0x1681f0
2827 #define QM_REG_QVOQIDX_64                                        0x16e40c
2828 #define QM_REG_QVOQIDX_65                                        0x16e410
2829 #define QM_REG_QVOQIDX_69                                        0x16e420
2830 #define QM_REG_QVOQIDX_7                                         0x168110
2831 #define QM_REG_QVOQIDX_70                                        0x16e424
2832 #define QM_REG_QVOQIDX_71                                        0x16e428
2833 #define QM_REG_QVOQIDX_72                                        0x16e42c
2834 #define QM_REG_QVOQIDX_73                                        0x16e430
2835 #define QM_REG_QVOQIDX_74                                        0x16e434
2836 #define QM_REG_QVOQIDX_75                                        0x16e438
2837 #define QM_REG_QVOQIDX_76                                        0x16e43c
2838 #define QM_REG_QVOQIDX_77                                        0x16e440
2839 #define QM_REG_QVOQIDX_78                                        0x16e444
2840 #define QM_REG_QVOQIDX_79                                        0x16e448
2841 #define QM_REG_QVOQIDX_70                                        0x16e424
2842 #define QM_REG_QVOQIDX_71                                        0x16e428
2843 #define QM_REG_QVOQIDX_72                                        0x16e42c
2844 #define QM_REG_QVOQIDX_73                                        0x16e430
2845 #define QM_REG_QVOQIDX_74                                        0x16e434
2846 #define QM_REG_QVOQIDX_75                                        0x16e438
2847 #define QM_REG_QVOQIDX_76                                        0x16e43c
2848 #define QM_REG_QVOQIDX_77                                        0x16e440
2849 #define QM_REG_QVOQIDX_78                                        0x16e444
2850 #define QM_REG_QVOQIDX_79                                        0x16e448
2851 #define QM_REG_QVOQIDX_8                                         0x168114
2852 #define QM_REG_QVOQIDX_80                                        0x16e44c
2853 #define QM_REG_QVOQIDX_81                                        0x16e450
2854 #define QM_REG_QVOQIDX_82                                        0x16e454
2855 #define QM_REG_QVOQIDX_83                                        0x16e458
2856 #define QM_REG_QVOQIDX_84                                        0x16e45c
2857 #define QM_REG_QVOQIDX_85                                        0x16e460
2858 #define QM_REG_QVOQIDX_86                                        0x16e464
2859 #define QM_REG_QVOQIDX_87                                        0x16e468
2860 #define QM_REG_QVOQIDX_88                                        0x16e46c
2861 #define QM_REG_QVOQIDX_89                                        0x16e470
2862 #define QM_REG_QVOQIDX_80                                        0x16e44c
2863 #define QM_REG_QVOQIDX_81                                        0x16e450
2864 #define QM_REG_QVOQIDX_85                                        0x16e460
2865 #define QM_REG_QVOQIDX_86                                        0x16e464
2866 #define QM_REG_QVOQIDX_87                                        0x16e468
2867 #define QM_REG_QVOQIDX_88                                        0x16e46c
2868 #define QM_REG_QVOQIDX_89                                        0x16e470
2869 #define QM_REG_QVOQIDX_9                                         0x168118
2870 #define QM_REG_QVOQIDX_90                                        0x16e474
2871 #define QM_REG_QVOQIDX_91                                        0x16e478
2872 #define QM_REG_QVOQIDX_92                                        0x16e47c
2873 #define QM_REG_QVOQIDX_93                                        0x16e480
2874 #define QM_REG_QVOQIDX_94                                        0x16e484
2875 #define QM_REG_QVOQIDX_95                                        0x16e488
2876 #define QM_REG_QVOQIDX_96                                        0x16e48c
2877 #define QM_REG_QVOQIDX_97                                        0x16e490
2878 #define QM_REG_QVOQIDX_98                                        0x16e494
2879 #define QM_REG_QVOQIDX_99                                        0x16e498
2880 #define QM_REG_QVOQIDX_90                                        0x16e474
2881 #define QM_REG_QVOQIDX_91                                        0x16e478
2882 #define QM_REG_QVOQIDX_92                                        0x16e47c
2883 #define QM_REG_QVOQIDX_93                                        0x16e480
2884 #define QM_REG_QVOQIDX_94                                        0x16e484
2885 #define QM_REG_QVOQIDX_95                                        0x16e488
2886 #define QM_REG_QVOQIDX_96                                        0x16e48c
2887 #define QM_REG_QVOQIDX_97                                        0x16e490
2888 #define QM_REG_QVOQIDX_98                                        0x16e494
2889 #define QM_REG_QVOQIDX_99                                        0x16e498
2890 /* [RW 1] Initialization bit command */
2891 #define QM_REG_SOFT_RESET                                        0x168428
2892 /* [RW 8] The credit cost per every task in the QM. A value per each VOQ */
2893 #define QM_REG_TASKCRDCOST_0                                     0x16809c
2894 #define QM_REG_TASKCRDCOST_1                                     0x1680a0
2895 #define QM_REG_TASKCRDCOST_10                                    0x1680c4
2896 #define QM_REG_TASKCRDCOST_11                                    0x1680c8
2897 #define QM_REG_TASKCRDCOST_2                                     0x1680a4
2898 #define QM_REG_TASKCRDCOST_4                                     0x1680ac
2899 #define QM_REG_TASKCRDCOST_5                                     0x1680b0
2900 /* [R 6] Keep the fill level of the fifo from write client 3 */
2901 #define QM_REG_TQM_WRC_FIFOLVL                                   0x168010
2902 /* [R 6] Keep the fill level of the fifo from write client 2 */
2903 #define QM_REG_UQM_WRC_FIFOLVL                                   0x168008
2904 /* [RC 32] Credit update error register */
2905 #define QM_REG_VOQCRDERRREG                                      0x168408
2906 /* [R 16] The credit value for each VOQ */
2907 #define QM_REG_VOQCREDIT_0                                       0x1682d0
2908 #define QM_REG_VOQCREDIT_1                                       0x1682d4
2909 #define QM_REG_VOQCREDIT_10                                      0x1682f8
2910 #define QM_REG_VOQCREDIT_11                                      0x1682fc
2911 #define QM_REG_VOQCREDIT_4                                       0x1682e0
2912 /* [RW 16] The credit value that if above the QM is considered almost full */
2913 #define QM_REG_VOQCREDITAFULLTHR                                 0x168090
2914 /* [RW 16] The init and maximum credit for each VoQ */
2915 #define QM_REG_VOQINITCREDIT_0                                   0x168060
2916 #define QM_REG_VOQINITCREDIT_1                                   0x168064
2917 #define QM_REG_VOQINITCREDIT_10                                  0x168088
2918 #define QM_REG_VOQINITCREDIT_11                                  0x16808c
2919 #define QM_REG_VOQINITCREDIT_2                                   0x168068
2920 #define QM_REG_VOQINITCREDIT_4                                   0x168070
2921 #define QM_REG_VOQINITCREDIT_5                                   0x168074
2922 /* [RW 1] The port of which VOQ belongs */
2923 #define QM_REG_VOQPORT_0                                         0x1682a0
2924 #define QM_REG_VOQPORT_1                                         0x1682a4
2925 #define QM_REG_VOQPORT_10                                        0x1682c8
2926 #define QM_REG_VOQPORT_11                                        0x1682cc
2927 #define QM_REG_VOQPORT_2                                         0x1682a8
2928 /* [RW 32] The physical queue number associated with each VOQ; queues 31-0 */
2929 #define QM_REG_VOQQMASK_0_LSB                                    0x168240
2930 /* [RW 32] The physical queue number associated with each VOQ; queues 95-64 */
2931 #define QM_REG_VOQQMASK_0_LSB_EXT_A                              0x16e524
2932 /* [RW 32] The physical queue number associated with each VOQ; queues 63-32 */
2933 #define QM_REG_VOQQMASK_0_MSB                                    0x168244
2934 /* [RW 32] The physical queue number associated with each VOQ; queues 127-96 */
2935 #define QM_REG_VOQQMASK_0_MSB_EXT_A                              0x16e528
2936 /* [RW 32] The physical queue number associated with each VOQ; queues 31-0 */
2937 #define QM_REG_VOQQMASK_10_LSB                                   0x168290
2938 /* [RW 32] The physical queue number associated with each VOQ; queues 95-64 */
2939 #define QM_REG_VOQQMASK_10_LSB_EXT_A                             0x16e574
2940 /* [RW 32] The physical queue number associated with each VOQ; queues 63-32 */
2941 #define QM_REG_VOQQMASK_10_MSB                                   0x168294
2942 /* [RW 32] The physical queue number associated with each VOQ; queues 127-96 */
2943 #define QM_REG_VOQQMASK_10_MSB_EXT_A                             0x16e578
2944 /* [RW 32] The physical queue number associated with each VOQ; queues 31-0 */
2945 #define QM_REG_VOQQMASK_11_LSB                                   0x168298
2946 /* [RW 32] The physical queue number associated with each VOQ; queues 95-64 */
2947 #define QM_REG_VOQQMASK_11_LSB_EXT_A                             0x16e57c
2948 /* [RW 32] The physical queue number associated with each VOQ; queues 63-32 */
2949 #define QM_REG_VOQQMASK_11_MSB                                   0x16829c
2950 /* [RW 32] The physical queue number associated with each VOQ; queues 127-96 */
2951 #define QM_REG_VOQQMASK_11_MSB_EXT_A                             0x16e580
2952 /* [RW 32] The physical queue number associated with each VOQ; queues 31-0 */
2953 #define QM_REG_VOQQMASK_1_LSB                                    0x168248
2954 /* [RW 32] The physical queue number associated with each VOQ; queues 95-64 */
2955 #define QM_REG_VOQQMASK_1_LSB_EXT_A                              0x16e52c
2956 /* [RW 32] The physical queue number associated with each VOQ; queues 63-32 */
2957 #define QM_REG_VOQQMASK_1_MSB                                    0x16824c
2958 /* [RW 32] The physical queue number associated with each VOQ; queues 127-96 */
2959 #define QM_REG_VOQQMASK_1_MSB_EXT_A                              0x16e530
2960 /* [RW 32] The physical queue number associated with each VOQ; queues 31-0 */
2961 #define QM_REG_VOQQMASK_2_LSB                                    0x168250
2962 /* [RW 32] The physical queue number associated with each VOQ; queues 95-64 */
2963 #define QM_REG_VOQQMASK_2_LSB_EXT_A                              0x16e534
2964 /* [RW 32] The physical queue number associated with each VOQ; queues 63-32 */
2965 #define QM_REG_VOQQMASK_2_MSB                                    0x168254
2966 /* [RW 32] The physical queue number associated with each VOQ; queues 127-96 */
2967 #define QM_REG_VOQQMASK_2_MSB_EXT_A                              0x16e538
2968 /* [RW 32] The physical queue number associated with each VOQ; queues 31-0 */
2969 #define QM_REG_VOQQMASK_3_LSB                                    0x168258
2970 /* [RW 32] The physical queue number associated with each VOQ; queues 95-64 */
2971 #define QM_REG_VOQQMASK_3_LSB_EXT_A                              0x16e53c
2972 /* [RW 32] The physical queue number associated with each VOQ; queues 127-96 */
2973 #define QM_REG_VOQQMASK_3_MSB_EXT_A                              0x16e540
2974 /* [RW 32] The physical queue number associated with each VOQ; queues 31-0 */
2975 #define QM_REG_VOQQMASK_4_LSB                                    0x168260
2976 /* [RW 32] The physical queue number associated with each VOQ; queues 95-64 */
2977 #define QM_REG_VOQQMASK_4_LSB_EXT_A                              0x16e544
2978 /* [RW 32] The physical queue number associated with each VOQ; queues 63-32 */
2979 #define QM_REG_VOQQMASK_4_MSB                                    0x168264
2980 /* [RW 32] The physical queue number associated with each VOQ; queues 127-96 */
2981 #define QM_REG_VOQQMASK_4_MSB_EXT_A                              0x16e548
2982 /* [RW 32] The physical queue number associated with each VOQ; queues 31-0 */
2983 #define QM_REG_VOQQMASK_5_LSB                                    0x168268
2984 /* [RW 32] The physical queue number associated with each VOQ; queues 95-64 */
2985 #define QM_REG_VOQQMASK_5_LSB_EXT_A                              0x16e54c
2986 /* [RW 32] The physical queue number associated with each VOQ; queues 63-32 */
2987 #define QM_REG_VOQQMASK_5_MSB                                    0x16826c
2988 /* [RW 32] The physical queue number associated with each VOQ; queues 127-96 */
2989 #define QM_REG_VOQQMASK_5_MSB_EXT_A                              0x16e550
2990 /* [RW 32] The physical queue number associated with each VOQ; queues 31-0 */
2991 #define QM_REG_VOQQMASK_6_LSB                                    0x168270
2992 /* [RW 32] The physical queue number associated with each VOQ; queues 95-64 */
2993 #define QM_REG_VOQQMASK_6_LSB_EXT_A                              0x16e554
2994 /* [RW 32] The physical queue number associated with each VOQ; queues 63-32 */
2995 #define QM_REG_VOQQMASK_6_MSB                                    0x168274
2996 /* [RW 32] The physical queue number associated with each VOQ; queues 127-96 */
2997 #define QM_REG_VOQQMASK_6_MSB_EXT_A                              0x16e558
2998 /* [RW 32] The physical queue number associated with each VOQ; queues 31-0 */
2999 #define QM_REG_VOQQMASK_7_LSB                                    0x168278
3000 /* [RW 32] The physical queue number associated with each VOQ; queues 95-64 */
3001 #define QM_REG_VOQQMASK_7_LSB_EXT_A                              0x16e55c
3002 /* [RW 32] The physical queue number associated with each VOQ; queues 63-32 */
3003 #define QM_REG_VOQQMASK_7_MSB                                    0x16827c
3004 /* [RW 32] The physical queue number associated with each VOQ; queues 127-96 */
3005 #define QM_REG_VOQQMASK_7_MSB_EXT_A                              0x16e560
3006 /* [RW 32] The physical queue number associated with each VOQ; queues 31-0 */
3007 #define QM_REG_VOQQMASK_8_LSB                                    0x168280
3008 /* [RW 32] The physical queue number associated with each VOQ; queues 95-64 */
3009 #define QM_REG_VOQQMASK_8_LSB_EXT_A                              0x16e564
3010 /* [RW 32] The physical queue number associated with each VOQ; queues 63-32 */
3011 #define QM_REG_VOQQMASK_8_MSB                                    0x168284
3012 /* [RW 32] The physical queue number associated with each VOQ; queues 127-96 */
3013 #define QM_REG_VOQQMASK_8_MSB_EXT_A                              0x16e568
3014 /* [RW 32] The physical queue number associated with each VOQ; queues 31-0 */
3015 #define QM_REG_VOQQMASK_9_LSB                                    0x168288
3016 /* [RW 32] The physical queue number associated with each VOQ; queues 95-64 */
3017 #define QM_REG_VOQQMASK_9_LSB_EXT_A                              0x16e56c
3018 /* [RW 32] The physical queue number associated with each VOQ; queues 127-96 */
3019 #define QM_REG_VOQQMASK_9_MSB_EXT_A                              0x16e570
3020 /* [RW 32] Wrr weights */
3021 #define QM_REG_WRRWEIGHTS_0                                      0x16880c
3022 #define QM_REG_WRRWEIGHTS_1                                      0x168810
3023 #define QM_REG_WRRWEIGHTS_10                                     0x168814
3024 #define QM_REG_WRRWEIGHTS_10_SIZE                                1
3025 /* [RW 32] Wrr weights */
3026 #define QM_REG_WRRWEIGHTS_11                                     0x168818
3027 #define QM_REG_WRRWEIGHTS_11_SIZE                                1
3028 /* [RW 32] Wrr weights */
3029 #define QM_REG_WRRWEIGHTS_12                                     0x16881c
3030 #define QM_REG_WRRWEIGHTS_12_SIZE                                1
3031 /* [RW 32] Wrr weights */
3032 #define QM_REG_WRRWEIGHTS_13                                     0x168820
3033 #define QM_REG_WRRWEIGHTS_13_SIZE                                1
3034 /* [RW 32] Wrr weights */
3035 #define QM_REG_WRRWEIGHTS_14                                     0x168824
3036 #define QM_REG_WRRWEIGHTS_14_SIZE                                1
3037 /* [RW 32] Wrr weights */
3038 #define QM_REG_WRRWEIGHTS_15                                     0x168828
3039 #define QM_REG_WRRWEIGHTS_15_SIZE                                1
3040 /* [RW 32] Wrr weights */
3041 #define QM_REG_WRRWEIGHTS_16                                     0x16e000
3042 #define QM_REG_WRRWEIGHTS_16_SIZE                                1
3043 /* [RW 32] Wrr weights */
3044 #define QM_REG_WRRWEIGHTS_17                                     0x16e004
3045 #define QM_REG_WRRWEIGHTS_17_SIZE                                1
3046 /* [RW 32] Wrr weights */
3047 #define QM_REG_WRRWEIGHTS_18                                     0x16e008
3048 #define QM_REG_WRRWEIGHTS_18_SIZE                                1
3049 /* [RW 32] Wrr weights */
3050 #define QM_REG_WRRWEIGHTS_19                                     0x16e00c
3051 #define QM_REG_WRRWEIGHTS_19_SIZE                                1
3052 /* [RW 32] Wrr weights */
3053 #define QM_REG_WRRWEIGHTS_10                                     0x168814
3054 #define QM_REG_WRRWEIGHTS_11                                     0x168818
3055 #define QM_REG_WRRWEIGHTS_12                                     0x16881c
3056 #define QM_REG_WRRWEIGHTS_13                                     0x168820
3057 #define QM_REG_WRRWEIGHTS_14                                     0x168824
3058 #define QM_REG_WRRWEIGHTS_15                                     0x168828
3059 #define QM_REG_WRRWEIGHTS_16                                     0x16e000
3060 #define QM_REG_WRRWEIGHTS_17                                     0x16e004
3061 #define QM_REG_WRRWEIGHTS_18                                     0x16e008
3062 #define QM_REG_WRRWEIGHTS_19                                     0x16e00c
3063 #define QM_REG_WRRWEIGHTS_2                                      0x16882c
3064 #define QM_REG_WRRWEIGHTS_20                                     0x16e010
3065 #define QM_REG_WRRWEIGHTS_20_SIZE                                1
3066 /* [RW 32] Wrr weights */
3067 #define QM_REG_WRRWEIGHTS_21                                     0x16e014
3068 #define QM_REG_WRRWEIGHTS_21_SIZE                                1
3069 /* [RW 32] Wrr weights */
3070 #define QM_REG_WRRWEIGHTS_22                                     0x16e018
3071 #define QM_REG_WRRWEIGHTS_22_SIZE                                1
3072 /* [RW 32] Wrr weights */
3073 #define QM_REG_WRRWEIGHTS_23                                     0x16e01c
3074 #define QM_REG_WRRWEIGHTS_23_SIZE                                1
3075 /* [RW 32] Wrr weights */
3076 #define QM_REG_WRRWEIGHTS_24                                     0x16e020
3077 #define QM_REG_WRRWEIGHTS_24_SIZE                                1
3078 /* [RW 32] Wrr weights */
3079 #define QM_REG_WRRWEIGHTS_25                                     0x16e024
3080 #define QM_REG_WRRWEIGHTS_25_SIZE                                1
3081 /* [RW 32] Wrr weights */
3082 #define QM_REG_WRRWEIGHTS_26                                     0x16e028
3083 #define QM_REG_WRRWEIGHTS_26_SIZE                                1
3084 /* [RW 32] Wrr weights */
3085 #define QM_REG_WRRWEIGHTS_27                                     0x16e02c
3086 #define QM_REG_WRRWEIGHTS_27_SIZE                                1
3087 /* [RW 32] Wrr weights */
3088 #define QM_REG_WRRWEIGHTS_28                                     0x16e030
3089 #define QM_REG_WRRWEIGHTS_28_SIZE                                1
3090 /* [RW 32] Wrr weights */
3091 #define QM_REG_WRRWEIGHTS_29                                     0x16e034
3092 #define QM_REG_WRRWEIGHTS_29_SIZE                                1
3093 /* [RW 32] Wrr weights */
3094 #define QM_REG_WRRWEIGHTS_20                                     0x16e010
3095 #define QM_REG_WRRWEIGHTS_21                                     0x16e014
3096 #define QM_REG_WRRWEIGHTS_22                                     0x16e018
3097 #define QM_REG_WRRWEIGHTS_23                                     0x16e01c
3098 #define QM_REG_WRRWEIGHTS_24                                     0x16e020
3099 #define QM_REG_WRRWEIGHTS_25                                     0x16e024
3100 #define QM_REG_WRRWEIGHTS_26                                     0x16e028
3101 #define QM_REG_WRRWEIGHTS_27                                     0x16e02c
3102 #define QM_REG_WRRWEIGHTS_28                                     0x16e030
3103 #define QM_REG_WRRWEIGHTS_29                                     0x16e034
3104 #define QM_REG_WRRWEIGHTS_3                                      0x168830
3105 #define QM_REG_WRRWEIGHTS_30                                     0x16e038
3106 #define QM_REG_WRRWEIGHTS_30_SIZE                                1
3107 /* [RW 32] Wrr weights */
3108 #define QM_REG_WRRWEIGHTS_31                                     0x16e03c
3109 #define QM_REG_WRRWEIGHTS_31_SIZE                                1
3110 /* [RW 32] Wrr weights */
3111 #define QM_REG_WRRWEIGHTS_30                                     0x16e038
3112 #define QM_REG_WRRWEIGHTS_31                                     0x16e03c
3113 #define QM_REG_WRRWEIGHTS_4                                      0x168834
3114 #define QM_REG_WRRWEIGHTS_5                                      0x168838
3115 #define QM_REG_WRRWEIGHTS_6                                      0x16883c
3116 #define QM_REG_WRRWEIGHTS_7                                      0x168840
3117 #define QM_REG_WRRWEIGHTS_8                                      0x168844
3118 #define QM_REG_WRRWEIGHTS_9                                      0x168848
3119 /* [R 6] Keep the fill level of the fifo from write client 1 */
3120 #define QM_REG_XQM_WRC_FIFOLVL                                   0x168000
3121 #define BRB1_BRB1_INT_STS_REG_ADDRESS_ERROR                      (0x1<<0)
3122 #define BRB1_BRB1_INT_STS_REG_ADDRESS_ERROR_SIZE                 0
3123 #define BRB1_BRB1_INT_STS_CLR_REG_ADDRESS_ERROR                  (0x1<<0)
3124 #define BRB1_BRB1_INT_STS_CLR_REG_ADDRESS_ERROR_SIZE             0
3125 #define BRB1_BRB1_INT_STS_WR_REG_ADDRESS_ERROR                   (0x1<<0)
3126 #define BRB1_BRB1_INT_STS_WR_REG_ADDRESS_ERROR_SIZE              0
3127 #define BRB1_BRB1_INT_MASK_REG_ADDRESS_ERROR                     (0x1<<0)
3128 #define BRB1_BRB1_INT_MASK_REG_ADDRESS_ERROR_SIZE                0
3129 #define CCM_CCM_INT_STS_REG_ADDRESS_ERROR                        (0x1<<0)
3130 #define CCM_CCM_INT_STS_REG_ADDRESS_ERROR_SIZE                   0
3131 #define CCM_CCM_INT_STS_CLR_REG_ADDRESS_ERROR                    (0x1<<0)
3132 #define CCM_CCM_INT_STS_CLR_REG_ADDRESS_ERROR_SIZE               0
3133 #define CCM_CCM_INT_STS_WR_REG_ADDRESS_ERROR                     (0x1<<0)
3134 #define CCM_CCM_INT_STS_WR_REG_ADDRESS_ERROR_SIZE                0
3135 #define CCM_CCM_INT_MASK_REG_ADDRESS_ERROR                       (0x1<<0)
3136 #define CCM_CCM_INT_MASK_REG_ADDRESS_ERROR_SIZE                  0
3137 #define CDU_CDU_INT_STS_REG_ADDRESS_ERROR                        (0x1<<0)
3138 #define CDU_CDU_INT_STS_REG_ADDRESS_ERROR_SIZE                   0
3139 #define CDU_CDU_INT_STS_CLR_REG_ADDRESS_ERROR                    (0x1<<0)
3140 #define CDU_CDU_INT_STS_CLR_REG_ADDRESS_ERROR_SIZE               0
3141 #define CDU_CDU_INT_STS_WR_REG_ADDRESS_ERROR                     (0x1<<0)
3142 #define CDU_CDU_INT_STS_WR_REG_ADDRESS_ERROR_SIZE                0
3143 #define CDU_CDU_INT_MASK_REG_ADDRESS_ERROR                       (0x1<<0)
3144 #define CDU_CDU_INT_MASK_REG_ADDRESS_ERROR_SIZE                  0
3145 #define CFC_CFC_INT_STS_REG_ADDRESS_ERROR                        (0x1<<0)
3146 #define CFC_CFC_INT_STS_REG_ADDRESS_ERROR_SIZE                   0
3147 #define CFC_CFC_INT_STS_CLR_REG_ADDRESS_ERROR                    (0x1<<0)
3148 #define CFC_CFC_INT_STS_CLR_REG_ADDRESS_ERROR_SIZE               0
3149 #define CFC_CFC_INT_STS_WR_REG_ADDRESS_ERROR                     (0x1<<0)
3150 #define CFC_CFC_INT_STS_WR_REG_ADDRESS_ERROR_SIZE                0
3151 #define CFC_CFC_INT_MASK_REG_ADDRESS_ERROR                       (0x1<<0)
3152 #define CFC_CFC_INT_MASK_REG_ADDRESS_ERROR_SIZE                  0
3153 #define CSDM_CSDM_INT_STS_0_REG_ADDRESS_ERROR                    (0x1<<0)
3154 #define CSDM_CSDM_INT_STS_0_REG_ADDRESS_ERROR_SIZE               0
3155 #define CSDM_CSDM_INT_STS_CLR_0_REG_ADDRESS_ERROR                (0x1<<0)
3156 #define CSDM_CSDM_INT_STS_CLR_0_REG_ADDRESS_ERROR_SIZE           0
3157 #define CSDM_CSDM_INT_STS_WR_0_REG_ADDRESS_ERROR                 (0x1<<0)
3158 #define CSDM_CSDM_INT_STS_WR_0_REG_ADDRESS_ERROR_SIZE            0
3159 #define CSDM_CSDM_INT_MASK_0_REG_ADDRESS_ERROR                   (0x1<<0)
3160 #define CSDM_CSDM_INT_MASK_0_REG_ADDRESS_ERROR_SIZE              0
3161 #define CSEM_CSEM_INT_STS_0_REG_ADDRESS_ERROR                    (0x1<<0)
3162 #define CSEM_CSEM_INT_STS_0_REG_ADDRESS_ERROR_SIZE               0
3163 #define CSEM_CSEM_INT_STS_CLR_0_REG_ADDRESS_ERROR                (0x1<<0)
3164 #define CSEM_CSEM_INT_STS_CLR_0_REG_ADDRESS_ERROR_SIZE           0
3165 #define CSEM_CSEM_INT_STS_WR_0_REG_ADDRESS_ERROR                 (0x1<<0)
3166 #define CSEM_CSEM_INT_STS_WR_0_REG_ADDRESS_ERROR_SIZE            0
3167 #define CSEM_CSEM_INT_MASK_0_REG_ADDRESS_ERROR                   (0x1<<0)
3168 #define CSEM_CSEM_INT_MASK_0_REG_ADDRESS_ERROR_SIZE              0
3169 #define DBG_DBG_INT_STS_REG_ADDRESS_ERROR                        (0x1<<0)
3170 #define DBG_DBG_INT_STS_REG_ADDRESS_ERROR_SIZE                   0
3171 #define DBG_DBG_INT_STS_CLR_REG_ADDRESS_ERROR                    (0x1<<0)
3172 #define DBG_DBG_INT_STS_CLR_REG_ADDRESS_ERROR_SIZE               0
3173 #define DBG_DBG_INT_STS_WR_REG_ADDRESS_ERROR                     (0x1<<0)
3174 #define DBG_DBG_INT_STS_WR_REG_ADDRESS_ERROR_SIZE                0
3175 #define DBG_DBG_INT_MASK_REG_ADDRESS_ERROR                       (0x1<<0)
3176 #define DBG_DBG_INT_MASK_REG_ADDRESS_ERROR_SIZE                  0
3177 #define DMAE_DMAE_INT_STS_REG_ADDRESS_ERROR                      (0x1<<0)
3178 #define DMAE_DMAE_INT_STS_REG_ADDRESS_ERROR_SIZE                 0
3179 #define DMAE_DMAE_INT_STS_CLR_REG_ADDRESS_ERROR                  (0x1<<0)
3180 #define DMAE_DMAE_INT_STS_CLR_REG_ADDRESS_ERROR_SIZE             0
3181 #define DMAE_DMAE_INT_STS_WR_REG_ADDRESS_ERROR                   (0x1<<0)
3182 #define DMAE_DMAE_INT_STS_WR_REG_ADDRESS_ERROR_SIZE              0
3183 #define DMAE_DMAE_INT_MASK_REG_ADDRESS_ERROR                     (0x1<<0)
3184 #define DMAE_DMAE_INT_MASK_REG_ADDRESS_ERROR_SIZE                0
3185 #define DORQ_DORQ_INT_STS_REG_ADDRESS_ERROR                      (0x1<<0)
3186 #define DORQ_DORQ_INT_STS_REG_ADDRESS_ERROR_SIZE                 0
3187 #define DORQ_DORQ_INT_STS_CLR_REG_ADDRESS_ERROR                  (0x1<<0)
3188 #define DORQ_DORQ_INT_STS_CLR_REG_ADDRESS_ERROR_SIZE             0
3189 #define DORQ_DORQ_INT_STS_WR_REG_ADDRESS_ERROR                   (0x1<<0)
3190 #define DORQ_DORQ_INT_STS_WR_REG_ADDRESS_ERROR_SIZE              0
3191 #define DORQ_DORQ_INT_MASK_REG_ADDRESS_ERROR                     (0x1<<0)
3192 #define DORQ_DORQ_INT_MASK_REG_ADDRESS_ERROR_SIZE                0
3193 #define HC_HC_INT_STS_REG_ADDRESS_ERROR                          (0x1<<0)
3194 #define HC_HC_INT_STS_REG_ADDRESS_ERROR_SIZE                     0
3195 #define HC_HC_INT_STS_CLR_REG_ADDRESS_ERROR                      (0x1<<0)
3196 #define HC_HC_INT_STS_CLR_REG_ADDRESS_ERROR_SIZE                 0
3197 #define HC_HC_INT_STS_WR_REG_ADDRESS_ERROR                       (0x1<<0)
3198 #define HC_HC_INT_STS_WR_REG_ADDRESS_ERROR_SIZE                  0
3199 #define HC_HC_INT_MASK_REG_ADDRESS_ERROR                         (0x1<<0)
3200 #define HC_HC_INT_MASK_REG_ADDRESS_ERROR_SIZE                    0
3201 #define MISC_MISC_INT_STS_REG_ADDRESS_ERROR                      (0x1<<0)
3202 #define MISC_MISC_INT_STS_REG_ADDRESS_ERROR_SIZE                 0
3203 #define MISC_MISC_INT_STS_CLR_REG_ADDRESS_ERROR                  (0x1<<0)
3204 #define MISC_MISC_INT_STS_CLR_REG_ADDRESS_ERROR_SIZE             0
3205 #define MISC_MISC_INT_STS_WR_REG_ADDRESS_ERROR                   (0x1<<0)
3206 #define MISC_MISC_INT_STS_WR_REG_ADDRESS_ERROR_SIZE              0
3207 #define MISC_MISC_INT_MASK_REG_ADDRESS_ERROR                     (0x1<<0)
3208 #define MISC_MISC_INT_MASK_REG_ADDRESS_ERROR_SIZE                0
3209 #define NIG_NIG_INT_STS_0_REG_ADDRESS_ERROR                      (0x1<<0)
3210 #define NIG_NIG_INT_STS_0_REG_ADDRESS_ERROR_SIZE                 0
3211 #define NIG_NIG_INT_STS_CLR_0_REG_ADDRESS_ERROR                  (0x1<<0)
3212 #define NIG_NIG_INT_STS_CLR_0_REG_ADDRESS_ERROR_SIZE             0
3213 #define NIG_NIG_INT_STS_WR_0_REG_ADDRESS_ERROR                   (0x1<<0)
3214 #define NIG_NIG_INT_STS_WR_0_REG_ADDRESS_ERROR_SIZE              0
3215 #define NIG_NIG_INT_MASK_0_REG_ADDRESS_ERROR                     (0x1<<0)
3216 #define NIG_NIG_INT_MASK_0_REG_ADDRESS_ERROR_SIZE                0
3217 #define PBF_PBF_INT_STS_REG_ADDRESS_ERROR                        (0x1<<0)
3218 #define PBF_PBF_INT_STS_REG_ADDRESS_ERROR_SIZE                   0
3219 #define PBF_PBF_INT_STS_CLR_REG_ADDRESS_ERROR                    (0x1<<0)
3220 #define PBF_PBF_INT_STS_CLR_REG_ADDRESS_ERROR_SIZE               0
3221 #define PBF_PBF_INT_STS_WR_REG_ADDRESS_ERROR                     (0x1<<0)
3222 #define PBF_PBF_INT_STS_WR_REG_ADDRESS_ERROR_SIZE                0
3223 #define PBF_PBF_INT_MASK_REG_ADDRESS_ERROR                       (0x1<<0)
3224 #define PBF_PBF_INT_MASK_REG_ADDRESS_ERROR_SIZE                  0
3225 #define PB_PB_INT_STS_REG_ADDRESS_ERROR                          (0x1<<0)
3226 #define PB_PB_INT_STS_REG_ADDRESS_ERROR_SIZE                     0
3227 #define PB_PB_INT_STS_CLR_REG_ADDRESS_ERROR                      (0x1<<0)
3228 #define PB_PB_INT_STS_CLR_REG_ADDRESS_ERROR_SIZE                 0
3229 #define PB_PB_INT_STS_WR_REG_ADDRESS_ERROR                       (0x1<<0)
3230 #define PB_PB_INT_STS_WR_REG_ADDRESS_ERROR_SIZE                  0
3231 #define PB_PB_INT_MASK_REG_ADDRESS_ERROR                         (0x1<<0)
3232 #define PB_PB_INT_MASK_REG_ADDRESS_ERROR_SIZE                    0
3233 #define PRS_PRS_INT_STS_REG_ADDRESS_ERROR                        (0x1<<0)
3234 #define PRS_PRS_INT_STS_REG_ADDRESS_ERROR_SIZE                   0
3235 #define PRS_PRS_INT_STS_CLR_REG_ADDRESS_ERROR                    (0x1<<0)
3236 #define PRS_PRS_INT_STS_CLR_REG_ADDRESS_ERROR_SIZE               0
3237 #define PRS_PRS_INT_STS_WR_REG_ADDRESS_ERROR                     (0x1<<0)
3238 #define PRS_PRS_INT_STS_WR_REG_ADDRESS_ERROR_SIZE                0
3239 #define PRS_PRS_INT_MASK_REG_ADDRESS_ERROR                       (0x1<<0)
3240 #define PRS_PRS_INT_MASK_REG_ADDRESS_ERROR_SIZE                  0
3241 #define PXP2_PXP2_INT_STS_0_REG_ADDRESS_ERROR                    (0x1<<0)
3242 #define PXP2_PXP2_INT_STS_0_REG_ADDRESS_ERROR_SIZE               0
3243 #define PXP2_PXP2_INT_STS_CLR_0_REG_ADDRESS_ERROR                (0x1<<0)
3244 #define PXP2_PXP2_INT_STS_CLR_0_REG_ADDRESS_ERROR_SIZE           0
3245 #define PXP2_PXP2_INT_STS_WR_0_REG_ADDRESS_ERROR                 (0x1<<0)
3246 #define PXP2_PXP2_INT_STS_WR_0_REG_ADDRESS_ERROR_SIZE            0
3247 #define PXP2_PXP2_INT_MASK_0_REG_ADDRESS_ERROR                   (0x1<<0)
3248 #define PXP2_PXP2_INT_MASK_0_REG_ADDRESS_ERROR_SIZE              0
3249 #define PXP_PXP_INT_STS_0_REG_ADDRESS_ERROR                      (0x1<<0)
3250 #define PXP_PXP_INT_STS_0_REG_ADDRESS_ERROR_SIZE                 0
3251 #define PXP_PXP_INT_STS_CLR_0_REG_ADDRESS_ERROR                  (0x1<<0)
3252 #define PXP_PXP_INT_STS_CLR_0_REG_ADDRESS_ERROR_SIZE             0
3253 #define PXP_PXP_INT_STS_WR_0_REG_ADDRESS_ERROR                   (0x1<<0)
3254 #define PXP_PXP_INT_STS_WR_0_REG_ADDRESS_ERROR_SIZE              0
3255 #define PXP_PXP_INT_MASK_0_REG_ADDRESS_ERROR                     (0x1<<0)
3256 #define PXP_PXP_INT_MASK_0_REG_ADDRESS_ERROR_SIZE                0
3257 #define QM_QM_INT_STS_REG_ADDRESS_ERROR                          (0x1<<0)
3258 #define QM_QM_INT_STS_REG_ADDRESS_ERROR_SIZE                     0
3259 #define QM_QM_INT_STS_CLR_REG_ADDRESS_ERROR                      (0x1<<0)
3260 #define QM_QM_INT_STS_CLR_REG_ADDRESS_ERROR_SIZE                 0
3261 #define QM_QM_INT_STS_WR_REG_ADDRESS_ERROR                       (0x1<<0)
3262 #define QM_QM_INT_STS_WR_REG_ADDRESS_ERROR_SIZE                  0
3263 #define QM_QM_INT_MASK_REG_ADDRESS_ERROR                         (0x1<<0)
3264 #define QM_QM_INT_MASK_REG_ADDRESS_ERROR_SIZE                    0
3265 #define SEM_FAST_SEM_FAST_INT_STS_REG_ADDRESS_ERROR              (0x1<<0)
3266 #define SEM_FAST_SEM_FAST_INT_STS_REG_ADDRESS_ERROR_SIZE         0
3267 #define SEM_FAST_SEM_FAST_INT_STS_CLR_REG_ADDRESS_ERROR          (0x1<<0)
3268 #define SEM_FAST_SEM_FAST_INT_STS_CLR_REG_ADDRESS_ERROR_SIZE     0
3269 #define SEM_FAST_SEM_FAST_INT_STS_WR_REG_ADDRESS_ERROR           (0x1<<0)
3270 #define SEM_FAST_SEM_FAST_INT_STS_WR_REG_ADDRESS_ERROR_SIZE      0
3271 #define SEM_FAST_SEM_FAST_INT_MASK_REG_ADDRESS_ERROR             (0x1<<0)
3272 #define SEM_FAST_SEM_FAST_INT_MASK_REG_ADDRESS_ERROR_SIZE        0
3273 #define SRC_SRC_INT_STS_REG_ADDRESS_ERROR                        (0x1<<0)
3274 #define SRC_SRC_INT_STS_REG_ADDRESS_ERROR_SIZE                   0
3275 #define SRC_SRC_INT_STS_CLR_REG_ADDRESS_ERROR                    (0x1<<0)
3276 #define SRC_SRC_INT_STS_CLR_REG_ADDRESS_ERROR_SIZE               0
3277 #define SRC_SRC_INT_STS_WR_REG_ADDRESS_ERROR                     (0x1<<0)
3278 #define SRC_SRC_INT_STS_WR_REG_ADDRESS_ERROR_SIZE                0
3279 #define SRC_SRC_INT_MASK_REG_ADDRESS_ERROR                       (0x1<<0)
3280 #define SRC_SRC_INT_MASK_REG_ADDRESS_ERROR_SIZE                  0
3281 #define TCM_TCM_INT_STS_REG_ADDRESS_ERROR                        (0x1<<0)
3282 #define TCM_TCM_INT_STS_REG_ADDRESS_ERROR_SIZE                   0
3283 #define TCM_TCM_INT_STS_CLR_REG_ADDRESS_ERROR                    (0x1<<0)
3284 #define TCM_TCM_INT_STS_CLR_REG_ADDRESS_ERROR_SIZE               0
3285 #define TCM_TCM_INT_STS_WR_REG_ADDRESS_ERROR                     (0x1<<0)
3286 #define TCM_TCM_INT_STS_WR_REG_ADDRESS_ERROR_SIZE                0
3287 #define TCM_TCM_INT_MASK_REG_ADDRESS_ERROR                       (0x1<<0)
3288 #define TCM_TCM_INT_MASK_REG_ADDRESS_ERROR_SIZE                  0
3289 #define TM_TM_INT_STS_REG_ADDRESS_ERROR                          (0x1<<0)
3290 #define TM_TM_INT_STS_REG_ADDRESS_ERROR_SIZE                     0
3291 #define TM_TM_INT_STS_CLR_REG_ADDRESS_ERROR                      (0x1<<0)
3292 #define TM_TM_INT_STS_CLR_REG_ADDRESS_ERROR_SIZE                 0
3293 #define TM_TM_INT_STS_WR_REG_ADDRESS_ERROR                       (0x1<<0)
3294 #define TM_TM_INT_STS_WR_REG_ADDRESS_ERROR_SIZE                  0
3295 #define TM_TM_INT_MASK_REG_ADDRESS_ERROR                         (0x1<<0)
3296 #define TM_TM_INT_MASK_REG_ADDRESS_ERROR_SIZE                    0
3297 #define TSDM_TSDM_INT_STS_0_REG_ADDRESS_ERROR                    (0x1<<0)
3298 #define TSDM_TSDM_INT_STS_0_REG_ADDRESS_ERROR_SIZE               0
3299 #define TSDM_TSDM_INT_STS_CLR_0_REG_ADDRESS_ERROR                (0x1<<0)
3300 #define TSDM_TSDM_INT_STS_CLR_0_REG_ADDRESS_ERROR_SIZE           0
3301 #define TSDM_TSDM_INT_STS_WR_0_REG_ADDRESS_ERROR                 (0x1<<0)
3302 #define TSDM_TSDM_INT_STS_WR_0_REG_ADDRESS_ERROR_SIZE            0
3303 #define TSDM_TSDM_INT_MASK_0_REG_ADDRESS_ERROR                   (0x1<<0)
3304 #define TSDM_TSDM_INT_MASK_0_REG_ADDRESS_ERROR_SIZE              0
3305 #define TSEM_TSEM_INT_STS_0_REG_ADDRESS_ERROR                    (0x1<<0)
3306 #define TSEM_TSEM_INT_STS_0_REG_ADDRESS_ERROR_SIZE               0
3307 #define TSEM_TSEM_INT_STS_CLR_0_REG_ADDRESS_ERROR                (0x1<<0)
3308 #define TSEM_TSEM_INT_STS_CLR_0_REG_ADDRESS_ERROR_SIZE           0
3309 #define TSEM_TSEM_INT_STS_WR_0_REG_ADDRESS_ERROR                 (0x1<<0)
3310 #define TSEM_TSEM_INT_STS_WR_0_REG_ADDRESS_ERROR_SIZE            0
3311 #define TSEM_TSEM_INT_MASK_0_REG_ADDRESS_ERROR                   (0x1<<0)
3312 #define TSEM_TSEM_INT_MASK_0_REG_ADDRESS_ERROR_SIZE              0
3313 #define UCM_UCM_INT_STS_REG_ADDRESS_ERROR                        (0x1<<0)
3314 #define UCM_UCM_INT_STS_REG_ADDRESS_ERROR_SIZE                   0
3315 #define UCM_UCM_INT_STS_CLR_REG_ADDRESS_ERROR                    (0x1<<0)
3316 #define UCM_UCM_INT_STS_CLR_REG_ADDRESS_ERROR_SIZE               0
3317 #define UCM_UCM_INT_STS_WR_REG_ADDRESS_ERROR                     (0x1<<0)
3318 #define UCM_UCM_INT_STS_WR_REG_ADDRESS_ERROR_SIZE                0
3319 #define UCM_UCM_INT_MASK_REG_ADDRESS_ERROR                       (0x1<<0)
3320 #define UCM_UCM_INT_MASK_REG_ADDRESS_ERROR_SIZE                  0
3321 #define USDM_USDM_INT_STS_0_REG_ADDRESS_ERROR                    (0x1<<0)
3322 #define USDM_USDM_INT_STS_0_REG_ADDRESS_ERROR_SIZE               0
3323 #define USDM_USDM_INT_STS_CLR_0_REG_ADDRESS_ERROR                (0x1<<0)
3324 #define USDM_USDM_INT_STS_CLR_0_REG_ADDRESS_ERROR_SIZE           0
3325 #define USDM_USDM_INT_STS_WR_0_REG_ADDRESS_ERROR                 (0x1<<0)
3326 #define USDM_USDM_INT_STS_WR_0_REG_ADDRESS_ERROR_SIZE            0
3327 #define USDM_USDM_INT_MASK_0_REG_ADDRESS_ERROR                   (0x1<<0)
3328 #define USDM_USDM_INT_MASK_0_REG_ADDRESS_ERROR_SIZE              0
3329 #define USEM_USEM_INT_STS_0_REG_ADDRESS_ERROR                    (0x1<<0)
3330 #define USEM_USEM_INT_STS_0_REG_ADDRESS_ERROR_SIZE               0
3331 #define USEM_USEM_INT_STS_CLR_0_REG_ADDRESS_ERROR                (0x1<<0)
3332 #define USEM_USEM_INT_STS_CLR_0_REG_ADDRESS_ERROR_SIZE           0
3333 #define USEM_USEM_INT_STS_WR_0_REG_ADDRESS_ERROR                 (0x1<<0)
3334 #define USEM_USEM_INT_STS_WR_0_REG_ADDRESS_ERROR_SIZE            0
3335 #define USEM_USEM_INT_MASK_0_REG_ADDRESS_ERROR                   (0x1<<0)
3336 #define USEM_USEM_INT_MASK_0_REG_ADDRESS_ERROR_SIZE              0
3337 #define XCM_XCM_INT_STS_REG_ADDRESS_ERROR                        (0x1<<0)
3338 #define XCM_XCM_INT_STS_REG_ADDRESS_ERROR_SIZE                   0
3339 #define XCM_XCM_INT_STS_CLR_REG_ADDRESS_ERROR                    (0x1<<0)
3340 #define XCM_XCM_INT_STS_CLR_REG_ADDRESS_ERROR_SIZE               0
3341 #define XCM_XCM_INT_STS_WR_REG_ADDRESS_ERROR                     (0x1<<0)
3342 #define XCM_XCM_INT_STS_WR_REG_ADDRESS_ERROR_SIZE                0
3343 #define XCM_XCM_INT_MASK_REG_ADDRESS_ERROR                       (0x1<<0)
3344 #define XCM_XCM_INT_MASK_REG_ADDRESS_ERROR_SIZE                  0
3345 #define XSDM_XSDM_INT_STS_0_REG_ADDRESS_ERROR                    (0x1<<0)
3346 #define XSDM_XSDM_INT_STS_0_REG_ADDRESS_ERROR_SIZE               0
3347 #define XSDM_XSDM_INT_STS_CLR_0_REG_ADDRESS_ERROR                (0x1<<0)
3348 #define XSDM_XSDM_INT_STS_CLR_0_REG_ADDRESS_ERROR_SIZE           0
3349 #define XSDM_XSDM_INT_STS_WR_0_REG_ADDRESS_ERROR                 (0x1<<0)
3350 #define XSDM_XSDM_INT_STS_WR_0_REG_ADDRESS_ERROR_SIZE            0
3351 #define XSDM_XSDM_INT_MASK_0_REG_ADDRESS_ERROR                   (0x1<<0)
3352 #define XSDM_XSDM_INT_MASK_0_REG_ADDRESS_ERROR_SIZE              0
3353 #define XSEM_XSEM_INT_STS_0_REG_ADDRESS_ERROR                    (0x1<<0)
3354 #define XSEM_XSEM_INT_STS_0_REG_ADDRESS_ERROR_SIZE               0
3355 #define XSEM_XSEM_INT_STS_CLR_0_REG_ADDRESS_ERROR                (0x1<<0)
3356 #define XSEM_XSEM_INT_STS_CLR_0_REG_ADDRESS_ERROR_SIZE           0
3357 #define XSEM_XSEM_INT_STS_WR_0_REG_ADDRESS_ERROR                 (0x1<<0)
3358 #define XSEM_XSEM_INT_STS_WR_0_REG_ADDRESS_ERROR_SIZE            0
3359 #define XSEM_XSEM_INT_MASK_0_REG_ADDRESS_ERROR                   (0x1<<0)
3360 #define XSEM_XSEM_INT_MASK_0_REG_ADDRESS_ERROR_SIZE              0
3361 #define CFC_DEBUG1_REG_WRITE_AC                                  (0x1<<4)
3362 #define CFC_DEBUG1_REG_WRITE_AC_SIZE                             4
3363 /* [R 1] debug only: This bit indicates whether indicates that external
3364    buffer was wrapped (oldest data was thrown); Relevant only when
3365    ~dbg_registers_debug_target=2 (PCI) & ~dbg_registers_full_mode=1 (wrap); */
3366 #define DBG_REG_WRAP_ON_EXT_BUFFER                               0xc124
3367 #define DBG_REG_WRAP_ON_EXT_BUFFER_SIZE                          1
3368 /* [R 1] debug only: This bit indicates whether the internal buffer was
3369    wrapped (oldest data was thrown) Relevant only when
3370    ~dbg_registers_debug_target=0 (internal buffer) */
3371 #define DBG_REG_WRAP_ON_INT_BUFFER                               0xc128
3372 #define DBG_REG_WRAP_ON_INT_BUFFER_SIZE                          1
3373 #define QM_QM_PRTY_STS_REG_WRBUFF                                (0x1<<8)
3374 #define QM_QM_PRTY_STS_REG_WRBUFF_SIZE                           8
3375 #define QM_QM_PRTY_STS_CLR_REG_WRBUFF                            (0x1<<8)
3376 #define QM_QM_PRTY_STS_CLR_REG_WRBUFF_SIZE                       8
3377 #define QM_QM_PRTY_STS_WR_REG_WRBUFF                             (0x1<<8)
3378 #define QM_QM_PRTY_STS_WR_REG_WRBUFF_SIZE                        8
3379 #define QM_QM_PRTY_MASK_REG_WRBUFF                               (0x1<<8)
3380 #define QM_QM_PRTY_MASK_REG_WRBUFF_SIZE                          8
3381 /* [RW 32] Wrr weights */
3382 #define QM_REG_WRRWEIGHTS_0                                      0x16880c
3383 #define QM_REG_WRRWEIGHTS_0_SIZE                                 1
3384 /* [RW 32] Wrr weights */
3385 #define QM_REG_WRRWEIGHTS_1                                      0x168810
3386 #define QM_REG_WRRWEIGHTS_1_SIZE                                 1
3387 /* [RW 32] Wrr weights */
3388 #define QM_REG_WRRWEIGHTS_10                                     0x168814
3389 #define QM_REG_WRRWEIGHTS_10_SIZE                                1
3390 /* [RW 32] Wrr weights */
3391 #define QM_REG_WRRWEIGHTS_11                                     0x168818
3392 #define QM_REG_WRRWEIGHTS_11_SIZE                                1
3393 /* [RW 32] Wrr weights */
3394 #define QM_REG_WRRWEIGHTS_12                                     0x16881c
3395 #define QM_REG_WRRWEIGHTS_12_SIZE                                1
3396 /* [RW 32] Wrr weights */
3397 #define QM_REG_WRRWEIGHTS_13                                     0x168820
3398 #define QM_REG_WRRWEIGHTS_13_SIZE                                1
3399 /* [RW 32] Wrr weights */
3400 #define QM_REG_WRRWEIGHTS_14                                     0x168824
3401 #define QM_REG_WRRWEIGHTS_14_SIZE                                1
3402 /* [RW 32] Wrr weights */
3403 #define QM_REG_WRRWEIGHTS_15                                     0x168828
3404 #define QM_REG_WRRWEIGHTS_15_SIZE                                1
3405 /* [RW 32] Wrr weights */
3406 #define QM_REG_WRRWEIGHTS_2                                      0x16882c
3407 #define QM_REG_WRRWEIGHTS_2_SIZE                                 1
3408 /* [RW 32] Wrr weights */
3409 #define QM_REG_WRRWEIGHTS_3                                      0x168830
3410 #define QM_REG_WRRWEIGHTS_3_SIZE                                 1
3411 /* [RW 32] Wrr weights */
3412 #define QM_REG_WRRWEIGHTS_4                                      0x168834
3413 #define QM_REG_WRRWEIGHTS_4_SIZE                                 1
3414 /* [RW 32] Wrr weights */
3415 #define QM_REG_WRRWEIGHTS_5                                      0x168838
3416 #define QM_REG_WRRWEIGHTS_5_SIZE                                 1
3417 /* [RW 32] Wrr weights */
3418 #define QM_REG_WRRWEIGHTS_6                                      0x16883c
3419 #define QM_REG_WRRWEIGHTS_6_SIZE                                 1
3420 /* [RW 32] Wrr weights */
3421 #define QM_REG_WRRWEIGHTS_7                                      0x168840
3422 #define QM_REG_WRRWEIGHTS_7_SIZE                                 1
3423 /* [RW 32] Wrr weights */
3424 #define QM_REG_WRRWEIGHTS_8                                      0x168844
3425 #define QM_REG_WRRWEIGHTS_8_SIZE                                 1
3426 /* [RW 32] Wrr weights */
3427 #define QM_REG_WRRWEIGHTS_9                                      0x168848
3428 #define QM_REG_WRRWEIGHTS_9_SIZE                                 1
3429 /* [RW 32] Wrr weights */
3430 #define QM_REG_WRRWEIGHTS_16                                     0x16e000
3431 #define QM_REG_WRRWEIGHTS_16_SIZE                                1
3432 /* [RW 32] Wrr weights */
3433 #define QM_REG_WRRWEIGHTS_17                                     0x16e004
3434 #define QM_REG_WRRWEIGHTS_17_SIZE                                1
3435 /* [RW 32] Wrr weights */
3436 #define QM_REG_WRRWEIGHTS_18                                     0x16e008
3437 #define QM_REG_WRRWEIGHTS_18_SIZE                                1
3438 /* [RW 32] Wrr weights */
3439 #define QM_REG_WRRWEIGHTS_19                                     0x16e00c
3440 #define QM_REG_WRRWEIGHTS_19_SIZE                                1
3441 /* [RW 32] Wrr weights */
3442 #define QM_REG_WRRWEIGHTS_20                                     0x16e010
3443 #define QM_REG_WRRWEIGHTS_20_SIZE                                1
3444 /* [RW 32] Wrr weights */
3445 #define QM_REG_WRRWEIGHTS_21                                     0x16e014
3446 #define QM_REG_WRRWEIGHTS_21_SIZE                                1
3447 /* [RW 32] Wrr weights */
3448 #define QM_REG_WRRWEIGHTS_22                                     0x16e018
3449 #define QM_REG_WRRWEIGHTS_22_SIZE                                1
3450 /* [RW 32] Wrr weights */
3451 #define QM_REG_WRRWEIGHTS_23                                     0x16e01c
3452 #define QM_REG_WRRWEIGHTS_23_SIZE                                1
3453 /* [RW 32] Wrr weights */
3454 #define QM_REG_WRRWEIGHTS_24                                     0x16e020
3455 #define QM_REG_WRRWEIGHTS_24_SIZE                                1
3456 /* [RW 32] Wrr weights */
3457 #define QM_REG_WRRWEIGHTS_25                                     0x16e024
3458 #define QM_REG_WRRWEIGHTS_25_SIZE                                1
3459 /* [RW 32] Wrr weights */
3460 #define QM_REG_WRRWEIGHTS_26                                     0x16e028
3461 #define QM_REG_WRRWEIGHTS_26_SIZE                                1
3462 /* [RW 32] Wrr weights */
3463 #define QM_REG_WRRWEIGHTS_27                                     0x16e02c
3464 #define QM_REG_WRRWEIGHTS_27_SIZE                                1
3465 /* [RW 32] Wrr weights */
3466 #define QM_REG_WRRWEIGHTS_28                                     0x16e030
3467 #define QM_REG_WRRWEIGHTS_28_SIZE                                1
3468 /* [RW 32] Wrr weights */
3469 #define QM_REG_WRRWEIGHTS_29                                     0x16e034
3470 #define QM_REG_WRRWEIGHTS_29_SIZE                                1
3471 /* [RW 32] Wrr weights */
3472 #define QM_REG_WRRWEIGHTS_30                                     0x16e038
3473 #define QM_REG_WRRWEIGHTS_30_SIZE                                1
3474 /* [RW 32] Wrr weights */
3475 #define QM_REG_WRRWEIGHTS_31                                     0x16e03c
3476 #define QM_REG_WRRWEIGHTS_31_SIZE                                1
3477 #define SRC_REG_COUNTFREE0                                       0x40500
3478 /* [RW 1] If clr the searcher is compatible to E1 A0 - support only two
3479    ports. If set the searcher support 8 functions. */
3480 #define SRC_REG_E1HMF_ENABLE                                     0x404cc
3481 #define SRC_REG_FIRSTFREE0                                       0x40510
3482 #define SRC_REG_KEYRSS0_0                                        0x40408
3483 #define SRC_REG_KEYRSS0_7                                        0x40424
3484 #define SRC_REG_KEYRSS1_9                                        0x40454
3485 #define SRC_REG_KEYSEARCH_0                                      0x40458
3486 #define SRC_REG_KEYSEARCH_1                                      0x4045c
3487 #define SRC_REG_KEYSEARCH_2                                      0x40460
3488 #define SRC_REG_KEYSEARCH_3                                      0x40464
3489 #define SRC_REG_KEYSEARCH_4                                      0x40468
3490 #define SRC_REG_KEYSEARCH_5                                      0x4046c
3491 #define SRC_REG_KEYSEARCH_6                                      0x40470
3492 #define SRC_REG_KEYSEARCH_7                                      0x40474
3493 #define SRC_REG_KEYSEARCH_8                                      0x40478
3494 #define SRC_REG_KEYSEARCH_9                                      0x4047c
3495 #define SRC_REG_LASTFREE0                                        0x40530
3496 #define SRC_REG_NUMBER_HASH_BITS0                                0x40400
3497 /* [RW 1] Reset internal state machines. */
3498 #define SRC_REG_SOFT_RST                                         0x4049c
3499 /* [R 3] Interrupt register #0 read */
3500 #define SRC_REG_SRC_INT_STS                                      0x404ac
3501 /* [RW 3] Parity mask register #0 read/write */
3502 #define SRC_REG_SRC_PRTY_MASK                                    0x404c8
3503 /* [R 3] Parity register #0 read */
3504 #define SRC_REG_SRC_PRTY_STS                                     0x404bc
3505 /* [R 4] Used to read the value of the XX protection CAM occupancy counter. */
3506 #define TCM_REG_CAM_OCCUP                                        0x5017c
3507 /* [RW 1] CDU AG read Interface enable. If 0 - the request input is
3508    disregarded; valid output is deasserted; all other signals are treated as
3509    usual; if 1 - normal activity. */
3510 #define TCM_REG_CDU_AG_RD_IFEN                                   0x50034
3511 /* [RW 1] CDU AG write Interface enable. If 0 - the request and valid input
3512    are disregarded; all other signals are treated as usual; if 1 - normal
3513    activity. */
3514 #define TCM_REG_CDU_AG_WR_IFEN                                   0x50030
3515 /* [RW 1] CDU STORM read Interface enable. If 0 - the request input is
3516    disregarded; valid output is deasserted; all other signals are treated as
3517    usual; if 1 - normal activity. */
3518 #define TCM_REG_CDU_SM_RD_IFEN                                   0x5003c
3519 /* [RW 1] CDU STORM write Interface enable. If 0 - the request and valid
3520    input is disregarded; all other signals are treated as usual; if 1 -
3521    normal activity. */
3522 #define TCM_REG_CDU_SM_WR_IFEN                                   0x50038
3523 /* [RW 4] CFC output initial credit. Max credit available - 15.Write writes
3524    the initial credit value; read returns the current value of the credit
3525    counter. Must be initialized to 1 at start-up. */
3526 #define TCM_REG_CFC_INIT_CRD                                     0x50204
3527 /* [RW 3] The weight of the CP input in the WRR mechanism. 0 stands for
3528    weight 8 (the most prioritised); 1 stands for weight 1(least
3529    prioritised); 2 stands for weight 2; tc. */
3530 #define TCM_REG_CP_WEIGHT                                        0x500c0
3531 /* [RW 1] Input csem Interface enable. If 0 - the valid input is
3532    disregarded; acknowledge output is deasserted; all other signals are
3533    treated as usual; if 1 - normal activity. */
3534 #define TCM_REG_CSEM_IFEN                                        0x5002c
3535 /* [RC 1] Message length mismatch (relative to last indication) at the In#9
3536    interface. */
3537 #define TCM_REG_CSEM_LENGTH_MIS                                  0x50174
3538 /* [RW 3] The weight of the input csem in the WRR mechanism. 0 stands for
3539    weight 8 (the most prioritised); 1 stands for weight 1(least
3540    prioritised); 2 stands for weight 2; tc. */
3541 #define TCM_REG_CSEM_WEIGHT                                      0x500bc
3542 /* [RW 8] The Event ID in case of ErrorFlg is set in the input message. */
3543 #define TCM_REG_ERR_EVNT_ID                                      0x500a0
3544 /* [RW 28] The CM erroneous header for QM and Timers formatting. */
3545 #define TCM_REG_ERR_TCM_HDR                                      0x5009c
3546 /* [RW 8] The Event ID for Timers expiration. */
3547 #define TCM_REG_EXPR_EVNT_ID                                     0x500a4
3548 /* [RW 8] FIC0 output initial credit. Max credit available - 255.Write
3549    writes the initial credit value; read returns the current value of the
3550    credit counter. Must be initialized to 64 at start-up. */
3551 #define TCM_REG_FIC0_INIT_CRD                                    0x5020c
3552 /* [RW 8] FIC1 output initial credit. Max credit available - 255.Write
3553    writes the initial credit value; read returns the current value of the
3554    credit counter. Must be initialized to 64 at start-up. */
3555 #define TCM_REG_FIC1_INIT_CRD                                    0x50210
3556 /* [RW 1] Arbitration between Input Arbiter groups: 0 - fair Round-Robin; 1
3557    - strict priority defined by ~tcm_registers_gr_ag_pr.gr_ag_pr;
3558    ~tcm_registers_gr_ld0_pr.gr_ld0_pr and
3559    ~tcm_registers_gr_ld1_pr.gr_ld1_pr. */
3560 #define TCM_REG_GR_ARB_TYPE                                      0x50114
3561 /* [RW 2] Load (FIC0) channel group priority. The lowest priority is 0; the
3562    highest priority is 3. It is supposed that the Store channel is the
3563    compliment of the other 3 groups. */
3564 #define TCM_REG_GR_LD0_PR                                        0x5011c
3565 /* [RW 2] Load (FIC1) channel group priority. The lowest priority is 0; the
3566    highest priority is 3. It is supposed that the Store channel is the
3567    compliment of the other 3 groups. */
3568 #define TCM_REG_GR_LD1_PR                                        0x50120
3569 /* [RW 4] The number of double REG-pairs; loaded from the STORM context and
3570    sent to STORM; for a specific connection type. The double REG-pairs are
3571    used to align to STORM context row size of 128 bits. The offset of these
3572    data in the STORM context is always 0. Index _i stands for the connection
3573    type (one of 16). */
3574 #define TCM_REG_N_SM_CTX_LD_0                                    0x50050
3575 #define TCM_REG_N_SM_CTX_LD_1                                    0x50054
3576 #define TCM_REG_N_SM_CTX_LD_10                                   0x50078
3577 #define TCM_REG_N_SM_CTX_LD_11                                   0x5007c
3578 #define TCM_REG_N_SM_CTX_LD_12                                   0x50080
3579 #define TCM_REG_N_SM_CTX_LD_13                                   0x50084
3580 #define TCM_REG_N_SM_CTX_LD_14                                   0x50088
3581 #define TCM_REG_N_SM_CTX_LD_15                                   0x5008c
3582 #define TCM_REG_N_SM_CTX_LD_2                                    0x50058
3583 #define TCM_REG_N_SM_CTX_LD_3                                    0x5005c
3584 #define TCM_REG_N_SM_CTX_LD_4                                    0x50060
3585 #define TCM_REG_N_SM_CTX_LD_5                                    0x50064
3586 /* [RW 1] Input pbf Interface enable. If 0 - the valid input is disregarded;
3587    acknowledge output is deasserted; all other signals are treated as usual;
3588    if 1 - normal activity. */
3589 #define TCM_REG_PBF_IFEN                                         0x50024
3590 /* [RC 1] Message length mismatch (relative to last indication) at the In#7
3591    interface. */
3592 #define TCM_REG_PBF_LENGTH_MIS                                   0x5016c
3593 /* [RW 3] The weight of the input pbf in the WRR mechanism. 0 stands for
3594    weight 8 (the most prioritised); 1 stands for weight 1(least
3595    prioritised); 2 stands for weight 2; tc. */
3596 #define TCM_REG_PBF_WEIGHT                                       0x500b4
3597 #define TCM_REG_PHYS_QNUM0_0                                     0x500e0
3598 #define TCM_REG_PHYS_QNUM0_1                                     0x500e4
3599 #define TCM_REG_PHYS_QNUM1_0                                     0x500e8
3600 #define TCM_REG_PHYS_QNUM1_1                                     0x500ec
3601 #define TCM_REG_PHYS_QNUM2_0                                     0x500f0
3602 #define TCM_REG_PHYS_QNUM2_1                                     0x500f4
3603 #define TCM_REG_PHYS_QNUM3_0                                     0x500f8
3604 #define TCM_REG_PHYS_QNUM3_1                                     0x500fc
3605 /* [RW 1] Input prs Interface enable. If 0 - the valid input is disregarded;
3606    acknowledge output is deasserted; all other signals are treated as usual;
3607    if 1 - normal activity. */
3608 #define TCM_REG_PRS_IFEN                                         0x50020
3609 /* [RC 1] Message length mismatch (relative to last indication) at the In#6
3610    interface. */
3611 #define TCM_REG_PRS_LENGTH_MIS                                   0x50168
3612 /* [RW 3] The weight of the input prs in the WRR mechanism. 0 stands for
3613    weight 8 (the most prioritised); 1 stands for weight 1(least
3614    prioritised); 2 stands for weight 2; tc. */
3615 #define TCM_REG_PRS_WEIGHT                                       0x500b0
3616 /* [RW 8] The Event ID for Timers formatting in case of stop done. */
3617 #define TCM_REG_STOP_EVNT_ID                                     0x500a8
3618 /* [RC 1] Message length mismatch (relative to last indication) at the STORM
3619    interface. */
3620 #define TCM_REG_STORM_LENGTH_MIS                                 0x50160
3621 /* [RW 1] STORM - CM Interface enable. If 0 - the valid input is
3622    disregarded; acknowledge output is deasserted; all other signals are
3623    treated as usual; if 1 - normal activity. */
3624 #define TCM_REG_STORM_TCM_IFEN                                   0x50010
3625 /* [RW 3] The weight of the STORM input in the WRR mechanism. 0 stands for
3626    weight 8 (the most prioritised); 1 stands for weight 1(least
3627    prioritised); 2 stands for weight 2; tc. */
3628 #define TCM_REG_STORM_WEIGHT                                     0x500ac
3629 /* [RW 1] CM - CFC Interface enable. If 0 - the valid input is disregarded;
3630    acknowledge output is deasserted; all other signals are treated as usual;
3631    if 1 - normal activity. */
3632 #define TCM_REG_TCM_CFC_IFEN                                     0x50040
3633 /* [RW 11] Interrupt mask register #0 read/write */
3634 #define TCM_REG_TCM_INT_MASK                                     0x501dc
3635 /* [R 11] Interrupt register #0 read */
3636 #define TCM_REG_TCM_INT_STS                                      0x501d0
3637 /* [R 27] Parity register #0 read */
3638 #define TCM_REG_TCM_PRTY_STS                                     0x501e0
3639 /* [RW 3] The size of AG context region 0 in REG-pairs. Designates the MS
3640    REG-pair number (e.g. if region 0 is 6 REG-pairs; the value should be 5).
3641    Is used to determine the number of the AG context REG-pairs written back;
3642    when the input message Reg1WbFlg isn't set. */
3643 #define TCM_REG_TCM_REG0_SZ                                      0x500d8
3644 /* [RW 1] CM - STORM 0 Interface enable. If 0 - the acknowledge input is
3645    disregarded; valid is deasserted; all other signals are treated as usual;
3646    if 1 - normal activity. */
3647 #define TCM_REG_TCM_STORM0_IFEN                                  0x50004
3648 /* [RW 1] CM - STORM 1 Interface enable. If 0 - the acknowledge input is
3649    disregarded; valid is deasserted; all other signals are treated as usual;
3650    if 1 - normal activity. */
3651 #define TCM_REG_TCM_STORM1_IFEN                                  0x50008
3652 /* [RW 1] CM - QM Interface enable. If 0 - the acknowledge input is
3653    disregarded; valid is deasserted; all other signals are treated as usual;
3654    if 1 - normal activity. */
3655 #define TCM_REG_TCM_TQM_IFEN                                     0x5000c
3656 /* [RW 1] If set the Q index; received from the QM is inserted to event ID. */
3657 #define TCM_REG_TCM_TQM_USE_Q                                    0x500d4
3658 /* [RW 28] The CM header for Timers expiration command. */
3659 #define TCM_REG_TM_TCM_HDR                                       0x50098
3660 /* [RW 1] Timers - CM Interface enable. If 0 - the valid input is
3661    disregarded; acknowledge output is deasserted; all other signals are
3662    treated as usual; if 1 - normal activity. */
3663 #define TCM_REG_TM_TCM_IFEN                                      0x5001c
3664 /* [RW 3] The weight of the Timers input in the WRR mechanism. 0 stands for
3665    weight 8 (the most prioritised); 1 stands for weight 1(least
3666    prioritised); 2 stands for weight 2; tc. */
3667 #define TCM_REG_TM_WEIGHT                                        0x500d0
3668 /* [RW 6] QM output initial credit. Max credit available - 32.Write writes
3669    the initial credit value; read returns the current value of the credit
3670    counter. Must be initialized to 32 at start-up. */
3671 #define TCM_REG_TQM_INIT_CRD                                     0x5021c
3672 /* [RW 3] The weight of the QM (primary) input in the WRR mechanism. 0
3673    stands for weight 8 (the most prioritised); 1 stands for weight 1(least
3674    prioritised); 2 stands for weight 2; tc. */
3675 #define TCM_REG_TQM_P_WEIGHT                                     0x500c8
3676 /* [RW 3] The weight of the QM (secondary) input in the WRR mechanism. 0
3677    stands for weight 8 (the most prioritised); 1 stands for weight 1(least
3678    prioritised); 2 stands for weight 2; tc. */
3679 #define TCM_REG_TQM_S_WEIGHT                                     0x500cc
3680 /* [RW 28] The CM header value for QM request (primary). */
3681 #define TCM_REG_TQM_TCM_HDR_P                                    0x50090
3682 /* [RW 28] The CM header value for QM request (secondary). */
3683 #define TCM_REG_TQM_TCM_HDR_S                                    0x50094
3684 /* [RW 1] QM - CM Interface enable. If 0 - the valid input is disregarded;
3685    acknowledge output is deasserted; all other signals are treated as usual;
3686    if 1 - normal activity. */
3687 #define TCM_REG_TQM_TCM_IFEN                                     0x50014
3688 /* [RW 1] Input SDM Interface enable. If 0 - the valid input is disregarded;
3689    acknowledge output is deasserted; all other signals are treated as usual;
3690    if 1 - normal activity. */
3691 #define TCM_REG_TSDM_IFEN                                        0x50018
3692 /* [RC 1] Message length mismatch (relative to last indication) at the SDM
3693    interface. */
3694 #define TCM_REG_TSDM_LENGTH_MIS                                  0x50164
3695 /* [RW 3] The weight of the SDM input in the WRR mechanism. 0 stands for
3696    weight 8 (the most prioritised); 1 stands for weight 1(least
3697    prioritised); 2 stands for weight 2; tc. */
3698 #define TCM_REG_TSDM_WEIGHT                                      0x500c4
3699 /* [RW 1] Input usem Interface enable. If 0 - the valid input is
3700    disregarded; acknowledge output is deasserted; all other signals are
3701    treated as usual; if 1 - normal activity. */
3702 #define TCM_REG_USEM_IFEN                                        0x50028
3703 /* [RC 1] Message length mismatch (relative to last indication) at the In#8
3704    interface. */
3705 #define TCM_REG_USEM_LENGTH_MIS                                  0x50170
3706 /* [RW 3] The weight of the input usem in the WRR mechanism. 0 stands for
3707    weight 8 (the most prioritised); 1 stands for weight 1(least
3708    prioritised); 2 stands for weight 2; tc. */
3709 #define TCM_REG_USEM_WEIGHT                                      0x500b8
3710 /* [RW 21] Indirect access to the descriptor table of the XX protection
3711    mechanism. The fields are: [5:0] - length of the message; 15:6] - message
3712    pointer; 20:16] - next pointer. */
3713 #define TCM_REG_XX_DESCR_TABLE                                   0x50280
3714 #define TCM_REG_XX_DESCR_TABLE_SIZE                              32
3715 /* [R 6] Use to read the value of XX protection Free counter. */
3716 #define TCM_REG_XX_FREE                                          0x50178
3717 /* [RW 6] Initial value for the credit counter; responsible for fulfilling
3718    of the Input Stage XX protection buffer by the XX protection pending
3719    messages. Max credit available - 127.Write writes the initial credit
3720    value; read returns the current value of the credit counter. Must be
3721    initialized to 19 at start-up. */
3722 #define TCM_REG_XX_INIT_CRD                                      0x50220
3723 /* [RW 6] Maximum link list size (messages locked) per connection in the XX
3724    protection. */
3725 #define TCM_REG_XX_MAX_LL_SZ                                     0x50044
3726 /* [RW 6] The maximum number of pending messages; which may be stored in XX
3727    protection. ~tcm_registers_xx_free.xx_free is read on read. */
3728 #define TCM_REG_XX_MSG_NUM                                       0x50224
3729 /* [RW 8] The Event ID; sent to the STORM in case of XX overflow. */
3730 #define TCM_REG_XX_OVFL_EVNT_ID                                  0x50048
3731 /* [RW 16] Indirect access to the XX table of the XX protection mechanism.
3732    The fields are:[4:0] - tail pointer; [10:5] - Link List size; 15:11] -
3733    header pointer. */
3734 #define TCM_REG_XX_TABLE                                         0x50240
3735 /* [RW 4] Load value for for cfc ac credit cnt. */
3736 #define TM_REG_CFC_AC_CRDCNT_VAL                                 0x164208
3737 /* [RW 4] Load value for cfc cld credit cnt. */
3738 #define TM_REG_CFC_CLD_CRDCNT_VAL                                0x164210
3739 /* [RW 8] Client0 context region. */
3740 #define TM_REG_CL0_CONT_REGION                                   0x164030
3741 /* [RW 8] Client1 context region. */
3742 #define TM_REG_CL1_CONT_REGION                                   0x164034
3743 /* [RW 8] Client2 context region. */
3744 #define TM_REG_CL2_CONT_REGION                                   0x164038
3745 /* [RW 2] Client in High priority client number. */
3746 #define TM_REG_CLIN_PRIOR0_CLIENT                                0x164024
3747 /* [RW 4] Load value for clout0 cred cnt. */
3748 #define TM_REG_CLOUT_CRDCNT0_VAL                                 0x164220
3749 /* [RW 4] Load value for clout1 cred cnt. */
3750 #define TM_REG_CLOUT_CRDCNT1_VAL                                 0x164228
3751 /* [RW 4] Load value for clout2 cred cnt. */
3752 #define TM_REG_CLOUT_CRDCNT2_VAL                                 0x164230
3753 /* [RW 1] Enable client0 input. */
3754 #define TM_REG_EN_CL0_INPUT                                      0x164008
3755 /* [RW 1] Enable client1 input. */
3756 #define TM_REG_EN_CL1_INPUT                                      0x16400c
3757 /* [RW 1] Enable client2 input. */
3758 #define TM_REG_EN_CL2_INPUT                                      0x164010
3759 #define TM_REG_EN_LINEAR0_TIMER                                  0x164014
3760 /* [RW 1] Enable real time counter. */
3761 #define TM_REG_EN_REAL_TIME_CNT                                  0x1640d8
3762 /* [RW 1] Enable for Timers state machines. */
3763 #define TM_REG_EN_TIMERS                                         0x164000
3764 /* [RW 4] Load value for expiration credit cnt. CFC max number of
3765    outstanding load requests for timers (expiration) context loading. */
3766 #define TM_REG_EXP_CRDCNT_VAL                                    0x164238
3767 /* [RW 32] Linear0 logic address. */
3768 #define TM_REG_LIN0_LOGIC_ADDR                                   0x164240
3769 /* [RW 18] Linear0 Max active cid (in banks of 32 entries). */
3770 #define TM_REG_LIN0_MAX_ACTIVE_CID                               0x164048
3771 /* [WB 64] Linear0 phy address. */
3772 #define TM_REG_LIN0_PHY_ADDR                                     0x164270
3773 /* [RW 1] Linear0 physical address valid. */
3774 #define TM_REG_LIN0_PHY_ADDR_VALID                               0x164248
3775 /* [RW 24] Linear0 array scan timeout. */
3776 #define TM_REG_LIN0_SCAN_TIME                                    0x16403c
3777 /* [RW 32] Linear1 logic address. */
3778 #define TM_REG_LIN1_LOGIC_ADDR                                   0x164250
3779 /* [WB 64] Linear1 phy address. */
3780 #define TM_REG_LIN1_PHY_ADDR                                     0x164280
3781 /* [RW 1] Linear1 physical address valid. */
3782 #define TM_REG_LIN1_PHY_ADDR_VALID                               0x164258
3783 /* [RW 6] Linear timer set_clear fifo threshold. */
3784 #define TM_REG_LIN_SETCLR_FIFO_ALFULL_THR                        0x164070
3785 /* [RW 2] Load value for pci arbiter credit cnt. */
3786 #define TM_REG_PCIARB_CRDCNT_VAL                                 0x164260
3787 /* [RW 1] Timer software reset - active high. */
3788 #define TM_REG_TIMER_SOFT_RST                                    0x164004
3789 /* [RW 20] The amount of hardware cycles for each timer tick. */
3790 #define TM_REG_TIMER_TICK_SIZE                                   0x16401c
3791 /* [RW 8] Timers Context region. */
3792 #define TM_REG_TM_CONTEXT_REGION                                 0x164044
3793 /* [RW 1] Interrupt mask register #0 read/write */
3794 #define TM_REG_TM_INT_MASK                                       0x1640fc
3795 /* [R 1] Interrupt register #0 read */
3796 #define TM_REG_TM_INT_STS                                        0x1640f0
3797 /* [RW 8] The event id for aggregated interrupt 0 */
3798 #define TSDM_REG_AGG_INT_EVENT_0                                 0x42038
3799 #define TSDM_REG_AGG_INT_EVENT_1                                 0x4203c
3800 #define TSDM_REG_AGG_INT_EVENT_10                                0x42060
3801 #define TSDM_REG_AGG_INT_EVENT_11                                0x42064
3802 #define TSDM_REG_AGG_INT_EVENT_12                                0x42068
3803 #define TSDM_REG_AGG_INT_EVENT_13                                0x4206c
3804 #define TSDM_REG_AGG_INT_EVENT_14                                0x42070
3805 #define TSDM_REG_AGG_INT_EVENT_15                                0x42074
3806 #define TSDM_REG_AGG_INT_EVENT_16                                0x42078
3807 #define TSDM_REG_AGG_INT_EVENT_17                                0x4207c
3808 #define TSDM_REG_AGG_INT_EVENT_18                                0x42080
3809 #define TSDM_REG_AGG_INT_EVENT_19                                0x42084
3810 #define TSDM_REG_AGG_INT_EVENT_2                                 0x42040
3811 #define TSDM_REG_AGG_INT_EVENT_20                                0x42088
3812 #define TSDM_REG_AGG_INT_EVENT_21                                0x4208c
3813 #define TSDM_REG_AGG_INT_EVENT_22                                0x42090
3814 #define TSDM_REG_AGG_INT_EVENT_23                                0x42094
3815 #define TSDM_REG_AGG_INT_EVENT_24                                0x42098
3816 #define TSDM_REG_AGG_INT_EVENT_25                                0x4209c
3817 #define TSDM_REG_AGG_INT_EVENT_26                                0x420a0
3818 #define TSDM_REG_AGG_INT_EVENT_27                                0x420a4
3819 #define TSDM_REG_AGG_INT_EVENT_28                                0x420a8
3820 #define TSDM_REG_AGG_INT_EVENT_29                                0x420ac
3821 #define TSDM_REG_AGG_INT_EVENT_3                                 0x42044
3822 #define TSDM_REG_AGG_INT_EVENT_30                                0x420b0
3823 #define TSDM_REG_AGG_INT_EVENT_31                                0x420b4
3824 #define TSDM_REG_AGG_INT_EVENT_4                                 0x42048
3825 /* [RW 1] The T bit for aggregated interrupt 0 */
3826 #define TSDM_REG_AGG_INT_T_0                                     0x420b8
3827 #define TSDM_REG_AGG_INT_T_1                                     0x420bc
3828 #define TSDM_REG_AGG_INT_T_10                                    0x420e0
3829 #define TSDM_REG_AGG_INT_T_11                                    0x420e4
3830 #define TSDM_REG_AGG_INT_T_12                                    0x420e8
3831 #define TSDM_REG_AGG_INT_T_13                                    0x420ec
3832 #define TSDM_REG_AGG_INT_T_14                                    0x420f0
3833 #define TSDM_REG_AGG_INT_T_15                                    0x420f4
3834 #define TSDM_REG_AGG_INT_T_16                                    0x420f8
3835 #define TSDM_REG_AGG_INT_T_17                                    0x420fc
3836 #define TSDM_REG_AGG_INT_T_18                                    0x42100
3837 #define TSDM_REG_AGG_INT_T_19                                    0x42104
3838 /* [RW 13] The start address in the internal RAM for the cfc_rsp lcid */
3839 #define TSDM_REG_CFC_RSP_START_ADDR                              0x42008
3840 /* [RW 16] The maximum value of the competion counter #0 */
3841 #define TSDM_REG_CMP_COUNTER_MAX0                                0x4201c
3842 /* [RW 16] The maximum value of the competion counter #1 */
3843 #define TSDM_REG_CMP_COUNTER_MAX1                                0x42020
3844 /* [RW 16] The maximum value of the competion counter #2 */
3845 #define TSDM_REG_CMP_COUNTER_MAX2                                0x42024
3846 /* [RW 16] The maximum value of the competion counter #3 */
3847 #define TSDM_REG_CMP_COUNTER_MAX3                                0x42028
3848 /* [RW 13] The start address in the internal RAM for the completion
3849    counters. */
3850 #define TSDM_REG_CMP_COUNTER_START_ADDR                          0x4200c
3851 #define TSDM_REG_ENABLE_IN1                                      0x42238
3852 #define TSDM_REG_ENABLE_IN2                                      0x4223c
3853 #define TSDM_REG_ENABLE_OUT1                                     0x42240
3854 #define TSDM_REG_ENABLE_OUT2                                     0x42244
3855 /* [RW 4] The initial number of messages that can be sent to the pxp control
3856    interface without receiving any ACK. */
3857 #define TSDM_REG_INIT_CREDIT_PXP_CTRL                            0x424bc
3858 /* [ST 32] The number of ACK after placement messages received */
3859 #define TSDM_REG_NUM_OF_ACK_AFTER_PLACE                          0x4227c
3860 /* [ST 32] The number of packet end messages received from the parser */
3861 #define TSDM_REG_NUM_OF_PKT_END_MSG                              0x42274
3862 /* [ST 32] The number of requests received from the pxp async if */
3863 #define TSDM_REG_NUM_OF_PXP_ASYNC_REQ                            0x42278
3864 /* [ST 32] The number of commands received in queue 0 */
3865 #define TSDM_REG_NUM_OF_Q0_CMD                                   0x42248
3866 /* [ST 32] The number of commands received in queue 10 */
3867 #define TSDM_REG_NUM_OF_Q10_CMD                                  0x4226c
3868 /* [ST 32] The number of commands received in queue 11 */
3869 #define TSDM_REG_NUM_OF_Q11_CMD                                  0x42270
3870 /* [ST 32] The number of commands received in queue 1 */
3871 #define TSDM_REG_NUM_OF_Q1_CMD                                   0x4224c
3872 /* [ST 32] The number of commands received in queue 3 */
3873 #define TSDM_REG_NUM_OF_Q3_CMD                                   0x42250
3874 /* [ST 32] The number of commands received in queue 4 */
3875 #define TSDM_REG_NUM_OF_Q4_CMD                                   0x42254
3876 /* [ST 32] The number of commands received in queue 5 */
3877 #define TSDM_REG_NUM_OF_Q5_CMD                                   0x42258
3878 /* [ST 32] The number of commands received in queue 6 */
3879 #define TSDM_REG_NUM_OF_Q6_CMD                                   0x4225c
3880 /* [ST 32] The number of commands received in queue 7 */
3881 #define TSDM_REG_NUM_OF_Q7_CMD                                   0x42260
3882 /* [ST 32] The number of commands received in queue 8 */
3883 #define TSDM_REG_NUM_OF_Q8_CMD                                   0x42264
3884 /* [ST 32] The number of commands received in queue 9 */
3885 #define TSDM_REG_NUM_OF_Q9_CMD                                   0x42268
3886 /* [RW 13] The start address in the internal RAM for the packet end message */
3887 #define TSDM_REG_PCK_END_MSG_START_ADDR                          0x42014
3888 /* [RW 13] The start address in the internal RAM for queue counters */
3889 #define TSDM_REG_Q_COUNTER_START_ADDR                            0x42010
3890 /* [R 1] pxp_ctrl rd_data fifo empty in sdm_dma_rsp block */
3891 #define TSDM_REG_RSP_PXP_CTRL_RDATA_EMPTY                        0x42548
3892 /* [R 1] parser fifo empty in sdm_sync block */
3893 #define TSDM_REG_SYNC_PARSER_EMPTY                               0x42550
3894 /* [R 1] parser serial fifo empty in sdm_sync block */
3895 #define TSDM_REG_SYNC_SYNC_EMPTY                                 0x42558
3896 /* [RW 32] Tick for timer counter. Applicable only when
3897    ~tsdm_registers_timer_tick_enable.timer_tick_enable =1 */
3898 #define TSDM_REG_TIMER_TICK                                      0x42000
3899 /* [RW 32] Interrupt mask register #0 read/write */
3900 #define TSDM_REG_TSDM_INT_MASK_0                                 0x4229c
3901 #define TSDM_REG_TSDM_INT_MASK_1                                 0x422ac
3902 /* [R 32] Interrupt register #0 read */
3903 #define TSDM_REG_TSDM_INT_STS_0                                  0x42290
3904 #define TSDM_REG_TSDM_INT_STS_1                                  0x422a0
3905 /* [RW 11] Parity mask register #0 read/write */
3906 #define TSDM_REG_TSDM_PRTY_MASK                                  0x422bc
3907 /* [R 11] Parity register #0 read */
3908 #define TSDM_REG_TSDM_PRTY_STS                                   0x422b0
3909 /* [RW 5] The number of time_slots in the arbitration cycle */
3910 #define TSEM_REG_ARB_CYCLE_SIZE                                  0x180034
3911 /* [RW 3] The source that is associated with arbitration element 0. Source
3912    decoding is: 0- foc0; 1-fic1; 2-sleeping thread with priority 0; 3-
3913    sleeping thread with priority 1; 4- sleeping thread with priority 2 */
3914 #define TSEM_REG_ARB_ELEMENT0                                    0x180020
3915 /* [RW 3] The source that is associated with arbitration element 1. Source
3916    decoding is: 0- foc0; 1-fic1; 2-sleeping thread with priority 0; 3-
3917    sleeping thread with priority 1; 4- sleeping thread with priority 2.
3918    Could not be equal to register ~tsem_registers_arb_element0.arb_element0 */
3919 #define TSEM_REG_ARB_ELEMENT1                                    0x180024
3920 /* [RW 3] The source that is associated with arbitration element 2. Source
3921    decoding is: 0- foc0; 1-fic1; 2-sleeping thread with priority 0; 3-
3922    sleeping thread with priority 1; 4- sleeping thread with priority 2.
3923    Could not be equal to register ~tsem_registers_arb_element0.arb_element0
3924    and ~tsem_registers_arb_element1.arb_element1 */
3925 #define TSEM_REG_ARB_ELEMENT2                                    0x180028
3926 /* [RW 3] The source that is associated with arbitration element 3. Source
3927    decoding is: 0- foc0; 1-fic1; 2-sleeping thread with priority 0; 3-
3928    sleeping thread with priority 1; 4- sleeping thread with priority 2.Could
3929    not be equal to register ~tsem_registers_arb_element0.arb_element0 and
3930    ~tsem_registers_arb_element1.arb_element1 and
3931    ~tsem_registers_arb_element2.arb_element2 */
3932 #define TSEM_REG_ARB_ELEMENT3                                    0x18002c
3933 /* [RW 3] The source that is associated with arbitration element 4. Source
3934    decoding is: 0- foc0; 1-fic1; 2-sleeping thread with priority 0; 3-
3935    sleeping thread with priority 1; 4- sleeping thread with priority 2.
3936    Could not be equal to register ~tsem_registers_arb_element0.arb_element0
3937    and ~tsem_registers_arb_element1.arb_element1 and
3938    ~tsem_registers_arb_element2.arb_element2 and
3939    ~tsem_registers_arb_element3.arb_element3 */
3940 #define TSEM_REG_ARB_ELEMENT4                                    0x180030
3941 #define TSEM_REG_ENABLE_IN                                       0x1800a4
3942 #define TSEM_REG_ENABLE_OUT                                      0x1800a8
3943 /* [RW 32] This address space contains all registers and memories that are
3944    placed in SEM_FAST block. The SEM_FAST registers are described in
3945    appendix B. In order to access the sem_fast registers the base address
3946    ~fast_memory.fast_memory should be added to eachsem_fast register offset. */
3947 #define TSEM_REG_FAST_MEMORY                                     0x1a0000
3948 /* [RW 1] Disables input messages from FIC0 May be updated during run_time
3949    by the microcode */
3950 #define TSEM_REG_FIC0_DISABLE                                    0x180224
3951 /* [RW 1] Disables input messages from FIC1 May be updated during run_time
3952    by the microcode */
3953 #define TSEM_REG_FIC1_DISABLE                                    0x180234
3954 /* [RW 15] Interrupt table Read and write access to it is not possible in
3955    the middle of the work */
3956 #define TSEM_REG_INT_TABLE                                       0x180400
3957 /* [ST 24] Statistics register. The number of messages that entered through
3958    FIC0 */
3959 #define TSEM_REG_MSG_NUM_FIC0                                    0x180000
3960 /* [ST 24] Statistics register. The number of messages that entered through
3961    FIC1 */
3962 #define TSEM_REG_MSG_NUM_FIC1                                    0x180004
3963 /* [ST 24] Statistics register. The number of messages that were sent to
3964    FOC0 */
3965 #define TSEM_REG_MSG_NUM_FOC0                                    0x180008
3966 /* [ST 24] Statistics register. The number of messages that were sent to
3967    FOC1 */
3968 #define TSEM_REG_MSG_NUM_FOC1                                    0x18000c
3969 /* [ST 24] Statistics register. The number of messages that were sent to
3970    FOC2 */
3971 #define TSEM_REG_MSG_NUM_FOC2                                    0x180010
3972 /* [ST 24] Statistics register. The number of messages that were sent to
3973    FOC3 */
3974 #define TSEM_REG_MSG_NUM_FOC3                                    0x180014
3975 /* [RW 1] Disables input messages from the passive buffer May be updated
3976    during run_time by the microcode */
3977 #define TSEM_REG_PAS_DISABLE                                     0x18024c
3978 /* [WB 128] Debug only. Passive buffer memory */
3979 #define TSEM_REG_PASSIVE_BUFFER                                  0x181000
3980 /* [WB 46] pram memory. B45 is parity; b[44:0] - data. */
3981 #define TSEM_REG_PRAM                                            0x1c0000
3982 /* [R 8] Valid sleeping threads indication have bit per thread */
3983 #define TSEM_REG_SLEEP_THREADS_VALID                             0x18026c
3984 /* [R 1] EXT_STORE FIFO is empty in sem_slow_ls_ext */
3985 #define TSEM_REG_SLOW_EXT_STORE_EMPTY                            0x1802a0
3986 /* [RW 8] List of free threads . There is a bit per thread. */
3987 #define TSEM_REG_THREADS_LIST                                    0x1802e4
3988 /* [RW 3] The arbitration scheme of time_slot 0 */
3989 #define TSEM_REG_TS_0_AS                                         0x180038
3990 /* [RW 3] The arbitration scheme of time_slot 10 */
3991 #define TSEM_REG_TS_10_AS                                        0x180060
3992 /* [RW 3] The arbitration scheme of time_slot 11 */
3993 #define TSEM_REG_TS_11_AS                                        0x180064
3994 /* [RW 3] The arbitration scheme of time_slot 12 */
3995 #define TSEM_REG_TS_12_AS                                        0x180068
3996 /* [RW 3] The arbitration scheme of time_slot 13 */
3997 #define TSEM_REG_TS_13_AS                                        0x18006c
3998 /* [RW 3] The arbitration scheme of time_slot 14 */
3999 #define TSEM_REG_TS_14_AS                                        0x180070
4000 /* [RW 3] The arbitration scheme of time_slot 15 */
4001 #define TSEM_REG_TS_15_AS                                        0x180074
4002 /* [RW 3] The arbitration scheme of time_slot 16 */
4003 #define TSEM_REG_TS_16_AS                                        0x180078
4004 /* [RW 3] The arbitration scheme of time_slot 17 */
4005 #define TSEM_REG_TS_17_AS                                        0x18007c
4006 /* [RW 3] The arbitration scheme of time_slot 18 */
4007 #define TSEM_REG_TS_18_AS                                        0x180080
4008 /* [RW 3] The arbitration scheme of time_slot 1 */
4009 #define TSEM_REG_TS_1_AS                                         0x18003c
4010 /* [RW 3] The arbitration scheme of time_slot 2 */
4011 #define TSEM_REG_TS_2_AS                                         0x180040
4012 /* [RW 3] The arbitration scheme of time_slot 3 */
4013 #define TSEM_REG_TS_3_AS                                         0x180044
4014 /* [RW 3] The arbitration scheme of time_slot 4 */
4015 #define TSEM_REG_TS_4_AS                                         0x180048
4016 /* [RW 3] The arbitration scheme of time_slot 5 */
4017 #define TSEM_REG_TS_5_AS                                         0x18004c
4018 /* [RW 3] The arbitration scheme of time_slot 6 */
4019 #define TSEM_REG_TS_6_AS                                         0x180050
4020 /* [RW 3] The arbitration scheme of time_slot 7 */
4021 #define TSEM_REG_TS_7_AS                                         0x180054
4022 /* [RW 3] The arbitration scheme of time_slot 8 */
4023 #define TSEM_REG_TS_8_AS                                         0x180058
4024 /* [RW 3] The arbitration scheme of time_slot 9 */
4025 #define TSEM_REG_TS_9_AS                                         0x18005c
4026 /* [RW 32] Interrupt mask register #0 read/write */
4027 #define TSEM_REG_TSEM_INT_MASK_0                                 0x180100
4028 #define TSEM_REG_TSEM_INT_MASK_1                                 0x180110
4029 /* [R 32] Interrupt register #0 read */
4030 #define TSEM_REG_TSEM_INT_STS_0                                  0x1800f4
4031 #define TSEM_REG_TSEM_INT_STS_1                                  0x180104
4032 /* [RW 32] Parity mask register #0 read/write */
4033 #define TSEM_REG_TSEM_PRTY_MASK_0                                0x180120
4034 #define TSEM_REG_TSEM_PRTY_MASK_1                                0x180130
4035 /* [R 32] Parity register #0 read */
4036 #define TSEM_REG_TSEM_PRTY_STS_0                                 0x180114
4037 #define TSEM_REG_TSEM_PRTY_STS_1                                 0x180124
4038 /* [R 5] Used to read the XX protection CAM occupancy counter. */
4039 #define UCM_REG_CAM_OCCUP                                        0xe0170
4040 /* [RW 1] CDU AG read Interface enable. If 0 - the request input is
4041    disregarded; valid output is deasserted; all other signals are treated as
4042    usual; if 1 - normal activity. */
4043 #define UCM_REG_CDU_AG_RD_IFEN                                   0xe0038
4044 /* [RW 1] CDU AG write Interface enable. If 0 - the request and valid input
4045    are disregarded; all other signals are treated as usual; if 1 - normal
4046    activity. */
4047 #define UCM_REG_CDU_AG_WR_IFEN                                   0xe0034
4048 /* [RW 1] CDU STORM read Interface enable. If 0 - the request input is
4049    disregarded; valid output is deasserted; all other signals are treated as
4050    usual; if 1 - normal activity. */
4051 #define UCM_REG_CDU_SM_RD_IFEN                                   0xe0040
4052 /* [RW 1] CDU STORM write Interface enable. If 0 - the request and valid
4053    input is disregarded; all other signals are treated as usual; if 1 -
4054    normal activity. */
4055 #define UCM_REG_CDU_SM_WR_IFEN                                   0xe003c
4056 /* [RW 4] CFC output initial credit. Max credit available - 15.Write writes
4057    the initial credit value; read returns the current value of the credit
4058    counter. Must be initialized to 1 at start-up. */
4059 #define UCM_REG_CFC_INIT_CRD                                     0xe0204
4060 /* [RW 3] The weight of the CP input in the WRR mechanism. 0 stands for
4061    weight 8 (the most prioritised); 1 stands for weight 1(least
4062    prioritised); 2 stands for weight 2; tc. */
4063 #define UCM_REG_CP_WEIGHT                                        0xe00c4
4064 /* [RW 1] Input csem Interface enable. If 0 - the valid input is
4065    disregarded; acknowledge output is deasserted; all other signals are
4066    treated as usual; if 1 - normal activity. */
4067 #define UCM_REG_CSEM_IFEN                                        0xe0028
4068 /* [RC 1] Set when the message length mismatch (relative to last indication)
4069    at the csem interface is detected. */
4070 #define UCM_REG_CSEM_LENGTH_MIS                                  0xe0160
4071 /* [RW 3] The weight of the input csem in the WRR mechanism. 0 stands for
4072    weight 8 (the most prioritised); 1 stands for weight 1(least
4073    prioritised); 2 stands for weight 2; tc. */
4074 #define UCM_REG_CSEM_WEIGHT                                      0xe00b8
4075 /* [RW 1] Input dorq Interface enable. If 0 - the valid input is
4076    disregarded; acknowledge output is deasserted; all other signals are
4077    treated as usual; if 1 - normal activity. */
4078 #define UCM_REG_DORQ_IFEN                                        0xe0030
4079 /* [RC 1] Set when the message length mismatch (relative to last indication)
4080    at the dorq interface is detected. */
4081 #define UCM_REG_DORQ_LENGTH_MIS                                  0xe0168
4082 /* [RW 3] The weight of the input dorq in the WRR mechanism. 0 stands for
4083    weight 8 (the most prioritised); 1 stands for weight 1(least
4084    prioritised); 2 stands for weight 2; tc. */
4085 #define UCM_REG_DORQ_WEIGHT                                      0xe00c0
4086 /* [RW 8] The Event ID in case ErrorFlg input message bit is set. */
4087 #define UCM_REG_ERR_EVNT_ID                                      0xe00a4
4088 /* [RW 28] The CM erroneous header for QM and Timers formatting. */
4089 #define UCM_REG_ERR_UCM_HDR                                      0xe00a0
4090 /* [RW 8] The Event ID for Timers expiration. */
4091 #define UCM_REG_EXPR_EVNT_ID                                     0xe00a8
4092 /* [RW 8] FIC0 output initial credit. Max credit available - 255.Write
4093    writes the initial credit value; read returns the current value of the
4094    credit counter. Must be initialized to 64 at start-up. */
4095 #define UCM_REG_FIC0_INIT_CRD                                    0xe020c
4096 /* [RW 8] FIC1 output initial credit. Max credit available - 255.Write
4097    writes the initial credit value; read returns the current value of the
4098    credit counter. Must be initialized to 64 at start-up. */
4099 #define UCM_REG_FIC1_INIT_CRD                                    0xe0210
4100 /* [RW 1] Arbitration between Input Arbiter groups: 0 - fair Round-Robin; 1
4101    - strict priority defined by ~ucm_registers_gr_ag_pr.gr_ag_pr;
4102    ~ucm_registers_gr_ld0_pr.gr_ld0_pr and
4103    ~ucm_registers_gr_ld1_pr.gr_ld1_pr. */
4104 #define UCM_REG_GR_ARB_TYPE                                      0xe0144
4105 /* [RW 2] Load (FIC0) channel group priority. The lowest priority is 0; the
4106    highest priority is 3. It is supposed that the Store channel group is
4107    compliment to the others. */
4108 #define UCM_REG_GR_LD0_PR                                        0xe014c
4109 /* [RW 2] Load (FIC1) channel group priority. The lowest priority is 0; the
4110    highest priority is 3. It is supposed that the Store channel group is
4111    compliment to the others. */
4112 #define UCM_REG_GR_LD1_PR                                        0xe0150
4113 /* [RW 2] The queue index for invalidate counter flag decision. */
4114 #define UCM_REG_INV_CFLG_Q                                       0xe00e4
4115 /* [RW 5] The number of double REG-pairs; loaded from the STORM context and
4116    sent to STORM; for a specific connection type. the double REG-pairs are
4117    used in order to align to STORM context row size of 128 bits. The offset
4118    of these data in the STORM context is always 0. Index _i stands for the
4119    connection type (one of 16). */
4120 #define UCM_REG_N_SM_CTX_LD_0                                    0xe0054
4121 #define UCM_REG_N_SM_CTX_LD_1                                    0xe0058
4122 #define UCM_REG_N_SM_CTX_LD_10                                   0xe007c
4123 #define UCM_REG_N_SM_CTX_LD_11                                   0xe0080
4124 #define UCM_REG_N_SM_CTX_LD_12                                   0xe0084
4125 #define UCM_REG_N_SM_CTX_LD_13                                   0xe0088
4126 #define UCM_REG_N_SM_CTX_LD_14         &n