bnx2x: Add 57712 support
[linux-2.6.git] / drivers / net / bnx2x / bnx2x_reg.h
1 /* bnx2x_reg.h: Broadcom Everest network driver.
2  *
3  * Copyright (c) 2007-2010 Broadcom Corporation
4  *
5  * This program is free software; you can redistribute it and/or modify
6  * it under the terms of the GNU General Public License as published by
7  * the Free Software Foundation.
8  *
9  * The registers description starts with the register Access type followed
10  * by size in bits. For example [RW 32]. The access types are:
11  * R  - Read only
12  * RC - Clear on read
13  * RW - Read/Write
14  * ST - Statistics register (clear on read)
15  * W  - Write only
16  * WB - Wide bus register - the size is over 32 bits and it should be
17  *      read/write in consecutive 32 bits accesses
18  * WR - Write Clear (write 1 to clear the bit)
19  *
20  */
21
22 #define ATC_ATC_INT_STS_REG_ADDRESS_ERROR                        (0x1<<0)
23 #define ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS                (0x1<<2)
24 #define ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU               (0x1<<5)
25 #define ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT                (0x1<<3)
26 #define ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR                       (0x1<<4)
27 #define ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND                 (0x1<<1)
28 /* [RW 1] Initiate the ATC array - reset all the valid bits */
29 #define ATC_REG_ATC_INIT_ARRAY                                   0x1100b8
30 /* [R 1] ATC initalization done */
31 #define ATC_REG_ATC_INIT_DONE                                    0x1100bc
32 /* [RC 6] Interrupt register #0 read clear */
33 #define ATC_REG_ATC_INT_STS_CLR                          0x1101c0
34 /* [RW 19] Interrupt mask register #0 read/write */
35 #define BRB1_REG_BRB1_INT_MASK                                   0x60128
36 /* [R 19] Interrupt register #0 read */
37 #define BRB1_REG_BRB1_INT_STS                                    0x6011c
38 /* [RW 4] Parity mask register #0 read/write */
39 #define BRB1_REG_BRB1_PRTY_MASK                                  0x60138
40 /* [R 4] Parity register #0 read */
41 #define BRB1_REG_BRB1_PRTY_STS                                   0x6012c
42 /* [RW 10] At address BRB1_IND_FREE_LIST_PRS_CRDT initialize free head. At
43  * address BRB1_IND_FREE_LIST_PRS_CRDT+1 initialize free tail. At address
44  * BRB1_IND_FREE_LIST_PRS_CRDT+2 initialize parser initial credit. Warning -
45  * following reset the first rbc access to this reg must be write; there can
46  * be no more rbc writes after the first one; there can be any number of rbc
47  * read following the first write; rbc access not following these rules will
48  * result in hang condition. */
49 #define BRB1_REG_FREE_LIST_PRS_CRDT                              0x60200
50 /* [RW 10] The number of free blocks below which the full signal to class 0
51  * is asserted */
52 #define BRB1_REG_FULL_0_XOFF_THRESHOLD_0                         0x601d0
53 /* [RW 10] The number of free blocks above which the full signal to class 0
54  * is de-asserted */
55 #define BRB1_REG_FULL_0_XON_THRESHOLD_0                          0x601d4
56 /* [RW 10] The number of free blocks below which the full signal to class 1
57  * is asserted */
58 #define BRB1_REG_FULL_1_XOFF_THRESHOLD_0                         0x601d8
59 /* [RW 10] The number of free blocks above which the full signal to class 1
60  * is de-asserted */
61 #define BRB1_REG_FULL_1_XON_THRESHOLD_0                          0x601dc
62 /* [RW 10] The number of free blocks below which the full signal to the LB
63  * port is asserted */
64 #define BRB1_REG_FULL_LB_XOFF_THRESHOLD                          0x601e0
65 /* [RW 10] The number of free blocks above which the full signal to the LB
66  * port is de-asserted */
67 #define BRB1_REG_FULL_LB_XON_THRESHOLD                           0x601e4
68 /* [RW 10] The number of free blocks above which the High_llfc signal to
69    interface #n is de-asserted. */
70 #define BRB1_REG_HIGH_LLFC_HIGH_THRESHOLD_0                      0x6014c
71 /* [RW 10] The number of free blocks below which the High_llfc signal to
72    interface #n is asserted. */
73 #define BRB1_REG_HIGH_LLFC_LOW_THRESHOLD_0                       0x6013c
74 /* [RW 23] LL RAM data. */
75 #define BRB1_REG_LL_RAM                                          0x61000
76 /* [RW 10] The number of free blocks above which the Low_llfc signal to
77    interface #n is de-asserted. */
78 #define BRB1_REG_LOW_LLFC_HIGH_THRESHOLD_0                       0x6016c
79 /* [RW 10] The number of free blocks below which the Low_llfc signal to
80    interface #n is asserted. */
81 #define BRB1_REG_LOW_LLFC_LOW_THRESHOLD_0                        0x6015c
82 /* [RW 10] The number of blocks guarantied for the MAC port */
83 #define BRB1_REG_MAC_GUARANTIED_0                                0x601e8
84 #define BRB1_REG_MAC_GUARANTIED_1                                0x60240
85 /* [R 24] The number of full blocks. */
86 #define BRB1_REG_NUM_OF_FULL_BLOCKS                              0x60090
87 /* [ST 32] The number of cycles that the write_full signal towards MAC #0
88    was asserted. */
89 #define BRB1_REG_NUM_OF_FULL_CYCLES_0                            0x600c8
90 #define BRB1_REG_NUM_OF_FULL_CYCLES_1                            0x600cc
91 #define BRB1_REG_NUM_OF_FULL_CYCLES_4                            0x600d8
92 /* [ST 32] The number of cycles that the pause signal towards MAC #0 was
93    asserted. */
94 #define BRB1_REG_NUM_OF_PAUSE_CYCLES_0                           0x600b8
95 #define BRB1_REG_NUM_OF_PAUSE_CYCLES_1                           0x600bc
96 /* [RW 10] The number of free blocks below which the pause signal to class 0
97  * is asserted */
98 #define BRB1_REG_PAUSE_0_XOFF_THRESHOLD_0                        0x601c0
99 /* [RW 10] The number of free blocks above which the pause signal to class 0
100  * is de-asserted */
101 #define BRB1_REG_PAUSE_0_XON_THRESHOLD_0                         0x601c4
102 /* [RW 10] The number of free blocks below which the pause signal to class 1
103  * is asserted */
104 #define BRB1_REG_PAUSE_1_XOFF_THRESHOLD_0                        0x601c8
105 /* [RW 10] The number of free blocks above which the pause signal to class 1
106  * is de-asserted */
107 #define BRB1_REG_PAUSE_1_XON_THRESHOLD_0                         0x601cc
108 /* [RW 10] Write client 0: De-assert pause threshold. Not Functional */
109 #define BRB1_REG_PAUSE_HIGH_THRESHOLD_0                          0x60078
110 #define BRB1_REG_PAUSE_HIGH_THRESHOLD_1                          0x6007c
111 /* [RW 10] Write client 0: Assert pause threshold. */
112 #define BRB1_REG_PAUSE_LOW_THRESHOLD_0                           0x60068
113 #define BRB1_REG_PAUSE_LOW_THRESHOLD_1                           0x6006c
114 /* [R 24] The number of full blocks occupied by port. */
115 #define BRB1_REG_PORT_NUM_OCC_BLOCKS_0                           0x60094
116 /* [RW 1] Reset the design by software. */
117 #define BRB1_REG_SOFT_RESET                                      0x600dc
118 /* [R 5] Used to read the value of the XX protection CAM occupancy counter. */
119 #define CCM_REG_CAM_OCCUP                                        0xd0188
120 /* [RW 1] CM - CFC Interface enable. If 0 - the valid input is disregarded;
121    acknowledge output is deasserted; all other signals are treated as usual;
122    if 1 - normal activity. */
123 #define CCM_REG_CCM_CFC_IFEN                                     0xd003c
124 /* [RW 1] CM - QM Interface enable. If 0 - the acknowledge input is
125    disregarded; valid is deasserted; all other signals are treated as usual;
126    if 1 - normal activity. */
127 #define CCM_REG_CCM_CQM_IFEN                                     0xd000c
128 /* [RW 1] If set the Q index; received from the QM is inserted to event ID.
129    Otherwise 0 is inserted. */
130 #define CCM_REG_CCM_CQM_USE_Q                                    0xd00c0
131 /* [RW 11] Interrupt mask register #0 read/write */
132 #define CCM_REG_CCM_INT_MASK                                     0xd01e4
133 /* [R 11] Interrupt register #0 read */
134 #define CCM_REG_CCM_INT_STS                                      0xd01d8
135 /* [R 27] Parity register #0 read */
136 #define CCM_REG_CCM_PRTY_STS                                     0xd01e8
137 /* [RW 3] The size of AG context region 0 in REG-pairs. Designates the MS
138    REG-pair number (e.g. if region 0 is 6 REG-pairs; the value should be 5).
139    Is used to determine the number of the AG context REG-pairs written back;
140    when the input message Reg1WbFlg isn't set. */
141 #define CCM_REG_CCM_REG0_SZ                                      0xd00c4
142 /* [RW 1] CM - STORM 0 Interface enable. If 0 - the acknowledge input is
143    disregarded; valid is deasserted; all other signals are treated as usual;
144    if 1 - normal activity. */
145 #define CCM_REG_CCM_STORM0_IFEN                                  0xd0004
146 /* [RW 1] CM - STORM 1 Interface enable. If 0 - the acknowledge input is
147    disregarded; valid is deasserted; all other signals are treated as usual;
148    if 1 - normal activity. */
149 #define CCM_REG_CCM_STORM1_IFEN                                  0xd0008
150 /* [RW 1] CDU AG read Interface enable. If 0 - the request input is
151    disregarded; valid output is deasserted; all other signals are treated as
152    usual; if 1 - normal activity. */
153 #define CCM_REG_CDU_AG_RD_IFEN                                   0xd0030
154 /* [RW 1] CDU AG write Interface enable. If 0 - the request and valid input
155    are disregarded; all other signals are treated as usual; if 1 - normal
156    activity. */
157 #define CCM_REG_CDU_AG_WR_IFEN                                   0xd002c
158 /* [RW 1] CDU STORM read Interface enable. If 0 - the request input is
159    disregarded; valid output is deasserted; all other signals are treated as
160    usual; if 1 - normal activity. */
161 #define CCM_REG_CDU_SM_RD_IFEN                                   0xd0038
162 /* [RW 1] CDU STORM write Interface enable. If 0 - the request and valid
163    input is disregarded; all other signals are treated as usual; if 1 -
164    normal activity. */
165 #define CCM_REG_CDU_SM_WR_IFEN                                   0xd0034
166 /* [RW 4] CFC output initial credit. Max credit available - 15.Write writes
167    the initial credit value; read returns the current value of the credit
168    counter. Must be initialized to 1 at start-up. */
169 #define CCM_REG_CFC_INIT_CRD                                     0xd0204
170 /* [RW 2] Auxillary counter flag Q number 1. */
171 #define CCM_REG_CNT_AUX1_Q                                       0xd00c8
172 /* [RW 2] Auxillary counter flag Q number 2. */
173 #define CCM_REG_CNT_AUX2_Q                                       0xd00cc
174 /* [RW 28] The CM header value for QM request (primary). */
175 #define CCM_REG_CQM_CCM_HDR_P                                    0xd008c
176 /* [RW 28] The CM header value for QM request (secondary). */
177 #define CCM_REG_CQM_CCM_HDR_S                                    0xd0090
178 /* [RW 1] QM - CM Interface enable. If 0 - the valid input is disregarded;
179    acknowledge output is deasserted; all other signals are treated as usual;
180    if 1 - normal activity. */
181 #define CCM_REG_CQM_CCM_IFEN                                     0xd0014
182 /* [RW 6] QM output initial credit. Max credit available - 32. Write writes
183    the initial credit value; read returns the current value of the credit
184    counter. Must be initialized to 32 at start-up. */
185 #define CCM_REG_CQM_INIT_CRD                                     0xd020c
186 /* [RW 3] The weight of the QM (primary) input in the WRR mechanism. 0
187    stands for weight 8 (the most prioritised); 1 stands for weight 1(least
188    prioritised); 2 stands for weight 2; tc. */
189 #define CCM_REG_CQM_P_WEIGHT                                     0xd00b8
190 /* [RW 3] The weight of the QM (secondary) input in the WRR mechanism. 0
191    stands for weight 8 (the most prioritised); 1 stands for weight 1(least
192    prioritised); 2 stands for weight 2; tc. */
193 #define CCM_REG_CQM_S_WEIGHT                                     0xd00bc
194 /* [RW 1] Input SDM Interface enable. If 0 - the valid input is disregarded;
195    acknowledge output is deasserted; all other signals are treated as usual;
196    if 1 - normal activity. */
197 #define CCM_REG_CSDM_IFEN                                        0xd0018
198 /* [RC 1] Set when the message length mismatch (relative to last indication)
199    at the SDM interface is detected. */
200 #define CCM_REG_CSDM_LENGTH_MIS                                  0xd0170
201 /* [RW 3] The weight of the SDM input in the WRR mechanism. 0 stands for
202    weight 8 (the most prioritised); 1 stands for weight 1(least
203    prioritised); 2 stands for weight 2; tc. */
204 #define CCM_REG_CSDM_WEIGHT                                      0xd00b4
205 /* [RW 28] The CM header for QM formatting in case of an error in the QM
206    inputs. */
207 #define CCM_REG_ERR_CCM_HDR                                      0xd0094
208 /* [RW 8] The Event ID in case the input message ErrorFlg is set. */
209 #define CCM_REG_ERR_EVNT_ID                                      0xd0098
210 /* [RW 8] FIC0 output initial credit. Max credit available - 255. Write
211    writes the initial credit value; read returns the current value of the
212    credit counter. Must be initialized to 64 at start-up. */
213 #define CCM_REG_FIC0_INIT_CRD                                    0xd0210
214 /* [RW 8] FIC1 output initial credit. Max credit available - 255.Write
215    writes the initial credit value; read returns the current value of the
216    credit counter. Must be initialized to 64 at start-up. */
217 #define CCM_REG_FIC1_INIT_CRD                                    0xd0214
218 /* [RW 1] Arbitration between Input Arbiter groups: 0 - fair Round-Robin; 1
219    - strict priority defined by ~ccm_registers_gr_ag_pr.gr_ag_pr;
220    ~ccm_registers_gr_ld0_pr.gr_ld0_pr and
221    ~ccm_registers_gr_ld1_pr.gr_ld1_pr. Groups are according to channels and
222    outputs to STORM: aggregation; load FIC0; load FIC1 and store. */
223 #define CCM_REG_GR_ARB_TYPE                                      0xd015c
224 /* [RW 2] Load (FIC0) channel group priority. The lowest priority is 0; the
225    highest priority is 3. It is supposed; that the Store channel priority is
226    the compliment to 4 of the rest priorities - Aggregation channel; Load
227    (FIC0) channel and Load (FIC1). */
228 #define CCM_REG_GR_LD0_PR                                        0xd0164
229 /* [RW 2] Load (FIC1) channel group priority. The lowest priority is 0; the
230    highest priority is 3. It is supposed; that the Store channel priority is
231    the compliment to 4 of the rest priorities - Aggregation channel; Load
232    (FIC0) channel and Load (FIC1). */
233 #define CCM_REG_GR_LD1_PR                                        0xd0168
234 /* [RW 2] General flags index. */
235 #define CCM_REG_INV_DONE_Q                                       0xd0108
236 /* [RW 4] The number of double REG-pairs(128 bits); loaded from the STORM
237    context and sent to STORM; for a specific connection type. The double
238    REG-pairs are used in order to align to STORM context row size of 128
239    bits. The offset of these data in the STORM context is always 0. Index
240    _(0..15) stands for the connection type (one of 16). */
241 #define CCM_REG_N_SM_CTX_LD_0                                    0xd004c
242 #define CCM_REG_N_SM_CTX_LD_1                                    0xd0050
243 #define CCM_REG_N_SM_CTX_LD_2                                    0xd0054
244 #define CCM_REG_N_SM_CTX_LD_3                                    0xd0058
245 #define CCM_REG_N_SM_CTX_LD_4                                    0xd005c
246 /* [RW 1] Input pbf Interface enable. If 0 - the valid input is disregarded;
247    acknowledge output is deasserted; all other signals are treated as usual;
248    if 1 - normal activity. */
249 #define CCM_REG_PBF_IFEN                                         0xd0028
250 /* [RC 1] Set when the message length mismatch (relative to last indication)
251    at the pbf interface is detected. */
252 #define CCM_REG_PBF_LENGTH_MIS                                   0xd0180
253 /* [RW 3] The weight of the input pbf in the WRR mechanism. 0 stands for
254    weight 8 (the most prioritised); 1 stands for weight 1(least
255    prioritised); 2 stands for weight 2; tc. */
256 #define CCM_REG_PBF_WEIGHT                                       0xd00ac
257 #define CCM_REG_PHYS_QNUM1_0                                     0xd0134
258 #define CCM_REG_PHYS_QNUM1_1                                     0xd0138
259 #define CCM_REG_PHYS_QNUM2_0                                     0xd013c
260 #define CCM_REG_PHYS_QNUM2_1                                     0xd0140
261 #define CCM_REG_PHYS_QNUM3_0                                     0xd0144
262 #define CCM_REG_PHYS_QNUM3_1                                     0xd0148
263 #define CCM_REG_QOS_PHYS_QNUM0_0                                 0xd0114
264 #define CCM_REG_QOS_PHYS_QNUM0_1                                 0xd0118
265 #define CCM_REG_QOS_PHYS_QNUM1_0                                 0xd011c
266 #define CCM_REG_QOS_PHYS_QNUM1_1                                 0xd0120
267 #define CCM_REG_QOS_PHYS_QNUM2_0                                 0xd0124
268 #define CCM_REG_QOS_PHYS_QNUM2_1                                 0xd0128
269 #define CCM_REG_QOS_PHYS_QNUM3_0                                 0xd012c
270 #define CCM_REG_QOS_PHYS_QNUM3_1                                 0xd0130
271 /* [RW 1] STORM - CM Interface enable. If 0 - the valid input is
272    disregarded; acknowledge output is deasserted; all other signals are
273    treated as usual; if 1 - normal activity. */
274 #define CCM_REG_STORM_CCM_IFEN                                   0xd0010
275 /* [RC 1] Set when the message length mismatch (relative to last indication)
276    at the STORM interface is detected. */
277 #define CCM_REG_STORM_LENGTH_MIS                                 0xd016c
278 /* [RW 3] The weight of the STORM input in the WRR (Weighted Round robin)
279    mechanism. 0 stands for weight 8 (the most prioritised); 1 stands for
280    weight 1(least prioritised); 2 stands for weight 2 (more prioritised);
281    tc. */
282 #define CCM_REG_STORM_WEIGHT                                     0xd009c
283 /* [RW 1] Input tsem Interface enable. If 0 - the valid input is
284    disregarded; acknowledge output is deasserted; all other signals are
285    treated as usual; if 1 - normal activity. */
286 #define CCM_REG_TSEM_IFEN                                        0xd001c
287 /* [RC 1] Set when the message length mismatch (relative to last indication)
288    at the tsem interface is detected. */
289 #define CCM_REG_TSEM_LENGTH_MIS                                  0xd0174
290 /* [RW 3] The weight of the input tsem in the WRR mechanism. 0 stands for
291    weight 8 (the most prioritised); 1 stands for weight 1(least
292    prioritised); 2 stands for weight 2; tc. */
293 #define CCM_REG_TSEM_WEIGHT                                      0xd00a0
294 /* [RW 1] Input usem Interface enable. If 0 - the valid input is
295    disregarded; acknowledge output is deasserted; all other signals are
296    treated as usual; if 1 - normal activity. */
297 #define CCM_REG_USEM_IFEN                                        0xd0024
298 /* [RC 1] Set when message length mismatch (relative to last indication) at
299    the usem interface is detected. */
300 #define CCM_REG_USEM_LENGTH_MIS                                  0xd017c
301 /* [RW 3] The weight of the input usem in the WRR mechanism. 0 stands for
302    weight 8 (the most prioritised); 1 stands for weight 1(least
303    prioritised); 2 stands for weight 2; tc. */
304 #define CCM_REG_USEM_WEIGHT                                      0xd00a8
305 /* [RW 1] Input xsem Interface enable. If 0 - the valid input is
306    disregarded; acknowledge output is deasserted; all other signals are
307    treated as usual; if 1 - normal activity. */
308 #define CCM_REG_XSEM_IFEN                                        0xd0020
309 /* [RC 1] Set when the message length mismatch (relative to last indication)
310    at the xsem interface is detected. */
311 #define CCM_REG_XSEM_LENGTH_MIS                                  0xd0178
312 /* [RW 3] The weight of the input xsem in the WRR mechanism. 0 stands for
313    weight 8 (the most prioritised); 1 stands for weight 1(least
314    prioritised); 2 stands for weight 2; tc. */
315 #define CCM_REG_XSEM_WEIGHT                                      0xd00a4
316 /* [RW 19] Indirect access to the descriptor table of the XX protection
317    mechanism. The fields are: [5:0] - message length; [12:6] - message
318    pointer; 18:13] - next pointer. */
319 #define CCM_REG_XX_DESCR_TABLE                                   0xd0300
320 #define CCM_REG_XX_DESCR_TABLE_SIZE                              36
321 /* [R 7] Used to read the value of XX protection Free counter. */
322 #define CCM_REG_XX_FREE                                          0xd0184
323 /* [RW 6] Initial value for the credit counter; responsible for fulfilling
324    of the Input Stage XX protection buffer by the XX protection pending
325    messages. Max credit available - 127. Write writes the initial credit
326    value; read returns the current value of the credit counter. Must be
327    initialized to maximum XX protected message size - 2 at start-up. */
328 #define CCM_REG_XX_INIT_CRD                                      0xd0220
329 /* [RW 7] The maximum number of pending messages; which may be stored in XX
330    protection. At read the ~ccm_registers_xx_free.xx_free counter is read.
331    At write comprises the start value of the ~ccm_registers_xx_free.xx_free
332    counter. */
333 #define CCM_REG_XX_MSG_NUM                                       0xd0224
334 /* [RW 8] The Event ID; sent to the STORM in case of XX overflow. */
335 #define CCM_REG_XX_OVFL_EVNT_ID                                  0xd0044
336 /* [RW 18] Indirect access to the XX table of the XX protection mechanism.
337    The fields are: [5:0] - tail pointer; 11:6] - Link List size; 17:12] -
338    header pointer. */
339 #define CCM_REG_XX_TABLE                                         0xd0280
340 #define CDU_REG_CDU_CHK_MASK0                                    0x101000
341 #define CDU_REG_CDU_CHK_MASK1                                    0x101004
342 #define CDU_REG_CDU_CONTROL0                                     0x101008
343 #define CDU_REG_CDU_DEBUG                                        0x101010
344 #define CDU_REG_CDU_GLOBAL_PARAMS                                0x101020
345 /* [RW 7] Interrupt mask register #0 read/write */
346 #define CDU_REG_CDU_INT_MASK                                     0x10103c
347 /* [R 7] Interrupt register #0 read */
348 #define CDU_REG_CDU_INT_STS                                      0x101030
349 /* [RW 5] Parity mask register #0 read/write */
350 #define CDU_REG_CDU_PRTY_MASK                                    0x10104c
351 /* [R 5] Parity register #0 read */
352 #define CDU_REG_CDU_PRTY_STS                                     0x101040
353 /* [RC 32] logging of error data in case of a CDU load error:
354    {expected_cid[15:0]; xpected_type[2:0]; xpected_region[2:0]; ctive_error;
355    ype_error; ctual_active; ctual_compressed_context}; */
356 #define CDU_REG_ERROR_DATA                                       0x101014
357 /* [WB 216] L1TT ram access. each entry has the following format :
358    {mrege_regions[7:0]; ffset12[5:0]...offset0[5:0];
359    ength12[5:0]...length0[5:0]; d12[3:0]...id0[3:0]} */
360 #define CDU_REG_L1TT                                             0x101800
361 /* [WB 24] MATT ram access. each entry has the following
362    format:{RegionLength[11:0]; egionOffset[11:0]} */
363 #define CDU_REG_MATT                                             0x101100
364 /* [RW 1] when this bit is set the CDU operates in e1hmf mode */
365 #define CDU_REG_MF_MODE                                          0x101050
366 /* [R 1] indication the initializing the activity counter by the hardware
367    was done. */
368 #define CFC_REG_AC_INIT_DONE                                     0x104078
369 /* [RW 13] activity counter ram access */
370 #define CFC_REG_ACTIVITY_COUNTER                                 0x104400
371 #define CFC_REG_ACTIVITY_COUNTER_SIZE                            256
372 /* [R 1] indication the initializing the cams by the hardware was done. */
373 #define CFC_REG_CAM_INIT_DONE                                    0x10407c
374 /* [RW 2] Interrupt mask register #0 read/write */
375 #define CFC_REG_CFC_INT_MASK                                     0x104108
376 /* [R 2] Interrupt register #0 read */
377 #define CFC_REG_CFC_INT_STS                                      0x1040fc
378 /* [RC 2] Interrupt register #0 read clear */
379 #define CFC_REG_CFC_INT_STS_CLR                                  0x104100
380 /* [RW 4] Parity mask register #0 read/write */
381 #define CFC_REG_CFC_PRTY_MASK                                    0x104118
382 /* [R 4] Parity register #0 read */
383 #define CFC_REG_CFC_PRTY_STS                                     0x10410c
384 /* [RW 21] CID cam access (21:1 - Data; alid - 0) */
385 #define CFC_REG_CID_CAM                                          0x104800
386 #define CFC_REG_CONTROL0                                         0x104028
387 #define CFC_REG_DEBUG0                                           0x104050
388 /* [RW 14] indicates per error (in #cfc_registers_cfc_error_vector.cfc_error
389    vector) whether the cfc should be disabled upon it */
390 #define CFC_REG_DISABLE_ON_ERROR                                 0x104044
391 /* [RC 14] CFC error vector. when the CFC detects an internal error it will
392    set one of these bits. the bit description can be found in CFC
393    specifications */
394 #define CFC_REG_ERROR_VECTOR                                     0x10403c
395 /* [WB 93] LCID info ram access */
396 #define CFC_REG_INFO_RAM                                         0x105000
397 #define CFC_REG_INFO_RAM_SIZE                                    1024
398 #define CFC_REG_INIT_REG                                         0x10404c
399 #define CFC_REG_INTERFACES                                       0x104058
400 /* [RW 24] {weight_load_client7[2:0] to weight_load_client0[2:0]}. this
401    field allows changing the priorities of the weighted-round-robin arbiter
402    which selects which CFC load client should be served next */
403 #define CFC_REG_LCREQ_WEIGHTS                                    0x104084
404 /* [RW 16] Link List ram access; data = {prev_lcid; ext_lcid} */
405 #define CFC_REG_LINK_LIST                                        0x104c00
406 #define CFC_REG_LINK_LIST_SIZE                                   256
407 /* [R 1] indication the initializing the link list by the hardware was done. */
408 #define CFC_REG_LL_INIT_DONE                                     0x104074
409 /* [R 9] Number of allocated LCIDs which are at empty state */
410 #define CFC_REG_NUM_LCIDS_ALLOC                                  0x104020
411 /* [R 9] Number of Arriving LCIDs in Link List Block */
412 #define CFC_REG_NUM_LCIDS_ARRIVING                               0x104004
413 /* [R 9] Number of Leaving LCIDs in Link List Block */
414 #define CFC_REG_NUM_LCIDS_LEAVING                                0x104018
415 #define CFC_REG_WEAK_ENABLE_PF                                   0x104124
416 /* [RW 8] The event id for aggregated interrupt 0 */
417 #define CSDM_REG_AGG_INT_EVENT_0                                 0xc2038
418 #define CSDM_REG_AGG_INT_EVENT_10                                0xc2060
419 #define CSDM_REG_AGG_INT_EVENT_11                                0xc2064
420 #define CSDM_REG_AGG_INT_EVENT_12                                0xc2068
421 #define CSDM_REG_AGG_INT_EVENT_13                                0xc206c
422 #define CSDM_REG_AGG_INT_EVENT_14                                0xc2070
423 #define CSDM_REG_AGG_INT_EVENT_15                                0xc2074
424 #define CSDM_REG_AGG_INT_EVENT_16                                0xc2078
425 #define CSDM_REG_AGG_INT_EVENT_2                                 0xc2040
426 #define CSDM_REG_AGG_INT_EVENT_3                                 0xc2044
427 #define CSDM_REG_AGG_INT_EVENT_4                                 0xc2048
428 #define CSDM_REG_AGG_INT_EVENT_5                                 0xc204c
429 #define CSDM_REG_AGG_INT_EVENT_6                                 0xc2050
430 #define CSDM_REG_AGG_INT_EVENT_7                                 0xc2054
431 #define CSDM_REG_AGG_INT_EVENT_8                                 0xc2058
432 #define CSDM_REG_AGG_INT_EVENT_9                                 0xc205c
433 /* [RW 1] For each aggregated interrupt index whether the mode is normal (0)
434    or auto-mask-mode (1) */
435 #define CSDM_REG_AGG_INT_MODE_10                                 0xc21e0
436 #define CSDM_REG_AGG_INT_MODE_11                                 0xc21e4
437 #define CSDM_REG_AGG_INT_MODE_12                                 0xc21e8
438 #define CSDM_REG_AGG_INT_MODE_13                                 0xc21ec
439 #define CSDM_REG_AGG_INT_MODE_14                                 0xc21f0
440 #define CSDM_REG_AGG_INT_MODE_15                                 0xc21f4
441 #define CSDM_REG_AGG_INT_MODE_16                                 0xc21f8
442 #define CSDM_REG_AGG_INT_MODE_6                                  0xc21d0
443 #define CSDM_REG_AGG_INT_MODE_7                                  0xc21d4
444 #define CSDM_REG_AGG_INT_MODE_8                                  0xc21d8
445 #define CSDM_REG_AGG_INT_MODE_9                                  0xc21dc
446 /* [RW 13] The start address in the internal RAM for the cfc_rsp lcid */
447 #define CSDM_REG_CFC_RSP_START_ADDR                              0xc2008
448 /* [RW 16] The maximum value of the competion counter #0 */
449 #define CSDM_REG_CMP_COUNTER_MAX0                                0xc201c
450 /* [RW 16] The maximum value of the competion counter #1 */
451 #define CSDM_REG_CMP_COUNTER_MAX1                                0xc2020
452 /* [RW 16] The maximum value of the competion counter #2 */
453 #define CSDM_REG_CMP_COUNTER_MAX2                                0xc2024
454 /* [RW 16] The maximum value of the competion counter #3 */
455 #define CSDM_REG_CMP_COUNTER_MAX3                                0xc2028
456 /* [RW 13] The start address in the internal RAM for the completion
457    counters. */
458 #define CSDM_REG_CMP_COUNTER_START_ADDR                          0xc200c
459 /* [RW 32] Interrupt mask register #0 read/write */
460 #define CSDM_REG_CSDM_INT_MASK_0                                 0xc229c
461 #define CSDM_REG_CSDM_INT_MASK_1                                 0xc22ac
462 /* [R 32] Interrupt register #0 read */
463 #define CSDM_REG_CSDM_INT_STS_0                                  0xc2290
464 #define CSDM_REG_CSDM_INT_STS_1                                  0xc22a0
465 /* [RW 11] Parity mask register #0 read/write */
466 #define CSDM_REG_CSDM_PRTY_MASK                                  0xc22bc
467 /* [R 11] Parity register #0 read */
468 #define CSDM_REG_CSDM_PRTY_STS                                   0xc22b0
469 #define CSDM_REG_ENABLE_IN1                                      0xc2238
470 #define CSDM_REG_ENABLE_IN2                                      0xc223c
471 #define CSDM_REG_ENABLE_OUT1                                     0xc2240
472 #define CSDM_REG_ENABLE_OUT2                                     0xc2244
473 /* [RW 4] The initial number of messages that can be sent to the pxp control
474    interface without receiving any ACK. */
475 #define CSDM_REG_INIT_CREDIT_PXP_CTRL                            0xc24bc
476 /* [ST 32] The number of ACK after placement messages received */
477 #define CSDM_REG_NUM_OF_ACK_AFTER_PLACE                          0xc227c
478 /* [ST 32] The number of packet end messages received from the parser */
479 #define CSDM_REG_NUM_OF_PKT_END_MSG                              0xc2274
480 /* [ST 32] The number of requests received from the pxp async if */
481 #define CSDM_REG_NUM_OF_PXP_ASYNC_REQ                            0xc2278
482 /* [ST 32] The number of commands received in queue 0 */
483 #define CSDM_REG_NUM_OF_Q0_CMD                                   0xc2248
484 /* [ST 32] The number of commands received in queue 10 */
485 #define CSDM_REG_NUM_OF_Q10_CMD                                  0xc226c
486 /* [ST 32] The number of commands received in queue 11 */
487 #define CSDM_REG_NUM_OF_Q11_CMD                                  0xc2270
488 /* [ST 32] The number of commands received in queue 1 */
489 #define CSDM_REG_NUM_OF_Q1_CMD                                   0xc224c
490 /* [ST 32] The number of commands received in queue 3 */
491 #define CSDM_REG_NUM_OF_Q3_CMD                                   0xc2250
492 /* [ST 32] The number of commands received in queue 4 */
493 #define CSDM_REG_NUM_OF_Q4_CMD                                   0xc2254
494 /* [ST 32] The number of commands received in queue 5 */
495 #define CSDM_REG_NUM_OF_Q5_CMD                                   0xc2258
496 /* [ST 32] The number of commands received in queue 6 */
497 #define CSDM_REG_NUM_OF_Q6_CMD                                   0xc225c
498 /* [ST 32] The number of commands received in queue 7 */
499 #define CSDM_REG_NUM_OF_Q7_CMD                                   0xc2260
500 /* [ST 32] The number of commands received in queue 8 */
501 #define CSDM_REG_NUM_OF_Q8_CMD                                   0xc2264
502 /* [ST 32] The number of commands received in queue 9 */
503 #define CSDM_REG_NUM_OF_Q9_CMD                                   0xc2268
504 /* [RW 13] The start address in the internal RAM for queue counters */
505 #define CSDM_REG_Q_COUNTER_START_ADDR                            0xc2010
506 /* [R 1] pxp_ctrl rd_data fifo empty in sdm_dma_rsp block */
507 #define CSDM_REG_RSP_PXP_CTRL_RDATA_EMPTY                        0xc2548
508 /* [R 1] parser fifo empty in sdm_sync block */
509 #define CSDM_REG_SYNC_PARSER_EMPTY                               0xc2550
510 /* [R 1] parser serial fifo empty in sdm_sync block */
511 #define CSDM_REG_SYNC_SYNC_EMPTY                                 0xc2558
512 /* [RW 32] Tick for timer counter. Applicable only when
513    ~csdm_registers_timer_tick_enable.timer_tick_enable =1 */
514 #define CSDM_REG_TIMER_TICK                                      0xc2000
515 /* [RW 5] The number of time_slots in the arbitration cycle */
516 #define CSEM_REG_ARB_CYCLE_SIZE                                  0x200034
517 /* [RW 3] The source that is associated with arbitration element 0. Source
518    decoding is: 0- foc0; 1-fic1; 2-sleeping thread with priority 0; 3-
519    sleeping thread with priority 1; 4- sleeping thread with priority 2 */
520 #define CSEM_REG_ARB_ELEMENT0                                    0x200020
521 /* [RW 3] The source that is associated with arbitration element 1. Source
522    decoding is: 0- foc0; 1-fic1; 2-sleeping thread with priority 0; 3-
523    sleeping thread with priority 1; 4- sleeping thread with priority 2.
524    Could not be equal to register ~csem_registers_arb_element0.arb_element0 */
525 #define CSEM_REG_ARB_ELEMENT1                                    0x200024
526 /* [RW 3] The source that is associated with arbitration element 2. Source
527    decoding is: 0- foc0; 1-fic1; 2-sleeping thread with priority 0; 3-
528    sleeping thread with priority 1; 4- sleeping thread with priority 2.
529    Could not be equal to register ~csem_registers_arb_element0.arb_element0
530    and ~csem_registers_arb_element1.arb_element1 */
531 #define CSEM_REG_ARB_ELEMENT2                                    0x200028
532 /* [RW 3] The source that is associated with arbitration element 3. Source
533    decoding is: 0- foc0; 1-fic1; 2-sleeping thread with priority 0; 3-
534    sleeping thread with priority 1; 4- sleeping thread with priority 2.Could
535    not be equal to register ~csem_registers_arb_element0.arb_element0 and
536    ~csem_registers_arb_element1.arb_element1 and
537    ~csem_registers_arb_element2.arb_element2 */
538 #define CSEM_REG_ARB_ELEMENT3                                    0x20002c
539 /* [RW 3] The source that is associated with arbitration element 4. Source
540    decoding is: 0- foc0; 1-fic1; 2-sleeping thread with priority 0; 3-
541    sleeping thread with priority 1; 4- sleeping thread with priority 2.
542    Could not be equal to register ~csem_registers_arb_element0.arb_element0
543    and ~csem_registers_arb_element1.arb_element1 and
544    ~csem_registers_arb_element2.arb_element2 and
545    ~csem_registers_arb_element3.arb_element3 */
546 #define CSEM_REG_ARB_ELEMENT4                                    0x200030
547 /* [RW 32] Interrupt mask register #0 read/write */
548 #define CSEM_REG_CSEM_INT_MASK_0                                 0x200110
549 #define CSEM_REG_CSEM_INT_MASK_1                                 0x200120
550 /* [R 32] Interrupt register #0 read */
551 #define CSEM_REG_CSEM_INT_STS_0                                  0x200104
552 #define CSEM_REG_CSEM_INT_STS_1                                  0x200114
553 /* [RW 32] Parity mask register #0 read/write */
554 #define CSEM_REG_CSEM_PRTY_MASK_0                                0x200130
555 #define CSEM_REG_CSEM_PRTY_MASK_1                                0x200140
556 /* [R 32] Parity register #0 read */
557 #define CSEM_REG_CSEM_PRTY_STS_0                                 0x200124
558 #define CSEM_REG_CSEM_PRTY_STS_1                                 0x200134
559 #define CSEM_REG_ENABLE_IN                                       0x2000a4
560 #define CSEM_REG_ENABLE_OUT                                      0x2000a8
561 /* [RW 32] This address space contains all registers and memories that are
562    placed in SEM_FAST block. The SEM_FAST registers are described in
563    appendix B. In order to access the sem_fast registers the base address
564    ~fast_memory.fast_memory should be added to eachsem_fast register offset. */
565 #define CSEM_REG_FAST_MEMORY                                     0x220000
566 /* [RW 1] Disables input messages from FIC0 May be updated during run_time
567    by the microcode */
568 #define CSEM_REG_FIC0_DISABLE                                    0x200224
569 /* [RW 1] Disables input messages from FIC1 May be updated during run_time
570    by the microcode */
571 #define CSEM_REG_FIC1_DISABLE                                    0x200234
572 /* [RW 15] Interrupt table Read and write access to it is not possible in
573    the middle of the work */
574 #define CSEM_REG_INT_TABLE                                       0x200400
575 /* [ST 24] Statistics register. The number of messages that entered through
576    FIC0 */
577 #define CSEM_REG_MSG_NUM_FIC0                                    0x200000
578 /* [ST 24] Statistics register. The number of messages that entered through
579    FIC1 */
580 #define CSEM_REG_MSG_NUM_FIC1                                    0x200004
581 /* [ST 24] Statistics register. The number of messages that were sent to
582    FOC0 */
583 #define CSEM_REG_MSG_NUM_FOC0                                    0x200008
584 /* [ST 24] Statistics register. The number of messages that were sent to
585    FOC1 */
586 #define CSEM_REG_MSG_NUM_FOC1                                    0x20000c
587 /* [ST 24] Statistics register. The number of messages that were sent to
588    FOC2 */
589 #define CSEM_REG_MSG_NUM_FOC2                                    0x200010
590 /* [ST 24] Statistics register. The number of messages that were sent to
591    FOC3 */
592 #define CSEM_REG_MSG_NUM_FOC3                                    0x200014
593 /* [RW 1] Disables input messages from the passive buffer May be updated
594    during run_time by the microcode */
595 #define CSEM_REG_PAS_DISABLE                                     0x20024c
596 /* [WB 128] Debug only. Passive buffer memory */
597 #define CSEM_REG_PASSIVE_BUFFER                                  0x202000
598 /* [WB 46] pram memory. B45 is parity; b[44:0] - data. */
599 #define CSEM_REG_PRAM                                            0x240000
600 /* [R 16] Valid sleeping threads indication have bit per thread */
601 #define CSEM_REG_SLEEP_THREADS_VALID                             0x20026c
602 /* [R 1] EXT_STORE FIFO is empty in sem_slow_ls_ext */
603 #define CSEM_REG_SLOW_EXT_STORE_EMPTY                            0x2002a0
604 /* [RW 16] List of free threads . There is a bit per thread. */
605 #define CSEM_REG_THREADS_LIST                                    0x2002e4
606 /* [RW 3] The arbitration scheme of time_slot 0 */
607 #define CSEM_REG_TS_0_AS                                         0x200038
608 /* [RW 3] The arbitration scheme of time_slot 10 */
609 #define CSEM_REG_TS_10_AS                                        0x200060
610 /* [RW 3] The arbitration scheme of time_slot 11 */
611 #define CSEM_REG_TS_11_AS                                        0x200064
612 /* [RW 3] The arbitration scheme of time_slot 12 */
613 #define CSEM_REG_TS_12_AS                                        0x200068
614 /* [RW 3] The arbitration scheme of time_slot 13 */
615 #define CSEM_REG_TS_13_AS                                        0x20006c
616 /* [RW 3] The arbitration scheme of time_slot 14 */
617 #define CSEM_REG_TS_14_AS                                        0x200070
618 /* [RW 3] The arbitration scheme of time_slot 15 */
619 #define CSEM_REG_TS_15_AS                                        0x200074
620 /* [RW 3] The arbitration scheme of time_slot 16 */
621 #define CSEM_REG_TS_16_AS                                        0x200078
622 /* [RW 3] The arbitration scheme of time_slot 17 */
623 #define CSEM_REG_TS_17_AS                                        0x20007c
624 /* [RW 3] The arbitration scheme of time_slot 18 */
625 #define CSEM_REG_TS_18_AS                                        0x200080
626 /* [RW 3] The arbitration scheme of time_slot 1 */
627 #define CSEM_REG_TS_1_AS                                         0x20003c
628 /* [RW 3] The arbitration scheme of time_slot 2 */
629 #define CSEM_REG_TS_2_AS                                         0x200040
630 /* [RW 3] The arbitration scheme of time_slot 3 */
631 #define CSEM_REG_TS_3_AS                                         0x200044
632 /* [RW 3] The arbitration scheme of time_slot 4 */
633 #define CSEM_REG_TS_4_AS                                         0x200048
634 /* [RW 3] The arbitration scheme of time_slot 5 */
635 #define CSEM_REG_TS_5_AS                                         0x20004c
636 /* [RW 3] The arbitration scheme of time_slot 6 */
637 #define CSEM_REG_TS_6_AS                                         0x200050
638 /* [RW 3] The arbitration scheme of time_slot 7 */
639 #define CSEM_REG_TS_7_AS                                         0x200054
640 /* [RW 3] The arbitration scheme of time_slot 8 */
641 #define CSEM_REG_TS_8_AS                                         0x200058
642 /* [RW 3] The arbitration scheme of time_slot 9 */
643 #define CSEM_REG_TS_9_AS                                         0x20005c
644 /* [W 7] VF or PF ID for reset error bit. Values 0-63 reset error bit for 64
645  * VF; values 64-67 reset error for 4 PF; values 68-127 are not valid. */
646 #define CSEM_REG_VFPF_ERR_NUM                                    0x200380
647 /* [RW 1] Parity mask register #0 read/write */
648 #define DBG_REG_DBG_PRTY_MASK                                    0xc0a8
649 /* [R 1] Parity register #0 read */
650 #define DBG_REG_DBG_PRTY_STS                                     0xc09c
651 /* [RW 1] When set the DMAE will process the commands as in E1.5. 1.The
652  * function that is used is always SRC-PCI; 2.VF_Valid = 0; 3.VFID=0;
653  * 4.Completion function=0; 5.Error handling=0 */
654 #define DMAE_REG_BACKWARD_COMP_EN                                0x10207c
655 /* [RW 32] Commands memory. The address to command X; row Y is to calculated
656    as 14*X+Y. */
657 #define DMAE_REG_CMD_MEM                                         0x102400
658 #define DMAE_REG_CMD_MEM_SIZE                                    224
659 /* [RW 1] If 0 - the CRC-16c initial value is all zeroes; if 1 - the CRC-16c
660    initial value is all ones. */
661 #define DMAE_REG_CRC16C_INIT                                     0x10201c
662 /* [RW 1] If 0 - the CRC-16 T10 initial value is all zeroes; if 1 - the
663    CRC-16 T10 initial value is all ones. */
664 #define DMAE_REG_CRC16T10_INIT                                   0x102020
665 /* [RW 2] Interrupt mask register #0 read/write */
666 #define DMAE_REG_DMAE_INT_MASK                                   0x102054
667 /* [RW 4] Parity mask register #0 read/write */
668 #define DMAE_REG_DMAE_PRTY_MASK                                  0x102064
669 /* [R 4] Parity register #0 read */
670 #define DMAE_REG_DMAE_PRTY_STS                                   0x102058
671 /* [RW 1] Command 0 go. */
672 #define DMAE_REG_GO_C0                                           0x102080
673 /* [RW 1] Command 1 go. */
674 #define DMAE_REG_GO_C1                                           0x102084
675 /* [RW 1] Command 10 go. */
676 #define DMAE_REG_GO_C10                                          0x102088
677 /* [RW 1] Command 11 go. */
678 #define DMAE_REG_GO_C11                                          0x10208c
679 /* [RW 1] Command 12 go. */
680 #define DMAE_REG_GO_C12                                          0x102090
681 /* [RW 1] Command 13 go. */
682 #define DMAE_REG_GO_C13                                          0x102094
683 /* [RW 1] Command 14 go. */
684 #define DMAE_REG_GO_C14                                          0x102098
685 /* [RW 1] Command 15 go. */
686 #define DMAE_REG_GO_C15                                          0x10209c
687 /* [RW 1] Command 2 go. */
688 #define DMAE_REG_GO_C2                                           0x1020a0
689 /* [RW 1] Command 3 go. */
690 #define DMAE_REG_GO_C3                                           0x1020a4
691 /* [RW 1] Command 4 go. */
692 #define DMAE_REG_GO_C4                                           0x1020a8
693 /* [RW 1] Command 5 go. */
694 #define DMAE_REG_GO_C5                                           0x1020ac
695 /* [RW 1] Command 6 go. */
696 #define DMAE_REG_GO_C6                                           0x1020b0
697 /* [RW 1] Command 7 go. */
698 #define DMAE_REG_GO_C7                                           0x1020b4
699 /* [RW 1] Command 8 go. */
700 #define DMAE_REG_GO_C8                                           0x1020b8
701 /* [RW 1] Command 9 go. */
702 #define DMAE_REG_GO_C9                                           0x1020bc
703 /* [RW 1] DMAE GRC Interface (Target; aster) enable. If 0 - the acknowledge
704    input is disregarded; valid is deasserted; all other signals are treated
705    as usual; if 1 - normal activity. */
706 #define DMAE_REG_GRC_IFEN                                        0x102008
707 /* [RW 1] DMAE PCI Interface (Request; ead; rite) enable. If 0 - the
708    acknowledge input is disregarded; valid is deasserted; full is asserted;
709    all other signals are treated as usual; if 1 - normal activity. */
710 #define DMAE_REG_PCI_IFEN                                        0x102004
711 /* [RW 4] DMAE- PCI Request Interface initial credit. Write writes the
712    initial value to the credit counter; related to the address. Read returns
713    the current value of the counter. */
714 #define DMAE_REG_PXP_REQ_INIT_CRD                                0x1020c0
715 /* [RW 8] Aggregation command. */
716 #define DORQ_REG_AGG_CMD0                                        0x170060
717 /* [RW 8] Aggregation command. */
718 #define DORQ_REG_AGG_CMD1                                        0x170064
719 /* [RW 8] Aggregation command. */
720 #define DORQ_REG_AGG_CMD2                                        0x170068
721 /* [RW 8] Aggregation command. */
722 #define DORQ_REG_AGG_CMD3                                        0x17006c
723 /* [RW 28] UCM Header. */
724 #define DORQ_REG_CMHEAD_RX                                       0x170050
725 /* [RW 32] Doorbell address for RBC doorbells (function 0). */
726 #define DORQ_REG_DB_ADDR0                                        0x17008c
727 /* [RW 5] Interrupt mask register #0 read/write */
728 #define DORQ_REG_DORQ_INT_MASK                                   0x170180
729 /* [R 5] Interrupt register #0 read */
730 #define DORQ_REG_DORQ_INT_STS                                    0x170174
731 /* [RC 5] Interrupt register #0 read clear */
732 #define DORQ_REG_DORQ_INT_STS_CLR                                0x170178
733 /* [RW 2] Parity mask register #0 read/write */
734 #define DORQ_REG_DORQ_PRTY_MASK                                  0x170190
735 /* [R 2] Parity register #0 read */
736 #define DORQ_REG_DORQ_PRTY_STS                                   0x170184
737 /* [RW 8] The address to write the DPM CID to STORM. */
738 #define DORQ_REG_DPM_CID_ADDR                                    0x170044
739 /* [RW 5] The DPM mode CID extraction offset. */
740 #define DORQ_REG_DPM_CID_OFST                                    0x170030
741 /* [RW 12] The threshold of the DQ FIFO to send the almost full interrupt. */
742 #define DORQ_REG_DQ_FIFO_AFULL_TH                                0x17007c
743 /* [RW 12] The threshold of the DQ FIFO to send the full interrupt. */
744 #define DORQ_REG_DQ_FIFO_FULL_TH                                 0x170078
745 /* [R 13] Current value of the DQ FIFO fill level according to following
746    pointer. The range is 0 - 256 FIFO rows; where each row stands for the
747    doorbell. */
748 #define DORQ_REG_DQ_FILL_LVLF                                    0x1700a4
749 /* [R 1] DQ FIFO full status. Is set; when FIFO filling level is more or
750    equal to full threshold; reset on full clear. */
751 #define DORQ_REG_DQ_FULL_ST                                      0x1700c0
752 /* [RW 28] The value sent to CM header in the case of CFC load error. */
753 #define DORQ_REG_ERR_CMHEAD                                      0x170058
754 #define DORQ_REG_IF_EN                                           0x170004
755 #define DORQ_REG_MODE_ACT                                        0x170008
756 /* [RW 5] The normal mode CID extraction offset. */
757 #define DORQ_REG_NORM_CID_OFST                                   0x17002c
758 /* [RW 28] TCM Header when only TCP context is loaded. */
759 #define DORQ_REG_NORM_CMHEAD_TX                                  0x17004c
760 /* [RW 3] The number of simultaneous outstanding requests to Context Fetch
761    Interface. */
762 #define DORQ_REG_OUTST_REQ                                       0x17003c
763 #define DORQ_REG_REGN                                            0x170038
764 /* [R 4] Current value of response A counter credit. Initial credit is
765    configured through write to ~dorq_registers_rsp_init_crd.rsp_init_crd
766    register. */
767 #define DORQ_REG_RSPA_CRD_CNT                                    0x1700ac
768 /* [R 4] Current value of response B counter credit. Initial credit is
769    configured through write to ~dorq_registers_rsp_init_crd.rsp_init_crd
770    register. */
771 #define DORQ_REG_RSPB_CRD_CNT                                    0x1700b0
772 /* [RW 4] The initial credit at the Doorbell Response Interface. The write
773    writes the same initial credit to the rspa_crd_cnt and rspb_crd_cnt. The
774    read reads this written value. */
775 #define DORQ_REG_RSP_INIT_CRD                                    0x170048
776 /* [RW 4] Initial activity counter value on the load request; when the
777    shortcut is done. */
778 #define DORQ_REG_SHRT_ACT_CNT                                    0x170070
779 /* [RW 28] TCM Header when both ULP and TCP context is loaded. */
780 #define DORQ_REG_SHRT_CMHEAD                                     0x170054
781 #define HC_CONFIG_0_REG_ATTN_BIT_EN_0                            (0x1<<4)
782 #define HC_CONFIG_0_REG_INT_LINE_EN_0                            (0x1<<3)
783 #define HC_CONFIG_0_REG_MSI_ATTN_EN_0                            (0x1<<7)
784 #define HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0                        (0x1<<2)
785 #define HC_CONFIG_0_REG_SINGLE_ISR_EN_0                          (0x1<<1)
786 #define HC_REG_AGG_INT_0                                         0x108050
787 #define HC_REG_AGG_INT_1                                         0x108054
788 #define HC_REG_ATTN_BIT                                          0x108120
789 #define HC_REG_ATTN_IDX                                          0x108100
790 #define HC_REG_ATTN_MSG0_ADDR_L                                  0x108018
791 #define HC_REG_ATTN_MSG1_ADDR_L                                  0x108020
792 #define HC_REG_ATTN_NUM_P0                                       0x108038
793 #define HC_REG_ATTN_NUM_P1                                       0x10803c
794 #define HC_REG_COMMAND_REG                                       0x108180
795 #define HC_REG_CONFIG_0                                          0x108000
796 #define HC_REG_CONFIG_1                                          0x108004
797 #define HC_REG_FUNC_NUM_P0                                       0x1080ac
798 #define HC_REG_FUNC_NUM_P1                                       0x1080b0
799 /* [RW 3] Parity mask register #0 read/write */
800 #define HC_REG_HC_PRTY_MASK                                      0x1080a0
801 /* [R 3] Parity register #0 read */
802 #define HC_REG_HC_PRTY_STS                                       0x108094
803 #define HC_REG_INT_MASK                                          0x108108
804 #define HC_REG_LEADING_EDGE_0                                    0x108040
805 #define HC_REG_LEADING_EDGE_1                                    0x108048
806 #define HC_REG_P0_PROD_CONS                                      0x108200
807 #define HC_REG_P1_PROD_CONS                                      0x108400
808 #define HC_REG_PBA_COMMAND                                       0x108140
809 #define HC_REG_PCI_CONFIG_0                                      0x108010
810 #define HC_REG_PCI_CONFIG_1                                      0x108014
811 #define HC_REG_STATISTIC_COUNTERS                                0x109000
812 #define HC_REG_TRAILING_EDGE_0                                   0x108044
813 #define HC_REG_TRAILING_EDGE_1                                   0x10804c
814 #define HC_REG_UC_RAM_ADDR_0                                     0x108028
815 #define HC_REG_UC_RAM_ADDR_1                                     0x108030
816 #define HC_REG_USTORM_ADDR_FOR_COALESCE                          0x108068
817 #define HC_REG_VQID_0                                            0x108008
818 #define HC_REG_VQID_1                                            0x10800c
819 #define IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN             (0x1<<1)
820 #define IGU_REG_ATTENTION_ACK_BITS                               0x130108
821 /* [R 4] Debug: attn_fsm */
822 #define IGU_REG_ATTN_FSM                                         0x130054
823 #define IGU_REG_ATTN_MSG_ADDR_H                          0x13011c
824 #define IGU_REG_ATTN_MSG_ADDR_L                          0x130120
825 /* [R 4] Debug: [3] - attention write done message is pending (0-no pending;
826  * 1-pending). [2:0] = PFID. Pending means attention message was sent; but
827  * write done didnt receive. */
828 #define IGU_REG_ATTN_WRITE_DONE_PENDING                  0x130030
829 #define IGU_REG_BLOCK_CONFIGURATION                              0x130000
830 #define IGU_REG_COMMAND_REG_32LSB_DATA                           0x130124
831 #define IGU_REG_COMMAND_REG_CTRL                                 0x13012c
832 /* [WB_R 32] Cleanup bit status per SB. 1 = cleanup is set. 0 = cleanup bit
833  * is clear. The bits in this registers are set and clear via the producer
834  * command. Data valid only in addresses 0-4. all the rest are zero. */
835 #define IGU_REG_CSTORM_TYPE_0_SB_CLEANUP                         0x130200
836 /* [R 5] Debug: ctrl_fsm */
837 #define IGU_REG_CTRL_FSM                                         0x130064
838 /* [R 1] data availble for error memory. If this bit is clear do not red
839  * from error_handling_memory. */
840 #define IGU_REG_ERROR_HANDLING_DATA_VALID                        0x130130
841 /* [R 11] Parity register #0 read */
842 #define IGU_REG_IGU_PRTY_STS                                     0x13009c
843 /* [R 4] Debug: int_handle_fsm */
844 #define IGU_REG_INT_HANDLE_FSM                                   0x130050
845 #define IGU_REG_LEADING_EDGE_LATCH                               0x130134
846 /* [RW 14] mapping CAM; relevant for E2 operating mode only. [0] - valid.
847  * [6:1] - vector number; [13:7] - FID (if VF - [13] = 0; [12:7] = VF
848  * number; if PF - [13] = 1; [12:10] = 0; [9:7] = PF number); */
849 #define IGU_REG_MAPPING_MEMORY                                   0x131000
850 #define IGU_REG_MAPPING_MEMORY_SIZE                              136
851 #define IGU_REG_PBA_STATUS_LSB                                   0x130138
852 #define IGU_REG_PBA_STATUS_MSB                                   0x13013c
853 #define IGU_REG_PCI_PF_MSI_EN                                    0x130140
854 #define IGU_REG_PCI_PF_MSIX_EN                                   0x130144
855 #define IGU_REG_PCI_PF_MSIX_FUNC_MASK                            0x130148
856 /* [WB_R 32] Each bit represent the pending bits status for that SB. 0 = no
857  * pending; 1 = pending. Pendings means interrupt was asserted; and write
858  * done was not received. Data valid only in addresses 0-4. all the rest are
859  * zero. */
860 #define IGU_REG_PENDING_BITS_STATUS                              0x130300
861 #define IGU_REG_PF_CONFIGURATION                                 0x130154
862 /* [RW 20] producers only. E2 mode: address 0-135 match to the mapping
863  * memory; 136 - PF0 default prod; 137 PF1 default prod; 138 - PF2 default
864  * prod; 139 PF3 default prod; 140 - PF0 - ATTN prod; 141 - PF1 - ATTN prod;
865  * 142 - PF2 - ATTN prod; 143 - PF3 - ATTN prod; 144-147 reserved. E1.5 mode
866  * - In backward compatible mode; for non default SB; each even line in the
867  * memory holds the U producer and each odd line hold the C producer. The
868  * first 128 producer are for NDSB (PF0 - 0-31; PF1 - 32-63 and so on). The
869  * last 20 producers are for the DSB for each PF. each PF has five segments
870  * (the order inside each segment is PF0; PF1; PF2; PF3) - 128-131 U prods;
871  * 132-135 C prods; 136-139 X prods; 140-143 T prods; 144-147 ATTN prods; */
872 #define IGU_REG_PROD_CONS_MEMORY                                 0x132000
873 /* [R 3] Debug: pxp_arb_fsm */
874 #define IGU_REG_PXP_ARB_FSM                                      0x130068
875 /* [RW 6] Write one for each bit will reset the appropriate memory. When the
876  * memory reset finished the appropriate bit will be clear. Bit 0 - mapping
877  * memory; Bit 1 - SB memory; Bit 2 - SB interrupt and mask register; Bit 3
878  * - MSIX memory; Bit 4 - PBA memory; Bit 5 - statistics; */
879 #define IGU_REG_RESET_MEMORIES                                   0x130158
880 /* [R 4] Debug: sb_ctrl_fsm */
881 #define IGU_REG_SB_CTRL_FSM                                      0x13004c
882 #define IGU_REG_SB_INT_BEFORE_MASK_LSB                           0x13015c
883 #define IGU_REG_SB_INT_BEFORE_MASK_MSB                           0x130160
884 #define IGU_REG_SB_MASK_LSB                                      0x130164
885 #define IGU_REG_SB_MASK_MSB                                      0x130168
886 /* [RW 16] Number of command that were dropped without causing an interrupt
887  * due to: read access for WO BAR address; or write access for RO BAR
888  * address or any access for reserved address or PCI function error is set
889  * and address is not MSIX; PBA or cleanup */
890 #define IGU_REG_SILENT_DROP                                      0x13016c
891 /* [RW 10] Number of MSI/MSIX/ATTN messages sent for the function: 0-63 -
892  * number of MSIX messages per VF; 64-67 - number of MSI/MSIX messages per
893  * PF; 68-71 number of ATTN messages per PF */
894 #define IGU_REG_STATISTIC_NUM_MESSAGE_SENT                       0x130800
895 /* [RW 32] Number of cycles the timer mask masking the IGU interrupt when a
896  * timer mask command arrives. Value must be bigger than 100. */
897 #define IGU_REG_TIMER_MASKING_VALUE                              0x13003c
898 #define IGU_REG_TRAILING_EDGE_LATCH                              0x130104
899 #define IGU_REG_VF_CONFIGURATION                                 0x130170
900 /* [WB_R 32] Each bit represent write done pending bits status for that SB
901  * (MSI/MSIX message was sent and write done was not received yet). 0 =
902  * clear; 1 = set. Data valid only in addresses 0-4. all the rest are zero. */
903 #define IGU_REG_WRITE_DONE_PENDING                               0x130480
904 #define MCP_A_REG_MCPR_SCRATCH                                   0x3a0000
905 #define MCP_REG_MCPR_NVM_ACCESS_ENABLE                           0x86424
906 #define MCP_REG_MCPR_NVM_ADDR                                    0x8640c
907 #define MCP_REG_MCPR_NVM_CFG4                                    0x8642c
908 #define MCP_REG_MCPR_NVM_COMMAND                                 0x86400
909 #define MCP_REG_MCPR_NVM_READ                                    0x86410
910 #define MCP_REG_MCPR_NVM_SW_ARB                                  0x86420
911 #define MCP_REG_MCPR_NVM_WRITE                                   0x86408
912 #define MCP_REG_MCPR_SCRATCH                                     0xa0000
913 #define MISC_AEU_GENERAL_MASK_REG_AEU_NIG_CLOSE_MASK             (0x1<<1)
914 #define MISC_AEU_GENERAL_MASK_REG_AEU_PXP_CLOSE_MASK             (0x1<<0)
915 /* [R 32] read first 32 bit after inversion of function 0. mapped as
916    follows: [0] NIG attention for function0; [1] NIG attention for
917    function1; [2] GPIO1 mcp; [3] GPIO2 mcp; [4] GPIO3 mcp; [5] GPIO4 mcp;
918    [6] GPIO1 function 1; [7] GPIO2 function 1; [8] GPIO3 function 1; [9]
919    GPIO4 function 1; [10] PCIE glue/PXP VPD event function0; [11] PCIE
920    glue/PXP VPD event function1; [12] PCIE glue/PXP Expansion ROM event0;
921    [13] PCIE glue/PXP Expansion ROM event1; [14] SPIO4; [15] SPIO5; [16]
922    MSI/X indication for mcp; [17] MSI/X indication for function 1; [18] BRB
923    Parity error; [19] BRB Hw interrupt; [20] PRS Parity error; [21] PRS Hw
924    interrupt; [22] SRC Parity error; [23] SRC Hw interrupt; [24] TSDM Parity
925    error; [25] TSDM Hw interrupt; [26] TCM Parity error; [27] TCM Hw
926    interrupt; [28] TSEMI Parity error; [29] TSEMI Hw interrupt; [30] PBF
927    Parity error; [31] PBF Hw interrupt; */
928 #define MISC_REG_AEU_AFTER_INVERT_1_FUNC_0                       0xa42c
929 #define MISC_REG_AEU_AFTER_INVERT_1_FUNC_1                       0xa430
930 /* [R 32] read first 32 bit after inversion of mcp. mapped as follows: [0]
931    NIG attention for function0; [1] NIG attention for function1; [2] GPIO1
932    mcp; [3] GPIO2 mcp; [4] GPIO3 mcp; [5] GPIO4 mcp; [6] GPIO1 function 1;
933    [7] GPIO2 function 1; [8] GPIO3 function 1; [9] GPIO4 function 1; [10]
934    PCIE glue/PXP VPD event function0; [11] PCIE glue/PXP VPD event
935    function1; [12] PCIE glue/PXP Expansion ROM event0; [13] PCIE glue/PXP
936    Expansion ROM event1; [14] SPIO4; [15] SPIO5; [16] MSI/X indication for
937    mcp; [17] MSI/X indication for function 1; [18] BRB Parity error; [19]
938    BRB Hw interrupt; [20] PRS Parity error; [21] PRS Hw interrupt; [22] SRC
939    Parity error; [23] SRC Hw interrupt; [24] TSDM Parity error; [25] TSDM Hw
940    interrupt; [26] TCM Parity error; [27] TCM Hw interrupt; [28] TSEMI
941    Parity error; [29] TSEMI Hw interrupt; [30] PBF Parity error; [31] PBF Hw
942    interrupt; */
943 #define MISC_REG_AEU_AFTER_INVERT_1_MCP                          0xa434
944 /* [R 32] read second 32 bit after inversion of function 0. mapped as
945    follows: [0] PBClient Parity error; [1] PBClient Hw interrupt; [2] QM
946    Parity error; [3] QM Hw interrupt; [4] Timers Parity error; [5] Timers Hw
947    interrupt; [6] XSDM Parity error; [7] XSDM Hw interrupt; [8] XCM Parity
948    error; [9] XCM Hw interrupt; [10] XSEMI Parity error; [11] XSEMI Hw
949    interrupt; [12] DoorbellQ Parity error; [13] DoorbellQ Hw interrupt; [14]
950    NIG Parity error; [15] NIG Hw interrupt; [16] Vaux PCI core Parity error;
951    [17] Vaux PCI core Hw interrupt; [18] Debug Parity error; [19] Debug Hw
952    interrupt; [20] USDM Parity error; [21] USDM Hw interrupt; [22] UCM
953    Parity error; [23] UCM Hw interrupt; [24] USEMI Parity error; [25] USEMI
954    Hw interrupt; [26] UPB Parity error; [27] UPB Hw interrupt; [28] CSDM
955    Parity error; [29] CSDM Hw interrupt; [30] CCM Parity error; [31] CCM Hw
956    interrupt; */
957 #define MISC_REG_AEU_AFTER_INVERT_2_FUNC_0                       0xa438
958 #define MISC_REG_AEU_AFTER_INVERT_2_FUNC_1                       0xa43c
959 /* [R 32] read second 32 bit after inversion of mcp. mapped as follows: [0]
960    PBClient Parity error; [1] PBClient Hw interrupt; [2] QM Parity error;
961    [3] QM Hw interrupt; [4] Timers Parity error; [5] Timers Hw interrupt;
962    [6] XSDM Parity error; [7] XSDM Hw interrupt; [8] XCM Parity error; [9]
963    XCM Hw interrupt; [10] XSEMI Parity error; [11] XSEMI Hw interrupt; [12]
964    DoorbellQ Parity error; [13] DoorbellQ Hw interrupt; [14] NIG Parity
965    error; [15] NIG Hw interrupt; [16] Vaux PCI core Parity error; [17] Vaux
966    PCI core Hw interrupt; [18] Debug Parity error; [19] Debug Hw interrupt;
967    [20] USDM Parity error; [21] USDM Hw interrupt; [22] UCM Parity error;
968    [23] UCM Hw interrupt; [24] USEMI Parity error; [25] USEMI Hw interrupt;
969    [26] UPB Parity error; [27] UPB Hw interrupt; [28] CSDM Parity error;
970    [29] CSDM Hw interrupt; [30] CCM Parity error; [31] CCM Hw interrupt; */
971 #define MISC_REG_AEU_AFTER_INVERT_2_MCP                          0xa440
972 /* [R 32] read third 32 bit after inversion of function 0. mapped as
973    follows: [0] CSEMI Parity error; [1] CSEMI Hw interrupt; [2] PXP Parity
974    error; [3] PXP Hw interrupt; [4] PXPpciClockClient Parity error; [5]
975    PXPpciClockClient Hw interrupt; [6] CFC Parity error; [7] CFC Hw
976    interrupt; [8] CDU Parity error; [9] CDU Hw interrupt; [10] DMAE Parity
977    error; [11] DMAE Hw interrupt; [12] IGU (HC) Parity error; [13] IGU (HC)
978    Hw interrupt; [14] MISC Parity error; [15] MISC Hw interrupt; [16]
979    pxp_misc_mps_attn; [17] Flash event; [18] SMB event; [19] MCP attn0; [20]
980    MCP attn1; [21] SW timers attn_1 func0; [22] SW timers attn_2 func0; [23]
981    SW timers attn_3 func0; [24] SW timers attn_4 func0; [25] PERST; [26] SW
982    timers attn_1 func1; [27] SW timers attn_2 func1; [28] SW timers attn_3
983    func1; [29] SW timers attn_4 func1; [30] General attn0; [31] General
984    attn1; */
985 #define MISC_REG_AEU_AFTER_INVERT_3_FUNC_0                       0xa444
986 #define MISC_REG_AEU_AFTER_INVERT_3_FUNC_1                       0xa448
987 /* [R 32] read third 32 bit after inversion of mcp. mapped as follows: [0]
988    CSEMI Parity error; [1] CSEMI Hw interrupt; [2] PXP Parity error; [3] PXP
989    Hw interrupt; [4] PXPpciClockClient Parity error; [5] PXPpciClockClient
990    Hw interrupt; [6] CFC Parity error; [7] CFC Hw interrupt; [8] CDU Parity
991    error; [9] CDU Hw interrupt; [10] DMAE Parity error; [11] DMAE Hw
992    interrupt; [12] IGU (HC) Parity error; [13] IGU (HC) Hw interrupt; [14]
993    MISC Parity error; [15] MISC Hw interrupt; [16] pxp_misc_mps_attn; [17]
994    Flash event; [18] SMB event; [19] MCP attn0; [20] MCP attn1; [21] SW
995    timers attn_1 func0; [22] SW timers attn_2 func0; [23] SW timers attn_3
996    func0; [24] SW timers attn_4 func0; [25] PERST; [26] SW timers attn_1
997    func1; [27] SW timers attn_2 func1; [28] SW timers attn_3 func1; [29] SW
998    timers attn_4 func1; [30] General attn0; [31] General attn1; */
999 #define MISC_REG_AEU_AFTER_INVERT_3_MCP                          0xa44c
1000 /* [R 32] read fourth 32 bit after inversion of function 0. mapped as
1001    follows: [0] General attn2; [1] General attn3; [2] General attn4; [3]
1002    General attn5; [4] General attn6; [5] General attn7; [6] General attn8;
1003    [7] General attn9; [8] General attn10; [9] General attn11; [10] General
1004    attn12; [11] General attn13; [12] General attn14; [13] General attn15;
1005    [14] General attn16; [15] General attn17; [16] General attn18; [17]
1006    General attn19; [18] General attn20; [19] General attn21; [20] Main power
1007    interrupt; [21] RBCR Latched attn; [22] RBCT Latched attn; [23] RBCN
1008    Latched attn; [24] RBCU Latched attn; [25] RBCP Latched attn; [26] GRC
1009    Latched timeout attention; [27] GRC Latched reserved access attention;
1010    [28] MCP Latched rom_parity; [29] MCP Latched ump_rx_parity; [30] MCP
1011    Latched ump_tx_parity; [31] MCP Latched scpad_parity; */
1012 #define MISC_REG_AEU_AFTER_INVERT_4_FUNC_0                       0xa450
1013 #define MISC_REG_AEU_AFTER_INVERT_4_FUNC_1                       0xa454
1014 /* [R 32] read fourth 32 bit after inversion of mcp. mapped as follows: [0]
1015    General attn2; [1] General attn3; [2] General attn4; [3] General attn5;
1016    [4] General attn6; [5] General attn7; [6] General attn8; [7] General
1017    attn9; [8] General attn10; [9] General attn11; [10] General attn12; [11]
1018    General attn13; [12] General attn14; [13] General attn15; [14] General
1019    attn16; [15] General attn17; [16] General attn18; [17] General attn19;
1020    [18] General attn20; [19] General attn21; [20] Main power interrupt; [21]
1021    RBCR Latched attn; [22] RBCT Latched attn; [23] RBCN Latched attn; [24]
1022    RBCU Latched attn; [25] RBCP Latched attn; [26] GRC Latched timeout
1023    attention; [27] GRC Latched reserved access attention; [28] MCP Latched
1024    rom_parity; [29] MCP Latched ump_rx_parity; [30] MCP Latched
1025    ump_tx_parity; [31] MCP Latched scpad_parity; */
1026 #define MISC_REG_AEU_AFTER_INVERT_4_MCP                          0xa458
1027 /* [R 32] Read fifth 32 bit after inversion of function 0. Mapped as
1028  * follows: [0] PGLUE config_space; [1] PGLUE misc_flr; [2] PGLUE B RBC
1029  * attention [3] PGLUE B RBC parity; [4] ATC attention; [5] ATC parity; [6]
1030  * CNIG attention (reserved); [7] CNIG parity (reserved); [31-8] Reserved; */
1031 #define MISC_REG_AEU_AFTER_INVERT_5_FUNC_0                       0xa700
1032 /* [W 14] write to this register results with the clear of the latched
1033    signals; one in d0 clears RBCR latch; one in d1 clears RBCT latch; one in
1034    d2 clears RBCN latch; one in d3 clears RBCU latch; one in d4 clears RBCP
1035    latch; one in d5 clears GRC Latched timeout attention; one in d6 clears
1036    GRC Latched reserved access attention; one in d7 clears Latched
1037    rom_parity; one in d8 clears Latched ump_rx_parity; one in d9 clears
1038    Latched ump_tx_parity; one in d10 clears Latched scpad_parity (both
1039    ports); one in d11 clears pxpv_misc_mps_attn; one in d12 clears
1040    pxp_misc_exp_rom_attn0; one in d13 clears pxp_misc_exp_rom_attn1; read
1041    from this register return zero */
1042 #define MISC_REG_AEU_CLR_LATCH_SIGNAL                            0xa45c
1043 /* [RW 32] first 32b for enabling the output for function 0 output0. mapped
1044    as follows: [0] NIG attention for function0; [1] NIG attention for
1045    function1; [2] GPIO1 function 0; [3] GPIO2 function 0; [4] GPIO3 function
1046    0; [5] GPIO4 function 0; [6] GPIO1 function 1; [7] GPIO2 function 1; [8]
1047    GPIO3 function 1; [9] GPIO4 function 1; [10] PCIE glue/PXP VPD event
1048    function0; [11] PCIE glue/PXP VPD event function1; [12] PCIE glue/PXP
1049    Expansion ROM event0; [13] PCIE glue/PXP Expansion ROM event1; [14]
1050    SPIO4; [15] SPIO5; [16] MSI/X indication for function 0; [17] MSI/X
1051    indication for function 1; [18] BRB Parity error; [19] BRB Hw interrupt;
1052    [20] PRS Parity error; [21] PRS Hw interrupt; [22] SRC Parity error; [23]
1053    SRC Hw interrupt; [24] TSDM Parity error; [25] TSDM Hw interrupt; [26]
1054    TCM Parity error; [27] TCM Hw interrupt; [28] TSEMI Parity error; [29]
1055    TSEMI Hw interrupt; [30] PBF Parity error; [31] PBF Hw interrupt; */
1056 #define MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0                        0xa06c
1057 #define MISC_REG_AEU_ENABLE1_FUNC_0_OUT_1                        0xa07c
1058 #define MISC_REG_AEU_ENABLE1_FUNC_0_OUT_2                        0xa08c
1059 #define MISC_REG_AEU_ENABLE1_FUNC_0_OUT_3                        0xa09c
1060 #define MISC_REG_AEU_ENABLE1_FUNC_0_OUT_5                        0xa0bc
1061 #define MISC_REG_AEU_ENABLE1_FUNC_0_OUT_6                        0xa0cc
1062 #define MISC_REG_AEU_ENABLE1_FUNC_0_OUT_7                        0xa0dc
1063 /* [RW 32] first 32b for enabling the output for function 1 output0. mapped
1064    as follows: [0] NIG attention for function0; [1] NIG attention for
1065    function1; [2] GPIO1 function 1; [3] GPIO2 function 1; [4] GPIO3 function
1066    1; [5] GPIO4 function 1; [6] GPIO1 function 1; [7] GPIO2 function 1; [8]
1067    GPIO3 function 1; [9] GPIO4 function 1; [10] PCIE glue/PXP VPD event
1068    function0; [11] PCIE glue/PXP VPD event function1; [12] PCIE glue/PXP
1069    Expansion ROM event0; [13] PCIE glue/PXP Expansion ROM event1; [14]
1070    SPIO4; [15] SPIO5; [16] MSI/X indication for function 1; [17] MSI/X
1071    indication for function 1; [18] BRB Parity error; [19] BRB Hw interrupt;
1072    [20] PRS Parity error; [21] PRS Hw interrupt; [22] SRC Parity error; [23]
1073    SRC Hw interrupt; [24] TSDM Parity error; [25] TSDM Hw interrupt; [26]
1074    TCM Parity error; [27] TCM Hw interrupt; [28] TSEMI Parity error; [29]
1075    TSEMI Hw interrupt; [30] PBF Parity error; [31] PBF Hw interrupt; */
1076 #define MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0                        0xa10c
1077 #define MISC_REG_AEU_ENABLE1_FUNC_1_OUT_1                        0xa11c
1078 #define MISC_REG_AEU_ENABLE1_FUNC_1_OUT_2                        0xa12c
1079 #define MISC_REG_AEU_ENABLE1_FUNC_1_OUT_3                        0xa13c
1080 #define MISC_REG_AEU_ENABLE1_FUNC_1_OUT_5                        0xa15c
1081 #define MISC_REG_AEU_ENABLE1_FUNC_1_OUT_6                        0xa16c
1082 #define MISC_REG_AEU_ENABLE1_FUNC_1_OUT_7                        0xa17c
1083 /* [RW 32] first 32b for enabling the output for close the gate nig. mapped
1084    as follows: [0] NIG attention for function0; [1] NIG attention for
1085    function1; [2] GPIO1 function 0; [3] GPIO2 function 0; [4] GPIO3 function
1086    0; [5] GPIO4 function 0; [6] GPIO1 function 1; [7] GPIO2 function 1; [8]
1087    GPIO3 function 1; [9] GPIO4 function 1; [10] PCIE glue/PXP VPD event
1088    function0; [11] PCIE glue/PXP VPD event function1; [12] PCIE glue/PXP
1089    Expansion ROM event0; [13] PCIE glue/PXP Expansion ROM event1; [14]
1090    SPIO4; [15] SPIO5; [16] MSI/X indication for function 0; [17] MSI/X
1091    indication for function 1; [18] BRB Parity error; [19] BRB Hw interrupt;
1092    [20] PRS Parity error; [21] PRS Hw interrupt; [22] SRC Parity error; [23]
1093    SRC Hw interrupt; [24] TSDM Parity error; [25] TSDM Hw interrupt; [26]
1094    TCM Parity error; [27] TCM Hw interrupt; [28] TSEMI Parity error; [29]
1095    TSEMI Hw interrupt; [30] PBF Parity error; [31] PBF Hw interrupt; */
1096 #define MISC_REG_AEU_ENABLE1_NIG_0                               0xa0ec
1097 #define MISC_REG_AEU_ENABLE1_NIG_1                               0xa18c
1098 /* [RW 32] first 32b for enabling the output for close the gate pxp. mapped
1099    as follows: [0] NIG attention for function0; [1] NIG attention for
1100    function1; [2] GPIO1 function 0; [3] GPIO2 function 0; [4] GPIO3 function
1101    0; [5] GPIO4 function 0; [6] GPIO1 function 1; [7] GPIO2 function 1; [8]
1102    GPIO3 function 1; [9] GPIO4 function 1; [10] PCIE glue/PXP VPD event
1103    function0; [11] PCIE glue/PXP VPD event function1; [12] PCIE glue/PXP
1104    Expansion ROM event0; [13] PCIE glue/PXP Expansion ROM event1; [14]
1105    SPIO4; [15] SPIO5; [16] MSI/X indication for function 0; [17] MSI/X
1106    indication for function 1; [18] BRB Parity error; [19] BRB Hw interrupt;
1107    [20] PRS Parity error; [21] PRS Hw interrupt; [22] SRC Parity error; [23]
1108    SRC Hw interrupt; [24] TSDM Parity error; [25] TSDM Hw interrupt; [26]
1109    TCM Parity error; [27] TCM Hw interrupt; [28] TSEMI Parity error; [29]
1110    TSEMI Hw interrupt; [30] PBF Parity error; [31] PBF Hw interrupt; */
1111 #define MISC_REG_AEU_ENABLE1_PXP_0                               0xa0fc
1112 #define MISC_REG_AEU_ENABLE1_PXP_1                               0xa19c
1113 /* [RW 32] second 32b for enabling the output for function 0 output0. mapped
1114    as follows: [0] PBClient Parity error; [1] PBClient Hw interrupt; [2] QM
1115    Parity error; [3] QM Hw interrupt; [4] Timers Parity error; [5] Timers Hw
1116    interrupt; [6] XSDM Parity error; [7] XSDM Hw interrupt; [8] XCM Parity
1117    error; [9] XCM Hw interrupt; [10] XSEMI Parity error; [11] XSEMI Hw
1118    interrupt; [12] DoorbellQ Parity error; [13] DoorbellQ Hw interrupt; [14]
1119    NIG Parity error; [15] NIG Hw interrupt; [16] Vaux PCI core Parity error;
1120    [17] Vaux PCI core Hw interrupt; [18] Debug Parity error; [19] Debug Hw
1121    interrupt; [20] USDM Parity error; [21] USDM Hw interrupt; [22] UCM
1122    Parity error; [23] UCM Hw interrupt; [24] USEMI Parity error; [25] USEMI
1123    Hw interrupt; [26] UPB Parity error; [27] UPB Hw interrupt; [28] CSDM
1124    Parity error; [29] CSDM Hw interrupt; [30] CCM Parity error; [31] CCM Hw
1125    interrupt; */
1126 #define MISC_REG_AEU_ENABLE2_FUNC_0_OUT_0                        0xa070
1127 #define MISC_REG_AEU_ENABLE2_FUNC_0_OUT_1                        0xa080
1128 /* [RW 32] second 32b for enabling the output for function 1 output0. mapped
1129    as follows: [0] PBClient Parity error; [1] PBClient Hw interrupt; [2] QM
1130    Parity error; [3] QM Hw interrupt; [4] Timers Parity error; [5] Timers Hw
1131    interrupt; [6] XSDM Parity error; [7] XSDM Hw interrupt; [8] XCM Parity
1132    error; [9] XCM Hw interrupt; [10] XSEMI Parity error; [11] XSEMI Hw
1133    interrupt; [12] DoorbellQ Parity error; [13] DoorbellQ Hw interrupt; [14]
1134    NIG Parity error; [15] NIG Hw interrupt; [16] Vaux PCI core Parity error;
1135    [17] Vaux PCI core Hw interrupt; [18] Debug Parity error; [19] Debug Hw
1136    interrupt; [20] USDM Parity error; [21] USDM Hw interrupt; [22] UCM
1137    Parity error; [23] UCM Hw interrupt; [24] USEMI Parity error; [25] USEMI
1138    Hw interrupt; [26] UPB Parity error; [27] UPB Hw interrupt; [28] CSDM
1139    Parity error; [29] CSDM Hw interrupt; [30] CCM Parity error; [31] CCM Hw
1140    interrupt; */
1141 #define MISC_REG_AEU_ENABLE2_FUNC_1_OUT_0                        0xa110
1142 #define MISC_REG_AEU_ENABLE2_FUNC_1_OUT_1                        0xa120
1143 /* [RW 32] second 32b for enabling the output for close the gate nig. mapped
1144    as follows: [0] PBClient Parity error; [1] PBClient Hw interrupt; [2] QM
1145    Parity error; [3] QM Hw interrupt; [4] Timers Parity error; [5] Timers Hw
1146    interrupt; [6] XSDM Parity error; [7] XSDM Hw interrupt; [8] XCM Parity
1147    error; [9] XCM Hw interrupt; [10] XSEMI Parity error; [11] XSEMI Hw
1148    interrupt; [12] DoorbellQ Parity error; [13] DoorbellQ Hw interrupt; [14]
1149    NIG Parity error; [15] NIG Hw interrupt; [16] Vaux PCI core Parity error;
1150    [17] Vaux PCI core Hw interrupt; [18] Debug Parity error; [19] Debug Hw
1151    interrupt; [20] USDM Parity error; [21] USDM Hw interrupt; [22] UCM
1152    Parity error; [23] UCM Hw interrupt; [24] USEMI Parity error; [25] USEMI
1153    Hw interrupt; [26] UPB Parity error; [27] UPB Hw interrupt; [28] CSDM
1154    Parity error; [29] CSDM Hw interrupt; [30] CCM Parity error; [31] CCM Hw
1155    interrupt; */
1156 #define MISC_REG_AEU_ENABLE2_NIG_0                               0xa0f0
1157 #define MISC_REG_AEU_ENABLE2_NIG_1                               0xa190
1158 /* [RW 32] second 32b for enabling the output for close the gate pxp. mapped
1159    as follows: [0] PBClient Parity error; [1] PBClient Hw interrupt; [2] QM
1160    Parity error; [3] QM Hw interrupt; [4] Timers Parity error; [5] Timers Hw
1161    interrupt; [6] XSDM Parity error; [7] XSDM Hw interrupt; [8] XCM Parity
1162    error; [9] XCM Hw interrupt; [10] XSEMI Parity error; [11] XSEMI Hw
1163    interrupt; [12] DoorbellQ Parity error; [13] DoorbellQ Hw interrupt; [14]
1164    NIG Parity error; [15] NIG Hw interrupt; [16] Vaux PCI core Parity error;
1165    [17] Vaux PCI core Hw interrupt; [18] Debug Parity error; [19] Debug Hw
1166    interrupt; [20] USDM Parity error; [21] USDM Hw interrupt; [22] UCM
1167    Parity error; [23] UCM Hw interrupt; [24] USEMI Parity error; [25] USEMI
1168    Hw interrupt; [26] UPB Parity error; [27] UPB Hw interrupt; [28] CSDM
1169    Parity error; [29] CSDM Hw interrupt; [30] CCM Parity error; [31] CCM Hw
1170    interrupt; */
1171 #define MISC_REG_AEU_ENABLE2_PXP_0                               0xa100
1172 #define MISC_REG_AEU_ENABLE2_PXP_1                               0xa1a0
1173 /* [RW 32] third 32b for enabling the output for function 0 output0. mapped
1174    as follows: [0] CSEMI Parity error; [1] CSEMI Hw interrupt; [2] PXP
1175    Parity error; [3] PXP Hw interrupt; [4] PXPpciClockClient Parity error;
1176    [5] PXPpciClockClient Hw interrupt; [6] CFC Parity error; [7] CFC Hw
1177    interrupt; [8] CDU Parity error; [9] CDU Hw interrupt; [10] DMAE Parity
1178    error; [11] DMAE Hw interrupt; [12] IGU (HC) Parity error; [13] IGU (HC)
1179    Hw interrupt; [14] MISC Parity error; [15] MISC Hw interrupt; [16]
1180    pxp_misc_mps_attn; [17] Flash event; [18] SMB event; [19] MCP attn0; [20]
1181    MCP attn1; [21] SW timers attn_1 func0; [22] SW timers attn_2 func0; [23]
1182    SW timers attn_3 func0; [24] SW timers attn_4 func0; [25] PERST; [26] SW
1183    timers attn_1 func1; [27] SW timers attn_2 func1; [28] SW timers attn_3
1184    func1; [29] SW timers attn_4 func1; [30] General attn0; [31] General
1185    attn1; */
1186 #define MISC_REG_AEU_ENABLE3_FUNC_0_OUT_0                        0xa074
1187 #define MISC_REG_AEU_ENABLE3_FUNC_0_OUT_1                        0xa084
1188 /* [RW 32] third 32b for enabling the output for function 1 output0. mapped
1189    as follows: [0] CSEMI Parity error; [1] CSEMI Hw interrupt; [2] PXP
1190    Parity error; [3] PXP Hw interrupt; [4] PXPpciClockClient Parity error;
1191    [5] PXPpciClockClient Hw interrupt; [6] CFC Parity error; [7] CFC Hw
1192    interrupt; [8] CDU Parity error; [9] CDU Hw interrupt; [10] DMAE Parity
1193    error; [11] DMAE Hw interrupt; [12] IGU (HC) Parity error; [13] IGU (HC)
1194    Hw interrupt; [14] MISC Parity error; [15] MISC Hw interrupt; [16]
1195    pxp_misc_mps_attn; [17] Flash event; [18] SMB event; [19] MCP attn0; [20]
1196    MCP attn1; [21] SW timers attn_1 func0; [22] SW timers attn_2 func0; [23]
1197    SW timers attn_3 func0; [24] SW timers attn_4 func0; [25] PERST; [26] SW
1198    timers attn_1 func1; [27] SW timers attn_2 func1; [28] SW timers attn_3
1199    func1; [29] SW timers attn_4 func1; [30] General attn0; [31] General
1200    attn1; */
1201 #define MISC_REG_AEU_ENABLE3_FUNC_1_OUT_0                        0xa114
1202 #define MISC_REG_AEU_ENABLE3_FUNC_1_OUT_1                        0xa124
1203 /* [RW 32] third 32b for enabling the output for close the gate nig. mapped
1204    as follows: [0] CSEMI Parity error; [1] CSEMI Hw interrupt; [2] PXP
1205    Parity error; [3] PXP Hw interrupt; [4] PXPpciClockClient Parity error;
1206    [5] PXPpciClockClient Hw interrupt; [6] CFC Parity error; [7] CFC Hw
1207    interrupt; [8] CDU Parity error; [9] CDU Hw interrupt; [10] DMAE Parity
1208    error; [11] DMAE Hw interrupt; [12] IGU (HC) Parity error; [13] IGU (HC)
1209    Hw interrupt; [14] MISC Parity error; [15] MISC Hw interrupt; [16]
1210    pxp_misc_mps_attn; [17] Flash event; [18] SMB event; [19] MCP attn0; [20]
1211    MCP attn1; [21] SW timers attn_1 func0; [22] SW timers attn_2 func0; [23]
1212    SW timers attn_3 func0; [24] SW timers attn_4 func0; [25] PERST; [26] SW
1213    timers attn_1 func1; [27] SW timers attn_2 func1; [28] SW timers attn_3
1214    func1; [29] SW timers attn_4 func1; [30] General attn0; [31] General
1215    attn1; */
1216 #define MISC_REG_AEU_ENABLE3_NIG_0                               0xa0f4
1217 #define MISC_REG_AEU_ENABLE3_NIG_1                               0xa194
1218 /* [RW 32] third 32b for enabling the output for close the gate pxp. mapped
1219    as follows: [0] CSEMI Parity error; [1] CSEMI Hw interrupt; [2] PXP
1220    Parity error; [3] PXP Hw interrupt; [4] PXPpciClockClient Parity error;
1221    [5] PXPpciClockClient Hw interrupt; [6] CFC Parity error; [7] CFC Hw
1222    interrupt; [8] CDU Parity error; [9] CDU Hw interrupt; [10] DMAE Parity
1223    error; [11] DMAE Hw interrupt; [12] IGU (HC) Parity error; [13] IGU (HC)
1224    Hw interrupt; [14] MISC Parity error; [15] MISC Hw interrupt; [16]
1225    pxp_misc_mps_attn; [17] Flash event; [18] SMB event; [19] MCP attn0; [20]
1226    MCP attn1; [21] SW timers attn_1 func0; [22] SW timers attn_2 func0; [23]
1227    SW timers attn_3 func0; [24] SW timers attn_4 func0; [25] PERST; [26] SW
1228    timers attn_1 func1; [27] SW timers attn_2 func1; [28] SW timers attn_3
1229    func1; [29] SW timers attn_4 func1; [30] General attn0; [31] General
1230    attn1; */
1231 #define MISC_REG_AEU_ENABLE3_PXP_0                               0xa104
1232 #define MISC_REG_AEU_ENABLE3_PXP_1                               0xa1a4
1233 /* [RW 32] fourth 32b for enabling the output for function 0 output0.mapped
1234    as follows: [0] General attn2; [1] General attn3; [2] General attn4; [3]
1235    General attn5; [4] General attn6; [5] General attn7; [6] General attn8;
1236    [7] General attn9; [8] General attn10; [9] General attn11; [10] General
1237    attn12; [11] General attn13; [12] General attn14; [13] General attn15;
1238    [14] General attn16; [15] General attn17; [16] General attn18; [17]
1239    General attn19; [18] General attn20; [19] General attn21; [20] Main power
1240    interrupt; [21] RBCR Latched attn; [22] RBCT Latched attn; [23] RBCN
1241    Latched attn; [24] RBCU Latched attn; [25] RBCP Latched attn; [26] GRC
1242    Latched timeout attention; [27] GRC Latched reserved access attention;
1243    [28] MCP Latched rom_parity; [29] MCP Latched ump_rx_parity; [30] MCP
1244    Latched ump_tx_parity; [31] MCP Latched scpad_parity; */
1245 #define MISC_REG_AEU_ENABLE4_FUNC_0_OUT_0                        0xa078
1246 #define MISC_REG_AEU_ENABLE4_FUNC_0_OUT_2                        0xa098
1247 #define MISC_REG_AEU_ENABLE4_FUNC_0_OUT_4                        0xa0b8
1248 #define MISC_REG_AEU_ENABLE4_FUNC_0_OUT_5                        0xa0c8
1249 #define MISC_REG_AEU_ENABLE4_FUNC_0_OUT_6                        0xa0d8
1250 #define MISC_REG_AEU_ENABLE4_FUNC_0_OUT_7                        0xa0e8
1251 /* [RW 32] fourth 32b for enabling the output for function 1 output0.mapped
1252    as follows: [0] General attn2; [1] General attn3; [2] General attn4; [3]
1253    General attn5; [4] General attn6; [5] General attn7; [6] General attn8;
1254    [7] General attn9; [8] General attn10; [9] General attn11; [10] General
1255    attn12; [11] General attn13; [12] General attn14; [13] General attn15;
1256    [14] General attn16; [15] General attn17; [16] General attn18; [17]
1257    General attn19; [18] General attn20; [19] General attn21; [20] Main power
1258    interrupt; [21] RBCR Latched attn; [22] RBCT Latched attn; [23] RBCN
1259    Latched attn; [24] RBCU Latched attn; [25] RBCP Latched attn; [26] GRC
1260    Latched timeout attention; [27] GRC Latched reserved access attention;
1261    [28] MCP Latched rom_parity; [29] MCP Latched ump_rx_parity; [30] MCP
1262    Latched ump_tx_parity; [31] MCP Latched scpad_parity; */
1263 #define MISC_REG_AEU_ENABLE4_FUNC_1_OUT_0                        0xa118
1264 #define MISC_REG_AEU_ENABLE4_FUNC_1_OUT_2                        0xa138
1265 #define MISC_REG_AEU_ENABLE4_FUNC_1_OUT_4                        0xa158
1266 #define MISC_REG_AEU_ENABLE4_FUNC_1_OUT_5                        0xa168
1267 #define MISC_REG_AEU_ENABLE4_FUNC_1_OUT_6                        0xa178
1268 #define MISC_REG_AEU_ENABLE4_FUNC_1_OUT_7                        0xa188
1269 /* [RW 32] fourth 32b for enabling the output for close the gate nig.mapped
1270    as follows: [0] General attn2; [1] General attn3; [2] General attn4; [3]
1271    General attn5; [4] General attn6; [5] General attn7; [6] General attn8;
1272    [7] General attn9; [8] General attn10; [9] General attn11; [10] General
1273    attn12; [11] General attn13; [12] General attn14; [13] General attn15;
1274    [14] General attn16; [15] General attn17; [16] General attn18; [17]
1275    General attn19; [18] General attn20; [19] General attn21; [20] Main power
1276    interrupt; [21] RBCR Latched attn; [22] RBCT Latched attn; [23] RBCN
1277    Latched attn; [24] RBCU Latched attn; [25] RBCP Latched attn; [26] GRC
1278    Latched timeout attention; [27] GRC Latched reserved access attention;
1279    [28] MCP Latched rom_parity; [29] MCP Latched ump_rx_parity; [30] MCP
1280    Latched ump_tx_parity; [31] MCP Latched scpad_parity; */
1281 #define MISC_REG_AEU_ENABLE4_NIG_0                               0xa0f8
1282 #define MISC_REG_AEU_ENABLE4_NIG_1                               0xa198
1283 /* [RW 32] fourth 32b for enabling the output for close the gate pxp.mapped
1284    as follows: [0] General attn2; [1] General attn3; [2] General attn4; [3]
1285    General attn5; [4] General attn6; [5] General attn7; [6] General attn8;
1286    [7] General attn9; [8] General attn10; [9] General attn11; [10] General
1287    attn12; [11] General attn13; [12] General attn14; [13] General attn15;
1288    [14] General attn16; [15] General attn17; [16] General attn18; [17]
1289    General attn19; [18] General attn20; [19] General attn21; [20] Main power
1290    interrupt; [21] RBCR Latched attn; [22] RBCT Latched attn; [23] RBCN
1291    Latched attn; [24] RBCU Latched attn; [25] RBCP Latched attn; [26] GRC
1292    Latched timeout attention; [27] GRC Latched reserved access attention;
1293    [28] MCP Latched rom_parity; [29] MCP Latched ump_rx_parity; [30] MCP
1294    Latched ump_tx_parity; [31] MCP Latched scpad_parity; */
1295 #define MISC_REG_AEU_ENABLE4_PXP_0                               0xa108
1296 #define MISC_REG_AEU_ENABLE4_PXP_1                               0xa1a8
1297 /* [RW 1] set/clr general attention 0; this will set/clr bit 94 in the aeu
1298    128 bit vector */
1299 #define MISC_REG_AEU_GENERAL_ATTN_0                              0xa000
1300 #define MISC_REG_AEU_GENERAL_ATTN_1                              0xa004
1301 #define MISC_REG_AEU_GENERAL_ATTN_10                             0xa028
1302 #define MISC_REG_AEU_GENERAL_ATTN_11                             0xa02c
1303 #define MISC_REG_AEU_GENERAL_ATTN_12                             0xa030
1304 #define MISC_REG_AEU_GENERAL_ATTN_2                              0xa008
1305 #define MISC_REG_AEU_GENERAL_ATTN_3                              0xa00c
1306 #define MISC_REG_AEU_GENERAL_ATTN_4                              0xa010
1307 #define MISC_REG_AEU_GENERAL_ATTN_5                              0xa014
1308 #define MISC_REG_AEU_GENERAL_ATTN_6                              0xa018
1309 #define MISC_REG_AEU_GENERAL_ATTN_7                              0xa01c
1310 #define MISC_REG_AEU_GENERAL_ATTN_8                              0xa020
1311 #define MISC_REG_AEU_GENERAL_ATTN_9                              0xa024
1312 #define MISC_REG_AEU_GENERAL_MASK                                0xa61c
1313 /* [RW 32] first 32b for inverting the input for function 0; for each bit:
1314    0= do not invert; 1= invert; mapped as follows: [0] NIG attention for
1315    function0; [1] NIG attention for function1; [2] GPIO1 mcp; [3] GPIO2 mcp;
1316    [4] GPIO3 mcp; [5] GPIO4 mcp; [6] GPIO1 function 1; [7] GPIO2 function 1;
1317    [8] GPIO3 function 1; [9] GPIO4 function 1; [10] PCIE glue/PXP VPD event
1318    function0; [11] PCIE glue/PXP VPD event function1; [12] PCIE glue/PXP
1319    Expansion ROM event0; [13] PCIE glue/PXP Expansion ROM event1; [14]
1320    SPIO4; [15] SPIO5; [16] MSI/X indication for mcp; [17] MSI/X indication
1321    for function 1; [18] BRB Parity error; [19] BRB Hw interrupt; [20] PRS
1322    Parity error; [21] PRS Hw interrupt; [22] SRC Parity error; [23] SRC Hw
1323    interrupt; [24] TSDM Parity error; [25] TSDM Hw interrupt; [26] TCM
1324    Parity error; [27] TCM Hw interrupt; [28] TSEMI Parity error; [29] TSEMI
1325    Hw interrupt; [30] PBF Parity error; [31] PBF Hw interrupt; */
1326 #define MISC_REG_AEU_INVERTER_1_FUNC_0                           0xa22c
1327 #define MISC_REG_AEU_INVERTER_1_FUNC_1                           0xa23c
1328 /* [RW 32] second 32b for inverting the input for function 0; for each bit:
1329    0= do not invert; 1= invert. mapped as follows: [0] PBClient Parity
1330    error; [1] PBClient Hw interrupt; [2] QM Parity error; [3] QM Hw
1331    interrupt; [4] Timers Parity error; [5] Timers Hw interrupt; [6] XSDM
1332    Parity error; [7] XSDM Hw interrupt; [8] XCM Parity error; [9] XCM Hw
1333    interrupt; [10] XSEMI Parity error; [11] XSEMI Hw interrupt; [12]
1334    DoorbellQ Parity error; [13] DoorbellQ Hw interrupt; [14] NIG Parity
1335    error; [15] NIG Hw interrupt; [16] Vaux PCI core Parity error; [17] Vaux
1336    PCI core Hw interrupt; [18] Debug Parity error; [19] Debug Hw interrupt;
1337    [20] USDM Parity error; [21] USDM Hw interrupt; [22] UCM Parity error;
1338    [23] UCM Hw interrupt; [24] USEMI Parity error; [25] USEMI Hw interrupt;
1339    [26] UPB Parity error; [27] UPB Hw interrupt; [28] CSDM Parity error;
1340    [29] CSDM Hw interrupt; [30] CCM Parity error; [31] CCM Hw interrupt; */
1341 #define MISC_REG_AEU_INVERTER_2_FUNC_0                           0xa230
1342 #define MISC_REG_AEU_INVERTER_2_FUNC_1                           0xa240
1343 /* [RW 10] [7:0] = mask 8 attention output signals toward IGU function0;
1344    [9:8] = raserved. Zero = mask; one = unmask */
1345 #define MISC_REG_AEU_MASK_ATTN_FUNC_0                            0xa060
1346 #define MISC_REG_AEU_MASK_ATTN_FUNC_1                            0xa064
1347 /* [RW 1] If set a system kill occurred */
1348 #define MISC_REG_AEU_SYS_KILL_OCCURRED                           0xa610
1349 /* [RW 32] Represent the status of the input vector to the AEU when a system
1350    kill occurred. The register is reset in por reset. Mapped as follows: [0]
1351    NIG attention for function0; [1] NIG attention for function1; [2] GPIO1
1352    mcp; [3] GPIO2 mcp; [4] GPIO3 mcp; [5] GPIO4 mcp; [6] GPIO1 function 1;
1353    [7] GPIO2 function 1; [8] GPIO3 function 1; [9] GPIO4 function 1; [10]
1354    PCIE glue/PXP VPD event function0; [11] PCIE glue/PXP VPD event
1355    function1; [12] PCIE glue/PXP Expansion ROM event0; [13] PCIE glue/PXP
1356    Expansion ROM event1; [14] SPIO4; [15] SPIO5; [16] MSI/X indication for
1357    mcp; [17] MSI/X indication for function 1; [18] BRB Parity error; [19]
1358    BRB Hw interrupt; [20] PRS Parity error; [21] PRS Hw interrupt; [22] SRC
1359    Parity error; [23] SRC Hw interrupt; [24] TSDM Parity error; [25] TSDM Hw
1360    interrupt; [26] TCM Parity error; [27] TCM Hw interrupt; [28] TSEMI
1361    Parity error; [29] TSEMI Hw interrupt; [30] PBF Parity error; [31] PBF Hw
1362    interrupt; */
1363 #define MISC_REG_AEU_SYS_KILL_STATUS_0                           0xa600
1364 #define MISC_REG_AEU_SYS_KILL_STATUS_1                           0xa604
1365 #define MISC_REG_AEU_SYS_KILL_STATUS_2                           0xa608
1366 #define MISC_REG_AEU_SYS_KILL_STATUS_3                           0xa60c
1367 /* [R 4] This field indicates the type of the device. '0' - 2 Ports; '1' - 1
1368    Port. */
1369 #define MISC_REG_BOND_ID                                         0xa400
1370 /* [R 8] These bits indicate the metal revision of the chip. This value
1371    starts at 0x00 for each all-layer tape-out and increments by one for each
1372    tape-out. */
1373 #define MISC_REG_CHIP_METAL                                      0xa404
1374 /* [R 16] These bits indicate the part number for the chip. */
1375 #define MISC_REG_CHIP_NUM                                        0xa408
1376 /* [R 4] These bits indicate the base revision of the chip. This value
1377    starts at 0x0 for the A0 tape-out and increments by one for each
1378    all-layer tape-out. */
1379 #define MISC_REG_CHIP_REV                                        0xa40c
1380 /* [RW 32] The following driver registers(1...16) represent 16 drivers and
1381    32 clients. Each client can be controlled by one driver only. One in each
1382    bit represent that this driver control the appropriate client (Ex: bit 5
1383    is set means this driver control client number 5). addr1 = set; addr0 =
1384    clear; read from both addresses will give the same result = status. write
1385    to address 1 will set a request to control all the clients that their
1386    appropriate bit (in the write command) is set. if the client is free (the
1387    appropriate bit in all the other drivers is clear) one will be written to
1388    that driver register; if the client isn't free the bit will remain zero.
1389    if the appropriate bit is set (the driver request to gain control on a
1390    client it already controls the ~MISC_REGISTERS_INT_STS.GENERIC_SW
1391    interrupt will be asserted). write to address 0 will set a request to
1392    free all the clients that their appropriate bit (in the write command) is
1393    set. if the appropriate bit is clear (the driver request to free a client
1394    it doesn't controls the ~MISC_REGISTERS_INT_STS.GENERIC_SW interrupt will
1395    be asserted). */
1396 #define MISC_REG_DRIVER_CONTROL_1                                0xa510
1397 #define MISC_REG_DRIVER_CONTROL_7                                0xa3c8
1398 /* [RW 1] e1hmf for WOL. If clr WOL signal o the PXP will be send on bit 0
1399    only. */
1400 #define MISC_REG_E1HMF_MODE                                      0xa5f8
1401 /* [RW 32] Debug only: spare RW register reset by core reset */
1402 #define MISC_REG_GENERIC_CR_0                                    0xa460
1403 #define MISC_REG_GENERIC_CR_1                                    0xa464
1404 /* [RW 32] Debug only: spare RW register reset by por reset */
1405 #define MISC_REG_GENERIC_POR_1                                   0xa474
1406 /* [RW 32] GPIO. [31-28] FLOAT port 0; [27-24] FLOAT port 0; When any of
1407    these bits is written as a '1'; the corresponding SPIO bit will turn off
1408    it's drivers and become an input. This is the reset state of all GPIO
1409    pins. The read value of these bits will be a '1' if that last command
1410    (#SET; #CLR; or #FLOAT) for this bit was a #FLOAT. (reset value 0xff).
1411    [23-20] CLR port 1; 19-16] CLR port 0; When any of these bits is written
1412    as a '1'; the corresponding GPIO bit will drive low. The read value of
1413    these bits will be a '1' if that last command (#SET; #CLR; or #FLOAT) for
1414    this bit was a #CLR. (reset value 0). [15-12] SET port 1; 11-8] port 0;
1415    SET When any of these bits is written as a '1'; the corresponding GPIO
1416    bit will drive high (if it has that capability). The read value of these
1417    bits will be a '1' if that last command (#SET; #CLR; or #FLOAT) for this
1418    bit was a #SET. (reset value 0). [7-4] VALUE port 1; [3-0] VALUE port 0;
1419    RO; These bits indicate the read value of each of the eight GPIO pins.
1420    This is the result value of the pin; not the drive value. Writing these
1421    bits will have not effect. */
1422 #define MISC_REG_GPIO                                            0xa490
1423 /* [RW 8] These bits enable the GPIO_INTs to signals event to the
1424    IGU/MCP.according to the following map: [0] p0_gpio_0; [1] p0_gpio_1; [2]
1425    p0_gpio_2; [3] p0_gpio_3; [4] p1_gpio_0; [5] p1_gpio_1; [6] p1_gpio_2;
1426    [7] p1_gpio_3; */
1427 #define MISC_REG_GPIO_EVENT_EN                                   0xa2bc
1428 /* [RW 32] GPIO INT. [31-28] OLD_CLR port1; [27-24] OLD_CLR port0; Writing a
1429    '1' to these bit clears the corresponding bit in the #OLD_VALUE register.
1430    This will acknowledge an interrupt on the falling edge of corresponding
1431    GPIO input (reset value 0). [23-16] OLD_SET [23-16] port1; OLD_SET port0;
1432    Writing a '1' to these bit sets the corresponding bit in the #OLD_VALUE
1433    register. This will acknowledge an interrupt on the rising edge of
1434    corresponding SPIO input (reset value 0). [15-12] OLD_VALUE [11-8] port1;
1435    OLD_VALUE port0; RO; These bits indicate the old value of the GPIO input
1436    value. When the ~INT_STATE bit is set; this bit indicates the OLD value
1437    of the pin such that if ~INT_STATE is set and this bit is '0'; then the
1438    interrupt is due to a low to high edge. If ~INT_STATE is set and this bit
1439    is '1'; then the interrupt is due to a high to low edge (reset value 0).
1440    [7-4] INT_STATE port1; [3-0] INT_STATE RO port0; These bits indicate the
1441    current GPIO interrupt state for each GPIO pin. This bit is cleared when
1442    the appropriate #OLD_SET or #OLD_CLR command bit is written. This bit is
1443    set when the GPIO input does not match the current value in #OLD_VALUE
1444    (reset value 0). */
1445 #define MISC_REG_GPIO_INT                                        0xa494
1446 /* [R 28] this field hold the last information that caused reserved
1447    attention. bits [19:0] - address; [22:20] function; [23] reserved;
1448    [27:24] the master that caused the attention - according to the following
1449    encodeing:1 = pxp; 2 = mcp; 3 = usdm; 4 = tsdm; 5 = xsdm; 6 = csdm; 7 =
1450    dbu; 8 = dmae */
1451 #define MISC_REG_GRC_RSV_ATTN                                    0xa3c0
1452 /* [R 28] this field hold the last information that caused timeout
1453    attention. bits [19:0] - address; [22:20] function; [23] reserved;
1454    [27:24] the master that caused the attention - according to the following
1455    encodeing:1 = pxp; 2 = mcp; 3 = usdm; 4 = tsdm; 5 = xsdm; 6 = csdm; 7 =
1456    dbu; 8 = dmae */
1457 #define MISC_REG_GRC_TIMEOUT_ATTN                                0xa3c4
1458 /* [RW 1] Setting this bit enables a timer in the GRC block to timeout any
1459    access that does not finish within
1460    ~misc_registers_grc_timout_val.grc_timeout_val cycles. When this bit is
1461    cleared; this timeout is disabled. If this timeout occurs; the GRC shall
1462    assert it attention output. */
1463 #define MISC_REG_GRC_TIMEOUT_EN                                  0xa280
1464 /* [RW 28] 28 LSB of LCPLL first register; reset val = 521. inside order of
1465    the bits is: [2:0] OAC reset value 001) CML output buffer bias control;
1466    111 for +40%; 011 for +20%; 001 for 0%; 000 for -20%. [5:3] Icp_ctrl
1467    (reset value 001) Charge pump current control; 111 for 720u; 011 for
1468    600u; 001 for 480u and 000 for 360u. [7:6] Bias_ctrl (reset value 00)
1469    Global bias control; When bit 7 is high bias current will be 10 0gh; When
1470    bit 6 is high bias will be 100w; Valid values are 00; 10; 01. [10:8]
1471    Pll_observe (reset value 010) Bits to control observability. bit 10 is
1472    for test bias; bit 9 is for test CK; bit 8 is test Vc. [12:11] Vth_ctrl
1473    (reset value 00) Comparator threshold control. 00 for 0.6V; 01 for 0.54V
1474    and 10 for 0.66V. [13] pllSeqStart (reset value 0) Enables VCO tuning
1475    sequencer: 1= sequencer disabled; 0= sequencer enabled (inverted
1476    internally). [14] reserved (reset value 0) Reset for VCO sequencer is
1477    connected to RESET input directly. [15] capRetry_en (reset value 0)
1478    enable retry on cap search failure (inverted). [16] freqMonitor_e (reset
1479    value 0) bit to continuously monitor vco freq (inverted). [17]
1480    freqDetRestart_en (reset value 0) bit to enable restart when not freq
1481    locked (inverted). [18] freqDetRetry_en (reset value 0) bit to enable
1482    retry on freq det failure(inverted). [19] pllForceFdone_en (reset value
1483    0) bit to enable pllForceFdone & pllForceFpass into pllSeq. [20]
1484    pllForceFdone (reset value 0) bit to force freqDone. [21] pllForceFpass
1485    (reset value 0) bit to force freqPass. [22] pllForceDone_en (reset value
1486    0) bit to enable pllForceCapDone. [23] pllForceCapDone (reset value 0)
1487    bit to force capDone. [24] pllForceCapPass_en (reset value 0) bit to
1488    enable pllForceCapPass. [25] pllForceCapPass (reset value 0) bit to force
1489    capPass. [26] capRestart (reset value 0) bit to force cap sequencer to
1490    restart. [27] capSelectM_en (reset value 0) bit to enable cap select
1491    register bits. */
1492 #define MISC_REG_LCPLL_CTRL_1                                    0xa2a4
1493 #define MISC_REG_LCPLL_CTRL_REG_2                                0xa2a8
1494 /* [RW 4] Interrupt mask register #0 read/write */
1495 #define MISC_REG_MISC_INT_MASK                                   0xa388
1496 /* [RW 1] Parity mask register #0 read/write */
1497 #define MISC_REG_MISC_PRTY_MASK                                  0xa398
1498 /* [R 1] Parity register #0 read */
1499 #define MISC_REG_MISC_PRTY_STS                                   0xa38c
1500 #define MISC_REG_NIG_WOL_P0                                      0xa270
1501 #define MISC_REG_NIG_WOL_P1                                      0xa274
1502 /* [R 1] If set indicate that the pcie_rst_b was asserted without perst
1503    assertion */
1504 #define MISC_REG_PCIE_HOT_RESET                                  0xa618
1505 /* [RW 32] 32 LSB of storm PLL first register; reset val = 0x 071d2911.
1506    inside order of the bits is: [0] P1 divider[0] (reset value 1); [1] P1
1507    divider[1] (reset value 0); [2] P1 divider[2] (reset value 0); [3] P1
1508    divider[3] (reset value 0); [4] P2 divider[0] (reset value 1); [5] P2
1509    divider[1] (reset value 0); [6] P2 divider[2] (reset value 0); [7] P2
1510    divider[3] (reset value 0); [8] ph_det_dis (reset value 1); [9]
1511    freq_det_dis (reset value 0); [10] Icpx[0] (reset value 0); [11] Icpx[1]
1512    (reset value 1); [12] Icpx[2] (reset value 0); [13] Icpx[3] (reset value
1513    1); [14] Icpx[4] (reset value 0); [15] Icpx[5] (reset value 0); [16]
1514    Rx[0] (reset value 1); [17] Rx[1] (reset value 0); [18] vc_en (reset
1515    value 1); [19] vco_rng[0] (reset value 1); [20] vco_rng[1] (reset value
1516    1); [21] Kvco_xf[0] (reset value 0); [22] Kvco_xf[1] (reset value 0);
1517    [23] Kvco_xf[2] (reset value 0); [24] Kvco_xs[0] (reset value 1); [25]
1518    Kvco_xs[1] (reset value 1); [26] Kvco_xs[2] (reset value 1); [27]
1519    testd_en (reset value 0); [28] testd_sel[0] (reset value 0); [29]
1520    testd_sel[1] (reset value 0); [30] testd_sel[2] (reset value 0); [31]
1521    testa_en (reset value 0); */
1522 #define MISC_REG_PLL_STORM_CTRL_1                                0xa294
1523 #define MISC_REG_PLL_STORM_CTRL_2                                0xa298
1524 #define MISC_REG_PLL_STORM_CTRL_3                                0xa29c
1525 #define MISC_REG_PLL_STORM_CTRL_4                                0xa2a0
1526 /* [R 1] Status of 4 port mode enable input pin. */
1527 #define MISC_REG_PORT4MODE_EN                                    0xa750
1528 /* [RW 2] 4 port mode enable overwrite.[0] - Overwrite control; if it is 0 -
1529  * the port4mode_en output is equal to 4 port mode input pin; if it is 1 -
1530  * the port4mode_en output is equal to bit[1] of this register; [1] -
1531  * Overwrite value. If bit[0] of this register is 1 this is the value that
1532  * receives the port4mode_en output . */
1533 #define MISC_REG_PORT4MODE_EN_OVWR                               0xa720
1534 /* [RW 32] reset reg#2; rite/read one = the specific block is out of reset;
1535    write/read zero = the specific block is in reset; addr 0-wr- the write
1536    value will be written to the register; addr 1-set - one will be written
1537    to all the bits that have the value of one in the data written (bits that
1538    have the value of zero will not be change) ; addr 2-clear - zero will be
1539    written to all the bits that have the value of one in the data written
1540    (bits that have the value of zero will not be change); addr 3-ignore;
1541    read ignore from all addr except addr 00; inside order of the bits is:
1542    [0] rst_bmac0; [1] rst_bmac1; [2] rst_emac0; [3] rst_emac1; [4] rst_grc;
1543    [5] rst_mcp_n_reset_reg_hard_core; [6] rst_ mcp_n_hard_core_rst_b; [7]
1544    rst_ mcp_n_reset_cmn_cpu; [8] rst_ mcp_n_reset_cmn_core; [9] rst_rbcn;
1545    [10] rst_dbg; [11] rst_misc_core; [12] rst_dbue (UART); [13]
1546    Pci_resetmdio_n; [14] rst_emac0_hard_core; [15] rst_emac1_hard_core; 16]
1547    rst_pxp_rq_rd_wr; 31:17] reserved */
1548 #define MISC_REG_RESET_REG_2                                     0xa590
1549 /* [RW 20] 20 bit GRC address where the scratch-pad of the MCP that is
1550    shared with the driver resides */
1551 #define MISC_REG_SHARED_MEM_ADDR                                 0xa2b4
1552 /* [RW 32] SPIO. [31-24] FLOAT When any of these bits is written as a '1';
1553    the corresponding SPIO bit will turn off it's drivers and become an
1554    input. This is the reset state of all SPIO pins. The read value of these
1555    bits will be a '1' if that last command (#SET; #CL; or #FLOAT) for this
1556    bit was a #FLOAT. (reset value 0xff). [23-16] CLR When any of these bits
1557    is written as a '1'; the corresponding SPIO bit will drive low. The read
1558    value of these bits will be a '1' if that last command (#SET; #CLR; or
1559 #FLOAT) for this bit was a #CLR. (reset value 0). [15-8] SET When any of
1560    these bits is written as a '1'; the corresponding SPIO bit will drive
1561    high (if it has that capability). The read value of these bits will be a
1562    '1' if that last command (#SET; #CLR; or #FLOAT) for this bit was a #SET.
1563    (reset value 0). [7-0] VALUE RO; These bits indicate the read value of
1564    each of the eight SPIO pins. This is the result value of the pin; not the
1565    drive value. Writing these bits will have not effect. Each 8 bits field
1566    is divided as follows: [0] VAUX Enable; when pulsed low; enables supply
1567    from VAUX. (This is an output pin only; the FLOAT field is not applicable
1568    for this pin); [1] VAUX Disable; when pulsed low; disables supply form
1569    VAUX. (This is an output pin only; FLOAT field is not applicable for this
1570    pin); [2] SEL_VAUX_B - Control to power switching logic. Drive low to
1571    select VAUX supply. (This is an output pin only; it is not controlled by
1572    the SET and CLR fields; it is controlled by the Main Power SM; the FLOAT
1573    field is not applicable for this pin; only the VALUE fields is relevant -
1574    it reflects the output value); [3] port swap [4] spio_4; [5] spio_5; [6]
1575    Bit 0 of UMP device ID select; read by UMP firmware; [7] Bit 1 of UMP
1576    device ID select; read by UMP firmware. */
1577 #define MISC_REG_SPIO                                            0xa4fc
1578 /* [RW 8] These bits enable the SPIO_INTs to signals event to the IGU/MC.
1579    according to the following map: [3:0] reserved; [4] spio_4 [5] spio_5;
1580    [7:0] reserved */
1581 #define MISC_REG_SPIO_EVENT_EN                                   0xa2b8
1582 /* [RW 32] SPIO INT. [31-24] OLD_CLR Writing a '1' to these bit clears the
1583    corresponding bit in the #OLD_VALUE register. This will acknowledge an
1584    interrupt on the falling edge of corresponding SPIO input (reset value
1585    0). [23-16] OLD_SET Writing a '1' to these bit sets the corresponding bit
1586    in the #OLD_VALUE register. This will acknowledge an interrupt on the
1587    rising edge of corresponding SPIO input (reset value 0). [15-8] OLD_VALUE
1588    RO; These bits indicate the old value of the SPIO input value. When the
1589    ~INT_STATE bit is set; this bit indicates the OLD value of the pin such
1590    that if ~INT_STATE is set and this bit is '0'; then the interrupt is due
1591    to a low to high edge. If ~INT_STATE is set and this bit is '1'; then the
1592    interrupt is due to a high to low edge (reset value 0). [7-0] INT_STATE
1593    RO; These bits indicate the current SPIO interrupt state for each SPIO
1594    pin. This bit is cleared when the appropriate #OLD_SET or #OLD_CLR
1595    command bit is written. This bit is set when the SPIO input does not
1596    match the current value in #OLD_VALUE (reset value 0). */
1597 #define MISC_REG_SPIO_INT                                        0xa500
1598 /* [RW 32] reload value for counter 4 if reload; the value will be reload if
1599    the counter reached zero and the reload bit
1600    (~misc_registers_sw_timer_cfg_4.sw_timer_cfg_4[1] ) is set */
1601 #define MISC_REG_SW_TIMER_RELOAD_VAL_4                           0xa2fc
1602 /* [RW 32] the value of the counter for sw timers1-8. there are 8 addresses
1603    in this register. addres 0 - timer 1; address 1 - timer 2, ...  address 7 -
1604    timer 8 */
1605 #define MISC_REG_SW_TIMER_VAL                                    0xa5c0
1606 /* [RW 1] Set by the MCP to remember if one or more of the drivers is/are
1607    loaded; 0-prepare; -unprepare */
1608 #define MISC_REG_UNPREPARED                                      0xa424
1609 #define NIG_LLH0_BRB1_DRV_MASK_REG_LLH0_BRB1_DRV_MASK_BRCST      (0x1<<0)
1610 #define NIG_LLH0_BRB1_DRV_MASK_REG_LLH0_BRB1_DRV_MASK_MLCST      (0x1<<1)
1611 #define NIG_LLH0_BRB1_DRV_MASK_REG_LLH0_BRB1_DRV_MASK_NO_VLAN    (0x1<<4)
1612 #define NIG_LLH0_BRB1_DRV_MASK_REG_LLH0_BRB1_DRV_MASK_UNCST      (0x1<<2)
1613 #define NIG_LLH0_BRB1_DRV_MASK_REG_LLH0_BRB1_DRV_MASK_VLAN       (0x1<<3)
1614 #define NIG_MASK_INTERRUPT_PORT0_REG_MASK_EMAC0_MISC_MI_INT      (0x1<<0)
1615 #define NIG_MASK_INTERRUPT_PORT0_REG_MASK_SERDES0_LINK_STATUS    (0x1<<9)
1616 #define NIG_MASK_INTERRUPT_PORT0_REG_MASK_XGXS0_LINK10G          (0x1<<15)
1617 #define NIG_MASK_INTERRUPT_PORT0_REG_MASK_XGXS0_LINK_STATUS      (0xf<<18)
1618 /* [RW 1] Input enable for RX_BMAC0 IF */
1619 #define NIG_REG_BMAC0_IN_EN                                      0x100ac
1620 /* [RW 1] output enable for TX_BMAC0 IF */
1621 #define NIG_REG_BMAC0_OUT_EN                                     0x100e0
1622 /* [RW 1] output enable for TX BMAC pause port 0 IF */
1623 #define NIG_REG_BMAC0_PAUSE_OUT_EN                               0x10110
1624 /* [RW 1] output enable for RX_BMAC0_REGS IF */
1625 #define NIG_REG_BMAC0_REGS_OUT_EN                                0x100e8
1626 /* [RW 1] output enable for RX BRB1 port0 IF */
1627 #define NIG_REG_BRB0_OUT_EN                                      0x100f8
1628 /* [RW 1] Input enable for TX BRB1 pause port 0 IF */
1629 #define NIG_REG_BRB0_PAUSE_IN_EN                                 0x100c4
1630 /* [RW 1] output enable for RX BRB1 port1 IF */
1631 #define NIG_REG_BRB1_OUT_EN                                      0x100fc
1632 /* [RW 1] Input enable for TX BRB1 pause port 1 IF */
1633 #define NIG_REG_BRB1_PAUSE_IN_EN                                 0x100c8
1634 /* [RW 1] output enable for RX BRB1 LP IF */
1635 #define NIG_REG_BRB_LB_OUT_EN                                    0x10100
1636 /* [WB_W 82] Debug packet to LP from RBC; Data spelling:[63:0] data; 64]
1637    error; [67:65]eop_bvalid; [68]eop; [69]sop; [70]port_id; 71]flush;
1638    72:73]-vnic_num; 81:74]-sideband_info */
1639 #define NIG_REG_DEBUG_PACKET_LB                                  0x10800
1640 /* [RW 1] Input enable for TX Debug packet */
1641 #define NIG_REG_EGRESS_DEBUG_IN_EN                               0x100dc
1642 /* [RW 1] If 1 - egress drain mode for port0 is active. In this mode all
1643    packets from PBFare not forwarded to the MAC and just deleted from FIFO.
1644    First packet may be deleted from the middle. And last packet will be
1645    always deleted till the end. */
1646 #define NIG_REG_EGRESS_DRAIN0_MODE                               0x10060
1647 /* [RW 1] Output enable to EMAC0 */
1648 #define NIG_REG_EGRESS_EMAC0_OUT_EN                              0x10120
1649 /* [RW 1] MAC configuration for packets of port0. If 1 - all packet outputs
1650    to emac for port0; other way to bmac for port0 */
1651 #define NIG_REG_EGRESS_EMAC0_PORT                                0x10058
1652 /* [RW 1] Input enable for TX PBF user packet port0 IF */
1653 #define NIG_REG_EGRESS_PBF0_IN_EN                                0x100cc
1654 /* [RW 1] Input enable for TX PBF user packet port1 IF */
1655 #define NIG_REG_EGRESS_PBF1_IN_EN                                0x100d0
1656 /* [RW 1] Input enable for TX UMP management packet port0 IF */
1657 #define NIG_REG_EGRESS_UMP0_IN_EN                                0x100d4
1658 /* [RW 1] Input enable for RX_EMAC0 IF */
1659 #define NIG_REG_EMAC0_IN_EN                                      0x100a4
1660 /* [RW 1] output enable for TX EMAC pause port 0 IF */
1661 #define NIG_REG_EMAC0_PAUSE_OUT_EN                               0x10118
1662 /* [R 1] status from emac0. This bit is set when MDINT from either the
1663    EXT_MDINT pin or from the Copper PHY is driven low. This condition must
1664    be cleared in the attached PHY device that is driving the MINT pin. */
1665 #define NIG_REG_EMAC0_STATUS_MISC_MI_INT                         0x10494
1666 /* [WB 48] This address space contains BMAC0 registers. The BMAC registers
1667    are described in appendix A. In order to access the BMAC0 registers; the
1668    base address; NIG_REGISTERS_INGRESS_BMAC0_MEM; Offset: 0x10c00; should be
1669    added to each BMAC register offset */
1670 #define NIG_REG_INGRESS_BMAC0_MEM                                0x10c00
1671 /* [WB 48] This address space contains BMAC1 registers. The BMAC registers
1672    are described in appendix A. In order to access the BMAC0 registers; the
1673    base address; NIG_REGISTERS_INGRESS_BMAC1_MEM; Offset: 0x11000; should be
1674    added to each BMAC register offset */
1675 #define NIG_REG_INGRESS_BMAC1_MEM                                0x11000
1676 /* [R 1] FIFO empty in EOP descriptor FIFO of LP in NIG_RX_EOP */
1677 #define NIG_REG_INGRESS_EOP_LB_EMPTY                             0x104e0
1678 /* [RW 17] Debug only. RX_EOP_DSCR_lb_FIFO in NIG_RX_EOP. Data
1679    packet_length[13:0]; mac_error[14]; trunc_error[15]; parity[16] */
1680 #define NIG_REG_INGRESS_EOP_LB_FIFO                              0x104e4
1681 /* [RW 27] 0 - must be active for Everest A0; 1- for Everest B0 when latch
1682    logic for interrupts must be used. Enable per bit of interrupt of
1683    ~latch_status.latch_status */
1684 #define NIG_REG_LATCH_BC_0                                       0x16210
1685 /* [RW 27] Latch for each interrupt from Unicore.b[0]
1686    status_emac0_misc_mi_int; b[1] status_emac0_misc_mi_complete;
1687    b[2]status_emac0_misc_cfg_change; b[3]status_emac0_misc_link_status;
1688    b[4]status_emac0_misc_link_change; b[5]status_emac0_misc_attn;
1689    b[6]status_serdes0_mac_crs; b[7]status_serdes0_autoneg_complete;
1690    b[8]status_serdes0_fiber_rxact; b[9]status_serdes0_link_status;
1691    b[10]status_serdes0_mr_page_rx; b[11]status_serdes0_cl73_an_complete;
1692    b[12]status_serdes0_cl73_mr_page_rx; b[13]status_serdes0_rx_sigdet;
1693    b[14]status_xgxs0_remotemdioreq; b[15]status_xgxs0_link10g;
1694    b[16]status_xgxs0_autoneg_complete; b[17]status_xgxs0_fiber_rxact;
1695    b[21:18]status_xgxs0_link_status; b[22]status_xgxs0_mr_page_rx;
1696    b[23]status_xgxs0_cl73_an_complete; b[24]status_xgxs0_cl73_mr_page_rx;
1697    b[25]status_xgxs0_rx_sigdet; b[26]status_xgxs0_mac_crs */
1698 #define NIG_REG_LATCH_STATUS_0                                   0x18000
1699 /* [RW 1] led 10g for port 0 */
1700 #define NIG_REG_LED_10G_P0                                       0x10320
1701 /* [RW 1] led 10g for port 1 */
1702 #define NIG_REG_LED_10G_P1                                       0x10324
1703 /* [RW 1] Port0: This bit is set to enable the use of the
1704    ~nig_registers_led_control_blink_rate_p0.led_control_blink_rate_p0 field
1705    defined below. If this bit is cleared; then the blink rate will be about
1706    8Hz. */
1707 #define NIG_REG_LED_CONTROL_BLINK_RATE_ENA_P0                    0x10318
1708 /* [RW 12] Port0: Specifies the period of each blink cycle (on + off) for
1709    Traffic LED in milliseconds. Must be a non-zero value. This 12-bit field
1710    is reset to 0x080; giving a default blink period of approximately 8Hz. */
1711 #define NIG_REG_LED_CONTROL_BLINK_RATE_P0                        0x10310
1712 /* [RW 1] Port0: If set along with the
1713  ~nig_registers_led_control_override_traffic_p0.led_control_override_traffic_p0
1714    bit and ~nig_registers_led_control_traffic_p0.led_control_traffic_p0 LED
1715    bit; the Traffic LED will blink with the blink rate specified in
1716    ~nig_registers_led_control_blink_rate_p0.led_control_blink_rate_p0 and
1717    ~nig_registers_led_control_blink_rate_ena_p0.led_control_blink_rate_ena_p0
1718    fields. */
1719 #define NIG_REG_LED_CONTROL_BLINK_TRAFFIC_P0                     0x10308
1720 /* [RW 1] Port0: If set overrides hardware control of the Traffic LED. The
1721    Traffic LED will then be controlled via bit ~nig_registers_
1722    led_control_traffic_p0.led_control_traffic_p0 and bit
1723    ~nig_registers_led_control_blink_traffic_p0.led_control_blink_traffic_p0 */
1724 #define NIG_REG_LED_CONTROL_OVERRIDE_TRAFFIC_P0                  0x102f8
1725 /* [RW 1] Port0: If set along with the led_control_override_trafic_p0 bit;
1726    turns on the Traffic LED. If the led_control_blink_traffic_p0 bit is also
1727    set; the LED will blink with blink rate specified in
1728    ~nig_registers_led_control_blink_rate_p0.led_control_blink_rate_p0 and
1729    ~nig_regsters_led_control_blink_rate_ena_p0.led_control_blink_rate_ena_p0
1730    fields. */
1731 #define NIG_REG_LED_CONTROL_TRAFFIC_P0                           0x10300
1732 /* [RW 4] led mode for port0: 0 MAC; 1-3 PHY1; 4 MAC2; 5-7 PHY4; 8-MAC3;
1733    9-11PHY7; 12 MAC4; 13-15 PHY10; */
1734 #define NIG_REG_LED_MODE_P0                                      0x102f0
1735 /* [RW 3] for port0 enable for llfc ppp and pause. b0 - brb1 enable; b1-
1736    tsdm enable; b2- usdm enable */
1737 #define NIG_REG_LLFC_EGRESS_SRC_ENABLE_0                         0x16070
1738 #define NIG_REG_LLFC_EGRESS_SRC_ENABLE_1                         0x16074
1739 /* [RW 1] SAFC enable for port0. This register may get 1 only when
1740    ~ppp_enable.ppp_enable = 0 and pause_enable.pause_enable =0 for the same
1741    port */
1742 #define NIG_REG_LLFC_ENABLE_0                                    0x16208
1743 /* [RW 16] classes are high-priority for port0 */
1744 #define NIG_REG_LLFC_HIGH_PRIORITY_CLASSES_0                     0x16058
1745 /* [RW 16] classes are low-priority for port0 */
1746 #define NIG_REG_LLFC_LOW_PRIORITY_CLASSES_0                      0x16060
1747 /* [RW 1] Output enable of message to LLFC BMAC IF for port0 */
1748 #define NIG_REG_LLFC_OUT_EN_0                                    0x160c8
1749 #define NIG_REG_LLH0_ACPI_PAT_0_CRC                              0x1015c
1750 #define NIG_REG_LLH0_ACPI_PAT_6_LEN                              0x10154
1751 #define NIG_REG_LLH0_BRB1_DRV_MASK                               0x10244
1752 #define NIG_REG_LLH0_BRB1_DRV_MASK_MF                            0x16048
1753 /* [RW 1] send to BRB1 if no match on any of RMP rules. */
1754 #define NIG_REG_LLH0_BRB1_NOT_MCP                                0x1025c
1755 /* [RW 2] Determine the classification participants. 0: no classification.1:
1756    classification upon VLAN id. 2: classification upon MAC address. 3:
1757    classification upon both VLAN id & MAC addr. */
1758 #define NIG_REG_LLH0_CLS_TYPE                                    0x16080
1759 /* [RW 32] cm header for llh0 */
1760 #define NIG_REG_LLH0_CM_HEADER                                   0x1007c
1761 #define NIG_REG_LLH0_DEST_IP_0_1                                 0x101dc
1762 #define NIG_REG_LLH0_DEST_MAC_0_0                                0x101c0
1763 /* [RW 16] destination TCP address 1. The LLH will look for this address in
1764    all incoming packets. */
1765 #define NIG_REG_LLH0_DEST_TCP_0                                  0x10220
1766 /* [RW 16] destination UDP address 1 The LLH will look for this address in
1767    all incoming packets. */
1768 #define NIG_REG_LLH0_DEST_UDP_0                                  0x10214
1769 #define NIG_REG_LLH0_ERROR_MASK                                  0x1008c
1770 /* [RW 8] event id for llh0 */
1771 #define NIG_REG_LLH0_EVENT_ID                                    0x10084
1772 #define NIG_REG_LLH0_FUNC_EN                                     0x160fc
1773 #define NIG_REG_LLH0_FUNC_VLAN_ID                                0x16100
1774 /* [RW 1] Determine the IP version to look for in
1775    ~nig_registers_llh0_dest_ip_0.llh0_dest_ip_0. 0 - IPv6; 1-IPv4 */
1776 #define NIG_REG_LLH0_IPV4_IPV6_0                                 0x10208
1777 /* [RW 1] t bit for llh0 */
1778 #define NIG_REG_LLH0_T_BIT                                       0x10074
1779 /* [RW 12] VLAN ID 1. In case of VLAN packet the LLH will look for this ID. */
1780 #define NIG_REG_LLH0_VLAN_ID_0                                   0x1022c
1781 /* [RW 8] init credit counter for port0 in LLH */
1782 #define NIG_REG_LLH0_XCM_INIT_CREDIT                             0x10554
1783 #define NIG_REG_LLH0_XCM_MASK                                    0x10130
1784 #define NIG_REG_LLH1_BRB1_DRV_MASK                               0x10248
1785 /* [RW 1] send to BRB1 if no match on any of RMP rules. */
1786 #define NIG_REG_LLH1_BRB1_NOT_MCP                                0x102dc
1787 /* [RW 2] Determine the classification participants. 0: no classification.1:
1788    classification upon VLAN id. 2: classification upon MAC address. 3:
1789    classification upon both VLAN id & MAC addr. */
1790 #define NIG_REG_LLH1_CLS_TYPE                                    0x16084
1791 /* [RW 32] cm header for llh1 */
1792 #define NIG_REG_LLH1_CM_HEADER                                   0x10080
1793 #define NIG_REG_LLH1_ERROR_MASK                                  0x10090
1794 /* [RW 8] event id for llh1 */
1795 #define NIG_REG_LLH1_EVENT_ID                                    0x10088
1796 /* [RW 8] init credit counter for port1 in LLH */
1797 #define NIG_REG_LLH1_XCM_INIT_CREDIT                             0x10564
1798 #define NIG_REG_LLH1_XCM_MASK                                    0x10134
1799 /* [RW 1] When this bit is set; the LLH will expect all packets to be with
1800    e1hov */
1801 #define NIG_REG_LLH_E1HOV_MODE                                   0x160d8
1802 /* [RW 1] When this bit is set; the LLH will classify the packet before
1803    sending it to the BRB or calculating WoL on it. */
1804 #define NIG_REG_LLH_MF_MODE                                      0x16024
1805 #define NIG_REG_MASK_INTERRUPT_PORT0                             0x10330
1806 #define NIG_REG_MASK_INTERRUPT_PORT1                             0x10334
1807 /* [RW 1] Output signal from NIG to EMAC0. When set enables the EMAC0 block. */
1808 #define NIG_REG_NIG_EMAC0_EN                                     0x1003c
1809 /* [RW 1] Output signal from NIG to EMAC1. When set enables the EMAC1 block. */
1810 #define NIG_REG_NIG_EMAC1_EN                                     0x10040
1811 /* [RW 1] Output signal from NIG to TX_EMAC0. When set indicates to the
1812    EMAC0 to strip the CRC from the ingress packets. */
1813 #define NIG_REG_NIG_INGRESS_EMAC0_NO_CRC                         0x10044
1814 /* [R 32] Interrupt register #0 read */
1815 #define NIG_REG_NIG_INT_STS_0                                    0x103b0
1816 #define NIG_REG_NIG_INT_STS_1                                    0x103c0
1817 /* [R 32] Legacy E1 and E1H location for parity error status register. */
1818 #define NIG_REG_NIG_PRTY_STS                                     0x103d0
1819 /* [R 32] Parity register #0 read */
1820 #define NIG_REG_NIG_PRTY_STS_0                                   0x183bc
1821 #define NIG_REG_NIG_PRTY_STS_1                                   0x183cc
1822 /* [RW 6] Bit-map indicating which L2 hdrs may appear after the basic
1823  * Ethernet header. */
1824 #define NIG_REG_P0_HDRS_AFTER_BASIC                              0x18038
1825 /* [RW 1] HW PFC enable bit. Set this bit to enable the PFC functionality in
1826  * the NIG. Other flow control modes such as PAUSE and SAFC/LLFC should be
1827  * disabled when this bit is set. */
1828 #define NIG_REG_P0_HWPFC_ENABLE                          0x18078
1829 #define NIG_REG_P0_LLH_FUNC_MEM2                                 0x18480
1830 #define NIG_REG_P0_LLH_FUNC_MEM2_ENABLE                  0x18440
1831 /* [RW 32] Eight 4-bit configurations for specifying which COS (0-15 for
1832  * future expansion) each priorty is to be mapped to. Bits 3:0 specify the
1833  * COS for priority 0. Bits 31:28 specify the COS for priority 7. The 3-bit
1834  * priority field is extracted from the outer-most VLAN in receive packet.
1835  * Only COS 0 and COS 1 are supported in E2. */
1836 #define NIG_REG_P0_PKT_PRIORITY_TO_COS                           0x18054
1837 /* [RW 16] Bit-map indicating which SAFC/PFC priorities to map to COS 0. A
1838  * priority is mapped to COS 0 when the corresponding mask bit is 1. More
1839  * than one bit may be set; allowing multiple priorities to be mapped to one
1840  * COS. */
1841 #define NIG_REG_P0_RX_COS0_PRIORITY_MASK                         0x18058
1842 /* [RW 16] Bit-map indicating which SAFC/PFC priorities to map to COS 1. A
1843  * priority is mapped to COS 1 when the corresponding mask bit is 1. More
1844  * than one bit may be set; allowing multiple priorities to be mapped to one
1845  * COS. */
1846 #define NIG_REG_P0_RX_COS1_PRIORITY_MASK                         0x1805c
1847 /* [RW 15] Specify which of the credit registers the client is to be mapped
1848  * to. Bits[2:0] are for client 0; bits [14:12] are for client 4. For
1849  * clients that are not subject to WFQ credit blocking - their
1850  * specifications here are not used. */
1851 #define NIG_REG_P0_TX_ARB_CLIENT_CREDIT_MAP                      0x180f0
1852 /* [RW 5] Specify whether the client competes directly in the strict
1853  * priority arbiter. The bits are mapped according to client ID (client IDs
1854  * are defined in tx_arb_priority_client). Default value is set to enable
1855  * strict priorities for clients 0-2 -- management and debug traffic. */
1856 #define NIG_REG_P0_TX_ARB_CLIENT_IS_STRICT                       0x180e8
1857 /* [RW 5] Specify whether the client is subject to WFQ credit blocking. The
1858  * bits are mapped according to client ID (client IDs are defined in
1859  * tx_arb_priority_client). Default value is 0 for not using WFQ credit
1860  * blocking. */
1861 #define NIG_REG_P0_TX_ARB_CLIENT_IS_SUBJECT2WFQ          0x180ec
1862 /* [RW 32] Specify the upper bound that credit register 0 is allowed to
1863  * reach. */
1864 #define NIG_REG_P0_TX_ARB_CREDIT_UPPER_BOUND_0                   0x1810c
1865 #define NIG_REG_P0_TX_ARB_CREDIT_UPPER_BOUND_1                   0x18110
1866 /* [RW 32] Specify the weight (in bytes) to be added to credit register 0
1867  * when it is time to increment. */
1868 #define NIG_REG_P0_TX_ARB_CREDIT_WEIGHT_0                        0x180f8
1869 #define NIG_REG_P0_TX_ARB_CREDIT_WEIGHT_1                        0x180fc
1870 /* [RW 12] Specify the number of strict priority arbitration slots between
1871  * two round-robin arbitration slots to avoid starvation. A value of 0 means
1872  * no strict priority cycles - the strict priority with anti-starvation
1873  * arbiter becomes a round-robin arbiter. */
1874 #define NIG_REG_P0_TX_ARB_NUM_STRICT_ARB_SLOTS                   0x180f4
1875 /* [RW 15] Specify the client number to be assigned to each priority of the
1876  * strict priority arbiter. Priority 0 is the highest priority. Bits [2:0]
1877  * are for priority 0 client; bits [14:12] are for priority 4 client. The
1878  * clients are assigned the following IDs: 0-management; 1-debug traffic
1879  * from this port; 2-debug traffic from other port; 3-COS0 traffic; 4-COS1
1880  * traffic. The reset value[14:0] is set to 0x4688 (15'b100_011_010_001_000)
1881  * for management at priority 0; debug traffic at priorities 1 and 2; COS0
1882  * traffic at priority 3; and COS1 traffic at priority 4. */
1883 #define NIG_REG_P0_TX_ARB_PRIORITY_CLIENT                        0x180e4
1884 #define NIG_REG_P1_LLH_FUNC_MEM2                                 0x184c0
1885 #define NIG_REG_P1_LLH_FUNC_MEM2_ENABLE                  0x18460
1886 /* [RW 32] Eight 4-bit configurations for specifying which COS (0-15 for
1887  * future expansion) each priorty is to be mapped to. Bits 3:0 specify the
1888  * COS for priority 0. Bits 31:28 specify the COS for priority 7. The 3-bit
1889  * priority field is extracted from the outer-most VLAN in receive packet.
1890  * Only COS 0 and COS 1 are supported in E2. */
1891 #define NIG_REG_P1_PKT_PRIORITY_TO_COS                           0x181a8
1892 /* [RW 16] Bit-map indicating which SAFC/PFC priorities to map to COS 0. A
1893  * priority is mapped to COS 0 when the corresponding mask bit is 1. More
1894  * than one bit may be set; allowing multiple priorities to be mapped to one
1895  * COS. */
1896 #define NIG_REG_P1_RX_COS0_PRIORITY_MASK                         0x181ac
1897 /* [RW 16] Bit-map indicating which SAFC/PFC priorities to map to COS 1. A
1898  * priority is mapped to COS 1 when the corresponding mask bit is 1. More
1899  * than one bit may be set; allowing multiple priorities to be mapped to one
1900  * COS. */
1901 #define NIG_REG_P1_RX_COS1_PRIORITY_MASK                         0x181b0
1902 /* [RW 1] Pause enable for port0. This register may get 1 only when
1903    ~safc_enable.safc_enable = 0 and ppp_enable.ppp_enable =0 for the same
1904    port */
1905 #define NIG_REG_PAUSE_ENABLE_0                                   0x160c0
1906 /* [RW 1] Input enable for RX PBF LP IF */
1907 #define NIG_REG_PBF_LB_IN_EN                                     0x100b4
1908 /* [RW 1] Value of this register will be transmitted to port swap when
1909    ~nig_registers_strap_override.strap_override =1 */
1910 #define NIG_REG_PORT_SWAP                                        0x10394
1911 /* [RW 1] output enable for RX parser descriptor IF */
1912 #define NIG_REG_PRS_EOP_OUT_EN                                   0x10104
1913 /* [RW 1] Input enable for RX parser request IF */
1914 #define NIG_REG_PRS_REQ_IN_EN                                    0x100b8
1915 /* [RW 5] control to serdes - CL45 DEVAD */
1916 #define NIG_REG_SERDES0_CTRL_MD_DEVAD                            0x10370
1917 /* [RW 1] control to serdes; 0 - clause 45; 1 - clause 22 */
1918 #define NIG_REG_SERDES0_CTRL_MD_ST                               0x1036c
1919 /* [RW 5] control to serdes - CL22 PHY_ADD and CL45 PRTAD */
1920 #define NIG_REG_SERDES0_CTRL_PHY_ADDR                            0x10374
1921 /* [R 1] status from serdes0 that inputs to interrupt logic of link status */
1922 #define NIG_REG_SERDES0_STATUS_LINK_STATUS                       0x10578
1923 /* [R 32] Rx statistics : In user packets discarded due to BRB backpressure
1924    for port0 */
1925 #define NIG_REG_STAT0_BRB_DISCARD                                0x105f0
1926 /* [R 32] Rx statistics : In user packets truncated due to BRB backpressure
1927    for port0 */
1928 #define NIG_REG_STAT0_BRB_TRUNCATE                               0x105f8
1929 /* [WB_R 36] Tx statistics : Number of packets from emac0 or bmac0 that
1930    between 1024 and 1522 bytes for port0 */
1931 #define NIG_REG_STAT0_EGRESS_MAC_PKT0                            0x10750
1932 /* [WB_R 36] Tx statistics : Number of packets from emac0 or bmac0 that
1933    between 1523 bytes and above for port0 */
1934 #define NIG_REG_STAT0_EGRESS_MAC_PKT1                            0x10760
1935 /* [R 32] Rx statistics : In user packets discarded due to BRB backpressure
1936    for port1 */
1937 #define NIG_REG_STAT1_BRB_DISCARD                                0x10628
1938 /* [WB_R 36] Tx statistics : Number of packets from emac1 or bmac1 that
1939    between 1024 and 1522 bytes for port1 */
1940 #define NIG_REG_STAT1_EGRESS_MAC_PKT0                            0x107a0
1941 /* [WB_R 36] Tx statistics : Number of packets from emac1 or bmac1 that
1942    between 1523 bytes and above for port1 */
1943 #define NIG_REG_STAT1_EGRESS_MAC_PKT1                            0x107b0
1944 /* [WB_R 64] Rx statistics : User octets received for LP */
1945 #define NIG_REG_STAT2_BRB_OCTET                                  0x107e0
1946 #define NIG_REG_STATUS_INTERRUPT_PORT0                           0x10328
1947 #define NIG_REG_STATUS_INTERRUPT_PORT1                           0x1032c
1948 /* [RW 1] port swap mux selection. If this register equal to 0 then port
1949    swap is equal to SPIO pin that inputs from ifmux_serdes_swap. If 1 then
1950    ort swap is equal to ~nig_registers_port_swap.port_swap */
1951 #define NIG_REG_STRAP_OVERRIDE                                   0x10398
1952 /* [RW 1] output enable for RX_XCM0 IF */
1953 #define NIG_REG_XCM0_OUT_EN                                      0x100f0
1954 /* [RW 1] output enable for RX_XCM1 IF */
1955 #define NIG_REG_XCM1_OUT_EN                                      0x100f4
1956 /* [RW 1] control to xgxs - remote PHY in-band MDIO */
1957 #define NIG_REG_XGXS0_CTRL_EXTREMOTEMDIOST                       0x10348
1958 /* [RW 5] control to xgxs - CL45 DEVAD */
1959 #define NIG_REG_XGXS0_CTRL_MD_DEVAD                              0x1033c
1960 /* [RW 1] control to xgxs; 0 - clause 45; 1 - clause 22 */
1961 #define NIG_REG_XGXS0_CTRL_MD_ST                                 0x10338
1962 /* [RW 5] control to xgxs - CL22 PHY_ADD and CL45 PRTAD */
1963 #define NIG_REG_XGXS0_CTRL_PHY_ADDR                              0x10340
1964 /* [R 1] status from xgxs0 that inputs to interrupt logic of link10g. */
1965 #define NIG_REG_XGXS0_STATUS_LINK10G                             0x10680
1966 /* [R 4] status from xgxs0 that inputs to interrupt logic of link status */
1967 #define NIG_REG_XGXS0_STATUS_LINK_STATUS                         0x10684
1968 /* [RW 2] selection for XGXS lane of port 0 in NIG_MUX block */
1969 #define NIG_REG_XGXS_LANE_SEL_P0                                 0x102e8
1970 /* [RW 1] selection for port0 for NIG_MUX block : 0 = SerDes; 1 = XGXS */
1971 #define NIG_REG_XGXS_SERDES0_MODE_SEL                            0x102e0
1972 #define NIG_STATUS_INTERRUPT_PORT0_REG_STATUS_EMAC0_MISC_MI_INT  (0x1<<0)
1973 #define NIG_STATUS_INTERRUPT_PORT0_REG_STATUS_SERDES0_LINK_STATUS (0x1<<9)
1974 #define NIG_STATUS_INTERRUPT_PORT0_REG_STATUS_XGXS0_LINK10G      (0x1<<15)
1975 #define NIG_STATUS_INTERRUPT_PORT0_REG_STATUS_XGXS0_LINK_STATUS  (0xf<<18)
1976 #define NIG_STATUS_INTERRUPT_PORT0_REG_STATUS_XGXS0_LINK_STATUS_SIZE 18
1977 /* [RW 1] Disable processing further tasks from port 0 (after ending the
1978    current task in process). */
1979 #define PBF_REG_DISABLE_NEW_TASK_PROC_P0                         0x14005c
1980 /* [RW 1] Disable processing further tasks from port 1 (after ending the
1981    current task in process). */
1982 #define PBF_REG_DISABLE_NEW_TASK_PROC_P1                         0x140060
1983 /* [RW 1] Disable processing further tasks from port 4 (after ending the
1984    current task in process). */
1985 #define PBF_REG_DISABLE_NEW_TASK_PROC_P4                         0x14006c
1986 #define PBF_REG_DISABLE_PF                                       0x1402e8
1987 /* [RW 6] Bit-map indicating which L2 hdrs may appear after the basic
1988  * Ethernet header. */
1989 #define PBF_REG_HDRS_AFTER_BASIC                                 0x15c0a8
1990 #define PBF_REG_IF_ENABLE_REG                                    0x140044
1991 /* [RW 1] Init bit. When set the initial credits are copied to the credit
1992    registers (except the port credits). Should be set and then reset after
1993    the configuration of the block has ended. */
1994 #define PBF_REG_INIT                                             0x140000
1995 /* [RW 1] Init bit for port 0. When set the initial credit of port 0 is
1996    copied to the credit register. Should be set and then reset after the
1997    configuration of the port has ended. */
1998 #define PBF_REG_INIT_P0                                          0x140004
1999 /* [RW 1] Init bit for port 1. When set the initial credit of port 1 is
2000    copied to the credit register. Should be set and then reset after the
2001    configuration of the port has ended. */
2002 #define PBF_REG_INIT_P1                                          0x140008
2003 /* [RW 1] Init bit for port 4. When set the initial credit of port 4 is
2004    copied to the credit register. Should be set and then reset after the
2005    configuration of the port has ended. */
2006 #define PBF_REG_INIT_P4                                          0x14000c
2007 /* [RW 1] Enable for mac interface 0. */
2008 #define PBF_REG_MAC_IF0_ENABLE                                   0x140030
2009 /* [RW 1] Enable for mac interface 1. */
2010 #define PBF_REG_MAC_IF1_ENABLE                                   0x140034
2011 /* [RW 1] Enable for the loopback interface. */
2012 #define PBF_REG_MAC_LB_ENABLE                                    0x140040
2013 /* [RW 6] Bit-map indicating which headers must appear in the packet */
2014 #define PBF_REG_MUST_HAVE_HDRS                                   0x15c0c4
2015 /* [RW 10] Port 0 threshold used by arbiter in 16 byte lines used when pause
2016    not suppoterd. */
2017 #define PBF_REG_P0_ARB_THRSH                                     0x1400e4
2018 /* [R 11] Current credit for port 0 in the tx port buffers in 16 byte lines. */
2019 #define PBF_REG_P0_CREDIT                                        0x140200
2020 /* [RW 11] Initial credit for port 0 in the tx port buffers in 16 byte
2021    lines. */
2022 #define PBF_REG_P0_INIT_CRD                                      0x1400d0
2023 /* [RW 1] Indication that pause is enabled for port 0. */
2024 #define PBF_REG_P0_PAUSE_ENABLE                                  0x140014
2025 /* [R 8] Number of tasks in port 0 task queue. */
2026 #define PBF_REG_P0_TASK_CNT                                      0x140204
2027 /* [R 11] Current credit for port 1 in the tx port buffers in 16 byte lines. */
2028 #define PBF_REG_P1_CREDIT                                        0x140208
2029 /* [RW 11] Initial credit for port 1 in the tx port buffers in 16 byte
2030    lines. */
2031 #define PBF_REG_P1_INIT_CRD                                      0x1400d4
2032 /* [R 8] Number of tasks in port 1 task queue. */
2033 #define PBF_REG_P1_TASK_CNT                                      0x14020c
2034 /* [R 11] Current credit for port 4 in the tx port buffers in 16 byte lines. */
2035 #define PBF_REG_P4_CREDIT                                        0x140210
2036 /* [RW 11] Initial credit for port 4 in the tx port buffers in 16 byte
2037    lines. */
2038 #define PBF_REG_P4_INIT_CRD                                      0x1400e0
2039 /* [R 8] Number of tasks in port 4 task queue. */
2040 #define PBF_REG_P4_TASK_CNT                                      0x140214
2041 /* [RW 5] Interrupt mask register #0 read/write */
2042 #define PBF_REG_PBF_INT_MASK                                     0x1401d4
2043 /* [R 5] Interrupt register #0 read */
2044 #define PBF_REG_PBF_INT_STS                                      0x1401c8
2045 #define PB_REG_CONTROL                                           0
2046 /* [RW 2] Interrupt mask register #0 read/write */
2047 #define PB_REG_PB_INT_MASK                                       0x28
2048 /* [R 2] Interrupt register #0 read */
2049 #define PB_REG_PB_INT_STS                                        0x1c
2050 /* [RW 4] Parity mask register #0 read/write */
2051 #define PB_REG_PB_PRTY_MASK                                      0x38
2052 /* [R 4] Parity register #0 read */
2053 #define PB_REG_PB_PRTY_STS                                       0x2c
2054 #define PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR                (0x1<<0)
2055 #define PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW        (0x1<<8)
2056 #define PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR       (0x1<<1)
2057 #define PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN              (0x1<<6)
2058 #define PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN        (0x1<<7)
2059 #define PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN  (0x1<<4)
2060 #define PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN     (0x1<<3)
2061 #define PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN   (0x1<<5)
2062 #define PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN               (0x1<<2)
2063 /* [R 8] Config space A attention dirty bits. Each bit indicates that the
2064  * corresponding PF generates config space A attention. Set by PXP. Reset by
2065  * MCP writing 1 to icfg_space_a_request_clr. Note: register contains bits
2066  * from both paths. */
2067 #define PGLUE_B_REG_CFG_SPACE_A_REQUEST                  0x9010
2068 /* [R 8] Config space B attention dirty bits. Each bit indicates that the
2069  * corresponding PF generates config space B attention. Set by PXP. Reset by
2070  * MCP writing 1 to icfg_space_b_request_clr. Note: register contains bits
2071  * from both paths. */
2072 #define PGLUE_B_REG_CFG_SPACE_B_REQUEST                  0x9014
2073 /* [RW 1] Type A PF enable inbound interrupt table for CSDM. 0 - disable; 1
2074  * - enable. */
2075 #define PGLUE_B_REG_CSDM_INB_INT_A_PF_ENABLE                     0x9194
2076 /* [RW 18] Type B VF inbound interrupt table for CSDM: bits[17:9]-mask;
2077  * its[8:0]-address. Bits [1:0] must be zero (DW resolution address). */
2078 #define PGLUE_B_REG_CSDM_INB_INT_B_VF                            0x916c
2079 /* [RW 1] Type B VF enable inbound interrupt table for CSDM. 0 - disable; 1
2080  * - enable. */
2081 #define PGLUE_B_REG_CSDM_INB_INT_B_VF_ENABLE                     0x919c
2082 /* [RW 16] Start offset of CSDM zone A (queue zone) in the internal RAM */
2083 #define PGLUE_B_REG_CSDM_START_OFFSET_A                  0x9100
2084 /* [RW 16] Start offset of CSDM zone B (legacy zone) in the internal RAM */
2085 #define PGLUE_B_REG_CSDM_START_OFFSET_B                  0x9108
2086 /* [RW 5] VF Shift of CSDM zone B (legacy zone) in the internal RAM */
2087 #define PGLUE_B_REG_CSDM_VF_SHIFT_B                              0x9110
2088 /* [RW 1] 0 - Zone A size is 136x32B; 1 - Zone A size is 152x32B. */
2089 #define PGLUE_B_REG_CSDM_ZONE_A_SIZE_PF                  0x91ac
2090 /* [R 8] FLR request attention dirty bits for PFs 0 to 7. Each bit indicates
2091  * that the FLR register of the corresponding PF was set. Set by PXP. Reset
2092  * by MCP writing 1 to flr_request_pf_7_0_clr. Note: register contains bits
2093  * from both paths. */
2094 #define PGLUE_B_REG_FLR_REQUEST_PF_7_0                           0x9028
2095 /* [W 8] FLR request attention dirty bits clear for PFs 0 to 7. MCP writes 1
2096  * to a bit in this register in order to clear the corresponding bit in
2097  * flr_request_pf_7_0 register. Note: register contains bits from both
2098  * paths. */
2099 #define PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR                       0x9418
2100 /* [R 32] FLR request attention dirty bits for VFs 96 to 127. Each bit
2101  * indicates that the FLR register of the corresponding VF was set. Set by
2102  * PXP. Reset by MCP writing 1 to flr_request_vf_127_96_clr. */
2103 #define PGLUE_B_REG_FLR_REQUEST_VF_127_96                        0x9024
2104 /* [R 32] FLR request attention dirty bits for VFs 0 to 31. Each bit
2105  * indicates that the FLR register of the corresponding VF was set. Set by
2106  * PXP. Reset by MCP writing 1 to flr_request_vf_31_0_clr. */
2107 #define PGLUE_B_REG_FLR_REQUEST_VF_31_0                  0x9018
2108 /* [R 32] FLR request attention dirty bits for VFs 32 to 63. Each bit
2109  * indicates that the FLR register of the corresponding VF was set. Set by
2110  * PXP. Reset by MCP writing 1 to flr_request_vf_63_32_clr. */
2111 #define PGLUE_B_REG_FLR_REQUEST_VF_63_32                         0x901c
2112 /* [R 32] FLR request attention dirty bits for VFs 64 to 95. Each bit
2113  * indicates that the FLR register of the corresponding VF was set. Set by
2114  * PXP. Reset by MCP writing 1 to flr_request_vf_95_64_clr. */
2115 #define PGLUE_B_REG_FLR_REQUEST_VF_95_64                         0x9020
2116 /* [R 8] Each bit indicates an incorrect behavior in user RX interface. Bit
2117  * 0 - Target memory read arrived with a correctable error. Bit 1 - Target
2118  * memory read arrived with an uncorrectable error. Bit 2 - Configuration RW
2119  * arrived with a correctable error. Bit 3 - Configuration RW arrived with
2120  * an uncorrectable error. Bit 4 - Completion with Configuration Request
2121  * Retry Status. Bit 5 - Expansion ROM access received with a write request.
2122  * Bit 6 - Completion with pcie_rx_err of 0000; CMPL_STATUS of non-zero; and
2123  * pcie_rx_last not asserted. Bit 7 - Completion with pcie_rx_err of 1010;
2124  * and pcie_rx_last not asserted. */
2125 #define PGLUE_B_REG_INCORRECT_RCV_DETAILS                        0x9068
2126 #define PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER          0x942c
2127 #define PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ             0x9430
2128 #define PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_WRITE            0x9434
2129 #define PGLUE_B_REG_INTERNAL_VFID_ENABLE                         0x9438
2130 /* [R 9] Interrupt register #0 read */
2131 #define PGLUE_B_REG_PGLUE_B_INT_STS                              0x9298
2132 /* [RC 9] Interrupt register #0 read clear */
2133 #define PGLUE_B_REG_PGLUE_B_INT_STS_CLR                  0x929c
2134 /* [R 2] Parity register #0 read */
2135 #define PGLUE_B_REG_PGLUE_B_PRTY_STS                             0x92a8
2136 /* [R 13] Details of first request received with error. [2:0] - PFID. [3] -
2137  * VF_VALID. [9:4] - VFID. [11:10] - Error Code - 0 - Indicates Completion
2138  * Timeout of a User Tx non-posted request. 1 - unsupported request. 2 -
2139  * completer abort. 3 - Illegal value for this field. [12] valid - indicates
2140  * if there was a completion error since the last time this register was
2141  * cleared. */
2142 #define PGLUE_B_REG_RX_ERR_DETAILS                               0x9080
2143 /* [R 18] Details of first ATS Translation Completion request received with
2144  * error. [2:0] - PFID. [3] - VF_VALID. [9:4] - VFID. [11:10] - Error Code -
2145  * 0 - Indicates Completion Timeout of a User Tx non-posted request. 1 -
2146  * unsupported request. 2 - completer abort. 3 - Illegal value for this
2147  * field. [16:12] - ATC OTB EntryID. [17] valid - indicates if there was a
2148  * completion error since the last time this register was cleared. */
2149 #define PGLUE_B_REG_RX_TCPL_ERR_DETAILS                  0x9084
2150 /* [W 8] Debug only - Shadow BME bits clear for PFs 0 to 7. MCP writes 1 to
2151  * a bit in this register in order to clear the corresponding bit in
2152  * shadow_bme_pf_7_0 register. MCP should never use this unless a
2153  * work-around is needed. Note: register contains bits from both paths. */
2154 #define PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR                        0x9458
2155 /* [R 8] SR IOV disabled attention dirty bits. Each bit indicates that the
2156  * VF enable register of the corresponding PF is written to 0 and was
2157  * previously 1. Set by PXP. Reset by MCP writing 1 to
2158  * sr_iov_disabled_request_clr. Note: register contains bits from both
2159  * paths. */
2160 #define PGLUE_B_REG_SR_IOV_DISABLED_REQUEST                      0x9030
2161 /* [R 32] Indicates the status of tags 32-63. 0 - tags is used - read
2162  * completion did not return yet. 1 - tag is unused. Same functionality as
2163  * pxp2_registers_pgl_exp_rom_data2 for tags 0-31. */
2164 #define PGLUE_B_REG_TAGS_63_32                                   0x9244
2165 /* [RW 1] Type A PF enable inbound interrupt table for TSDM. 0 - disable; 1
2166  * - enable. */
2167 #define PGLUE_B_REG_TSDM_INB_INT_A_PF_ENABLE                     0x9170
2168 /* [RW 16] Start offset of TSDM zone A (queue zone) in the internal RAM */
2169 #define PGLUE_B_REG_TSDM_START_OFFSET_A                  0x90c4
2170 /* [RW 16] Start offset of TSDM zone B (legacy zone) in the internal RAM */
2171 #define PGLUE_B_REG_TSDM_START_OFFSET_B                  0x90cc
2172 /* [RW 5] VF Shift of TSDM zone B (legacy zone) in the internal RAM */
2173 #define PGLUE_B_REG_TSDM_VF_SHIFT_B                              0x90d4
2174 /* [RW 1] 0 - Zone A size is 136x32B; 1 - Zone A size is 152x32B. */
2175 #define PGLUE_B_REG_TSDM_ZONE_A_SIZE_PF                  0x91a0
2176 /* [R 32] Address [31:0] of first read request not submitted due to error */
2177 #define PGLUE_B_REG_TX_ERR_RD_ADD_31_0                           0x9098
2178 /* [R 32] Address [63:32] of first read request not submitted due to error */
2179 #define PGLUE_B_REG_TX_ERR_RD_ADD_63_32                  0x909c
2180 /* [R 31] Details of first read request not submitted due to error. [4:0]
2181  * VQID. [5] TREQ. 1 - Indicates the request is a Translation Request.
2182  * [20:8] - Length in bytes. [23:21] - PFID. [24] - VF_VALID. [30:25] -
2183  * VFID. */
2184 #define PGLUE_B_REG_TX_ERR_RD_DETAILS                            0x90a0
2185 /* [R 26] Details of first read request not submitted due to error. [15:0]
2186  * Request ID. [19:16] client ID. [20] - last SR. [24:21] - Error type -
2187  * [21] - Indicates was_error was set; [22] - Indicates BME was cleared;
2188  * [23] - Indicates FID_enable was cleared; [24] - Indicates VF with parent
2189  * PF FLR_request or IOV_disable_request dirty bit is set. [25] valid -
2190  * indicates if there was a request not submitted due to error since the
2191  * last time this register was cleared. */
2192 #define PGLUE_B_REG_TX_ERR_RD_DETAILS2                           0x90a4
2193 /* [R 32] Address [31:0] of first write request not submitted due to error */
2194 #define PGLUE_B_REG_TX_ERR_WR_ADD_31_0                           0x9088
2195 /* [R 32] Address [63:32] of first write request not submitted due to error */
2196 #define PGLUE_B_REG_TX_ERR_WR_ADD_63_32                  0x908c
2197 /* [R 31] Details of first write request not submitted due to error. [4:0]
2198  * VQID. [20:8] - Length in bytes. [23:21] - PFID. [24] - VF_VALID. [30:25]
2199  * - VFID. */
2200 #define PGLUE_B_REG_TX_ERR_WR_DETAILS                            0x9090
2201 /* [R 26] Details of first write request not submitted due to error. [15:0]
2202  * Request ID. [19:16] client ID. [20] - last SR. [24:21] - Error type -
2203  * [21] - Indicates was_error was set; [22] - Indicates BME was cleared;
2204  * [23] - Indicates FID_enable was cleared; [24] - Indicates VF with parent
2205  * PF FLR_request or IOV_disable_request dirty bit is set. [25] valid -
2206  * indicates if there was a request not submitted due to error since the
2207  * last time this register was cleared. */
2208 #define PGLUE_B_REG_TX_ERR_WR_DETAILS2                           0x9094
2209 /* [RW 10] Type A PF/VF inbound interrupt table for USDM: bits[9:5]-mask;
2210  * its[4:0]-address relative to start_offset_a. Bits [1:0] can have any
2211  * value (Byte resolution address). */
2212 #define PGLUE_B_REG_USDM_INB_INT_A_0                             0x9128
2213 #define PGLUE_B_REG_USDM_INB_INT_A_1                             0x912c
2214 #define PGLUE_B_REG_USDM_INB_INT_A_2                             0x9130
2215 #define PGLUE_B_REG_USDM_INB_INT_A_3                             0x9134
2216 #define PGLUE_B_REG_USDM_INB_INT_A_4                             0x9138
2217 #define PGLUE_B_REG_USDM_INB_INT_A_5                             0x913c
2218 #define PGLUE_B_REG_USDM_INB_INT_A_6                             0x9140
2219 /* [RW 1] Type A PF enable inbound interrupt table for USDM. 0 - disable; 1
2220  * - enable. */
2221 #define PGLUE_B_REG_USDM_INB_INT_A_PF_ENABLE                     0x917c
2222 /* [RW 1] Type A VF enable inbound interrupt table for USDM. 0 - disable; 1
2223  * - enable. */
2224 #define PGLUE_B_REG_USDM_INB_INT_A_VF_ENABLE                     0x9180
2225 /* [RW 1] Type B VF enable inbound interrupt table for USDM. 0 - disable; 1
2226  * - enable. */
2227 #define PGLUE_B_REG_USDM_INB_INT_B_VF_ENABLE                     0x9184
2228 /* [RW 16] Start offset of USDM zone A (queue zone) in the internal RAM */
2229 #define PGLUE_B_REG_USDM_START_OFFSET_A                  0x90d8
2230 /* [RW 16] Start offset of USDM zone B (legacy zone) in the internal RAM */
2231 #define PGLUE_B_REG_USDM_START_OFFSET_B                  0x90e0
2232 /* [RW 5] VF Shift of USDM zone B (legacy zone) in the internal RAM */
2233 #define PGLUE_B_REG_USDM_VF_SHIFT_B                              0x90e8
2234 /* [RW 1] 0 - Zone A size is 136x32B; 1 - Zone A size is 152x32B. */
2235 #define PGLUE_B_REG_USDM_ZONE_A_SIZE_PF                  0x91a4
2236 /* [R 26] Details of first target VF request accessing VF GRC space that
2237  * failed permission check. [14:0] Address. [15] w_nr: 0 - Read; 1 - Write.
2238  * [21:16] VFID. [24:22] - PFID. [25] valid - indicates if there was a
2239  * request accessing VF GRC space that failed permission check since the
2240  * last time this register was cleared. Permission checks are: function
2241  * permission; R/W permission; address range permission. */
2242 #define PGLUE_B_REG_VF_GRC_SPACE_VIOLATION_DETAILS               0x9234
2243 /* [R 31] Details of first target VF request with length violation (too many
2244  * DWs) accessing BAR0. [12:0] Address in DWs (bits [14:2] of byte address).
2245  * [14:13] BAR. [20:15] VFID. [23:21] - PFID. [29:24] - Length in DWs. [30]
2246  * valid - indicates if there was a request with length violation since the
2247  * last time this register was cleared. Length violations: length of more
2248  * than 2DWs; length of 2DWs and address not QW aligned; window is GRC and
2249  * length is more than 1 DW. */
2250 #define PGLUE_B_REG_VF_LENGTH_VIOLATION_DETAILS          0x9230
2251 /* [R 8] Was_error indication dirty bits for PFs 0 to 7. Each bit indicates
2252  * that there was a completion with uncorrectable error for the
2253  * corresponding PF. Set by PXP. Reset by MCP writing 1 to
2254  * was_error_pf_7_0_clr. */
2255 #define PGLUE_B_REG_WAS_ERROR_PF_7_0                             0x907c
2256 /* [W 8] Was_error indication dirty bits clear for PFs 0 to 7. MCP writes 1
2257  * to a bit in this register in order to clear the corresponding bit in
2258  * flr_request_pf_7_0 register. */
2259 #define PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR                         0x9470
2260 /* [R 32] Was_error indication dirty bits for VFs 96 to 127. Each bit
2261  * indicates that there was a completion with uncorrectable error for the
2262  * corresponding VF. Set by PXP. Reset by MCP writing 1 to
2263  * was_error_vf_127_96_clr. */
2264 #define PGLUE_B_REG_WAS_ERROR_VF_127_96                  0x9078
2265 /* [W 32] Was_error indication dirty bits clear for VFs 96 to 127. MCP
2266  * writes 1 to a bit in this register in order to clear the corresponding
2267  * bit in was_error_vf_127_96 register. */
2268 #define PGLUE_B_REG_WAS_ERROR_VF_127_96_CLR                      0x9474
2269 /* [R 32] Was_error indication dirty bits for VFs 0 to 31. Each bit
2270  * indicates that there was a completion with uncorrectable error for the
2271  * corresponding VF. Set by PXP. Reset by MCP writing 1 to
2272  * was_error_vf_31_0_clr. */
2273 #define PGLUE_B_REG_WAS_ERROR_VF_31_0                            0x906c
2274 /* [W 32] Was_error indication dirty bits clear for VFs 0 to 31. MCP writes
2275  * 1 to a bit in this register in order to clear the corresponding bit in
2276  * was_error_vf_31_0 register. */
2277 #define PGLUE_B_REG_WAS_ERROR_VF_31_0_CLR                        0x9478
2278 /* [R 32] Was_error indication dirty bits for VFs 32 to 63. Each bit
2279  * indicates that there was a completion with uncorrectable error for the
2280  * corresponding VF. Set by PXP. Reset by MCP writing 1 to
2281  * was_error_vf_63_32_clr. */
2282 #define PGLUE_B_REG_WAS_ERROR_VF_63_32                           0x9070
2283 /* [W 32] Was_error indication dirty bits clear for VFs 32 to 63. MCP writes
2284  * 1 to a bit in this register in order to clear the corresponding bit in
2285  * was_error_vf_63_32 register. */
2286 #define PGLUE_B_REG_WAS_ERROR_VF_63_32_CLR                       0x947c
2287 /* [R 32] Was_error indication dirty bits for VFs 64 to 95. Each bit
2288  * indicates that there was a completion with uncorrectable error for the
2289  * corresponding VF. Set by PXP. Reset by MCP writing 1 to
2290  * was_error_vf_95_64_clr. */
2291 #define PGLUE_B_REG_WAS_ERROR_VF_95_64                           0x9074
2292 /* [W 32] Was_error indication dirty bits clear for VFs 64 to 95. MCP writes
2293  * 1 to a bit in this register in order to clear the corresponding bit in
2294  * was_error_vf_95_64 register. */
2295 #define PGLUE_B_REG_WAS_ERROR_VF_95_64_CLR                       0x9480
2296 /* [RW 1] Type A PF enable inbound interrupt table for XSDM. 0 - disable; 1
2297  * - enable. */
2298 #define PGLUE_B_REG_XSDM_INB_INT_A_PF_ENABLE                     0x9188
2299 /* [RW 16] Start offset of XSDM zone A (queue zone) in the internal RAM */
2300 #define PGLUE_B_REG_XSDM_START_OFFSET_A                  0x90ec
2301 /* [RW 16] Start offset of XSDM zone B (legacy zone) in the internal RAM */
2302 #define PGLUE_B_REG_XSDM_START_OFFSET_B                  0x90f4
2303 /* [RW 5] VF Shift of XSDM zone B (legacy zone) in the internal RAM */
2304 #define PGLUE_B_REG_XSDM_VF_SHIFT_B                              0x90fc
2305 /* [RW 1] 0 - Zone A size is 136x32B; 1 - Zone A size is 152x32B. */
2306 #define PGLUE_B_REG_XSDM_ZONE_A_SIZE_PF                  0x91a8
2307 #define PRS_REG_A_PRSU_20                                        0x40134
2308 /* [R 8] debug only: CFC load request current credit. Transaction based. */
2309 #define PRS_REG_CFC_LD_CURRENT_CREDIT                            0x40164
2310 /* [R 8] debug only: CFC search request current credit. Transaction based. */
2311 #define PRS_REG_CFC_SEARCH_CURRENT_CREDIT                        0x40168
2312 /* [RW 6] The initial credit for the search message to the CFC interface.
2313    Credit is transaction based. */
2314 #define PRS_REG_CFC_SEARCH_INITIAL_CREDIT                        0x4011c
2315 /* [RW 24] CID for port 0 if no match */
2316 #define PRS_REG_CID_PORT_0                                       0x400fc
2317 /* [RW 32] The CM header for flush message where 'load existed' bit in CFC
2318    load response is reset and packet type is 0. Used in packet start message
2319    to TCM. */
2320 #define PRS_REG_CM_HDR_FLUSH_LOAD_TYPE_0                         0x400dc
2321 #define PRS_REG_CM_HDR_FLUSH_LOAD_TYPE_1                         0x400e0
2322 #define PRS_REG_CM_HDR_FLUSH_LOAD_TYPE_2                         0x400e4
2323 #define PRS_REG_CM_HDR_FLUSH_LOAD_TYPE_3                         0x400e8
2324 #define PRS_REG_CM_HDR_FLUSH_LOAD_TYPE_4                         0x400ec
2325 #define PRS_REG_CM_HDR_FLUSH_LOAD_TYPE_5                         0x400f0
2326 /* [RW 32] The CM header for flush message where 'load existed' bit in CFC
2327    load response is set and packet type is 0. Used in packet start message
2328    to TCM. */
2329 #define PRS_REG_CM_HDR_FLUSH_NO_LOAD_TYPE_0                      0x400bc
2330 #define PRS_REG_CM_HDR_FLUSH_NO_LOAD_TYPE_1                      0x400c0
2331 #define PRS_REG_CM_HDR_FLUSH_NO_LOAD_TYPE_2                      0x400c4
2332 #define PRS_REG_CM_HDR_FLUSH_NO_LOAD_TYPE_3                      0x400c8
2333 #define PRS_REG_CM_HDR_FLUSH_NO_LOAD_TYPE_4                      0x400cc
2334 #define PRS_REG_CM_HDR_FLUSH_NO_LOAD_TYPE_5                      0x400d0
2335 /* [RW 32] The CM header for a match and packet type 1 for loopback port.
2336    Used in packet start message to TCM. */
2337 #define PRS_REG_CM_HDR_LOOPBACK_TYPE_1                           0x4009c
2338 #define PRS_REG_CM_HDR_LOOPBACK_TYPE_2                           0x400a0
2339 #define PRS_REG_CM_HDR_LOOPBACK_TYPE_3                           0x400a4
2340 #define PRS_REG_CM_HDR_LOOPBACK_TYPE_4                           0x400a8
2341 /* [RW 32] The CM header for a match and packet type 0. Used in packet start
2342    message to TCM. */
2343 #define PRS_REG_CM_HDR_TYPE_0                                    0x40078
2344 #define PRS_REG_CM_HDR_TYPE_1                                    0x4007c
2345 #define PRS_REG_CM_HDR_TYPE_2                                    0x40080
2346 #define PRS_REG_CM_HDR_TYPE_3                                    0x40084
2347 #define PRS_REG_CM_HDR_TYPE_4                                    0x40088
2348 /* [RW 32] The CM header in case there was not a match on the connection */
2349 #define PRS_REG_CM_NO_MATCH_HDR                                  0x400b8
2350 /* [RW 1] Indicates if in e1hov mode. 0=non-e1hov mode; 1=e1hov mode. */
2351 #define PRS_REG_E1HOV_MODE                                       0x401c8
2352 /* [RW 8] The 8-bit event ID for a match and packet type 1. Used in packet
2353    start message to TCM. */
2354 #define PRS_REG_EVENT_ID_1                                       0x40054
2355 #define PRS_REG_EVENT_ID_2                                       0x40058
2356 #define PRS_REG_EVENT_ID_3                                       0x4005c
2357 /* [RW 16] The Ethernet type value for FCoE */
2358 #define PRS_REG_FCOE_TYPE                                        0x401d0
2359 /* [RW 8] Context region for flush packet with packet type 0. Used in CFC
2360    load request message. */
2361 #define PRS_REG_FLUSH_REGIONS_TYPE_0                             0x40004
2362 #define PRS_REG_FLUSH_REGIONS_TYPE_1                             0x40008
2363 #define PRS_REG_FLUSH_REGIONS_TYPE_2                             0x4000c
2364 #define PRS_REG_FLUSH_REGIONS_TYPE_3                             0x40010
2365 #define PRS_REG_FLUSH_REGIONS_TYPE_4                             0x40014
2366 #define PRS_REG_FLUSH_REGIONS_TYPE_5                             0x40018
2367 #define PRS_REG_FLUSH_REGIONS_TYPE_6                             0x4001c
2368 #define PRS_REG_FLUSH_REGIONS_TYPE_7                             0x40020
2369 /* [RW 6] Bit-map indicating which L2 hdrs may appear after the basic
2370  * Ethernet header. */
2371 #define PRS_REG_HDRS_AFTER_BASIC                                 0x40238
2372 /* [RW 4] The increment value to send in the CFC load request message */
2373 #define PRS_REG_INC_VALUE                                        0x40048
2374 /* [RW 6] Bit-map indicating which headers must appear in the packet */
2375 #define PRS_REG_MUST_HAVE_HDRS                                   0x40254
2376 #define PRS_REG_NIC_MODE                                         0x40138
2377 /* [RW 8] The 8-bit event ID for cases where there is no match on the
2378    connection. Used in packet start message to TCM. */
2379 #define PRS_REG_NO_MATCH_EVENT_ID                                0x40070
2380 /* [ST 24] The number of input CFC flush packets */
2381 #define PRS_REG_NUM_OF_CFC_FLUSH_MESSAGES                        0x40128
2382 /* [ST 32] The number of cycles the Parser halted its operation since it
2383    could not allocate the next serial number */
2384 #define PRS_REG_NUM_OF_DEAD_CYCLES                               0x40130
2385 /* [ST 24] The number of input packets */
2386 #define PRS_REG_NUM_OF_PACKETS                                   0x40124
2387 /* [ST 24] The number of input transparent flush packets */
2388 #define PRS_REG_NUM_OF_TRANSPARENT_FLUSH_MESSAGES                0x4012c
2389 /* [RW 8] Context region for received Ethernet packet with a match and
2390    packet type 0. Used in CFC load request message */
2391 #define PRS_REG_PACKET_REGIONS_TYPE_0                            0x40028
2392 #define PRS_REG_PACKET_REGIONS_TYPE_1                            0x4002c
2393 #define PRS_REG_PACKET_REGIONS_TYPE_2                            0x40030
2394 #define PRS_REG_PACKET_REGIONS_TYPE_3                            0x40034
2395 #define PRS_REG_PACKET_REGIONS_TYPE_4                            0x40038
2396 #define PRS_REG_PACKET_REGIONS_TYPE_5                            0x4003c
2397 #define PRS_REG_PACKET_REGIONS_TYPE_6                            0x40040
2398 #define PRS_REG_PACKET_REGIONS_TYPE_7                            0x40044
2399 /* [R 2] debug only: Number of pending requests for CAC on port 0. */
2400 #define PRS_REG_PENDING_BRB_CAC0_RQ                              0x40174
2401 /* [R 2] debug only: Number of pending requests for header parsing. */
2402 #define PRS_REG_PENDING_BRB_PRS_RQ                               0x40170
2403 /* [R 1] Interrupt register #0 read */
2404 #define PRS_REG_PRS_INT_STS                                      0x40188
2405 /* [RW 8] Parity mask register #0 read/write */
2406 #define PRS_REG_PRS_PRTY_MASK                                    0x401a4
2407 /* [R 8] Parity register #0 read */
2408 #define PRS_REG_PRS_PRTY_STS                                     0x40198
2409 /* [RW 8] Context region for pure acknowledge packets. Used in CFC load
2410    request message */
2411 #define PRS_REG_PURE_REGIONS                                     0x40024
2412 /* [R 32] debug only: Serial number status lsb 32 bits. '1' indicates this
2413    serail number was released by SDM but cannot be used because a previous
2414    serial number was not released. */
2415 #define PRS_REG_SERIAL_NUM_STATUS_LSB                            0x40154
2416 /* [R 32] debug only: Serial number status msb 32 bits. '1' indicates this
2417    serail number was released by SDM but cannot be used because a previous
2418    serial number was not released. */
2419 #define PRS_REG_SERIAL_NUM_STATUS_MSB                            0x40158
2420 /* [R 4] debug only: SRC current credit. Transaction based. */
2421 #define PRS_REG_SRC_CURRENT_CREDIT                               0x4016c
2422 /* [R 8] debug only: TCM current credit. Cycle based. */
2423 #define PRS_REG_TCM_CURRENT_CREDIT                               0x40160
2424 /* [R 8] debug only: TSDM current credit. Transaction based. */
2425 #define PRS_REG_TSDM_CURRENT_CREDIT                              0x4015c
2426 #define PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_AFT                     (0x1<<19)
2427 #define PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_OF                      (0x1<<20)
2428 #define PXP2_PXP2_INT_MASK_0_REG_PGL_PCIE_ATTN                   (0x1<<22)
2429 #define PXP2_PXP2_INT_MASK_0_REG_PGL_READ_BLOCKED                (0x1<<23)
2430 #define PXP2_PXP2_INT_MASK_0_REG_PGL_WRITE_BLOCKED               (0x1<<24)
2431 #define PXP2_PXP2_INT_STS_0_REG_WR_PGLUE_EOP_ERROR               (0x1<<7)
2432 #define PXP2_PXP2_INT_STS_CLR_0_REG_WR_PGLUE_EOP_ERROR           (0x1<<7)
2433 /* [R 6] Debug only: Number of used entries in the data FIFO */
2434 #define PXP2_REG_HST_DATA_FIFO_STATUS                            0x12047c
2435 /* [R 7] Debug only: Number of used entries in the header FIFO */
2436 #define PXP2_REG_HST_HEADER_FIFO_STATUS                          0x120478
2437 #define PXP2_REG_PGL_ADDR_88_F0                                  0x120534
2438 #define PXP2_REG_PGL_ADDR_8C_F0                                  0x120538
2439 #define PXP2_REG_PGL_ADDR_90_F0                                  0x12053c
2440 #define PXP2_REG_PGL_ADDR_94_F0                                  0x120540
2441 #define PXP2_REG_PGL_CONTROL0                                    0x120490
2442 #define PXP2_REG_PGL_CONTROL1                                    0x120514
2443 #define PXP2_REG_PGL_DEBUG                                       0x120520
2444 /* [RW 32] third dword data of expansion rom request. this register is
2445    special. reading from it provides a vector outstanding read requests. if
2446    a bit is zero it means that a read request on the corresponding tag did
2447    not finish yet (not all completions have arrived for it) */
2448 #define PXP2_REG_PGL_EXP_ROM2                                    0x120808
2449 /* [RW 32] Inbound interrupt table for CSDM: bits[31:16]-mask;
2450    its[15:0]-address */
2451 #define PXP2_REG_PGL_INT_CSDM_0                                  0x1204f4
2452 #define PXP2_REG_PGL_INT_CSDM_1                                  0x1204f8
2453 #define PXP2_REG_PGL_INT_CSDM_2                                  0x1204fc
2454 #define PXP2_REG_PGL_INT_CSDM_3                                  0x120500
2455 #define PXP2_REG_PGL_INT_CSDM_4                                  0x120504
2456 #define PXP2_REG_PGL_INT_CSDM_5                                  0x120508
2457 #define PXP2_REG_PGL_INT_CSDM_6                                  0x12050c
2458 #define PXP2_REG_PGL_INT_CSDM_7                                  0x120510
2459 /* [RW 32] Inbound interrupt table for TSDM: bits[31:16]-mask;
2460    its[15:0]-address */
2461 #define PXP2_REG_PGL_INT_TSDM_0                                  0x120494
2462 #define PXP2_REG_PGL_INT_TSDM_1                                  0x120498
2463 #define PXP2_REG_PGL_INT_TSDM_2                                  0x12049c
2464 #define PXP2_REG_PGL_INT_TSDM_3                                  0x1204a0
2465 #define PXP2_REG_PGL_INT_TSDM_4                                  0x1204a4
2466 #define PXP2_REG_PGL_INT_TSDM_5                                  0x1204a8
2467 #define PXP2_REG_PGL_INT_TSDM_6                                  0x1204ac
2468 #define PXP2_REG_PGL_INT_TSDM_7                                  0x1204b0
2469 /* [RW 32] Inbound interrupt table for USDM: bits[31:16]-mask;
2470    its[15:0]-address */
2471 #define PXP2_REG_PGL_INT_USDM_0                                  0x1204b4
2472 #define PXP2_REG_PGL_INT_USDM_1                                  0x1204b8
2473 #define PXP2_REG_PGL_INT_USDM_2                                  0x1204bc
2474 #define PXP2_REG_PGL_INT_USDM_3                                  0x1204c0
2475 #define PXP2_REG_PGL_INT_USDM_4                                  0x1204c4
2476 #define PXP2_REG_PGL_INT_USDM_5                                  0x1204c8
2477 #define PXP2_REG_PGL_INT_USDM_6                                  0x1204cc
2478 #define PXP2_REG_PGL_INT_USDM_7                                  0x1204d0
2479 /* [RW 32] Inbound interrupt table for XSDM: bits[31:16]-mask;
2480    its[15:0]-address */
2481 #define PXP2_REG_PGL_INT_XSDM_0                                  0x1204d4
2482 #define PXP2_REG_PGL_INT_XSDM_1                                  0x1204d8
2483 #define PXP2_REG_PGL_INT_XSDM_2                                  0x1204dc
2484 #define PXP2_REG_PGL_INT_XSDM_3                                  0x1204e0
2485 #define PXP2_REG_PGL_INT_XSDM_4                                  0x1204e4
2486 #define PXP2_REG_PGL_INT_XSDM_5                                  0x1204e8
2487 #define PXP2_REG_PGL_INT_XSDM_6                                  0x1204ec
2488 #define PXP2_REG_PGL_INT_XSDM_7                                  0x1204f0
2489 /* [RW 3] this field allows one function to pretend being another function
2490    when accessing any BAR mapped resource within the device. the value of
2491    the field is the number of the function that will be accessed
2492    effectively. after software write to this bit it must read it in order to
2493    know that the new value is updated */
2494 #define PXP2_REG_PGL_PRETEND_FUNC_F0                             0x120674
2495 #define PXP2_REG_PGL_PRETEND_FUNC_F1                             0x120678
2496 #define PXP2_REG_PGL_PRETEND_FUNC_F2                             0x12067c
2497 #define PXP2_REG_PGL_PRETEND_FUNC_F3                             0x120680
2498 #define PXP2_REG_PGL_PRETEND_FUNC_F4                             0x120684
2499 #define PXP2_REG_PGL_PRETEND_FUNC_F5                             0x120688
2500 #define PXP2_REG_PGL_PRETEND_FUNC_F6                             0x12068c
2501 #define PXP2_REG_PGL_PRETEND_FUNC_F7                             0x120690
2502 /* [R 1] this bit indicates that a read request was blocked because of
2503    bus_master_en was deasserted */
2504 #define PXP2_REG_PGL_READ_BLOCKED                                0x120568
2505 #define PXP2_REG_PGL_TAGS_LIMIT                                  0x1205a8
2506 /* [R 18] debug only */
2507 #define PXP2_REG_PGL_TXW_CDTS                                    0x12052c
2508 /* [R 1] this bit indicates that a write request was blocked because of
2509    bus_master_en was deasserted */
2510 #define PXP2_REG_PGL_WRITE_BLOCKED                               0x120564
2511 #define PXP2_REG_PSWRQ_BW_ADD1                                   0x1201c0
2512 #define PXP2_REG_PSWRQ_BW_ADD10                                  0x1201e4
2513 #define PXP2_REG_PSWRQ_BW_ADD11                                  0x1201e8
2514 #define PXP2_REG_PSWRQ_BW_ADD2                                   0x1201c4
2515 #define PXP2_REG_PSWRQ_BW_ADD28                                  0x120228
2516 #define PXP2_REG_PSWRQ_BW_ADD3                                   0x1201c8
2517 #define PXP2_REG_PSWRQ_BW_ADD6                                   0x1201d4
2518 #define PXP2_REG_PSWRQ_BW_ADD7                                   0x1201d8
2519 #define PXP2_REG_PSWRQ_BW_ADD8                                   0x1201dc
2520 #define PXP2_REG_PSWRQ_BW_ADD9                                   0x1201e0
2521 #define PXP2_REG_PSWRQ_BW_CREDIT                                 0x12032c
2522 #define PXP2_REG_PSWRQ_BW_L1                                     0x1202b0
2523 #define PXP2_REG_PSWRQ_BW_L10                                    0x1202d4
2524 #define PXP2_REG_PSWRQ_BW_L11                                    0x1202d8
2525 #define PXP2_REG_PSWRQ_BW_L2                                     0x1202b4
2526 #define PXP2_REG_PSWRQ_BW_L28                                    0x120318
2527 #define PXP2_REG_PSWRQ_BW_L3                                     0x1202b8
2528 #define PXP2_REG_PSWRQ_BW_L6                                     0x1202c4
2529 #define PXP2_REG_PSWRQ_BW_L7                                     0x1202c8
2530 #define PXP2_REG_PSWRQ_BW_L8                                     0x1202cc
2531 #define PXP2_REG_PSWRQ_BW_L9                                     0x1202d0
2532 #define PXP2_REG_PSWRQ_BW_RD                                     0x120324
2533 #define PXP2_REG_PSWRQ_BW_UB1                                    0x120238
2534 #define PXP2_REG_PSWRQ_BW_UB10                                   0x12025c
2535 #define PXP2_REG_PSWRQ_BW_UB11                                   0x120260
2536 #define PXP2_REG_PSWRQ_BW_UB2                                    0x12023c
2537 #define PXP2_REG_PSWRQ_BW_UB28                                   0x1202a0
2538 #define PXP2_REG_PSWRQ_BW_UB3                                    0x120240
2539 #define PXP2_REG_PSWRQ_BW_UB6                                    0x12024c
2540 #define PXP2_REG_PSWRQ_BW_UB7                                    0x120250
2541 #define PXP2_REG_PSWRQ_BW_UB8                                    0x120254
2542 #define PXP2_REG_PSWRQ_BW_UB9                                    0x120258
2543 #define PXP2_REG_PSWRQ_BW_WR                                     0x120328
2544 #define PXP2_REG_PSWRQ_CDU0_L2P                                  0x120000
2545 #define PXP2_REG_PSWRQ_QM0_L2P                                   0x120038
2546 #define PXP2_REG_PSWRQ_SRC0_L2P                                  0x120054
2547 #define PXP2_REG_PSWRQ_TM0_L2P                                   0x12001c
2548 #define PXP2_REG_PSWRQ_TSDM0_L2P                                 0x1200e0
2549 /* [RW 32] Interrupt mask register #0 read/write */
2550 #define PXP2_REG_PXP2_INT_MASK_0                                 0x120578
2551 /* [R 32] Interrupt register #0 read */
2552 #define PXP2_REG_PXP2_INT_STS_0                                  0x12056c
2553 #define PXP2_REG_PXP2_INT_STS_1                                  0x120608
2554 /* [RC 32] Interrupt register #0 read clear */
2555 #define PXP2_REG_PXP2_INT_STS_CLR_0                              0x120570
2556 /* [RW 32] Parity mask register #0 read/write */
2557 #define PXP2_REG_PXP2_PRTY_MASK_0                                0x120588
2558 #define PXP2_REG_PXP2_PRTY_MASK_1                                0x120598
2559 /* [R 32] Parity register #0 read */
2560 #define PXP2_REG_PXP2_PRTY_STS_0                                 0x12057c
2561 #define PXP2_REG_PXP2_PRTY_STS_1                                 0x12058c
2562 /* [R 1] Debug only: The 'almost full' indication from each fifo (gives
2563    indication about backpressure) */
2564 #define PXP2_REG_RD_ALMOST_FULL_0                                0x120424
2565 /* [R 8] Debug only: The blocks counter - number of unused block ids */
2566 #define PXP2_REG_RD_BLK_CNT                                      0x120418
2567 /* [RW 8] Debug only: Total number of available blocks in Tetris Buffer.
2568    Must be bigger than 6. Normally should not be changed. */
2569 #define PXP2_REG_RD_BLK_NUM_CFG                                  0x12040c
2570 /* [RW 2] CDU byte swapping mode configuration for master read requests */
2571 #define PXP2_REG_RD_CDURD_SWAP_MODE                              0x120404
2572 /* [RW 1] When '1'; inputs to the PSWRD block are ignored */
2573 #define PXP2_REG_RD_DISABLE_INPUTS                               0x120374
2574 /* [R 1] PSWRD internal memories initialization is done */
2575 #define PXP2_REG_RD_INIT_DONE                                    0x120370
2576 /* [RW 8] The maximum number of blocks in Tetris Buffer that can be
2577    allocated for vq10 */
2578 #define PXP2_REG_RD_MAX_BLKS_VQ10                                0x1203a0
2579 /* [RW 8] The maximum number of blocks in Tetris Buffer that can be
2580    allocated for vq11 */
2581 #define PXP2_REG_RD_MAX_BLKS_VQ11                                0x1203a4
2582 /* [RW 8] The maximum number of blocks in Tetris Buffer that can be
2583    allocated for vq17 */
2584 #define PXP2_REG_RD_MAX_BLKS_VQ17                                0x1203bc
2585 /* [RW 8] The maximum number of blocks in Tetris Buffer that can be
2586    allocated for vq18 */
2587 #define PXP2_REG_RD_MAX_BLKS_VQ18                                0x1203c0
2588 /* [RW 8] The maximum number of blocks in Tetris Buffer that can be
2589    allocated for vq19 */
2590 #define PXP2_REG_RD_MAX_BLKS_VQ19                                0x1203c4
2591 /* [RW 8] The maximum number of blocks in Tetris Buffer that can be
2592    allocated for vq22 */
2593 #define PXP2_REG_RD_MAX_BLKS_VQ22                                0x1203d0
2594 /* [RW 8] The maximum number of blocks in Tetris Buffer that can be
2595    allocated for vq25 */
2596 #define PXP2_REG_RD_MAX_BLKS_VQ25                                0x1203dc
2597 /* [RW 8] The maximum number of blocks in Tetris Buffer that can be
2598    allocated for vq6 */
2599 #define PXP2_REG_RD_MAX_BLKS_VQ6                                 0x120390
2600 /* [RW 8] The maximum number of blocks in Tetris Buffer that can be
2601    allocated for vq9 */
2602 #define PXP2_REG_RD_MAX_BLKS_VQ9                                 0x12039c
2603 /* [RW 2] PBF byte swapping mode configuration for master read requests */
2604 #define PXP2_REG_RD_PBF_SWAP_MODE                                0x1203f4
2605 /* [R 1] Debug only: Indication if delivery ports are idle */
2606 #define PXP2_REG_RD_PORT_IS_IDLE_0                               0x12041c
2607 #define PXP2_REG_RD_PORT_IS_IDLE_1                               0x120420
2608 /* [RW 2] QM byte swapping mode configuration for master read requests */
2609 #define PXP2_REG_RD_QM_SWAP_MODE                                 0x1203f8
2610 /* [R 7] Debug only: The SR counter - number of unused sub request ids */
2611 #define PXP2_REG_RD_SR_CNT                                       0x120414
2612 /* [RW 2] SRC byte swapping mode configuration for master read requests */
2613 #define PXP2_REG_RD_SRC_SWAP_MODE                                0x120400
2614 /* [RW 7] Debug only: Total number of available PCI read sub-requests. Must
2615    be bigger than 1. Normally should not be changed. */
2616 #define PXP2_REG_RD_SR_NUM_CFG                                   0x120408
2617 /* [RW 1] Signals the PSWRD block to start initializing internal memories */
2618 #define PXP2_REG_RD_START_INIT                                   0x12036c
2619 /* [RW 2] TM byte swapping mode configuration for master read requests */
2620 #define PXP2_REG_RD_TM_SWAP_MODE                                 0x1203fc
2621 /* [RW 10] Bandwidth addition to VQ0 write requests */
2622 #define PXP2_REG_RQ_BW_RD_ADD0                                   0x1201bc
2623 /* [RW 10] Bandwidth addition to VQ12 read requests */
2624 #define PXP2_REG_RQ_BW_RD_ADD12                                  0x1201ec
2625 /* [RW 10] Bandwidth addition to VQ13 read requests */
2626 #define PXP2_REG_RQ_BW_RD_ADD13                                  0x1201f0
2627 /* [RW 10] Bandwidth addition to VQ14 read requests */
2628 #define PXP2_REG_RQ_BW_RD_ADD14                                  0x1201f4
2629 /* [RW 10] Bandwidth addition to VQ15 read requests */
2630 #define PXP2_REG_RQ_BW_RD_ADD15                                  0x1201f8
2631 /* [RW 10] Bandwidth addition to VQ16 read requests */
2632 #define PXP2_REG_RQ_BW_RD_ADD16                                  0x1201fc
2633 /* [RW 10] Bandwidth addition to VQ17 read requests */
2634 #define PXP2_REG_RQ_BW_RD_ADD17                                  0x120200
2635 /* [RW 10] Bandwidth addition to VQ18 read requests */
2636 #define PXP2_REG_RQ_BW_RD_ADD18                                  0x120204
2637 /* [RW 10] Bandwidth addition to VQ19 read requests */
2638 #define PXP2_REG_RQ_BW_RD_ADD19                                  0x120208
2639 /* [RW 10] Bandwidth addition to VQ20 read requests */
2640 #define PXP2_REG_RQ_BW_RD_ADD20                                  0x12020c
2641 /* [RW 10] Bandwidth addition to VQ22 read requests */
2642 #define PXP2_REG_RQ_BW_RD_ADD22                                  0x120210
2643 /* [RW 10] Bandwidth addition to VQ23 read requests */
2644 #define PXP2_REG_RQ_BW_RD_ADD23                                  0x120214
2645 /* [RW 10] Bandwidth addition to VQ24 read requests */
2646 #define PXP2_REG_RQ_BW_RD_ADD24                                  0x120218
2647 /* [RW 10] Bandwidth addition to VQ25 read requests */
2648 #define PXP2_REG_RQ_BW_RD_ADD25                                  0x12021c
2649 /* [RW 10] Bandwidth addition to VQ26 read requests */
2650 #define PXP2_REG_RQ_BW_RD_ADD26                                  0x120220
2651 /* [RW 10] Bandwidth addition to VQ27 read requests */
2652 #define PXP2_REG_RQ_BW_RD_ADD27                                  0x120224
2653 /* [RW 10] Bandwidth addition to VQ4 read requests */
2654 #define PXP2_REG_RQ_BW_RD_ADD4                                   0x1201cc
2655 /* [RW 10] Bandwidth addition to VQ5 read requests */
2656 #define PXP2_REG_RQ_BW_RD_ADD5                                   0x1201d0
2657 /* [RW 10] Bandwidth Typical L for VQ0 Read requests */
2658 #define PXP2_REG_RQ_BW_RD_L0                                     0x1202ac
2659 /* [RW 10] Bandwidth Typical L for VQ12 Read requests */
2660 #define PXP2_REG_RQ_BW_RD_L12                                    0x1202dc
2661 /* [RW 10] Bandwidth Typical L for VQ13 Read requests */
2662 #define PXP2_REG_RQ_BW_RD_L13                                    0x1202e0
2663 /* [RW 10] Bandwidth Typical L for VQ14 Read requests */
2664 #define PXP2_REG_RQ_BW_RD_L14                                    0x1202e4
2665 /* [RW 10] Bandwidth Typical L for VQ15 Read requests */
2666 #define PXP2_REG_RQ_BW_RD_L15                                    0x1202e8
2667 /* [RW 10] Bandwidth Typical L for VQ16 Read requests */
2668 #define PXP2_REG_RQ_BW_RD_L16                                    0x1202ec
2669 /* [RW 10] Bandwidth Typical L for VQ17 Read requests */
2670 #define PXP2_REG_RQ_BW_RD_L17                                    0x1202f0
2671 /* [RW 10] Bandwidth Typical L for VQ18 Read requests */
2672 #define PXP2_REG_RQ_BW_RD_L18                                    0x1202f4
2673 /* [RW 10] Bandwidth Typical L for VQ19 Read requests */
2674 #define PXP2_REG_RQ_BW_RD_L19                                    0x1202f8
2675 /* [RW 10] Bandwidth Typical L for VQ20 Read requests */
2676 #define PXP2_REG_RQ_BW_RD_L20                                    0x1202fc
2677 /* [RW 10] Bandwidth Typical L for VQ22 Read requests */
2678 #define PXP2_REG_RQ_BW_RD_L22                                    0x120300
2679 /* [RW 10] Bandwidth Typical L for VQ23 Read requests */
2680 #define PXP2_REG_RQ_BW_RD_L23                                    0x120304
2681 /* [RW 10] Bandwidth Typical L for VQ24 Read requests */
2682 #define PXP2_REG_RQ_BW_RD_L24                                    0x120308
2683 /* [RW 10] Bandwidth Typical L for VQ25 Read requests */
2684 #define PXP2_REG_RQ_BW_RD_L25                                    0x12030c
2685 /* [RW 10] Bandwidth Typical L for VQ26 Read requests */
2686 #define PXP2_REG_RQ_BW_RD_L26                                    0x120310
2687 /* [RW 10] Bandwidth Typical L for VQ27 Read requests */
2688 #define PXP2_REG_RQ_BW_RD_L27                                    0x120314
2689 /* [RW 10] Bandwidth Typical L for VQ4 Read requests */
2690 #define PXP2_REG_RQ_BW_RD_L4                                     0x1202bc
2691 /* [RW 10] Bandwidth Typical L for VQ5 Read- currently not used */
2692 #define PXP2_REG_RQ_BW_RD_L5                                     0x1202c0
2693 /* [RW 7] Bandwidth upper bound for VQ0 read requests */
2694 #define PXP2_REG_RQ_BW_RD_UBOUND0                                0x120234
2695 /* [RW 7] Bandwidth upper bound for VQ12 read requests */
2696 #define PXP2_REG_RQ_BW_RD_UBOUND12                               0x120264
2697 /* [RW 7] Bandwidth upper bound for VQ13 read requests */
2698 #define PXP2_REG_RQ_BW_RD_UBOUND13                               0x120268
2699 /* [RW 7] Bandwidth upper bound for VQ14 read requests */
2700 #define PXP2_REG_RQ_BW_RD_UBOUND14                               0x12026c
2701 /* [RW 7] Bandwidth upper bound for VQ15 read requests */
2702 #define PXP2_REG_RQ_BW_RD_UBOUND15                               0x120270
2703 /* [RW 7] Bandwidth upper bound for VQ16 read requests */
2704 #define PXP2_REG_RQ_BW_RD_UBOUND16                               0x120274
2705 /* [RW 7] Bandwidth upper bound for VQ17 read requests */
2706 #define PXP2_REG_RQ_BW_RD_UBOUND17                               0x120278
2707 /* [RW 7] Bandwidth upper bound for VQ18 read requests */
2708 #define PXP2_REG_RQ_BW_RD_UBOUND18                               0x12027c
2709 /* [RW 7] Bandwidth upper bound for VQ19 read requests */
2710 #define PXP2_REG_RQ_BW_RD_UBOUND19                               0x120280
2711 /* [RW 7] Bandwidth upper bound for VQ20 read requests */
2712 #define PXP2_REG_RQ_BW_RD_UBOUND20                               0x120284
2713 /* [RW 7] Bandwidth upper bound for VQ22 read requests */
2714 #define PXP2_REG_RQ_BW_RD_UBOUND22                               0x120288
2715 /* [RW 7] Bandwidth upper bound for VQ23 read requests */
2716 #define PXP2_REG_RQ_BW_RD_UBOUND23                               0x12028c
2717 /* [RW 7] Bandwidth upper bound for VQ24 read requests */
2718 #define PXP2_REG_RQ_BW_RD_UBOUND24                               0x120290
2719 /* [RW 7] Bandwidth upper bound for VQ25 read requests */
2720 #define PXP2_REG_RQ_BW_RD_UBOUND25                               0x120294
2721 /* [RW 7] Bandwidth upper bound for VQ26 read requests */
2722 #define PXP2_REG_RQ_BW_RD_UBOUND26                               0x120298
2723 /* [RW 7] Bandwidth upper bound for VQ27 read requests */
2724 #define PXP2_REG_RQ_BW_RD_UBOUND27                               0x12029c
2725 /* [RW 7] Bandwidth upper bound for VQ4 read requests */
2726 #define PXP2_REG_RQ_BW_RD_UBOUND4                                0x120244
2727 /* [RW 7] Bandwidth upper bound for VQ5 read requests */
2728 #define PXP2_REG_RQ_BW_RD_UBOUND5                                0x120248
2729 /* [RW 10] Bandwidth addition to VQ29 write requests */
2730 #define PXP2_REG_RQ_BW_WR_ADD29                                  0x12022c
2731 /* [RW 10] Bandwidth addition to VQ30 write requests */
2732 #define PXP2_REG_RQ_BW_WR_ADD30                                  0x120230
2733 /* [RW 10] Bandwidth Typical L for VQ29 Write requests */
2734 #define PXP2_REG_RQ_BW_WR_L29                                    0x12031c
2735 /* [RW 10] Bandwidth Typical L for VQ30 Write requests */
2736 #define PXP2_REG_RQ_BW_WR_L30                                    0x120320
2737 /* [RW 7] Bandwidth upper bound for VQ29 */
2738 #define PXP2_REG_RQ_BW_WR_UBOUND29                               0x1202a4
2739 /* [RW 7] Bandwidth upper bound for VQ30 */
2740 #define PXP2_REG_RQ_BW_WR_UBOUND30                               0x1202a8
2741 /* [RW 18] external first_mem_addr field in L2P table for CDU module port 0 */
2742 #define PXP2_REG_RQ_CDU0_EFIRST_MEM_ADDR                         0x120008
2743 /* [RW 2] Endian mode for cdu */
2744 #define PXP2_REG_RQ_CDU_ENDIAN_M                                 0x1201a0
2745 #define PXP2_REG_RQ_CDU_FIRST_ILT                                0x12061c
2746 #define PXP2_REG_RQ_CDU_LAST_ILT                                 0x120620
2747 /* [RW 3] page size in L2P table for CDU module; -4k; -8k; -16k; -32k; -64k;
2748    -128k */
2749 #define PXP2_REG_RQ_CDU_P_SIZE                                   0x120018
2750 /* [R 1] 1' indicates that the requester has finished its internal
2751    configuration */
2752 #define PXP2_REG_RQ_CFG_DONE                                     0x1201b4
2753 /* [RW 2] Endian mode for debug */
2754 #define PXP2_REG_RQ_DBG_ENDIAN_M                                 0x1201a4
2755 /* [RW 1] When '1'; requests will enter input buffers but wont get out
2756    towards the glue */
2757 #define PXP2_REG_RQ_DISABLE_INPUTS                               0x120330
2758 /* [RW 4] Determines alignment of write SRs when a request is split into
2759  * several SRs. 0 - 8B aligned. 1 - 64B aligned. 2 - 128B aligned. 3 - 256B
2760  * aligned. 4 - 512B aligned. */
2761 #define PXP2_REG_RQ_DRAM_ALIGN                                   0x1205b0
2762 /* [RW 4] Determines alignment of read SRs when a request is split into
2763  * several SRs. 0 - 8B aligned. 1 - 64B aligned. 2 - 128B aligned. 3 - 256B
2764  * aligned. 4 - 512B aligned. */
2765 #define PXP2_REG_RQ_DRAM_ALIGN_RD                                0x12092c
2766 /* [RW 1] when set the new alignment method (E2) will be applied; when reset
2767  * the original alignment method (E1 E1H) will be applied */
2768 #define PXP2_REG_RQ_DRAM_ALIGN_SEL                               0x120930
2769 /* [RW 1] If 1 ILT failiue will not result in ELT access; An interrupt will
2770    be asserted */
2771 #define PXP2_REG_RQ_ELT_DISABLE                                  0x12066c
2772 /* [RW 2] Endian mode for hc */
2773 #define PXP2_REG_RQ_HC_ENDIAN_M                                  0x1201a8
2774 /* [RW 1] when '0' ILT logic will work as in A0; otherwise B0; for back
2775    compatibility needs; Note that different registers are used per mode */
2776 #define PXP2_REG_RQ_ILT_MODE                                     0x1205b4
2777 /* [WB 53] Onchip address table */
2778 #define PXP2_REG_RQ_ONCHIP_AT                                    0x122000
2779 /* [WB 53] Onchip address table - B0 */
2780 #define PXP2_REG_RQ_ONCHIP_AT_B0                                 0x128000
2781 /* [RW 13] Pending read limiter threshold; in Dwords */
2782 #define PXP2_REG_RQ_PDR_LIMIT                                    0x12033c
2783 /* [RW 2] Endian mode for qm */
2784 #define PXP2_REG_RQ_QM_ENDIAN_M                                  0x120194
2785 #define PXP2_REG_RQ_QM_FIRST_ILT                                 0x120634
2786 #define PXP2_REG_RQ_QM_LAST_ILT                                  0x120638
2787 /* [RW 3] page size in L2P table for QM module; -4k; -8k; -16k; -32k; -64k;
2788    -128k */
2789 #define PXP2_REG_RQ_QM_P_SIZE                                    0x120050
2790 /* [RW 1] 1' indicates that the RBC has finished configuring the PSWRQ */
2791 #define PXP2_REG_RQ_RBC_DONE                                     0x1201b0
2792 /* [RW 3] Max burst size filed for read requests port 0; 000 - 128B;
2793    001:256B; 010: 512B; 11:1K:100:2K; 01:4K */
2794 #define PXP2_REG_RQ_RD_MBS0                                      0x120160
2795 /* [RW 3] Max burst size filed for read requests port 1; 000 - 128B;
2796    001:256B; 010: 512B; 11:1K:100:2K; 01:4K */
2797 #define PXP2_REG_RQ_RD_MBS1                                      0x120168
2798 /* [RW 2] Endian mode for src */
2799 #define PXP2_REG_RQ_SRC_ENDIAN_M                                 0x12019c
2800 #define PXP2_REG_RQ_SRC_FIRST_ILT                                0x12063c
2801 #define PXP2_REG_RQ_SRC_LAST_ILT                                 0x120640
2802 /* [RW 3] page size in L2P table for SRC module; -4k; -8k; -16k; -32k; -64k;
2803    -128k */
2804 #define PXP2_REG_RQ_SRC_P_SIZE                                   0x12006c
2805 /* [RW 2] Endian mode for tm */
2806 #define PXP2_REG_RQ_TM_ENDIAN_M                                  0x120198
2807 #define PXP2_REG_RQ_TM_FIRST_ILT                                 0x120644
2808 #define PXP2_REG_RQ_TM_LAST_ILT                                  0x120648
2809 /* [RW 3] page size in L2P table for TM module; -4k; -8k; -16k; -32k; -64k;
2810    -128k */
2811 #define PXP2_REG_RQ_TM_P_SIZE                                    0x120034
2812 /* [R 5] Number of entries in the ufifo; his fifo has l2p completions */
2813 #define PXP2_REG_RQ_UFIFO_NUM_OF_ENTRY                           0x12080c
2814 /* [RW 18] external first_mem_addr field in L2P table for USDM module port 0 */
2815 #define PXP2_REG_RQ_USDM0_EFIRST_MEM_ADDR                        0x120094
2816 /* [R 8] Number of entries occupied by vq 0 in pswrq memory */
2817 #define PXP2_REG_RQ_VQ0_ENTRY_CNT                                0x120810
2818 /* [R 8] Number of entries occupied by vq 10 in pswrq memory */
2819 #define PXP2_REG_RQ_VQ10_ENTRY_CNT                               0x120818
2820 /* [R 8] Number of entries occupied by vq 11 in pswrq memory */
2821 #define PXP2_REG_RQ_VQ11_ENTRY_CNT                               0x120820
2822 /* [R 8] Number of entries occupied by vq 12 in pswrq memory */
2823 #define PXP2_REG_RQ_VQ12_ENTRY_CNT                               0x120828
2824 /* [R 8] Number of entries occupied by vq 13 in pswrq memory */
2825 #define PXP2_REG_RQ_VQ13_ENTRY_CNT                               0x120830
2826 /* [R 8] Number of entries occupied by vq 14 in pswrq memory */
2827 #define PXP2_REG_RQ_VQ14_ENTRY_CNT                               0x120838
2828 /* [R 8] Number of entries occupied by vq 15 in pswrq memory */
2829 #define PXP2_REG_RQ_VQ15_ENTRY_CNT                               0x120840
2830 /* [R 8] Number of entries occupied by vq 16 in pswrq memory */
2831 #define PXP2_REG_RQ_VQ16_ENTRY_CNT                               0x120848
2832 /* [R 8] Number of entries occupied by vq 17 in pswrq memory */
2833 #define PXP2_REG_RQ_VQ17_ENTRY_CNT                               0x120850
2834 /* [R 8] Number of entries occupied by vq 18 in pswrq memory */
2835 #define PXP2_REG_RQ_VQ18_ENTRY_CNT                               0x120858
2836 /* [R 8] Number of entries occupied by vq 19 in pswrq memory */
2837 #define PXP2_REG_RQ_VQ19_ENTRY_CNT                               0x120860
2838 /* [R 8] Number of entries occupied by vq 1 in pswrq memory */
2839 #define PXP2_REG_RQ_VQ1_ENTRY_CNT                                0x120868
2840 /* [R 8] Number of entries occupied by vq 20 in pswrq memory */
2841 #define PXP2_REG_RQ_VQ20_ENTRY_CNT                               0x120870
2842 /* [R 8] Number of entries occupied by vq 21 in pswrq memory */
2843 #define PXP2_REG_RQ_VQ21_ENTRY_CNT                               0x120878
2844 /* [R 8] Number of entries occupied by vq 22 in pswrq memory */
2845 #define PXP2_REG_RQ_VQ22_ENTRY_CNT                               0x120880
2846 /* [R 8] Number of entries occupied by vq 23 in pswrq memory */
2847 #define PXP2_REG_RQ_VQ23_ENTRY_CNT                               0x120888
2848 /* [R 8] Number of entries occupied by vq 24 in pswrq memory */
2849 #define PXP2_REG_RQ_VQ24_ENTRY_CNT                               0x120890
2850 /* [R 8] Number of entries occupied by vq 25 in pswrq memory */
2851 #define PXP2_REG_RQ_VQ25_ENTRY_CNT                               0x120898
2852 /* [R 8] Number of entries occupied by vq 26 in pswrq memory */
2853 #define PXP2_REG_RQ_VQ26_ENTRY_CNT                               0x1208a0
2854 /* [R 8] Number of entries occupied by vq 27 in pswrq memory */
2855 #define PXP2_REG_RQ_VQ27_ENTRY_CNT                               0x1208a8
2856 /* [R 8] Number of entries occupied by vq 28 in pswrq memory */
2857 #define PXP2_REG_RQ_VQ28_ENTRY_CNT                               0x1208b0
2858 /* [R 8] Number of entries occupied by vq 29 in pswrq memory */
2859 #define PXP2_REG_RQ_VQ29_ENTRY_CNT                               0x1208b8
2860 /* [R 8] Number of entries occupied by vq 2 in pswrq memory */
2861 #define PXP2_REG_RQ_VQ2_ENTRY_CNT                                0x1208c0
2862 /* [R 8] Number of entries occupied by vq 30 in pswrq memory */
2863 #define PXP2_REG_RQ_VQ30_ENTRY_CNT                               0x1208c8
2864 /* [R 8] Number of entries occupied by vq 31 in pswrq memory */
2865 #define PXP2_REG_RQ_VQ31_ENTRY_CNT                               0x1208d0
2866 /* [R 8] Number of entries occupied by vq 3 in pswrq memory */
2867 #define PXP2_REG_RQ_VQ3_ENTRY_CNT                                0x1208d8
2868 /* [R 8] Number of entries occupied by vq 4 in pswrq memory */
2869 #define PXP2_REG_RQ_VQ4_ENTRY_CNT                                0x1208e0
2870 /* [R 8] Number of entries occupied by vq 5 in pswrq memory */
2871 #define PXP2_REG_RQ_VQ5_ENTRY_CNT                                0x1208e8
2872 /* [R 8] Number of entries occupied by vq 6 in pswrq memory */
2873 #define PXP2_REG_RQ_VQ6_ENTRY_CNT                                0x1208f0
2874 /* [R 8] Number of entries occupied by vq 7 in pswrq memory */
2875 #define PXP2_REG_RQ_VQ7_ENTRY_CNT                                0x1208f8
2876 /* [R 8] Number of entries occupied by vq 8 in pswrq memory */
2877 #define PXP2_REG_RQ_VQ8_ENTRY_CNT                                0x120900
2878 /* [R 8] Number of entries occupied by vq 9 in pswrq memory */
2879 #define PXP2_REG_RQ_VQ9_ENTRY_CNT                                0x120908
2880 /* [RW 3] Max burst size filed for write requests port 0; 000 - 128B;
2881    001:256B; 010: 512B; */
2882 #define PXP2_REG_RQ_WR_MBS0                                      0x12015c
2883 /* [RW 3] Max burst size filed for write requests port 1; 000 - 128B;
2884    001:256B; 010: 512B; */
2885 #define PXP2_REG_RQ_WR_MBS1                                      0x120164
2886 /* [RW 2] 0 - 128B;  - 256B;  - 512B;  - 1024B; when the payload in the
2887    buffer reaches this number has_payload will be asserted */
2888 #define PXP2_REG_WR_CDU_MPS                                      0x1205f0
2889 /* [RW 2] 0 - 128B;  - 256B;  - 512B;  - 1024B; when the payload in the
2890    buffer reaches this number has_payload will be asserted */
2891 #define PXP2_REG_WR_CSDM_MPS                                     0x1205d0
2892 /* [RW 2] 0 - 128B;  - 256B;  - 512B;  - 1024B; when the payload in the
2893    buffer reaches this number has_payload will be asserted */
2894 #define PXP2_REG_WR_DBG_MPS                                      0x1205e8
2895 /* [RW 2] 0 - 128B;  - 256B;  - 512B;  - 1024B; when the payload in the
2896    buffer reaches this number has_payload will be asserted */
2897 #define PXP2_REG_WR_DMAE_MPS                                     0x1205ec
2898 /* [RW 10] if Number of entries in dmae fifo will be higher than this
2899    threshold then has_payload indication will be asserted; the default value
2900    should be equal to &gt;  write MBS size! */
2901 #define PXP2_REG_WR_DMAE_TH                                      0x120368
2902 /* [RW 2] 0 - 128B;  - 256B;  - 512B;  - 1024B; when the payload in the
2903    buffer reaches this number has_payload will be asserted */
2904 #define PXP2_REG_WR_HC_MPS                                       0x1205c8
2905 /* [RW 2] 0 - 128B;  - 256B;  - 512B;  - 1024B; when the payload in the
2906    buffer reaches this number has_payload will be asserted */
2907 #define PXP2_REG_WR_QM_MPS                                       0x1205dc
2908 /* [RW 1] 0 - working in A0 mode;  - working in B0 mode */
2909 #define PXP2_REG_WR_REV_MODE                                     0x120670
2910 /* [RW 2] 0 - 128B;  - 256B;  - 512B;  - 1024B; when the payload in the
2911    buffer reaches this number has_payload will be asserted */
2912 #define PXP2_REG_WR_SRC_MPS                                      0x1205e4
2913 /* [RW 2] 0 - 128B;  - 256B;  - 512B;  - 1024B; when the payload in the
2914    buffer reaches this number has_payload will be asserted */
2915 #define PXP2_REG_WR_TM_MPS                                       0x1205e0
2916 /* [RW 2] 0 - 128B;  - 256B;  - 512B;  - 1024B; when the payload in the
2917    buffer reaches this number has_payload will be asserted */
2918 #define PXP2_REG_WR_TSDM_MPS                                     0x1205d4
2919 /* [RW 10] if Number of entries in usdmdp fifo will be higher than this
2920    threshold then has_payload indication will be asserted; the default value
2921    should be equal to &gt;  write MBS size! */
2922 #define PXP2_REG_WR_USDMDP_TH                                    0x120348
2923 /* [RW 2] 0 - 128B;  - 256B;  - 512B;  - 1024B; when the payload in the
2924    buffer reaches this number has_payload will be asserted */
2925 #define PXP2_REG_WR_USDM_MPS                                     0x1205cc
2926 /* [RW 2] 0 - 128B;  - 256B;  - 512B;  - 1024B; when the payload in the
2927    buffer reaches this number has_payload will be asserted */
2928 #define PXP2_REG_WR_XSDM_MPS                                     0x1205d8
2929 /* [R 1] debug only: Indication if PSWHST arbiter is idle */
2930 #define PXP_REG_HST_ARB_IS_IDLE                                  0x103004
2931 /* [R 8] debug only: A bit mask for all PSWHST arbiter clients. '1' means
2932    this client is waiting for the arbiter. */
2933 #define PXP_REG_HST_CLIENTS_WAITING_TO_ARB                       0x103008
2934 /* [RW 1] When 1; doorbells are discarded and not passed to doorbell queue
2935    block. Should be used for close the gates. */
2936 #define PXP_REG_HST_DISCARD_DOORBELLS                            0x1030a4
2937 /* [R 1] debug only: '1' means this PSWHST is discarding doorbells. This bit
2938    should update accoring to 'hst_discard_doorbells' register when the state
2939    machine is idle */
2940 #define PXP_REG_HST_DISCARD_DOORBELLS_STATUS                     0x1030a0
2941 /* [RW 1] When 1; new internal writes arriving to the block are discarded.
2942    Should be used for close the gates. */
2943 #define PXP_REG_HST_DISCARD_INTERNAL_WRITES                      0x1030a8
2944 /* [R 6] debug only: A bit mask for all PSWHST internal write clients. '1'
2945    means this PSWHST is discarding inputs from this client. Each bit should
2946    update accoring to 'hst_discard_internal_writes' register when the state
2947    machine is idle. */
2948 #define PXP_REG_HST_DISCARD_INTERNAL_WRITES_STATUS               0x10309c
2949 /* [WB 160] Used for initialization of the inbound interrupts memory */
2950 #define PXP_REG_HST_INBOUND_INT                                  0x103800
2951 /* [RW 32] Interrupt mask register #0 read/write */
2952 #define PXP_REG_PXP_INT_MASK_0                                   0x103074
2953 #define PXP_REG_PXP_INT_MASK_1                                   0x103084
2954 /* [R 32] Interrupt register #0 read */
2955 #define PXP_REG_PXP_INT_STS_0                                    0x103068
2956 #define PXP_REG_PXP_INT_STS_1                                    0x103078
2957 /* [RC 32] Interrupt register #0 read clear */
2958 #define PXP_REG_PXP_INT_STS_CLR_0                                0x10306c
2959 #define PXP_REG_PXP_INT_STS_CLR_1                                0x10307c
2960 /* [RW 27] Parity mask register #0 read/write */
2961 #define PXP_REG_PXP_PRTY_MASK                                    0x103094
2962 /* [R 26] Parity register #0 read */
2963 #define PXP_REG_PXP_PRTY_STS                                     0x103088
2964 /* [RW 4] The activity counter initial increment value sent in the load
2965    request */
2966 #define QM_REG_ACTCTRINITVAL_0                                   0x168040
2967 #define QM_REG_ACTCTRINITVAL_1                                   0x168044
2968 #define QM_REG_ACTCTRINITVAL_2                                   0x168048
2969 #define QM_REG_ACTCTRINITVAL_3                                   0x16804c
2970 /* [RW 32] The base logical address (in bytes) of each physical queue. The
2971    index I represents the physical queue number. The 12 lsbs are ignore and
2972    considered zero so practically there are only 20 bits in this register;
2973    queues 63-0 */
2974 #define QM_REG_BASEADDR                                          0x168900
2975 /* [RW 32] The base logical address (in bytes) of each physical queue. The
2976    index I represents the physical queue number. The 12 lsbs are ignore and
2977    considered zero so practically there are only 20 bits in this register;
2978    queues 127-64 */
2979 #define QM_REG_BASEADDR_EXT_A                                    0x16e100
2980 /* [RW 16] The byte credit cost for each task. This value is for both ports */
2981 #define QM_REG_BYTECRDCOST                                       0x168234
2982 /* [RW 16] The initial byte credit value for both ports. */
2983 #define QM_REG_BYTECRDINITVAL                                    0x168238
2984 /* [RW 32] A bit per physical queue. If the bit is cleared then the physical
2985    queue uses port 0 else it uses port 1; queues 31-0 */
2986 #define QM_REG_BYTECRDPORT_LSB                                   0x168228
2987 /* [RW 32] A bit per physical queue. If the bit is cleared then the physical
2988    queue uses port 0 else it uses port 1; queues 95-64 */
2989 #define QM_REG_BYTECRDPORT_LSB_EXT_A                             0x16e520
2990 /* [RW 32] A bit per physical queue. If the bit is cleared then the physical
2991    queue uses port 0 else it uses port 1; queues 63-32 */
2992 #define QM_REG_BYTECRDPORT_MSB                                   0x168224
2993 /* [RW 32] A bit per physical queue. If the bit is cleared then the physical
2994    queue uses port 0 else it uses port 1; queues 127-96 */
2995 #define QM_REG_BYTECRDPORT_MSB_EXT_A                             0x16e51c
2996 /* [RW 16] The byte credit value that if above the QM is considered almost
2997    full */
2998 #define QM_REG_BYTECREDITAFULLTHR                                0x168094
2999 /* [RW 4] The initial credit for interface */
3000 #define QM_REG_CMINITCRD_0                                       0x1680cc
3001 #define QM_REG_CMINITCRD_1                                       0x1680d0
3002 #define QM_REG_CMINITCRD_2                                       0x1680d4
3003 #define QM_REG_CMINITCRD_3                                       0x1680d8
3004 #define QM_REG_CMINITCRD_4                                       0x1680dc
3005 #define QM_REG_CMINITCRD_5                                       0x1680e0
3006 #define QM_REG_CMINITCRD_6                                       0x1680e4
3007 #define QM_REG_CMINITCRD_7                                       0x1680e8
3008 /* [RW 8] A mask bit per CM interface. If this bit is 0 then this interface
3009    is masked */
3010 #define QM_REG_CMINTEN                                           0x1680ec
3011 /* [RW 12] A bit vector which indicates which one of the queues are tied to
3012    interface 0 */
3013 #define QM_REG_CMINTVOQMASK_0                                    0x1681f4
3014 #define QM_REG_CMINTVOQMASK_1                                    0x1681f8
3015 #define QM_REG_CMINTVOQMASK_2                                    0x1681fc
3016 #define QM_REG_CMINTVOQMASK_3                                    0x168200
3017 #define QM_REG_CMINTVOQMASK_4                                    0x168204
3018 #define QM_REG_CMINTVOQMASK_5                                    0x168208
3019 #define QM_REG_CMINTVOQMASK_6                                    0x16820c
3020 #define QM_REG_CMINTVOQMASK_7                                    0x168210
3021 /* [RW 20] The number of connections divided by 16 which dictates the size
3022    of each queue which belongs to even function number. */
3023 #define QM_REG_CONNNUM_0                                         0x168020
3024 /* [R 6] Keep the fill level of the fifo from write client 4 */
3025 #define QM_REG_CQM_WRC_FIFOLVL                                   0x168018
3026 /* [RW 8] The context regions sent in the CFC load request */
3027 #define QM_REG_CTXREG_0                                          0x168030
3028 #define QM_REG_CTXREG_1                                          0x168034
3029 #define QM_REG_CTXREG_2                                          0x168038
3030 #define QM_REG_CTXREG_3                                          0x16803c
3031 /* [RW 12] The VOQ mask used to select the VOQs which needs to be full for
3032    bypass enable */
3033 #define QM_REG_ENBYPVOQMASK                                      0x16823c
3034 /* [RW 32] A bit mask per each physical queue. If a bit is set then the
3035    physical queue uses the byte credit; queues 31-0 */
3036 #define QM_REG_ENBYTECRD_LSB                                     0x168220
3037 /* [RW 32] A bit mask per each physical queue. If a bit is set then the
3038    physical queue uses the byte credit; queues 95-64 */
3039 #define QM_REG_ENBYTECRD_LSB_EXT_A                               0x16e518
3040 /* [RW 32] A bit mask per each physical queue. If a bit is set then the
3041    physical queue uses the byte credit; queues 63-32 */
3042 #define QM_REG_ENBYTECRD_MSB                                     0x16821c
3043 /* [RW 32] A bit mask per each physical queue. If a bit is set then the
3044    physical queue uses the byte credit; queues 127-96 */
3045 #define QM_REG_ENBYTECRD_MSB_EXT_A                               0x16e514
3046 /* [RW 4] If cleared then the secondary interface will not be served by the
3047    RR arbiter */
3048 #define QM_REG_ENSEC                                             0x1680f0
3049 /* [RW 32] NA */
3050 #define QM_REG_FUNCNUMSEL_LSB                                    0x168230
3051 /* [RW 32] NA */
3052 #define QM_REG_FUNCNUMSEL_MSB                                    0x16822c
3053 /* [RW 32] A mask register to mask the Almost empty signals which will not
3054    be use for the almost empty indication to the HW block; queues 31:0 */
3055 #define QM_REG_HWAEMPTYMASK_LSB                                  0x168218
3056 /* [RW 32] A mask register to mask the Almost empty signals which will not
3057    be use for the almost empty indication to the HW block; queues 95-64 */
3058 #define QM_REG_HWAEMPTYMASK_LSB_EXT_A                            0x16e510
3059 /* [RW 32] A mask register to mask the Almost empty signals which will not
3060    be use for the almost empty indication to the HW block; queues 63:32 */
3061 #define QM_REG_HWAEMPTYMASK_MSB                                  0x168214
3062 /* [RW 32] A mask register to mask the Almost empty signals which will not
3063    be use for the almost empty indication to the HW block; queues 127-96 */
3064 #define QM_REG_HWAEMPTYMASK_MSB_EXT_A                            0x16e50c
3065 /* [RW 4] The number of outstanding request to CFC */
3066 #define QM_REG_OUTLDREQ                                          0x168804
3067 /* [RC 1] A flag to indicate that overflow error occurred in one of the
3068    queues. */
3069 #define QM_REG_OVFERROR                                          0x16805c
3070 /* [RC 7] the Q where the overflow occurs */
3071 #define QM_REG_OVFQNUM                                           0x168058
3072 /* [R 16] Pause state for physical queues 15-0 */
3073 #define QM_REG_PAUSESTATE0                                       0x168410
3074 /* [R 16] Pause state for physical queues 31-16 */
3075 #define QM_REG_PAUSESTATE1                                       0x168414
3076 /* [R 16] Pause state for physical queues 47-32 */
3077 #define QM_REG_PAUSESTATE2                                       0x16e684
3078 /* [R 16] Pause state for physical queues 63-48 */
3079 #define QM_REG_PAUSESTATE3                                       0x16e688
3080 /* [R 16] Pause state for physical queues 79-64 */
3081 #define QM_REG_PAUSESTATE4                                       0x16e68c
3082 /* [R 16] Pause state for physical queues 95-80 */
3083 #define QM_REG_PAUSESTATE5                                       0x16e690
3084 /* [R 16] Pause state for physical queues 111-96 */
3085 #define QM_REG_PAUSESTATE6                                       0x16e694
3086 /* [R 16] Pause state for physical queues 127-112 */
3087 #define QM_REG_PAUSESTATE7                                       0x16e698
3088 /* [RW 2] The PCI attributes field used in the PCI request. */
3089 #define QM_REG_PCIREQAT                                          0x168054
3090 #define QM_REG_PF_EN                                             0x16e70c
3091 /* [R 16] The byte credit of port 0 */
3092 #define QM_REG_PORT0BYTECRD                                      0x168300
3093 /* [R 16] The byte credit of port 1 */
3094 #define QM_REG_PORT1BYTECRD                                      0x168304
3095 /* [RW 3] pci function number of queues 15-0 */
3096 #define QM_REG_PQ2PCIFUNC_0                                      0x16e6bc
3097 #define QM_REG_PQ2PCIFUNC_1                                      0x16e6c0
3098 #define QM_REG_PQ2PCIFUNC_2                                      0x16e6c4
3099 #define QM_REG_PQ2PCIFUNC_3                                      0x16e6c8
3100 #define QM_REG_PQ2PCIFUNC_4                                      0x16e6cc
3101 #define QM_REG_PQ2PCIFUNC_5                                      0x16e6d0
3102 #define QM_REG_PQ2PCIFUNC_6                                      0x16e6d4
3103 #define QM_REG_PQ2PCIFUNC_7                                      0x16e6d8
3104 /* [WB 54] Pointer Table Memory for queues 63-0; The mapping is as follow:
3105    ptrtbl[53:30] read pointer; ptrtbl[29:6] write pointer; ptrtbl[5:4] read
3106    bank0; ptrtbl[3:2] read bank 1; ptrtbl[1:0] write bank; */
3107 #define QM_REG_PTRTBL                                            0x168a00
3108 /* [WB 54] Pointer Table Memory for queues 127-64; The mapping is as follow:
3109    ptrtbl[53:30] read pointer; ptrtbl[29:6] write pointer; ptrtbl[5:4] read
3110    bank0; ptrtbl[3:2] read bank 1; ptrtbl[1:0] write bank; */
3111 #define QM_REG_PTRTBL_EXT_A                                      0x16e200
3112 /* [RW 2] Interrupt mask register #0 read/write */
3113 #define QM_REG_QM_INT_MASK                                       0x168444
3114 /* [R 2] Interrupt register #0 read */
3115 #define QM_REG_QM_INT_STS                                        0x168438
3116 /* [RW 12] Parity mask register #0 read/write */
3117 #define QM_REG_QM_PRTY_MASK                                      0x168454
3118 /* [R 12] Parity register #0 read */
3119 #define QM_REG_QM_PRTY_STS                                       0x168448
3120 /* [R 32] Current queues in pipeline: Queues from 32 to 63 */
3121 #define QM_REG_QSTATUS_HIGH                                      0x16802c
3122 /* [R 32] Current queues in pipeline: Queues from 96 to 127 */
3123 #define QM_REG_QSTATUS_HIGH_EXT_A                                0x16e408
3124 /* [R 32] Current queues in pipeline: Queues from 0 to 31 */
3125 #define QM_REG_QSTATUS_LOW                                       0x168028
3126 /* [R 32] Current queues in pipeline: Queues from 64 to 95 */
3127 #define QM_REG_QSTATUS_LOW_EXT_A                                 0x16e404
3128 /* [R 24] The number of tasks queued for each queue; queues 63-0 */
3129 #define QM_REG_QTASKCTR_0                                        0x168308
3130 /* [R 24] The number of tasks queued for each queue; queues 127-64 */
3131 #define QM_REG_QTASKCTR_EXT_A_0                                  0x16e584
3132 /* [RW 4] Queue tied to VOQ */
3133 #define QM_REG_QVOQIDX_0                                         0x1680f4
3134 #define QM_REG_QVOQIDX_10                                        0x16811c
3135 #define QM_REG_QVOQIDX_100                                       0x16e49c
3136 #define QM_REG_QVOQIDX_101                                       0x16e4a0
3137 #define QM_REG_QVOQIDX_102                                       0x16e4a4
3138 #define QM_REG_QVOQIDX_103                                       0x16e4a8
3139 #define QM_REG_QVOQIDX_104                                       0x16e4ac
3140 #define QM_REG_QVOQIDX_105                                       0x16e4b0
3141 #define QM_REG_QVOQIDX_106                                       0x16e4b4
3142 #define QM_REG_QVOQIDX_107                                       0x16e4b8
3143 #define QM_REG_QVOQIDX_108                                       0x16e4bc
3144 #define QM_REG_QVOQIDX_109                                       0x16e4c0
3145 #define QM_REG_QVOQIDX_11                                        0x168120
3146 #define QM_REG_QVOQIDX_110                                       0x16e4c4
3147 #define QM_REG_QVOQIDX_111                                       0x16e4c8
3148 #define QM_REG_QVOQIDX_112                                       0x16e4cc
3149 #define QM_REG_QVOQIDX_113                                       0x16e4d0
3150 #define QM_REG_QVOQIDX_114                                       0x16e4d4
3151 #define QM_REG_QVOQIDX_115                                       0x16e4d8
3152 #define QM_REG_QVOQIDX_116                                       0x16e4dc
3153 #define QM_REG_QVOQIDX_117                                       0x16e4e0
3154 #define QM_REG_QVOQIDX_118                                       0x16e4e4
3155 #define QM_REG_QVOQIDX_119                                       0x16e4e8
3156 #define QM_REG_QVOQIDX_12                                        0x168124
3157 #define QM_REG_QVOQIDX_120                                       0x16e4ec
3158 #define QM_REG_QVOQIDX_121                                       0x16e4f0
3159 #define QM_REG_QVOQIDX_122                                       0x16e4f4
3160 #define QM_REG_QVOQIDX_123                                       0x16e4f8
3161 #define QM_REG_QVOQIDX_124                                       0x16e4fc
3162 #define QM_REG_QVOQIDX_125                                       0x16e500
3163 #define QM_REG_QVOQIDX_126                                       0x16e504
3164 #define QM_REG_QVOQIDX_127                                       0x16e508
3165 #define QM_REG_QVOQIDX_13                                        0x168128
3166 #define QM_REG_QVOQIDX_14                                        0x16812c
3167 #define QM_REG_QVOQIDX_15                                        0x168130
3168 #define QM_REG_QVOQIDX_16                                        0x168134
3169 #define QM_REG_QVOQIDX_17                                        0x168138
3170 #define QM_REG_QVOQIDX_21                                        0x168148
3171 #define QM_REG_QVOQIDX_22                                        0x16814c
3172 #define QM_REG_QVOQIDX_23                                        0x168150
3173 #define QM_REG_QVOQIDX_24                                        0x168154
3174 #define QM_REG_QVOQIDX_25                                        0x168158
3175 #define QM_REG_QVOQIDX_26                                        0x16815c
3176 #define QM_REG_QVOQIDX_27                                        0x168160
3177 #define QM_REG_QVOQIDX_28                                        0x168164
3178 #define QM_REG_QVOQIDX_29                                        0x168168
3179 #define QM_REG_QVOQIDX_30                                        0x16816c
3180 #define QM_REG_QVOQIDX_31                                        0x168170
3181 #define QM_REG_QVOQIDX_32                                        0x168174
3182 #define QM_REG_QVOQIDX_33                                        0x168178
3183 #define QM_REG_QVOQIDX_34                                        0x16817c
3184 #define QM_REG_QVOQIDX_35                                        0x168180
3185 #define QM_REG_QVOQIDX_36                                        0x168184
3186 #define QM_REG_QVOQIDX_37                                        0x168188
3187 #define QM_REG_QVOQIDX_38                                        0x16818c
3188 #define QM_REG_QVOQIDX_39                                        0x168190
3189 #define QM_REG_QVOQIDX_40                                        0x168194
3190 #define QM_REG_QVOQIDX_41                                        0x168198
3191 #define QM_REG_QVOQIDX_42                                        0x16819c
3192 #define QM_REG_QVOQIDX_43                                        0x1681a0
3193 #define QM_REG_QVOQIDX_44                                        0x1681a4
3194 #define QM_REG_QVOQIDX_45                                        0x1681a8
3195 #define QM_REG_QVOQIDX_46                                        0x1681ac
3196 #define QM_REG_QVOQIDX_47                                        0x1681b0
3197 #define QM_REG_QVOQIDX_48                                        0x1681b4
3198 #define QM_REG_QVOQIDX_49                                        0x1681b8
3199 #define QM_REG_QVOQIDX_5                                         0x168108
3200 #define QM_REG_QVOQIDX_50                                        0x1681bc
3201 #define QM_REG_QVOQIDX_51                                        0x1681c0
3202 #define QM_REG_QVOQIDX_52                                        0x1681c4
3203 #define QM_REG_QVOQIDX_53                                        0x1681c8
3204 #define QM_REG_QVOQIDX_54                                        0x1681cc
3205 #define QM_REG_QVOQIDX_55                                        0x1681d0
3206 #define QM_REG_QVOQIDX_56                                        0x1681d4
3207 #define QM_REG_QVOQIDX_57                                        0x1681d8
3208 #define QM_REG_QVOQIDX_58                                        0x1681dc
3209 #define QM_REG_QVOQIDX_59                                        0x1681e0
3210 #define QM_REG_QVOQIDX_6                                         0x16810c
3211 #define QM_REG_QVOQIDX_60                                        0x1681e4
3212 #define QM_REG_QVOQIDX_61                                        0x1681e8
3213 #define QM_REG_QVOQIDX_62                                        0x1681ec
3214 #define QM_REG_QVOQIDX_63                                        0x1681f0
3215 #define QM_REG_QVOQIDX_64                                        0x16e40c
3216 #define QM_REG_QVOQIDX_65                                        0x16e410
3217 #define QM_REG_QVOQIDX_69                                        0x16e420
3218 #define QM_REG_QVOQIDX_7                                         0x168110
3219 #define QM_REG_QVOQIDX_70                                        0x16e424
3220 #define QM_REG_QVOQIDX_71                                        0x16e428
3221 #define QM_REG_QVOQIDX_72                                        0x16e42c
3222 #define QM_REG_QVOQIDX_73                                        0x16e430
3223 #define QM_REG_QVOQIDX_74                                        0x16e434
3224 #define QM_REG_QVOQIDX_75                                        0x16e438
3225 #define QM_REG_QVOQIDX_76                                        0x16e43c
3226 #define QM_REG_QVOQIDX_77                                        0x16e440
3227 #define QM_REG_QVOQIDX_78                                        0x16e444
3228 #define QM_REG_QVOQIDX_79                                        0x16e448
3229 #define QM_REG_QVOQIDX_8                                         0x168114
3230 #define QM_REG_QVOQIDX_80                                        0x16e44c
3231 #define QM_REG_QVOQIDX_81                                        0x16e450
3232 #define QM_REG_QVOQIDX_85                                        0x16e460
3233 #define QM_REG_QVOQIDX_86                                        0x16e464
3234 #define QM_REG_QVOQIDX_87                                        0x16e468
3235 #define QM_REG_QVOQIDX_88                                        0x16e46c
3236 #define QM_REG_QVOQIDX_89                                        0x16e470
3237 #define QM_REG_QVOQIDX_9                                         0x168118
3238 #define QM_REG_QVOQIDX_90                                        0x16e474
3239 #define QM_REG_QVOQIDX_91                                        0x16e478
3240 #define QM_REG_QVOQIDX_92                                        0x16e47c
3241 #define QM_REG_QVOQIDX_93                                        0x16e480
3242 #define QM_REG_QVOQIDX_94                                        0x16e484
3243 #define QM_REG_QVOQIDX_95                                        0x16e488
3244 #define QM_REG_QVOQIDX_96                                        0x16e48c
3245 #define QM_REG_QVOQIDX_97                                        0x16e490
3246 #define QM_REG_QVOQIDX_98                                        0x16e494
3247 #define QM_REG_QVOQIDX_99                                        0x16e498
3248 /* [RW 1] Initialization bit command */
3249 #define QM_REG_SOFT_RESET                                        0x168428
3250 /* [RW 8] The credit cost per every task in the QM. A value per each VOQ */
3251 #define QM_REG_TASKCRDCOST_0                                     0x16809c
3252 #define QM_REG_TASKCRDCOST_1                                     0x1680a0
3253 #define QM_REG_TASKCRDCOST_2                                     0x1680a4
3254 #define QM_REG_TASKCRDCOST_4                                     0x1680ac
3255 #define QM_REG_TASKCRDCOST_5                                     0x1680b0
3256 /* [R 6] Keep the fill level of the fifo from write client 3 */
3257 #define QM_REG_TQM_WRC_FIFOLVL                                   0x168010
3258 /* [R 6] Keep the fill level of the fifo from write client 2 */
3259 #define QM_REG_UQM_WRC_FIFOLVL                                   0x168008
3260 /* [RC 32] Credit update error register */
3261 #define QM_REG_VOQCRDERRREG                                      0x168408
3262 /* [R 16] The credit value for each VOQ */
3263 #define QM_REG_VOQCREDIT_0                                       0x1682d0
3264 #define QM_REG_VOQCREDIT_1                                       0x1682d4
3265 #define QM_REG_VOQCREDIT_4                                       0x1682e0
3266 /* [RW 16] The credit value that if above the QM is considered almost full */
3267 #define QM_REG_VOQCREDITAFULLTHR                                 0x168090
3268 /* [RW 16] The init and maximum credit for each VoQ */
3269 #define QM_REG_VOQINITCREDIT_0                                   0x168060
3270 #define QM_REG_VOQINITCREDIT_1                                   0x168064
3271 #define QM_REG_VOQINITCREDIT_2                                   0x168068
3272 #define QM_REG_VOQINITCREDIT_4                                   0x168070
3273 #define QM_REG_VOQINITCREDIT_5                                   0x168074
3274 /* [RW 1] The port of which VOQ belongs */
3275 #define QM_REG_VOQPORT_0                                         0x1682a0
3276 #define QM_REG_VOQPORT_1                                         0x1682a4
3277 #define QM_REG_VOQPORT_2                                         0x1682a8
3278 /* [RW 32] The physical queue number associated with each VOQ; queues 31-0 */
3279 #define QM_REG_VOQQMASK_0_LSB                                    0x168240
3280 /* [RW 32] The physical queue number associated with each VOQ; queues 95-64 */
3281 #define QM_REG_VOQQMASK_0_LSB_EXT_A                              0x16e524
3282 /* [RW 32] The physical queue number associated with each VOQ; queues 63-32 */
3283 #define QM_REG_VOQQMASK_0_MSB                                    0x168244
3284 /* [RW 32] The physical queue number associated with each VOQ; queues 127-96 */
3285 #define QM_REG_VOQQMASK_0_MSB_EXT_A                              0x16e528
3286 /* [RW 32] The physical queue number associated with each VOQ; queues 31-0 */
3287 #define QM_REG_VOQQMASK_10_LSB                                   0x168290
3288 /* [RW 32] The physical queue number associated with each VOQ; queues 95-64 */
3289 #define QM_REG_VOQQMASK_10_LSB_EXT_A                             0x16e574
3290 /* [RW 32] The physical queue number associated with each VOQ; queues 63-32 */
3291 #define QM_REG_VOQQMASK_10_MSB                                   0x168294
3292 /* [RW 32] The physical queue number associated with each VOQ; queues 127-96 */
3293 #define QM_REG_VOQQMASK_10_MSB_EXT_A                             0x16e578
3294 /* [RW 32] The physical queue number associated with each VOQ; queues 31-0 */
3295 #define QM_REG_VOQQMASK_11_LSB                                   0x168298
3296 /* [RW 32] The physical queue number associated with each VOQ; queues 95-64 */
3297 #define QM_REG_VOQQMASK_11_LSB_EXT_A                             0x16e57c
3298 /* [RW 32] The physical queue number associated with each VOQ; queues 63-32 */
3299 #define QM_REG_VOQQMASK_11_MSB                                   0x16829c
3300 /* [RW 32] The physical queue number associated with each VOQ; queues 127-96 */
3301 #define QM_REG_VOQQMASK_11_MSB_EXT_A                             0x16e580
3302 /* [RW 32] The physical queue number associated with each VOQ; queues 31-0 */
3303 #define QM_REG_VOQQMASK_1_LSB                                    0x168248
3304 /* [RW 32] The physical queue number associated with each VOQ; queues 95-64 */
3305 #define QM_REG_VOQQMASK_1_LSB_EXT_A                              0x16e52c
3306 /* [RW 32] The physical queue number associated with each VOQ; queues 63-32 */
3307 #define QM_REG_VOQQMASK_1_MSB                                    0x16824c
3308 /* [RW 32] The physical queue number associated with each VOQ; queues 127-96 */
3309 #define QM_REG_VOQQMASK_1_MSB_EXT_A                              0x16e530
3310 /* [RW 32] The physical queue number associated with each VOQ; queues 31-0 */
3311 #define QM_REG_VOQQMASK_2_LSB                                    0x168250
3312 /* [RW 32] The physical queue number associated with each VOQ; queues 95-64 */
3313 #define QM_REG_VOQQMASK_2_LSB_EXT_A                              0x16e534
3314 /* [RW 32] The physical queue number associated with each VOQ; queues 63-32 */
3315 #define QM_REG_VOQQMASK_2_MSB                                    0x168254
3316 /* [RW 32] The physical queue number associated with each VOQ; queues 127-96 */
3317 #define QM_REG_VOQQMASK_2_MSB_EXT_A                              0x16e538
3318 /* [RW 32] The physical queue number associated with each VOQ; queues 31-0 */
3319 #define QM_REG_VOQQMASK_3_LSB                                    0x168258
3320 /* [RW 32] The physical queue number associated with each VOQ; queues 95-64 */
3321 #define QM_REG_VOQQMASK_3_LSB_EXT_A                              0x16e53c
3322 /* [RW 32] The physical queue number associated with each VOQ; queues 127-96 */
3323 #define QM_REG_VOQQMASK_3_MSB_EXT_A                              0x16e540
3324 /* [RW 32] The physical queue number associated with each VOQ; queues 31-0 */
3325 #define QM_REG_VOQQMASK_4_LSB                                    0x168260
3326 /* [RW 32] The physical queue number associated with each VOQ; queues 95-64 */
3327 #define QM_REG_VOQQMASK_4_LSB_EXT_A                              0x16e544
3328 /* [RW 32] The physical queue number associated with each VOQ; queues 63-32 */
3329 #define QM_REG_VOQQMASK_4_MSB                                    0x168264
3330 /* [RW 32] The physical queue number associated with each VOQ; queues 127-96 */
3331 #define QM_REG_VOQQMASK_4_MSB_EXT_A                              0x16e548
3332 /* [RW 32] The physical queue number associated with each VOQ; queues 31-0 */
3333 #define QM_REG_VOQQMASK_5_LSB                                    0x168268
3334 /* [RW 32] The physical queue number associated with each VOQ; queues 95-64 */
3335 #define QM_REG_VOQQMASK_5_LSB_EXT_A                              0x16e54c
3336 /* [RW 32] The physical queue number associated with each VOQ; queues 63-32 */
3337 #define QM_REG_VOQQMASK_5_MSB                                    0x16826c
3338 /* [RW 32] The physical queue number associated with each VOQ; queues 127-96 */
3339 #define QM_REG_VOQQMASK_5_MSB_EXT_A                              0x16e550
3340 /* [RW 32] The physical queue number associated with each VOQ; queues 31-0 */
3341 #define QM_REG_VOQQMASK_6_LSB                                    0x168270
3342 /* [RW 32] The physical queue number associated with each VOQ; queues 95-64 */
3343 #define QM_REG_VOQQMASK_6_LSB_EXT_A                              0x16e554
3344 /* [RW 32] The physical queue number associated with each VOQ; queues 63-32 */
3345 #define QM_REG_VOQQMASK_6_MSB                                    0x168274
3346 /* [RW 32] The physical queue number associated with each VOQ; queues 127-96 */
3347 #define QM_REG_VOQQMASK_6_MSB_EXT_A                              0x16e558
3348 /* [RW 32] The physical queue number associated with each VOQ; queues 31-0 */
3349 #define QM_REG_VOQQMASK_7_LSB                                    0x168278
3350 /* [RW 32] The physical queue number associated with each VOQ; queues 95-64 */
3351 #define QM_REG_VOQQMASK_7_LSB_EXT_A                              0x16e55c
3352 /* [RW 32] The physical queue number associated with each VOQ; queues 63-32 */
3353 #define QM_REG_VOQQMASK_7_MSB                                    0x16827c
3354 /* [RW 32] The physical queue number associated with each VOQ; queues 127-96 */
3355 #define QM_REG_VOQQMASK_7_MSB_EXT_A                              0x16e560
3356 /* [RW 32] The physical queue number associated with each VOQ; queues 31-0 */
3357 #define QM_REG_VOQQMASK_8_LSB                                    0x168280
3358 /* [RW 32] The physical queue number associated with each VOQ; queues 95-64 */
3359 #define QM_REG_VOQQMASK_8_LSB_EXT_A                              0x16e564
3360 /* [RW 32] The physical queue number associated with each VOQ; queues 63-32 */
3361 #define QM_REG_VOQQMASK_8_MSB                                    0x168284
3362 /* [RW 32] The physical queue number associated with each VOQ; queues 127-96 */
3363 #define QM_REG_VOQQMASK_8_MSB_EXT_A                              0x16e568
3364 /* [RW 32] The physical queue number associated with each VOQ; queues 31-0 */
3365 #define QM_REG_VOQQMASK_9_LSB                                    0x168288
3366 /* [RW 32] The physical queue number associated with each VOQ; queues 95-64 */
3367 #define QM_REG_VOQQMASK_9_LSB_EXT_A                              0x16e56c
3368 /* [RW 32] The physical queue number associated with each VOQ; queues 127-96 */
3369 #define QM_REG_VOQQMASK_9_MSB_EXT_A                              0x16e570
3370 /* [RW 32] Wrr weights */
3371 #define QM_REG_WRRWEIGHTS_0                                      0x16880c
3372 #define QM_REG_WRRWEIGHTS_1                                      0x168810
3373 #define QM_REG_WRRWEIGHTS_10                                     0x168814
3374 #define QM_REG_WRRWEIGHTS_11                                     0x168818
3375 #define QM_REG_WRRWEIGHTS_12                                     0x16881c
3376 #define QM_REG_WRRWEIGHTS_13                                     0x168820
3377 #define QM_REG_WRRWEIGHTS_14                                     0x168824
3378 #define QM_REG_WRRWEIGHTS_15                                     0x168828
3379 #define QM_REG_WRRWEIGHTS_16                                     0x16e000
3380 #define QM_REG_WRRWEIGHTS_17                                     0x16e004
3381 #define QM_REG_WRRWEIGHTS_18                                     0x16e008
3382 #define QM_REG_WRRWEIGHTS_19                                     0x16e00c
3383 #define QM_REG_WRRWEIGHTS_2                                      0x16882c
3384 #define QM_REG_WRRWEIGHTS_20                                     0x16e010
3385 #define QM_REG_WRRWEIGHTS_21                                     0x16e014
3386 #define QM_REG_WRRWEIGHTS_22                                     0x16e018
3387 #define QM_REG_WRRWEIGHTS_23                                     0x16e01c
3388 #define QM_REG_WRRWEIGHTS_24                                     0x16e020
3389 #define QM_REG_WRRWEIGHTS_25                                     0x16e024
3390 #define QM_REG_WRRWEIGHTS_26                                     0x16e028
3391 #define QM_REG_WRRWEIGHTS_27                                     0x16e02c
3392 #define QM_REG_WRRWEIGHTS_28                                     0x16e030
3393 #define QM_REG_WRRWEIGHTS_29                                     0x16e034
3394 #define QM_REG_WRRWEIGHTS_3                                      0x168830
3395 #define QM_REG_WRRWEIGHTS_30                                     0x16e038
3396 #define QM_REG_WRRWEIGHTS_31                                     0x16e03c
3397 #define QM_REG_WRRWEIGHTS_4                                      0x168834
3398 #define QM_REG_WRRWEIGHTS_5                                      0x168838
3399 #define QM_REG_WRRWEIGHTS_6                                      0x16883c
3400 #define QM_REG_WRRWEIGHTS_7                                      0x168840
3401 #define QM_REG_WRRWEIGHTS_8                                      0x168844
3402 #define QM_REG_WRRWEIGHTS_9                                      0x168848
3403 /* [R 6] Keep the fill level of the fifo from write client 1 */
3404 #define QM_REG_XQM_WRC_FIFOLVL                                   0x168000
3405 #define SRC_REG_COUNTFREE0                                       0x40500
3406 /* [RW 1] If clr the searcher is compatible to E1 A0 - support only two
3407    ports. If set the searcher support 8 functions. */
3408 #define SRC_REG_E1HMF_ENABLE                                     0x404cc
3409 #define SRC_REG_FIRSTFREE0                                       0x40510
3410 #define SRC_REG_KEYRSS0_0                                        0x40408
3411 #define SRC_REG_KEYRSS0_7                                        0x40424
3412 #define SRC_REG_KEYRSS1_9                                        0x40454
3413 #define SRC_REG_KEYSEARCH_0                                      0x40458
3414 #define SRC_REG_KEYSEARCH_1                                      0x4045c
3415 #define SRC_REG_KEYSEARCH_2                                      0x40460
3416 #define SRC_REG_KEYSEARCH_3                                      0x40464
3417 #define SRC_REG_KEYSEARCH_4                                      0x40468
3418 #define SRC_REG_KEYSEARCH_5                                      0x4046c
3419 #define SRC_REG_KEYSEARCH_6                                      0x40470
3420 #define SRC_REG_KEYSEARCH_7                                      0x40474
3421 #define SRC_REG_KEYSEARCH_8                                      0x40478
3422 #define SRC_REG_KEYSEARCH_9                                      0x4047c
3423 #define SRC_REG_LASTFREE0                                        0x40530
3424 #define SRC_REG_NUMBER_HASH_BITS0                                0x40400
3425 /* [RW 1] Reset internal state machines. */
3426 #define SRC_REG_SOFT_RST                                         0x4049c
3427 /* [R 3] Interrupt register #0 read */
3428 #define SRC_REG_SRC_INT_STS                                      0x404ac
3429 /* [RW 3] Parity mask register #0 read/write */
3430 #define SRC_REG_SRC_PRTY_MASK                                    0x404c8
3431 /* [R 3] Parity register #0 read */
3432 #define SRC_REG_SRC_PRTY_STS                                     0x404bc
3433 /* [R 4] Used to read the value of the XX protection CAM occupancy counter. */
3434 #define TCM_REG_CAM_OCCUP                                        0x5017c
3435 /* [RW 1] CDU AG read Interface enable. If 0 - the request input is
3436    disregarded; valid output is deasserted; all other signals are treated as
3437    usual; if 1 - normal activity. */
3438 #define TCM_REG_CDU_AG_RD_IFEN                                   0x50034
3439 /* [RW 1] CDU AG write Interface enable. If 0 - the request and valid input
3440    are disregarded; all other signals are treated as usual; if 1 - normal
3441    activity. */
3442 #define TCM_REG_CDU_AG_WR_IFEN                                   0x50030
3443 /* [RW 1] CDU STORM read Interface enable. If 0 - the request input is
3444    disregarded; valid output is deasserted; all other signals are treated as
3445    usual; if 1 - normal activity. */
3446 #define TCM_REG_CDU_SM_RD_IFEN                                   0x5003c
3447 /* [RW 1] CDU STORM write Interface enable. If 0 - the request and valid
3448    input is disregarded; all other signals are treated as usual; if 1 -
3449    normal activity. */
3450 #define TCM_REG_CDU_SM_WR_IFEN                                   0x50038
3451 /* [RW 4] CFC output initial credit. Max credit available - 15.Write writes
3452    the initial credit value; read returns the current value of the credit
3453    counter. Must be initialized to 1 at start-up. */
3454 #define TCM_REG_CFC_INIT_CRD                                     0x50204
3455 /* [RW 3] The weight of the CP input in the WRR mechanism. 0 stands for
3456    weight 8 (the most prioritised); 1 stands for weight 1(least
3457    prioritised); 2 stands for weight 2; tc. */
3458 #define TCM_REG_CP_WEIGHT                                        0x500c0
3459 /* [RW 1] Input csem Interface enable. If 0 - the valid input is
3460    disregarded; acknowledge output is deasserted; all other signals are
3461    treated as usual; if 1 - normal activity. */
3462 #define TCM_REG_CSEM_IFEN                                        0x5002c
3463 /* [RC 1] Message length mismatch (relative to last indication) at the In#9
3464    interface. */
3465 #define TCM_REG_CSEM_LENGTH_MIS                                  0x50174
3466 /* [RW 3] The weight of the input csem in the WRR mechanism. 0 stands for
3467    weight 8 (the most prioritised); 1 stands for weight 1(least
3468    prioritised); 2 stands for weight 2; tc. */
3469 #define TCM_REG_CSEM_WEIGHT                                      0x500bc
3470 /* [RW 8] The Event ID in case of ErrorFlg is set in the input message. */
3471 #define TCM_REG_ERR_EVNT_ID                                      0x500a0
3472 /* [RW 28] The CM erroneous header for QM and Timers formatting. */
3473 #define TCM_REG_ERR_TCM_HDR                                      0x5009c
3474 /* [RW 8] The Event ID for Timers expiration. */
3475 #define TCM_REG_EXPR_EVNT_ID                                     0x500a4
3476 /* [RW 8] FIC0 output initial credit. Max credit available - 255.Write
3477    writes the initial credit value; read returns the current value of the
3478    credit counter. Must be initialized to 64 at start-up. */
3479 #define TCM_REG_FIC0_INIT_CRD                                    0x5020c
3480 /* [RW 8] FIC1 output initial credit. Max credit available - 255.Write
3481    writes the initial credit value; read returns the current value of the
3482    credit counter. Must be initialized to 64 at start-up. */
3483 #define TCM_REG_FIC1_INIT_CRD                                    0x50210
3484 /* [RW 1] Arbitration between Input Arbiter groups: 0 - fair Round-Robin; 1
3485    - strict priority defined by ~tcm_registers_gr_ag_pr.gr_ag_pr;
3486    ~tcm_registers_gr_ld0_pr.gr_ld0_pr and
3487    ~tcm_registers_gr_ld1_pr.gr_ld1_pr. */
3488 #define TCM_REG_GR_ARB_TYPE                                      0x50114
3489 /* [RW 2] Load (FIC0) channel group priority. The lowest priority is 0; the
3490    highest priority is 3. It is supposed that the Store channel is the
3491    compliment of the other 3 groups. */
3492 #define TCM_REG_GR_LD0_PR                                        0x5011c
3493 /* [RW 2] Load (FIC1) channel group priority. The lowest priority is 0; the
3494    highest priority is 3. It is supposed that the Store channel is the
3495    compliment of the other 3 groups. */
3496 #define TCM_REG_GR_LD1_PR                                        0x50120
3497 /* [RW 4] The number of double REG-pairs; loaded from the STORM context and
3498    sent to STORM; for a specific connection type. The double REG-pairs are
3499    used to align to STORM context row size of 128 bits. The offset of these
3500    data in the STORM context is always 0. Index _i stands for the connection
3501    type (one of 16). */
3502 #define TCM_REG_N_SM_CTX_LD_0                                    0x50050
3503 #define TCM_REG_N_SM_CTX_LD_1                                    0x50054
3504 #define TCM_REG_N_SM_CTX_LD_2                                    0x50058
3505 #define TCM_REG_N_SM_CTX_LD_3                                    0x5005c
3506 #define TCM_REG_N_SM_CTX_LD_4                                    0x50060
3507 #define TCM_REG_N_SM_CTX_LD_5                                    0x50064
3508 /* [RW 1] Input pbf Interface enable. If 0 - the valid input is disregarded;
3509    acknowledge output is deasserted; all other signals are treated as usual;
3510    if 1 - normal activity. */
3511 #define TCM_REG_PBF_IFEN                                         0x50024
3512 /* [RC 1] Message length mismatch (relative to last indication) at the In#7
3513    interface. */
3514 #define TCM_REG_PBF_LENGTH_MIS                                   0x5016c
3515 /* [RW 3] The weight of the input pbf in the WRR mechanism. 0 stands for
3516    weight 8 (the most prioritised); 1 stands for weight 1(least
3517    prioritised); 2 stands for weight 2; tc. */
3518 #define TCM_REG_PBF_WEIGHT                                       0x500b4
3519 #define TCM_REG_PHYS_QNUM0_0                                     0x500e0
3520 #define TCM_REG_PHYS_QNUM0_1                                     0x500e4
3521 #define TCM_REG_PHYS_QNUM1_0                                     0x500e8
3522 #define TCM_REG_PHYS_QNUM1_1                                     0x500ec
3523 #define TCM_REG_PHYS_QNUM2_0                                     0x500f0
3524 #define TCM_REG_PHYS_QNUM2_1                                     0x500f4
3525 #define TCM_REG_PHYS_QNUM3_0                                     0x500f8
3526 #define TCM_REG_PHYS_QNUM3_1                                     0x500fc
3527 /* [RW 1] Input prs Interface enable. If 0 - the valid input is disregarded;
3528    acknowledge output is deasserted; all other signals are treated as usual;
3529    if 1 - normal activity. */
3530 #define TCM_REG_PRS_IFEN                                         0x50020
3531 /* [RC 1] Message length mismatch (relative to last indication) at the In#6
3532    interface. */
3533 #define TCM_REG_PRS_LENGTH_MIS                                   0x50168
3534 /* [RW 3] The weight of the input prs in the WRR mechanism. 0 stands for
3535    weight 8 (the most prioritised); 1 stands for weight 1(least
3536    prioritised); 2 stands for weight 2; tc. */
3537 #define TCM_REG_PRS_WEIGHT                                       0x500b0
3538 /* [RW 8] The Event ID for Timers formatting in case of stop done. */
3539 #define TCM_REG_STOP_EVNT_ID                                     0x500a8
3540 /* [RC 1] Message length mismatch (relative to last indication) at the STORM
3541    interface. */
3542 #define TCM_REG_STORM_LENGTH_MIS                                 0x50160
3543 /* [RW 1] STORM - CM Interface enable. If 0 - the valid input is
3544    disregarded; acknowledge output is deasserted; all other signals are
3545    treated as usual; if 1 - normal activity. */
3546 #define TCM_REG_STORM_TCM_IFEN                                   0x50010
3547 /* [RW 3] The weight of the STORM input in the WRR mechanism. 0 stands for
3548    weight 8 (the most prioritised); 1 stands for weight 1(least
3549    prioritised); 2 stands for weight 2; tc. */
3550 #define TCM_REG_STORM_WEIGHT                                     0x500ac
3551 /* [RW 1] CM - CFC Interface enable. If 0 - the valid input is disregarded;
3552    acknowledge output is deasserted; all other signals are treated as usual;
3553    if 1 - normal activity. */
3554 #define TCM_REG_TCM_CFC_IFEN                                     0x50040
3555 /* [RW 11] Interrupt mask register #0 read/write */
3556 #define TCM_REG_TCM_INT_MASK                                     0x501dc
3557 /* [R 11] Interrupt register #0 read */
3558 #define TCM_REG_TCM_INT_STS                                      0x501d0
3559 /* [R 27] Parity register #0 read */
3560 #define TCM_REG_TCM_PRTY_STS                                     0x501e0
3561 /* [RW 3] The size of AG context region 0 in REG-pairs. Designates the MS
3562    REG-pair number (e.g. if region 0 is 6 REG-pairs; the value should be 5).
3563    Is used to determine the number of the AG context REG-pairs written back;
3564    when the input message Reg1WbFlg isn't set. */
3565 #define TCM_REG_TCM_REG0_SZ                                      0x500d8
3566 /* [RW 1] CM - STORM 0 Interface enable. If 0 - the acknowledge input is
3567    disregarded; valid is deasserted; all other signals are treated as usual;
3568    if 1 - normal activity. */
3569 #define TCM_REG_TCM_STORM0_IFEN                                  0x50004
3570 /* [RW 1] CM - STORM 1 Interface enable. If 0 - the acknowledge input is
3571    disregarded; valid is deasserted; all other signals are treated as usual;
3572    if 1 - normal activity. */
3573 #define TCM_REG_TCM_STORM1_IFEN                                  0x50008
3574 /* [RW 1] CM - QM Interface enable. If 0 - the acknowledge input is
3575    disregarded; valid is deasserted; all other signals are treated as usual;
3576    if 1 - normal activity. */
3577 #define TCM_REG_TCM_TQM_IFEN                                     0x5000c
3578 /* [RW 1] If set the Q index; received from the QM is inserted to event ID. */
3579 #define TCM_REG_TCM_TQM_USE_Q                                    0x500d4
3580 /* [RW 28] The CM header for Timers expiration command. */
3581 #define TCM_REG_TM_TCM_HDR                                       0x50098
3582 /* [RW 1] Timers - CM Interface enable. If 0 - the valid input is
3583    disregarded; acknowledge output is deasserted; all other signals are
3584    treated as usual; if 1 - normal activity. */
3585 #define TCM_REG_TM_TCM_IFEN                                      0x5001c
3586 /* [RW 3] The weight of the Timers input in the WRR mechanism. 0 stands for
3587    weight 8 (the most prioritised); 1 stands for weight 1(least
3588    prioritised); 2 stands for weight 2; tc. */
3589 #define TCM_REG_TM_WEIGHT                                        0x500d0
3590 /* [RW 6] QM output initial credit. Max credit available - 32.Write writes
3591    the initial credit value; read returns the current value of the credit
3592    counter. Must be initialized to 32 at start-up. */
3593 #define TCM_REG_TQM_INIT_CRD                                     0x5021c
3594 /* [RW 3] The weight of the QM (primary) input in the WRR mechanism. 0
3595    stands for weight 8 (the most prioritised); 1 stands for weight 1(least
3596    prioritised); 2 stands for weight 2; tc. */
3597 #define TCM_REG_TQM_P_WEIGHT                                     0x500c8
3598 /* [RW 3] The weight of the QM (secondary) input in the WRR mechanism. 0
3599    stands for weight 8 (the most prioritised); 1 stands for weight 1(least
3600    prioritised); 2 stands for weight 2; tc. */
3601 #define TCM_REG_TQM_S_WEIGHT                                     0x500cc
3602 /* [RW 28] The CM header value for QM request (primary). */
3603 #define TCM_REG_TQM_TCM_HDR_P                                    0x50090
3604 /* [RW 28] The CM header value for QM request (secondary). */
3605 #define TCM_REG_TQM_TCM_HDR_S                                    0x50094
3606 /* [RW 1] QM - CM Interface enable. If 0 - the valid input is disregarded;
3607    acknowledge output is deasserted; all other signals are treated as usual;
3608    if 1 - normal activity. */
3609 #define TCM_REG_TQM_TCM_IFEN                                     0x50014
3610 /* [RW 1] Input SDM Interface enable. If 0 - the valid input is disregarded;
3611    acknowledge output is deasserted; all other signals are treated as usual;
3612    if 1 - normal activity. */
3613 #define TCM_REG_TSDM_IFEN                                        0x50018
3614 /* [RC 1] Message length mismatch (relative to last indication) at the SDM
3615    interface. */
3616 #define TCM_REG_TSDM_LENGTH_MIS                                  0x50164
3617 /* [RW 3] The weight of the SDM input in the WRR mechanism. 0 stands for
3618    weight 8 (the most prioritised); 1 stands for weight 1(least
3619    prioritised); 2 stands for weight 2; tc. */
3620 #define TCM_REG_TSDM_WEIGHT                                      0x500c4
3621 /* [RW 1] Input usem Interface enable. If 0 - the valid input is
3622    disregarded; acknowledge output is deasserted; all other signals are
3623    treated as usual; if 1 - normal activity. */
3624 #define TCM_REG_USEM_IFEN                                        0x50028
3625 /* [RC 1] Message length mismatch (relative to last indication) at the In#8
3626    interface. */
3627 #define TCM_REG_USEM_LENGTH_MIS                                  0x50170
3628 /* [RW 3] The weight of the input usem in the WRR mechanism. 0 stands for
3629    weight 8 (the most prioritised); 1 stands for weight 1(least
3630    prioritised); 2 stands for weight 2; tc. */
3631 #define TCM_REG_USEM_WEIGHT                                      0x500b8
3632 /* [RW 21] Indirect access to the descriptor table of the XX protection
3633    mechanism. The fields are: [5:0] - length of the message; 15:6] - message
3634    pointer; 20:16] - next pointer. */
3635 #define TCM_REG_XX_DESCR_TABLE                                   0x50280
3636 #define TCM_REG_XX_DESCR_TABLE_SIZE                              32
3637 /* [R 6] Use to read the value of XX protection Free counter. */
3638 #define TCM_REG_XX_FREE                                          0x50178
3639 /* [RW 6] Initial value for the credit counter; responsible for fulfilling
3640    of the Input Stage XX protection buffer by the XX protection pending
3641    messages. Max credit available - 127.Write writes the initial credit
3642    value; read returns the current value of the credit counter. Must be
3643    initialized to 19 at start-up. */
3644 #define TCM_REG_XX_INIT_CRD                                      0x50220
3645 /* [RW 6] Maximum link list size (messages locked) per connection in the XX
3646    protection. */
3647 #define TCM_REG_XX_MAX_LL_SZ                                     0x50044
3648 /* [RW 6] The maximum number of pending messages; which may be stored in XX
3649    protection. ~tcm_registers_xx_free.xx_free is read on read. */
3650 #define TCM_REG_XX_MSG_NUM                                       0x50224
3651 /* [RW 8] The Event ID; sent to the STORM in case of XX overflow. */
3652 #define TCM_REG_XX_OVFL_EVNT_ID                                  0x50048
3653 /* [RW 16] Indirect access to the XX table of the XX protection mechanism.
3654    The fields are:[4:0] - tail pointer; [10:5] - Link List size; 15:11] -
3655    header pointer. */
3656 #define TCM_REG_XX_TABLE                                         0x50240
3657 /* [RW 4] Load value for cfc ac credit cnt. */
3658 #define TM_REG_CFC_AC_CRDCNT_VAL                                 0x164208
3659 /* [RW 4] Load value for cfc cld credit cnt. */
3660 #define TM_REG_CFC_CLD_CRDCNT_VAL                                0x164210
3661 /* [RW 8] Client0 context region. */
3662 #define TM_REG_CL0_CONT_REGION                                   0x164030
3663 /* [RW 8] Client1 context region. */
3664 #define TM_REG_CL1_CONT_REGION                                   0x164034
3665 /* [RW 8] Client2 context region. */
3666 #define TM_REG_CL2_CONT_REGION                                   0x164038
3667 /* [RW 2] Client in High priority client number. */
3668 #define TM_REG_CLIN_PRIOR0_CLIENT                                0x164024
3669 /* [RW 4] Load value for clout0 cred cnt. */
3670 #define TM_REG_CLOUT_CRDCNT0_VAL                                 0x164220
3671 /* [RW 4] Load value for clout1 cred cnt. */
3672 #define TM_REG_CLOUT_CRDCNT1_VAL                                 0x164228
3673 /* [RW 4] Load value for clout2 cred cnt. */
3674 #define TM_REG_CLOUT_CRDCNT2_VAL                                 0x164230
3675 /* [RW 1] Enable client0 input. */
3676 #define TM_REG_EN_CL0_INPUT                                      0x164008
3677 /* [RW 1] Enable client1 input. */
3678 #define TM_REG_EN_CL1_INPUT                                      0x16400c
3679 /* [RW 1] Enable client2 input. */
3680 #define TM_REG_EN_CL2_INPUT                                      0x164010
3681 #define TM_REG_EN_LINEAR0_TIMER                                  0x164014
3682 /* [RW 1] Enable real time counter. */
3683 #define TM_REG_EN_REAL_TIME_CNT                                  0x1640d8
3684 /* [RW 1] Enable for Timers state machines. */
3685 #define TM_REG_EN_TIMERS                                         0x164000
3686 /* [RW 4] Load value for expiration credit cnt. CFC max number of
3687    outstanding load requests for timers (expiration) context loading. */
3688 #define TM_REG_EXP_CRDCNT_VAL                                    0x164238
3689 /* [RW 32] Linear0 logic address. */
3690 #define TM_REG_LIN0_LOGIC_ADDR                                   0x164240
3691 /* [RW 18] Linear0 Max active cid (in banks of 32 entries). */
3692 #define TM_REG_LIN0_MAX_ACTIVE_CID                               0x164048
3693 /* [WB 64] Linear0 phy address. */
3694 #define TM_REG_LIN0_PHY_ADDR                                     0x164270
3695 /* [RW 1] Linear0 physical address valid. */
3696 #define TM_REG_LIN0_PHY_ADDR_VALID                               0x164248
3697 #define TM_REG_LIN0_SCAN_ON                                      0x1640d0
3698 /* [RW 24] Linear0 array scan timeout. */
3699 #define TM_REG_LIN0_SCAN_TIME                                    0x16403c
3700 /* [RW 32] Linear1 logic address. */
3701 #define TM_REG_LIN1_LOGIC_ADDR                                   0x164250
3702 /* [WB 64] Linear1 phy address. */
3703 #define TM_REG_LIN1_PHY_ADDR                                     0x164280
3704 /* [RW 1] Linear1 physical address valid. */
3705 #define TM_REG_LIN1_PHY_ADDR_VALID                               0x164258
3706 /* [RW 6] Linear timer set_clear fifo threshold. */
3707 #define TM_REG_LIN_SETCLR_FIFO_ALFULL_THR                        0x164070
3708 /* [RW 2] Load value for pci arbiter credit cnt. */
3709 #define TM_REG_PCIARB_CRDCNT_VAL                                 0x164260
3710 /* [RW 20] The amount of hardware cycles for each timer tick. */
3711 #define TM_REG_TIMER_TICK_SIZE                                   0x16401c
3712 /* [RW 8] Timers Context region. */
3713 #define TM_REG_TM_CONTEXT_REGION                                 0x164044
3714 /* [RW 1] Interrupt mask register #0 read/write */
3715 #define TM_REG_TM_INT_MASK                                       0x1640fc
3716 /* [R 1] Interrupt register #0 read */
3717 #define TM_REG_TM_INT_STS                                        0x1640f0
3718 /* [RW 8] The event id for aggregated interrupt 0 */
3719 #define TSDM_REG_AGG_INT_EVENT_0                                 0x42038
3720 #define TSDM_REG_AGG_INT_EVENT_1                                 0x4203c
3721 #define TSDM_REG_AGG_INT_EVENT_2                                 0x42040
3722 #define TSDM_REG_AGG_INT_EVENT_3                                 0x42044
3723 #define TSDM_REG_AGG_INT_EVENT_4                                 0x42048
3724 /* [RW 1] The T bit for aggregated interrupt 0 */
3725 #define TSDM_REG_AGG_INT_T_0                                     0x420b8
3726 #define TSDM_REG_AGG_INT_T_1                                     0x420bc
3727 /* [RW 13] The start address in the internal RAM for the cfc_rsp lcid */
3728 #define TSDM_REG_CFC_RSP_START_ADDR                              0x42008
3729 /* [RW 16] The maximum value of the competion counter #0 */
3730 #define TSDM_REG_CMP_COUNTER_MAX0                                0x4201c
3731 /* [RW 16] The maximum value of the competion counter #1 */
3732 #define TSDM_REG_CMP_COUNTER_MAX1                                0x42020
3733 /* [RW 16] The maximum value of the competion counter #2 */
3734 #define TSDM_REG_CMP_COUNTER_MAX2                                0x42024
3735 /* [RW 16] The maximum value of the competion counter #3 */
3736 #define TSDM_REG_CMP_COUNTER_MAX3                                0x42028
3737 /* [RW 13] The start address in the internal RAM for the completion
3738    counters. */
3739 #define TSDM_REG_CMP_COUNTER_START_ADDR                          0x4200c
3740 #define TSDM_REG_ENABLE_IN1                                      0x42238
3741 #define TSDM_REG_ENABLE_IN2                                      0x4223c
3742 #define TSDM_REG_ENABLE_OUT1                                     0x42240
3743 #define TSDM_REG_ENABLE_OUT2                                     0x42244
3744 /* [RW 4] The initial number of messages that can be sent to the pxp control
3745    interface without receiving any ACK. */
3746 #define TSDM_REG_INIT_CREDIT_PXP_CTRL                            0x424bc
3747 /* [ST 32] The number of ACK after placement messages received */
3748 #define TSDM_REG_NUM_OF_ACK_AFTER_PLACE                          0x4227c
3749 /* [ST 32] The number of packet end messages received from the parser */
3750 #define TSDM_REG_NUM_OF_PKT_END_MSG                              0x42274
3751 /* [ST 32] The number of requests received from the pxp async if */
3752 #define TSDM_REG_NUM_OF_PXP_ASYNC_REQ                            0x42278
3753 /* [ST 32] The number of commands received in queue 0 */
3754 #define TSDM_REG_NUM_OF_Q0_CMD                                   0x42248
3755 /* [ST 32] The number of commands received in queue 10 */
3756 #define TSDM_REG_NUM_OF_Q10_CMD                                  0x4226c
3757 /* [ST 32] The number of commands received in queue 11 */
3758 #define TSDM_REG_NUM_OF_Q11_CMD                                  0x42270
3759 /* [ST 32] The number of commands received in queue 1 */
3760 #define TSDM_REG_NUM_OF_Q1_CMD                                   0x4224c
3761 /* [ST 32] The number of commands received in queue 3 */
3762 #define TSDM_REG_NUM_OF_Q3_CMD                                   0x42250
3763 /* [ST 32] The number of commands received in queue 4 */
3764 #define TSDM_REG_NUM_OF_Q4_CMD                                   0x42254
3765 /* [ST 32] The number of commands received in queue 5 */
3766 #define TSDM_REG_NUM_OF_Q5_CMD                                   0x42258
3767 /* [ST 32] The number of commands received in queue 6 */
3768 #define TSDM_REG_NUM_OF_Q6_CMD                                   0x4225c
3769 /* [ST 32] The number of commands received in queue 7 */
3770 #define TSDM_REG_NUM_OF_Q7_CMD                                   0x42260
3771 /* [ST 32] The number of commands received in queue 8 */
3772 #define TSDM_REG_NUM_OF_Q8_CMD                                   0x42264
3773 /* [ST 32] The number of commands received in queue 9 */
3774 #define TSDM_REG_NUM_OF_Q9_CMD                                   0x42268
3775 /* [RW 13] The start address in the internal RAM for the packet end message */
3776 #define TSDM_REG_PCK_END_MSG_START_ADDR                          0x42014
3777 /* [RW 13] The start address in the internal RAM for queue counters */
3778 #define TSDM_REG_Q_COUNTER_START_ADDR                            0x42010
3779 /* [R 1] pxp_ctrl rd_data fifo empty in sdm_dma_rsp block */
3780 #define TSDM_REG_RSP_PXP_CTRL_RDATA_EMPTY                        0x42548
3781 /* [R 1] parser fifo empty in sdm_sync block */
3782 #define TSDM_REG_SYNC_PARSER_EMPTY                               0x42550
3783 /* [R 1] parser serial fifo empty in sdm_sync block */
3784 #define TSDM_REG_SYNC_SYNC_EMPTY                                 0x42558
3785 /* [RW 32] Tick for timer counter. Applicable only when
3786    ~tsdm_registers_timer_tick_enable.timer_tick_enable =1 */
3787 #define TSDM_REG_TIMER_TICK                                      0x42000
3788 /* [RW 32] Interrupt mask register #0 read/write */
3789 #define TSDM_REG_TSDM_INT_MASK_0                                 0x4229c
3790 #define TSDM_REG_TSDM_INT_MASK_1                                 0x422ac
3791 /* [R 32] Interrupt register #0 read */
3792 #define TSDM_REG_TSDM_INT_STS_0                                  0x42290
3793 #define TSDM_REG_TSDM_INT_STS_1                                  0x422a0
3794 /* [RW 11] Parity mask register #0 read/write */
3795 #define TSDM_REG_TSDM_PRTY_MASK                                  0x422bc
3796 /* [R 11] Parity register #0 read */
3797 #define TSDM_REG_TSDM_PRTY_STS                                   0x422b0
3798 /* [RW 5] The number of time_slots in the arbitration cycle */
3799 #define TSEM_REG_ARB_CYCLE_SIZE                                  0x180034
3800 /* [RW 3] The source that is associated with arbitration element 0. Source
3801    decoding is: 0- foc0; 1-fic1; 2-sleeping thread with priority 0; 3-
3802    sleeping thread with priority 1; 4- sleeping thread with priority 2 */
3803 #define TSEM_REG_ARB_ELEMENT0                                    0x180020
3804 /* [RW 3] The source that is associated with arbitration element 1. Source
3805    decoding is: 0- foc0; 1-fic1; 2-sleeping thread with priority 0; 3-
3806    sleeping thread with priority 1; 4- sleeping thread with priority 2.
3807    Could not be equal to register ~tsem_registers_arb_element0.arb_element0 */
3808 #define TSEM_REG_ARB_ELEMENT1                                    0x180024
3809 /* [RW 3] The source that is associated with arbitration element 2. Source
3810    decoding is: 0- foc0; 1-fic1; 2-sleeping thread with priority 0; 3-
3811    sleeping thread with priority 1; 4- sleeping thread with priority 2.
3812    Could not be equal to register ~tsem_registers_arb_element0.arb_element0
3813    and ~tsem_registers_arb_element1.arb_element1 */
3814 #define TSEM_REG_ARB_ELEMENT2                                    0x180028
3815 /* [RW 3] The source that is associated with arbitration element 3. Source
3816    decoding is: 0- foc0; 1-fic1; 2-sleeping thread with priority 0; 3-
3817    sleeping thread with priority 1; 4- sleeping thread with priority 2.Could
3818    not be equal to register ~tsem_registers_arb_element0.arb_element0 and
3819    ~tsem_registers_arb_element1.arb_element1 and
3820    ~tsem_registers_arb_element2.arb_element2 */
3821 #define TSEM_REG_ARB_ELEMENT3                                    0x18002c
3822 /* [RW 3] The source that is associated with arbitration element 4. Source
3823    decoding is: 0- foc0; 1-fic1; 2-sleeping thread with priority 0; 3-
3824    sleeping thread with priority 1; 4- sleeping thread with priority 2.
3825    Could not be equal to register ~tsem_registers_arb_element0.arb_element0
3826    and ~tsem_registers_arb_element1.arb_element1 and
3827    ~tsem_registers_arb_element2.arb_element2 and
3828    ~tsem_registers_arb_element3.arb_element3 */
3829 #define TSEM_REG_ARB_ELEMENT4                                    0x180030
3830 #define TSEM_REG_ENABLE_IN                                       0x1800a4
3831 #define TSEM_REG_ENABLE_OUT                                      0x1800a8
3832 /* [RW 32] This address space contains all registers and memories that are
3833    placed in SEM_FAST block. The SEM_FAST registers are described in
3834    appendix B. In order to access the sem_fast registers the base address
3835    ~fast_memory.fast_memory should be added to eachsem_fast register offset. */
3836 #define TSEM_REG_FAST_MEMORY                                     0x1a0000
3837 /* [RW 1] Disables input messages from FIC0 May be updated during run_time
3838    by the microcode */
3839 #define TSEM_REG_FIC0_DISABLE                                    0x180224
3840 /* [RW 1] Disables input messages from FIC1 May be updated during run_time
3841    by the microcode */
3842 #define TSEM_REG_FIC1_DISABLE                                    0x180234
3843 /* [RW 15] Interrupt table Read and write access to it is not possible in
3844    the middle of the work */
3845 #define TSEM_REG_INT_TABLE                                       0x180400
3846 /* [ST 24] Statistics register. The number of messages that entered through
3847    FIC0 */
3848 #define TSEM_REG_MSG_NUM_FIC0                                    0x180000
3849 /* [ST 24] Statistics register. The number of messages that entered through
3850    FIC1 */
3851 #define TSEM_REG_MSG_NUM_FIC1                                    0x180004
3852 /* [ST 24] Statistics register. The number of messages that were sent to
3853    FOC0 */
3854 #define TSEM_REG_MSG_NUM_FOC0                                    0x180008
3855 /* [ST 24] Statistics register. The number of messages that were sent to
3856    FOC1 */
3857 #define TSEM_REG_MSG_NUM_FOC1                                    0x18000c
3858 /* [ST 24] Statistics register. The number of messages that were sent to
3859    FOC2 */
3860 #define TSEM_REG_MSG_NUM_FOC2                                    0x180010
3861 /* [ST 24] Statistics register. The number of messages that were sent to
3862    FOC3 */
3863 #define TSEM_REG_MSG_NUM_FOC3                                    0x180014
3864 /* [RW 1] Disables input messages from the passive buffer May be updated
3865    during run_time by the microcode */
3866 #define TSEM_REG_PAS_DISABLE                                     0x18024c
3867 /* [WB 128] Debug only. Passive buffer memory */
3868 #define TSEM_REG_PASSIVE_BUFFER                                  0x181000
3869 /* [WB 46] pram memory. B45 is parity; b[44:0] - data. */
3870 #define TSEM_REG_PRAM                                            0x1c0000
3871 /* [R 8] Valid sleeping threads indication have bit per thread */
3872 #define TSEM_REG_SLEEP_THREADS_VALID                             0x18026c
3873 /* [R 1] EXT_STORE FIFO is empty in sem_slow_ls_ext */
3874 #define TSEM_REG_SLOW_EXT_STORE_EMPTY                            0x1802a0
3875 /* [RW 8] List of free threads . There is a bit per thread. */
3876 #define TSEM_REG_THREADS_LIST                                    0x1802e4
3877 /* [RW 3] The arbitration scheme of time_slot 0 */
3878 #define TSEM_REG_TS_0_AS                                         0x180038
3879 /* [RW 3] The arbitration scheme of time_slot 10 */
3880 #define TSEM_REG_TS_10_AS                                        0x180060
3881 /* [RW 3] The arbitration scheme of time_slot 11 */
3882 #define TSEM_REG_TS_11_AS                                        0x180064
3883 /* [RW 3] The arbitration scheme of time_slot 12 */
3884 #define TSEM_REG_TS_12_AS                                        0x180068
3885 /* [RW 3] The arbitration scheme of time_slot 13 */
3886 #define TSEM_REG_TS_13_AS                                        0x18006c
3887 /* [RW 3] The arbitration scheme of time_slot 14 */
3888 #define TSEM_REG_TS_14_AS                                        0x180070
3889 /* [RW 3] The arbitration scheme of time_slot 15 */
3890 #define TSEM_REG_TS_15_AS                                        0x180074
3891 /* [RW 3] The arbitration scheme of time_slot 16 */
3892 #define TSEM_REG_TS_16_AS                                        0x180078
3893 /* [RW 3] The arbitration scheme of time_slot 17 */
3894 #define TSEM_REG_TS_17_AS                                        0x18007c
3895 /* [RW 3] The arbitration scheme of time_slot 18 */
3896 #define TSEM_REG_TS_18_AS                                        0x180080
3897 /* [RW 3] The arbitration scheme of time_slot 1 */
3898 #define TSEM_REG_TS_1_AS                                         0x18003c
3899 /* [RW 3] The arbitration scheme of time_slot 2 */
3900 #define TSEM_REG_TS_2_AS                                         0x180040
3901 /* [RW 3] The arbitration scheme of time_slot 3 */
3902 #define TSEM_REG_TS_3_AS                                         0x180044
3903 /* [RW 3] The arbitration scheme of time_slot 4 */
3904 #define TSEM_REG_TS_4_AS                                         0x180048
3905 /* [RW 3] The arbitration scheme of time_slot 5 */
3906 #define TSEM_REG_TS_5_AS                                         0x18004c
3907 /* [RW 3] The arbitration scheme of time_slot 6 */
3908 #define TSEM_REG_TS_6_AS                                         0x180050
3909 /* [RW 3] The arbitration scheme of time_slot 7 */
3910 #define TSEM_REG_TS_7_AS                                         0x180054
3911 /* [RW 3] The arbitration scheme of time_slot 8 */
3912 #define TSEM_REG_TS_8_AS                                         0x180058
3913 /* [RW 3] The arbitration scheme of time_slot 9 */
3914 #define TSEM_REG_TS_9_AS                                         0x18005c
3915 /* [RW 32] Interrupt mask register #0 read/write */
3916 #define TSEM_REG_TSEM_INT_MASK_0                                 0x180100
3917 #define TSEM_REG_TSEM_INT_MASK_1                                 0x180110
3918 /* [R 32] Interrupt register #0 read */
3919 #define TSEM_REG_TSEM_INT_STS_0                                  0x1800f4
3920 #define TSEM_REG_TSEM_INT_STS_1                                  0x180104
3921 /* [RW 32] Parity mask register #0 read/write */
3922 #define TSEM_REG_TSEM_PRTY_MASK_0                                0x180120
3923 #define TSEM_REG_TSEM_PRTY_MASK_1                                0x180130
3924 /* [R 32] Parity register #0 read */
3925 #define TSEM_REG_TSEM_PRTY_STS_0                                 0x180114
3926 #define TSEM_REG_TSEM_PRTY_STS_1                                 0x180124
3927 /* [W 7] VF or PF ID for reset error bit. Values 0-63 reset error bit for 64
3928  * VF; values 64-67 reset error for 4 PF; values 68-127 are not valid. */
3929 #define TSEM_REG_VFPF_ERR_NUM                                    0x180380
3930 /* [RW 32] Indirect access to AG context with 32-bits granularity. The bits
3931  * [10:8] of the address should be the offset within the accessed LCID
3932  * context; the bits [7:0] are the accessed LCID.Example: to write to REG10
3933  * LCID100. The RBC address should be 12'ha64. */
3934 #define UCM_REG_AG_CTX                                           0xe2000
3935 /* [R 5] Used to read the XX protection CAM occupancy counter. */
3936 #define UCM_REG_CAM_OCCUP                                        0xe0170
3937 /* [RW 1] CDU AG read Interface enable. If 0 - the request input is
3938    disregarded; valid output is deasserted; all other signals are treated as
3939    usual; if 1 - normal activity. */
3940 #define UCM_REG_CDU_AG_RD_IFEN                                   0xe0038
3941 /* [RW 1] CDU AG write Interface enable. If 0 - the request and valid input
3942    are disregarded; all other signals are treated as usual; if 1 - normal
3943    activity. */
3944 #define UCM_REG_CDU_AG_WR_IFEN                                   0xe0034
3945 /* [RW 1] CDU STORM read Interface enable. If 0 - the request input is
3946    disregarded; valid output is deasserted; all other signals are treated as
3947    usual; if 1 - normal activity. */
3948 #define UCM_REG_CDU_SM_RD_IFEN                                   0xe0040
3949 /* [RW 1] CDU STORM write Interface enable. If 0 - the request and valid
3950    input is disregarded; all other signals are treated as usual; if 1 -
3951    normal activity. */
3952 #define UCM_REG_CDU_SM_WR_IFEN                                   0xe003c
3953 /* [RW 4] CFC output initial credit. Max credit available - 15.Write writes
3954    the initial credit value; read returns the current value of the credit
3955    counter. Must be initialized to 1 at start-up. */
3956 #define UCM_REG_CFC_INIT_CRD                                     0xe0204
3957 /* [RW 3] The weight of the CP input in the WRR mechanism. 0 stands for
3958    weight 8 (the most prioritised); 1 stands for weight 1(least
3959    prioritised); 2 stands for weight 2; tc. */
3960 #define UCM_REG_CP_WEIGHT                                        0xe00c4
3961 /* [RW 1] Input csem Interface enable. If 0 - the valid input is
3962    disregarded; acknowledge output is deasserted; all other signals are
3963    treated as usual; if 1 - normal activity. */
3964 #define UCM_REG_CSEM_IFEN                                        0xe0028
3965 /* [RC 1] Set when the message length mismatch (relative to last indication)
3966    at the csem interface is detected. */
3967 #define UCM_REG_CSEM_LENGTH_MIS                                  0xe0160
3968 /* [RW 3] The weight of the input csem in the WRR mechanism. 0 stands for
3969    weight 8 (the most prioritised); 1 stands for weight 1(least
3970    prioritised); 2 stands for weight 2; tc. */
3971 #define UCM_REG_CSEM_WEIGHT                                      0xe00b8
3972 /* [RW 1] Input dorq Interface enable. If 0 - the valid input is
3973    disregarded; acknowledge output is deasserted; all other signals are
3974    treated as usual; if 1 - normal activity. */
3975 #define UCM_REG_DORQ_IFEN                                        0xe0030
3976 /* [RC 1] Set when the message length mismatch (relative to last indication)
3977    at the dorq interface is detected. */
3978 #define UCM_REG_DORQ_LENGTH_MIS                                  0xe0168
3979 /* [RW 3] The weight of the input dorq in the WRR mechanism. 0 stands for
3980    weight 8 (the most prioritised); 1 stands for weight 1(least
3981    prioritised); 2 stands for weight 2; tc. */
3982 #define UCM_REG_DORQ_WEIGHT                                      0xe00c0
3983 /* [RW 8] The Event ID in case ErrorFlg input message bit is set. */
3984 #define UCM_REG_ERR_EVNT_ID                                      0xe00a4
3985 /* [RW 28] The CM erroneous header for QM and Timers formatting. */
3986 #define UCM_REG_ERR_UCM_HDR                                      0xe00a0
3987 /* [RW 8] The Event ID for Timers expiration. */
3988 #define UCM_REG_EXPR_EVNT_ID                                     0xe00a8
3989 /* [RW 8] FIC0 output initial credit. Max credit available - 255.Write
3990    writes the initial credit value; read returns the current value of the
3991    credit counter. Must be initialized to 64 at start-up. */
3992 #define UCM_REG_FIC0_INIT_CRD                                    0xe020c
3993 /* [RW 8] FIC1 output initial credit. Max credit available - 255.Write
3994    writes the initial credit value; read returns the current value of the
3995    credit counter. Must be initialized to 64 at start-up. */
3996 #define UCM_REG_FIC1_INIT_CRD                                    0xe0210
3997 /* [RW 1] Arbitration between Input Arbiter groups: 0 - fair Round-Robin; 1
3998    - strict priority defined by ~ucm_registers_gr_ag_pr.gr_ag_pr;
3999    ~ucm_registers_gr_ld0_pr.gr_ld0_pr and
4000    ~ucm_registers_gr_ld1_pr.gr_ld1_pr. */
4001 #define UCM_REG_GR_ARB_TYPE                                      0xe0144
4002 /* [RW 2] Load (FIC0) channel group priority. The lowest priority is 0; the
4003    highest priority is 3. It is supposed that the Store channel group is
4004    compliment to the others. */
4005 #define UCM_REG_GR_LD0_PR                                        0xe014c
4006 /* [RW 2] Load (FIC1) channel group priority. The lowest priority is 0; the
4007    highest priority is 3. It is supposed that the Store channel group is
4008    compliment to the others. */
4009 #define UCM_REG_GR_LD1_PR                                        0xe0150
4010 /* [RW 2] The queue index for invalidate counter flag decision. */
4011 #define UCM_REG_INV_CFLG_Q                                       0xe00e4
4012 /* [RW 5] The number of double REG-pairs; loaded from the STORM context and
4013    sent to STORM; for a specific connection type. the double REG-pairs are
4014    used in order to align to STORM context row size of 128 bits. The offset
4015    of these data in the STORM context is always 0. Index _i stands for the
4016    connection type (one of 16). */
4017 #define UCM_REG_N_SM_CTX_LD_0                                    0xe0054
4018 #define UCM_REG_N_SM_CTX_LD_1                                    0xe0058
4019 #define UCM_REG_N_SM_CTX_LD_2                                    0xe005c
4020 #define UCM_REG_N_SM_CTX_LD_3                                    0xe0060
4021 #define UCM_REG_N_SM_CTX_LD_4                                    0xe0064
4022 #define UCM_REG_N_SM_CTX_LD_5                                    0xe0068
4023 #define UCM_REG_PHYS_QNUM0_0                                     0xe0110
4024 #define UCM_REG_PHYS_QNUM0_1                                     0xe0114
4025 #define UCM_REG_PHYS_QNUM1_0                                     0xe0118
4026 #define UCM_REG_PHYS_QNUM1_1                                     0xe011c
4027 #define UCM_REG_PHYS_QNUM2_0                                     0xe0120
4028 #define UCM_REG_PHYS_QNUM2_1                                     0xe0124
4029 #define UCM_REG_PHYS_QNUM3_0                                     0xe0128
4030 #define UCM_REG_PHYS_QNUM3_1                                     0xe012c
4031 /* [RW 8] The Event ID for Timers formatting in case of stop done. */
4032 #define UCM_REG_STOP_EVNT_ID                                     0xe00ac
4033 /* [RC 1] Set when the message length mismatch (relative to last indication)
4034    at the STORM interface is detected. */
4035 #define UCM_REG_STORM_LENGTH_MIS                                 0xe0154
4036 /* [RW 1] STORM - CM Interface enable. If 0 - the valid input is
4037    disregarded; acknowledge output is deasserted; all other signals are
4038    treated as usual; if 1 - normal activity. */
4039 #define UCM_REG_STORM_UCM_IFEN                                   0xe0010
4040 /* [RW 3] The weight of the STORM input in the WRR mechanism. 0 stands for
4041    weight 8 (the most prioritised); 1 stands for weight 1(least
4042    prioritised); 2 stands for weight 2; tc. */
4043 #define UCM_REG_STORM_WEIGHT                                     0xe00b0
4044 /* [RW 4] Timers output initial credit. Max credit available - 15.Write
4045    writes the initial credit value; read returns the current value of the
4046    credit counter. Must be initialized to 4 at start-up. */
4047 #define UCM_REG_TM_INIT_CRD                                      0xe021c
4048 /* [RW 28] The CM header for Timers expiration command. */
4049 #define UCM_REG_TM_UCM_HDR                                       0xe009c
4050 /* [RW 1] Timers - CM Interface enable. If 0 - the valid input is
4051    disregarded; acknowledge output is deasserted; all other signals are
4052    treated as usual; if 1 - normal activity. */
4053 #define UCM_REG_TM_UCM_IFEN                                      0xe001c
4054 /* [RW 3] The weight of the Timers input in the WRR mechanism. 0 stands for
4055    weight 8 (the most prioritised); 1 stands for weight 1(least
4056    prioritised); 2 stands for weight 2; tc. */
4057 #define UCM_REG_TM_WEIGHT                                        0xe00d4
4058 /* [RW 1] Input tsem Interface enable. If 0 - the valid input is
4059    disregarded; acknowledge output is deasserted; all other signals are
4060    treated as usual; if 1 - normal activity. */
4061 #define UCM_REG_TSEM_IFEN                                        0xe0024
4062 /* [RC 1] Set when the message length mismatch (relative to last indication)
4063    at the tsem interface is detected. */
4064 #define UCM_REG_TSEM_LENGTH_MIS                                  0xe015c
4065 /* [RW 3] The weight of the input tsem in the WRR mechanism. 0 stands for
4066    weight 8 (the most prioritised); 1 stands for weight 1(least
4067    prioritised); 2 stands for weight 2; tc. */
4068 #define UCM_REG_TSEM_WEIGHT                                      0xe00b4
4069 /* [RW 1] CM - CFC Interface enable. If 0 - the valid input is disregarded;
4070    acknowledge output is deasserted; all other signals are treated as usual;
4071    if 1 - normal activity. */
4072 #define UCM_REG_UCM_CFC_IFEN                                     0xe0044
4073 /* [RW 11] Interrupt mask register #0 read/write */
4074 #define UCM_REG_UCM_INT_MASK                                     0xe01d4
4075 /* [R 11] Interrupt register #0 read */
4076 #define UCM_REG_UCM_INT_STS                                      0xe01c8
4077 /* [R 27] Parity register #0 read */
4078 #define UCM_REG_UCM_PRTY_STS                                     0xe01d8
4079 /* [RW 2] The size of AG context region 0 in REG-pairs. Designates the MS
4080    REG-pair number (e.g. if region 0 is 6 REG-pairs; the value should be 5).
4081    Is used to determine the number of the AG context REG-pairs written back;
4082    when the Reg1WbFlg isn't set. */
4083 #define UCM_REG_UCM_REG0_SZ                                      0xe00dc
4084 /* [RW 1] CM - STORM 0 Interface enable. If 0 - the acknowledge input is
4085    disregarded; valid is deasserted; all other signals are treated as usual;
4086    if 1 - normal activity. */
4087 #define UCM_REG_UCM_STORM0_IFEN                                  0xe0004
4088 /* [RW 1] CM - STORM 1 Interface enable. If 0 - the acknowledge input is
4089    disregarded; valid is deasserted; all other signals are treated as usual;
4090    if 1 - normal activity. */
4091 #define UCM_REG_UCM_STORM1_IFEN                                  0xe0008
4092 /* [RW 1] CM - Timers Interface enable. If 0 - the valid input is
4093    disregarded; acknowledge output is deasserted; all other signals are
4094    treated as usual; if 1 - normal activity. */
4095 #define UCM_REG_UCM_TM_IFEN                                      0xe0020
4096 /* [RW 1] CM - QM Interface enable. If 0 - the acknowledge input is
4097    disregarded; valid is deasserted; all other signals are treated as usual;
4098    if 1 - normal activity. */
4099 #define UCM_REG_UCM_UQM_IFEN                                     0xe000c
4100 /* [RW 1] If set the Q index; received from the QM is inserted to event ID. */
4101 #define UCM_REG_UCM_UQM_USE_Q                                    0xe00d8
4102 /* [RW 6] QM output initial credit. Max credit available - 32.Write writes
4103    the initial credit value; read returns the current value of the credit
4104    counter. Must be initialized to 32 at start-up. */
4105 #define UCM_REG_UQM_INIT_CRD                                     0xe0220
4106 /* [RW 3] The weight of the QM (primary) input in the WRR mechanism. 0
4107    stands for weight 8 (the most prioritised); 1 stands for weight 1(least
4108    prioritised); 2 stands for weight 2; tc. */
4109 #define UCM_REG_UQM_P_WEIGHT                                     0xe00cc
4110 /* [RW 3] The weight of the QM (secondary) input in the WRR mechanism. 0
4111    stands for weight 8 (the most prioritised); 1 stands for weight 1(least
4112    prioritised); 2 stands for weight 2; tc. */
4113 #define UCM_REG_UQM_S_WEIGHT                                     0xe00d0
4114 /* [RW 28] The CM header value for QM request (primary). */
4115 #define UCM_REG_UQM_UCM_HDR_P                                    0xe0094
4116 /* [RW 28] The CM header value for QM request (secondary). */
4117 #define UCM_REG_UQM_UCM_HDR_S                                    0xe0098
4118 /* [RW 1] QM - CM Interface enable. If 0 - the valid input is disregarded;
4119    acknowledge output is deasserted; all other signals are treated as usual;
4120    if 1 - normal activity. */
4121 #define UCM_REG_UQM_UCM_IFEN                                     0xe0014
4122 /* [RW 1] Input SDM Interface enable. If 0 - the valid input is disregarded;
4123    acknowledge output is deasserted; all other signals are treated as usual;
4124    if 1 - normal activity. */
4125 #define UCM_REG_USDM_IFEN                                        0xe0018
4126 /* [RC 1] Set when the message length mismatch (relative to last indication)
4127    at the SDM interface is detected. */
4128 #define UCM_REG_USDM_LENGTH_MIS                                  0xe0158
4129 /* [RW 3] The weight of the SDM input in the WRR mechanism. 0 stands for
4130    weight 8 (the most prioritised); 1 stands for weight 1(least
4131    prioritised); 2 stands for weight 2; tc. */
4132 #define UCM_REG_USDM_WEIGHT                                      0xe00c8
4133 /* [RW 1] Input xsem Interface enable. If 0 - the valid input is
4134    disregarded; acknowledge output is deasserted; all other signals are
4135    treated as usual; if 1 - normal activity. */
4136 #define UCM_REG_XSEM_IFEN                                        0xe002c
4137 /* [RC 1] Set when the message length mismatch (relative to last indication)
4138    at the xsem interface isdetected. */
4139 #define UCM_REG_XSEM_LENGTH_MIS                                  0xe0164
4140 /* [RW 3] The weight of the input xsem in the WRR mechanism. 0 stands for
4141    weight 8 (the most prioritised); 1 stands for weight 1(least
4142    prioritised); 2 stands for weight 2; tc. */
4143 #define UCM_REG_XSEM_WEIGHT                                      0xe00bc
4144 /* [RW 20] Indirect access to the descriptor table of the XX protection
4145    mechanism. The fields are:[5:0] - message length; 14:6] - message
4146    pointer; 19:15] - next pointer. */
4147 #define UCM_REG_XX_DESCR_TABLE                                   0xe0280
4148 #define UCM_REG_XX_DESCR_TABLE_SIZE                              32
4149 /* [R 6] Use to read the XX protection Free counter. */
4150 #define UCM_REG_XX_FREE                                          0xe016c
4151 /* [RW 6] Initial value for the credit counter; responsible for fulfilling
4152    of the Input Stage XX protection buffer by the XX protection pending
4153    messages. Write writes the initial credit value; read returns the current
4154    value of the credit counter. Must be initialized to 12 at start-up. */
4155 #define UCM_REG_XX_INIT_CRD                                      0xe0224
4156 /* [RW 6] The maximum number of pending messages; which may be stored in XX
4157    protection. ~ucm_registers_xx_free.xx_free read on read. */
4158 #define UCM_REG_XX_MSG_NUM                                       0xe0228
4159 /* [RW 8] The Event ID; sent to the STORM in case of XX overflow. */
4160 #define UCM_REG_XX_OVFL_EVNT_ID                                  0xe004c
4161 /* [RW 16] Indirect access to the XX table of the XX protection mechanism.
4162    The fields are: [4:0] - tail pointer; 10:5] - Link List size; 15:11] -
4163    header pointer. */
4164 #define UCM_REG_XX_TABLE                                         0xe0300
4165 /* [RW 8] The event id for aggregated interrupt 0 */
4166 #define USDM_REG_AGG_INT_EVENT_0                                 0xc4038
4167 #define USDM_REG_AGG_INT_EVENT_1                                 0xc403c
4168 #define USDM_REG_AGG_INT_EVENT_2                                 0xc4040
4169 #define USDM_REG_AGG_INT_EVENT_4                                 0xc4048
4170 #define USDM_REG_AGG_INT_EVENT_5                                 0xc404c
4171 #define USDM_REG_AGG_INT_EVENT_6                                 0xc4050
4172 /* [RW 1] For each aggregated interrupt index whether the mode is normal (0)
4173    or auto-mask-mode (1) */
4174 #define USDM_REG_AGG_INT_MODE_0                                  0xc41b8
4175 #define USDM_REG_AGG_INT_MODE_1                                  0xc41bc
4176 #define USDM_REG_AGG_INT_MODE_4                                  0xc41c8
4177 #define USDM_REG_AGG_INT_MODE_5                                  0xc41cc
4178 #define USDM_REG_AGG_INT_MODE_6                                  0xc41d0
4179 /* [RW 1] The T bit for aggregated interrupt 5 */
4180 #define USDM_REG_AGG_INT_T_5                                     0xc40cc
4181 #define USDM_REG_AGG_INT_T_6                                     0xc40d0
4182 /* [RW 13] The start address in the internal RAM for the cfc_rsp lcid */
4183 #define USDM_REG_CFC_RSP_START_ADDR                              0xc4008
4184 /* [RW 16] The maximum value of the competion counter #0 */
4185 #define USDM_REG_CMP_COUNTER_MAX0                                0xc401c
4186 /* [RW 16] The maximum value of the competion counter #1 */
4187 #define USDM_REG_CMP_COUNTER_MAX1                                0xc4020
4188 /* [RW 16] The maximum value of the competion counter #2 */
4189 #define USDM_REG_CMP_COUNTER_MAX2                                0xc4024
4190 /* [RW 16] The maximum value of the competion counter #3 */
4191 #define USDM_REG_CMP_COUNTER_MAX3                                0xc4028
4192 /* [RW 13] The start address in the internal RAM for the completion
4193    counters. */
4194 #define USDM_REG_CMP_COUNTER_START_ADDR                          0xc400c
4195 #define USDM_REG_ENABLE_IN1                                      0xc4238
4196 #define USDM_REG_ENABLE_IN2                                      0xc423c
4197 #define USDM_REG_ENABLE_OUT1                                     0xc4240
4198 #define USDM_REG_ENABLE_OUT2                                     0xc4244
4199 /* [RW 4] The initial number of messages that can be sent to the pxp control
4200    interface without receiving any ACK. */
4201 #define USDM_REG_INIT_CREDIT_PXP_CTRL                            0xc44c0
4202 /* [ST 32] The number of ACK after placement messages received */
4203 #define USDM_REG_NUM_OF_ACK_AFTER_PLACE                          0xc4280
4204 /* [ST 32] The number of packet end messages received from the parser */
4205 #define USDM_REG_NUM_OF_PKT_END_MSG                              0xc4278
4206 /* [ST 32] The number of requests received from the pxp async if */
4207 #define USDM_REG_NUM_OF_PXP_ASYNC_REQ                            0xc427c
4208 /* [ST 32] The number of commands received in queue 0 */
4209 #define USDM_REG_NUM_OF_Q0_CMD                                   0xc4248
4210 /* [ST 32] The number of commands received in queue 10 */
4211 #define USDM_REG_NUM_OF_Q10_CMD                                  0xc4270
4212 /* [ST 32] The number of commands received in queue 11 */
4213 #define USDM_REG_NUM_OF_Q11_CMD                                  0xc4274
4214 /* [ST 32] The number of commands received in queue 1 */
4215 #define USDM_REG_NUM_OF_Q1_CMD                                   0xc424c
4216 /* [ST 32] The number of commands received in queue 2 */
4217 #define USDM_REG_NUM_OF_Q2_CMD                                   0xc4250
4218 /* [ST 32] The number of commands received in queue 3 */
4219 #define USDM_REG_NUM_OF_Q3_CMD                                   0xc4254
4220 /* [ST 32] The number of commands received in queue 4 */
4221 #define USDM_REG_NUM_OF_Q4_CMD                                   0xc4258
4222 /* [ST 32] The number of commands received in queue 5 */
4223 #define USDM_REG_NUM_OF_Q5_CMD                                   0xc425c
4224 /* [ST 32] The number of commands received in queue 6 */
4225 #define USDM_REG_NUM_OF_Q6_CMD                                   0xc4260
4226 /* [ST 32] The number of commands received in queue 7 */
4227 #define USDM_REG_NUM_OF_Q7_CMD                             &n