bnx2x: Fix false link indication at link partner when DAC is used
[linux-2.6.git] / drivers / net / bnx2x / bnx2x_main.c
1 /* bnx2x_main.c: Broadcom Everest network driver.
2  *
3  * Copyright (c) 2007-2011 Broadcom Corporation
4  *
5  * This program is free software; you can redistribute it and/or modify
6  * it under the terms of the GNU General Public License as published by
7  * the Free Software Foundation.
8  *
9  * Maintained by: Eilon Greenstein <eilong@broadcom.com>
10  * Written by: Eliezer Tamir
11  * Based on code from Michael Chan's bnx2 driver
12  * UDP CSUM errata workaround by Arik Gendelman
13  * Slowpath and fastpath rework by Vladislav Zolotarov
14  * Statistics and Link management by Yitchak Gertner
15  *
16  */
17
18 #include <linux/module.h>
19 #include <linux/moduleparam.h>
20 #include <linux/kernel.h>
21 #include <linux/device.h>  /* for dev_info() */
22 #include <linux/timer.h>
23 #include <linux/errno.h>
24 #include <linux/ioport.h>
25 #include <linux/slab.h>
26 #include <linux/interrupt.h>
27 #include <linux/pci.h>
28 #include <linux/init.h>
29 #include <linux/netdevice.h>
30 #include <linux/etherdevice.h>
31 #include <linux/skbuff.h>
32 #include <linux/dma-mapping.h>
33 #include <linux/bitops.h>
34 #include <linux/irq.h>
35 #include <linux/delay.h>
36 #include <asm/byteorder.h>
37 #include <linux/time.h>
38 #include <linux/ethtool.h>
39 #include <linux/mii.h>
40 #include <linux/if_vlan.h>
41 #include <net/ip.h>
42 #include <net/ipv6.h>
43 #include <net/tcp.h>
44 #include <net/checksum.h>
45 #include <net/ip6_checksum.h>
46 #include <linux/workqueue.h>
47 #include <linux/crc32.h>
48 #include <linux/crc32c.h>
49 #include <linux/prefetch.h>
50 #include <linux/zlib.h>
51 #include <linux/io.h>
52 #include <linux/stringify.h>
53
54 #include "bnx2x.h"
55 #include "bnx2x_init.h"
56 #include "bnx2x_init_ops.h"
57 #include "bnx2x_cmn.h"
58 #include "bnx2x_dcb.h"
59 #include "bnx2x_sp.h"
60
61 #include <linux/firmware.h>
62 #include "bnx2x_fw_file_hdr.h"
63 /* FW files */
64 #define FW_FILE_VERSION                                 \
65         __stringify(BCM_5710_FW_MAJOR_VERSION) "."      \
66         __stringify(BCM_5710_FW_MINOR_VERSION) "."      \
67         __stringify(BCM_5710_FW_REVISION_VERSION) "."   \
68         __stringify(BCM_5710_FW_ENGINEERING_VERSION)
69 #define FW_FILE_NAME_E1         "bnx2x/bnx2x-e1-" FW_FILE_VERSION ".fw"
70 #define FW_FILE_NAME_E1H        "bnx2x/bnx2x-e1h-" FW_FILE_VERSION ".fw"
71 #define FW_FILE_NAME_E2         "bnx2x/bnx2x-e2-" FW_FILE_VERSION ".fw"
72
73 /* Time in jiffies before concluding the transmitter is hung */
74 #define TX_TIMEOUT              (5*HZ)
75
76 static char version[] __devinitdata =
77         "Broadcom NetXtreme II 5771x/578xx 10/20-Gigabit Ethernet Driver "
78         DRV_MODULE_NAME " " DRV_MODULE_VERSION " (" DRV_MODULE_RELDATE ")\n";
79
80 MODULE_AUTHOR("Eliezer Tamir");
81 MODULE_DESCRIPTION("Broadcom NetXtreme II "
82                    "BCM57710/57711/57711E/"
83                    "57712/57712_MF/57800/57800_MF/57810/57810_MF/"
84                    "57840/57840_MF Driver");
85 MODULE_LICENSE("GPL");
86 MODULE_VERSION(DRV_MODULE_VERSION);
87 MODULE_FIRMWARE(FW_FILE_NAME_E1);
88 MODULE_FIRMWARE(FW_FILE_NAME_E1H);
89 MODULE_FIRMWARE(FW_FILE_NAME_E2);
90
91 static int multi_mode = 1;
92 module_param(multi_mode, int, 0);
93 MODULE_PARM_DESC(multi_mode, " Multi queue mode "
94                              "(0 Disable; 1 Enable (default))");
95
96 int num_queues;
97 module_param(num_queues, int, 0);
98 MODULE_PARM_DESC(num_queues, " Number of queues for multi_mode=1"
99                                 " (default is as a number of CPUs)");
100
101 static int disable_tpa;
102 module_param(disable_tpa, int, 0);
103 MODULE_PARM_DESC(disable_tpa, " Disable the TPA (LRO) feature");
104
105 #define INT_MODE_INTx                   1
106 #define INT_MODE_MSI                    2
107 static int int_mode;
108 module_param(int_mode, int, 0);
109 MODULE_PARM_DESC(int_mode, " Force interrupt mode other than MSI-X "
110                                 "(1 INT#x; 2 MSI)");
111
112 static int dropless_fc;
113 module_param(dropless_fc, int, 0);
114 MODULE_PARM_DESC(dropless_fc, " Pause on exhausted host ring");
115
116 static int poll;
117 module_param(poll, int, 0);
118 MODULE_PARM_DESC(poll, " Use polling (for debug)");
119
120 static int mrrs = -1;
121 module_param(mrrs, int, 0);
122 MODULE_PARM_DESC(mrrs, " Force Max Read Req Size (0..3) (for debug)");
123
124 static int debug;
125 module_param(debug, int, 0);
126 MODULE_PARM_DESC(debug, " Default debug msglevel");
127
128
129
130 struct workqueue_struct *bnx2x_wq;
131
132 enum bnx2x_board_type {
133         BCM57710 = 0,
134         BCM57711,
135         BCM57711E,
136         BCM57712,
137         BCM57712_MF,
138         BCM57800,
139         BCM57800_MF,
140         BCM57810,
141         BCM57810_MF,
142         BCM57840,
143         BCM57840_MF
144 };
145
146 /* indexed by board_type, above */
147 static struct {
148         char *name;
149 } board_info[] __devinitdata = {
150         { "Broadcom NetXtreme II BCM57710 10 Gigabit PCIe [Everest]" },
151         { "Broadcom NetXtreme II BCM57711 10 Gigabit PCIe" },
152         { "Broadcom NetXtreme II BCM57711E 10 Gigabit PCIe" },
153         { "Broadcom NetXtreme II BCM57712 10 Gigabit Ethernet" },
154         { "Broadcom NetXtreme II BCM57712 10 Gigabit Ethernet Multi Function" },
155         { "Broadcom NetXtreme II BCM57800 10 Gigabit Ethernet" },
156         { "Broadcom NetXtreme II BCM57800 10 Gigabit Ethernet Multi Function" },
157         { "Broadcom NetXtreme II BCM57810 10 Gigabit Ethernet" },
158         { "Broadcom NetXtreme II BCM57810 10 Gigabit Ethernet Multi Function" },
159         { "Broadcom NetXtreme II BCM57840 10/20 Gigabit Ethernet" },
160         { "Broadcom NetXtreme II BCM57840 10/20 Gigabit "
161                                                 "Ethernet Multi Function"}
162 };
163
164 #ifndef PCI_DEVICE_ID_NX2_57710
165 #define PCI_DEVICE_ID_NX2_57710         CHIP_NUM_57710
166 #endif
167 #ifndef PCI_DEVICE_ID_NX2_57711
168 #define PCI_DEVICE_ID_NX2_57711         CHIP_NUM_57711
169 #endif
170 #ifndef PCI_DEVICE_ID_NX2_57711E
171 #define PCI_DEVICE_ID_NX2_57711E        CHIP_NUM_57711E
172 #endif
173 #ifndef PCI_DEVICE_ID_NX2_57712
174 #define PCI_DEVICE_ID_NX2_57712         CHIP_NUM_57712
175 #endif
176 #ifndef PCI_DEVICE_ID_NX2_57712_MF
177 #define PCI_DEVICE_ID_NX2_57712_MF      CHIP_NUM_57712_MF
178 #endif
179 #ifndef PCI_DEVICE_ID_NX2_57800
180 #define PCI_DEVICE_ID_NX2_57800         CHIP_NUM_57800
181 #endif
182 #ifndef PCI_DEVICE_ID_NX2_57800_MF
183 #define PCI_DEVICE_ID_NX2_57800_MF      CHIP_NUM_57800_MF
184 #endif
185 #ifndef PCI_DEVICE_ID_NX2_57810
186 #define PCI_DEVICE_ID_NX2_57810         CHIP_NUM_57810
187 #endif
188 #ifndef PCI_DEVICE_ID_NX2_57810_MF
189 #define PCI_DEVICE_ID_NX2_57810_MF      CHIP_NUM_57810_MF
190 #endif
191 #ifndef PCI_DEVICE_ID_NX2_57840
192 #define PCI_DEVICE_ID_NX2_57840         CHIP_NUM_57840
193 #endif
194 #ifndef PCI_DEVICE_ID_NX2_57840_MF
195 #define PCI_DEVICE_ID_NX2_57840_MF      CHIP_NUM_57840_MF
196 #endif
197 static DEFINE_PCI_DEVICE_TABLE(bnx2x_pci_tbl) = {
198         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57710), BCM57710 },
199         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57711), BCM57711 },
200         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57711E), BCM57711E },
201         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57712), BCM57712 },
202         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57712_MF), BCM57712_MF },
203         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57800), BCM57800 },
204         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57800_MF), BCM57800_MF },
205         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57810), BCM57810 },
206         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57810_MF), BCM57810_MF },
207         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57840), BCM57840 },
208         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57840_MF), BCM57840_MF },
209         { 0 }
210 };
211
212 MODULE_DEVICE_TABLE(pci, bnx2x_pci_tbl);
213
214 /****************************************************************************
215 * General service functions
216 ****************************************************************************/
217
218 static inline void __storm_memset_dma_mapping(struct bnx2x *bp,
219                                        u32 addr, dma_addr_t mapping)
220 {
221         REG_WR(bp,  addr, U64_LO(mapping));
222         REG_WR(bp,  addr + 4, U64_HI(mapping));
223 }
224
225 static inline void storm_memset_spq_addr(struct bnx2x *bp,
226                                          dma_addr_t mapping, u16 abs_fid)
227 {
228         u32 addr = XSEM_REG_FAST_MEMORY +
229                         XSTORM_SPQ_PAGE_BASE_OFFSET(abs_fid);
230
231         __storm_memset_dma_mapping(bp, addr, mapping);
232 }
233
234 static inline void storm_memset_vf_to_pf(struct bnx2x *bp, u16 abs_fid,
235                                          u16 pf_id)
236 {
237         REG_WR8(bp, BAR_XSTRORM_INTMEM + XSTORM_VF_TO_PF_OFFSET(abs_fid),
238                 pf_id);
239         REG_WR8(bp, BAR_CSTRORM_INTMEM + CSTORM_VF_TO_PF_OFFSET(abs_fid),
240                 pf_id);
241         REG_WR8(bp, BAR_TSTRORM_INTMEM + TSTORM_VF_TO_PF_OFFSET(abs_fid),
242                 pf_id);
243         REG_WR8(bp, BAR_USTRORM_INTMEM + USTORM_VF_TO_PF_OFFSET(abs_fid),
244                 pf_id);
245 }
246
247 static inline void storm_memset_func_en(struct bnx2x *bp, u16 abs_fid,
248                                         u8 enable)
249 {
250         REG_WR8(bp, BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(abs_fid),
251                 enable);
252         REG_WR8(bp, BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(abs_fid),
253                 enable);
254         REG_WR8(bp, BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(abs_fid),
255                 enable);
256         REG_WR8(bp, BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(abs_fid),
257                 enable);
258 }
259
260 static inline void storm_memset_eq_data(struct bnx2x *bp,
261                                 struct event_ring_data *eq_data,
262                                 u16 pfid)
263 {
264         size_t size = sizeof(struct event_ring_data);
265
266         u32 addr = BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_DATA_OFFSET(pfid);
267
268         __storm_memset_struct(bp, addr, size, (u32 *)eq_data);
269 }
270
271 static inline void storm_memset_eq_prod(struct bnx2x *bp, u16 eq_prod,
272                                         u16 pfid)
273 {
274         u32 addr = BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_PROD_OFFSET(pfid);
275         REG_WR16(bp, addr, eq_prod);
276 }
277
278 /* used only at init
279  * locking is done by mcp
280  */
281 static void bnx2x_reg_wr_ind(struct bnx2x *bp, u32 addr, u32 val)
282 {
283         pci_write_config_dword(bp->pdev, PCICFG_GRC_ADDRESS, addr);
284         pci_write_config_dword(bp->pdev, PCICFG_GRC_DATA, val);
285         pci_write_config_dword(bp->pdev, PCICFG_GRC_ADDRESS,
286                                PCICFG_VENDOR_ID_OFFSET);
287 }
288
289 static u32 bnx2x_reg_rd_ind(struct bnx2x *bp, u32 addr)
290 {
291         u32 val;
292
293         pci_write_config_dword(bp->pdev, PCICFG_GRC_ADDRESS, addr);
294         pci_read_config_dword(bp->pdev, PCICFG_GRC_DATA, &val);
295         pci_write_config_dword(bp->pdev, PCICFG_GRC_ADDRESS,
296                                PCICFG_VENDOR_ID_OFFSET);
297
298         return val;
299 }
300
301 #define DMAE_DP_SRC_GRC         "grc src_addr [%08x]"
302 #define DMAE_DP_SRC_PCI         "pci src_addr [%x:%08x]"
303 #define DMAE_DP_DST_GRC         "grc dst_addr [%08x]"
304 #define DMAE_DP_DST_PCI         "pci dst_addr [%x:%08x]"
305 #define DMAE_DP_DST_NONE        "dst_addr [none]"
306
307 static void bnx2x_dp_dmae(struct bnx2x *bp, struct dmae_command *dmae,
308                           int msglvl)
309 {
310         u32 src_type = dmae->opcode & DMAE_COMMAND_SRC;
311
312         switch (dmae->opcode & DMAE_COMMAND_DST) {
313         case DMAE_CMD_DST_PCI:
314                 if (src_type == DMAE_CMD_SRC_PCI)
315                         DP(msglvl, "DMAE: opcode 0x%08x\n"
316                            "src [%x:%08x], len [%d*4], dst [%x:%08x]\n"
317                            "comp_addr [%x:%08x], comp_val 0x%08x\n",
318                            dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
319                            dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
320                            dmae->comp_addr_hi, dmae->comp_addr_lo,
321                            dmae->comp_val);
322                 else
323                         DP(msglvl, "DMAE: opcode 0x%08x\n"
324                            "src [%08x], len [%d*4], dst [%x:%08x]\n"
325                            "comp_addr [%x:%08x], comp_val 0x%08x\n",
326                            dmae->opcode, dmae->src_addr_lo >> 2,
327                            dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
328                            dmae->comp_addr_hi, dmae->comp_addr_lo,
329                            dmae->comp_val);
330                 break;
331         case DMAE_CMD_DST_GRC:
332                 if (src_type == DMAE_CMD_SRC_PCI)
333                         DP(msglvl, "DMAE: opcode 0x%08x\n"
334                            "src [%x:%08x], len [%d*4], dst_addr [%08x]\n"
335                            "comp_addr [%x:%08x], comp_val 0x%08x\n",
336                            dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
337                            dmae->len, dmae->dst_addr_lo >> 2,
338                            dmae->comp_addr_hi, dmae->comp_addr_lo,
339                            dmae->comp_val);
340                 else
341                         DP(msglvl, "DMAE: opcode 0x%08x\n"
342                            "src [%08x], len [%d*4], dst [%08x]\n"
343                            "comp_addr [%x:%08x], comp_val 0x%08x\n",
344                            dmae->opcode, dmae->src_addr_lo >> 2,
345                            dmae->len, dmae->dst_addr_lo >> 2,
346                            dmae->comp_addr_hi, dmae->comp_addr_lo,
347                            dmae->comp_val);
348                 break;
349         default:
350                 if (src_type == DMAE_CMD_SRC_PCI)
351                         DP(msglvl, "DMAE: opcode 0x%08x\n"
352                            DP_LEVEL "src_addr [%x:%08x]  len [%d * 4]  "
353                                     "dst_addr [none]\n"
354                            DP_LEVEL "comp_addr [%x:%08x]  comp_val 0x%08x\n",
355                            dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
356                            dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
357                            dmae->comp_val);
358                 else
359                         DP(msglvl, "DMAE: opcode 0x%08x\n"
360                            DP_LEVEL "src_addr [%08x]  len [%d * 4]  "
361                                     "dst_addr [none]\n"
362                            DP_LEVEL "comp_addr [%x:%08x]  comp_val 0x%08x\n",
363                            dmae->opcode, dmae->src_addr_lo >> 2,
364                            dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
365                            dmae->comp_val);
366                 break;
367         }
368
369 }
370
371 /* copy command into DMAE command memory and set DMAE command go */
372 void bnx2x_post_dmae(struct bnx2x *bp, struct dmae_command *dmae, int idx)
373 {
374         u32 cmd_offset;
375         int i;
376
377         cmd_offset = (DMAE_REG_CMD_MEM + sizeof(struct dmae_command) * idx);
378         for (i = 0; i < (sizeof(struct dmae_command)/4); i++) {
379                 REG_WR(bp, cmd_offset + i*4, *(((u32 *)dmae) + i));
380
381                 DP(BNX2X_MSG_OFF, "DMAE cmd[%d].%d (0x%08x) : 0x%08x\n",
382                    idx, i, cmd_offset + i*4, *(((u32 *)dmae) + i));
383         }
384         REG_WR(bp, dmae_reg_go_c[idx], 1);
385 }
386
387 u32 bnx2x_dmae_opcode_add_comp(u32 opcode, u8 comp_type)
388 {
389         return opcode | ((comp_type << DMAE_COMMAND_C_DST_SHIFT) |
390                            DMAE_CMD_C_ENABLE);
391 }
392
393 u32 bnx2x_dmae_opcode_clr_src_reset(u32 opcode)
394 {
395         return opcode & ~DMAE_CMD_SRC_RESET;
396 }
397
398 u32 bnx2x_dmae_opcode(struct bnx2x *bp, u8 src_type, u8 dst_type,
399                              bool with_comp, u8 comp_type)
400 {
401         u32 opcode = 0;
402
403         opcode |= ((src_type << DMAE_COMMAND_SRC_SHIFT) |
404                    (dst_type << DMAE_COMMAND_DST_SHIFT));
405
406         opcode |= (DMAE_CMD_SRC_RESET | DMAE_CMD_DST_RESET);
407
408         opcode |= (BP_PORT(bp) ? DMAE_CMD_PORT_1 : DMAE_CMD_PORT_0);
409         opcode |= ((BP_E1HVN(bp) << DMAE_CMD_E1HVN_SHIFT) |
410                    (BP_E1HVN(bp) << DMAE_COMMAND_DST_VN_SHIFT));
411         opcode |= (DMAE_COM_SET_ERR << DMAE_COMMAND_ERR_POLICY_SHIFT);
412
413 #ifdef __BIG_ENDIAN
414         opcode |= DMAE_CMD_ENDIANITY_B_DW_SWAP;
415 #else
416         opcode |= DMAE_CMD_ENDIANITY_DW_SWAP;
417 #endif
418         if (with_comp)
419                 opcode = bnx2x_dmae_opcode_add_comp(opcode, comp_type);
420         return opcode;
421 }
422
423 static void bnx2x_prep_dmae_with_comp(struct bnx2x *bp,
424                                       struct dmae_command *dmae,
425                                       u8 src_type, u8 dst_type)
426 {
427         memset(dmae, 0, sizeof(struct dmae_command));
428
429         /* set the opcode */
430         dmae->opcode = bnx2x_dmae_opcode(bp, src_type, dst_type,
431                                          true, DMAE_COMP_PCI);
432
433         /* fill in the completion parameters */
434         dmae->comp_addr_lo = U64_LO(bnx2x_sp_mapping(bp, wb_comp));
435         dmae->comp_addr_hi = U64_HI(bnx2x_sp_mapping(bp, wb_comp));
436         dmae->comp_val = DMAE_COMP_VAL;
437 }
438
439 /* issue a dmae command over the init-channel and wailt for completion */
440 static int bnx2x_issue_dmae_with_comp(struct bnx2x *bp,
441                                       struct dmae_command *dmae)
442 {
443         u32 *wb_comp = bnx2x_sp(bp, wb_comp);
444         int cnt = CHIP_REV_IS_SLOW(bp) ? (400000) : 4000;
445         int rc = 0;
446
447         DP(BNX2X_MSG_OFF, "data before [0x%08x 0x%08x 0x%08x 0x%08x]\n",
448            bp->slowpath->wb_data[0], bp->slowpath->wb_data[1],
449            bp->slowpath->wb_data[2], bp->slowpath->wb_data[3]);
450
451         /*
452          * Lock the dmae channel. Disable BHs to prevent a dead-lock
453          * as long as this code is called both from syscall context and
454          * from ndo_set_rx_mode() flow that may be called from BH.
455          */
456         spin_lock_bh(&bp->dmae_lock);
457
458         /* reset completion */
459         *wb_comp = 0;
460
461         /* post the command on the channel used for initializations */
462         bnx2x_post_dmae(bp, dmae, INIT_DMAE_C(bp));
463
464         /* wait for completion */
465         udelay(5);
466         while ((*wb_comp & ~DMAE_PCI_ERR_FLAG) != DMAE_COMP_VAL) {
467                 DP(BNX2X_MSG_OFF, "wb_comp 0x%08x\n", *wb_comp);
468
469                 if (!cnt) {
470                         BNX2X_ERR("DMAE timeout!\n");
471                         rc = DMAE_TIMEOUT;
472                         goto unlock;
473                 }
474                 cnt--;
475                 udelay(50);
476         }
477         if (*wb_comp & DMAE_PCI_ERR_FLAG) {
478                 BNX2X_ERR("DMAE PCI error!\n");
479                 rc = DMAE_PCI_ERROR;
480         }
481
482         DP(BNX2X_MSG_OFF, "data after [0x%08x 0x%08x 0x%08x 0x%08x]\n",
483            bp->slowpath->wb_data[0], bp->slowpath->wb_data[1],
484            bp->slowpath->wb_data[2], bp->slowpath->wb_data[3]);
485
486 unlock:
487         spin_unlock_bh(&bp->dmae_lock);
488         return rc;
489 }
490
491 void bnx2x_write_dmae(struct bnx2x *bp, dma_addr_t dma_addr, u32 dst_addr,
492                       u32 len32)
493 {
494         struct dmae_command dmae;
495
496         if (!bp->dmae_ready) {
497                 u32 *data = bnx2x_sp(bp, wb_data[0]);
498
499                 DP(BNX2X_MSG_OFF, "DMAE is not ready (dst_addr %08x  len32 %d)"
500                    "  using indirect\n", dst_addr, len32);
501                 bnx2x_init_ind_wr(bp, dst_addr, data, len32);
502                 return;
503         }
504
505         /* set opcode and fixed command fields */
506         bnx2x_prep_dmae_with_comp(bp, &dmae, DMAE_SRC_PCI, DMAE_DST_GRC);
507
508         /* fill in addresses and len */
509         dmae.src_addr_lo = U64_LO(dma_addr);
510         dmae.src_addr_hi = U64_HI(dma_addr);
511         dmae.dst_addr_lo = dst_addr >> 2;
512         dmae.dst_addr_hi = 0;
513         dmae.len = len32;
514
515         bnx2x_dp_dmae(bp, &dmae, BNX2X_MSG_OFF);
516
517         /* issue the command and wait for completion */
518         bnx2x_issue_dmae_with_comp(bp, &dmae);
519 }
520
521 void bnx2x_read_dmae(struct bnx2x *bp, u32 src_addr, u32 len32)
522 {
523         struct dmae_command dmae;
524
525         if (!bp->dmae_ready) {
526                 u32 *data = bnx2x_sp(bp, wb_data[0]);
527                 int i;
528
529                 DP(BNX2X_MSG_OFF, "DMAE is not ready (src_addr %08x  len32 %d)"
530                    "  using indirect\n", src_addr, len32);
531                 for (i = 0; i < len32; i++)
532                         data[i] = bnx2x_reg_rd_ind(bp, src_addr + i*4);
533                 return;
534         }
535
536         /* set opcode and fixed command fields */
537         bnx2x_prep_dmae_with_comp(bp, &dmae, DMAE_SRC_GRC, DMAE_DST_PCI);
538
539         /* fill in addresses and len */
540         dmae.src_addr_lo = src_addr >> 2;
541         dmae.src_addr_hi = 0;
542         dmae.dst_addr_lo = U64_LO(bnx2x_sp_mapping(bp, wb_data));
543         dmae.dst_addr_hi = U64_HI(bnx2x_sp_mapping(bp, wb_data));
544         dmae.len = len32;
545
546         bnx2x_dp_dmae(bp, &dmae, BNX2X_MSG_OFF);
547
548         /* issue the command and wait for completion */
549         bnx2x_issue_dmae_with_comp(bp, &dmae);
550 }
551
552 static void bnx2x_write_dmae_phys_len(struct bnx2x *bp, dma_addr_t phys_addr,
553                                       u32 addr, u32 len)
554 {
555         int dmae_wr_max = DMAE_LEN32_WR_MAX(bp);
556         int offset = 0;
557
558         while (len > dmae_wr_max) {
559                 bnx2x_write_dmae(bp, phys_addr + offset,
560                                  addr + offset, dmae_wr_max);
561                 offset += dmae_wr_max * 4;
562                 len -= dmae_wr_max;
563         }
564
565         bnx2x_write_dmae(bp, phys_addr + offset, addr + offset, len);
566 }
567
568 /* used only for slowpath so not inlined */
569 static void bnx2x_wb_wr(struct bnx2x *bp, int reg, u32 val_hi, u32 val_lo)
570 {
571         u32 wb_write[2];
572
573         wb_write[0] = val_hi;
574         wb_write[1] = val_lo;
575         REG_WR_DMAE(bp, reg, wb_write, 2);
576 }
577
578 #ifdef USE_WB_RD
579 static u64 bnx2x_wb_rd(struct bnx2x *bp, int reg)
580 {
581         u32 wb_data[2];
582
583         REG_RD_DMAE(bp, reg, wb_data, 2);
584
585         return HILO_U64(wb_data[0], wb_data[1]);
586 }
587 #endif
588
589 static int bnx2x_mc_assert(struct bnx2x *bp)
590 {
591         char last_idx;
592         int i, rc = 0;
593         u32 row0, row1, row2, row3;
594
595         /* XSTORM */
596         last_idx = REG_RD8(bp, BAR_XSTRORM_INTMEM +
597                            XSTORM_ASSERT_LIST_INDEX_OFFSET);
598         if (last_idx)
599                 BNX2X_ERR("XSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
600
601         /* print the asserts */
602         for (i = 0; i < STROM_ASSERT_ARRAY_SIZE; i++) {
603
604                 row0 = REG_RD(bp, BAR_XSTRORM_INTMEM +
605                               XSTORM_ASSERT_LIST_OFFSET(i));
606                 row1 = REG_RD(bp, BAR_XSTRORM_INTMEM +
607                               XSTORM_ASSERT_LIST_OFFSET(i) + 4);
608                 row2 = REG_RD(bp, BAR_XSTRORM_INTMEM +
609                               XSTORM_ASSERT_LIST_OFFSET(i) + 8);
610                 row3 = REG_RD(bp, BAR_XSTRORM_INTMEM +
611                               XSTORM_ASSERT_LIST_OFFSET(i) + 12);
612
613                 if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
614                         BNX2X_ERR("XSTORM_ASSERT_INDEX 0x%x = 0x%08x"
615                                   " 0x%08x 0x%08x 0x%08x\n",
616                                   i, row3, row2, row1, row0);
617                         rc++;
618                 } else {
619                         break;
620                 }
621         }
622
623         /* TSTORM */
624         last_idx = REG_RD8(bp, BAR_TSTRORM_INTMEM +
625                            TSTORM_ASSERT_LIST_INDEX_OFFSET);
626         if (last_idx)
627                 BNX2X_ERR("TSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
628
629         /* print the asserts */
630         for (i = 0; i < STROM_ASSERT_ARRAY_SIZE; i++) {
631
632                 row0 = REG_RD(bp, BAR_TSTRORM_INTMEM +
633                               TSTORM_ASSERT_LIST_OFFSET(i));
634                 row1 = REG_RD(bp, BAR_TSTRORM_INTMEM +
635                               TSTORM_ASSERT_LIST_OFFSET(i) + 4);
636                 row2 = REG_RD(bp, BAR_TSTRORM_INTMEM +
637                               TSTORM_ASSERT_LIST_OFFSET(i) + 8);
638                 row3 = REG_RD(bp, BAR_TSTRORM_INTMEM +
639                               TSTORM_ASSERT_LIST_OFFSET(i) + 12);
640
641                 if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
642                         BNX2X_ERR("TSTORM_ASSERT_INDEX 0x%x = 0x%08x"
643                                   " 0x%08x 0x%08x 0x%08x\n",
644                                   i, row3, row2, row1, row0);
645                         rc++;
646                 } else {
647                         break;
648                 }
649         }
650
651         /* CSTORM */
652         last_idx = REG_RD8(bp, BAR_CSTRORM_INTMEM +
653                            CSTORM_ASSERT_LIST_INDEX_OFFSET);
654         if (last_idx)
655                 BNX2X_ERR("CSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
656
657         /* print the asserts */
658         for (i = 0; i < STROM_ASSERT_ARRAY_SIZE; i++) {
659
660                 row0 = REG_RD(bp, BAR_CSTRORM_INTMEM +
661                               CSTORM_ASSERT_LIST_OFFSET(i));
662                 row1 = REG_RD(bp, BAR_CSTRORM_INTMEM +
663                               CSTORM_ASSERT_LIST_OFFSET(i) + 4);
664                 row2 = REG_RD(bp, BAR_CSTRORM_INTMEM +
665                               CSTORM_ASSERT_LIST_OFFSET(i) + 8);
666                 row3 = REG_RD(bp, BAR_CSTRORM_INTMEM +
667                               CSTORM_ASSERT_LIST_OFFSET(i) + 12);
668
669                 if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
670                         BNX2X_ERR("CSTORM_ASSERT_INDEX 0x%x = 0x%08x"
671                                   " 0x%08x 0x%08x 0x%08x\n",
672                                   i, row3, row2, row1, row0);
673                         rc++;
674                 } else {
675                         break;
676                 }
677         }
678
679         /* USTORM */
680         last_idx = REG_RD8(bp, BAR_USTRORM_INTMEM +
681                            USTORM_ASSERT_LIST_INDEX_OFFSET);
682         if (last_idx)
683                 BNX2X_ERR("USTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
684
685         /* print the asserts */
686         for (i = 0; i < STROM_ASSERT_ARRAY_SIZE; i++) {
687
688                 row0 = REG_RD(bp, BAR_USTRORM_INTMEM +
689                               USTORM_ASSERT_LIST_OFFSET(i));
690                 row1 = REG_RD(bp, BAR_USTRORM_INTMEM +
691                               USTORM_ASSERT_LIST_OFFSET(i) + 4);
692                 row2 = REG_RD(bp, BAR_USTRORM_INTMEM +
693                               USTORM_ASSERT_LIST_OFFSET(i) + 8);
694                 row3 = REG_RD(bp, BAR_USTRORM_INTMEM +
695                               USTORM_ASSERT_LIST_OFFSET(i) + 12);
696
697                 if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
698                         BNX2X_ERR("USTORM_ASSERT_INDEX 0x%x = 0x%08x"
699                                   " 0x%08x 0x%08x 0x%08x\n",
700                                   i, row3, row2, row1, row0);
701                         rc++;
702                 } else {
703                         break;
704                 }
705         }
706
707         return rc;
708 }
709
710 void bnx2x_fw_dump_lvl(struct bnx2x *bp, const char *lvl)
711 {
712         u32 addr, val;
713         u32 mark, offset;
714         __be32 data[9];
715         int word;
716         u32 trace_shmem_base;
717         if (BP_NOMCP(bp)) {
718                 BNX2X_ERR("NO MCP - can not dump\n");
719                 return;
720         }
721         netdev_printk(lvl, bp->dev, "bc %d.%d.%d\n",
722                 (bp->common.bc_ver & 0xff0000) >> 16,
723                 (bp->common.bc_ver & 0xff00) >> 8,
724                 (bp->common.bc_ver & 0xff));
725
726         val = REG_RD(bp, MCP_REG_MCPR_CPU_PROGRAM_COUNTER);
727         if (val == REG_RD(bp, MCP_REG_MCPR_CPU_PROGRAM_COUNTER))
728                 printk("%s" "MCP PC at 0x%x\n", lvl, val);
729
730         if (BP_PATH(bp) == 0)
731                 trace_shmem_base = bp->common.shmem_base;
732         else
733                 trace_shmem_base = SHMEM2_RD(bp, other_shmem_base_addr);
734         addr = trace_shmem_base - 0x0800 + 4;
735         mark = REG_RD(bp, addr);
736         mark = (CHIP_IS_E1x(bp) ? MCP_REG_MCPR_SCRATCH : MCP_A_REG_MCPR_SCRATCH)
737                         + ((mark + 0x3) & ~0x3) - 0x08000000;
738         printk("%s" "begin fw dump (mark 0x%x)\n", lvl, mark);
739
740         printk("%s", lvl);
741         for (offset = mark; offset <= trace_shmem_base; offset += 0x8*4) {
742                 for (word = 0; word < 8; word++)
743                         data[word] = htonl(REG_RD(bp, offset + 4*word));
744                 data[8] = 0x0;
745                 pr_cont("%s", (char *)data);
746         }
747         for (offset = addr + 4; offset <= mark; offset += 0x8*4) {
748                 for (word = 0; word < 8; word++)
749                         data[word] = htonl(REG_RD(bp, offset + 4*word));
750                 data[8] = 0x0;
751                 pr_cont("%s", (char *)data);
752         }
753         printk("%s" "end of fw dump\n", lvl);
754 }
755
756 static inline void bnx2x_fw_dump(struct bnx2x *bp)
757 {
758         bnx2x_fw_dump_lvl(bp, KERN_ERR);
759 }
760
761 void bnx2x_panic_dump(struct bnx2x *bp)
762 {
763         int i;
764         u16 j;
765         struct hc_sp_status_block_data sp_sb_data;
766         int func = BP_FUNC(bp);
767 #ifdef BNX2X_STOP_ON_ERROR
768         u16 start = 0, end = 0;
769 #endif
770
771         bp->stats_state = STATS_STATE_DISABLED;
772         DP(BNX2X_MSG_STATS, "stats_state - DISABLED\n");
773
774         BNX2X_ERR("begin crash dump -----------------\n");
775
776         /* Indices */
777         /* Common */
778         BNX2X_ERR("def_idx(0x%x)  def_att_idx(0x%x)  attn_state(0x%x)"
779                   "  spq_prod_idx(0x%x) next_stats_cnt(0x%x)\n",
780                   bp->def_idx, bp->def_att_idx, bp->attn_state,
781                   bp->spq_prod_idx, bp->stats_counter);
782         BNX2X_ERR("DSB: attn bits(0x%x)  ack(0x%x)  id(0x%x)  idx(0x%x)\n",
783                   bp->def_status_blk->atten_status_block.attn_bits,
784                   bp->def_status_blk->atten_status_block.attn_bits_ack,
785                   bp->def_status_blk->atten_status_block.status_block_id,
786                   bp->def_status_blk->atten_status_block.attn_bits_index);
787         BNX2X_ERR("     def (");
788         for (i = 0; i < HC_SP_SB_MAX_INDICES; i++)
789                 pr_cont("0x%x%s",
790                        bp->def_status_blk->sp_sb.index_values[i],
791                        (i == HC_SP_SB_MAX_INDICES - 1) ? ")  " : " ");
792
793         for (i = 0; i < sizeof(struct hc_sp_status_block_data)/sizeof(u32); i++)
794                 *((u32 *)&sp_sb_data + i) = REG_RD(bp, BAR_CSTRORM_INTMEM +
795                         CSTORM_SP_STATUS_BLOCK_DATA_OFFSET(func) +
796                         i*sizeof(u32));
797
798         pr_cont("igu_sb_id(0x%x)  igu_seg_id(0x%x) "
799                          "pf_id(0x%x)  vnic_id(0x%x)  "
800                          "vf_id(0x%x)  vf_valid (0x%x) "
801                          "state(0x%x)\n",
802                sp_sb_data.igu_sb_id,
803                sp_sb_data.igu_seg_id,
804                sp_sb_data.p_func.pf_id,
805                sp_sb_data.p_func.vnic_id,
806                sp_sb_data.p_func.vf_id,
807                sp_sb_data.p_func.vf_valid,
808                sp_sb_data.state);
809
810
811         for_each_eth_queue(bp, i) {
812                 struct bnx2x_fastpath *fp = &bp->fp[i];
813                 int loop;
814                 struct hc_status_block_data_e2 sb_data_e2;
815                 struct hc_status_block_data_e1x sb_data_e1x;
816                 struct hc_status_block_sm  *hc_sm_p =
817                         CHIP_IS_E1x(bp) ?
818                         sb_data_e1x.common.state_machine :
819                         sb_data_e2.common.state_machine;
820                 struct hc_index_data *hc_index_p =
821                         CHIP_IS_E1x(bp) ?
822                         sb_data_e1x.index_data :
823                         sb_data_e2.index_data;
824                 int data_size;
825                 u32 *sb_data_p;
826
827                 /* Rx */
828                 BNX2X_ERR("fp%d: rx_bd_prod(0x%x)  rx_bd_cons(0x%x)"
829                           "  rx_comp_prod(0x%x)"
830                           "  rx_comp_cons(0x%x)  *rx_cons_sb(0x%x)\n",
831                           i, fp->rx_bd_prod, fp->rx_bd_cons,
832                           fp->rx_comp_prod,
833                           fp->rx_comp_cons, le16_to_cpu(*fp->rx_cons_sb));
834                 BNX2X_ERR("     rx_sge_prod(0x%x)  last_max_sge(0x%x)"
835                           "  fp_hc_idx(0x%x)\n",
836                           fp->rx_sge_prod, fp->last_max_sge,
837                           le16_to_cpu(fp->fp_hc_idx));
838
839                 /* Tx */
840                 BNX2X_ERR("fp%d: tx_pkt_prod(0x%x)  tx_pkt_cons(0x%x)"
841                           "  tx_bd_prod(0x%x)  tx_bd_cons(0x%x)"
842                           "  *tx_cons_sb(0x%x)\n",
843                           i, fp->tx_pkt_prod, fp->tx_pkt_cons, fp->tx_bd_prod,
844                           fp->tx_bd_cons, le16_to_cpu(*fp->tx_cons_sb));
845
846                 loop = CHIP_IS_E1x(bp) ?
847                         HC_SB_MAX_INDICES_E1X : HC_SB_MAX_INDICES_E2;
848
849                 /* host sb data */
850
851 #ifdef BCM_CNIC
852                 if (IS_FCOE_FP(fp))
853                         continue;
854 #endif
855                 BNX2X_ERR("     run indexes (");
856                 for (j = 0; j < HC_SB_MAX_SM; j++)
857                         pr_cont("0x%x%s",
858                                fp->sb_running_index[j],
859                                (j == HC_SB_MAX_SM - 1) ? ")" : " ");
860
861                 BNX2X_ERR("     indexes (");
862                 for (j = 0; j < loop; j++)
863                         pr_cont("0x%x%s",
864                                fp->sb_index_values[j],
865                                (j == loop - 1) ? ")" : " ");
866                 /* fw sb data */
867                 data_size = CHIP_IS_E1x(bp) ?
868                         sizeof(struct hc_status_block_data_e1x) :
869                         sizeof(struct hc_status_block_data_e2);
870                 data_size /= sizeof(u32);
871                 sb_data_p = CHIP_IS_E1x(bp) ?
872                         (u32 *)&sb_data_e1x :
873                         (u32 *)&sb_data_e2;
874                 /* copy sb data in here */
875                 for (j = 0; j < data_size; j++)
876                         *(sb_data_p + j) = REG_RD(bp, BAR_CSTRORM_INTMEM +
877                                 CSTORM_STATUS_BLOCK_DATA_OFFSET(fp->fw_sb_id) +
878                                 j * sizeof(u32));
879
880                 if (!CHIP_IS_E1x(bp)) {
881                         pr_cont("pf_id(0x%x)  vf_id(0x%x)  vf_valid(0x%x) "
882                                 "vnic_id(0x%x)  same_igu_sb_1b(0x%x) "
883                                 "state(0x%x)\n",
884                                 sb_data_e2.common.p_func.pf_id,
885                                 sb_data_e2.common.p_func.vf_id,
886                                 sb_data_e2.common.p_func.vf_valid,
887                                 sb_data_e2.common.p_func.vnic_id,
888                                 sb_data_e2.common.same_igu_sb_1b,
889                                 sb_data_e2.common.state);
890                 } else {
891                         pr_cont("pf_id(0x%x)  vf_id(0x%x)  vf_valid(0x%x) "
892                                 "vnic_id(0x%x)  same_igu_sb_1b(0x%x) "
893                                 "state(0x%x)\n",
894                                 sb_data_e1x.common.p_func.pf_id,
895                                 sb_data_e1x.common.p_func.vf_id,
896                                 sb_data_e1x.common.p_func.vf_valid,
897                                 sb_data_e1x.common.p_func.vnic_id,
898                                 sb_data_e1x.common.same_igu_sb_1b,
899                                 sb_data_e1x.common.state);
900                 }
901
902                 /* SB_SMs data */
903                 for (j = 0; j < HC_SB_MAX_SM; j++) {
904                         pr_cont("SM[%d] __flags (0x%x) "
905                                "igu_sb_id (0x%x)  igu_seg_id(0x%x) "
906                                "time_to_expire (0x%x) "
907                                "timer_value(0x%x)\n", j,
908                                hc_sm_p[j].__flags,
909                                hc_sm_p[j].igu_sb_id,
910                                hc_sm_p[j].igu_seg_id,
911                                hc_sm_p[j].time_to_expire,
912                                hc_sm_p[j].timer_value);
913                 }
914
915                 /* Indecies data */
916                 for (j = 0; j < loop; j++) {
917                         pr_cont("INDEX[%d] flags (0x%x) "
918                                          "timeout (0x%x)\n", j,
919                                hc_index_p[j].flags,
920                                hc_index_p[j].timeout);
921                 }
922         }
923
924 #ifdef BNX2X_STOP_ON_ERROR
925         /* Rings */
926         /* Rx */
927         for_each_rx_queue(bp, i) {
928                 struct bnx2x_fastpath *fp = &bp->fp[i];
929
930                 start = RX_BD(le16_to_cpu(*fp->rx_cons_sb) - 10);
931                 end = RX_BD(le16_to_cpu(*fp->rx_cons_sb) + 503);
932                 for (j = start; j != end; j = RX_BD(j + 1)) {
933                         u32 *rx_bd = (u32 *)&fp->rx_desc_ring[j];
934                         struct sw_rx_bd *sw_bd = &fp->rx_buf_ring[j];
935
936                         BNX2X_ERR("fp%d: rx_bd[%x]=[%x:%x]  sw_bd=[%p]\n",
937                                   i, j, rx_bd[1], rx_bd[0], sw_bd->skb);
938                 }
939
940                 start = RX_SGE(fp->rx_sge_prod);
941                 end = RX_SGE(fp->last_max_sge);
942                 for (j = start; j != end; j = RX_SGE(j + 1)) {
943                         u32 *rx_sge = (u32 *)&fp->rx_sge_ring[j];
944                         struct sw_rx_page *sw_page = &fp->rx_page_ring[j];
945
946                         BNX2X_ERR("fp%d: rx_sge[%x]=[%x:%x]  sw_page=[%p]\n",
947                                   i, j, rx_sge[1], rx_sge[0], sw_page->page);
948                 }
949
950                 start = RCQ_BD(fp->rx_comp_cons - 10);
951                 end = RCQ_BD(fp->rx_comp_cons + 503);
952                 for (j = start; j != end; j = RCQ_BD(j + 1)) {
953                         u32 *cqe = (u32 *)&fp->rx_comp_ring[j];
954
955                         BNX2X_ERR("fp%d: cqe[%x]=[%x:%x:%x:%x]\n",
956                                   i, j, cqe[0], cqe[1], cqe[2], cqe[3]);
957                 }
958         }
959
960         /* Tx */
961         for_each_tx_queue(bp, i) {
962                 struct bnx2x_fastpath *fp = &bp->fp[i];
963
964                 start = TX_BD(le16_to_cpu(*fp->tx_cons_sb) - 10);
965                 end = TX_BD(le16_to_cpu(*fp->tx_cons_sb) + 245);
966                 for (j = start; j != end; j = TX_BD(j + 1)) {
967                         struct sw_tx_bd *sw_bd = &fp->tx_buf_ring[j];
968
969                         BNX2X_ERR("fp%d: packet[%x]=[%p,%x]\n",
970                                   i, j, sw_bd->skb, sw_bd->first_bd);
971                 }
972
973                 start = TX_BD(fp->tx_bd_cons - 10);
974                 end = TX_BD(fp->tx_bd_cons + 254);
975                 for (j = start; j != end; j = TX_BD(j + 1)) {
976                         u32 *tx_bd = (u32 *)&fp->tx_desc_ring[j];
977
978                         BNX2X_ERR("fp%d: tx_bd[%x]=[%x:%x:%x:%x]\n",
979                                   i, j, tx_bd[0], tx_bd[1], tx_bd[2], tx_bd[3]);
980                 }
981         }
982 #endif
983         bnx2x_fw_dump(bp);
984         bnx2x_mc_assert(bp);
985         BNX2X_ERR("end crash dump -----------------\n");
986 }
987
988 /*
989  * FLR Support for E2
990  *
991  * bnx2x_pf_flr_clnup() is called during nic_load in the per function HW
992  * initialization.
993  */
994 #define FLR_WAIT_USEC           10000   /* 10 miliseconds */
995 #define FLR_WAIT_INTERAVAL      50      /* usec */
996 #define FLR_POLL_CNT            (FLR_WAIT_USEC/FLR_WAIT_INTERAVAL) /* 200 */
997
998 struct pbf_pN_buf_regs {
999         int pN;
1000         u32 init_crd;
1001         u32 crd;
1002         u32 crd_freed;
1003 };
1004
1005 struct pbf_pN_cmd_regs {
1006         int pN;
1007         u32 lines_occup;
1008         u32 lines_freed;
1009 };
1010
1011 static void bnx2x_pbf_pN_buf_flushed(struct bnx2x *bp,
1012                                      struct pbf_pN_buf_regs *regs,
1013                                      u32 poll_count)
1014 {
1015         u32 init_crd, crd, crd_start, crd_freed, crd_freed_start;
1016         u32 cur_cnt = poll_count;
1017
1018         crd_freed = crd_freed_start = REG_RD(bp, regs->crd_freed);
1019         crd = crd_start = REG_RD(bp, regs->crd);
1020         init_crd = REG_RD(bp, regs->init_crd);
1021
1022         DP(BNX2X_MSG_SP, "INIT CREDIT[%d] : %x\n", regs->pN, init_crd);
1023         DP(BNX2X_MSG_SP, "CREDIT[%d]      : s:%x\n", regs->pN, crd);
1024         DP(BNX2X_MSG_SP, "CREDIT_FREED[%d]: s:%x\n", regs->pN, crd_freed);
1025
1026         while ((crd != init_crd) && ((u32)SUB_S32(crd_freed, crd_freed_start) <
1027                (init_crd - crd_start))) {
1028                 if (cur_cnt--) {
1029                         udelay(FLR_WAIT_INTERAVAL);
1030                         crd = REG_RD(bp, regs->crd);
1031                         crd_freed = REG_RD(bp, regs->crd_freed);
1032                 } else {
1033                         DP(BNX2X_MSG_SP, "PBF tx buffer[%d] timed out\n",
1034                            regs->pN);
1035                         DP(BNX2X_MSG_SP, "CREDIT[%d]      : c:%x\n",
1036                            regs->pN, crd);
1037                         DP(BNX2X_MSG_SP, "CREDIT_FREED[%d]: c:%x\n",
1038                            regs->pN, crd_freed);
1039                         break;
1040                 }
1041         }
1042         DP(BNX2X_MSG_SP, "Waited %d*%d usec for PBF tx buffer[%d]\n",
1043            poll_count-cur_cnt, FLR_WAIT_INTERAVAL, regs->pN);
1044 }
1045
1046 static void bnx2x_pbf_pN_cmd_flushed(struct bnx2x *bp,
1047                                      struct pbf_pN_cmd_regs *regs,
1048                                      u32 poll_count)
1049 {
1050         u32 occup, to_free, freed, freed_start;
1051         u32 cur_cnt = poll_count;
1052
1053         occup = to_free = REG_RD(bp, regs->lines_occup);
1054         freed = freed_start = REG_RD(bp, regs->lines_freed);
1055
1056         DP(BNX2X_MSG_SP, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
1057         DP(BNX2X_MSG_SP, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
1058
1059         while (occup && ((u32)SUB_S32(freed, freed_start) < to_free)) {
1060                 if (cur_cnt--) {
1061                         udelay(FLR_WAIT_INTERAVAL);
1062                         occup = REG_RD(bp, regs->lines_occup);
1063                         freed = REG_RD(bp, regs->lines_freed);
1064                 } else {
1065                         DP(BNX2X_MSG_SP, "PBF cmd queue[%d] timed out\n",
1066                            regs->pN);
1067                         DP(BNX2X_MSG_SP, "OCCUPANCY[%d]   : s:%x\n",
1068                            regs->pN, occup);
1069                         DP(BNX2X_MSG_SP, "LINES_FREED[%d] : s:%x\n",
1070                            regs->pN, freed);
1071                         break;
1072                 }
1073         }
1074         DP(BNX2X_MSG_SP, "Waited %d*%d usec for PBF cmd queue[%d]\n",
1075            poll_count-cur_cnt, FLR_WAIT_INTERAVAL, regs->pN);
1076 }
1077
1078 static inline u32 bnx2x_flr_clnup_reg_poll(struct bnx2x *bp, u32 reg,
1079                                      u32 expected, u32 poll_count)
1080 {
1081         u32 cur_cnt = poll_count;
1082         u32 val;
1083
1084         while ((val = REG_RD(bp, reg)) != expected && cur_cnt--)
1085                 udelay(FLR_WAIT_INTERAVAL);
1086
1087         return val;
1088 }
1089
1090 static inline int bnx2x_flr_clnup_poll_hw_counter(struct bnx2x *bp, u32 reg,
1091                                                   char *msg, u32 poll_cnt)
1092 {
1093         u32 val = bnx2x_flr_clnup_reg_poll(bp, reg, 0, poll_cnt);
1094         if (val != 0) {
1095                 BNX2X_ERR("%s usage count=%d\n", msg, val);
1096                 return 1;
1097         }
1098         return 0;
1099 }
1100
1101 static u32 bnx2x_flr_clnup_poll_count(struct bnx2x *bp)
1102 {
1103         /* adjust polling timeout */
1104         if (CHIP_REV_IS_EMUL(bp))
1105                 return FLR_POLL_CNT * 2000;
1106
1107         if (CHIP_REV_IS_FPGA(bp))
1108                 return FLR_POLL_CNT * 120;
1109
1110         return FLR_POLL_CNT;
1111 }
1112
1113 static void bnx2x_tx_hw_flushed(struct bnx2x *bp, u32 poll_count)
1114 {
1115         struct pbf_pN_cmd_regs cmd_regs[] = {
1116                 {0, (CHIP_IS_E3B0(bp)) ?
1117                         PBF_REG_TQ_OCCUPANCY_Q0 :
1118                         PBF_REG_P0_TQ_OCCUPANCY,
1119                     (CHIP_IS_E3B0(bp)) ?
1120                         PBF_REG_TQ_LINES_FREED_CNT_Q0 :
1121                         PBF_REG_P0_TQ_LINES_FREED_CNT},
1122                 {1, (CHIP_IS_E3B0(bp)) ?
1123                         PBF_REG_TQ_OCCUPANCY_Q1 :
1124                         PBF_REG_P1_TQ_OCCUPANCY,
1125                     (CHIP_IS_E3B0(bp)) ?
1126                         PBF_REG_TQ_LINES_FREED_CNT_Q1 :
1127                         PBF_REG_P1_TQ_LINES_FREED_CNT},
1128                 {4, (CHIP_IS_E3B0(bp)) ?
1129                         PBF_REG_TQ_OCCUPANCY_LB_Q :
1130                         PBF_REG_P4_TQ_OCCUPANCY,
1131                     (CHIP_IS_E3B0(bp)) ?
1132                         PBF_REG_TQ_LINES_FREED_CNT_LB_Q :
1133                         PBF_REG_P4_TQ_LINES_FREED_CNT}
1134         };
1135
1136         struct pbf_pN_buf_regs buf_regs[] = {
1137                 {0, (CHIP_IS_E3B0(bp)) ?
1138                         PBF_REG_INIT_CRD_Q0 :
1139                         PBF_REG_P0_INIT_CRD ,
1140                     (CHIP_IS_E3B0(bp)) ?
1141                         PBF_REG_CREDIT_Q0 :
1142                         PBF_REG_P0_CREDIT,
1143                     (CHIP_IS_E3B0(bp)) ?
1144                         PBF_REG_INTERNAL_CRD_FREED_CNT_Q0 :
1145                         PBF_REG_P0_INTERNAL_CRD_FREED_CNT},
1146                 {1, (CHIP_IS_E3B0(bp)) ?
1147                         PBF_REG_INIT_CRD_Q1 :
1148                         PBF_REG_P1_INIT_CRD,
1149                     (CHIP_IS_E3B0(bp)) ?
1150                         PBF_REG_CREDIT_Q1 :
1151                         PBF_REG_P1_CREDIT,
1152                     (CHIP_IS_E3B0(bp)) ?
1153                         PBF_REG_INTERNAL_CRD_FREED_CNT_Q1 :
1154                         PBF_REG_P1_INTERNAL_CRD_FREED_CNT},
1155                 {4, (CHIP_IS_E3B0(bp)) ?
1156                         PBF_REG_INIT_CRD_LB_Q :
1157                         PBF_REG_P4_INIT_CRD,
1158                     (CHIP_IS_E3B0(bp)) ?
1159                         PBF_REG_CREDIT_LB_Q :
1160                         PBF_REG_P4_CREDIT,
1161                     (CHIP_IS_E3B0(bp)) ?
1162                         PBF_REG_INTERNAL_CRD_FREED_CNT_LB_Q :
1163                         PBF_REG_P4_INTERNAL_CRD_FREED_CNT},
1164         };
1165
1166         int i;
1167
1168         /* Verify the command queues are flushed P0, P1, P4 */
1169         for (i = 0; i < ARRAY_SIZE(cmd_regs); i++)
1170                 bnx2x_pbf_pN_cmd_flushed(bp, &cmd_regs[i], poll_count);
1171
1172
1173         /* Verify the transmission buffers are flushed P0, P1, P4 */
1174         for (i = 0; i < ARRAY_SIZE(buf_regs); i++)
1175                 bnx2x_pbf_pN_buf_flushed(bp, &buf_regs[i], poll_count);
1176 }
1177
1178 #define OP_GEN_PARAM(param) \
1179         (((param) << SDM_OP_GEN_COMP_PARAM_SHIFT) & SDM_OP_GEN_COMP_PARAM)
1180
1181 #define OP_GEN_TYPE(type) \
1182         (((type) << SDM_OP_GEN_COMP_TYPE_SHIFT) & SDM_OP_GEN_COMP_TYPE)
1183
1184 #define OP_GEN_AGG_VECT(index) \
1185         (((index) << SDM_OP_GEN_AGG_VECT_IDX_SHIFT) & SDM_OP_GEN_AGG_VECT_IDX)
1186
1187
1188 static inline int bnx2x_send_final_clnup(struct bnx2x *bp, u8 clnup_func,
1189                                          u32 poll_cnt)
1190 {
1191         struct sdm_op_gen op_gen = {0};
1192
1193         u32 comp_addr = BAR_CSTRORM_INTMEM +
1194                         CSTORM_FINAL_CLEANUP_COMPLETE_OFFSET(clnup_func);
1195         int ret = 0;
1196
1197         if (REG_RD(bp, comp_addr)) {
1198                 BNX2X_ERR("Cleanup complete is not 0\n");
1199                 return 1;
1200         }
1201
1202         op_gen.command |= OP_GEN_PARAM(XSTORM_AGG_INT_FINAL_CLEANUP_INDEX);
1203         op_gen.command |= OP_GEN_TYPE(XSTORM_AGG_INT_FINAL_CLEANUP_COMP_TYPE);
1204         op_gen.command |= OP_GEN_AGG_VECT(clnup_func);
1205         op_gen.command |= 1 << SDM_OP_GEN_AGG_VECT_IDX_VALID_SHIFT;
1206
1207         DP(BNX2X_MSG_SP, "FW Final cleanup\n");
1208         REG_WR(bp, XSDM_REG_OPERATION_GEN, op_gen.command);
1209
1210         if (bnx2x_flr_clnup_reg_poll(bp, comp_addr, 1, poll_cnt) != 1) {
1211                 BNX2X_ERR("FW final cleanup did not succeed\n");
1212                 ret = 1;
1213         }
1214         /* Zero completion for nxt FLR */
1215         REG_WR(bp, comp_addr, 0);
1216
1217         return ret;
1218 }
1219
1220 static inline u8 bnx2x_is_pcie_pending(struct pci_dev *dev)
1221 {
1222         int pos;
1223         u16 status;
1224
1225         pos = pci_pcie_cap(dev);
1226         if (!pos)
1227                 return false;
1228
1229         pci_read_config_word(dev, pos + PCI_EXP_DEVSTA, &status);
1230         return status & PCI_EXP_DEVSTA_TRPND;
1231 }
1232
1233 /* PF FLR specific routines
1234 */
1235 static int bnx2x_poll_hw_usage_counters(struct bnx2x *bp, u32 poll_cnt)
1236 {
1237
1238         /* wait for CFC PF usage-counter to zero (includes all the VFs) */
1239         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1240                         CFC_REG_NUM_LCIDS_INSIDE_PF,
1241                         "CFC PF usage counter timed out",
1242                         poll_cnt))
1243                 return 1;
1244
1245
1246         /* Wait for DQ PF usage-counter to zero (until DQ cleanup) */
1247         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1248                         DORQ_REG_PF_USAGE_CNT,
1249                         "DQ PF usage counter timed out",
1250                         poll_cnt))
1251                 return 1;
1252
1253         /* Wait for QM PF usage-counter to zero (until DQ cleanup) */
1254         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1255                         QM_REG_PF_USG_CNT_0 + 4*BP_FUNC(bp),
1256                         "QM PF usage counter timed out",
1257                         poll_cnt))
1258                 return 1;
1259
1260         /* Wait for Timer PF usage-counters to zero (until DQ cleanup) */
1261         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1262                         TM_REG_LIN0_VNIC_UC + 4*BP_PORT(bp),
1263                         "Timers VNIC usage counter timed out",
1264                         poll_cnt))
1265                 return 1;
1266         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1267                         TM_REG_LIN0_NUM_SCANS + 4*BP_PORT(bp),
1268                         "Timers NUM_SCANS usage counter timed out",
1269                         poll_cnt))
1270                 return 1;
1271
1272         /* Wait DMAE PF usage counter to zero */
1273         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1274                         dmae_reg_go_c[INIT_DMAE_C(bp)],
1275                         "DMAE dommand register timed out",
1276                         poll_cnt))
1277                 return 1;
1278
1279         return 0;
1280 }
1281
1282 static void bnx2x_hw_enable_status(struct bnx2x *bp)
1283 {
1284         u32 val;
1285
1286         val = REG_RD(bp, CFC_REG_WEAK_ENABLE_PF);
1287         DP(BNX2X_MSG_SP, "CFC_REG_WEAK_ENABLE_PF is 0x%x\n", val);
1288
1289         val = REG_RD(bp, PBF_REG_DISABLE_PF);
1290         DP(BNX2X_MSG_SP, "PBF_REG_DISABLE_PF is 0x%x\n", val);
1291
1292         val = REG_RD(bp, IGU_REG_PCI_PF_MSI_EN);
1293         DP(BNX2X_MSG_SP, "IGU_REG_PCI_PF_MSI_EN is 0x%x\n", val);
1294
1295         val = REG_RD(bp, IGU_REG_PCI_PF_MSIX_EN);
1296         DP(BNX2X_MSG_SP, "IGU_REG_PCI_PF_MSIX_EN is 0x%x\n", val);
1297
1298         val = REG_RD(bp, IGU_REG_PCI_PF_MSIX_FUNC_MASK);
1299         DP(BNX2X_MSG_SP, "IGU_REG_PCI_PF_MSIX_FUNC_MASK is 0x%x\n", val);
1300
1301         val = REG_RD(bp, PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR);
1302         DP(BNX2X_MSG_SP, "PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR is 0x%x\n", val);
1303
1304         val = REG_RD(bp, PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR);
1305         DP(BNX2X_MSG_SP, "PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR is 0x%x\n", val);
1306
1307         val = REG_RD(bp, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER);
1308         DP(BNX2X_MSG_SP, "PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER is 0x%x\n",
1309            val);
1310 }
1311
1312 static int bnx2x_pf_flr_clnup(struct bnx2x *bp)
1313 {
1314         u32 poll_cnt = bnx2x_flr_clnup_poll_count(bp);
1315
1316         DP(BNX2X_MSG_SP, "Cleanup after FLR PF[%d]\n", BP_ABS_FUNC(bp));
1317
1318         /* Re-enable PF target read access */
1319         REG_WR(bp, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
1320
1321         /* Poll HW usage counters */
1322         if (bnx2x_poll_hw_usage_counters(bp, poll_cnt))
1323                 return -EBUSY;
1324
1325         /* Zero the igu 'trailing edge' and 'leading edge' */
1326
1327         /* Send the FW cleanup command */
1328         if (bnx2x_send_final_clnup(bp, (u8)BP_FUNC(bp), poll_cnt))
1329                 return -EBUSY;
1330
1331         /* ATC cleanup */
1332
1333         /* Verify TX hw is flushed */
1334         bnx2x_tx_hw_flushed(bp, poll_cnt);
1335
1336         /* Wait 100ms (not adjusted according to platform) */
1337         msleep(100);
1338
1339         /* Verify no pending pci transactions */
1340         if (bnx2x_is_pcie_pending(bp->pdev))
1341                 BNX2X_ERR("PCIE Transactions still pending\n");
1342
1343         /* Debug */
1344         bnx2x_hw_enable_status(bp);
1345
1346         /*
1347          * Master enable - Due to WB DMAE writes performed before this
1348          * register is re-initialized as part of the regular function init
1349          */
1350         REG_WR(bp, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
1351
1352         return 0;
1353 }
1354
1355 static void bnx2x_hc_int_enable(struct bnx2x *bp)
1356 {
1357         int port = BP_PORT(bp);
1358         u32 addr = port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
1359         u32 val = REG_RD(bp, addr);
1360         int msix = (bp->flags & USING_MSIX_FLAG) ? 1 : 0;
1361         int msi = (bp->flags & USING_MSI_FLAG) ? 1 : 0;
1362
1363         if (msix) {
1364                 val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1365                          HC_CONFIG_0_REG_INT_LINE_EN_0);
1366                 val |= (HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
1367                         HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1368         } else if (msi) {
1369                 val &= ~HC_CONFIG_0_REG_INT_LINE_EN_0;
1370                 val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1371                         HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
1372                         HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1373         } else {
1374                 val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1375                         HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
1376                         HC_CONFIG_0_REG_INT_LINE_EN_0 |
1377                         HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1378
1379                 if (!CHIP_IS_E1(bp)) {
1380                         DP(NETIF_MSG_INTR, "write %x to HC %d (addr 0x%x)\n",
1381                            val, port, addr);
1382
1383                         REG_WR(bp, addr, val);
1384
1385                         val &= ~HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0;
1386                 }
1387         }
1388
1389         if (CHIP_IS_E1(bp))
1390                 REG_WR(bp, HC_REG_INT_MASK + port*4, 0x1FFFF);
1391
1392         DP(NETIF_MSG_INTR, "write %x to HC %d (addr 0x%x)  mode %s\n",
1393            val, port, addr, (msix ? "MSI-X" : (msi ? "MSI" : "INTx")));
1394
1395         REG_WR(bp, addr, val);
1396         /*
1397          * Ensure that HC_CONFIG is written before leading/trailing edge config
1398          */
1399         mmiowb();
1400         barrier();
1401
1402         if (!CHIP_IS_E1(bp)) {
1403                 /* init leading/trailing edge */
1404                 if (IS_MF(bp)) {
1405                         val = (0xee0f | (1 << (BP_E1HVN(bp) + 4)));
1406                         if (bp->port.pmf)
1407                                 /* enable nig and gpio3 attention */
1408                                 val |= 0x1100;
1409                 } else
1410                         val = 0xffff;
1411
1412                 REG_WR(bp, HC_REG_TRAILING_EDGE_0 + port*8, val);
1413                 REG_WR(bp, HC_REG_LEADING_EDGE_0 + port*8, val);
1414         }
1415
1416         /* Make sure that interrupts are indeed enabled from here on */
1417         mmiowb();
1418 }
1419
1420 static void bnx2x_igu_int_enable(struct bnx2x *bp)
1421 {
1422         u32 val;
1423         int msix = (bp->flags & USING_MSIX_FLAG) ? 1 : 0;
1424         int msi = (bp->flags & USING_MSI_FLAG) ? 1 : 0;
1425
1426         val = REG_RD(bp, IGU_REG_PF_CONFIGURATION);
1427
1428         if (msix) {
1429                 val &= ~(IGU_PF_CONF_INT_LINE_EN |
1430                          IGU_PF_CONF_SINGLE_ISR_EN);
1431                 val |= (IGU_PF_CONF_FUNC_EN |
1432                         IGU_PF_CONF_MSI_MSIX_EN |
1433                         IGU_PF_CONF_ATTN_BIT_EN);
1434         } else if (msi) {
1435                 val &= ~IGU_PF_CONF_INT_LINE_EN;
1436                 val |= (IGU_PF_CONF_FUNC_EN |
1437                         IGU_PF_CONF_MSI_MSIX_EN |
1438                         IGU_PF_CONF_ATTN_BIT_EN |
1439                         IGU_PF_CONF_SINGLE_ISR_EN);
1440         } else {
1441                 val &= ~IGU_PF_CONF_MSI_MSIX_EN;
1442                 val |= (IGU_PF_CONF_FUNC_EN |
1443                         IGU_PF_CONF_INT_LINE_EN |
1444                         IGU_PF_CONF_ATTN_BIT_EN |
1445                         IGU_PF_CONF_SINGLE_ISR_EN);
1446         }
1447
1448         DP(NETIF_MSG_INTR, "write 0x%x to IGU  mode %s\n",
1449            val, (msix ? "MSI-X" : (msi ? "MSI" : "INTx")));
1450
1451         REG_WR(bp, IGU_REG_PF_CONFIGURATION, val);
1452
1453         barrier();
1454
1455         /* init leading/trailing edge */
1456         if (IS_MF(bp)) {
1457                 val = (0xee0f | (1 << (BP_E1HVN(bp) + 4)));
1458                 if (bp->port.pmf)
1459                         /* enable nig and gpio3 attention */
1460                         val |= 0x1100;
1461         } else
1462                 val = 0xffff;
1463
1464         REG_WR(bp, IGU_REG_TRAILING_EDGE_LATCH, val);
1465         REG_WR(bp, IGU_REG_LEADING_EDGE_LATCH, val);
1466
1467         /* Make sure that interrupts are indeed enabled from here on */
1468         mmiowb();
1469 }
1470
1471 void bnx2x_int_enable(struct bnx2x *bp)
1472 {
1473         if (bp->common.int_block == INT_BLOCK_HC)
1474                 bnx2x_hc_int_enable(bp);
1475         else
1476                 bnx2x_igu_int_enable(bp);
1477 }
1478
1479 static void bnx2x_hc_int_disable(struct bnx2x *bp)
1480 {
1481         int port = BP_PORT(bp);
1482         u32 addr = port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
1483         u32 val = REG_RD(bp, addr);
1484
1485         /*
1486          * in E1 we must use only PCI configuration space to disable
1487          * MSI/MSIX capablility
1488          * It's forbitten to disable IGU_PF_CONF_MSI_MSIX_EN in HC block
1489          */
1490         if (CHIP_IS_E1(bp)) {
1491                 /*  Since IGU_PF_CONF_MSI_MSIX_EN still always on
1492                  *  Use mask register to prevent from HC sending interrupts
1493                  *  after we exit the function
1494                  */
1495                 REG_WR(bp, HC_REG_INT_MASK + port*4, 0);
1496
1497                 val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1498                          HC_CONFIG_0_REG_INT_LINE_EN_0 |
1499                          HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1500         } else
1501                 val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1502                          HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
1503                          HC_CONFIG_0_REG_INT_LINE_EN_0 |
1504                          HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1505
1506         DP(NETIF_MSG_INTR, "write %x to HC %d (addr 0x%x)\n",
1507            val, port, addr);
1508
1509         /* flush all outstanding writes */
1510         mmiowb();
1511
1512         REG_WR(bp, addr, val);
1513         if (REG_RD(bp, addr) != val)
1514                 BNX2X_ERR("BUG! proper val not read from IGU!\n");
1515 }
1516
1517 static void bnx2x_igu_int_disable(struct bnx2x *bp)
1518 {
1519         u32 val = REG_RD(bp, IGU_REG_PF_CONFIGURATION);
1520
1521         val &= ~(IGU_PF_CONF_MSI_MSIX_EN |
1522                  IGU_PF_CONF_INT_LINE_EN |
1523                  IGU_PF_CONF_ATTN_BIT_EN);
1524
1525         DP(NETIF_MSG_INTR, "write %x to IGU\n", val);
1526
1527         /* flush all outstanding writes */
1528         mmiowb();
1529
1530         REG_WR(bp, IGU_REG_PF_CONFIGURATION, val);
1531         if (REG_RD(bp, IGU_REG_PF_CONFIGURATION) != val)
1532                 BNX2X_ERR("BUG! proper val not read from IGU!\n");
1533 }
1534
1535 static void bnx2x_int_disable(struct bnx2x *bp)
1536 {
1537         if (bp->common.int_block == INT_BLOCK_HC)
1538                 bnx2x_hc_int_disable(bp);
1539         else
1540                 bnx2x_igu_int_disable(bp);
1541 }
1542
1543 void bnx2x_int_disable_sync(struct bnx2x *bp, int disable_hw)
1544 {
1545         int msix = (bp->flags & USING_MSIX_FLAG) ? 1 : 0;
1546         int i, offset;
1547
1548         if (disable_hw)
1549                 /* prevent the HW from sending interrupts */
1550                 bnx2x_int_disable(bp);
1551
1552         /* make sure all ISRs are done */
1553         if (msix) {
1554                 synchronize_irq(bp->msix_table[0].vector);
1555                 offset = 1;
1556 #ifdef BCM_CNIC
1557                 offset++;
1558 #endif
1559                 for_each_eth_queue(bp, i)
1560                         synchronize_irq(bp->msix_table[offset++].vector);
1561         } else
1562                 synchronize_irq(bp->pdev->irq);
1563
1564         /* make sure sp_task is not running */
1565         cancel_delayed_work(&bp->sp_task);
1566         cancel_delayed_work(&bp->period_task);
1567         flush_workqueue(bnx2x_wq);
1568 }
1569
1570 /* fast path */
1571
1572 /*
1573  * General service functions
1574  */
1575
1576 /* Return true if succeeded to acquire the lock */
1577 static bool bnx2x_trylock_hw_lock(struct bnx2x *bp, u32 resource)
1578 {
1579         u32 lock_status;
1580         u32 resource_bit = (1 << resource);
1581         int func = BP_FUNC(bp);
1582         u32 hw_lock_control_reg;
1583
1584         DP(NETIF_MSG_HW, "Trying to take a lock on resource %d\n", resource);
1585
1586         /* Validating that the resource is within range */
1587         if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1588                 DP(NETIF_MSG_HW,
1589                    "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
1590                    resource, HW_LOCK_MAX_RESOURCE_VALUE);
1591                 return false;
1592         }
1593
1594         if (func <= 5)
1595                 hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
1596         else
1597                 hw_lock_control_reg =
1598                                 (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
1599
1600         /* Try to acquire the lock */
1601         REG_WR(bp, hw_lock_control_reg + 4, resource_bit);
1602         lock_status = REG_RD(bp, hw_lock_control_reg);
1603         if (lock_status & resource_bit)
1604                 return true;
1605
1606         DP(NETIF_MSG_HW, "Failed to get a lock on resource %d\n", resource);
1607         return false;
1608 }
1609
1610 /**
1611  * bnx2x_get_leader_lock_resource - get the recovery leader resource id
1612  *
1613  * @bp: driver handle
1614  *
1615  * Returns the recovery leader resource id according to the engine this function
1616  * belongs to. Currently only only 2 engines is supported.
1617  */
1618 static inline int bnx2x_get_leader_lock_resource(struct bnx2x *bp)
1619 {
1620         if (BP_PATH(bp))
1621                 return HW_LOCK_RESOURCE_RECOVERY_LEADER_1;
1622         else
1623                 return HW_LOCK_RESOURCE_RECOVERY_LEADER_0;
1624 }
1625
1626 /**
1627  * bnx2x_trylock_leader_lock- try to aquire a leader lock.
1628  *
1629  * @bp: driver handle
1630  *
1631  * Tries to aquire a leader lock for cuurent engine.
1632  */
1633 static inline bool bnx2x_trylock_leader_lock(struct bnx2x *bp)
1634 {
1635         return bnx2x_trylock_hw_lock(bp, bnx2x_get_leader_lock_resource(bp));
1636 }
1637
1638 #ifdef BCM_CNIC
1639 static void bnx2x_cnic_cfc_comp(struct bnx2x *bp, int cid, u8 err);
1640 #endif
1641
1642 void bnx2x_sp_event(struct bnx2x_fastpath *fp, union eth_rx_cqe *rr_cqe)
1643 {
1644         struct bnx2x *bp = fp->bp;
1645         int cid = SW_CID(rr_cqe->ramrod_cqe.conn_and_cmd_data);
1646         int command = CQE_CMD(rr_cqe->ramrod_cqe.conn_and_cmd_data);
1647         enum bnx2x_queue_cmd drv_cmd = BNX2X_Q_CMD_MAX;
1648         struct bnx2x_queue_sp_obj *q_obj = &fp->q_obj;
1649
1650         DP(BNX2X_MSG_SP,
1651            "fp %d  cid %d  got ramrod #%d  state is %x  type is %d\n",
1652            fp->index, cid, command, bp->state,
1653            rr_cqe->ramrod_cqe.ramrod_type);
1654
1655         switch (command) {
1656         case (RAMROD_CMD_ID_ETH_CLIENT_UPDATE):
1657                 DP(NETIF_MSG_IFUP, "got UPDATE ramrod. CID %d\n", cid);
1658                 drv_cmd = BNX2X_Q_CMD_UPDATE;
1659                 break;
1660         case (RAMROD_CMD_ID_ETH_CLIENT_SETUP):
1661                 DP(NETIF_MSG_IFUP, "got MULTI[%d] setup ramrod\n", cid);
1662                 drv_cmd = BNX2X_Q_CMD_SETUP;
1663                 break;
1664
1665         case (RAMROD_CMD_ID_ETH_HALT):
1666                 DP(NETIF_MSG_IFDOWN, "got MULTI[%d] halt ramrod\n", cid);
1667                 drv_cmd = BNX2X_Q_CMD_HALT;
1668                 break;
1669
1670         case (RAMROD_CMD_ID_ETH_TERMINATE):
1671                 DP(NETIF_MSG_IFDOWN, "got MULTI[%d] teminate ramrod\n", cid);
1672                 drv_cmd = BNX2X_Q_CMD_TERMINATE;
1673                 break;
1674
1675         case (RAMROD_CMD_ID_ETH_EMPTY):
1676                 DP(NETIF_MSG_IFDOWN, "got MULTI[%d] empty ramrod\n", cid);
1677                 drv_cmd = BNX2X_Q_CMD_EMPTY;
1678                 break;
1679
1680         default:
1681                 BNX2X_ERR("unexpected MC reply (%d) on fp[%d]\n",
1682                           command, fp->index);
1683                 return;
1684         }
1685
1686         if ((drv_cmd != BNX2X_Q_CMD_MAX) &&
1687             q_obj->complete_cmd(bp, q_obj, drv_cmd))
1688                 /* q_obj->complete_cmd() failure means that this was
1689                  * an unexpected completion.
1690                  *
1691                  * In this case we don't want to increase the bp->spq_left
1692                  * because apparently we haven't sent this command the first
1693                  * place.
1694                  */
1695 #ifdef BNX2X_STOP_ON_ERROR
1696                 bnx2x_panic();
1697 #else
1698                 return;
1699 #endif
1700
1701         smp_mb__before_atomic_inc();
1702         atomic_inc(&bp->cq_spq_left);
1703         /* push the change in bp->spq_left and towards the memory */
1704         smp_mb__after_atomic_inc();
1705
1706         return;
1707 }
1708
1709 void bnx2x_update_rx_prod(struct bnx2x *bp, struct bnx2x_fastpath *fp,
1710                         u16 bd_prod, u16 rx_comp_prod, u16 rx_sge_prod)
1711 {
1712         u32 start = BAR_USTRORM_INTMEM + fp->ustorm_rx_prods_offset;
1713
1714         bnx2x_update_rx_prod_gen(bp, fp, bd_prod, rx_comp_prod, rx_sge_prod,
1715                                  start);
1716 }
1717
1718 irqreturn_t bnx2x_interrupt(int irq, void *dev_instance)
1719 {
1720         struct bnx2x *bp = netdev_priv(dev_instance);
1721         u16 status = bnx2x_ack_int(bp);
1722         u16 mask;
1723         int i;
1724
1725         /* Return here if interrupt is shared and it's not for us */
1726         if (unlikely(status == 0)) {
1727                 DP(NETIF_MSG_INTR, "not our interrupt!\n");
1728                 return IRQ_NONE;
1729         }
1730         DP(NETIF_MSG_INTR, "got an interrupt  status 0x%x\n", status);
1731
1732 #ifdef BNX2X_STOP_ON_ERROR
1733         if (unlikely(bp->panic))
1734                 return IRQ_HANDLED;
1735 #endif
1736
1737         for_each_eth_queue(bp, i) {
1738                 struct bnx2x_fastpath *fp = &bp->fp[i];
1739
1740                 mask = 0x2 << (fp->index + CNIC_CONTEXT_USE);
1741                 if (status & mask) {
1742                         /* Handle Rx or Tx according to SB id */
1743                         prefetch(fp->rx_cons_sb);
1744                         prefetch(fp->tx_cons_sb);
1745                         prefetch(&fp->sb_running_index[SM_RX_ID]);
1746                         napi_schedule(&bnx2x_fp(bp, fp->index, napi));
1747                         status &= ~mask;
1748                 }
1749         }
1750
1751 #ifdef BCM_CNIC
1752         mask = 0x2;
1753         if (status & (mask | 0x1)) {
1754                 struct cnic_ops *c_ops = NULL;
1755
1756                 if (likely(bp->state == BNX2X_STATE_OPEN)) {
1757                         rcu_read_lock();
1758                         c_ops = rcu_dereference(bp->cnic_ops);
1759                         if (c_ops)
1760                                 c_ops->cnic_handler(bp->cnic_data, NULL);
1761                         rcu_read_unlock();
1762                 }
1763
1764                 status &= ~mask;
1765         }
1766 #endif
1767
1768         if (unlikely(status & 0x1)) {
1769                 queue_delayed_work(bnx2x_wq, &bp->sp_task, 0);
1770
1771                 status &= ~0x1;
1772                 if (!status)
1773                         return IRQ_HANDLED;
1774         }
1775
1776         if (unlikely(status))
1777                 DP(NETIF_MSG_INTR, "got an unknown interrupt! (status 0x%x)\n",
1778                    status);
1779
1780         return IRQ_HANDLED;
1781 }
1782
1783 /* Link */
1784
1785 /*
1786  * General service functions
1787  */
1788
1789 int bnx2x_acquire_hw_lock(struct bnx2x *bp, u32 resource)
1790 {
1791         u32 lock_status;
1792         u32 resource_bit = (1 << resource);
1793         int func = BP_FUNC(bp);
1794         u32 hw_lock_control_reg;
1795         int cnt;
1796
1797         /* Validating that the resource is within range */
1798         if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1799                 DP(NETIF_MSG_HW,
1800                    "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
1801                    resource, HW_LOCK_MAX_RESOURCE_VALUE);
1802                 return -EINVAL;
1803         }
1804
1805         if (func <= 5) {
1806                 hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
1807         } else {
1808                 hw_lock_control_reg =
1809                                 (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
1810         }
1811
1812         /* Validating that the resource is not already taken */
1813         lock_status = REG_RD(bp, hw_lock_control_reg);
1814         if (lock_status & resource_bit) {
1815                 DP(NETIF_MSG_HW, "lock_status 0x%x  resource_bit 0x%x\n",
1816                    lock_status, resource_bit);
1817                 return -EEXIST;
1818         }
1819
1820         /* Try for 5 second every 5ms */
1821         for (cnt = 0; cnt < 1000; cnt++) {
1822                 /* Try to acquire the lock */
1823                 REG_WR(bp, hw_lock_control_reg + 4, resource_bit);
1824                 lock_status = REG_RD(bp, hw_lock_control_reg);
1825                 if (lock_status & resource_bit)
1826                         return 0;
1827
1828                 msleep(5);
1829         }
1830         DP(NETIF_MSG_HW, "Timeout\n");
1831         return -EAGAIN;
1832 }
1833
1834 int bnx2x_release_leader_lock(struct bnx2x *bp)
1835 {
1836         return bnx2x_release_hw_lock(bp, bnx2x_get_leader_lock_resource(bp));
1837 }
1838
1839 int bnx2x_release_hw_lock(struct bnx2x *bp, u32 resource)
1840 {
1841         u32 lock_status;
1842         u32 resource_bit = (1 << resource);
1843         int func = BP_FUNC(bp);
1844         u32 hw_lock_control_reg;
1845
1846         DP(NETIF_MSG_HW, "Releasing a lock on resource %d\n", resource);
1847
1848         /* Validating that the resource is within range */
1849         if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1850                 DP(NETIF_MSG_HW,
1851                    "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
1852                    resource, HW_LOCK_MAX_RESOURCE_VALUE);
1853                 return -EINVAL;
1854         }
1855
1856         if (func <= 5) {
1857                 hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
1858         } else {
1859                 hw_lock_control_reg =
1860                                 (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
1861         }
1862
1863         /* Validating that the resource is currently taken */
1864         lock_status = REG_RD(bp, hw_lock_control_reg);
1865         if (!(lock_status & resource_bit)) {
1866                 DP(NETIF_MSG_HW, "lock_status 0x%x  resource_bit 0x%x\n",
1867                    lock_status, resource_bit);
1868                 return -EFAULT;
1869         }
1870
1871         REG_WR(bp, hw_lock_control_reg, resource_bit);
1872         return 0;
1873 }
1874
1875
1876 int bnx2x_get_gpio(struct bnx2x *bp, int gpio_num, u8 port)
1877 {
1878         /* The GPIO should be swapped if swap register is set and active */
1879         int gpio_port = (REG_RD(bp, NIG_REG_PORT_SWAP) &&
1880                          REG_RD(bp, NIG_REG_STRAP_OVERRIDE)) ^ port;
1881         int gpio_shift = gpio_num +
1882                         (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0);
1883         u32 gpio_mask = (1 << gpio_shift);
1884         u32 gpio_reg;
1885         int value;
1886
1887         if (gpio_num > MISC_REGISTERS_GPIO_3) {
1888                 BNX2X_ERR("Invalid GPIO %d\n", gpio_num);
1889                 return -EINVAL;
1890         }
1891
1892         /* read GPIO value */
1893         gpio_reg = REG_RD(bp, MISC_REG_GPIO);
1894
1895         /* get the requested pin value */
1896         if ((gpio_reg & gpio_mask) == gpio_mask)
1897                 value = 1;
1898         else
1899                 value = 0;
1900
1901         DP(NETIF_MSG_LINK, "pin %d  value 0x%x\n", gpio_num, value);
1902
1903         return value;
1904 }
1905
1906 int bnx2x_set_gpio(struct bnx2x *bp, int gpio_num, u32 mode, u8 port)
1907 {
1908         /* The GPIO should be swapped if swap register is set and active */
1909         int gpio_port = (REG_RD(bp, NIG_REG_PORT_SWAP) &&
1910                          REG_RD(bp, NIG_REG_STRAP_OVERRIDE)) ^ port;
1911         int gpio_shift = gpio_num +
1912                         (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0);
1913         u32 gpio_mask = (1 << gpio_shift);
1914         u32 gpio_reg;
1915
1916         if (gpio_num > MISC_REGISTERS_GPIO_3) {
1917                 BNX2X_ERR("Invalid GPIO %d\n", gpio_num);
1918                 return -EINVAL;
1919         }
1920
1921         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
1922         /* read GPIO and mask except the float bits */
1923         gpio_reg = (REG_RD(bp, MISC_REG_GPIO) & MISC_REGISTERS_GPIO_FLOAT);
1924
1925         switch (mode) {
1926         case MISC_REGISTERS_GPIO_OUTPUT_LOW:
1927                 DP(NETIF_MSG_LINK, "Set GPIO %d (shift %d) -> output low\n",
1928                    gpio_num, gpio_shift);
1929                 /* clear FLOAT and set CLR */
1930                 gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1931                 gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_CLR_POS);
1932                 break;
1933
1934         case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
1935                 DP(NETIF_MSG_LINK, "Set GPIO %d (shift %d) -> output high\n",
1936                    gpio_num, gpio_shift);
1937                 /* clear FLOAT and set SET */
1938                 gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1939                 gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_SET_POS);
1940                 break;
1941
1942         case MISC_REGISTERS_GPIO_INPUT_HI_Z:
1943                 DP(NETIF_MSG_LINK, "Set GPIO %d (shift %d) -> input\n",
1944                    gpio_num, gpio_shift);
1945                 /* set FLOAT */
1946                 gpio_reg |= (gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1947                 break;
1948
1949         default:
1950                 break;
1951         }
1952
1953         REG_WR(bp, MISC_REG_GPIO, gpio_reg);
1954         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
1955
1956         return 0;
1957 }
1958
1959 int bnx2x_set_mult_gpio(struct bnx2x *bp, u8 pins, u32 mode)
1960 {
1961         u32 gpio_reg = 0;
1962         int rc = 0;
1963
1964         /* Any port swapping should be handled by caller. */
1965
1966         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
1967         /* read GPIO and mask except the float bits */
1968         gpio_reg = REG_RD(bp, MISC_REG_GPIO);
1969         gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_FLOAT_POS);
1970         gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_CLR_POS);
1971         gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_SET_POS);
1972
1973         switch (mode) {
1974         case MISC_REGISTERS_GPIO_OUTPUT_LOW:
1975                 DP(NETIF_MSG_LINK, "Set GPIO 0x%x -> output low\n", pins);
1976                 /* set CLR */
1977                 gpio_reg |= (pins << MISC_REGISTERS_GPIO_CLR_POS);
1978                 break;
1979
1980         case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
1981                 DP(NETIF_MSG_LINK, "Set GPIO 0x%x -> output high\n", pins);
1982                 /* set SET */
1983                 gpio_reg |= (pins << MISC_REGISTERS_GPIO_SET_POS);
1984                 break;
1985
1986         case MISC_REGISTERS_GPIO_INPUT_HI_Z:
1987                 DP(NETIF_MSG_LINK, "Set GPIO 0x%x -> input\n", pins);
1988                 /* set FLOAT */
1989                 gpio_reg |= (pins << MISC_REGISTERS_GPIO_FLOAT_POS);
1990                 break;
1991
1992         default:
1993                 BNX2X_ERR("Invalid GPIO mode assignment %d\n", mode);
1994                 rc = -EINVAL;
1995                 break;
1996         }
1997
1998         if (rc == 0)
1999                 REG_WR(bp, MISC_REG_GPIO, gpio_reg);
2000
2001         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
2002
2003         return rc;
2004 }
2005
2006 int bnx2x_set_gpio_int(struct bnx2x *bp, int gpio_num, u32 mode, u8 port)
2007 {
2008         /* The GPIO should be swapped if swap register is set and active */
2009         int gpio_port = (REG_RD(bp, NIG_REG_PORT_SWAP) &&
2010                          REG_RD(bp, NIG_REG_STRAP_OVERRIDE)) ^ port;
2011         int gpio_shift = gpio_num +
2012                         (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0);
2013         u32 gpio_mask = (1 << gpio_shift);
2014         u32 gpio_reg;
2015
2016         if (gpio_num > MISC_REGISTERS_GPIO_3) {
2017                 BNX2X_ERR("Invalid GPIO %d\n", gpio_num);
2018                 return -EINVAL;
2019         }
2020
2021         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
2022         /* read GPIO int */
2023         gpio_reg = REG_RD(bp, MISC_REG_GPIO_INT);
2024
2025         switch (mode) {
2026         case MISC_REGISTERS_GPIO_INT_OUTPUT_CLR:
2027                 DP(NETIF_MSG_LINK, "Clear GPIO INT %d (shift %d) -> "
2028                                    "output low\n", gpio_num, gpio_shift);
2029                 /* clear SET and set CLR */
2030                 gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2031                 gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2032                 break;
2033
2034         case MISC_REGISTERS_GPIO_INT_OUTPUT_SET:
2035                 DP(NETIF_MSG_LINK, "Set GPIO INT %d (shift %d) -> "
2036                                    "output high\n", gpio_num, gpio_shift);
2037                 /* clear CLR and set SET */
2038                 gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2039                 gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2040                 break;
2041
2042         default:
2043                 break;
2044         }
2045
2046         REG_WR(bp, MISC_REG_GPIO_INT, gpio_reg);
2047         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
2048
2049         return 0;
2050 }
2051
2052 static int bnx2x_set_spio(struct bnx2x *bp, int spio_num, u32 mode)
2053 {
2054         u32 spio_mask = (1 << spio_num);
2055         u32 spio_reg;
2056
2057         if ((spio_num < MISC_REGISTERS_SPIO_4) ||
2058             (spio_num > MISC_REGISTERS_SPIO_7)) {
2059                 BNX2X_ERR("Invalid SPIO %d\n", spio_num);
2060                 return -EINVAL;
2061         }
2062
2063         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_SPIO);
2064         /* read SPIO and mask except the float bits */
2065         spio_reg = (REG_RD(bp, MISC_REG_SPIO) & MISC_REGISTERS_SPIO_FLOAT);
2066
2067         switch (mode) {
2068         case MISC_REGISTERS_SPIO_OUTPUT_LOW:
2069                 DP(NETIF_MSG_LINK, "Set SPIO %d -> output low\n", spio_num);
2070                 /* clear FLOAT and set CLR */
2071                 spio_reg &= ~(spio_mask << MISC_REGISTERS_SPIO_FLOAT_POS);
2072                 spio_reg |=  (spio_mask << MISC_REGISTERS_SPIO_CLR_POS);
2073                 break;
2074
2075         case MISC_REGISTERS_SPIO_OUTPUT_HIGH:
2076                 DP(NETIF_MSG_LINK, "Set SPIO %d -> output high\n", spio_num);
2077                 /* clear FLOAT and set SET */
2078                 spio_reg &= ~(spio_mask << MISC_REGISTERS_SPIO_FLOAT_POS);
2079                 spio_reg |=  (spio_mask << MISC_REGISTERS_SPIO_SET_POS);
2080                 break;
2081
2082         case MISC_REGISTERS_SPIO_INPUT_HI_Z:
2083                 DP(NETIF_MSG_LINK, "Set SPIO %d -> input\n", spio_num);
2084                 /* set FLOAT */
2085                 spio_reg |= (spio_mask << MISC_REGISTERS_SPIO_FLOAT_POS);
2086                 break;
2087
2088         default:
2089                 break;
2090         }
2091
2092         REG_WR(bp, MISC_REG_SPIO, spio_reg);
2093         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_SPIO);
2094
2095         return 0;
2096 }
2097
2098 void bnx2x_calc_fc_adv(struct bnx2x *bp)
2099 {
2100         u8 cfg_idx = bnx2x_get_link_cfg_idx(bp);
2101         switch (bp->link_vars.ieee_fc &
2102                 MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_MASK) {
2103         case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_NONE:
2104                 bp->port.advertising[cfg_idx] &= ~(ADVERTISED_Asym_Pause |
2105                                                    ADVERTISED_Pause);
2106                 break;
2107
2108         case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_BOTH:
2109                 bp->port.advertising[cfg_idx] |= (ADVERTISED_Asym_Pause |
2110                                                   ADVERTISED_Pause);
2111                 break;
2112
2113         case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_ASYMMETRIC:
2114                 bp->port.advertising[cfg_idx] |= ADVERTISED_Asym_Pause;
2115                 break;
2116
2117         default:
2118                 bp->port.advertising[cfg_idx] &= ~(ADVERTISED_Asym_Pause |
2119                                                    ADVERTISED_Pause);
2120                 break;
2121         }
2122 }
2123
2124 u8 bnx2x_initial_phy_init(struct bnx2x *bp, int load_mode)
2125 {
2126         if (!BP_NOMCP(bp)) {
2127                 u8 rc;
2128                 int cfx_idx = bnx2x_get_link_cfg_idx(bp);
2129                 u16 req_line_speed = bp->link_params.req_line_speed[cfx_idx];
2130                 /* Initialize link parameters structure variables */
2131                 /* It is recommended to turn off RX FC for jumbo frames
2132                    for better performance */
2133                 if ((CHIP_IS_E1x(bp)) && (bp->dev->mtu > 5000))
2134                         bp->link_params.req_fc_auto_adv = BNX2X_FLOW_CTRL_TX;
2135                 else
2136                         bp->link_params.req_fc_auto_adv = BNX2X_FLOW_CTRL_BOTH;
2137
2138                 bnx2x_acquire_phy_lock(bp);
2139
2140                 if (load_mode == LOAD_DIAG) {
2141                         bp->link_params.loopback_mode = LOOPBACK_XGXS;
2142                         bp->link_params.req_line_speed[cfx_idx] = SPEED_10000;
2143                 }
2144
2145                 rc = bnx2x_phy_init(&bp->link_params, &bp->link_vars);
2146
2147                 bnx2x_release_phy_lock(bp);
2148
2149                 bnx2x_calc_fc_adv(bp);
2150
2151                 if (CHIP_REV_IS_SLOW(bp) && bp->link_vars.link_up) {
2152                         bnx2x_stats_handle(bp, STATS_EVENT_LINK_UP);
2153                         bnx2x_link_report(bp);
2154                 } else
2155                         queue_delayed_work(bnx2x_wq, &bp->period_task, 0);
2156                 bp->link_params.req_line_speed[cfx_idx] = req_line_speed;
2157                 return rc;
2158         }
2159         BNX2X_ERR("Bootcode is missing - can not initialize link\n");
2160         return -EINVAL;
2161 }
2162
2163 void bnx2x_link_set(struct bnx2x *bp)
2164 {
2165         if (!BP_NOMCP(bp)) {
2166                 bnx2x_acquire_phy_lock(bp);
2167                 bnx2x_link_reset(&bp->link_params, &bp->link_vars, 1);
2168                 bnx2x_phy_init(&bp->link_params, &bp->link_vars);
2169                 bnx2x_release_phy_lock(bp);
2170
2171                 bnx2x_calc_fc_adv(bp);
2172         } else
2173                 BNX2X_ERR("Bootcode is missing - can not set link\n");
2174 }
2175
2176 static void bnx2x__link_reset(struct bnx2x *bp)
2177 {
2178         if (!BP_NOMCP(bp)) {
2179                 bnx2x_acquire_phy_lock(bp);
2180                 bnx2x_link_reset(&bp->link_params, &bp->link_vars, 1);
2181                 bnx2x_release_phy_lock(bp);
2182         } else
2183                 BNX2X_ERR("Bootcode is missing - can not reset link\n");
2184 }
2185
2186 u8 bnx2x_link_test(struct bnx2x *bp, u8 is_serdes)
2187 {
2188         u8 rc = 0;
2189
2190         if (!BP_NOMCP(bp)) {
2191                 bnx2x_acquire_phy_lock(bp);
2192                 rc = bnx2x_test_link(&bp->link_params, &bp->link_vars,
2193                                      is_serdes);
2194                 bnx2x_release_phy_lock(bp);
2195         } else
2196                 BNX2X_ERR("Bootcode is missing - can not test link\n");
2197
2198         return rc;
2199 }
2200
2201 static void bnx2x_init_port_minmax(struct bnx2x *bp)
2202 {
2203         u32 r_param = bp->link_vars.line_speed / 8;
2204         u32 fair_periodic_timeout_usec;
2205         u32 t_fair;
2206
2207         memset(&(bp->cmng.rs_vars), 0,
2208                sizeof(struct rate_shaping_vars_per_port));
2209         memset(&(bp->cmng.fair_vars), 0, sizeof(struct fairness_vars_per_port));
2210
2211         /* 100 usec in SDM ticks = 25 since each tick is 4 usec */
2212         bp->cmng.rs_vars.rs_periodic_timeout = RS_PERIODIC_TIMEOUT_USEC / 4;
2213
2214         /* this is the threshold below which no timer arming will occur
2215            1.25 coefficient is for the threshold to be a little bigger
2216            than the real time, to compensate for timer in-accuracy */
2217         bp->cmng.rs_vars.rs_threshold =
2218                                 (RS_PERIODIC_TIMEOUT_USEC * r_param * 5) / 4;
2219
2220         /* resolution of fairness timer */
2221         fair_periodic_timeout_usec = QM_ARB_BYTES / r_param;
2222         /* for 10G it is 1000usec. for 1G it is 10000usec. */
2223         t_fair = T_FAIR_COEF / bp->link_vars.line_speed;
2224
2225         /* this is the threshold below which we won't arm the timer anymore */
2226         bp->cmng.fair_vars.fair_threshold = QM_ARB_BYTES;
2227
2228         /* we multiply by 1e3/8 to get bytes/msec.
2229            We don't want the credits to pass a credit
2230            of the t_fair*FAIR_MEM (algorithm resolution) */
2231         bp->cmng.fair_vars.upper_bound = r_param * t_fair * FAIR_MEM;
2232         /* since each tick is 4 usec */
2233         bp->cmng.fair_vars.fairness_timeout = fair_periodic_timeout_usec / 4;
2234 }
2235
2236 /* Calculates the sum of vn_min_rates.
2237    It's needed for further normalizing of the min_rates.
2238    Returns:
2239      sum of vn_min_rates.
2240        or
2241      0 - if all the min_rates are 0.
2242      In the later case fainess algorithm should be deactivated.
2243      If not all min_rates are zero then those that are zeroes will be set to 1.
2244  */
2245 static void bnx2x_calc_vn_weight_sum(struct bnx2x *bp)
2246 {
2247         int all_zero = 1;
2248         int vn;
2249
2250         bp->vn_weight_sum = 0;
2251         for (vn = VN_0; vn < E1HVN_MAX; vn++) {
2252                 u32 vn_cfg = bp->mf_config[vn];
2253                 u32 vn_min_rate = ((vn_cfg & FUNC_MF_CFG_MIN_BW_MASK) >>
2254                                    FUNC_MF_CFG_MIN_BW_SHIFT) * 100;
2255
2256                 /* Skip hidden vns */
2257                 if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE)
2258                         continue;
2259
2260                 /* If min rate is zero - set it to 1 */
2261                 if (!vn_min_rate)
2262                         vn_min_rate = DEF_MIN_RATE;
2263                 else
2264                         all_zero = 0;
2265
2266                 bp->vn_weight_sum += vn_min_rate;
2267         }
2268
2269         /* if ETS or all min rates are zeros - disable fairness */
2270         if (BNX2X_IS_ETS_ENABLED(bp)) {
2271                 bp->cmng.flags.cmng_enables &=
2272                                         ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
2273                 DP(NETIF_MSG_IFUP, "Fairness will be disabled due to ETS\n");
2274         } else if (all_zero) {
2275                 bp->cmng.flags.cmng_enables &=
2276                                         ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
2277                 DP(NETIF_MSG_IFUP, "All MIN values are zeroes"
2278                    "  fairness will be disabled\n");
2279         } else
2280                 bp->cmng.flags.cmng_enables |=
2281                                         CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
2282 }
2283
2284 static void bnx2x_init_vn_minmax(struct bnx2x *bp, int vn)
2285 {
2286         struct rate_shaping_vars_per_vn m_rs_vn;
2287         struct fairness_vars_per_vn m_fair_vn;
2288         u32 vn_cfg = bp->mf_config[vn];
2289         int func = 2*vn + BP_PORT(bp);
2290         u16 vn_min_rate, vn_max_rate;
2291         int i;
2292
2293         /* If function is hidden - set min and max to zeroes */
2294         if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
2295                 vn_min_rate = 0;
2296                 vn_max_rate = 0;
2297
2298         } else {
2299                 u32 maxCfg = bnx2x_extract_max_cfg(bp, vn_cfg);
2300
2301                 vn_min_rate = ((vn_cfg & FUNC_MF_CFG_MIN_BW_MASK) >>
2302                                 FUNC_MF_CFG_MIN_BW_SHIFT) * 100;
2303                 /* If fairness is enabled (not all min rates are zeroes) and
2304                    if current min rate is zero - set it to 1.
2305                    This is a requirement of the algorithm. */
2306                 if (bp->vn_weight_sum && (vn_min_rate == 0))
2307                         vn_min_rate = DEF_MIN_RATE;
2308
2309                 if (IS_MF_SI(bp))
2310                         /* maxCfg in percents of linkspeed */
2311                         vn_max_rate = (bp->link_vars.line_speed * maxCfg) / 100;
2312                 else
2313                         /* maxCfg is absolute in 100Mb units */
2314                         vn_max_rate = maxCfg * 100;
2315         }
2316
2317         DP(NETIF_MSG_IFUP,
2318            "func %d: vn_min_rate %d  vn_max_rate %d  vn_weight_sum %d\n",
2319            func, vn_min_rate, vn_max_rate, bp->vn_weight_sum);
2320
2321         memset(&m_rs_vn, 0, sizeof(struct rate_shaping_vars_per_vn));
2322         memset(&m_fair_vn, 0, sizeof(struct fairness_vars_per_vn));
2323
2324         /* global vn counter - maximal Mbps for this vn */
2325         m_rs_vn.vn_counter.rate = vn_max_rate;
2326
2327         /* quota - number of bytes transmitted in this period */
2328         m_rs_vn.vn_counter.quota =
2329                                 (vn_max_rate * RS_PERIODIC_TIMEOUT_USEC) / 8;
2330
2331         if (bp->vn_weight_sum) {
2332                 /* credit for each period of the fairness algorithm:
2333                    number of bytes in T_FAIR (the vn share the port rate).
2334                    vn_weight_sum should not be larger than 10000, thus
2335                    T_FAIR_COEF / (8 * vn_weight_sum) will always be greater
2336                    than zero */
2337                 m_fair_vn.vn_credit_delta =
2338                         max_t(u32, (vn_min_rate * (T_FAIR_COEF /
2339                                                    (8 * bp->vn_weight_sum))),
2340                               (bp->cmng.fair_vars.fair_threshold +
2341                                                         MIN_ABOVE_THRESH));
2342                 DP(NETIF_MSG_IFUP, "m_fair_vn.vn_credit_delta %d\n",
2343                    m_fair_vn.vn_credit_delta);
2344         }
2345
2346         /* Store it to internal memory */
2347         for (i = 0; i < sizeof(struct rate_shaping_vars_per_vn)/4; i++)
2348                 REG_WR(bp, BAR_XSTRORM_INTMEM +
2349                        XSTORM_RATE_SHAPING_PER_VN_VARS_OFFSET(func) + i * 4,
2350                        ((u32 *)(&m_rs_vn))[i]);
2351
2352         for (i = 0; i < sizeof(struct fairness_vars_per_vn)/4; i++)
2353                 REG_WR(bp, BAR_XSTRORM_INTMEM +
2354                        XSTORM_FAIRNESS_PER_VN_VARS_OFFSET(func) + i * 4,
2355                        ((u32 *)(&m_fair_vn))[i]);
2356 }
2357
2358 static int bnx2x_get_cmng_fns_mode(struct bnx2x *bp)
2359 {
2360         if (CHIP_REV_IS_SLOW(bp))
2361                 return CMNG_FNS_NONE;
2362         if (IS_MF(bp))
2363                 return CMNG_FNS_MINMAX;
2364
2365         return CMNG_FNS_NONE;
2366 }
2367
2368 void bnx2x_read_mf_cfg(struct bnx2x *bp)
2369 {
2370         int vn, n = (CHIP_MODE_IS_4_PORT(bp) ? 2 : 1);
2371
2372         if (BP_NOMCP(bp))
2373                 return; /* what should be the default bvalue in this case */
2374
2375         /* For 2 port configuration the absolute function number formula
2376          * is:
2377          *      abs_func = 2 * vn + BP_PORT + BP_PATH
2378          *
2379          *      and there are 4 functions per port
2380          *
2381          * For 4 port configuration it is
2382          *      abs_func = 4 * vn + 2 * BP_PORT + BP_PATH
2383          *
2384          *      and there are 2 functions per port
2385          */
2386         for (vn = VN_0; vn < E1HVN_MAX; vn++) {
2387                 int /*abs*/func = n * (2 * vn + BP_PORT(bp)) + BP_PATH(bp);
2388
2389                 if (func >= E1H_FUNC_MAX)
2390                         break;
2391
2392                 bp->mf_config[vn] =
2393                         MF_CFG_RD(bp, func_mf_config[func].config);
2394         }
2395 }
2396
2397 static void bnx2x_cmng_fns_init(struct bnx2x *bp, u8 read_cfg, u8 cmng_type)
2398 {
2399
2400         if (cmng_type == CMNG_FNS_MINMAX) {
2401                 int vn;
2402
2403                 /* clear cmng_enables */
2404                 bp->cmng.flags.cmng_enables = 0;
2405
2406                 /* read mf conf from shmem */
2407                 if (read_cfg)
2408                         bnx2x_read_mf_cfg(bp);
2409
2410                 /* Init rate shaping and fairness contexts */
2411                 bnx2x_init_port_minmax(bp);
2412
2413                 /* vn_weight_sum and enable fairness if not 0 */
2414                 bnx2x_calc_vn_weight_sum(bp);
2415
2416                 /* calculate and set min-max rate for each vn */
2417                 if (bp->port.pmf)
2418                         for (vn = VN_0; vn < E1HVN_MAX; vn++)
2419                                 bnx2x_init_vn_minmax(bp, vn);
2420
2421                 /* always enable rate shaping and fairness */
2422                 bp->cmng.flags.cmng_enables |=
2423                                         CMNG_FLAGS_PER_PORT_RATE_SHAPING_VN;
2424                 if (!bp->vn_weight_sum)
2425                         DP(NETIF_MSG_IFUP, "All MIN values are zeroes"
2426                                    "  fairness will be disabled\n");
2427                 return;
2428         }
2429
2430         /* rate shaping and fairness are disabled */
2431         DP(NETIF_MSG_IFUP,
2432            "rate shaping and fairness are disabled\n");
2433 }
2434
2435 static inline void bnx2x_link_sync_notify(struct bnx2x *bp)
2436 {
2437         int port = BP_PORT(bp);
2438         int func;
2439         int vn;
2440
2441         /* Set the attention towards other drivers on the same port */
2442         for (vn = VN_0; vn < E1HVN_MAX; vn++) {
2443                 if (vn == BP_E1HVN(bp))
2444                         continue;
2445
2446                 func = ((vn << 1) | port);
2447                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_0 +
2448                        (LINK_SYNC_ATTENTION_BIT_FUNC_0 + func)*4, 1);
2449         }
2450 }
2451
2452 /* This function is called upon link interrupt */
2453 static void bnx2x_link_attn(struct bnx2x *bp)
2454 {
2455         /* Make sure that we are synced with the current statistics */
2456         bnx2x_stats_handle(bp, STATS_EVENT_STOP);
2457
2458         bnx2x_link_update(&bp->link_params, &bp->link_vars);
2459
2460         if (bp->link_vars.link_up) {
2461
2462                 /* dropless flow control */
2463                 if (!CHIP_IS_E1(bp) && bp->dropless_fc) {
2464                         int port = BP_PORT(bp);
2465                         u32 pause_enabled = 0;
2466
2467                         if (bp->link_vars.flow_ctrl & BNX2X_FLOW_CTRL_TX)
2468                                 pause_enabled = 1;
2469
2470                         REG_WR(bp, BAR_USTRORM_INTMEM +
2471                                USTORM_ETH_PAUSE_ENABLED_OFFSET(port),
2472                                pause_enabled);
2473                 }
2474
2475                 if (bp->link_vars.mac_type != MAC_TYPE_EMAC) {
2476                         struct host_port_stats *pstats;
2477
2478                         pstats = bnx2x_sp(bp, port_stats);
2479                         /* reset old mac stats */
2480                         memset(&(pstats->mac_stx[0]), 0,
2481                                sizeof(struct mac_stx));
2482                 }
2483                 if (bp->state == BNX2X_STATE_OPEN)
2484                         bnx2x_stats_handle(bp, STATS_EVENT_LINK_UP);
2485         }
2486
2487         if (bp->link_vars.link_up && bp->link_vars.line_speed) {
2488                 int cmng_fns = bnx2x_get_cmng_fns_mode(bp);
2489
2490                 if (cmng_fns != CMNG_FNS_NONE) {
2491                         bnx2x_cmng_fns_init(bp, false, cmng_fns);
2492                         storm_memset_cmng(bp, &bp->cmng, BP_PORT(bp));
2493                 } else
2494                         /* rate shaping and fairness are disabled */
2495                         DP(NETIF_MSG_IFUP,
2496                            "single function mode without fairness\n");
2497         }
2498
2499         __bnx2x_link_report(bp);
2500
2501         if (IS_MF(bp))
2502                 bnx2x_link_sync_notify(bp);
2503 }
2504
2505 void bnx2x__link_status_update(struct bnx2x *bp)
2506 {
2507         if (bp->state != BNX2X_STATE_OPEN)
2508                 return;
2509
2510         bnx2x_link_status_update(&bp->link_params, &bp->link_vars);
2511
2512         if (bp->link_vars.link_up)
2513                 bnx2x_stats_handle(bp, STATS_EVENT_LINK_UP);
2514         else
2515                 bnx2x_stats_handle(bp, STATS_EVENT_STOP);
2516
2517         /* indicate link status */
2518         bnx2x_link_report(bp);
2519 }
2520
2521 static void bnx2x_pmf_update(struct bnx2x *bp)
2522 {
2523         int port = BP_PORT(bp);
2524         u32 val;
2525
2526         bp->port.pmf = 1;
2527         DP(NETIF_MSG_LINK, "pmf %d\n", bp->port.pmf);
2528
2529         /*
2530          * We need the mb() to ensure the ordering between the writing to
2531          * bp->port.pmf here and reading it from the bnx2x_periodic_task().
2532          */
2533         smp_mb();
2534
2535         /* queue a periodic task */
2536         queue_delayed_work(bnx2x_wq, &bp->period_task, 0);
2537
2538         bnx2x_dcbx_pmf_update(bp);
2539
2540         /* enable nig attention */
2541         val = (0xff0f | (1 << (BP_E1HVN(bp) + 4)));
2542         if (bp->common.int_block == INT_BLOCK_HC) {
2543                 REG_WR(bp, HC_REG_TRAILING_EDGE_0 + port*8, val);
2544                 REG_WR(bp, HC_REG_LEADING_EDGE_0 + port*8, val);
2545         } else if (!CHIP_IS_E1x(bp)) {
2546                 REG_WR(bp, IGU_REG_TRAILING_EDGE_LATCH, val);
2547                 REG_WR(bp, IGU_REG_LEADING_EDGE_LATCH, val);
2548         }
2549
2550         bnx2x_stats_handle(bp, STATS_EVENT_PMF);
2551 }
2552
2553 /* end of Link */
2554
2555 /* slow path */
2556
2557 /*
2558  * General service functions
2559  */
2560
2561 /* send the MCP a request, block until there is a reply */
2562 u32 bnx2x_fw_command(struct bnx2x *bp, u32 command, u32 param)
2563 {
2564         int mb_idx = BP_FW_MB_IDX(bp);
2565         u32 seq;
2566         u32 rc = 0;
2567         u32 cnt = 1;
2568         u8 delay = CHIP_REV_IS_SLOW(bp) ? 100 : 10;
2569
2570         mutex_lock(&bp->fw_mb_mutex);
2571         seq = ++bp->fw_seq;
2572         SHMEM_WR(bp, func_mb[mb_idx].drv_mb_param, param);
2573         SHMEM_WR(bp, func_mb[mb_idx].drv_mb_header, (command | seq));
2574
2575         DP(BNX2X_MSG_MCP, "wrote command (%x) to FW MB param 0x%08x\n",
2576                         (command | seq), param);
2577
2578         do {
2579                 /* let the FW do it's magic ... */
2580                 msleep(delay);
2581
2582                 rc = SHMEM_RD(bp, func_mb[mb_idx].fw_mb_header);
2583
2584                 /* Give the FW up to 5 second (500*10ms) */
2585         } while ((seq != (rc & FW_MSG_SEQ_NUMBER_MASK)) && (cnt++ < 500));
2586
2587         DP(BNX2X_MSG_MCP, "[after %d ms] read (%x) seq is (%x) from FW MB\n",
2588            cnt*delay, rc, seq);
2589
2590         /* is this a reply to our command? */
2591         if (seq == (rc & FW_MSG_SEQ_NUMBER_MASK))
2592                 rc &= FW_MSG_CODE_MASK;
2593         else {
2594                 /* FW BUG! */
2595                 BNX2X_ERR("FW failed to respond!\n");
2596                 bnx2x_fw_dump(bp);
2597                 rc = 0;
2598         }
2599         mutex_unlock(&bp->fw_mb_mutex);
2600
2601         return rc;
2602 }
2603
2604 static u8 stat_counter_valid(struct bnx2x *bp, struct bnx2x_fastpath *fp)
2605 {
2606 #ifdef BCM_CNIC
2607         /* Statistics are not supported for CNIC Clients at the moment */
2608         if (IS_FCOE_FP(fp))
2609                 return false;
2610 #endif
2611         return true;
2612 }
2613
2614 void bnx2x_func_init(struct bnx2x *bp, struct bnx2x_func_init_params *p)
2615 {
2616         if (CHIP_IS_E1x(bp)) {
2617                 struct tstorm_eth_function_common_config tcfg = {0};
2618
2619                 storm_memset_func_cfg(bp, &tcfg, p->func_id);
2620         }
2621
2622         /* Enable the function in the FW */
2623         storm_memset_vf_to_pf(bp, p->func_id, p->pf_id);
2624         storm_memset_func_en(bp, p->func_id, 1);
2625
2626         /* spq */
2627         if (p->func_flgs & FUNC_FLG_SPQ) {
2628                 storm_memset_spq_addr(bp, p->spq_map, p->func_id);
2629                 REG_WR(bp, XSEM_REG_FAST_MEMORY +
2630                        XSTORM_SPQ_PROD_OFFSET(p->func_id), p->spq_prod);
2631         }
2632 }
2633
2634 static inline unsigned long bnx2x_get_q_flags(struct bnx2x *bp,
2635                                               struct bnx2x_fastpath *fp,
2636                                               bool leading)
2637 {
2638         unsigned long flags = 0;
2639
2640         /* PF driver will always initialize the Queue to an ACTIVE state */
2641         __set_bit(BNX2X_Q_FLG_ACTIVE, &flags);
2642
2643         /* calculate other queue flags */
2644         if (IS_MF_SD(bp))
2645                 __set_bit(BNX2X_Q_FLG_OV, &flags);
2646
2647         if (IS_FCOE_FP(fp))
2648                 __set_bit(BNX2X_Q_FLG_FCOE, &flags);
2649
2650         if (!fp->disable_tpa)
2651                 __set_bit(BNX2X_Q_FLG_TPA, &flags);
2652
2653         if (stat_counter_valid(bp, fp)) {
2654                 __set_bit(BNX2X_Q_FLG_STATS, &flags);
2655                 __set_bit(BNX2X_Q_FLG_ZERO_STATS, &flags);
2656         }
2657
2658         if (leading) {
2659                 __set_bit(BNX2X_Q_FLG_LEADING_RSS, &flags);
2660                 __set_bit(BNX2X_Q_FLG_MCAST, &flags);
2661         }
2662
2663         /* Always set HW VLAN stripping */
2664         __set_bit(BNX2X_Q_FLG_VLAN, &flags);
2665
2666         return flags;
2667 }
2668
2669 static void bnx2x_pf_q_prep_general(struct bnx2x *bp,
2670         struct bnx2x_fastpath *fp, struct bnx2x_general_setup_params *gen_init)
2671 {
2672         gen_init->stat_id = bnx2x_stats_id(fp);
2673         gen_init->spcl_id = fp->cl_id;
2674
2675         /* Always use mini-jumbo MTU for FCoE L2 ring */
2676         if (IS_FCOE_FP(fp))
2677                 gen_init->mtu = BNX2X_FCOE_MINI_JUMBO_MTU;
2678         else
2679                 gen_init->mtu = bp->dev->mtu;
2680 }
2681
2682 static void bnx2x_pf_rx_q_prep(struct bnx2x *bp,
2683         struct bnx2x_fastpath *fp, struct rxq_pause_params *pause,
2684         struct bnx2x_rxq_setup_params *rxq_init)
2685 {
2686         u8 max_sge = 0;
2687         u16 sge_sz = 0;
2688         u16 tpa_agg_size = 0;
2689
2690         if (!fp->disable_tpa) {
2691                 pause->sge_th_hi = 250;
2692                 pause->sge_th_lo = 150;
2693                 tpa_agg_size = min_t(u32,
2694                         (min_t(u32, 8, MAX_SKB_FRAGS) *
2695                         SGE_PAGE_SIZE * PAGES_PER_SGE), 0xffff);
2696                 max_sge = SGE_PAGE_ALIGN(bp->dev->mtu) >>
2697                         SGE_PAGE_SHIFT;
2698                 max_sge = ((max_sge + PAGES_PER_SGE - 1) &
2699                           (~(PAGES_PER_SGE-1))) >> PAGES_PER_SGE_SHIFT;
2700                 sge_sz = (u16)min_t(u32, SGE_PAGE_SIZE * PAGES_PER_SGE,
2701                                     0xffff);
2702         }
2703
2704         /* pause - not for e1 */
2705         if (!CHIP_IS_E1(bp)) {
2706                 pause->bd_th_hi = 350;
2707                 pause->bd_th_lo = 250;
2708                 pause->rcq_th_hi = 350;
2709                 pause->rcq_th_lo = 250;
2710
2711                 pause->pri_map = 1;
2712         }
2713
2714         /* rxq setup */
2715         rxq_init->dscr_map = fp->rx_desc_mapping;
2716         rxq_init->sge_map = fp->rx_sge_mapping;
2717         rxq_init->rcq_map = fp->rx_comp_mapping;
2718         rxq_init->rcq_np_map = fp->rx_comp_mapping + BCM_PAGE_SIZE;
2719
2720         /* This should be a maximum number of data bytes that may be
2721          * placed on the BD (not including paddings).
2722          */
2723         rxq_init->buf_sz = fp->rx_buf_size - BNX2X_FW_RX_ALIGN -
2724                 IP_HEADER_ALIGNMENT_PADDING;
2725
2726         rxq_init->cl_qzone_id = fp->cl_qzone_id;
2727         rxq_init->tpa_agg_sz = tpa_agg_size;
2728         rxq_init->sge_buf_sz = sge_sz;
2729         rxq_init->max_sges_pkt = max_sge;
2730         rxq_init->rss_engine_id = BP_FUNC(bp);
2731
2732         /* Maximum number or simultaneous TPA aggregation for this Queue.
2733          *
2734          * For PF Clients it should be the maximum avaliable number.
2735          * VF driver(s) may want to define it to a smaller value.
2736          */
2737         rxq_init->max_tpa_queues =
2738                 (CHIP_IS_E1(bp) ? ETH_MAX_AGGREGATION_QUEUES_E1 :
2739                 ETH_MAX_AGGREGATION_QUEUES_E1H_E2);
2740
2741         rxq_init->cache_line_log = BNX2X_RX_ALIGN_SHIFT;
2742         rxq_init->fw_sb_id = fp->fw_sb_id;
2743
2744         if (IS_FCOE_FP(fp))
2745                 rxq_init->sb_cq_index = HC_SP_INDEX_ETH_FCOE_RX_CQ_CONS;
2746         else
2747                 rxq_init->sb_cq_index = U_SB_ETH_RX_CQ_INDEX;
2748 }
2749
2750 static void bnx2x_pf_tx_q_prep(struct bnx2x *bp,
2751         struct bnx2x_fastpath *fp, struct bnx2x_txq_setup_params *txq_init)
2752 {
2753         txq_init->dscr_map = fp->tx_desc_mapping;
2754         txq_init->sb_cq_index = C_SB_ETH_TX_CQ_INDEX;
2755         txq_init->traffic_type = LLFC_TRAFFIC_TYPE_NW;
2756         txq_init->fw_sb_id = fp->fw_sb_id;
2757
2758         /*
2759          * set the tss leading client id for TX classfication ==
2760          * leading RSS client id
2761          */
2762         txq_init->tss_leading_cl_id = bnx2x_fp(bp, 0, cl_id);
2763
2764         if (IS_FCOE_FP(fp)) {
2765                 txq_init->sb_cq_index = HC_SP_INDEX_ETH_FCOE_TX_CQ_CONS;
2766                 txq_init->traffic_type = LLFC_TRAFFIC_TYPE_FCOE;
2767         }
2768 }
2769
2770 static void bnx2x_pf_init(struct bnx2x *bp)
2771 {
2772         struct bnx2x_func_init_params func_init = {0};
2773         struct event_ring_data eq_data = { {0} };
2774         u16 flags;
2775
2776         if (!CHIP_IS_E1x(bp)) {
2777                 /* reset IGU PF statistics: MSIX + ATTN */
2778                 /* PF */
2779                 REG_WR(bp, IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
2780                            BNX2X_IGU_STAS_MSG_VF_CNT*4 +
2781                            (CHIP_MODE_IS_4_PORT(bp) ?
2782                                 BP_FUNC(bp) : BP_VN(bp))*4, 0);
2783                 /* ATTN */
2784                 REG_WR(bp, IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
2785                            BNX2X_IGU_STAS_MSG_VF_CNT*4 +
2786                            BNX2X_IGU_STAS_MSG_PF_CNT*4 +
2787                            (CHIP_MODE_IS_4_PORT(bp) ?
2788                                 BP_FUNC(bp) : BP_VN(bp))*4, 0);
2789         }
2790
2791         /* function setup flags */
2792         flags = (FUNC_FLG_STATS | FUNC_FLG_LEADING | FUNC_FLG_SPQ);
2793
2794         /* This flag is relevant for E1x only.
2795          * E2 doesn't have a TPA configuration in a function level.
2796          */
2797         flags |= (bp->flags & TPA_ENABLE_FLAG) ? FUNC_FLG_TPA : 0;
2798
2799         func_init.func_flgs = flags;
2800         func_init.pf_id = BP_FUNC(bp);
2801         func_init.func_id = BP_FUNC(bp);
2802         func_init.spq_map = bp->spq_mapping;
2803         func_init.spq_prod = bp->spq_prod_idx;
2804
2805         bnx2x_func_init(bp, &func_init);
2806
2807         memset(&(bp->cmng), 0, sizeof(struct cmng_struct_per_port));
2808
2809         /*
2810          * Congestion management values depend on the link rate
2811          * There is no active link so initial link rate is set to 10 Gbps.
2812          * When the link comes up The congestion management values are
2813          * re-calculated according to the actual link rate.
2814          */
2815         bp->link_vars.line_speed = SPEED_10000;
2816         bnx2x_cmng_fns_init(bp, true, bnx2x_get_cmng_fns_mode(bp));
2817
2818         /* Only the PMF sets the HW */
2819         if (bp->port.pmf)
2820                 storm_memset_cmng(bp, &bp->cmng, BP_PORT(bp));
2821
2822         /* init Event Queue */
2823         eq_data.base_addr.hi = U64_HI(bp->eq_mapping);
2824         eq_data.base_addr.lo = U64_LO(bp->eq_mapping);
2825         eq_data.producer = bp->eq_prod;
2826         eq_data.index_id = HC_SP_INDEX_EQ_CONS;
2827         eq_data.sb_id = DEF_SB_ID;
2828         storm_memset_eq_data(bp, &eq_data, BP_FUNC(bp));
2829 }
2830
2831
2832 static void bnx2x_e1h_disable(struct bnx2x *bp)
2833 {
2834         int port = BP_PORT(bp);
2835
2836         bnx2x_tx_disable(bp);
2837
2838         REG_WR(bp, NIG_REG_LLH0_FUNC_EN + port*8, 0);
2839 }
2840
2841 static void bnx2x_e1h_enable(struct bnx2x *bp)
2842 {
2843         int port = BP_PORT(bp);
2844
2845         REG_WR(bp, NIG_REG_LLH0_FUNC_EN + port*8, 1);
2846
2847         /* Tx queue should be only reenabled */
2848         netif_tx_wake_all_queues(bp->dev);
2849
2850         /*
2851          * Should not call netif_carrier_on since it will be called if the link
2852          * is up when checking for link state
2853          */
2854 }
2855
2856 /* called due to MCP event (on pmf):
2857  *      reread new bandwidth configuration
2858  *      configure FW
2859  *      notify others function about the change
2860  */
2861 static inline void bnx2x_config_mf_bw(struct bnx2x *bp)
2862 {
2863         if (bp->link_vars.link_up) {
2864                 bnx2x_cmng_fns_init(bp, true, CMNG_FNS_MINMAX);
2865                 bnx2x_link_sync_notify(bp);
2866         }
2867         storm_memset_cmng(bp, &bp->cmng, BP_PORT(bp));
2868 }
2869
2870 static inline void bnx2x_set_mf_bw(struct bnx2x *bp)
2871 {
2872         bnx2x_config_mf_bw(bp);
2873         bnx2x_fw_command(bp, DRV_MSG_CODE_SET_MF_BW_ACK, 0);
2874 }
2875
2876 static void bnx2x_dcc_event(struct bnx2x *bp, u32 dcc_event)
2877 {
2878         DP(BNX2X_MSG_MCP, "dcc_event 0x%x\n", dcc_event);
2879
2880         if (dcc_event & DRV_STATUS_DCC_DISABLE_ENABLE_PF) {
2881
2882                 /*
2883                  * This is the only place besides the function initialization
2884                  * where the bp->flags can change so it is done without any
2885                  * locks
2886                  */
2887                 if (bp->mf_config[BP_VN(bp)] & FUNC_MF_CFG_FUNC_DISABLED) {
2888                         DP(NETIF_MSG_IFDOWN, "mf_cfg function disabled\n");
2889                         bp->flags |= MF_FUNC_DIS;
2890
2891                         bnx2x_e1h_disable(bp);
2892                 } else {
2893                         DP(NETIF_MSG_IFUP, "mf_cfg function enabled\n");
2894                         bp->flags &= ~MF_FUNC_DIS;
2895
2896                         bnx2x_e1h_enable(bp);
2897                 }
2898                 dcc_event &= ~DRV_STATUS_DCC_DISABLE_ENABLE_PF;
2899         }
2900         if (dcc_event & DRV_STATUS_DCC_BANDWIDTH_ALLOCATION) {
2901                 bnx2x_config_mf_bw(bp);
2902                 dcc_event &= ~DRV_STATUS_DCC_BANDWIDTH_ALLOCATION;
2903         }
2904
2905         /* Report results to MCP */
2906         if (dcc_event)
2907                 bnx2x_fw_command(bp, DRV_MSG_CODE_DCC_FAILURE, 0);
2908         else
2909                 bnx2x_fw_command(bp, DRV_MSG_CODE_DCC_OK, 0);
2910 }
2911
2912 /* must be called under the spq lock */
2913 static inline struct eth_spe *bnx2x_sp_get_next(struct bnx2x *bp)
2914 {
2915         struct eth_spe *next_spe = bp->spq_prod_bd;
2916
2917         if (bp->spq_prod_bd == bp->spq_last_bd) {
2918                 bp->spq_prod_bd = bp->spq;
2919                 bp->spq_prod_idx = 0;
2920                 DP(NETIF_MSG_TIMER, "end of spq\n");
2921         } else {
2922                 bp->spq_prod_bd++;
2923                 bp->spq_prod_idx++;
2924         }
2925         return next_spe;
2926 }
2927
2928 /* must be called under the spq lock */
2929 static inline void bnx2x_sp_prod_update(struct bnx2x *bp)
2930 {
2931         int func = BP_FUNC(bp);
2932
2933         /* Make sure that BD data is updated before writing the producer */
2934         wmb();
2935
2936         REG_WR16(bp, BAR_XSTRORM_INTMEM + XSTORM_SPQ_PROD_OFFSET(func),
2937                  bp->spq_prod_idx);
2938         mmiowb();
2939 }
2940
2941 /**
2942  * bnx2x_is_contextless_ramrod - check if the current command ends on EQ
2943  *
2944  * @cmd:        command to check
2945  * @cmd_type:   command type
2946  */
2947 static inline bool bnx2x_is_contextless_ramrod(int cmd, int cmd_type)
2948 {
2949         if ((cmd_type == NONE_CONNECTION_TYPE) ||
2950             (cmd == RAMROD_CMD_ID_ETH_CLASSIFICATION_RULES) ||
2951             (cmd == RAMROD_CMD_ID_ETH_FILTER_RULES) ||
2952             (cmd == RAMROD_CMD_ID_ETH_MULTICAST_RULES) ||
2953             (cmd == RAMROD_CMD_ID_ETH_SET_MAC) ||
2954             (cmd == RAMROD_CMD_ID_ETH_RSS_UPDATE))
2955                 return true;
2956         else
2957                 return false;
2958
2959 }
2960
2961
2962 /**
2963  * bnx2x_sp_post - place a single command on an SP ring
2964  *
2965  * @bp:         driver handle
2966  * @command:    command to place (e.g. SETUP, FILTER_RULES, etc.)
2967  * @cid:        SW CID the command is related to
2968  * @data_hi:    command private data address (high 32 bits)
2969  * @data_lo:    command private data address (low 32 bits)
2970  * @cmd_type:   command type (e.g. NONE, ETH)
2971  *
2972  * SP data is handled as if it's always an address pair, thus data fields are
2973  * not swapped to little endian in upper functions. Instead this function swaps
2974  * data as if it's two u32 fields.
2975  */
2976 int bnx2x_sp_post(struct bnx2x *bp, int command, int cid,
2977                   u32 data_hi, u32 data_lo, int cmd_type)
2978 {
2979         struct eth_spe *spe;
2980         u16 type;
2981         bool common = bnx2x_is_contextless_ramrod(command, cmd_type);
2982
2983 #ifdef BNX2X_STOP_ON_ERROR
2984         if (unlikely(bp->panic))
2985                 return -EIO;
2986 #endif
2987
2988         spin_lock_bh(&bp->spq_lock);
2989
2990         if (common) {
2991                 if (!atomic_read(&bp->eq_spq_left)) {
2992                         BNX2X_ERR("BUG! EQ ring full!\n");
2993                         spin_unlock_bh(&bp->spq_lock);
2994                         bnx2x_panic();
2995                         return -EBUSY;
2996                 }
2997         } else if (!atomic_read(&bp->cq_spq_left)) {
2998                         BNX2X_ERR("BUG! SPQ ring full!\n");
2999                         spin_unlock_bh(&bp->spq_lock);
3000                         bnx2x_panic();
3001                         return -EBUSY;
3002         }
3003
3004         spe = bnx2x_sp_get_next(bp);
3005
3006         /* CID needs port number to be encoded int it */
3007         spe->hdr.conn_and_cmd_data =
3008                         cpu_to_le32((command << SPE_HDR_CMD_ID_SHIFT) |
3009                                     HW_CID(bp, cid));
3010
3011         type = (cmd_type << SPE_HDR_CONN_TYPE_SHIFT) & SPE_HDR_CONN_TYPE;
3012
3013         type |= ((BP_FUNC(bp) << SPE_HDR_FUNCTION_ID_SHIFT) &
3014                  SPE_HDR_FUNCTION_ID);
3015
3016         spe->hdr.type = cpu_to_le16(type);
3017
3018         spe->data.update_data_addr.hi = cpu_to_le32(data_hi);
3019         spe->data.update_data_addr.lo = cpu_to_le32(data_lo);
3020
3021         /* stats ramrod has it's own slot on the spq */
3022         if (command != RAMROD_CMD_ID_COMMON_STAT_QUERY) {
3023                 /*
3024                  * It's ok if the actual decrement is issued towards the memory
3025                  * somewhere between the spin_lock and spin_unlock. Thus no
3026                  * more explict memory barrier is needed.
3027                  */
3028                 if (common)
3029                         atomic_dec(&bp->eq_spq_left);
3030                 else
3031                         atomic_dec(&bp->cq_spq_left);
3032         }
3033
3034
3035         DP(BNX2X_MSG_SP/*NETIF_MSG_TIMER*/,
3036            "SPQE[%x] (%x:%x)  command %d  hw_cid %x  data (%x:%x) "
3037            "type(0x%x) left (ETH, COMMON) (%x,%x)\n",
3038            bp->spq_prod_idx, (u32)U64_HI(bp->spq_mapping),
3039            (u32)(U64_LO(bp->spq_mapping) +
3040            (void *)bp->spq_prod_bd - (void *)bp->spq), command,
3041            HW_CID(bp, cid), data_hi, data_lo, type,
3042            atomic_read(&bp->cq_spq_left), atomic_read(&bp->eq_spq_left));
3043
3044         bnx2x_sp_prod_update(bp);
3045         spin_unlock_bh(&bp->spq_lock);
3046         return 0;
3047 }
3048
3049 /* acquire split MCP access lock register */
3050 static int bnx2x_acquire_alr(struct bnx2x *bp)
3051 {
3052         u32 j, val;
3053         int rc = 0;
3054
3055         might_sleep();
3056         for (j = 0; j < 1000; j++) {
3057                 val = (1UL << 31);
3058                 REG_WR(bp, GRCBASE_MCP + 0x9c, val);
3059                 val = REG_RD(bp, GRCBASE_MCP + 0x9c);
3060                 if (val & (1L << 31))
3061                         break;
3062
3063                 msleep(5);
3064         }
3065         if (!(val & (1L << 31))) {
3066                 BNX2X_ERR("Cannot acquire MCP access lock register\n");
3067                 rc = -EBUSY;
3068         }
3069
3070         return rc;
3071 }
3072
3073 /* release split MCP access lock register */
3074 static void bnx2x_release_alr(struct bnx2x *bp)
3075 {
3076         REG_WR(bp, GRCBASE_MCP + 0x9c, 0);
3077 }
3078
3079 #define BNX2X_DEF_SB_ATT_IDX    0x0001
3080 #define BNX2X_DEF_SB_IDX        0x0002
3081
3082 static inline u16 bnx2x_update_dsb_idx(struct bnx2x *bp)
3083 {
3084         struct host_sp_status_block *def_sb = bp->def_status_blk;
3085         u16 rc = 0;
3086
3087         barrier(); /* status block is written to by the chip */
3088         if (bp->def_att_idx != def_sb->atten_status_block.attn_bits_index) {
3089                 bp->def_att_idx = def_sb->atten_status_block.attn_bits_index;
3090                 rc |= BNX2X_DEF_SB_ATT_IDX;
3091         }
3092
3093         if (bp->def_idx != def_sb->sp_sb.running_index) {
3094                 bp->def_idx = def_sb->sp_sb.running_index;
3095                 rc |= BNX2X_DEF_SB_IDX;
3096         }
3097
3098         /* Do not reorder: indecies reading should complete before handling */
3099         barrier();
3100         return rc;
3101 }
3102
3103 /*
3104  * slow path service functions
3105  */
3106
3107 static void bnx2x_attn_int_asserted(struct bnx2x *bp, u32 asserted)
3108 {
3109         int port = BP_PORT(bp);
3110         u32 aeu_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
3111                               MISC_REG_AEU_MASK_ATTN_FUNC_0;
3112         u32 nig_int_mask_addr = port ? NIG_REG_MASK_INTERRUPT_PORT1 :
3113                                        NIG_REG_MASK_INTERRUPT_PORT0;
3114         u32 aeu_mask;
3115         u32 nig_mask = 0;
3116         u32 reg_addr;
3117
3118         if (bp->attn_state & asserted)
3119                 BNX2X_ERR("IGU ERROR\n");
3120
3121         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
3122         aeu_mask = REG_RD(bp, aeu_addr);
3123
3124         DP(NETIF_MSG_HW, "aeu_mask %x  newly asserted %x\n",
3125            aeu_mask, asserted);
3126         aeu_mask &= ~(asserted & 0x3ff);
3127         DP(NETIF_MSG_HW, "new mask %x\n", aeu_mask);
3128
3129         REG_WR(bp, aeu_addr, aeu_mask);
3130         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
3131
3132         DP(NETIF_MSG_HW, "attn_state %x\n", bp->attn_state);
3133         bp->attn_state |= asserted;
3134         DP(NETIF_MSG_HW, "new state %x\n", bp->attn_state);
3135
3136         if (asserted & ATTN_HARD_WIRED_MASK) {
3137                 if (asserted & ATTN_NIG_FOR_FUNC) {
3138
3139                         bnx2x_acquire_phy_lock(bp);
3140
3141                         /* save nig interrupt mask */
3142                         nig_mask = REG_RD(bp, nig_int_mask_addr);
3143
3144                         /* If nig_mask is not set, no need to call the update
3145                          * function.
3146                          */
3147                         if (nig_mask) {
3148                                 REG_WR(bp, nig_int_mask_addr, 0);
3149
3150                                 bnx2x_link_attn(bp);
3151                         }
3152
3153                         /* handle unicore attn? */
3154                 }
3155                 if (asserted & ATTN_SW_TIMER_4_FUNC)
3156                         DP(NETIF_MSG_HW, "ATTN_SW_TIMER_4_FUNC!\n");
3157
3158                 if (asserted & GPIO_2_FUNC)
3159                         DP(NETIF_MSG_HW, "GPIO_2_FUNC!\n");
3160
3161                 if (asserted & GPIO_3_FUNC)
3162                         DP(NETIF_MSG_HW, "GPIO_3_FUNC!\n");
3163
3164                 if (asserted & GPIO_4_FUNC)
3165                         DP(NETIF_MSG_HW, "GPIO_4_FUNC!\n");
3166
3167                 if (port == 0) {
3168                         if (asserted & ATTN_GENERAL_ATTN_1) {
3169                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_1!\n");
3170                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_1, 0x0);
3171                         }
3172                         if (asserted & ATTN_GENERAL_ATTN_2) {
3173                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_2!\n");
3174                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_2, 0x0);
3175                         }
3176                         if (asserted & ATTN_GENERAL_ATTN_3) {
3177                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_3!\n");
3178                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_3, 0x0);
3179                         }
3180                 } else {
3181                         if (asserted & ATTN_GENERAL_ATTN_4) {
3182                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_4!\n");
3183                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_4, 0x0);
3184                         }
3185                         if (asserted & ATTN_GENERAL_ATTN_5) {
3186                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_5!\n");
3187                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_5, 0x0);
3188                         }
3189                         if (asserted & ATTN_GENERAL_ATTN_6) {
3190                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_6!\n");
3191                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_6, 0x0);
3192                         }
3193                 }
3194
3195         } /* if hardwired */
3196
3197         if (bp->common.int_block == INT_BLOCK_HC)
3198                 reg_addr = (HC_REG_COMMAND_REG + port*32 +
3199                             COMMAND_REG_ATTN_BITS_SET);
3200         else
3201                 reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_SET_UPPER*8);
3202
3203         DP(NETIF_MSG_HW, "about to mask 0x%08x at %s addr 0x%x\n", asserted,
3204            (bp->common.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
3205         REG_WR(bp, reg_addr, asserted);
3206
3207         /* now set back the mask */
3208         if (asserted & ATTN_NIG_FOR_FUNC) {
3209                 REG_WR(bp, nig_int_mask_addr, nig_mask);
3210                 bnx2x_release_phy_lock(bp);
3211         }
3212 }
3213
3214 static inline void bnx2x_fan_failure(struct bnx2x *bp)
3215 {
3216         int port = BP_PORT(bp);
3217         u32 ext_phy_config;
3218         /* mark the failure */
3219         ext_phy_config =
3220                 SHMEM_RD(bp,
3221                          dev_info.port_hw_config[port].external_phy_config);
3222
3223         ext_phy_config &= ~PORT_HW_CFG_XGXS_EXT_PHY_TYPE_MASK;
3224         ext_phy_config |= PORT_HW_CFG_XGXS_EXT_PHY_TYPE_FAILURE;
3225         SHMEM_WR(bp, dev_info.port_hw_config[port].external_phy_config,
3226                  ext_phy_config);
3227
3228         /* log the failure */
3229         netdev_err(bp->dev, "Fan Failure on Network Controller has caused"
3230                " the driver to shutdown the card to prevent permanent"
3231                " damage.  Please contact OEM Support for assistance\n");
3232 }
3233
3234 static inline void bnx2x_attn_int_deasserted0(struct bnx2x *bp, u32 attn)
3235 {
3236         int port = BP_PORT(bp);
3237         int reg_offset;
3238         u32 val;
3239
3240         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
3241                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
3242
3243         if (attn & AEU_INPUTS_ATTN_BITS_SPIO5) {
3244
3245                 val = REG_RD(bp, reg_offset);
3246                 val &= ~AEU_INPUTS_ATTN_BITS_SPIO5;
3247                 REG_WR(bp, reg_offset, val);
3248
3249                 BNX2X_ERR("SPIO5 hw attention\n");
3250
3251                 /* Fan failure attention */
3252                 bnx2x_hw_reset_phy(&bp->link_params);
3253                 bnx2x_fan_failure(bp);
3254         }
3255
3256         if ((attn & bp->link_vars.aeu_int_mask) && bp->port.pmf) {
3257                 bnx2x_acquire_phy_lock(bp);
3258                 bnx2x_handle_module_detect_int(&bp->link_params);
3259                 bnx2x_release_phy_lock(bp);
3260         }
3261
3262         if (attn & HW_INTERRUT_ASSERT_SET_0) {
3263
3264                 val = REG_RD(bp, reg_offset);
3265                 val &= ~(attn & HW_INTERRUT_ASSERT_SET_0);
3266                 REG_WR(bp, reg_offset, val);
3267
3268                 BNX2X_ERR("FATAL HW block attention set0 0x%x\n",
3269                           (u32)(attn & HW_INTERRUT_ASSERT_SET_0));
3270                 bnx2x_panic();
3271         }
3272 }
3273
3274 static inline void bnx2x_attn_int_deasserted1(struct bnx2x *bp, u32 attn)
3275 {
3276         u32 val;
3277
3278         if (attn & AEU_INPUTS_ATTN_BITS_DOORBELLQ_HW_INTERRUPT) {
3279
3280                 val = REG_RD(bp, DORQ_REG_DORQ_INT_STS_CLR);
3281                 BNX2X_ERR("DB hw attention 0x%x\n", val);
3282                 /* DORQ discard attention */
3283                 if (val & 0x2)
3284                         BNX2X_ERR("FATAL error from DORQ\n");
3285         }
3286
3287         if (attn & HW_INTERRUT_ASSERT_SET_1) {
3288
3289                 int port = BP_PORT(bp);
3290                 int reg_offset;
3291
3292                 reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_1 :
3293                                      MISC_REG_AEU_ENABLE1_FUNC_0_OUT_1);
3294
3295                 val = REG_RD(bp, reg_offset);
3296                 val &= ~(attn & HW_INTERRUT_ASSERT_SET_1);
3297                 REG_WR(bp, reg_offset, val);
3298
3299                 BNX2X_ERR("FATAL HW block attention set1 0x%x\n",
3300                           (u32)(attn & HW_INTERRUT_ASSERT_SET_1));
3301                 bnx2x_panic();
3302         }
3303 }
3304
3305 static inline void bnx2x_attn_int_deasserted2(struct bnx2x *bp, u32 attn)
3306 {
3307         u32 val;
3308
3309         if (attn & AEU_INPUTS_ATTN_BITS_CFC_HW_INTERRUPT) {
3310
3311                 val = REG_RD(bp, CFC_REG_CFC_INT_STS_CLR);
3312                 BNX2X_ERR("CFC hw attention 0x%x\n", val);
3313                 /* CFC error attention */
3314                 if (val & 0x2)
3315                         BNX2X_ERR("FATAL error from CFC\n");
3316         }
3317
3318         if (attn & AEU_INPUTS_ATTN_BITS_PXP_HW_INTERRUPT) {
3319                 val = REG_RD(bp, PXP_REG_PXP_INT_STS_CLR_0);
3320                 BNX2X_ERR("PXP hw attention-0 0x%x\n", val);
3321                 /* RQ_USDMDP_FIFO_OVERFLOW */
3322                 if (val & 0x18000)
3323                         BNX2X_ERR("FATAL error from PXP\n");
3324
3325                 if (!CHIP_IS_E1x(bp)) {
3326                         val = REG_RD(bp, PXP_REG_PXP_INT_STS_CLR_1);
3327                         BNX2X_ERR("PXP hw attention-1 0x%x\n", val);
3328                 }
3329         }
3330
3331         if (attn & HW_INTERRUT_ASSERT_SET_2) {
3332
3333                 int port = BP_PORT(bp);
3334                 int reg_offset;
3335
3336                 reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_2 :
3337                                      MISC_REG_AEU_ENABLE1_FUNC_0_OUT_2);
3338
3339                 val = REG_RD(bp, reg_offset);
3340                 val &= ~(attn & HW_INTERRUT_ASSERT_SET_2);
3341                 REG_WR(bp, reg_offset, val);
3342
3343                 BNX2X_ERR("FATAL HW block attention set2 0x%x\n",
3344                           (u32)(attn & HW_INTERRUT_ASSERT_SET_2));
3345                 bnx2x_panic();
3346         }
3347 }
3348
3349 static inline void bnx2x_attn_int_deasserted3(struct bnx2x *bp, u32 attn)
3350 {
3351         u32 val;
3352
3353         if (attn & EVEREST_GEN_ATTN_IN_USE_MASK) {
3354
3355                 if (attn & BNX2X_PMF_LINK_ASSERT) {
3356                         int func = BP_FUNC(bp);
3357
3358                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
3359                         bp->mf_config[BP_VN(bp)] = MF_CFG_RD(bp,
3360                                         func_mf_config[BP_ABS_FUNC(bp)].config);
3361                         val = SHMEM_RD(bp,
3362                                        func_mb[BP_FW_MB_IDX(bp)].drv_status);
3363                         if (val & DRV_STATUS_DCC_EVENT_MASK)
3364                                 bnx2x_dcc_event(bp,
3365                                             (val & DRV_STATUS_DCC_EVENT_MASK));
3366
3367                         if (val & DRV_STATUS_SET_MF_BW)
3368                                 bnx2x_set_mf_bw(bp);
3369
3370                         if ((bp->port.pmf == 0) && (val & DRV_STATUS_PMF))
3371                                 bnx2x_pmf_update(bp);
3372
3373                         if (bp->port.pmf &&
3374                             (val & DRV_STATUS_DCBX_NEGOTIATION_RESULTS) &&
3375                                 bp->dcbx_enabled > 0)
3376                                 /* start dcbx state machine */
3377                                 bnx2x_dcbx_set_params(bp,
3378                                         BNX2X_DCBX_STATE_NEG_RECEIVED);
3379                         if (bp->link_vars.periodic_flags &
3380                             PERIODIC_FLAGS_LINK_EVENT) {
3381                                 /*  sync with link */
3382                                 bnx2x_acquire_phy_lock(bp);
3383                                 bp->link_vars.periodic_flags &=
3384                                         ~PERIODIC_FLAGS_LINK_EVENT;
3385                                 bnx2x_release_phy_lock(bp);
3386                                 if (IS_MF(bp))
3387                                         bnx2x_link_sync_notify(bp);
3388                                 bnx2x_link_report(bp);
3389                         }
3390                         /* Always call it here: bnx2x_link_report() will
3391                          * prevent the link indication duplication.
3392                          */
3393                         bnx2x__link_status_update(bp);
3394                 } else if (attn & BNX2X_MC_ASSERT_BITS) {
3395
3396                         BNX2X_ERR("MC assert!\n");
3397                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_10, 0);
3398                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_9, 0);
3399                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_8, 0);
3400                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_7, 0);
3401                         bnx2x_panic();
3402
3403                 } else if (attn & BNX2X_MCP_ASSERT) {
3404
3405                         BNX2X_ERR("MCP assert!\n");
3406                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_11, 0);
3407                         bnx2x_fw_dump(bp);
3408
3409                 } else
3410                         BNX2X_ERR("Unknown HW assert! (attn 0x%x)\n", attn);
3411         }
3412
3413         if (attn & EVEREST_LATCHED_ATTN_IN_USE_MASK) {
3414                 BNX2X_ERR("LATCHED attention 0x%08x (masked)\n", attn);
3415                 if (attn & BNX2X_GRC_TIMEOUT) {
3416                         val = CHIP_IS_E1(bp) ? 0 :
3417                                         REG_RD(bp, MISC_REG_GRC_TIMEOUT_ATTN);
3418                         BNX2X_ERR("GRC time-out 0x%08x\n", val);
3419                 }
3420                 if (attn & BNX2X_GRC_RSV) {
3421                         val = CHIP_IS_E1(bp) ? 0 :
3422                                         REG_RD(bp, MISC_REG_GRC_RSV_ATTN);
3423                         BNX2X_ERR("GRC reserved 0x%08x\n", val);
3424                 }
3425                 REG_WR(bp, MISC_REG_AEU_CLR_LATCH_SIGNAL, 0x7ff);
3426         }
3427 }
3428
3429 /*
3430  * Bits map:
3431  * 0-7   - Engine0 load counter.
3432  * 8-15  - Engine1 load counter.
3433  * 16    - Engine0 RESET_IN_PROGRESS bit.
3434  * 17    - Engine1 RESET_IN_PROGRESS bit.
3435  * 18    - Engine0 ONE_IS_LOADED. Set when there is at least one active function
3436  *         on the engine
3437  * 19    - Engine1 ONE_IS_LOADED.
3438  * 20    - Chip reset flow bit. When set none-leader must wait for both engines
3439  *         leader to complete (check for both RESET_IN_PROGRESS bits and not for
3440  *         just the one belonging to its engine).
3441  *
3442  */
3443 #define BNX2X_RECOVERY_GLOB_REG         MISC_REG_GENERIC_POR_1
3444
3445 #define BNX2X_PATH0_LOAD_CNT_MASK       0x000000ff
3446 #define BNX2X_PATH0_LOAD_CNT_SHIFT      0
3447 #define BNX2X_PATH1_LOAD_CNT_MASK       0x0000ff00
3448 #define BNX2X_PATH1_LOAD_CNT_SHIFT      8
3449 #define BNX2X_PATH0_RST_IN_PROG_BIT     0x00010000
3450 #define BNX2X_PATH1_RST_IN_PROG_BIT     0x00020000
3451 #define BNX2X_GLOBAL_RESET_BIT          0x00040000
3452
3453 /*
3454  * Set the GLOBAL_RESET bit.
3455  *
3456  * Should be run under rtnl lock
3457  */
3458 void bnx2x_set_reset_global(struct bnx2x *bp)
3459 {
3460         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3461
3462         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val | BNX2X_GLOBAL_RESET_BIT);
3463         barrier();
3464         mmiowb();
3465 }
3466
3467 /*
3468  * Clear the GLOBAL_RESET bit.
3469  *
3470  * Should be run under rtnl lock
3471  */
3472 static inline void bnx2x_clear_reset_global(struct bnx2x *bp)
3473 {
3474         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3475
3476         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val & (~BNX2X_GLOBAL_RESET_BIT));
3477         barrier();
3478         mmiowb();
3479 }
3480
3481 /*
3482  * Checks the GLOBAL_RESET bit.
3483  *
3484  * should be run under rtnl lock
3485  */
3486 static inline bool bnx2x_reset_is_global(struct bnx2x *bp)
3487 {
3488         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3489
3490         DP(NETIF_MSG_HW, "GEN_REG_VAL=0x%08x\n", val);
3491         return (val & BNX2X_GLOBAL_RESET_BIT) ? true : false;
3492 }
3493
3494 /*
3495  * Clear RESET_IN_PROGRESS bit for the current engine.
3496  *
3497  * Should be run under rtnl lock
3498  */
3499 static inline void bnx2x_set_reset_done(struct bnx2x *bp)
3500 {
3501         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3502         u32 bit = BP_PATH(bp) ?
3503                 BNX2X_PATH1_RST_IN_PROG_BIT : BNX2X_PATH0_RST_IN_PROG_BIT;
3504
3505         /* Clear the bit */
3506         val &= ~bit;
3507         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val);
3508         barrier();
3509         mmiowb();
3510 }
3511
3512 /*
3513  * Set RESET_IN_PROGRESS for the current engine.
3514  *
3515  * should be run under rtnl lock
3516  */
3517 void bnx2x_set_reset_in_progress(struct bnx2x *bp)
3518 {
3519         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3520         u32 bit = BP_PATH(bp) ?
3521                 BNX2X_PATH1_RST_IN_PROG_BIT : BNX2X_PATH0_RST_IN_PROG_BIT;
3522
3523         /* Set the bit */
3524         val |= bit;
3525         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val);
3526         barrier();
3527         mmiowb();
3528 }
3529
3530 /*
3531  * Checks the RESET_IN_PROGRESS bit for the given engine.
3532  * should be run under rtnl lock
3533  */
3534 bool bnx2x_reset_is_done(struct bnx2x *bp, int engine)
3535 {
3536         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3537         u32 bit = engine ?
3538                 BNX2X_PATH1_RST_IN_PROG_BIT : BNX2X_PATH0_RST_IN_PROG_BIT;
3539
3540         /* return false if bit is set */
3541         return (val & bit) ? false : true;
3542 }
3543
3544 /*
3545  * Increment the load counter for the current engine.
3546  *
3547  * should be run under rtnl lock
3548  */
3549 void bnx2x_inc_load_cnt(struct bnx2x *bp)
3550 {
3551         u32 val1, val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3552         u32 mask = BP_PATH(bp) ? BNX2X_PATH1_LOAD_CNT_MASK :
3553                              BNX2X_PATH0_LOAD_CNT_MASK;
3554         u32 shift = BP_PATH(bp) ? BNX2X_PATH1_LOAD_CNT_SHIFT :
3555                              BNX2X_PATH0_LOAD_CNT_SHIFT;
3556
3557         DP(NETIF_MSG_HW, "Old GEN_REG_VAL=0x%08x\n", val);
3558
3559         /* get the current counter value */
3560         val1 = (val & mask) >> shift;
3561
3562         /* increment... */
3563         val1++;
3564
3565         /* clear the old value */
3566         val &= ~mask;
3567
3568         /* set the new one */
3569         val |= ((val1 << shift) & mask);
3570
3571         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val);
3572         barrier();
3573         mmiowb();
3574 }
3575
3576 /**
3577  * bnx2x_dec_load_cnt - decrement the load counter
3578  *
3579  * @bp:         driver handle
3580  *
3581  * Should be run under rtnl lock.
3582  * Decrements the load counter for the current engine. Returns
3583  * the new counter value.
3584  */
3585 u32 bnx2x_dec_load_cnt(struct bnx2x *bp)
3586 {
3587         u32 val1, val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3588         u32 mask = BP_PATH(bp) ? BNX2X_PATH1_LOAD_CNT_MASK :
3589                              BNX2X_PATH0_LOAD_CNT_MASK;
3590         u32 shift = BP_PATH(bp) ? BNX2X_PATH1_LOAD_CNT_SHIFT :
3591                              BNX2X_PATH0_LOAD_CNT_SHIFT;
3592
3593         DP(NETIF_MSG_HW, "Old GEN_REG_VAL=0x%08x\n", val);
3594
3595         /* get the current counter value */
3596         val1 = (val & mask) >> shift;
3597
3598         /* decrement... */
3599         val1--;
3600
3601         /* clear the old value */
3602         val &= ~mask;
3603
3604         /* set the new one */
3605         val |= ((val1 << shift) & mask);
3606
3607         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val);
3608         barrier();
3609         mmiowb();
3610
3611         return val1;
3612 }
3613
3614 /*
3615  * Read the load counter for the current engine.
3616  *
3617  * should be run under rtnl lock
3618  */
3619 static inline u32 bnx2x_get_load_cnt(struct bnx2x *bp, int engine)
3620 {
3621         u32 mask = (engine ? BNX2X_PATH1_LOAD_CNT_MASK :
3622                              BNX2X_PATH0_LOAD_CNT_MASK);
3623         u32 shift = (engine ? BNX2X_PATH1_LOAD_CNT_SHIFT :
3624                              BNX2X_PATH0_LOAD_CNT_SHIFT);
3625         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3626
3627         DP(NETIF_MSG_HW, "GLOB_REG=0x%08x\n", val);
3628
3629         val = (val & mask) >> shift;
3630
3631         DP(NETIF_MSG_HW, "load_cnt for engine %d = %d\n", engine, val);
3632
3633         return val;
3634 }
3635
3636 /*
3637  * Reset the load counter for the current engine.
3638  *
3639  * should be run under rtnl lock
3640  */
3641 static inline void bnx2x_clear_load_cnt(struct bnx2x *bp)
3642 {
3643         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3644         u32 mask = (BP_PATH(bp) ? BNX2X_PATH1_LOAD_CNT_MASK :
3645                              BNX2X_PATH0_LOAD_CNT_MASK);
3646
3647         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val & (~mask));
3648 }
3649
3650 static inline void _print_next_block(int idx, const char *blk)
3651 {
3652         if (idx)
3653                 pr_cont(", ");
3654         pr_cont("%s", blk);
3655 }
3656
3657 static inline int bnx2x_check_blocks_with_parity0(u32 sig, int par_num,
3658                                                   bool print)
3659 {
3660         int i = 0;
3661         u32 cur_bit = 0;
3662         for (i = 0; sig; i++) {
3663                 cur_bit = ((u32)0x1 << i);
3664                 if (sig & cur_bit) {
3665                         switch (cur_bit) {
3666                         case AEU_INPUTS_ATTN_BITS_BRB_PARITY_ERROR:
3667                                 if (print)
3668                                         _print_next_block(par_num++, "BRB");
3669                                 break;
3670                         case AEU_INPUTS_ATTN_BITS_PARSER_PARITY_ERROR:
3671                                 if (print)
3672                                         _print_next_block(par_num++, "PARSER");
3673                                 break;
3674                         case AEU_INPUTS_ATTN_BITS_TSDM_PARITY_ERROR:
3675                                 if (print)
3676                                         _print_next_block(par_num++, "TSDM");
3677                                 break;
3678                         case AEU_INPUTS_ATTN_BITS_SEARCHER_PARITY_ERROR:
3679                                 if (print)
3680                                         _print_next_block(par_num++,
3681                                                           "SEARCHER");
3682                                 break;
3683                         case AEU_INPUTS_ATTN_BITS_TCM_PARITY_ERROR:
3684                                 if (print)
3685                                         _print_next_block(par_num++, "TCM");
3686                                 break;
3687                         case AEU_INPUTS_ATTN_BITS_TSEMI_PARITY_ERROR:
3688                                 if (print)
3689                                         _print_next_block(par_num++, "TSEMI");
3690                                 break;
3691                         case AEU_INPUTS_ATTN_BITS_PBCLIENT_PARITY_ERROR:
3692                                 if (print)
3693                                         _print_next_block(par_num++, "XPB");
3694                                 break;
3695                         }
3696
3697                         /* Clear the bit */
3698                         sig &= ~cur_bit;
3699                 }
3700         }
3701
3702         return par_num;
3703 }
3704
3705 static inline int bnx2x_check_blocks_with_parity1(u32 sig, int par_num,
3706                                                   bool *global, bool print)
3707 {
3708         int i = 0;
3709         u32 cur_bit = 0;
3710         for (i = 0; sig; i++) {
3711                 cur_bit = ((u32)0x1 << i);
3712                 if (sig & cur_bit) {
3713                         switch (cur_bit) {
3714                         case AEU_INPUTS_ATTN_BITS_PBF_PARITY_ERROR:
3715                                 if (print)
3716                                         _print_next_block(par_num++, "PBF");
3717                                 break;
3718                         case AEU_INPUTS_ATTN_BITS_QM_PARITY_ERROR:
3719                                 if (print)
3720                                         _print_next_block(par_num++, "QM");
3721                                 break;
3722                         case AEU_INPUTS_ATTN_BITS_TIMERS_PARITY_ERROR:
3723                                 if (print)
3724                                         _print_next_block(par_num++, "TM");
3725                                 break;
3726                         case AEU_INPUTS_ATTN_BITS_XSDM_PARITY_ERROR:
3727                                 if (print)
3728                                         _print_next_block(par_num++, "XSDM");
3729                                 break;
3730                         case AEU_INPUTS_ATTN_BITS_XCM_PARITY_ERROR:
3731                                 if (print)
3732                                         _print_next_block(par_num++, "XCM");
3733                                 break;
3734                         case AEU_INPUTS_ATTN_BITS_XSEMI_PARITY_ERROR:
3735                                 if (print)
3736                                         _print_next_block(par_num++, "XSEMI");
3737                                 break;
3738                         case AEU_INPUTS_ATTN_BITS_DOORBELLQ_PARITY_ERROR:
3739                                 if (print)
3740                                         _print_next_block(par_num++,
3741                                                           "DOORBELLQ");
3742                                 break;
3743                         case AEU_INPUTS_ATTN_BITS_NIG_PARITY_ERROR:
3744                                 if (print)
3745                                         _print_next_block(par_num++, "NIG");
3746                                 break;
3747                         case AEU_INPUTS_ATTN_BITS_VAUX_PCI_CORE_PARITY_ERROR:
3748                                 if (print)
3749                                         _print_next_block(par_num++,
3750                                                           "VAUX PCI CORE");
3751                                 *global = true;
3752                                 break;
3753                         case AEU_INPUTS_ATTN_BITS_DEBUG_PARITY_ERROR:
3754                                 if (print)
3755                                         _print_next_block(par_num++, "DEBUG");
3756                                 break;
3757                         case AEU_INPUTS_ATTN_BITS_USDM_PARITY_ERROR:
3758                                 if (print)
3759                                         _print_next_block(par_num++, "USDM");
3760                                 break;
3761                         case AEU_INPUTS_ATTN_BITS_USEMI_PARITY_ERROR:
3762                                 if (print)
3763                                         _print_next_block(par_num++, "USEMI");
3764                                 break;
3765                         case AEU_INPUTS_ATTN_BITS_UPB_PARITY_ERROR:
3766                                 if (print)
3767                                         _print_next_block(par_num++, "UPB");
3768                                 break;
3769                         case AEU_INPUTS_ATTN_BITS_CSDM_PARITY_ERROR:
3770                                 if (print)
3771                                         _print_next_block(par_num++, "CSDM");
3772                                 break;
3773                         }
3774
3775                         /* Clear the bit */
3776                         sig &= ~cur_bit;
3777                 }
3778         }
3779
3780         return par_num;
3781 }
3782
3783 static inline int bnx2x_check_blocks_with_parity2(u32 sig, int par_num,
3784                                                   bool print)
3785 {
3786         int i = 0;
3787         u32 cur_bit = 0;
3788         for (i = 0; sig; i++) {
3789                 cur_bit = ((u32)0x1 << i);
3790                 if (sig & cur_bit) {
3791                         switch (cur_bit) {
3792                         case AEU_INPUTS_ATTN_BITS_CSEMI_PARITY_ERROR:
3793                                 if (print)
3794                                         _print_next_block(par_num++, "CSEMI");
3795                                 break;
3796                         case AEU_INPUTS_ATTN_BITS_PXP_PARITY_ERROR:
3797                                 if (print)
3798                                         _print_next_block(par_num++, "PXP");
3799                                 break;
3800                         case AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR:
3801                                 if (print)
3802                                         _print_next_block(par_num++,
3803                                         "PXPPCICLOCKCLIENT");
3804                                 break;
3805                         case AEU_INPUTS_ATTN_BITS_CFC_PARITY_ERROR:
3806                                 if (print)
3807                                         _print_next_block(par_num++, "CFC");
3808                                 break;
3809                         case AEU_INPUTS_ATTN_BITS_CDU_PARITY_ERROR:
3810                                 if (print)
3811                                         _print_next_block(par_num++, "CDU");
3812                                 break;
3813                         case AEU_INPUTS_ATTN_BITS_DMAE_PARITY_ERROR:
3814                                 if (print)
3815                                         _print_next_block(par_num++, "DMAE");
3816                                 break;
3817                         case AEU_INPUTS_ATTN_BITS_IGU_PARITY_ERROR:
3818                                 if (print)
3819                                         _print_next_block(par_num++, "IGU");
3820                                 break;
3821                         case AEU_INPUTS_ATTN_BITS_MISC_PARITY_ERROR:
3822                                 if (print)
3823                                         _print_next_block(par_num++, "MISC");
3824                                 break;
3825                         }
3826
3827                         /* Clear the bit */
3828                         sig &= ~cur_bit;
3829                 }
3830         }
3831
3832         return par_num;
3833 }
3834
3835 static inline int bnx2x_check_blocks_with_parity3(u32 sig, int par_num,
3836                                                   bool *global, bool print)
3837 {
3838         int i = 0;
3839         u32 cur_bit = 0;
3840         for (i = 0; sig; i++) {
3841                 cur_bit = ((u32)0x1 << i);
3842                 if (sig & cur_bit) {
3843                         switch (cur_bit) {
3844                         case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_ROM_PARITY:
3845                                 if (print)
3846                                         _print_next_block(par_num++, "MCP ROM");
3847                                 *global = true;
3848                                 break;
3849                         case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_RX_PARITY:
3850                                 if (print)
3851                                         _print_next_block(par_num++,
3852                                                           "MCP UMP RX");
3853                                 *global = true;
3854                                 break;
3855                         case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_TX_PARITY:
3856                                 if (print)
3857                                         _print_next_block(par_num++,
3858                                                           "MCP UMP TX");
3859                                 *global = true;
3860                                 break;
3861                         case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_SCPAD_PARITY:
3862                                 if (print)
3863                                         _print_next_block(par_num++,
3864                                                           "MCP SCPAD");
3865                                 *global = true;
3866                                 break;
3867                         }
3868
3869                         /* Clear the bit */
3870                         sig &= ~cur_bit;
3871                 }
3872         }
3873
3874         return par_num;
3875 }
3876
3877 static inline bool bnx2x_parity_attn(struct bnx2x *bp, bool *global, bool print,
3878                                      u32 sig0, u32 sig1, u32 sig2, u32 sig3)
3879 {
3880         if ((sig0 & HW_PRTY_ASSERT_SET_0) || (sig1 & HW_PRTY_ASSERT_SET_1) ||
3881             (sig2 & HW_PRTY_ASSERT_SET_2) || (sig3 & HW_PRTY_ASSERT_SET_3)) {
3882                 int par_num = 0;
3883                 DP(NETIF_MSG_HW, "Was parity error: HW block parity attention: "
3884                         "[0]:0x%08x [1]:0x%08x "
3885                         "[2]:0x%08x [3]:0x%08x\n",
3886                           sig0 & HW_PRTY_ASSERT_SET_0,
3887                           sig1 & HW_PRTY_ASSERT_SET_1,
3888                           sig2 & HW_PRTY_ASSERT_SET_2,
3889                           sig3 & HW_PRTY_ASSERT_SET_3);
3890                 if (print)
3891                         netdev_err(bp->dev,
3892                                    "Parity errors detected in blocks: ");
3893                 par_num = bnx2x_check_blocks_with_parity0(
3894                         sig0 & HW_PRTY_ASSERT_SET_0, par_num, print);
3895                 par_num = bnx2x_check_blocks_with_parity1(
3896                         sig1 & HW_PRTY_ASSERT_SET_1, par_num, global, print);
3897                 par_num = bnx2x_check_blocks_with_parity2(
3898                         sig2 & HW_PRTY_ASSERT_SET_2, par_num, print);
3899                 par_num = bnx2x_check_blocks_with_parity3(
3900                         sig3 & HW_PRTY_ASSERT_SET_3, par_num, global, print);
3901                 if (print)
3902                         pr_cont("\n");
3903                 return true;
3904         } else
3905                 return false;
3906 }
3907
3908 /**
3909  * bnx2x_chk_parity_attn - checks for parity attentions.
3910  *
3911  * @bp:         driver handle
3912  * @global:     true if there was a global attention
3913  * @print:      show parity attention in syslog
3914  */
3915 bool bnx2x_chk_parity_attn(struct bnx2x *bp, bool *global, bool print)
3916 {
3917         struct attn_route attn;
3918         int port = BP_PORT(bp);
3919
3920         attn.sig[0] = REG_RD(bp,
3921                 MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 +
3922                              port*4);
3923         attn.sig[1] = REG_RD(bp,
3924                 MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 +
3925                              port*4);
3926         attn.sig[2] = REG_RD(bp,
3927                 MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 +
3928                              port*4);
3929         attn.sig[3] = REG_RD(bp,
3930                 MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 +
3931                              port*4);
3932
3933         return bnx2x_parity_attn(bp, global, print, attn.sig[0], attn.sig[1],
3934                                  attn.sig[2], attn.sig[3]);
3935 }
3936
3937
3938 static inline void bnx2x_attn_int_deasserted4(struct bnx2x *bp, u32 attn)
3939 {
3940         u32 val;
3941         if (attn & AEU_INPUTS_ATTN_BITS_PGLUE_HW_INTERRUPT) {
3942
3943                 val = REG_RD(bp, PGLUE_B_REG_PGLUE_B_INT_STS_CLR);
3944                 BNX2X_ERR("PGLUE hw attention 0x%x\n", val);
3945                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR)
3946                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
3947                                   "ADDRESS_ERROR\n");
3948                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR)
3949                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
3950                                   "INCORRECT_RCV_BEHAVIOR\n");
3951                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN)
3952                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
3953                                   "WAS_ERROR_ATTN\n");
3954                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN)
3955                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
3956                                   "VF_LENGTH_VIOLATION_ATTN\n");
3957                 if (val &
3958                     PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN)
3959                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
3960                                   "VF_GRC_SPACE_VIOLATION_ATTN\n");
3961                 if (val &
3962                     PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN)
3963                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
3964                                   "VF_MSIX_BAR_VIOLATION_ATTN\n");
3965                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN)
3966                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
3967                                   "TCPL_ERROR_ATTN\n");
3968                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN)
3969                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
3970                                   "TCPL_IN_TWO_RCBS_ATTN\n");
3971                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW)
3972                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
3973                                   "CSSNOOP_FIFO_OVERFLOW\n");
3974         }
3975         if (attn & AEU_INPUTS_ATTN_BITS_ATC_HW_INTERRUPT) {
3976                 val = REG_RD(bp, ATC_REG_ATC_INT_STS_CLR);
3977                 BNX2X_ERR("ATC hw attention 0x%x\n", val);
3978                 if (val & ATC_ATC_INT_STS_REG_ADDRESS_ERROR)
3979                         BNX2X_ERR("ATC_ATC_INT_STS_REG_ADDRESS_ERROR\n");
3980                 if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND)
3981                         BNX2X_ERR("ATC_ATC_INT_STS_REG"
3982                                   "_ATC_TCPL_TO_NOT_PEND\n");
3983                 if (val & ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS)
3984                         BNX2X_ERR("ATC_ATC_INT_STS_REG_"
3985                                   "ATC_GPA_MULTIPLE_HITS\n");
3986                 if (val & ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT)
3987                         BNX2X_ERR("ATC_ATC_INT_STS_REG_"
3988                                   "ATC_RCPL_TO_EMPTY_CNT\n");
3989                 if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR)
3990                         BNX2X_ERR("ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR\n");
3991                 if (val & ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU)
3992                         BNX2X_ERR("ATC_ATC_INT_STS_REG_"
3993                                   "ATC_IREQ_LESS_THAN_STU\n");
3994         }
3995
3996         if (attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
3997                     AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)) {
3998                 BNX2X_ERR("FATAL parity attention set4 0x%x\n",
3999                 (u32)(attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
4000                     AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)));
4001         }
4002
4003 }
4004
4005 static void bnx2x_attn_int_deasserted(struct bnx2x *bp, u32 deasserted)
4006 {
4007         struct attn_route attn, *group_mask;
4008         int port = BP_PORT(bp);
4009         int index;
4010         u32 reg_addr;
4011         u32 val;
4012         u32 aeu_mask;
4013         bool global = false;
4014
4015         /* need to take HW lock because MCP or other port might also
4016            try to handle this event */
4017         bnx2x_acquire_alr(bp);
4018
4019         if (bnx2x_chk_parity_attn(bp, &global, true)) {
4020 #ifndef BNX2X_STOP_ON_ERROR
4021                 bp->recovery_state = BNX2X_RECOVERY_INIT;
4022                 schedule_delayed_work(&bp->reset_task, 0);
4023                 /* Disable HW interrupts */
4024                 bnx2x_int_disable(bp);
4025                 /* In case of parity errors don't handle attentions so that
4026                  * other function would "see" parity errors.
4027                  */
4028 #else
4029                 bnx2x_panic();
4030 #endif
4031                 bnx2x_release_alr(bp);
4032                 return;
4033         }
4034
4035         attn.sig[0] = REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
4036         attn.sig[1] = REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
4037         attn.sig[2] = REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
4038         attn.sig[3] = REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
4039         if (!CHIP_IS_E1x(bp))
4040                 attn.sig[4] =
4041                       REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
4042         else
4043                 attn.sig[4] = 0;
4044
4045         DP(NETIF_MSG_HW, "attn: %08x %08x %08x %08x %08x\n",
4046            attn.sig[0], attn.sig[1], attn.sig[2], attn.sig[3], attn.sig[4]);
4047
4048         for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
4049                 if (deasserted & (1 << index)) {
4050                         group_mask = &bp->attn_group[index];
4051
4052                         DP(NETIF_MSG_HW, "group[%d]: %08x %08x "
4053                                          "%08x %08x %08x\n",
4054                            index,
4055                            group_mask->sig[0], group_mask->sig[1],
4056                            group_mask->sig[2], group_mask->sig[3],
4057                            group_mask->sig[4]);
4058
4059                         bnx2x_attn_int_deasserted4(bp,
4060                                         attn.sig[4] & group_mask->sig[4]);
4061                         bnx2x_attn_int_deasserted3(bp,
4062                                         attn.sig[3] & group_mask->sig[3]);
4063                         bnx2x_attn_int_deasserted1(bp,
4064                                         attn.sig[1] & group_mask->sig[1]);
4065                         bnx2x_attn_int_deasserted2(bp,
4066                                         attn.sig[2] & group_mask->sig[2]);
4067                         bnx2x_attn_int_deasserted0(bp,
4068                                         attn.sig[0] & group_mask->sig[0]);
4069                 }
4070         }
4071
4072         bnx2x_release_alr(bp);
4073
4074         if (bp->common.int_block == INT_BLOCK_HC)
4075                 reg_addr = (HC_REG_COMMAND_REG + port*32 +
4076                             COMMAND_REG_ATTN_BITS_CLR);
4077         else
4078                 reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_CLR_UPPER*8);
4079
4080         val = ~deasserted;
4081         DP(NETIF_MSG_HW, "about to mask 0x%08x at %s addr 0x%x\n", val,
4082            (bp->common.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
4083         REG_WR(bp, reg_addr, val);
4084
4085         if (~bp->attn_state & deasserted)
4086                 BNX2X_ERR("IGU ERROR\n");
4087
4088         reg_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
4089                           MISC_REG_AEU_MASK_ATTN_FUNC_0;
4090
4091         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
4092         aeu_mask = REG_RD(bp, reg_addr);
4093
4094         DP(NETIF_MSG_HW, "aeu_mask %x  newly deasserted %x\n",
4095            aeu_mask, deasserted);
4096         aeu_mask |= (deasserted & 0x3ff);
4097         DP(NETIF_MSG_HW, "new mask %x\n", aeu_mask);
4098
4099         REG_WR(bp, reg_addr, aeu_mask);
4100         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
4101
4102         DP(NETIF_MSG_HW, "attn_state %x\n", bp->attn_state);
4103         bp->attn_state &= ~deasserted;
4104         DP(NETIF_MSG_HW, "new state %x\n", bp->attn_state);
4105 }
4106
4107 static void bnx2x_attn_int(struct bnx2x *bp)
4108 {
4109         /* read local copy of bits */
4110         u32 attn_bits = le32_to_cpu(bp->def_status_blk->atten_status_block.
4111                                                                 attn_bits);
4112         u32 attn_ack = le32_to_cpu(bp->def_status_blk->atten_status_block.
4113                                                                 attn_bits_ack);
4114         u32 attn_state = bp->attn_state;
4115
4116         /* look for changed bits */
4117         u32 asserted   =  attn_bits & ~attn_ack & ~attn_state;
4118         u32 deasserted = ~attn_bits &  attn_ack &  attn_state;
4119
4120         DP(NETIF_MSG_HW,
4121            "attn_bits %x  attn_ack %x  asserted %x  deasserted %x\n",
4122            attn_bits, attn_ack, asserted, deasserted);
4123
4124         if (~(attn_bits ^ attn_ack) & (attn_bits ^ attn_state))
4125                 BNX2X_ERR("BAD attention state\n");
4126
4127         /* handle bits that were raised */
4128         if (asserted)
4129                 bnx2x_attn_int_asserted(bp, asserted);
4130
4131         if (deasserted)
4132                 bnx2x_attn_int_deasserted(bp, deasserted);
4133 }
4134
4135 void bnx2x_igu_ack_sb(struct bnx2x *bp, u8 igu_sb_id, u8 segment,
4136                       u16 index, u8 op, u8 update)
4137 {
4138         u32 igu_addr = BAR_IGU_INTMEM + (IGU_CMD_INT_ACK_BASE + igu_sb_id)*8;
4139
4140         bnx2x_igu_ack_sb_gen(bp, igu_sb_id, segment, index, op, update,
4141                              igu_addr);
4142 }
4143
4144 static inline void bnx2x_update_eq_prod(struct bnx2x *bp, u16 prod)
4145 {
4146         /* No memory barriers */
4147         storm_memset_eq_prod(bp, prod, BP_FUNC(bp));
4148         mmiowb(); /* keep prod updates ordered */
4149 }
4150
4151 #ifdef BCM_CNIC
4152 static int  bnx2x_cnic_handle_cfc_del(struct bnx2x *bp, u32 cid,
4153                                       union event_ring_elem *elem)
4154 {
4155         u8 err = elem->message.error;
4156
4157         if (!bp->cnic_eth_dev.starting_cid  ||
4158             (cid < bp->cnic_eth_dev.starting_cid &&
4159             cid != bp->cnic_eth_dev.iscsi_l2_cid))
4160                 return 1;
4161
4162         DP(BNX2X_MSG_SP, "got delete ramrod for CNIC CID %d\n", cid);
4163
4164         if (unlikely(err)) {
4165
4166                 BNX2X_ERR("got delete ramrod for CNIC CID %d with error!\n",
4167                           cid);
4168                 bnx2x_panic_dump(bp);
4169         }
4170         bnx2x_cnic_cfc_comp(bp, cid, err);
4171         return 0;
4172 }
4173 #endif
4174
4175 static inline void bnx2x_handle_mcast_eqe(struct bnx2x *bp)
4176 {
4177         struct bnx2x_mcast_ramrod_params rparam;
4178         int rc;
4179
4180         memset(&rparam, 0, sizeof(rparam));
4181
4182         rparam.mcast_obj = &bp->mcast_obj;
4183
4184         netif_addr_lock_bh(bp->dev);
4185
4186         /* Clear pending state for the last command */
4187         bp->mcast_obj.raw.clear_pending(&bp->mcast_obj.raw);
4188
4189         /* If there are pending mcast commands - send them */
4190         if (bp->mcast_obj.check_pending(&bp->mcast_obj)) {
4191                 rc = bnx2x_config_mcast(bp, &rparam, BNX2X_MCAST_CMD_CONT);
4192                 if (rc < 0)
4193                         BNX2X_ERR("Failed to send pending mcast commands: %d\n",
4194                                   rc);
4195         }
4196
4197         netif_addr_unlock_bh(bp->dev);
4198 }
4199
4200 static inline void bnx2x_handle_classification_eqe(struct bnx2x *bp,
4201                                                    union event_ring_elem *elem)
4202 {
4203         unsigned long ramrod_flags = 0;
4204         int rc = 0;
4205         u32 cid = elem->message.data.eth_event.echo & BNX2X_SWCID_MASK;
4206         struct bnx2x_vlan_mac_obj *vlan_mac_obj;
4207
4208         /* Always push next commands out, don't wait here */
4209         __set_bit(RAMROD_CONT, &ramrod_flags);
4210
4211         switch (elem->message.data.eth_event.echo >> BNX2X_SWCID_SHIFT) {
4212         case BNX2X_FILTER_MAC_PENDING:
4213 #ifdef BCM_CNIC
4214                 if (cid == BNX2X_ISCSI_ETH_CID)
4215                         vlan_mac_obj = &bp->iscsi_l2_mac_obj;
4216                 else
4217 #endif
4218                         vlan_mac_obj = &bp->fp[cid].mac_obj;
4219
4220                 break;
4221                 vlan_mac_obj = &bp->fp[cid].mac_obj;
4222
4223         case BNX2X_FILTER_MCAST_PENDING:
4224                 /* This is only relevant for 57710 where multicast MACs are
4225                  * configured as unicast MACs using the same ramrod.
4226                  */
4227                 bnx2x_handle_mcast_eqe(bp);
4228                 return;
4229         default:
4230                 BNX2X_ERR("Unsupported classification command: %d\n",
4231                           elem->message.data.eth_event.echo);
4232                 return;
4233         }
4234
4235         rc = vlan_mac_obj->complete(bp, vlan_mac_obj, elem, &ramrod_flags);
4236
4237         if (rc < 0)
4238                 BNX2X_ERR("Failed to schedule new commands: %d\n", rc);
4239         else if (rc > 0)
4240                 DP(BNX2X_MSG_SP, "Scheduled next pending commands...\n");
4241
4242 }
4243
4244 #ifdef BCM_CNIC
4245 static void bnx2x_set_iscsi_eth_rx_mode(struct bnx2x *bp, bool start);
4246 #endif
4247
4248 static inline void bnx2x_handle_rx_mode_eqe(struct bnx2x *bp)
4249 {
4250         netif_addr_lock_bh(bp->dev);
4251
4252         clear_bit(BNX2X_FILTER_RX_MODE_PENDING, &bp->sp_state);
4253
4254         /* Send rx_mode command again if was requested */
4255         if (test_and_clear_bit(BNX2X_FILTER_RX_MODE_SCHED, &bp->sp_state))
4256                 bnx2x_set_storm_rx_mode(bp);
4257 #ifdef BCM_CNIC
4258         else if (test_and_clear_bit(BNX2X_FILTER_ISCSI_ETH_START_SCHED,
4259                                     &bp->sp_state))
4260                 bnx2x_set_iscsi_eth_rx_mode(bp, true);
4261         else if (test_and_clear_bit(BNX2X_FILTER_ISCSI_ETH_STOP_SCHED,
4262                                     &bp->sp_state))
4263                 bnx2x_set_iscsi_eth_rx_mode(bp, false);
4264 #endif
4265
4266         netif_addr_unlock_bh(bp->dev);
4267 }
4268
4269 static inline struct bnx2x_queue_sp_obj *bnx2x_cid_to_q_obj(
4270         struct bnx2x *bp, u32 cid)
4271 {
4272 #ifdef BCM_CNIC
4273         if (cid == BNX2X_FCOE_ETH_CID)
4274                 return &bnx2x_fcoe(bp, q_obj);
4275         else
4276 #endif
4277                 return &bnx2x_fp(bp, cid, q_obj);
4278 }
4279
4280 static void bnx2x_eq_int(struct bnx2x *bp)
4281 {
4282         u16 hw_cons, sw_cons, sw_prod;
4283         union event_ring_elem *elem;
4284         u32 cid;
4285         u8 opcode;
4286         int spqe_cnt = 0;
4287         struct bnx2x_queue_sp_obj *q_obj;
4288         struct bnx2x_func_sp_obj *f_obj = &bp->func_obj;
4289         struct bnx2x_raw_obj *rss_raw = &bp->rss_conf_obj.raw;
4290
4291         hw_cons = le16_to_cpu(*bp->eq_cons_sb);
4292
4293         /* The hw_cos range is 1-255, 257 - the sw_cons range is 0-254, 256.
4294          * when we get the the next-page we nned to adjust so the loop
4295          * condition below will be met. The next element is the size of a
4296          * regular element and hence incrementing by 1
4297          */
4298         if ((hw_cons & EQ_DESC_MAX_PAGE) == EQ_DESC_MAX_PAGE)
4299                 hw_cons++;
4300
4301         /* This function may never run in parallel with itself for a
4302          * specific bp, thus there is no need in "paired" read memory
4303          * barrier here.
4304          */
4305         sw_cons = bp->eq_cons;
4306         sw_prod = bp->eq_prod;
4307
4308         DP(BNX2X_MSG_SP, "EQ:  hw_cons %u  sw_cons %u bp->cq_spq_left %u\n",
4309                         hw_cons, sw_cons, atomic_read(&bp->eq_spq_left));
4310
4311         for (; sw_cons != hw_cons;
4312               sw_prod = NEXT_EQ_IDX(sw_prod), sw_cons = NEXT_EQ_IDX(sw_cons)) {
4313
4314
4315                 elem = &bp->eq_ring[EQ_DESC(sw_cons)];
4316
4317                 cid = SW_CID(elem->message.data.cfc_del_event.cid);
4318                 opcode = elem->message.opcode;
4319
4320
4321                 /* handle eq element */
4322                 switch (opcode) {
4323                 case EVENT_RING_OPCODE_STAT_QUERY:
4324                         DP(NETIF_MSG_TIMER, "got statistics comp event %d\n",
4325                            bp->stats_comp++);
4326                         /* nothing to do with stats comp */
4327                         continue;
4328
4329                 case EVENT_RING_OPCODE_CFC_DEL:
4330                         /* handle according to cid range */
4331                         /*
4332                          * we may want to verify here that the bp state is
4333                          * HALTING
4334                          */
4335                         DP(NETIF_MSG_IFDOWN,
4336                            "got delete ramrod for MULTI[%d]\n", cid);
4337 #ifdef BCM_CNIC
4338                         if (!bnx2x_cnic_handle_cfc_del(bp, cid, elem))
4339                                 goto next_spqe;
4340 #endif
4341                         q_obj = bnx2x_cid_to_q_obj(bp, cid);
4342
4343                         if (q_obj->complete_cmd(bp, q_obj, BNX2X_Q_CMD_CFC_DEL))
4344                                 break;
4345
4346
4347
4348                         goto next_spqe;
4349
4350                 case EVENT_RING_OPCODE_STOP_TRAFFIC:
4351                         DP(NETIF_MSG_IFUP, "got STOP TRAFFIC\n");
4352                         bnx2x_dcbx_set_params(bp, BNX2X_DCBX_STATE_TX_PAUSED);
4353                         goto next_spqe;
4354
4355                 case EVENT_RING_OPCODE_START_TRAFFIC:
4356                         DP(NETIF_MSG_IFUP, "got START TRAFFIC\n");
4357                         bnx2x_dcbx_set_params(bp, BNX2X_DCBX_STATE_TX_RELEASED);
4358                         goto next_spqe;
4359                 case EVENT_RING_OPCODE_FUNCTION_START:
4360                         DP(NETIF_MSG_IFUP, "got FUNC_START ramrod\n");
4361                         if (f_obj->complete_cmd(bp, f_obj, BNX2X_F_CMD_START))
4362                                 break;
4363
4364                         goto next_spqe;
4365
4366                 case EVENT_RING_OPCODE_FUNCTION_STOP:
4367                         DP(NETIF_MSG_IFDOWN, "got FUNC_STOP ramrod\n");
4368                         if (f_obj->complete_cmd(bp, f_obj, BNX2X_F_CMD_STOP))
4369                                 break;
4370
4371                         goto next_spqe;
4372                 }
4373
4374                 switch (opcode | bp->state) {
4375                 case (EVENT_RING_OPCODE_RSS_UPDATE_RULES |
4376                       BNX2X_STATE_OPEN):
4377                 case (EVENT_RING_OPCODE_RSS_UPDATE_RULES |
4378                       BNX2X_STATE_OPENING_WAIT4_PORT):
4379                         cid = elem->message.data.eth_event.echo &
4380                                 BNX2X_SWCID_MASK;
4381                         DP(NETIF_MSG_IFUP, "got RSS_UPDATE ramrod. CID %d\n",
4382                            cid);
4383                         rss_raw->clear_pending(rss_raw);
4384                         break;
4385
4386                 case (EVENT_RING_OPCODE_SET_MAC | BNX2X_STATE_OPEN):
4387                 case (EVENT_RING_OPCODE_SET_MAC | BNX2X_STATE_DIAG):
4388                 case (EVENT_RING_OPCODE_SET_MAC |
4389                       BNX2X_STATE_CLOSING_WAIT4_HALT):
4390                 case (EVENT_RING_OPCODE_CLASSIFICATION_RULES |
4391                       BNX2X_STATE_OPEN):
4392                 case (EVENT_RING_OPCODE_CLASSIFICATION_RULES |
4393                       BNX2X_STATE_DIAG):
4394                 case (EVENT_RING_OPCODE_CLASSIFICATION_RULES |
4395                       BNX2X_STATE_CLOSING_WAIT4_HALT):
4396                         DP(NETIF_MSG_IFUP, "got (un)set mac ramrod\n");
4397                         bnx2x_handle_classification_eqe(bp, elem);
4398                         break;
4399
4400                 case (EVENT_RING_OPCODE_MULTICAST_RULES |
4401                       BNX2X_STATE_OPEN):
4402                 case (EVENT_RING_OPCODE_MULTICAST_RULES |
4403                       BNX2X_STATE_DIAG):
4404                 case (EVENT_RING_OPCODE_MULTICAST_RULES |
4405                       BNX2X_STATE_CLOSING_WAIT4_HALT):
4406                         DP(NETIF_MSG_IFUP, "got mcast ramrod\n");
4407                         bnx2x_handle_mcast_eqe(bp);
4408                         break;
4409
4410                 case (EVENT_RING_OPCODE_FILTERS_RULES |
4411                       BNX2X_STATE_OPEN):
4412                 case (EVENT_RING_OPCODE_FILTERS_RULES |
4413                       BNX2X_STATE_DIAG):
4414                 case (EVENT_RING_OPCODE_FILTERS_RULES |
4415                       BNX2X_STATE_CLOSING_WAIT4_HALT):
4416                         DP(NETIF_MSG_IFUP, "got rx_mode ramrod\n");
4417                         bnx2x_handle_rx_mode_eqe(bp);
4418                         break;
4419                 default:
4420                         /* unknown event log error and continue */
4421                         BNX2X_ERR("Unknown EQ event %d, bp->state 0x%x\n",
4422                                   elem->message.opcode, bp->state);
4423                 }
4424 next_spqe:
4425                 spqe_cnt++;
4426         } /* for */
4427
4428         smp_mb__before_atomic_inc();
4429         atomic_add(spqe_cnt, &bp->eq_spq_left);
4430
4431         bp->eq_cons = sw_cons;
4432         bp->eq_prod = sw_prod;
4433         /* Make sure that above mem writes were issued towards the memory */
4434         smp_wmb();
4435
4436         /* update producer */
4437         bnx2x_update_eq_prod(bp, bp->eq_prod);
4438 }
4439
4440 static void bnx2x_sp_task(struct work_struct *work)
4441 {
4442         struct bnx2x *bp = container_of(work, struct bnx2x, sp_task.work);
4443         u16 status;
4444
4445         status = bnx2x_update_dsb_idx(bp);
4446 /*      if (status == 0)                                     */
4447 /*              BNX2X_ERR("spurious slowpath interrupt!\n"); */
4448
4449         DP(NETIF_MSG_INTR, "got a slowpath interrupt (status 0x%x)\n", status);
4450
4451         /* HW attentions */
4452         if (status & BNX2X_DEF_SB_ATT_IDX) {
4453                 bnx2x_attn_int(bp);
4454                 status &= ~BNX2X_DEF_SB_ATT_IDX;
4455         }
4456
4457         /* SP events: STAT_QUERY and others */
4458         if (status & BNX2X_DEF_SB_IDX) {
4459 #ifdef BCM_CNIC
4460                 struct bnx2x_fastpath *fp = bnx2x_fcoe_fp(bp);
4461
4462                 if ((!NO_FCOE(bp)) &&
4463                         (bnx2x_has_rx_work(fp) || bnx2x_has_tx_work(fp)))
4464                         napi_schedule(&bnx2x_fcoe(bp, napi));
4465 #endif
4466                 /* Handle EQ completions */
4467                 bnx2x_eq_int(bp);
4468
4469                 bnx2x_ack_sb(bp, bp->igu_dsb_id, USTORM_ID,
4470                         le16_to_cpu(bp->def_idx), IGU_INT_NOP, 1);
4471
4472                 status &= ~BNX2X_DEF_SB_IDX;
4473         }
4474
4475         if (unlikely(status))
4476                 DP(NETIF_MSG_INTR, "got an unknown interrupt! (status 0x%x)\n",
4477                    status);
4478
4479         bnx2x_ack_sb(bp, bp->igu_dsb_id, ATTENTION_ID,
4480              le16_to_cpu(bp->def_att_idx), IGU_INT_ENABLE, 1);
4481 }
4482
4483 irqreturn_t bnx2x_msix_sp_int(int irq, void *dev_instance)
4484 {
4485         struct net_device *dev = dev_instance;
4486         struct bnx2x *bp = netdev_priv(dev);
4487
4488         bnx2x_ack_sb(bp, bp->igu_dsb_id, USTORM_ID, 0,
4489                      IGU_INT_DISABLE, 0);
4490
4491 #ifdef BNX2X_STOP_ON_ERROR
4492         if (unlikely(bp->panic))
4493                 return IRQ_HANDLED;
4494 #endif
4495
4496 #ifdef BCM_CNIC
4497         {
4498                 struct cnic_ops *c_ops;
4499
4500                 rcu_read_lock();
4501                 c_ops = rcu_dereference(bp->cnic_ops);
4502                 if (c_ops)
4503                         c_ops->cnic_handler(bp->cnic_data, NULL);
4504                 rcu_read_unlock();
4505         }
4506 #endif
4507         queue_delayed_work(bnx2x_wq, &bp->sp_task, 0);
4508
4509         return IRQ_HANDLED;
4510 }
4511
4512 /* end of slow path */
4513
4514
4515 void bnx2x_drv_pulse(struct bnx2x *bp)
4516 {
4517         SHMEM_WR(bp, func_mb[BP_FW_MB_IDX(bp)].drv_pulse_mb,
4518                  bp->fw_drv_pulse_wr_seq);
4519 }
4520
4521
4522 static void bnx2x_timer(unsigned long data)
4523 {
4524         struct bnx2x *bp = (struct bnx2x *) data;
4525
4526         if (!netif_running(bp->dev))
4527                 return;
4528
4529         if (poll) {
4530                 struct bnx2x_fastpath *fp = &bp->fp[0];
4531
4532                 bnx2x_tx_int(fp);
4533                 bnx2x_rx_int(fp, 1000);
4534         }
4535
4536         if (!BP_NOMCP(bp)) {
4537                 int mb_idx = BP_FW_MB_IDX(bp);
4538                 u32 drv_pulse;
4539                 u32 mcp_pulse;
4540
4541                 ++bp->fw_drv_pulse_wr_seq;
4542                 bp->fw_drv_pulse_wr_seq &= DRV_PULSE_SEQ_MASK;
4543                 /* TBD - add SYSTEM_TIME */
4544                 drv_pulse = bp->fw_drv_pulse_wr_seq;
4545                 bnx2x_drv_pulse(bp);
4546
4547                 mcp_pulse = (SHMEM_RD(bp, func_mb[mb_idx].mcp_pulse_mb) &
4548                              MCP_PULSE_SEQ_MASK);
4549                 /* The delta between driver pulse and mcp response
4550                  * should be 1 (before mcp response) or 0 (after mcp response)
4551                  */
4552                 if ((drv_pulse != mcp_pulse) &&
4553                     (drv_pulse != ((mcp_pulse + 1) & MCP_PULSE_SEQ_MASK))) {
4554                         /* someone lost a heartbeat... */
4555                         BNX2X_ERR("drv_pulse (0x%x) != mcp_pulse (0x%x)\n",
4556                                   drv_pulse, mcp_pulse);
4557                 }
4558         }
4559
4560         if (bp->state == BNX2X_STATE_OPEN)
4561                 bnx2x_stats_handle(bp, STATS_EVENT_UPDATE);
4562
4563         mod_timer(&bp->timer, jiffies + bp->current_interval);
4564 }
4565
4566 /* end of Statistics */
4567
4568 /* nic init */
4569
4570 /*
4571  * nic init service functions
4572  */
4573
4574 static inline void bnx2x_fill(struct bnx2x *bp, u32 addr, int fill, u32 len)
4575 {
4576         u32 i;
4577         if (!(len%4) && !(addr%4))
4578                 for (i = 0; i < len; i += 4)
4579                         REG_WR(bp, addr + i, fill);
4580         else
4581                 for (i = 0; i < len; i++)
4582                         REG_WR8(bp, addr + i, fill);
4583
4584 }
4585
4586 /* helper: writes FP SP data to FW - data_size in dwords */
4587 static inline void bnx2x_wr_fp_sb_data(struct bnx2x *bp,
4588                                        int fw_sb_id,
4589                                        u32 *sb_data_p,
4590                                        u32 data_size)
4591 {
4592         int index;
4593         for (index = 0; index < data_size; index++)
4594                 REG_WR(bp, BAR_CSTRORM_INTMEM +
4595                         CSTORM_STATUS_BLOCK_DATA_OFFSET(fw_sb_id) +
4596                         sizeof(u32)*index,
4597                         *(sb_data_p + index));
4598 }
4599
4600 static inline void bnx2x_zero_fp_sb(struct bnx2x *bp, int fw_sb_id)
4601 {
4602         u32 *sb_data_p;
4603         u32 data_size = 0;
4604         struct hc_status_block_data_e2 sb_data_e2;
4605         struct hc_status_block_data_e1x sb_data_e1x;
4606
4607         /* disable the function first */
4608         if (!CHIP_IS_E1x(bp)) {
4609                 memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
4610                 sb_data_e2.common.state = SB_DISABLED;
4611                 sb_data_e2.common.p_func.vf_valid = false;
4612                 sb_data_p = (u32 *)&sb_data_e2;
4613                 data_size = sizeof(struct hc_status_block_data_e2)/sizeof(u32);
4614         } else {
4615                 memset(&sb_data_e1x, 0,
4616                        sizeof(struct hc_status_block_data_e1x));
4617                 sb_data_e1x.common.state = SB_DISABLED;
4618                 sb_data_e1x.common.p_func.vf_valid = false;
4619                 sb_data_p = (u32 *)&sb_data_e1x;
4620                 data_size = sizeof(struct hc_status_block_data_e1x)/sizeof(u32);
4621         }
4622         bnx2x_wr_fp_sb_data(bp, fw_sb_id, sb_data_p, data_size);
4623
4624         bnx2x_fill(bp, BAR_CSTRORM_INTMEM +
4625                         CSTORM_STATUS_BLOCK_OFFSET(fw_sb_id), 0,
4626                         CSTORM_STATUS_BLOCK_SIZE);
4627         bnx2x_fill(bp, BAR_CSTRORM_INTMEM +
4628                         CSTORM_SYNC_BLOCK_OFFSET(fw_sb_id), 0,
4629                         CSTORM_SYNC_BLOCK_SIZE);
4630 }
4631
4632 /* helper:  writes SP SB data to FW */
4633 static inline void bnx2x_wr_sp_sb_data(struct bnx2x *bp,
4634                 struct hc_sp_status_block_data *sp_sb_data)
4635 {
4636         int func = BP_FUNC(bp);
4637         int i;
4638         for (i = 0; i < sizeof(struct hc_sp_status_block_data)/sizeof(u32); i++)
4639                 REG_WR(bp, BAR_CSTRORM_INTMEM +
4640                         CSTORM_SP_STATUS_BLOCK_DATA_OFFSET(func) +
4641                         i*sizeof(u32),
4642                         *((u32 *)sp_sb_data + i));
4643 }
4644
4645 static inline void bnx2x_zero_sp_sb(struct bnx2x *bp)
4646 {
4647         int func = BP_FUNC(bp);
4648         struct hc_sp_status_block_data sp_sb_data;
4649         memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
4650
4651         sp_sb_data.state = SB_DISABLED;
4652         sp_sb_data.p_func.vf_valid = false;
4653
4654         bnx2x_wr_sp_sb_data(bp, &sp_sb_data);
4655
4656         bnx2x_fill(bp, BAR_CSTRORM_INTMEM +
4657                         CSTORM_SP_STATUS_BLOCK_OFFSET(func), 0,
4658                         CSTORM_SP_STATUS_BLOCK_SIZE);
4659         bnx2x_fill(bp, BAR_CSTRORM_INTMEM +
4660                         CSTORM_SP_SYNC_BLOCK_OFFSET(func), 0,
4661                         CSTORM_SP_SYNC_BLOCK_SIZE);
4662
4663 }
4664
4665
4666 static inline
4667 void bnx2x_setup_ndsb_state_machine(struct hc_status_block_sm *hc_sm,
4668                                            int igu_sb_id, int igu_seg_id)
4669 {
4670         hc_sm->igu_sb_id = igu_sb_id;
4671         hc_sm->igu_seg_id = igu_seg_id;
4672         hc_sm->timer_value = 0xFF;
4673         hc_sm->time_to_expire = 0xFFFFFFFF;
4674 }
4675
4676 static void bnx2x_init_sb(struct bnx2x *bp, dma_addr_t mapping, int vfid,
4677                           u8 vf_valid, int fw_sb_id, int igu_sb_id)
4678 {
4679         int igu_seg_id;
4680
4681         struct hc_status_block_data_e2 sb_data_e2;
4682         struct hc_status_block_data_e1x sb_data_e1x;
4683         struct hc_status_block_sm  *hc_sm_p;
4684         int data_size;
4685         u32 *sb_data_p;
4686
4687         if (CHIP_INT_MODE_IS_BC(bp))
4688                 igu_seg_id = HC_SEG_ACCESS_NORM;
4689         else
4690                 igu_seg_id = IGU_SEG_ACCESS_NORM;
4691
4692         bnx2x_zero_fp_sb(bp, fw_sb_id);
4693
4694         if (!CHIP_IS_E1x(bp)) {
4695                 memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
4696                 sb_data_e2.common.state = SB_ENABLED;
4697                 sb_data_e2.common.p_func.pf_id = BP_FUNC(bp);
4698                 sb_data_e2.common.p_func.vf_id = vfid;
4699                 sb_data_e2.common.p_func.vf_valid = vf_valid;
4700                 sb_data_e2.common.p_func.vnic_id = BP_VN(bp);
4701                 sb_data_e2.common.same_igu_sb_1b = true;
4702                 sb_data_e2.common.host_sb_addr.hi = U64_HI(mapping);
4703                 sb_data_e2.common.host_sb_addr.lo = U64_LO(mapping);
4704                 hc_sm_p = sb_data_e2.common.state_machine;
4705                 sb_data_p = (u32 *)&sb_data_e2;
4706                 data_size = sizeof(struct hc_status_block_data_e2)/sizeof(u32);
4707         } else {
4708                 memset(&sb_data_e1x, 0,
4709                        sizeof(struct hc_status_block_data_e1x));
4710                 sb_data_e1x.common.state = SB_ENABLED;
4711                 sb_data_e1x.common.p_func.pf_id = BP_FUNC(bp);
4712                 sb_data_e1x.common.p_func.vf_id = 0xff;
4713                 sb_data_e1x.common.p_func.vf_valid = false;
4714                 sb_data_e1x.common.p_func.vnic_id = BP_VN(bp);
4715                 sb_data_e1x.common.same_igu_sb_1b = true;
4716                 sb_data_e1x.common.host_sb_addr.hi = U64_HI(mapping);
4717                 sb_data_e1x.common.host_sb_addr.lo = U64_LO(mapping);
4718                 hc_sm_p = sb_data_e1x.common.state_machine;
4719                 sb_data_p = (u32 *)&sb_data_e1x;
4720                 data_size = sizeof(struct hc_status_block_data_e1x)/sizeof(u32);
4721         }
4722
4723         bnx2x_setup_ndsb_state_machine(&hc_sm_p[SM_RX_ID],
4724                                        igu_sb_id, igu_seg_id);
4725         bnx2x_setup_ndsb_state_machine(&hc_sm_p[SM_TX_ID],
4726                                        igu_sb_id, igu_seg_id);
4727
4728         DP(NETIF_MSG_HW, "Init FW SB %d\n", fw_sb_id);
4729
4730         /* write indecies to HW */
4731         bnx2x_wr_fp_sb_data(bp, fw_sb_id, sb_data_p, data_size);
4732 }
4733
4734 static void bnx2x_update_coalesce_sb(struct bnx2x *bp, u8 fw_sb_id,
4735                                      u16 tx_usec, u16 rx_usec)
4736 {
4737         bnx2x_update_coalesce_sb_index(bp, fw_sb_id, U_SB_ETH_RX_CQ_INDEX,
4738                                     false, rx_usec);
4739         bnx2x_update_coalesce_sb_index(bp, fw_sb_id, C_SB_ETH_TX_CQ_INDEX,
4740                                     false, tx_usec);
4741 }
4742
4743 static void bnx2x_init_def_sb(struct bnx2x *bp)
4744 {
4745         struct host_sp_status_block *def_sb = bp->def_status_blk;
4746         dma_addr_t mapping = bp->def_status_blk_mapping;
4747         int igu_sp_sb_index;
4748         int igu_seg_id;
4749         int port = BP_PORT(bp);
4750         int func = BP_FUNC(bp);
4751         int reg_offset;
4752         u64 section;
4753         int index;
4754         struct hc_sp_status_block_data sp_sb_data;
4755         memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
4756
4757         if (CHIP_INT_MODE_IS_BC(bp)) {
4758                 igu_sp_sb_index = DEF_SB_IGU_ID;
4759                 igu_seg_id = HC_SEG_ACCESS_DEF;
4760         } else {
4761                 igu_sp_sb_index = bp->igu_dsb_id;
4762                 igu_seg_id = IGU_SEG_ACCESS_DEF;
4763         }
4764
4765         /* ATTN */
4766         section = ((u64)mapping) + offsetof(struct host_sp_status_block,
4767                                             atten_status_block);
4768         def_sb->atten_status_block.status_block_id = igu_sp_sb_index;
4769
4770         bp->attn_state = 0;
4771
4772         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
4773                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
4774         for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
4775                 int sindex;
4776                 /* take care of sig[0]..sig[4] */
4777                 for (sindex = 0; sindex < 4; sindex++)
4778                         bp->attn_group[index].sig[sindex] =
4779                            REG_RD(bp, reg_offset + sindex*0x4 + 0x10*index);
4780
4781                 if (!CHIP_IS_E1x(bp))
4782                         /*
4783                          * enable5 is separate from the rest of the registers,
4784                          * and therefore the address skip is 4
4785                          * and not 16 between the different groups
4786                          */
4787                         bp->attn_group[index].sig[4] = REG_RD(bp,
4788                                         reg_offset + 0x10 + 0x4*index);
4789                 else
4790                         bp->attn_group[index].sig[4] = 0;
4791         }
4792
4793         if (bp->common.int_block == INT_BLOCK_HC) {
4794                 reg_offset = (port ? HC_REG_ATTN_MSG1_ADDR_L :
4795                                      HC_REG_ATTN_MSG0_ADDR_L);
4796
4797                 REG_WR(bp, reg_offset, U64_LO(section));
4798                 REG_WR(bp, reg_offset + 4, U64_HI(section));
4799         } else if (!CHIP_IS_E1x(bp)) {
4800                 REG_WR(bp, IGU_REG_ATTN_MSG_ADDR_L, U64_LO(section));
4801                 REG_WR(bp, IGU_REG_ATTN_MSG_ADDR_H, U64_HI(section));
4802         }
4803
4804         section = ((u64)mapping) + offsetof(struct host_sp_status_block,
4805                                             sp_sb);
4806
4807         bnx2x_zero_sp_sb(bp);
4808
4809         sp_sb_data.state                = SB_ENABLED;
4810         sp_sb_data.host_sb_addr.lo      = U64_LO(section);
4811         sp_sb_data.host_sb_addr.hi      = U64_HI(section);
4812         sp_sb_data.igu_sb_id            = igu_sp_sb_index;
4813         sp_sb_data.igu_seg_id           = igu_seg_id;
4814         sp_sb_data.p_func.pf_id         = func;
4815         sp_sb_data.p_func.vnic_id       = BP_VN(bp);
4816         sp_sb_data.p_func.vf_id         = 0xff;
4817
4818         bnx2x_wr_sp_sb_data(bp, &sp_sb_data);
4819
4820         bnx2x_ack_sb(bp, bp->igu_dsb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
4821 }
4822
4823 void bnx2x_update_coalesce(struct bnx2x *bp)
4824 {
4825         int i;
4826
4827         for_each_eth_queue(bp, i)
4828                 bnx2x_update_coalesce_sb(bp, bp->fp[i].fw_sb_id,
4829                                          bp->tx_ticks, bp->rx_ticks);
4830 }
4831
4832 static void bnx2x_init_sp_ring(struct bnx2x *bp)
4833 {
4834         spin_lock_init(&bp->spq_lock);
4835         atomic_set(&bp->cq_spq_left, MAX_SPQ_PENDING);
4836
4837         bp->spq_prod_idx = 0;
4838         bp->dsb_sp_prod = BNX2X_SP_DSB_INDEX;
4839         bp->spq_prod_bd = bp->spq;
4840         bp->spq_last_bd = bp->spq_prod_bd + MAX_SP_DESC_CNT;
4841 }
4842
4843 static void bnx2x_init_eq_ring(struct bnx2x *bp)
4844 {
4845         int i;
4846         for (i = 1; i <= NUM_EQ_PAGES; i++) {
4847                 union event_ring_elem *elem =
4848                         &bp->eq_ring[EQ_DESC_CNT_PAGE * i - 1];
4849
4850                 elem->next_page.addr.hi =
4851                         cpu_to_le32(U64_HI(bp->eq_mapping +
4852                                    BCM_PAGE_SIZE * (i % NUM_EQ_PAGES)));
4853                 elem->next_page.addr.lo =
4854                         cpu_to_le32(U64_LO(bp->eq_mapping +
4855                                    BCM_PAGE_SIZE*(i % NUM_EQ_PAGES)));
4856         }
4857         bp->eq_cons = 0;
4858         bp->eq_prod = NUM_EQ_DESC;
4859         bp->eq_cons_sb = BNX2X_EQ_INDEX;
4860         /* we want a warning message before it gets rought... */
4861         atomic_set(&bp->eq_spq_left,
4862                 min_t(int, MAX_SP_DESC_CNT - MAX_SPQ_PENDING, NUM_EQ_DESC) - 1);
4863 }
4864
4865
4866 /* called with netif_addr_lock_bh() */
4867 void bnx2x_set_q_rx_mode(struct bnx2x *bp, u8 cl_id,
4868                          unsigned long rx_mode_flags,
4869                          unsigned long rx_accept_flags,
4870                          unsigned long tx_accept_flags,
4871                          unsigned long ramrod_flags)
4872 {
4873         struct bnx2x_rx_mode_ramrod_params ramrod_param;
4874         int rc;
4875
4876         memset(&ramrod_param, 0, sizeof(ramrod_param));
4877
4878         /* Prepare ramrod parameters */
4879         ramrod_param.cid = 0;
4880         ramrod_param.cl_id = cl_id;
4881         ramrod_param.rx_mode_obj = &bp->rx_mode_obj;
4882         ramrod_param.func_id = BP_FUNC(bp);
4883
4884         ramrod_param.pstate = &bp->sp_state;
4885         ramrod_param.state = BNX2X_FILTER_RX_MODE_PENDING;
4886
4887         ramrod_param.rdata = bnx2x_sp(bp, rx_mode_rdata);
4888         ramrod_param.rdata_mapping = bnx2x_sp_mapping(bp, rx_mode_rdata);
4889
4890         set_bit(BNX2X_FILTER_RX_MODE_PENDING, &bp->sp_state);
4891
4892         ramrod_param.ramrod_flags = ramrod_flags;
4893         ramrod_param.rx_mode_flags = rx_mode_flags;
4894
4895         ramrod_param.rx_accept_flags = rx_accept_flags;
4896         ramrod_param.tx_accept_flags = tx_accept_flags;
4897
4898         rc = bnx2x_config_rx_mode(bp, &ramrod_param);
4899         if (rc < 0) {
4900                 BNX2X_ERR("Set rx_mode %d failed\n", bp->rx_mode);
4901                 return;
4902         }
4903 }
4904
4905 /* called with netif_addr_lock_bh() */
4906 void bnx2x_set_storm_rx_mode(struct bnx2x *bp)
4907 {
4908         unsigned long rx_mode_flags = 0, ramrod_flags = 0;
4909         unsigned long rx_accept_flags = 0, tx_accept_flags = 0;
4910
4911 #ifdef BCM_CNIC
4912         if (!NO_FCOE(bp))
4913
4914                 /* Configure rx_mode of FCoE Queue */
4915                 __set_bit(BNX2X_RX_MODE_FCOE_ETH, &rx_mode_flags);
4916 #endif
4917
4918         switch (bp->rx_mode) {
4919         case BNX2X_RX_MODE_NONE:
4920                 /*
4921                  * 'drop all' supersedes any accept flags that may have been
4922                  * passed to the function.
4923                  */
4924                 break;
4925         case BNX2X_RX_MODE_NORMAL:
4926                 __set_bit(BNX2X_ACCEPT_UNICAST, &rx_accept_flags);
4927                 __set_bit(BNX2X_ACCEPT_MULTICAST, &rx_accept_flags);
4928                 __set_bit(BNX2X_ACCEPT_BROADCAST, &rx_accept_flags);
4929
4930                 /* internal switching mode */
4931                 __set_bit(BNX2X_ACCEPT_UNICAST, &tx_accept_flags);
4932                 __set_bit(BNX2X_ACCEPT_MULTICAST, &tx_accept_flags);
4933                 __set_bit(BNX2X_ACCEPT_BROADCAST, &tx_accept_flags);
4934
4935                 break;
4936         case BNX2X_RX_MODE_ALLMULTI:
4937                 __set_bit(BNX2X_ACCEPT_UNICAST, &rx_accept_flags);
4938                 __set_bit(BNX2X_ACCEPT_ALL_MULTICAST, &rx_accept_flags);
4939                 __set_bit(BNX2X_ACCEPT_BROADCAST, &rx_accept_flags);
4940
4941                 /* internal switching mode */
4942                 __set_bit(BNX2X_ACCEPT_UNICAST, &tx_accept_flags);
4943                 __set_bit(BNX2X_ACCEPT_ALL_MULTICAST, &tx_accept_flags);
4944                 __set_bit(BNX2X_ACCEPT_BROADCAST, &tx_accept_flags);
4945
4946                 break;
4947         case BNX2X_RX_MODE_PROMISC:
4948                 /* According to deffinition of SI mode, iface in promisc mode
4949                  * should receive matched and unmatched (in resolution of port)
4950                  * unicast packets.
4951                  */
4952                 __set_bit(BNX2X_ACCEPT_UNMATCHED, &rx_accept_flags);
4953                 __set_bit(BNX2X_ACCEPT_UNICAST, &rx_accept_flags);
4954                 __set_bit(BNX2X_ACCEPT_ALL_MULTICAST, &rx_accept_flags);
4955                 __set_bit(BNX2X_ACCEPT_BROADCAST, &rx_accept_flags);
4956
4957                 /* internal switching mode */
4958                 __set_bit(BNX2X_ACCEPT_ALL_MULTICAST, &tx_accept_flags);
4959                 __set_bit(BNX2X_ACCEPT_BROADCAST, &tx_accept_flags);
4960
4961                 if (IS_MF_SI(bp))
4962                         __set_bit(BNX2X_ACCEPT_ALL_UNICAST, &tx_accept_flags);
4963                 else
4964                         __set_bit(BNX2X_ACCEPT_UNICAST, &tx_accept_flags);
4965
4966                 break;
4967         default:
4968                 BNX2X_ERR("Unknown rx_mode: %d\n", bp->rx_mode);
4969                 return;
4970         }
4971
4972         if (bp->rx_mode != BNX2X_RX_MODE_NONE) {
4973                 __set_bit(BNX2X_ACCEPT_ANY_VLAN, &rx_accept_flags);
4974                 __set_bit(BNX2X_ACCEPT_ANY_VLAN, &tx_accept_flags);
4975         }
4976
4977         __set_bit(RAMROD_RX, &ramrod_flags);
4978         __set_bit(RAMROD_TX, &ramrod_flags);
4979
4980         bnx2x_set_q_rx_mode(bp, bp->fp->cl_id, rx_mode_flags, rx_accept_flags,
4981                             tx_accept_flags, ramrod_flags);
4982 }
4983
4984 static void bnx2x_init_internal_common(struct bnx2x *bp)
4985 {
4986         int i;
4987
4988         if (IS_MF_SI(bp))
4989                 /*
4990                  * In switch independent mode, the TSTORM needs to accept
4991                  * packets that failed classification, since approximate match
4992                  * mac addresses aren't written to NIG LLH
4993                  */
4994                 REG_WR8(bp, BAR_TSTRORM_INTMEM +
4995                             TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET, 2);
4996         else if (!CHIP_IS_E1(bp)) /* 57710 doesn't support MF */
4997                 REG_WR8(bp, BAR_TSTRORM_INTMEM +
4998                             TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET, 0);
4999
5000         /* Zero this manually as its initialization is
5001            currently missing in the initTool */
5002         for (i = 0; i < (USTORM_AGG_DATA_SIZE >> 2); i++)
5003                 REG_WR(bp, BAR_USTRORM_INTMEM +
5004                        USTORM_AGG_DATA_OFFSET + i * 4, 0);
5005         if (!CHIP_IS_E1x(bp)) {
5006                 REG_WR8(bp, BAR_CSTRORM_INTMEM + CSTORM_IGU_MODE_OFFSET,
5007                         CHIP_INT_MODE_IS_BC(bp) ?
5008                         HC_IGU_BC_MODE : HC_IGU_NBC_MODE);
5009         }
5010 }
5011
5012 static void bnx2x_init_internal(struct bnx2x *bp, u32 load_code)
5013 {
5014         switch (load_code) {
5015         case FW_MSG_CODE_DRV_LOAD_COMMON:
5016         case FW_MSG_CODE_DRV_LOAD_COMMON_CHIP:
5017                 bnx2x_init_internal_common(bp);
5018                 /* no break */
5019
5020         case FW_MSG_CODE_DRV_LOAD_PORT:
5021                 /* nothing to do */
5022                 /* no break */
5023
5024         case FW_MSG_CODE_DRV_LOAD_FUNCTION:
5025                 /* internal memory per function is
5026                    initialized inside bnx2x_pf_init */
5027                 break;
5028
5029         default:
5030                 BNX2X_ERR("Unknown load_code (0x%x) from MCP\n", load_code);
5031                 break;
5032         }
5033 }
5034
5035 static inline u8 bnx2x_fp_igu_sb_id(struct bnx2x_fastpath *fp)
5036 {
5037         return fp->bp->igu_base_sb + fp->index + CNIC_CONTEXT_USE;
5038 }
5039
5040 static inline u8 bnx2x_fp_fw_sb_id(struct bnx2x_fastpath *fp)
5041 {
5042         return fp->bp->base_fw_ndsb + fp->index + CNIC_CONTEXT_USE;
5043 }
5044
5045 static inline u8 bnx2x_fp_cl_id(struct bnx2x_fastpath *fp)
5046 {
5047         if (CHIP_IS_E1x(fp->bp))
5048                 return BP_L_ID(fp->bp) + fp->index;
5049         else    /* We want Client ID to be the same as IGU SB ID for 57712 */
5050                 return bnx2x_fp_igu_sb_id(fp);
5051 }
5052
5053 static void bnx2x_init_fp(struct bnx2x *bp, int fp_idx)
5054 {
5055         struct bnx2x_fastpath *fp = &bp->fp[fp_idx];
5056         unsigned long q_type = 0;
5057
5058         fp->cid = fp_idx;
5059         fp->cl_id = bnx2x_fp_cl_id(fp);
5060         fp->fw_sb_id = bnx2x_fp_fw_sb_id(fp);
5061         fp->igu_sb_id = bnx2x_fp_igu_sb_id(fp);
5062         /* qZone id equals to FW (per path) client id */
5063         fp->cl_qzone_id  = bnx2x_fp_qzone_id(fp);
5064
5065         /* init shortcut */
5066         fp->ustorm_rx_prods_offset = bnx2x_rx_ustorm_prods_offset(fp);
5067         /* Setup SB indicies */
5068         fp->rx_cons_sb = BNX2X_RX_SB_INDEX;
5069         fp->tx_cons_sb = BNX2X_TX_SB_INDEX;
5070
5071         /* Configure Queue State object */
5072         __set_bit(BNX2X_Q_TYPE_HAS_RX, &q_type);
5073         __set_bit(BNX2X_Q_TYPE_HAS_TX, &q_type);
5074         bnx2x_init_queue_obj(bp, &fp->q_obj, fp->cl_id, fp->cid, BP_FUNC(bp),
5075                 bnx2x_sp(bp, q_rdata), bnx2x_sp_mapping(bp, q_rdata),
5076                               q_type);
5077
5078         /**
5079          * Configure classification DBs: Always enable Tx switching
5080          */
5081         bnx2x_init_vlan_mac_fp_objs(fp, BNX2X_OBJ_TYPE_RX_TX);
5082
5083         DP(NETIF_MSG_IFUP, "queue[%d]:  bnx2x_init_sb(%p,%p)  "
5084                                    "cl_id %d  fw_sb %d  igu_sb %d\n",
5085                    fp_idx, bp, fp->status_blk.e2_sb, fp->cl_id, fp->fw_sb_id,
5086                    fp->igu_sb_id);
5087         bnx2x_init_sb(bp, fp->status_blk_mapping, BNX2X_VF_ID_INVALID, false,
5088                       fp->fw_sb_id, fp->igu_sb_id);
5089
5090         bnx2x_update_fpsb_idx(fp);
5091 }
5092
5093 void bnx2x_nic_init(struct bnx2x *bp, u32 load_code)
5094 {
5095         int i;
5096
5097         for_each_eth_queue(bp, i)
5098                 bnx2x_init_fp(bp, i);
5099 #ifdef BCM_CNIC
5100         if (!NO_FCOE(bp))
5101                 bnx2x_init_fcoe_fp(bp);
5102
5103         bnx2x_init_sb(bp, bp->cnic_sb_mapping,
5104                       BNX2X_VF_ID_INVALID, false,
5105                       bnx2x_cnic_fw_sb_id(bp), bnx2x_cnic_igu_sb_id(bp));
5106
5107 #endif
5108
5109         /* Initialize MOD_ABS interrupts */
5110         bnx2x_init_mod_abs_int(bp, &bp->link_vars, bp->common.chip_id,
5111                                bp->common.shmem_base, bp->common.shmem2_base,
5112                                BP_PORT(bp));
5113         /* ensure status block indices were read */
5114         rmb();
5115
5116         bnx2x_init_def_sb(bp);
5117         bnx2x_update_dsb_idx(bp);
5118         bnx2x_init_rx_rings(bp);
5119         bnx2x_init_tx_rings(bp);
5120         bnx2x_init_sp_ring(bp);
5121         bnx2x_init_eq_ring(bp);
5122         bnx2x_init_internal(bp, load_code);
5123         bnx2x_pf_init(bp);
5124         bnx2x_stats_init(bp);
5125
5126         /* flush all before enabling interrupts */
5127         mb();
5128         mmiowb();
5129
5130         bnx2x_int_enable(bp);
5131
5132         /* Check for SPIO5 */
5133         bnx2x_attn_int_deasserted0(bp,
5134                 REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + BP_PORT(bp)*4) &
5135                                    AEU_INPUTS_ATTN_BITS_SPIO5);
5136 }
5137
5138 /* end of nic init */
5139
5140 /*
5141  * gzip service functions
5142  */
5143
5144 static int bnx2x_gunzip_init(struct bnx2x *bp)
5145 {
5146         bp->gunzip_buf = dma_alloc_coherent(&bp->pdev->dev, FW_BUF_SIZE,
5147                                             &bp->gunzip_mapping, GFP_KERNEL);
5148         if (bp->gunzip_buf  == NULL)
5149                 goto gunzip_nomem1;
5150
5151         bp->strm = kmalloc(sizeof(*bp->strm), GFP_KERNEL);
5152         if (bp->strm  == NULL)
5153                 goto gunzip_nomem2;
5154
5155         bp->strm->workspace = kmalloc(zlib_inflate_workspacesize(),
5156                                       GFP_KERNEL);
5157         if (bp->strm->workspace == NULL)
5158                 goto gunzip_nomem3;
5159
5160         return 0;
5161
5162 gunzip_nomem3:
5163         kfree(bp->strm);
5164         bp->strm = NULL;
5165
5166 gunzip_nomem2:
5167         dma_free_coherent(&bp->pdev->dev, FW_BUF_SIZE, bp->gunzip_buf,
5168                           bp->gunzip_mapping);
5169         bp->gunzip_buf = NULL;
5170
5171 gunzip_nomem1:
5172         netdev_err(bp->dev, "Cannot allocate firmware buffer for"
5173                " un-compression\n");
5174         return -ENOMEM;
5175 }
5176
5177 static void bnx2x_gunzip_end(struct bnx2x *bp)
5178 {
5179         if (bp->strm) {
5180                 kfree(bp->strm->workspace);
5181                 kfree(bp->strm);
5182                 bp->strm = NULL;
5183         }
5184
5185         if (bp->gunzip_buf) {
5186                 dma_free_coherent(&bp->pdev->dev, FW_BUF_SIZE, bp->gunzip_buf,
5187                                   bp->gunzip_mapping);
5188                 bp->gunzip_buf = NULL;
5189         }
5190 }
5191
5192 static int bnx2x_gunzip(struct bnx2x *bp, const u8 *zbuf, int len)
5193 {
5194         int n, rc;
5195
5196         /* check gzip header */
5197         if ((zbuf[0] != 0x1f) || (zbuf[1] != 0x8b) || (zbuf[2] != Z_DEFLATED)) {
5198                 BNX2X_ERR("Bad gzip header\n");
5199                 return -EINVAL;
5200         }
5201
5202         n = 10;
5203
5204 #define FNAME                           0x8
5205
5206         if (zbuf[3] & FNAME)
5207                 while ((zbuf[n++] != 0) && (n < len));
5208
5209         bp->strm->next_in = (typeof(bp->strm->next_in))zbuf + n;
5210         bp->strm->avail_in = len - n;
5211         bp->strm->next_out = bp->gunzip_buf;
5212         bp->strm->avail_out = FW_BUF_SIZE;
5213
5214         rc = zlib_inflateInit2(bp->strm, -MAX_WBITS);
5215         if (rc != Z_OK)
5216                 return rc;
5217
5218         rc = zlib_inflate(bp->strm, Z_FINISH);
5219         if ((rc != Z_OK) && (rc != Z_STREAM_END))
5220                 netdev_err(bp->dev, "Firmware decompression error: %s\n",
5221                            bp->strm->msg);
5222
5223         bp->gunzip_outlen = (FW_BUF_SIZE - bp->strm->avail_out);
5224         if (bp->gunzip_outlen & 0x3)
5225                 netdev_err(bp->dev, "Firmware decompression error:"
5226                                     " gunzip_outlen (%d) not aligned\n",
5227                                 bp->gunzip_outlen);
5228         bp->gunzip_outlen >>= 2;
5229
5230         zlib_inflateEnd(bp->strm);
5231
5232         if (rc == Z_STREAM_END)
5233                 return 0;
5234
5235         return rc;
5236 }
5237
5238 /* nic load/unload */
5239
5240 /*
5241  * General service functions
5242  */
5243
5244 /* send a NIG loopback debug packet */
5245 static void bnx2x_lb_pckt(struct bnx2x *bp)
5246 {
5247         u32 wb_write[3];
5248
5249         /* Ethernet source and destination addresses */
5250         wb_write[0] = 0x55555555;
5251         wb_write[1] = 0x55555555;
5252         wb_write[2] = 0x20;             /* SOP */
5253         REG_WR_DMAE(bp, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
5254
5255         /* NON-IP protocol */
5256         wb_write[0] = 0x09000000;
5257         wb_write[1] = 0x55555555;
5258         wb_write[2] = 0x10;             /* EOP, eop_bvalid = 0 */
5259         REG_WR_DMAE(bp, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
5260 }
5261
5262 /* some of the internal memories
5263  * are not directly readable from the driver
5264  * to test them we send debug packets
5265  */
5266 static int bnx2x_int_mem_test(struct bnx2x *bp)
5267 {
5268         int factor;
5269         int count, i;
5270         u32 val = 0;
5271
5272         if (CHIP_REV_IS_FPGA(bp))
5273                 factor = 120;
5274         else if (CHIP_REV_IS_EMUL(bp))
5275                 factor = 200;
5276         else
5277                 factor = 1;
5278
5279         /* Disable inputs of parser neighbor blocks */
5280         REG_WR(bp, TSDM_REG_ENABLE_IN1, 0x0);
5281         REG_WR(bp, TCM_REG_PRS_IFEN, 0x0);
5282         REG_WR(bp, CFC_REG_DEBUG0, 0x1);
5283         REG_WR(bp, NIG_REG_PRS_REQ_IN_EN, 0x0);
5284
5285         /*  Write 0 to parser credits for CFC search request */
5286         REG_WR(bp, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
5287
5288         /* send Ethernet packet */
5289         bnx2x_lb_pckt(bp);
5290
5291         /* TODO do i reset NIG statistic? */
5292         /* Wait until NIG register shows 1 packet of size 0x10 */
5293         count = 1000 * factor;
5294         while (count) {
5295
5296                 bnx2x_read_dmae(bp, NIG_REG_STAT2_BRB_OCTET, 2);
5297                 val = *bnx2x_sp(bp, wb_data[0]);
5298                 if (val == 0x10)
5299                         break;
5300
5301                 msleep(10);
5302                 count--;
5303         }
5304         if (val != 0x10) {
5305                 BNX2X_ERR("NIG timeout  val = 0x%x\n", val);
5306                 return -1;
5307         }
5308
5309         /* Wait until PRS register shows 1 packet */
5310         count = 1000 * factor;
5311         while (count) {
5312                 val = REG_RD(bp, PRS_REG_NUM_OF_PACKETS);
5313                 if (val == 1)
5314                         break;
5315
5316                 msleep(10);
5317                 count--;
5318         }
5319         if (val != 0x1) {
5320                 BNX2X_ERR("PRS timeout val = 0x%x\n", val);
5321                 return -2;
5322         }
5323
5324         /* Reset and init BRB, PRS */
5325         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
5326         msleep(50);
5327         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
5328         msleep(50);
5329         bnx2x_init_block(bp, BLOCK_BRB1, PHASE_COMMON);
5330         bnx2x_init_block(bp, BLOCK_PRS, PHASE_COMMON);
5331
5332         DP(NETIF_MSG_HW, "part2\n");
5333
5334         /* Disable inputs of parser neighbor blocks */
5335         REG_WR(bp, TSDM_REG_ENABLE_IN1, 0x0);
5336         REG_WR(bp, TCM_REG_PRS_IFEN, 0x0);
5337         REG_WR(bp, CFC_REG_DEBUG0, 0x1);
5338         REG_WR(bp, NIG_REG_PRS_REQ_IN_EN, 0x0);
5339
5340         /* Write 0 to parser credits for CFC search request */
5341         REG_WR(bp, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
5342
5343         /* send 10 Ethernet packets */
5344         for (i = 0; i < 10; i++)
5345                 bnx2x_lb_pckt(bp);
5346
5347         /* Wait until NIG register shows 10 + 1
5348            packets of size 11*0x10 = 0xb0 */
5349         count = 1000 * factor;
5350         while (count) {
5351
5352                 bnx2x_read_dmae(bp, NIG_REG_STAT2_BRB_OCTET, 2);
5353                 val = *bnx2x_sp(bp, wb_data[0]);
5354                 if (val == 0xb0)
5355                         break;
5356
5357                 msleep(10);
5358                 count--;
5359         }
5360         if (val != 0xb0) {
5361                 BNX2X_ERR("NIG timeout  val = 0x%x\n", val);
5362                 return -3;
5363         }
5364
5365         /* Wait until PRS register shows 2 packets */
5366         val = REG_RD(bp, PRS_REG_NUM_OF_PACKETS);
5367         if (val != 2)
5368                 BNX2X_ERR("PRS timeout  val = 0x%x\n", val);
5369
5370         /* Write 1 to parser credits for CFC search request */
5371         REG_WR(bp, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x1);
5372
5373         /* Wait until PRS register shows 3 packets */
5374         msleep(10 * factor);
5375         /* Wait until NIG register shows 1 packet of size 0x10 */
5376         val = REG_RD(bp, PRS_REG_NUM_OF_PACKETS);
5377         if (val != 3)
5378                 BNX2X_ERR("PRS timeout  val = 0x%x\n", val);
5379
5380         /* clear NIG EOP FIFO */
5381         for (i = 0; i < 11; i++)
5382                 REG_RD(bp, NIG_REG_INGRESS_EOP_LB_FIFO);
5383         val = REG_RD(bp, NIG_REG_INGRESS_EOP_LB_EMPTY);
5384         if (val != 1) {
5385                 BNX2X_ERR("clear of NIG failed\n");
5386                 return -4;
5387         }
5388
5389         /* Reset and init BRB, PRS, NIG */
5390         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
5391         msleep(50);
5392         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
5393         msleep(50);
5394         bnx2x_init_block(bp, BLOCK_BRB1, PHASE_COMMON);
5395         bnx2x_init_block(bp, BLOCK_PRS, PHASE_COMMON);
5396 #ifndef BCM_CNIC
5397         /* set NIC mode */
5398         REG_WR(bp, PRS_REG_NIC_MODE, 1);
5399 #endif
5400
5401         /* Enable inputs of parser neighbor blocks */
5402         REG_WR(bp, TSDM_REG_ENABLE_IN1, 0x7fffffff);
5403         REG_WR(bp, TCM_REG_PRS_IFEN, 0x1);
5404         REG_WR(bp, CFC_REG_DEBUG0, 0x0);
5405         REG_WR(bp, NIG_REG_PRS_REQ_IN_EN, 0x1);
5406
5407         DP(NETIF_MSG_HW, "done\n");
5408
5409         return 0; /* OK */
5410 }
5411
5412 static void bnx2x_enable_blocks_attention(struct bnx2x *bp)
5413 {
5414         REG_WR(bp, PXP_REG_PXP_INT_MASK_0, 0);
5415         if (!CHIP_IS_E1x(bp))
5416                 REG_WR(bp, PXP_REG_PXP_INT_MASK_1, 0x40);
5417         else
5418                 REG_WR(bp, PXP_REG_PXP_INT_MASK_1, 0);
5419         REG_WR(bp, DORQ_REG_DORQ_INT_MASK, 0);
5420         REG_WR(bp, CFC_REG_CFC_INT_MASK, 0);
5421         /*
5422          * mask read length error interrupts in brb for parser
5423          * (parsing unit and 'checksum and crc' unit)
5424          * these errors are legal (PU reads fixed length and CAC can cause
5425          * read length error on truncated packets)
5426          */
5427         REG_WR(bp, BRB1_REG_BRB1_INT_MASK, 0xFC00);
5428         REG_WR(bp, QM_REG_QM_INT_MASK, 0);
5429         REG_WR(bp, TM_REG_TM_INT_MASK, 0);
5430         REG_WR(bp, XSDM_REG_XSDM_INT_MASK_0, 0);
5431         REG_WR(bp, XSDM_REG_XSDM_INT_MASK_1, 0);
5432         REG_WR(bp, XCM_REG_XCM_INT_MASK, 0);
5433 /*      REG_WR(bp, XSEM_REG_XSEM_INT_MASK_0, 0); */
5434 /*      REG_WR(bp, XSEM_REG_XSEM_INT_MASK_1, 0); */
5435         REG_WR(bp, USDM_REG_USDM_INT_MASK_0, 0);
5436         REG_WR(bp, USDM_REG_USDM_INT_MASK_1, 0);
5437         REG_WR(bp, UCM_REG_UCM_INT_MASK, 0);
5438 /*      REG_WR(bp, USEM_REG_USEM_INT_MASK_0, 0); */
5439 /*      REG_WR(bp, USEM_REG_USEM_INT_MASK_1, 0); */
5440         REG_WR(bp, GRCBASE_UPB + PB_REG_PB_INT_MASK, 0);
5441         REG_WR(bp, CSDM_REG_CSDM_INT_MASK_0, 0);
5442         REG_WR(bp, CSDM_REG_CSDM_INT_MASK_1, 0);
5443         REG_WR(bp, CCM_REG_CCM_INT_MASK, 0);
5444 /*      REG_WR(bp, CSEM_REG_CSEM_INT_MASK_0, 0); */
5445 /*      REG_WR(bp, CSEM_REG_CSEM_INT_MASK_1, 0); */
5446
5447         if (CHIP_REV_IS_FPGA(bp))
5448                 REG_WR(bp, PXP2_REG_PXP2_INT_MASK_0, 0x580000);
5449         else if (!CHIP_IS_E1x(bp))
5450                 REG_WR(bp, PXP2_REG_PXP2_INT_MASK_0,
5451                            (PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_OF
5452                                 | PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_AFT
5453                                 | PXP2_PXP2_INT_MASK_0_REG_PGL_PCIE_ATTN
5454                                 | PXP2_PXP2_INT_MASK_0_REG_PGL_READ_BLOCKED
5455                                 | PXP2_PXP2_INT_MASK_0_REG_PGL_WRITE_BLOCKED));
5456         else
5457                 REG_WR(bp, PXP2_REG_PXP2_INT_MASK_0, 0x480000);
5458         REG_WR(bp, TSDM_REG_TSDM_INT_MASK_0, 0);
5459         REG_WR(bp, TSDM_REG_TSDM_INT_MASK_1, 0);
5460         REG_WR(bp, TCM_REG_TCM_INT_MASK, 0);
5461 /*      REG_WR(bp, TSEM_REG_TSEM_INT_MASK_0, 0); */
5462
5463         if (!CHIP_IS_E1x(bp))
5464                 /* enable VFC attentions: bits 11 and 12, bits 31:13 reserved */
5465                 REG_WR(bp, TSEM_REG_TSEM_INT_MASK_1, 0x07ff);
5466
5467         REG_WR(bp, CDU_REG_CDU_INT_MASK, 0);
5468         REG_WR(bp, DMAE_REG_DMAE_INT_MASK, 0);
5469 /*      REG_WR(bp, MISC_REG_MISC_INT_MASK, 0); */
5470         REG_WR(bp, PBF_REG_PBF_INT_MASK, 0x18);         /* bit 3,4 masked */
5471 }
5472
5473 static void bnx2x_reset_common(struct bnx2x *bp)
5474 {
5475         u32 val = 0x1400;
5476
5477         /* reset_common */
5478         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
5479                0xd3ffff7f);
5480
5481         if (CHIP_IS_E3(bp)) {
5482                 val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
5483                 val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
5484         }
5485
5486         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR, val);
5487 }
5488
5489 static void bnx2x_setup_dmae(struct bnx2x *bp)
5490 {
5491         bp->dmae_ready = 0;
5492         spin_lock_init(&bp->dmae_lock);
5493 }
5494
5495 static void bnx2x_init_pxp(struct bnx2x *bp)
5496 {
5497         u16 devctl;
5498         int r_order, w_order;
5499
5500         pci_read_config_word(bp->pdev,
5501                              bp->pdev->pcie_cap + PCI_EXP_DEVCTL, &devctl);
5502         DP(NETIF_MSG_HW, "read 0x%x from devctl\n", devctl);
5503         w_order = ((devctl & PCI_EXP_DEVCTL_PAYLOAD) >> 5);
5504         if (bp->mrrs == -1)
5505                 r_order = ((devctl & PCI_EXP_DEVCTL_READRQ) >> 12);
5506         else {
5507                 DP(NETIF_MSG_HW, "force read order to %d\n", bp->mrrs);
5508                 r_order = bp->mrrs;
5509         }
5510
5511         bnx2x_init_pxp_arb(bp, r_order, w_order);
5512 }
5513
5514 static void bnx2x_setup_fan_failure_detection(struct bnx2x *bp)
5515 {
5516         int is_required;
5517         u32 val;
5518         int port;
5519
5520         if (BP_NOMCP(bp))
5521                 return;
5522
5523         is_required = 0;
5524         val = SHMEM_RD(bp, dev_info.shared_hw_config.config2) &
5525               SHARED_HW_CFG_FAN_FAILURE_MASK;
5526
5527         if (val == SHARED_HW_CFG_FAN_FAILURE_ENABLED)
5528                 is_required = 1;
5529
5530         /*
5531          * The fan failure mechanism is usually related to the PHY type since
5532          * the power consumption of the board is affected by the PHY. Currently,
5533          * fan is required for most designs with SFX7101, BCM8727 and BCM8481.
5534          */
5535         else if (val == SHARED_HW_CFG_FAN_FAILURE_PHY_TYPE)
5536                 for (port = PORT_0; port < PORT_MAX; port++) {
5537                         is_required |=
5538                                 bnx2x_fan_failure_det_req(
5539                                         bp,
5540                                         bp->common.shmem_base,
5541                                         bp->common.shmem2_base,
5542                                         port);
5543                 }
5544
5545         DP(NETIF_MSG_HW, "fan detection setting: %d\n", is_required);
5546
5547         if (is_required == 0)
5548                 return;
5549
5550         /* Fan failure is indicated by SPIO 5 */
5551         bnx2x_set_spio(bp, MISC_REGISTERS_SPIO_5,
5552                        MISC_REGISTERS_SPIO_INPUT_HI_Z);
5553
5554         /* set to active low mode */
5555         val = REG_RD(bp, MISC_REG_SPIO_INT);
5556         val |= ((1 << MISC_REGISTERS_SPIO_5) <<
5557                                         MISC_REGISTERS_SPIO_INT_OLD_SET_POS);
5558         REG_WR(bp, MISC_REG_SPIO_INT, val);
5559
5560         /* enable interrupt to signal the IGU */
5561         val = REG_RD(bp, MISC_REG_SPIO_EVENT_EN);
5562         val |= (1 << MISC_REGISTERS_SPIO_5);
5563         REG_WR(bp, MISC_REG_SPIO_EVENT_EN, val);
5564 }
5565
5566 static void bnx2x_pretend_func(struct bnx2x *bp, u8 pretend_func_num)
5567 {
5568         u32 offset = 0;
5569
5570         if (CHIP_IS_E1(bp))
5571                 return;
5572         if (CHIP_IS_E1H(bp) && (pretend_func_num >= E1H_FUNC_MAX))
5573                 return;
5574
5575         switch (BP_ABS_FUNC(bp)) {
5576         case 0:
5577                 offset = PXP2_REG_PGL_PRETEND_FUNC_F0;
5578                 break;
5579         case 1:
5580                 offset = PXP2_REG_PGL_PRETEND_FUNC_F1;
5581                 break;
5582         case 2:
5583                 offset = PXP2_REG_PGL_PRETEND_FUNC_F2;
5584                 break;
5585         case 3:
5586                 offset = PXP2_REG_PGL_PRETEND_FUNC_F3;
5587                 break;
5588         case 4:
5589                 offset = PXP2_REG_PGL_PRETEND_FUNC_F4;
5590                 break;
5591         case 5:
5592                 offset = PXP2_REG_PGL_PRETEND_FUNC_F5;
5593                 break;
5594         case 6:
5595                 offset = PXP2_REG_PGL_PRETEND_FUNC_F6;
5596                 break;
5597         case 7:
5598                 offset = PXP2_REG_PGL_PRETEND_FUNC_F7;
5599                 break;
5600         default:
5601                 return;
5602         }
5603
5604         REG_WR(bp, offset, pretend_func_num);
5605         REG_RD(bp, offset);
5606         DP(NETIF_MSG_HW, "Pretending to func %d\n", pretend_func_num);
5607 }
5608
5609 void bnx2x_pf_disable(struct bnx2x *bp)
5610 {
5611         u32 val = REG_RD(bp, IGU_REG_PF_CONFIGURATION);
5612         val &= ~IGU_PF_CONF_FUNC_EN;
5613
5614         REG_WR(bp, IGU_REG_PF_CONFIGURATION, val);
5615         REG_WR(bp, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
5616         REG_WR(bp, CFC_REG_WEAK_ENABLE_PF, 0);
5617 }
5618
5619 static inline void bnx2x__common_init_phy(struct bnx2x *bp)
5620 {
5621         u32 shmem_base[2], shmem2_base[2];
5622         shmem_base[0] =  bp->common.shmem_base;
5623         shmem2_base[0] = bp->common.shmem2_base;
5624         if (!CHIP_IS_E1x(bp)) {
5625                 shmem_base[1] =
5626                         SHMEM2_RD(bp, other_shmem_base_addr);
5627                 shmem2_base[1] =
5628                         SHMEM2_RD(bp, other_shmem2_base_addr);
5629         }
5630         bnx2x_acquire_phy_lock(bp);
5631         bnx2x_common_init_phy(bp, shmem_base, shmem2_base,
5632                               bp->common.chip_id);
5633         bnx2x_release_phy_lock(bp);
5634 }
5635
5636 /**
5637  * bnx2x_init_hw_common - initialize the HW at the COMMON phase.
5638  *
5639  * @bp:         driver handle
5640  */
5641 static int bnx2x_init_hw_common(struct bnx2x *bp)
5642 {
5643         u32 val;
5644
5645         DP(BNX2X_MSG_MCP, "starting common init  func %d\n", BP_ABS_FUNC(bp));
5646
5647         bnx2x_reset_common(bp);
5648         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0xffffffff);
5649
5650         val = 0xfffc;
5651         if (CHIP_IS_E3(bp)) {
5652                 val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
5653                 val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
5654         }
5655         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET, val);
5656
5657         bnx2x_init_block(bp, BLOCK_MISC, PHASE_COMMON);
5658
5659         if (!CHIP_IS_E1x(bp)) {
5660                 u8 abs_func_id;
5661
5662                 /**
5663                  * 4-port mode or 2-port mode we need to turn of master-enable
5664                  * for everyone, after that, turn it back on for self.
5665                  * so, we disregard multi-function or not, and always disable
5666                  * for all functions on the given path, this means 0,2,4,6 for
5667                  * path 0 and 1,3,5,7 for path 1
5668                  */
5669                 for (abs_func_id = BP_PATH(bp);
5670                      abs_func_id < E2_FUNC_MAX*2; abs_func_id += 2) {
5671                         if (abs_func_id == BP_ABS_FUNC(bp)) {
5672                                 REG_WR(bp,
5673                                     PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER,
5674                                     1);
5675                                 continue;
5676                         }
5677
5678                         bnx2x_pretend_func(bp, abs_func_id);
5679                         /* clear pf enable */
5680                         bnx2x_pf_disable(bp);
5681                         bnx2x_pretend_func(bp, BP_ABS_FUNC(bp));
5682                 }
5683         }
5684
5685         bnx2x_init_block(bp, BLOCK_PXP, PHASE_COMMON);
5686         if (CHIP_IS_E1(bp)) {
5687                 /* enable HW interrupt from PXP on USDM overflow
5688                    bit 16 on INT_MASK_0 */
5689                 REG_WR(bp, PXP_REG_PXP_INT_MASK_0, 0);
5690         }
5691
5692         bnx2x_init_block(bp, BLOCK_PXP2, PHASE_COMMON);
5693         bnx2x_init_pxp(bp);
5694
5695 #ifdef __BIG_ENDIAN
5696         REG_WR(bp, PXP2_REG_RQ_QM_ENDIAN_M, 1);
5697         REG_WR(bp, PXP2_REG_RQ_TM_ENDIAN_M, 1);
5698         REG_WR(bp, PXP2_REG_RQ_SRC_ENDIAN_M, 1);
5699         REG_WR(bp, PXP2_REG_RQ_CDU_ENDIAN_M, 1);
5700         REG_WR(bp, PXP2_REG_RQ_DBG_ENDIAN_M, 1);
5701         /* make sure this value is 0 */
5702         REG_WR(bp, PXP2_REG_RQ_HC_ENDIAN_M, 0);
5703
5704 /*      REG_WR(bp, PXP2_REG_RD_PBF_SWAP_MODE, 1); */
5705         REG_WR(bp, PXP2_REG_RD_QM_SWAP_MODE, 1);
5706         REG_WR(bp, PXP2_REG_RD_TM_SWAP_MODE, 1);
5707         REG_WR(bp, PXP2_REG_RD_SRC_SWAP_MODE, 1);
5708         REG_WR(bp, PXP2_REG_RD_CDURD_SWAP_MODE, 1);
5709 #endif
5710
5711         bnx2x_ilt_init_page_size(bp, INITOP_SET);
5712
5713         if (CHIP_REV_IS_FPGA(bp) && CHIP_IS_E1H(bp))
5714                 REG_WR(bp, PXP2_REG_PGL_TAGS_LIMIT, 0x1);
5715
5716         /* let the HW do it's magic ... */
5717         msleep(100);
5718         /* finish PXP init */
5719         val = REG_RD(bp, PXP2_REG_RQ_CFG_DONE);
5720         if (val != 1) {
5721                 BNX2X_ERR("PXP2 CFG failed\n");
5722                 return -EBUSY;
5723         }
5724         val = REG_RD(bp, PXP2_REG_RD_INIT_DONE);
5725         if (val != 1) {
5726                 BNX2X_ERR("PXP2 RD_INIT failed\n");
5727                 return -EBUSY;
5728         }
5729
5730         /* Timers bug workaround E2 only. We need to set the entire ILT to
5731          * have entries with value "0" and valid bit on.
5732          * This needs to be done by the first PF that is loaded in a path
5733          * (i.e. common phase)
5734          */
5735         if (!CHIP_IS_E1x(bp)) {
5736 /* In E2 there is a bug in the timers block that can cause function 6 / 7
5737  * (i.e. vnic3) to start even if it is marked as "scan-off".
5738  * This occurs when a different function (func2,3) is being marked
5739  * as "scan-off". Real-life scenario for example: if a driver is being
5740  * load-unloaded while func6,7 are down. This will cause the timer to access
5741  * the ilt, translate to a logical address and send a request to read/write.
5742  * Since the ilt for the function that is down is not valid, this will cause
5743  * a translation error which is unrecoverable.
5744  * The Workaround is intended to make sure that when this happens nothing fatal
5745  * will occur. The workaround:
5746  *      1.  First PF driver which loads on a path will:
5747  *              a.  After taking the chip out of reset, by using pretend,
5748  *                  it will write "0" to the following registers of
5749  *                  the other vnics.
5750  *                  REG_WR(pdev, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
5751  *                  REG_WR(pdev, CFC_REG_WEAK_ENABLE_PF,0);
5752  *                  REG_WR(pdev, CFC_REG_STRONG_ENABLE_PF,0);
5753  *                  And for itself it will write '1' to
5754  *                  PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER to enable
5755  *                  dmae-operations (writing to pram for example.)
5756  *                  note: can be done for only function 6,7 but cleaner this
5757  *                        way.
5758  *              b.  Write zero+valid to the entire ILT.
5759  *              c.  Init the first_timers_ilt_entry, last_timers_ilt_entry of
5760  *                  VNIC3 (of that port). The range allocated will be the
5761  *                  entire ILT. This is needed to prevent  ILT range error.
5762  *      2.  Any PF driver load flow:
5763  *              a.  ILT update with the physical addresses of the allocated
5764  *                  logical pages.
5765  *              b.  Wait 20msec. - note that this timeout is needed to make
5766  *                  sure there are no requests in one of the PXP internal
5767  *                  queues with "old" ILT addresses.
5768  *              c.  PF enable in the PGLC.
5769  *              d.  Clear the was_error of the PF in the PGLC. (could have
5770  *                  occured while driver was down)
5771  *              e.  PF enable in the CFC (WEAK + STRONG)
5772  *              f.  Timers scan enable
5773  *      3.  PF driver unload flow:
5774  *              a.  Clear the Timers scan_en.
5775  *              b.  Polling for scan_on=0 for that PF.
5776  *              c.  Clear the PF enable bit in the PXP.
5777  *              d.  Clear the PF enable in the CFC (WEAK + STRONG)
5778  *              e.  Write zero+valid to all ILT entries (The valid bit must
5779  *                  stay set)
5780  *              f.  If this is VNIC 3 of a port then also init
5781  *                  first_timers_ilt_entry to zero and last_timers_ilt_entry
5782  *                  to the last enrty in the ILT.
5783  *
5784  *      Notes:
5785  *      Currently the PF error in the PGLC is non recoverable.
5786  *      In the future the there will be a recovery routine for this error.
5787  *      Currently attention is masked.
5788  *      Having an MCP lock on the load/unload process does not guarantee that
5789  *      there is no Timer disable during Func6/7 enable. This is because the
5790  *      Timers scan is currently being cleared by the MCP on FLR.
5791  *      Step 2.d can be done only for PF6/7 and the driver can also check if
5792  *      there is error before clearing it. But the flow above is simpler and
5793  *      more general.
5794  *      All ILT entries are written by zero+valid and not just PF6/7
5795  *      ILT entries since in the future the ILT entries allocation for
5796  *      PF-s might be dynamic.
5797  */
5798                 struct ilt_client_info ilt_cli;
5799                 struct bnx2x_ilt ilt;
5800                 memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
5801                 memset(&ilt, 0, sizeof(struct bnx2x_ilt));
5802
5803                 /* initialize dummy TM client */
5804                 ilt_cli.start = 0;
5805                 ilt_cli.end = ILT_NUM_PAGE_ENTRIES - 1;
5806                 ilt_cli.client_num = ILT_CLIENT_TM;
5807
5808                 /* Step 1: set zeroes to all ilt page entries with valid bit on
5809                  * Step 2: set the timers first/last ilt entry to point
5810                  * to the entire range to prevent ILT range error for 3rd/4th
5811                  * vnic (this code assumes existance of the vnic)
5812                  *
5813                  * both steps performed by call to bnx2x_ilt_client_init_op()
5814                  * with dummy TM client
5815                  *
5816                  * we must use pretend since PXP2_REG_RQ_##blk##_FIRST_ILT
5817                  * and his brother are split registers
5818                  */
5819                 bnx2x_pretend_func(bp, (BP_PATH(bp) + 6));
5820                 bnx2x_ilt_client_init_op_ilt(bp, &ilt, &ilt_cli, INITOP_CLEAR);
5821                 bnx2x_pretend_func(bp, BP_ABS_FUNC(bp));
5822
5823                 REG_WR(bp, PXP2_REG_RQ_DRAM_ALIGN, BNX2X_PXP_DRAM_ALIGN);
5824                 REG_WR(bp, PXP2_REG_RQ_DRAM_ALIGN_RD, BNX2X_PXP_DRAM_ALIGN);
5825                 REG_WR(bp, PXP2_REG_RQ_DRAM_ALIGN_SEL, 1);
5826         }
5827
5828
5829         REG_WR(bp, PXP2_REG_RQ_DISABLE_INPUTS, 0);
5830         REG_WR(bp, PXP2_REG_RD_DISABLE_INPUTS, 0);
5831
5832         if (!CHIP_IS_E1x(bp)) {
5833                 int factor = CHIP_REV_IS_EMUL(bp) ? 1000 :
5834                                 (CHIP_REV_IS_FPGA(bp) ? 400 : 0);
5835                 bnx2x_init_block(bp, BLOCK_PGLUE_B, PHASE_COMMON);
5836
5837                 bnx2x_init_block(bp, BLOCK_ATC, PHASE_COMMON);
5838
5839                 /* let the HW do it's magic ... */
5840                 do {
5841                         msleep(200);
5842                         val = REG_RD(bp, ATC_REG_ATC_INIT_DONE);
5843                 } while (factor-- && (val != 1));
5844
5845                 if (val != 1) {
5846                         BNX2X_ERR("ATC_INIT failed\n");
5847                         return -EBUSY;
5848                 }
5849         }
5850
5851         bnx2x_init_block(bp, BLOCK_DMAE, PHASE_COMMON);
5852
5853         /* clean the DMAE memory */
5854         bp->dmae_ready = 1;
5855         bnx2x_init_fill(bp, TSEM_REG_PRAM, 0, 8, 1);
5856
5857         bnx2x_init_block(bp, BLOCK_TCM, PHASE_COMMON);
5858
5859         bnx2x_init_block(bp, BLOCK_UCM, PHASE_COMMON);
5860
5861         bnx2x_init_block(bp, BLOCK_CCM, PHASE_COMMON);
5862
5863         bnx2x_init_block(bp, BLOCK_XCM, PHASE_COMMON);
5864
5865         bnx2x_read_dmae(bp, XSEM_REG_PASSIVE_BUFFER, 3);
5866         bnx2x_read_dmae(bp, CSEM_REG_PASSIVE_BUFFER, 3);
5867         bnx2x_read_dmae(bp, TSEM_REG_PASSIVE_BUFFER, 3);
5868         bnx2x_read_dmae(bp, USEM_REG_PASSIVE_BUFFER, 3);
5869
5870         bnx2x_init_block(bp, BLOCK_QM, PHASE_COMMON);
5871
5872
5873         /* QM queues pointers table */
5874         bnx2x_qm_init_ptr_table(bp, bp->qm_cid_count, INITOP_SET);
5875
5876         /* soft reset pulse */
5877         REG_WR(bp, QM_REG_SOFT_RESET, 1);
5878         REG_WR(bp, QM_REG_SOFT_RESET, 0);
5879
5880 #ifdef BCM_CNIC
5881         bnx2x_init_block(bp, BLOCK_TM, PHASE_COMMON);
5882 #endif
5883
5884         bnx2x_init_block(bp, BLOCK_DORQ, PHASE_COMMON);
5885         REG_WR(bp, DORQ_REG_DPM_CID_OFST, BNX2X_DB_SHIFT);
5886         if (!CHIP_REV_IS_SLOW(bp))
5887                 /* enable hw interrupt from doorbell Q */
5888                 REG_WR(bp, DORQ_REG_DORQ_INT_MASK, 0);
5889
5890         bnx2x_init_block(bp, BLOCK_BRB1, PHASE_COMMON);
5891
5892         bnx2x_init_block(bp, BLOCK_PRS, PHASE_COMMON);
5893         REG_WR(bp, PRS_REG_A_PRSU_20, 0xf);
5894
5895         if (!CHIP_IS_E1(bp))
5896                 REG_WR(bp, PRS_REG_E1HOV_MODE, bp->path_has_ovlan);
5897
5898         if (!CHIP_IS_E1x(bp) && !CHIP_IS_E3B0(bp))
5899                 /* Bit-map indicating which L2 hdrs may appear
5900                  * after the basic Ethernet header
5901                  */
5902                 REG_WR(bp, PRS_REG_HDRS_AFTER_BASIC,
5903                        bp->path_has_ovlan ? 7 : 6);
5904
5905         bnx2x_init_block(bp, BLOCK_TSDM, PHASE_COMMON);
5906         bnx2x_init_block(bp, BLOCK_CSDM, PHASE_COMMON);
5907         bnx2x_init_block(bp, BLOCK_USDM, PHASE_COMMON);
5908         bnx2x_init_block(bp, BLOCK_XSDM, PHASE_COMMON);
5909
5910         if (!CHIP_IS_E1x(bp)) {
5911                 /* reset VFC memories */
5912                 REG_WR(bp, TSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
5913                            VFC_MEMORIES_RST_REG_CAM_RST |
5914                            VFC_MEMORIES_RST_REG_RAM_RST);
5915                 REG_WR(bp, XSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
5916                            VFC_MEMORIES_RST_REG_CAM_RST |
5917                            VFC_MEMORIES_RST_REG_RAM_RST);
5918
5919                 msleep(20);
5920         }
5921
5922         bnx2x_init_block(bp, BLOCK_TSEM, PHASE_COMMON);