bnx2x: Don't prevent RSS configuration in INT#x and MSI interrupt modes.
[linux-2.6.git] / drivers / net / bnx2x / bnx2x_main.c
1 /* bnx2x_main.c: Broadcom Everest network driver.
2  *
3  * Copyright (c) 2007-2010 Broadcom Corporation
4  *
5  * This program is free software; you can redistribute it and/or modify
6  * it under the terms of the GNU General Public License as published by
7  * the Free Software Foundation.
8  *
9  * Maintained by: Eilon Greenstein <eilong@broadcom.com>
10  * Written by: Eliezer Tamir
11  * Based on code from Michael Chan's bnx2 driver
12  * UDP CSUM errata workaround by Arik Gendelman
13  * Slowpath and fastpath rework by Vladislav Zolotarov
14  * Statistics and Link management by Yitchak Gertner
15  *
16  */
17
18 #include <linux/module.h>
19 #include <linux/moduleparam.h>
20 #include <linux/kernel.h>
21 #include <linux/device.h>  /* for dev_info() */
22 #include <linux/timer.h>
23 #include <linux/errno.h>
24 #include <linux/ioport.h>
25 #include <linux/slab.h>
26 #include <linux/interrupt.h>
27 #include <linux/pci.h>
28 #include <linux/init.h>
29 #include <linux/netdevice.h>
30 #include <linux/etherdevice.h>
31 #include <linux/skbuff.h>
32 #include <linux/dma-mapping.h>
33 #include <linux/bitops.h>
34 #include <linux/irq.h>
35 #include <linux/delay.h>
36 #include <asm/byteorder.h>
37 #include <linux/time.h>
38 #include <linux/ethtool.h>
39 #include <linux/mii.h>
40 #include <linux/if_vlan.h>
41 #include <net/ip.h>
42 #include <net/tcp.h>
43 #include <net/checksum.h>
44 #include <net/ip6_checksum.h>
45 #include <linux/workqueue.h>
46 #include <linux/crc32.h>
47 #include <linux/crc32c.h>
48 #include <linux/prefetch.h>
49 #include <linux/zlib.h>
50 #include <linux/io.h>
51 #include <linux/stringify.h>
52
53 #define BNX2X_MAIN
54 #include "bnx2x.h"
55 #include "bnx2x_init.h"
56 #include "bnx2x_init_ops.h"
57 #include "bnx2x_cmn.h"
58 #include "bnx2x_dcb.h"
59
60 #include <linux/firmware.h>
61 #include "bnx2x_fw_file_hdr.h"
62 /* FW files */
63 #define FW_FILE_VERSION                                 \
64         __stringify(BCM_5710_FW_MAJOR_VERSION) "."      \
65         __stringify(BCM_5710_FW_MINOR_VERSION) "."      \
66         __stringify(BCM_5710_FW_REVISION_VERSION) "."   \
67         __stringify(BCM_5710_FW_ENGINEERING_VERSION)
68 #define FW_FILE_NAME_E1         "bnx2x/bnx2x-e1-" FW_FILE_VERSION ".fw"
69 #define FW_FILE_NAME_E1H        "bnx2x/bnx2x-e1h-" FW_FILE_VERSION ".fw"
70 #define FW_FILE_NAME_E2         "bnx2x/bnx2x-e2-" FW_FILE_VERSION ".fw"
71
72 /* Time in jiffies before concluding the transmitter is hung */
73 #define TX_TIMEOUT              (5*HZ)
74
75 static char version[] __devinitdata =
76         "Broadcom NetXtreme II 5771x 10Gigabit Ethernet Driver "
77         DRV_MODULE_NAME " " DRV_MODULE_VERSION " (" DRV_MODULE_RELDATE ")\n";
78
79 MODULE_AUTHOR("Eliezer Tamir");
80 MODULE_DESCRIPTION("Broadcom NetXtreme II "
81                    "BCM57710/57711/57711E/57712/57712E Driver");
82 MODULE_LICENSE("GPL");
83 MODULE_VERSION(DRV_MODULE_VERSION);
84 MODULE_FIRMWARE(FW_FILE_NAME_E1);
85 MODULE_FIRMWARE(FW_FILE_NAME_E1H);
86 MODULE_FIRMWARE(FW_FILE_NAME_E2);
87
88 static int multi_mode = 1;
89 module_param(multi_mode, int, 0);
90 MODULE_PARM_DESC(multi_mode, " Multi queue mode "
91                              "(0 Disable; 1 Enable (default))");
92
93 int num_queues;
94 module_param(num_queues, int, 0);
95 MODULE_PARM_DESC(num_queues, " Number of queues for multi_mode=1"
96                                 " (default is as a number of CPUs)");
97
98 static int disable_tpa;
99 module_param(disable_tpa, int, 0);
100 MODULE_PARM_DESC(disable_tpa, " Disable the TPA (LRO) feature");
101
102 static int int_mode;
103 module_param(int_mode, int, 0);
104 MODULE_PARM_DESC(int_mode, " Force interrupt mode other then MSI-X "
105                                 "(1 INT#x; 2 MSI)");
106
107 static int dropless_fc;
108 module_param(dropless_fc, int, 0);
109 MODULE_PARM_DESC(dropless_fc, " Pause on exhausted host ring");
110
111 static int poll;
112 module_param(poll, int, 0);
113 MODULE_PARM_DESC(poll, " Use polling (for debug)");
114
115 static int mrrs = -1;
116 module_param(mrrs, int, 0);
117 MODULE_PARM_DESC(mrrs, " Force Max Read Req Size (0..3) (for debug)");
118
119 static int debug;
120 module_param(debug, int, 0);
121 MODULE_PARM_DESC(debug, " Default debug msglevel");
122
123 static struct workqueue_struct *bnx2x_wq;
124
125 #ifdef BCM_CNIC
126 static u8 ALL_ENODE_MACS[] = {0x01, 0x10, 0x18, 0x01, 0x00, 0x01};
127 #endif
128
129 enum bnx2x_board_type {
130         BCM57710 = 0,
131         BCM57711 = 1,
132         BCM57711E = 2,
133         BCM57712 = 3,
134         BCM57712E = 4
135 };
136
137 /* indexed by board_type, above */
138 static struct {
139         char *name;
140 } board_info[] __devinitdata = {
141         { "Broadcom NetXtreme II BCM57710 XGb" },
142         { "Broadcom NetXtreme II BCM57711 XGb" },
143         { "Broadcom NetXtreme II BCM57711E XGb" },
144         { "Broadcom NetXtreme II BCM57712 XGb" },
145         { "Broadcom NetXtreme II BCM57712E XGb" }
146 };
147
148 #ifndef PCI_DEVICE_ID_NX2_57712
149 #define PCI_DEVICE_ID_NX2_57712         0x1662
150 #endif
151 #ifndef PCI_DEVICE_ID_NX2_57712E
152 #define PCI_DEVICE_ID_NX2_57712E        0x1663
153 #endif
154
155 static DEFINE_PCI_DEVICE_TABLE(bnx2x_pci_tbl) = {
156         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57710), BCM57710 },
157         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57711), BCM57711 },
158         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57711E), BCM57711E },
159         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57712), BCM57712 },
160         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57712E), BCM57712E },
161         { 0 }
162 };
163
164 MODULE_DEVICE_TABLE(pci, bnx2x_pci_tbl);
165
166 /****************************************************************************
167 * General service functions
168 ****************************************************************************/
169
170 static inline void __storm_memset_dma_mapping(struct bnx2x *bp,
171                                        u32 addr, dma_addr_t mapping)
172 {
173         REG_WR(bp,  addr, U64_LO(mapping));
174         REG_WR(bp,  addr + 4, U64_HI(mapping));
175 }
176
177 static inline void __storm_memset_fill(struct bnx2x *bp,
178                                        u32 addr, size_t size, u32 val)
179 {
180         int i;
181         for (i = 0; i < size/4; i++)
182                 REG_WR(bp,  addr + (i * 4), val);
183 }
184
185 static inline void storm_memset_ustats_zero(struct bnx2x *bp,
186                                             u8 port, u16 stat_id)
187 {
188         size_t size = sizeof(struct ustorm_per_client_stats);
189
190         u32 addr = BAR_USTRORM_INTMEM +
191                         USTORM_PER_COUNTER_ID_STATS_OFFSET(port, stat_id);
192
193         __storm_memset_fill(bp, addr, size, 0);
194 }
195
196 static inline void storm_memset_tstats_zero(struct bnx2x *bp,
197                                             u8 port, u16 stat_id)
198 {
199         size_t size = sizeof(struct tstorm_per_client_stats);
200
201         u32 addr = BAR_TSTRORM_INTMEM +
202                         TSTORM_PER_COUNTER_ID_STATS_OFFSET(port, stat_id);
203
204         __storm_memset_fill(bp, addr, size, 0);
205 }
206
207 static inline void storm_memset_xstats_zero(struct bnx2x *bp,
208                                             u8 port, u16 stat_id)
209 {
210         size_t size = sizeof(struct xstorm_per_client_stats);
211
212         u32 addr = BAR_XSTRORM_INTMEM +
213                         XSTORM_PER_COUNTER_ID_STATS_OFFSET(port, stat_id);
214
215         __storm_memset_fill(bp, addr, size, 0);
216 }
217
218
219 static inline void storm_memset_spq_addr(struct bnx2x *bp,
220                                          dma_addr_t mapping, u16 abs_fid)
221 {
222         u32 addr = XSEM_REG_FAST_MEMORY +
223                         XSTORM_SPQ_PAGE_BASE_OFFSET(abs_fid);
224
225         __storm_memset_dma_mapping(bp, addr, mapping);
226 }
227
228 static inline void storm_memset_ov(struct bnx2x *bp, u16 ov, u16 abs_fid)
229 {
230         REG_WR16(bp, BAR_XSTRORM_INTMEM + XSTORM_E1HOV_OFFSET(abs_fid), ov);
231 }
232
233 static inline void storm_memset_func_cfg(struct bnx2x *bp,
234                                 struct tstorm_eth_function_common_config *tcfg,
235                                 u16 abs_fid)
236 {
237         size_t size = sizeof(struct tstorm_eth_function_common_config);
238
239         u32 addr = BAR_TSTRORM_INTMEM +
240                         TSTORM_FUNCTION_COMMON_CONFIG_OFFSET(abs_fid);
241
242         __storm_memset_struct(bp, addr, size, (u32 *)tcfg);
243 }
244
245 static inline void storm_memset_xstats_flags(struct bnx2x *bp,
246                                 struct stats_indication_flags *flags,
247                                 u16 abs_fid)
248 {
249         size_t size = sizeof(struct stats_indication_flags);
250
251         u32 addr = BAR_XSTRORM_INTMEM + XSTORM_STATS_FLAGS_OFFSET(abs_fid);
252
253         __storm_memset_struct(bp, addr, size, (u32 *)flags);
254 }
255
256 static inline void storm_memset_tstats_flags(struct bnx2x *bp,
257                                 struct stats_indication_flags *flags,
258                                 u16 abs_fid)
259 {
260         size_t size = sizeof(struct stats_indication_flags);
261
262         u32 addr = BAR_TSTRORM_INTMEM + TSTORM_STATS_FLAGS_OFFSET(abs_fid);
263
264         __storm_memset_struct(bp, addr, size, (u32 *)flags);
265 }
266
267 static inline void storm_memset_ustats_flags(struct bnx2x *bp,
268                                 struct stats_indication_flags *flags,
269                                 u16 abs_fid)
270 {
271         size_t size = sizeof(struct stats_indication_flags);
272
273         u32 addr = BAR_USTRORM_INTMEM + USTORM_STATS_FLAGS_OFFSET(abs_fid);
274
275         __storm_memset_struct(bp, addr, size, (u32 *)flags);
276 }
277
278 static inline void storm_memset_cstats_flags(struct bnx2x *bp,
279                                 struct stats_indication_flags *flags,
280                                 u16 abs_fid)
281 {
282         size_t size = sizeof(struct stats_indication_flags);
283
284         u32 addr = BAR_CSTRORM_INTMEM + CSTORM_STATS_FLAGS_OFFSET(abs_fid);
285
286         __storm_memset_struct(bp, addr, size, (u32 *)flags);
287 }
288
289 static inline void storm_memset_xstats_addr(struct bnx2x *bp,
290                                            dma_addr_t mapping, u16 abs_fid)
291 {
292         u32 addr = BAR_XSTRORM_INTMEM +
293                 XSTORM_ETH_STATS_QUERY_ADDR_OFFSET(abs_fid);
294
295         __storm_memset_dma_mapping(bp, addr, mapping);
296 }
297
298 static inline void storm_memset_tstats_addr(struct bnx2x *bp,
299                                            dma_addr_t mapping, u16 abs_fid)
300 {
301         u32 addr = BAR_TSTRORM_INTMEM +
302                 TSTORM_ETH_STATS_QUERY_ADDR_OFFSET(abs_fid);
303
304         __storm_memset_dma_mapping(bp, addr, mapping);
305 }
306
307 static inline void storm_memset_ustats_addr(struct bnx2x *bp,
308                                            dma_addr_t mapping, u16 abs_fid)
309 {
310         u32 addr = BAR_USTRORM_INTMEM +
311                 USTORM_ETH_STATS_QUERY_ADDR_OFFSET(abs_fid);
312
313         __storm_memset_dma_mapping(bp, addr, mapping);
314 }
315
316 static inline void storm_memset_cstats_addr(struct bnx2x *bp,
317                                            dma_addr_t mapping, u16 abs_fid)
318 {
319         u32 addr = BAR_CSTRORM_INTMEM +
320                 CSTORM_ETH_STATS_QUERY_ADDR_OFFSET(abs_fid);
321
322         __storm_memset_dma_mapping(bp, addr, mapping);
323 }
324
325 static inline void storm_memset_vf_to_pf(struct bnx2x *bp, u16 abs_fid,
326                                          u16 pf_id)
327 {
328         REG_WR8(bp, BAR_XSTRORM_INTMEM + XSTORM_VF_TO_PF_OFFSET(abs_fid),
329                 pf_id);
330         REG_WR8(bp, BAR_CSTRORM_INTMEM + CSTORM_VF_TO_PF_OFFSET(abs_fid),
331                 pf_id);
332         REG_WR8(bp, BAR_TSTRORM_INTMEM + TSTORM_VF_TO_PF_OFFSET(abs_fid),
333                 pf_id);
334         REG_WR8(bp, BAR_USTRORM_INTMEM + USTORM_VF_TO_PF_OFFSET(abs_fid),
335                 pf_id);
336 }
337
338 static inline void storm_memset_func_en(struct bnx2x *bp, u16 abs_fid,
339                                         u8 enable)
340 {
341         REG_WR8(bp, BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(abs_fid),
342                 enable);
343         REG_WR8(bp, BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(abs_fid),
344                 enable);
345         REG_WR8(bp, BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(abs_fid),
346                 enable);
347         REG_WR8(bp, BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(abs_fid),
348                 enable);
349 }
350
351 static inline void storm_memset_eq_data(struct bnx2x *bp,
352                                 struct event_ring_data *eq_data,
353                                 u16 pfid)
354 {
355         size_t size = sizeof(struct event_ring_data);
356
357         u32 addr = BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_DATA_OFFSET(pfid);
358
359         __storm_memset_struct(bp, addr, size, (u32 *)eq_data);
360 }
361
362 static inline void storm_memset_eq_prod(struct bnx2x *bp, u16 eq_prod,
363                                         u16 pfid)
364 {
365         u32 addr = BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_PROD_OFFSET(pfid);
366         REG_WR16(bp, addr, eq_prod);
367 }
368
369 static inline void storm_memset_hc_timeout(struct bnx2x *bp, u8 port,
370                                              u16 fw_sb_id, u8 sb_index,
371                                              u8 ticks)
372 {
373
374         int index_offset = CHIP_IS_E2(bp) ?
375                 offsetof(struct hc_status_block_data_e2, index_data) :
376                 offsetof(struct hc_status_block_data_e1x, index_data);
377         u32 addr = BAR_CSTRORM_INTMEM +
378                         CSTORM_STATUS_BLOCK_DATA_OFFSET(fw_sb_id) +
379                         index_offset +
380                         sizeof(struct hc_index_data)*sb_index +
381                         offsetof(struct hc_index_data, timeout);
382         REG_WR8(bp, addr, ticks);
383         DP(NETIF_MSG_HW, "port %x fw_sb_id %d sb_index %d ticks %d\n",
384                           port, fw_sb_id, sb_index, ticks);
385 }
386 static inline void storm_memset_hc_disable(struct bnx2x *bp, u8 port,
387                                              u16 fw_sb_id, u8 sb_index,
388                                              u8 disable)
389 {
390         u32 enable_flag = disable ? 0 : (1 << HC_INDEX_DATA_HC_ENABLED_SHIFT);
391         int index_offset = CHIP_IS_E2(bp) ?
392                 offsetof(struct hc_status_block_data_e2, index_data) :
393                 offsetof(struct hc_status_block_data_e1x, index_data);
394         u32 addr = BAR_CSTRORM_INTMEM +
395                         CSTORM_STATUS_BLOCK_DATA_OFFSET(fw_sb_id) +
396                         index_offset +
397                         sizeof(struct hc_index_data)*sb_index +
398                         offsetof(struct hc_index_data, flags);
399         u16 flags = REG_RD16(bp, addr);
400         /* clear and set */
401         flags &= ~HC_INDEX_DATA_HC_ENABLED;
402         flags |= enable_flag;
403         REG_WR16(bp, addr, flags);
404         DP(NETIF_MSG_HW, "port %x fw_sb_id %d sb_index %d disable %d\n",
405                           port, fw_sb_id, sb_index, disable);
406 }
407
408 /* used only at init
409  * locking is done by mcp
410  */
411 static void bnx2x_reg_wr_ind(struct bnx2x *bp, u32 addr, u32 val)
412 {
413         pci_write_config_dword(bp->pdev, PCICFG_GRC_ADDRESS, addr);
414         pci_write_config_dword(bp->pdev, PCICFG_GRC_DATA, val);
415         pci_write_config_dword(bp->pdev, PCICFG_GRC_ADDRESS,
416                                PCICFG_VENDOR_ID_OFFSET);
417 }
418
419 static u32 bnx2x_reg_rd_ind(struct bnx2x *bp, u32 addr)
420 {
421         u32 val;
422
423         pci_write_config_dword(bp->pdev, PCICFG_GRC_ADDRESS, addr);
424         pci_read_config_dword(bp->pdev, PCICFG_GRC_DATA, &val);
425         pci_write_config_dword(bp->pdev, PCICFG_GRC_ADDRESS,
426                                PCICFG_VENDOR_ID_OFFSET);
427
428         return val;
429 }
430
431 #define DMAE_DP_SRC_GRC         "grc src_addr [%08x]"
432 #define DMAE_DP_SRC_PCI         "pci src_addr [%x:%08x]"
433 #define DMAE_DP_DST_GRC         "grc dst_addr [%08x]"
434 #define DMAE_DP_DST_PCI         "pci dst_addr [%x:%08x]"
435 #define DMAE_DP_DST_NONE        "dst_addr [none]"
436
437 static void bnx2x_dp_dmae(struct bnx2x *bp, struct dmae_command *dmae,
438                           int msglvl)
439 {
440         u32 src_type = dmae->opcode & DMAE_COMMAND_SRC;
441
442         switch (dmae->opcode & DMAE_COMMAND_DST) {
443         case DMAE_CMD_DST_PCI:
444                 if (src_type == DMAE_CMD_SRC_PCI)
445                         DP(msglvl, "DMAE: opcode 0x%08x\n"
446                            "src [%x:%08x], len [%d*4], dst [%x:%08x]\n"
447                            "comp_addr [%x:%08x], comp_val 0x%08x\n",
448                            dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
449                            dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
450                            dmae->comp_addr_hi, dmae->comp_addr_lo,
451                            dmae->comp_val);
452                 else
453                         DP(msglvl, "DMAE: opcode 0x%08x\n"
454                            "src [%08x], len [%d*4], dst [%x:%08x]\n"
455                            "comp_addr [%x:%08x], comp_val 0x%08x\n",
456                            dmae->opcode, dmae->src_addr_lo >> 2,
457                            dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
458                            dmae->comp_addr_hi, dmae->comp_addr_lo,
459                            dmae->comp_val);
460                 break;
461         case DMAE_CMD_DST_GRC:
462                 if (src_type == DMAE_CMD_SRC_PCI)
463                         DP(msglvl, "DMAE: opcode 0x%08x\n"
464                            "src [%x:%08x], len [%d*4], dst_addr [%08x]\n"
465                            "comp_addr [%x:%08x], comp_val 0x%08x\n",
466                            dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
467                            dmae->len, dmae->dst_addr_lo >> 2,
468                            dmae->comp_addr_hi, dmae->comp_addr_lo,
469                            dmae->comp_val);
470                 else
471                         DP(msglvl, "DMAE: opcode 0x%08x\n"
472                            "src [%08x], len [%d*4], dst [%08x]\n"
473                            "comp_addr [%x:%08x], comp_val 0x%08x\n",
474                            dmae->opcode, dmae->src_addr_lo >> 2,
475                            dmae->len, dmae->dst_addr_lo >> 2,
476                            dmae->comp_addr_hi, dmae->comp_addr_lo,
477                            dmae->comp_val);
478                 break;
479         default:
480                 if (src_type == DMAE_CMD_SRC_PCI)
481                         DP(msglvl, "DMAE: opcode 0x%08x\n"
482                            DP_LEVEL "src_addr [%x:%08x]  len [%d * 4]  "
483                                     "dst_addr [none]\n"
484                            DP_LEVEL "comp_addr [%x:%08x]  comp_val 0x%08x\n",
485                            dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
486                            dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
487                            dmae->comp_val);
488                 else
489                         DP(msglvl, "DMAE: opcode 0x%08x\n"
490                            DP_LEVEL "src_addr [%08x]  len [%d * 4]  "
491                                     "dst_addr [none]\n"
492                            DP_LEVEL "comp_addr [%x:%08x]  comp_val 0x%08x\n",
493                            dmae->opcode, dmae->src_addr_lo >> 2,
494                            dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
495                            dmae->comp_val);
496                 break;
497         }
498
499 }
500
501 const u32 dmae_reg_go_c[] = {
502         DMAE_REG_GO_C0, DMAE_REG_GO_C1, DMAE_REG_GO_C2, DMAE_REG_GO_C3,
503         DMAE_REG_GO_C4, DMAE_REG_GO_C5, DMAE_REG_GO_C6, DMAE_REG_GO_C7,
504         DMAE_REG_GO_C8, DMAE_REG_GO_C9, DMAE_REG_GO_C10, DMAE_REG_GO_C11,
505         DMAE_REG_GO_C12, DMAE_REG_GO_C13, DMAE_REG_GO_C14, DMAE_REG_GO_C15
506 };
507
508 /* copy command into DMAE command memory and set DMAE command go */
509 void bnx2x_post_dmae(struct bnx2x *bp, struct dmae_command *dmae, int idx)
510 {
511         u32 cmd_offset;
512         int i;
513
514         cmd_offset = (DMAE_REG_CMD_MEM + sizeof(struct dmae_command) * idx);
515         for (i = 0; i < (sizeof(struct dmae_command)/4); i++) {
516                 REG_WR(bp, cmd_offset + i*4, *(((u32 *)dmae) + i));
517
518                 DP(BNX2X_MSG_OFF, "DMAE cmd[%d].%d (0x%08x) : 0x%08x\n",
519                    idx, i, cmd_offset + i*4, *(((u32 *)dmae) + i));
520         }
521         REG_WR(bp, dmae_reg_go_c[idx], 1);
522 }
523
524 u32 bnx2x_dmae_opcode_add_comp(u32 opcode, u8 comp_type)
525 {
526         return opcode | ((comp_type << DMAE_COMMAND_C_DST_SHIFT) |
527                            DMAE_CMD_C_ENABLE);
528 }
529
530 u32 bnx2x_dmae_opcode_clr_src_reset(u32 opcode)
531 {
532         return opcode & ~DMAE_CMD_SRC_RESET;
533 }
534
535 u32 bnx2x_dmae_opcode(struct bnx2x *bp, u8 src_type, u8 dst_type,
536                              bool with_comp, u8 comp_type)
537 {
538         u32 opcode = 0;
539
540         opcode |= ((src_type << DMAE_COMMAND_SRC_SHIFT) |
541                    (dst_type << DMAE_COMMAND_DST_SHIFT));
542
543         opcode |= (DMAE_CMD_SRC_RESET | DMAE_CMD_DST_RESET);
544
545         opcode |= (BP_PORT(bp) ? DMAE_CMD_PORT_1 : DMAE_CMD_PORT_0);
546         opcode |= ((BP_E1HVN(bp) << DMAE_CMD_E1HVN_SHIFT) |
547                    (BP_E1HVN(bp) << DMAE_COMMAND_DST_VN_SHIFT));
548         opcode |= (DMAE_COM_SET_ERR << DMAE_COMMAND_ERR_POLICY_SHIFT);
549
550 #ifdef __BIG_ENDIAN
551         opcode |= DMAE_CMD_ENDIANITY_B_DW_SWAP;
552 #else
553         opcode |= DMAE_CMD_ENDIANITY_DW_SWAP;
554 #endif
555         if (with_comp)
556                 opcode = bnx2x_dmae_opcode_add_comp(opcode, comp_type);
557         return opcode;
558 }
559
560 static void bnx2x_prep_dmae_with_comp(struct bnx2x *bp,
561                                       struct dmae_command *dmae,
562                                       u8 src_type, u8 dst_type)
563 {
564         memset(dmae, 0, sizeof(struct dmae_command));
565
566         /* set the opcode */
567         dmae->opcode = bnx2x_dmae_opcode(bp, src_type, dst_type,
568                                          true, DMAE_COMP_PCI);
569
570         /* fill in the completion parameters */
571         dmae->comp_addr_lo = U64_LO(bnx2x_sp_mapping(bp, wb_comp));
572         dmae->comp_addr_hi = U64_HI(bnx2x_sp_mapping(bp, wb_comp));
573         dmae->comp_val = DMAE_COMP_VAL;
574 }
575
576 /* issue a dmae command over the init-channel and wailt for completion */
577 static int bnx2x_issue_dmae_with_comp(struct bnx2x *bp,
578                                       struct dmae_command *dmae)
579 {
580         u32 *wb_comp = bnx2x_sp(bp, wb_comp);
581         int cnt = CHIP_REV_IS_SLOW(bp) ? (400000) : 40;
582         int rc = 0;
583
584         DP(BNX2X_MSG_OFF, "data before [0x%08x 0x%08x 0x%08x 0x%08x]\n",
585            bp->slowpath->wb_data[0], bp->slowpath->wb_data[1],
586            bp->slowpath->wb_data[2], bp->slowpath->wb_data[3]);
587
588         /* lock the dmae channel */
589         mutex_lock(&bp->dmae_mutex);
590
591         /* reset completion */
592         *wb_comp = 0;
593
594         /* post the command on the channel used for initializations */
595         bnx2x_post_dmae(bp, dmae, INIT_DMAE_C(bp));
596
597         /* wait for completion */
598         udelay(5);
599         while ((*wb_comp & ~DMAE_PCI_ERR_FLAG) != DMAE_COMP_VAL) {
600                 DP(BNX2X_MSG_OFF, "wb_comp 0x%08x\n", *wb_comp);
601
602                 if (!cnt) {
603                         BNX2X_ERR("DMAE timeout!\n");
604                         rc = DMAE_TIMEOUT;
605                         goto unlock;
606                 }
607                 cnt--;
608                 udelay(50);
609         }
610         if (*wb_comp & DMAE_PCI_ERR_FLAG) {
611                 BNX2X_ERR("DMAE PCI error!\n");
612                 rc = DMAE_PCI_ERROR;
613         }
614
615         DP(BNX2X_MSG_OFF, "data after [0x%08x 0x%08x 0x%08x 0x%08x]\n",
616            bp->slowpath->wb_data[0], bp->slowpath->wb_data[1],
617            bp->slowpath->wb_data[2], bp->slowpath->wb_data[3]);
618
619 unlock:
620         mutex_unlock(&bp->dmae_mutex);
621         return rc;
622 }
623
624 void bnx2x_write_dmae(struct bnx2x *bp, dma_addr_t dma_addr, u32 dst_addr,
625                       u32 len32)
626 {
627         struct dmae_command dmae;
628
629         if (!bp->dmae_ready) {
630                 u32 *data = bnx2x_sp(bp, wb_data[0]);
631
632                 DP(BNX2X_MSG_OFF, "DMAE is not ready (dst_addr %08x  len32 %d)"
633                    "  using indirect\n", dst_addr, len32);
634                 bnx2x_init_ind_wr(bp, dst_addr, data, len32);
635                 return;
636         }
637
638         /* set opcode and fixed command fields */
639         bnx2x_prep_dmae_with_comp(bp, &dmae, DMAE_SRC_PCI, DMAE_DST_GRC);
640
641         /* fill in addresses and len */
642         dmae.src_addr_lo = U64_LO(dma_addr);
643         dmae.src_addr_hi = U64_HI(dma_addr);
644         dmae.dst_addr_lo = dst_addr >> 2;
645         dmae.dst_addr_hi = 0;
646         dmae.len = len32;
647
648         bnx2x_dp_dmae(bp, &dmae, BNX2X_MSG_OFF);
649
650         /* issue the command and wait for completion */
651         bnx2x_issue_dmae_with_comp(bp, &dmae);
652 }
653
654 void bnx2x_read_dmae(struct bnx2x *bp, u32 src_addr, u32 len32)
655 {
656         struct dmae_command dmae;
657
658         if (!bp->dmae_ready) {
659                 u32 *data = bnx2x_sp(bp, wb_data[0]);
660                 int i;
661
662                 DP(BNX2X_MSG_OFF, "DMAE is not ready (src_addr %08x  len32 %d)"
663                    "  using indirect\n", src_addr, len32);
664                 for (i = 0; i < len32; i++)
665                         data[i] = bnx2x_reg_rd_ind(bp, src_addr + i*4);
666                 return;
667         }
668
669         /* set opcode and fixed command fields */
670         bnx2x_prep_dmae_with_comp(bp, &dmae, DMAE_SRC_GRC, DMAE_DST_PCI);
671
672         /* fill in addresses and len */
673         dmae.src_addr_lo = src_addr >> 2;
674         dmae.src_addr_hi = 0;
675         dmae.dst_addr_lo = U64_LO(bnx2x_sp_mapping(bp, wb_data));
676         dmae.dst_addr_hi = U64_HI(bnx2x_sp_mapping(bp, wb_data));
677         dmae.len = len32;
678
679         bnx2x_dp_dmae(bp, &dmae, BNX2X_MSG_OFF);
680
681         /* issue the command and wait for completion */
682         bnx2x_issue_dmae_with_comp(bp, &dmae);
683 }
684
685 static void bnx2x_write_dmae_phys_len(struct bnx2x *bp, dma_addr_t phys_addr,
686                                       u32 addr, u32 len)
687 {
688         int dmae_wr_max = DMAE_LEN32_WR_MAX(bp);
689         int offset = 0;
690
691         while (len > dmae_wr_max) {
692                 bnx2x_write_dmae(bp, phys_addr + offset,
693                                  addr + offset, dmae_wr_max);
694                 offset += dmae_wr_max * 4;
695                 len -= dmae_wr_max;
696         }
697
698         bnx2x_write_dmae(bp, phys_addr + offset, addr + offset, len);
699 }
700
701 /* used only for slowpath so not inlined */
702 static void bnx2x_wb_wr(struct bnx2x *bp, int reg, u32 val_hi, u32 val_lo)
703 {
704         u32 wb_write[2];
705
706         wb_write[0] = val_hi;
707         wb_write[1] = val_lo;
708         REG_WR_DMAE(bp, reg, wb_write, 2);
709 }
710
711 #ifdef USE_WB_RD
712 static u64 bnx2x_wb_rd(struct bnx2x *bp, int reg)
713 {
714         u32 wb_data[2];
715
716         REG_RD_DMAE(bp, reg, wb_data, 2);
717
718         return HILO_U64(wb_data[0], wb_data[1]);
719 }
720 #endif
721
722 static int bnx2x_mc_assert(struct bnx2x *bp)
723 {
724         char last_idx;
725         int i, rc = 0;
726         u32 row0, row1, row2, row3;
727
728         /* XSTORM */
729         last_idx = REG_RD8(bp, BAR_XSTRORM_INTMEM +
730                            XSTORM_ASSERT_LIST_INDEX_OFFSET);
731         if (last_idx)
732                 BNX2X_ERR("XSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
733
734         /* print the asserts */
735         for (i = 0; i < STROM_ASSERT_ARRAY_SIZE; i++) {
736
737                 row0 = REG_RD(bp, BAR_XSTRORM_INTMEM +
738                               XSTORM_ASSERT_LIST_OFFSET(i));
739                 row1 = REG_RD(bp, BAR_XSTRORM_INTMEM +
740                               XSTORM_ASSERT_LIST_OFFSET(i) + 4);
741                 row2 = REG_RD(bp, BAR_XSTRORM_INTMEM +
742                               XSTORM_ASSERT_LIST_OFFSET(i) + 8);
743                 row3 = REG_RD(bp, BAR_XSTRORM_INTMEM +
744                               XSTORM_ASSERT_LIST_OFFSET(i) + 12);
745
746                 if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
747                         BNX2X_ERR("XSTORM_ASSERT_INDEX 0x%x = 0x%08x"
748                                   " 0x%08x 0x%08x 0x%08x\n",
749                                   i, row3, row2, row1, row0);
750                         rc++;
751                 } else {
752                         break;
753                 }
754         }
755
756         /* TSTORM */
757         last_idx = REG_RD8(bp, BAR_TSTRORM_INTMEM +
758                            TSTORM_ASSERT_LIST_INDEX_OFFSET);
759         if (last_idx)
760                 BNX2X_ERR("TSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
761
762         /* print the asserts */
763         for (i = 0; i < STROM_ASSERT_ARRAY_SIZE; i++) {
764
765                 row0 = REG_RD(bp, BAR_TSTRORM_INTMEM +
766                               TSTORM_ASSERT_LIST_OFFSET(i));
767                 row1 = REG_RD(bp, BAR_TSTRORM_INTMEM +
768                               TSTORM_ASSERT_LIST_OFFSET(i) + 4);
769                 row2 = REG_RD(bp, BAR_TSTRORM_INTMEM +
770                               TSTORM_ASSERT_LIST_OFFSET(i) + 8);
771                 row3 = REG_RD(bp, BAR_TSTRORM_INTMEM +
772                               TSTORM_ASSERT_LIST_OFFSET(i) + 12);
773
774                 if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
775                         BNX2X_ERR("TSTORM_ASSERT_INDEX 0x%x = 0x%08x"
776                                   " 0x%08x 0x%08x 0x%08x\n",
777                                   i, row3, row2, row1, row0);
778                         rc++;
779                 } else {
780                         break;
781                 }
782         }
783
784         /* CSTORM */
785         last_idx = REG_RD8(bp, BAR_CSTRORM_INTMEM +
786                            CSTORM_ASSERT_LIST_INDEX_OFFSET);
787         if (last_idx)
788                 BNX2X_ERR("CSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
789
790         /* print the asserts */
791         for (i = 0; i < STROM_ASSERT_ARRAY_SIZE; i++) {
792
793                 row0 = REG_RD(bp, BAR_CSTRORM_INTMEM +
794                               CSTORM_ASSERT_LIST_OFFSET(i));
795                 row1 = REG_RD(bp, BAR_CSTRORM_INTMEM +
796                               CSTORM_ASSERT_LIST_OFFSET(i) + 4);
797                 row2 = REG_RD(bp, BAR_CSTRORM_INTMEM +
798                               CSTORM_ASSERT_LIST_OFFSET(i) + 8);
799                 row3 = REG_RD(bp, BAR_CSTRORM_INTMEM +
800                               CSTORM_ASSERT_LIST_OFFSET(i) + 12);
801
802                 if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
803                         BNX2X_ERR("CSTORM_ASSERT_INDEX 0x%x = 0x%08x"
804                                   " 0x%08x 0x%08x 0x%08x\n",
805                                   i, row3, row2, row1, row0);
806                         rc++;
807                 } else {
808                         break;
809                 }
810         }
811
812         /* USTORM */
813         last_idx = REG_RD8(bp, BAR_USTRORM_INTMEM +
814                            USTORM_ASSERT_LIST_INDEX_OFFSET);
815         if (last_idx)
816                 BNX2X_ERR("USTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
817
818         /* print the asserts */
819         for (i = 0; i < STROM_ASSERT_ARRAY_SIZE; i++) {
820
821                 row0 = REG_RD(bp, BAR_USTRORM_INTMEM +
822                               USTORM_ASSERT_LIST_OFFSET(i));
823                 row1 = REG_RD(bp, BAR_USTRORM_INTMEM +
824                               USTORM_ASSERT_LIST_OFFSET(i) + 4);
825                 row2 = REG_RD(bp, BAR_USTRORM_INTMEM +
826                               USTORM_ASSERT_LIST_OFFSET(i) + 8);
827                 row3 = REG_RD(bp, BAR_USTRORM_INTMEM +
828                               USTORM_ASSERT_LIST_OFFSET(i) + 12);
829
830                 if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
831                         BNX2X_ERR("USTORM_ASSERT_INDEX 0x%x = 0x%08x"
832                                   " 0x%08x 0x%08x 0x%08x\n",
833                                   i, row3, row2, row1, row0);
834                         rc++;
835                 } else {
836                         break;
837                 }
838         }
839
840         return rc;
841 }
842
843 static void bnx2x_fw_dump(struct bnx2x *bp)
844 {
845         u32 addr;
846         u32 mark, offset;
847         __be32 data[9];
848         int word;
849         u32 trace_shmem_base;
850         if (BP_NOMCP(bp)) {
851                 BNX2X_ERR("NO MCP - can not dump\n");
852                 return;
853         }
854
855         if (BP_PATH(bp) == 0)
856                 trace_shmem_base = bp->common.shmem_base;
857         else
858                 trace_shmem_base = SHMEM2_RD(bp, other_shmem_base_addr);
859         addr = trace_shmem_base - 0x0800 + 4;
860         mark = REG_RD(bp, addr);
861         mark = (CHIP_IS_E1x(bp) ? MCP_REG_MCPR_SCRATCH : MCP_A_REG_MCPR_SCRATCH)
862                         + ((mark + 0x3) & ~0x3) - 0x08000000;
863         pr_err("begin fw dump (mark 0x%x)\n", mark);
864
865         pr_err("");
866         for (offset = mark; offset <= trace_shmem_base; offset += 0x8*4) {
867                 for (word = 0; word < 8; word++)
868                         data[word] = htonl(REG_RD(bp, offset + 4*word));
869                 data[8] = 0x0;
870                 pr_cont("%s", (char *)data);
871         }
872         for (offset = addr + 4; offset <= mark; offset += 0x8*4) {
873                 for (word = 0; word < 8; word++)
874                         data[word] = htonl(REG_RD(bp, offset + 4*word));
875                 data[8] = 0x0;
876                 pr_cont("%s", (char *)data);
877         }
878         pr_err("end of fw dump\n");
879 }
880
881 void bnx2x_panic_dump(struct bnx2x *bp)
882 {
883         int i;
884         u16 j;
885         struct hc_sp_status_block_data sp_sb_data;
886         int func = BP_FUNC(bp);
887 #ifdef BNX2X_STOP_ON_ERROR
888         u16 start = 0, end = 0;
889 #endif
890
891         bp->stats_state = STATS_STATE_DISABLED;
892         DP(BNX2X_MSG_STATS, "stats_state - DISABLED\n");
893
894         BNX2X_ERR("begin crash dump -----------------\n");
895
896         /* Indices */
897         /* Common */
898         BNX2X_ERR("def_idx(0x%x)  def_att_idx(0x%x)  attn_state(0x%x)"
899                   "  spq_prod_idx(0x%x)\n",
900                   bp->def_idx, bp->def_att_idx,
901                   bp->attn_state, bp->spq_prod_idx);
902         BNX2X_ERR("DSB: attn bits(0x%x)  ack(0x%x)  id(0x%x)  idx(0x%x)\n",
903                   bp->def_status_blk->atten_status_block.attn_bits,
904                   bp->def_status_blk->atten_status_block.attn_bits_ack,
905                   bp->def_status_blk->atten_status_block.status_block_id,
906                   bp->def_status_blk->atten_status_block.attn_bits_index);
907         BNX2X_ERR("     def (");
908         for (i = 0; i < HC_SP_SB_MAX_INDICES; i++)
909                 pr_cont("0x%x%s",
910                        bp->def_status_blk->sp_sb.index_values[i],
911                        (i == HC_SP_SB_MAX_INDICES - 1) ? ")  " : " ");
912
913         for (i = 0; i < sizeof(struct hc_sp_status_block_data)/sizeof(u32); i++)
914                 *((u32 *)&sp_sb_data + i) = REG_RD(bp, BAR_CSTRORM_INTMEM +
915                         CSTORM_SP_STATUS_BLOCK_DATA_OFFSET(func) +
916                         i*sizeof(u32));
917
918         pr_cont("igu_sb_id(0x%x)  igu_seg_id (0x%x) "
919                          "pf_id(0x%x)  vnic_id(0x%x)  "
920                          "vf_id(0x%x)  vf_valid (0x%x)\n",
921                sp_sb_data.igu_sb_id,
922                sp_sb_data.igu_seg_id,
923                sp_sb_data.p_func.pf_id,
924                sp_sb_data.p_func.vnic_id,
925                sp_sb_data.p_func.vf_id,
926                sp_sb_data.p_func.vf_valid);
927
928
929         for_each_eth_queue(bp, i) {
930                 struct bnx2x_fastpath *fp = &bp->fp[i];
931                 int loop;
932                 struct hc_status_block_data_e2 sb_data_e2;
933                 struct hc_status_block_data_e1x sb_data_e1x;
934                 struct hc_status_block_sm  *hc_sm_p =
935                         CHIP_IS_E2(bp) ?
936                         sb_data_e2.common.state_machine :
937                         sb_data_e1x.common.state_machine;
938                 struct hc_index_data *hc_index_p =
939                         CHIP_IS_E2(bp) ?
940                         sb_data_e2.index_data :
941                         sb_data_e1x.index_data;
942                 int data_size;
943                 u32 *sb_data_p;
944
945                 /* Rx */
946                 BNX2X_ERR("fp%d: rx_bd_prod(0x%x)  rx_bd_cons(0x%x)"
947                           "  rx_comp_prod(0x%x)"
948                           "  rx_comp_cons(0x%x)  *rx_cons_sb(0x%x)\n",
949                           i, fp->rx_bd_prod, fp->rx_bd_cons,
950                           fp->rx_comp_prod,
951                           fp->rx_comp_cons, le16_to_cpu(*fp->rx_cons_sb));
952                 BNX2X_ERR("     rx_sge_prod(0x%x)  last_max_sge(0x%x)"
953                           "  fp_hc_idx(0x%x)\n",
954                           fp->rx_sge_prod, fp->last_max_sge,
955                           le16_to_cpu(fp->fp_hc_idx));
956
957                 /* Tx */
958                 BNX2X_ERR("fp%d: tx_pkt_prod(0x%x)  tx_pkt_cons(0x%x)"
959                           "  tx_bd_prod(0x%x)  tx_bd_cons(0x%x)"
960                           "  *tx_cons_sb(0x%x)\n",
961                           i, fp->tx_pkt_prod, fp->tx_pkt_cons, fp->tx_bd_prod,
962                           fp->tx_bd_cons, le16_to_cpu(*fp->tx_cons_sb));
963
964                 loop = CHIP_IS_E2(bp) ?
965                         HC_SB_MAX_INDICES_E2 : HC_SB_MAX_INDICES_E1X;
966
967                 /* host sb data */
968
969 #ifdef BCM_CNIC
970                 if (IS_FCOE_FP(fp))
971                         continue;
972 #endif
973                 BNX2X_ERR("     run indexes (");
974                 for (j = 0; j < HC_SB_MAX_SM; j++)
975                         pr_cont("0x%x%s",
976                                fp->sb_running_index[j],
977                                (j == HC_SB_MAX_SM - 1) ? ")" : " ");
978
979                 BNX2X_ERR("     indexes (");
980                 for (j = 0; j < loop; j++)
981                         pr_cont("0x%x%s",
982                                fp->sb_index_values[j],
983                                (j == loop - 1) ? ")" : " ");
984                 /* fw sb data */
985                 data_size = CHIP_IS_E2(bp) ?
986                         sizeof(struct hc_status_block_data_e2) :
987                         sizeof(struct hc_status_block_data_e1x);
988                 data_size /= sizeof(u32);
989                 sb_data_p = CHIP_IS_E2(bp) ?
990                         (u32 *)&sb_data_e2 :
991                         (u32 *)&sb_data_e1x;
992                 /* copy sb data in here */
993                 for (j = 0; j < data_size; j++)
994                         *(sb_data_p + j) = REG_RD(bp, BAR_CSTRORM_INTMEM +
995                                 CSTORM_STATUS_BLOCK_DATA_OFFSET(fp->fw_sb_id) +
996                                 j * sizeof(u32));
997
998                 if (CHIP_IS_E2(bp)) {
999                         pr_cont("pf_id(0x%x)  vf_id (0x%x)  vf_valid(0x%x) "
1000                                 "vnic_id(0x%x)  same_igu_sb_1b(0x%x)\n",
1001                                 sb_data_e2.common.p_func.pf_id,
1002                                 sb_data_e2.common.p_func.vf_id,
1003                                 sb_data_e2.common.p_func.vf_valid,
1004                                 sb_data_e2.common.p_func.vnic_id,
1005                                 sb_data_e2.common.same_igu_sb_1b);
1006                 } else {
1007                         pr_cont("pf_id(0x%x)  vf_id (0x%x)  vf_valid(0x%x) "
1008                                 "vnic_id(0x%x)  same_igu_sb_1b(0x%x)\n",
1009                                 sb_data_e1x.common.p_func.pf_id,
1010                                 sb_data_e1x.common.p_func.vf_id,
1011                                 sb_data_e1x.common.p_func.vf_valid,
1012                                 sb_data_e1x.common.p_func.vnic_id,
1013                                 sb_data_e1x.common.same_igu_sb_1b);
1014                 }
1015
1016                 /* SB_SMs data */
1017                 for (j = 0; j < HC_SB_MAX_SM; j++) {
1018                         pr_cont("SM[%d] __flags (0x%x) "
1019                                "igu_sb_id (0x%x)  igu_seg_id(0x%x) "
1020                                "time_to_expire (0x%x) "
1021                                "timer_value(0x%x)\n", j,
1022                                hc_sm_p[j].__flags,
1023                                hc_sm_p[j].igu_sb_id,
1024                                hc_sm_p[j].igu_seg_id,
1025                                hc_sm_p[j].time_to_expire,
1026                                hc_sm_p[j].timer_value);
1027                 }
1028
1029                 /* Indecies data */
1030                 for (j = 0; j < loop; j++) {
1031                         pr_cont("INDEX[%d] flags (0x%x) "
1032                                          "timeout (0x%x)\n", j,
1033                                hc_index_p[j].flags,
1034                                hc_index_p[j].timeout);
1035                 }
1036         }
1037
1038 #ifdef BNX2X_STOP_ON_ERROR
1039         /* Rings */
1040         /* Rx */
1041         for_each_rx_queue(bp, i) {
1042                 struct bnx2x_fastpath *fp = &bp->fp[i];
1043
1044                 start = RX_BD(le16_to_cpu(*fp->rx_cons_sb) - 10);
1045                 end = RX_BD(le16_to_cpu(*fp->rx_cons_sb) + 503);
1046                 for (j = start; j != end; j = RX_BD(j + 1)) {
1047                         u32 *rx_bd = (u32 *)&fp->rx_desc_ring[j];
1048                         struct sw_rx_bd *sw_bd = &fp->rx_buf_ring[j];
1049
1050                         BNX2X_ERR("fp%d: rx_bd[%x]=[%x:%x]  sw_bd=[%p]\n",
1051                                   i, j, rx_bd[1], rx_bd[0], sw_bd->skb);
1052                 }
1053
1054                 start = RX_SGE(fp->rx_sge_prod);
1055                 end = RX_SGE(fp->last_max_sge);
1056                 for (j = start; j != end; j = RX_SGE(j + 1)) {
1057                         u32 *rx_sge = (u32 *)&fp->rx_sge_ring[j];
1058                         struct sw_rx_page *sw_page = &fp->rx_page_ring[j];
1059
1060                         BNX2X_ERR("fp%d: rx_sge[%x]=[%x:%x]  sw_page=[%p]\n",
1061                                   i, j, rx_sge[1], rx_sge[0], sw_page->page);
1062                 }
1063
1064                 start = RCQ_BD(fp->rx_comp_cons - 10);
1065                 end = RCQ_BD(fp->rx_comp_cons + 503);
1066                 for (j = start; j != end; j = RCQ_BD(j + 1)) {
1067                         u32 *cqe = (u32 *)&fp->rx_comp_ring[j];
1068
1069                         BNX2X_ERR("fp%d: cqe[%x]=[%x:%x:%x:%x]\n",
1070                                   i, j, cqe[0], cqe[1], cqe[2], cqe[3]);
1071                 }
1072         }
1073
1074         /* Tx */
1075         for_each_tx_queue(bp, i) {
1076                 struct bnx2x_fastpath *fp = &bp->fp[i];
1077
1078                 start = TX_BD(le16_to_cpu(*fp->tx_cons_sb) - 10);
1079                 end = TX_BD(le16_to_cpu(*fp->tx_cons_sb) + 245);
1080                 for (j = start; j != end; j = TX_BD(j + 1)) {
1081                         struct sw_tx_bd *sw_bd = &fp->tx_buf_ring[j];
1082
1083                         BNX2X_ERR("fp%d: packet[%x]=[%p,%x]\n",
1084                                   i, j, sw_bd->skb, sw_bd->first_bd);
1085                 }
1086
1087                 start = TX_BD(fp->tx_bd_cons - 10);
1088                 end = TX_BD(fp->tx_bd_cons + 254);
1089                 for (j = start; j != end; j = TX_BD(j + 1)) {
1090                         u32 *tx_bd = (u32 *)&fp->tx_desc_ring[j];
1091
1092                         BNX2X_ERR("fp%d: tx_bd[%x]=[%x:%x:%x:%x]\n",
1093                                   i, j, tx_bd[0], tx_bd[1], tx_bd[2], tx_bd[3]);
1094                 }
1095         }
1096 #endif
1097         bnx2x_fw_dump(bp);
1098         bnx2x_mc_assert(bp);
1099         BNX2X_ERR("end crash dump -----------------\n");
1100 }
1101
1102 static void bnx2x_hc_int_enable(struct bnx2x *bp)
1103 {
1104         int port = BP_PORT(bp);
1105         u32 addr = port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
1106         u32 val = REG_RD(bp, addr);
1107         int msix = (bp->flags & USING_MSIX_FLAG) ? 1 : 0;
1108         int msi = (bp->flags & USING_MSI_FLAG) ? 1 : 0;
1109
1110         if (msix) {
1111                 val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1112                          HC_CONFIG_0_REG_INT_LINE_EN_0);
1113                 val |= (HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
1114                         HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1115         } else if (msi) {
1116                 val &= ~HC_CONFIG_0_REG_INT_LINE_EN_0;
1117                 val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1118                         HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
1119                         HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1120         } else {
1121                 val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1122                         HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
1123                         HC_CONFIG_0_REG_INT_LINE_EN_0 |
1124                         HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1125
1126                 if (!CHIP_IS_E1(bp)) {
1127                         DP(NETIF_MSG_INTR, "write %x to HC %d (addr 0x%x)\n",
1128                            val, port, addr);
1129
1130                         REG_WR(bp, addr, val);
1131
1132                         val &= ~HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0;
1133                 }
1134         }
1135
1136         if (CHIP_IS_E1(bp))
1137                 REG_WR(bp, HC_REG_INT_MASK + port*4, 0x1FFFF);
1138
1139         DP(NETIF_MSG_INTR, "write %x to HC %d (addr 0x%x)  mode %s\n",
1140            val, port, addr, (msix ? "MSI-X" : (msi ? "MSI" : "INTx")));
1141
1142         REG_WR(bp, addr, val);
1143         /*
1144          * Ensure that HC_CONFIG is written before leading/trailing edge config
1145          */
1146         mmiowb();
1147         barrier();
1148
1149         if (!CHIP_IS_E1(bp)) {
1150                 /* init leading/trailing edge */
1151                 if (IS_MF(bp)) {
1152                         val = (0xee0f | (1 << (BP_E1HVN(bp) + 4)));
1153                         if (bp->port.pmf)
1154                                 /* enable nig and gpio3 attention */
1155                                 val |= 0x1100;
1156                 } else
1157                         val = 0xffff;
1158
1159                 REG_WR(bp, HC_REG_TRAILING_EDGE_0 + port*8, val);
1160                 REG_WR(bp, HC_REG_LEADING_EDGE_0 + port*8, val);
1161         }
1162
1163         /* Make sure that interrupts are indeed enabled from here on */
1164         mmiowb();
1165 }
1166
1167 static void bnx2x_igu_int_enable(struct bnx2x *bp)
1168 {
1169         u32 val;
1170         int msix = (bp->flags & USING_MSIX_FLAG) ? 1 : 0;
1171         int msi = (bp->flags & USING_MSI_FLAG) ? 1 : 0;
1172
1173         val = REG_RD(bp, IGU_REG_PF_CONFIGURATION);
1174
1175         if (msix) {
1176                 val &= ~(IGU_PF_CONF_INT_LINE_EN |
1177                          IGU_PF_CONF_SINGLE_ISR_EN);
1178                 val |= (IGU_PF_CONF_FUNC_EN |
1179                         IGU_PF_CONF_MSI_MSIX_EN |
1180                         IGU_PF_CONF_ATTN_BIT_EN);
1181         } else if (msi) {
1182                 val &= ~IGU_PF_CONF_INT_LINE_EN;
1183                 val |= (IGU_PF_CONF_FUNC_EN |
1184                         IGU_PF_CONF_MSI_MSIX_EN |
1185                         IGU_PF_CONF_ATTN_BIT_EN |
1186                         IGU_PF_CONF_SINGLE_ISR_EN);
1187         } else {
1188                 val &= ~IGU_PF_CONF_MSI_MSIX_EN;
1189                 val |= (IGU_PF_CONF_FUNC_EN |
1190                         IGU_PF_CONF_INT_LINE_EN |
1191                         IGU_PF_CONF_ATTN_BIT_EN |
1192                         IGU_PF_CONF_SINGLE_ISR_EN);
1193         }
1194
1195         DP(NETIF_MSG_INTR, "write 0x%x to IGU  mode %s\n",
1196            val, (msix ? "MSI-X" : (msi ? "MSI" : "INTx")));
1197
1198         REG_WR(bp, IGU_REG_PF_CONFIGURATION, val);
1199
1200         barrier();
1201
1202         /* init leading/trailing edge */
1203         if (IS_MF(bp)) {
1204                 val = (0xee0f | (1 << (BP_E1HVN(bp) + 4)));
1205                 if (bp->port.pmf)
1206                         /* enable nig and gpio3 attention */
1207                         val |= 0x1100;
1208         } else
1209                 val = 0xffff;
1210
1211         REG_WR(bp, IGU_REG_TRAILING_EDGE_LATCH, val);
1212         REG_WR(bp, IGU_REG_LEADING_EDGE_LATCH, val);
1213
1214         /* Make sure that interrupts are indeed enabled from here on */
1215         mmiowb();
1216 }
1217
1218 void bnx2x_int_enable(struct bnx2x *bp)
1219 {
1220         if (bp->common.int_block == INT_BLOCK_HC)
1221                 bnx2x_hc_int_enable(bp);
1222         else
1223                 bnx2x_igu_int_enable(bp);
1224 }
1225
1226 static void bnx2x_hc_int_disable(struct bnx2x *bp)
1227 {
1228         int port = BP_PORT(bp);
1229         u32 addr = port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
1230         u32 val = REG_RD(bp, addr);
1231
1232         /*
1233          * in E1 we must use only PCI configuration space to disable
1234          * MSI/MSIX capablility
1235          * It's forbitten to disable IGU_PF_CONF_MSI_MSIX_EN in HC block
1236          */
1237         if (CHIP_IS_E1(bp)) {
1238                 /*  Since IGU_PF_CONF_MSI_MSIX_EN still always on
1239                  *  Use mask register to prevent from HC sending interrupts
1240                  *  after we exit the function
1241                  */
1242                 REG_WR(bp, HC_REG_INT_MASK + port*4, 0);
1243
1244                 val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1245                          HC_CONFIG_0_REG_INT_LINE_EN_0 |
1246                          HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1247         } else
1248                 val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1249                          HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
1250                          HC_CONFIG_0_REG_INT_LINE_EN_0 |
1251                          HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1252
1253         DP(NETIF_MSG_INTR, "write %x to HC %d (addr 0x%x)\n",
1254            val, port, addr);
1255
1256         /* flush all outstanding writes */
1257         mmiowb();
1258
1259         REG_WR(bp, addr, val);
1260         if (REG_RD(bp, addr) != val)
1261                 BNX2X_ERR("BUG! proper val not read from IGU!\n");
1262 }
1263
1264 static void bnx2x_igu_int_disable(struct bnx2x *bp)
1265 {
1266         u32 val = REG_RD(bp, IGU_REG_PF_CONFIGURATION);
1267
1268         val &= ~(IGU_PF_CONF_MSI_MSIX_EN |
1269                  IGU_PF_CONF_INT_LINE_EN |
1270                  IGU_PF_CONF_ATTN_BIT_EN);
1271
1272         DP(NETIF_MSG_INTR, "write %x to IGU\n", val);
1273
1274         /* flush all outstanding writes */
1275         mmiowb();
1276
1277         REG_WR(bp, IGU_REG_PF_CONFIGURATION, val);
1278         if (REG_RD(bp, IGU_REG_PF_CONFIGURATION) != val)
1279                 BNX2X_ERR("BUG! proper val not read from IGU!\n");
1280 }
1281
1282 static void bnx2x_int_disable(struct bnx2x *bp)
1283 {
1284         if (bp->common.int_block == INT_BLOCK_HC)
1285                 bnx2x_hc_int_disable(bp);
1286         else
1287                 bnx2x_igu_int_disable(bp);
1288 }
1289
1290 void bnx2x_int_disable_sync(struct bnx2x *bp, int disable_hw)
1291 {
1292         int msix = (bp->flags & USING_MSIX_FLAG) ? 1 : 0;
1293         int i, offset;
1294
1295         /* disable interrupt handling */
1296         atomic_inc(&bp->intr_sem);
1297         smp_wmb(); /* Ensure that bp->intr_sem update is SMP-safe */
1298
1299         if (disable_hw)
1300                 /* prevent the HW from sending interrupts */
1301                 bnx2x_int_disable(bp);
1302
1303         /* make sure all ISRs are done */
1304         if (msix) {
1305                 synchronize_irq(bp->msix_table[0].vector);
1306                 offset = 1;
1307 #ifdef BCM_CNIC
1308                 offset++;
1309 #endif
1310                 for_each_eth_queue(bp, i)
1311                         synchronize_irq(bp->msix_table[i + offset].vector);
1312         } else
1313                 synchronize_irq(bp->pdev->irq);
1314
1315         /* make sure sp_task is not running */
1316         cancel_delayed_work(&bp->sp_task);
1317         flush_workqueue(bnx2x_wq);
1318 }
1319
1320 /* fast path */
1321
1322 /*
1323  * General service functions
1324  */
1325
1326 /* Return true if succeeded to acquire the lock */
1327 static bool bnx2x_trylock_hw_lock(struct bnx2x *bp, u32 resource)
1328 {
1329         u32 lock_status;
1330         u32 resource_bit = (1 << resource);
1331         int func = BP_FUNC(bp);
1332         u32 hw_lock_control_reg;
1333
1334         DP(NETIF_MSG_HW, "Trying to take a lock on resource %d\n", resource);
1335
1336         /* Validating that the resource is within range */
1337         if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1338                 DP(NETIF_MSG_HW,
1339                    "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
1340                    resource, HW_LOCK_MAX_RESOURCE_VALUE);
1341                 return false;
1342         }
1343
1344         if (func <= 5)
1345                 hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
1346         else
1347                 hw_lock_control_reg =
1348                                 (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
1349
1350         /* Try to acquire the lock */
1351         REG_WR(bp, hw_lock_control_reg + 4, resource_bit);
1352         lock_status = REG_RD(bp, hw_lock_control_reg);
1353         if (lock_status & resource_bit)
1354                 return true;
1355
1356         DP(NETIF_MSG_HW, "Failed to get a lock on resource %d\n", resource);
1357         return false;
1358 }
1359
1360 #ifdef BCM_CNIC
1361 static void bnx2x_cnic_cfc_comp(struct bnx2x *bp, int cid);
1362 #endif
1363
1364 void bnx2x_sp_event(struct bnx2x_fastpath *fp,
1365                            union eth_rx_cqe *rr_cqe)
1366 {
1367         struct bnx2x *bp = fp->bp;
1368         int cid = SW_CID(rr_cqe->ramrod_cqe.conn_and_cmd_data);
1369         int command = CQE_CMD(rr_cqe->ramrod_cqe.conn_and_cmd_data);
1370
1371         DP(BNX2X_MSG_SP,
1372            "fp %d  cid %d  got ramrod #%d  state is %x  type is %d\n",
1373            fp->index, cid, command, bp->state,
1374            rr_cqe->ramrod_cqe.ramrod_type);
1375
1376         switch (command | fp->state) {
1377         case (RAMROD_CMD_ID_ETH_CLIENT_SETUP | BNX2X_FP_STATE_OPENING):
1378                 DP(NETIF_MSG_IFUP, "got MULTI[%d] setup ramrod\n", cid);
1379                 fp->state = BNX2X_FP_STATE_OPEN;
1380                 break;
1381
1382         case (RAMROD_CMD_ID_ETH_HALT | BNX2X_FP_STATE_HALTING):
1383                 DP(NETIF_MSG_IFDOWN, "got MULTI[%d] halt ramrod\n", cid);
1384                 fp->state = BNX2X_FP_STATE_HALTED;
1385                 break;
1386
1387         case (RAMROD_CMD_ID_ETH_TERMINATE | BNX2X_FP_STATE_TERMINATING):
1388                 DP(NETIF_MSG_IFDOWN, "got MULTI[%d] teminate ramrod\n", cid);
1389                 fp->state = BNX2X_FP_STATE_TERMINATED;
1390                 break;
1391
1392         default:
1393                 BNX2X_ERR("unexpected MC reply (%d)  "
1394                           "fp[%d] state is %x\n",
1395                           command, fp->index, fp->state);
1396                 break;
1397         }
1398
1399         smp_mb__before_atomic_inc();
1400         atomic_inc(&bp->spq_left);
1401         /* push the change in fp->state and towards the memory */
1402         smp_wmb();
1403
1404         return;
1405 }
1406
1407 irqreturn_t bnx2x_interrupt(int irq, void *dev_instance)
1408 {
1409         struct bnx2x *bp = netdev_priv(dev_instance);
1410         u16 status = bnx2x_ack_int(bp);
1411         u16 mask;
1412         int i;
1413
1414         /* Return here if interrupt is shared and it's not for us */
1415         if (unlikely(status == 0)) {
1416                 DP(NETIF_MSG_INTR, "not our interrupt!\n");
1417                 return IRQ_NONE;
1418         }
1419         DP(NETIF_MSG_INTR, "got an interrupt  status 0x%x\n", status);
1420
1421         /* Return here if interrupt is disabled */
1422         if (unlikely(atomic_read(&bp->intr_sem) != 0)) {
1423                 DP(NETIF_MSG_INTR, "called but intr_sem not 0, returning\n");
1424                 return IRQ_HANDLED;
1425         }
1426
1427 #ifdef BNX2X_STOP_ON_ERROR
1428         if (unlikely(bp->panic))
1429                 return IRQ_HANDLED;
1430 #endif
1431
1432         for_each_eth_queue(bp, i) {
1433                 struct bnx2x_fastpath *fp = &bp->fp[i];
1434
1435                 mask = 0x2 << (fp->index + CNIC_CONTEXT_USE);
1436                 if (status & mask) {
1437                         /* Handle Rx and Tx according to SB id */
1438                         prefetch(fp->rx_cons_sb);
1439                         prefetch(fp->tx_cons_sb);
1440                         prefetch(&fp->sb_running_index[SM_RX_ID]);
1441                         napi_schedule(&bnx2x_fp(bp, fp->index, napi));
1442                         status &= ~mask;
1443                 }
1444         }
1445
1446 #ifdef BCM_CNIC
1447         mask = 0x2;
1448         if (status & (mask | 0x1)) {
1449                 struct cnic_ops *c_ops = NULL;
1450
1451                 rcu_read_lock();
1452                 c_ops = rcu_dereference(bp->cnic_ops);
1453                 if (c_ops)
1454                         c_ops->cnic_handler(bp->cnic_data, NULL);
1455                 rcu_read_unlock();
1456
1457                 status &= ~mask;
1458         }
1459 #endif
1460
1461         if (unlikely(status & 0x1)) {
1462                 queue_delayed_work(bnx2x_wq, &bp->sp_task, 0);
1463
1464                 status &= ~0x1;
1465                 if (!status)
1466                         return IRQ_HANDLED;
1467         }
1468
1469         if (unlikely(status))
1470                 DP(NETIF_MSG_INTR, "got an unknown interrupt! (status 0x%x)\n",
1471                    status);
1472
1473         return IRQ_HANDLED;
1474 }
1475
1476 /* end of fast path */
1477
1478
1479 /* Link */
1480
1481 /*
1482  * General service functions
1483  */
1484
1485 int bnx2x_acquire_hw_lock(struct bnx2x *bp, u32 resource)
1486 {
1487         u32 lock_status;
1488         u32 resource_bit = (1 << resource);
1489         int func = BP_FUNC(bp);
1490         u32 hw_lock_control_reg;
1491         int cnt;
1492
1493         /* Validating that the resource is within range */
1494         if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1495                 DP(NETIF_MSG_HW,
1496                    "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
1497                    resource, HW_LOCK_MAX_RESOURCE_VALUE);
1498                 return -EINVAL;
1499         }
1500
1501         if (func <= 5) {
1502                 hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
1503         } else {
1504                 hw_lock_control_reg =
1505                                 (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
1506         }
1507
1508         /* Validating that the resource is not already taken */
1509         lock_status = REG_RD(bp, hw_lock_control_reg);
1510         if (lock_status & resource_bit) {
1511                 DP(NETIF_MSG_HW, "lock_status 0x%x  resource_bit 0x%x\n",
1512                    lock_status, resource_bit);
1513                 return -EEXIST;
1514         }
1515
1516         /* Try for 5 second every 5ms */
1517         for (cnt = 0; cnt < 1000; cnt++) {
1518                 /* Try to acquire the lock */
1519                 REG_WR(bp, hw_lock_control_reg + 4, resource_bit);
1520                 lock_status = REG_RD(bp, hw_lock_control_reg);
1521                 if (lock_status & resource_bit)
1522                         return 0;
1523
1524                 msleep(5);
1525         }
1526         DP(NETIF_MSG_HW, "Timeout\n");
1527         return -EAGAIN;
1528 }
1529
1530 int bnx2x_release_hw_lock(struct bnx2x *bp, u32 resource)
1531 {
1532         u32 lock_status;
1533         u32 resource_bit = (1 << resource);
1534         int func = BP_FUNC(bp);
1535         u32 hw_lock_control_reg;
1536
1537         DP(NETIF_MSG_HW, "Releasing a lock on resource %d\n", resource);
1538
1539         /* Validating that the resource is within range */
1540         if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1541                 DP(NETIF_MSG_HW,
1542                    "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
1543                    resource, HW_LOCK_MAX_RESOURCE_VALUE);
1544                 return -EINVAL;
1545         }
1546
1547         if (func <= 5) {
1548                 hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
1549         } else {
1550                 hw_lock_control_reg =
1551                                 (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
1552         }
1553
1554         /* Validating that the resource is currently taken */
1555         lock_status = REG_RD(bp, hw_lock_control_reg);
1556         if (!(lock_status & resource_bit)) {
1557                 DP(NETIF_MSG_HW, "lock_status 0x%x  resource_bit 0x%x\n",
1558                    lock_status, resource_bit);
1559                 return -EFAULT;
1560         }
1561
1562         REG_WR(bp, hw_lock_control_reg, resource_bit);
1563         return 0;
1564 }
1565
1566
1567 int bnx2x_get_gpio(struct bnx2x *bp, int gpio_num, u8 port)
1568 {
1569         /* The GPIO should be swapped if swap register is set and active */
1570         int gpio_port = (REG_RD(bp, NIG_REG_PORT_SWAP) &&
1571                          REG_RD(bp, NIG_REG_STRAP_OVERRIDE)) ^ port;
1572         int gpio_shift = gpio_num +
1573                         (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0);
1574         u32 gpio_mask = (1 << gpio_shift);
1575         u32 gpio_reg;
1576         int value;
1577
1578         if (gpio_num > MISC_REGISTERS_GPIO_3) {
1579                 BNX2X_ERR("Invalid GPIO %d\n", gpio_num);
1580                 return -EINVAL;
1581         }
1582
1583         /* read GPIO value */
1584         gpio_reg = REG_RD(bp, MISC_REG_GPIO);
1585
1586         /* get the requested pin value */
1587         if ((gpio_reg & gpio_mask) == gpio_mask)
1588                 value = 1;
1589         else
1590                 value = 0;
1591
1592         DP(NETIF_MSG_LINK, "pin %d  value 0x%x\n", gpio_num, value);
1593
1594         return value;
1595 }
1596
1597 int bnx2x_set_gpio(struct bnx2x *bp, int gpio_num, u32 mode, u8 port)
1598 {
1599         /* The GPIO should be swapped if swap register is set and active */
1600         int gpio_port = (REG_RD(bp, NIG_REG_PORT_SWAP) &&
1601                          REG_RD(bp, NIG_REG_STRAP_OVERRIDE)) ^ port;
1602         int gpio_shift = gpio_num +
1603                         (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0);
1604         u32 gpio_mask = (1 << gpio_shift);
1605         u32 gpio_reg;
1606
1607         if (gpio_num > MISC_REGISTERS_GPIO_3) {
1608                 BNX2X_ERR("Invalid GPIO %d\n", gpio_num);
1609                 return -EINVAL;
1610         }
1611
1612         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
1613         /* read GPIO and mask except the float bits */
1614         gpio_reg = (REG_RD(bp, MISC_REG_GPIO) & MISC_REGISTERS_GPIO_FLOAT);
1615
1616         switch (mode) {
1617         case MISC_REGISTERS_GPIO_OUTPUT_LOW:
1618                 DP(NETIF_MSG_LINK, "Set GPIO %d (shift %d) -> output low\n",
1619                    gpio_num, gpio_shift);
1620                 /* clear FLOAT and set CLR */
1621                 gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1622                 gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_CLR_POS);
1623                 break;
1624
1625         case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
1626                 DP(NETIF_MSG_LINK, "Set GPIO %d (shift %d) -> output high\n",
1627                    gpio_num, gpio_shift);
1628                 /* clear FLOAT and set SET */
1629                 gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1630                 gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_SET_POS);
1631                 break;
1632
1633         case MISC_REGISTERS_GPIO_INPUT_HI_Z:
1634                 DP(NETIF_MSG_LINK, "Set GPIO %d (shift %d) -> input\n",
1635                    gpio_num, gpio_shift);
1636                 /* set FLOAT */
1637                 gpio_reg |= (gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1638                 break;
1639
1640         default:
1641                 break;
1642         }
1643
1644         REG_WR(bp, MISC_REG_GPIO, gpio_reg);
1645         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
1646
1647         return 0;
1648 }
1649
1650 int bnx2x_set_gpio_int(struct bnx2x *bp, int gpio_num, u32 mode, u8 port)
1651 {
1652         /* The GPIO should be swapped if swap register is set and active */
1653         int gpio_port = (REG_RD(bp, NIG_REG_PORT_SWAP) &&
1654                          REG_RD(bp, NIG_REG_STRAP_OVERRIDE)) ^ port;
1655         int gpio_shift = gpio_num +
1656                         (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0);
1657         u32 gpio_mask = (1 << gpio_shift);
1658         u32 gpio_reg;
1659
1660         if (gpio_num > MISC_REGISTERS_GPIO_3) {
1661                 BNX2X_ERR("Invalid GPIO %d\n", gpio_num);
1662                 return -EINVAL;
1663         }
1664
1665         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
1666         /* read GPIO int */
1667         gpio_reg = REG_RD(bp, MISC_REG_GPIO_INT);
1668
1669         switch (mode) {
1670         case MISC_REGISTERS_GPIO_INT_OUTPUT_CLR:
1671                 DP(NETIF_MSG_LINK, "Clear GPIO INT %d (shift %d) -> "
1672                                    "output low\n", gpio_num, gpio_shift);
1673                 /* clear SET and set CLR */
1674                 gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
1675                 gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
1676                 break;
1677
1678         case MISC_REGISTERS_GPIO_INT_OUTPUT_SET:
1679                 DP(NETIF_MSG_LINK, "Set GPIO INT %d (shift %d) -> "
1680                                    "output high\n", gpio_num, gpio_shift);
1681                 /* clear CLR and set SET */
1682                 gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
1683                 gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
1684                 break;
1685
1686         default:
1687                 break;
1688         }
1689
1690         REG_WR(bp, MISC_REG_GPIO_INT, gpio_reg);
1691         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
1692
1693         return 0;
1694 }
1695
1696 static int bnx2x_set_spio(struct bnx2x *bp, int spio_num, u32 mode)
1697 {
1698         u32 spio_mask = (1 << spio_num);
1699         u32 spio_reg;
1700
1701         if ((spio_num < MISC_REGISTERS_SPIO_4) ||
1702             (spio_num > MISC_REGISTERS_SPIO_7)) {
1703                 BNX2X_ERR("Invalid SPIO %d\n", spio_num);
1704                 return -EINVAL;
1705         }
1706
1707         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_SPIO);
1708         /* read SPIO and mask except the float bits */
1709         spio_reg = (REG_RD(bp, MISC_REG_SPIO) & MISC_REGISTERS_SPIO_FLOAT);
1710
1711         switch (mode) {
1712         case MISC_REGISTERS_SPIO_OUTPUT_LOW:
1713                 DP(NETIF_MSG_LINK, "Set SPIO %d -> output low\n", spio_num);
1714                 /* clear FLOAT and set CLR */
1715                 spio_reg &= ~(spio_mask << MISC_REGISTERS_SPIO_FLOAT_POS);
1716                 spio_reg |=  (spio_mask << MISC_REGISTERS_SPIO_CLR_POS);
1717                 break;
1718
1719         case MISC_REGISTERS_SPIO_OUTPUT_HIGH:
1720                 DP(NETIF_MSG_LINK, "Set SPIO %d -> output high\n", spio_num);
1721                 /* clear FLOAT and set SET */
1722                 spio_reg &= ~(spio_mask << MISC_REGISTERS_SPIO_FLOAT_POS);
1723                 spio_reg |=  (spio_mask << MISC_REGISTERS_SPIO_SET_POS);
1724                 break;
1725
1726         case MISC_REGISTERS_SPIO_INPUT_HI_Z:
1727                 DP(NETIF_MSG_LINK, "Set SPIO %d -> input\n", spio_num);
1728                 /* set FLOAT */
1729                 spio_reg |= (spio_mask << MISC_REGISTERS_SPIO_FLOAT_POS);
1730                 break;
1731
1732         default:
1733                 break;
1734         }
1735
1736         REG_WR(bp, MISC_REG_SPIO, spio_reg);
1737         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_SPIO);
1738
1739         return 0;
1740 }
1741
1742 int bnx2x_get_link_cfg_idx(struct bnx2x *bp)
1743 {
1744         u32 sel_phy_idx = 0;
1745         if (bp->link_vars.link_up) {
1746                 sel_phy_idx = EXT_PHY1;
1747                 /* In case link is SERDES, check if the EXT_PHY2 is the one */
1748                 if ((bp->link_vars.link_status & LINK_STATUS_SERDES_LINK) &&
1749                     (bp->link_params.phy[EXT_PHY2].supported & SUPPORTED_FIBRE))
1750                         sel_phy_idx = EXT_PHY2;
1751         } else {
1752
1753                 switch (bnx2x_phy_selection(&bp->link_params)) {
1754                 case PORT_HW_CFG_PHY_SELECTION_HARDWARE_DEFAULT:
1755                 case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY:
1756                 case PORT_HW_CFG_PHY_SELECTION_FIRST_PHY_PRIORITY:
1757                        sel_phy_idx = EXT_PHY1;
1758                        break;
1759                 case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY:
1760                 case PORT_HW_CFG_PHY_SELECTION_SECOND_PHY_PRIORITY:
1761                        sel_phy_idx = EXT_PHY2;
1762                        break;
1763                 }
1764         }
1765         /*
1766         * The selected actived PHY is always after swapping (in case PHY
1767         * swapping is enabled). So when swapping is enabled, we need to reverse
1768         * the configuration
1769         */
1770
1771         if (bp->link_params.multi_phy_config &
1772             PORT_HW_CFG_PHY_SWAPPED_ENABLED) {
1773                 if (sel_phy_idx == EXT_PHY1)
1774                         sel_phy_idx = EXT_PHY2;
1775                 else if (sel_phy_idx == EXT_PHY2)
1776                         sel_phy_idx = EXT_PHY1;
1777         }
1778         return LINK_CONFIG_IDX(sel_phy_idx);
1779 }
1780
1781 void bnx2x_calc_fc_adv(struct bnx2x *bp)
1782 {
1783         u8 cfg_idx = bnx2x_get_link_cfg_idx(bp);
1784         switch (bp->link_vars.ieee_fc &
1785                 MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_MASK) {
1786         case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_NONE:
1787                 bp->port.advertising[cfg_idx] &= ~(ADVERTISED_Asym_Pause |
1788                                                    ADVERTISED_Pause);
1789                 break;
1790
1791         case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_BOTH:
1792                 bp->port.advertising[cfg_idx] |= (ADVERTISED_Asym_Pause |
1793                                                   ADVERTISED_Pause);
1794                 break;
1795
1796         case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_ASYMMETRIC:
1797                 bp->port.advertising[cfg_idx] |= ADVERTISED_Asym_Pause;
1798                 break;
1799
1800         default:
1801                 bp->port.advertising[cfg_idx] &= ~(ADVERTISED_Asym_Pause |
1802                                                    ADVERTISED_Pause);
1803                 break;
1804         }
1805 }
1806
1807 u8 bnx2x_initial_phy_init(struct bnx2x *bp, int load_mode)
1808 {
1809         if (!BP_NOMCP(bp)) {
1810                 u8 rc;
1811                 int cfx_idx = bnx2x_get_link_cfg_idx(bp);
1812                 u16 req_line_speed = bp->link_params.req_line_speed[cfx_idx];
1813                 /* Initialize link parameters structure variables */
1814                 /* It is recommended to turn off RX FC for jumbo frames
1815                    for better performance */
1816                 if ((CHIP_IS_E1x(bp)) && (bp->dev->mtu > 5000))
1817                         bp->link_params.req_fc_auto_adv = BNX2X_FLOW_CTRL_TX;
1818                 else
1819                         bp->link_params.req_fc_auto_adv = BNX2X_FLOW_CTRL_BOTH;
1820
1821                 bnx2x_acquire_phy_lock(bp);
1822
1823                 if (load_mode == LOAD_DIAG) {
1824                         bp->link_params.loopback_mode = LOOPBACK_XGXS;
1825                         bp->link_params.req_line_speed[cfx_idx] = SPEED_10000;
1826                 }
1827
1828                 rc = bnx2x_phy_init(&bp->link_params, &bp->link_vars);
1829
1830                 bnx2x_release_phy_lock(bp);
1831
1832                 bnx2x_calc_fc_adv(bp);
1833
1834                 if (CHIP_REV_IS_SLOW(bp) && bp->link_vars.link_up) {
1835                         bnx2x_stats_handle(bp, STATS_EVENT_LINK_UP);
1836                         bnx2x_link_report(bp);
1837                 }
1838                 bp->link_params.req_line_speed[cfx_idx] = req_line_speed;
1839                 return rc;
1840         }
1841         BNX2X_ERR("Bootcode is missing - can not initialize link\n");
1842         return -EINVAL;
1843 }
1844
1845 void bnx2x_link_set(struct bnx2x *bp)
1846 {
1847         if (!BP_NOMCP(bp)) {
1848                 bnx2x_acquire_phy_lock(bp);
1849                 bnx2x_link_reset(&bp->link_params, &bp->link_vars, 1);
1850                 bnx2x_phy_init(&bp->link_params, &bp->link_vars);
1851                 bnx2x_release_phy_lock(bp);
1852
1853                 bnx2x_calc_fc_adv(bp);
1854         } else
1855                 BNX2X_ERR("Bootcode is missing - can not set link\n");
1856 }
1857
1858 static void bnx2x__link_reset(struct bnx2x *bp)
1859 {
1860         if (!BP_NOMCP(bp)) {
1861                 bnx2x_acquire_phy_lock(bp);
1862                 bnx2x_link_reset(&bp->link_params, &bp->link_vars, 1);
1863                 bnx2x_release_phy_lock(bp);
1864         } else
1865                 BNX2X_ERR("Bootcode is missing - can not reset link\n");
1866 }
1867
1868 u8 bnx2x_link_test(struct bnx2x *bp, u8 is_serdes)
1869 {
1870         u8 rc = 0;
1871
1872         if (!BP_NOMCP(bp)) {
1873                 bnx2x_acquire_phy_lock(bp);
1874                 rc = bnx2x_test_link(&bp->link_params, &bp->link_vars,
1875                                      is_serdes);
1876                 bnx2x_release_phy_lock(bp);
1877         } else
1878                 BNX2X_ERR("Bootcode is missing - can not test link\n");
1879
1880         return rc;
1881 }
1882
1883 static void bnx2x_init_port_minmax(struct bnx2x *bp)
1884 {
1885         u32 r_param = bp->link_vars.line_speed / 8;
1886         u32 fair_periodic_timeout_usec;
1887         u32 t_fair;
1888
1889         memset(&(bp->cmng.rs_vars), 0,
1890                sizeof(struct rate_shaping_vars_per_port));
1891         memset(&(bp->cmng.fair_vars), 0, sizeof(struct fairness_vars_per_port));
1892
1893         /* 100 usec in SDM ticks = 25 since each tick is 4 usec */
1894         bp->cmng.rs_vars.rs_periodic_timeout = RS_PERIODIC_TIMEOUT_USEC / 4;
1895
1896         /* this is the threshold below which no timer arming will occur
1897            1.25 coefficient is for the threshold to be a little bigger
1898            than the real time, to compensate for timer in-accuracy */
1899         bp->cmng.rs_vars.rs_threshold =
1900                                 (RS_PERIODIC_TIMEOUT_USEC * r_param * 5) / 4;
1901
1902         /* resolution of fairness timer */
1903         fair_periodic_timeout_usec = QM_ARB_BYTES / r_param;
1904         /* for 10G it is 1000usec. for 1G it is 10000usec. */
1905         t_fair = T_FAIR_COEF / bp->link_vars.line_speed;
1906
1907         /* this is the threshold below which we won't arm the timer anymore */
1908         bp->cmng.fair_vars.fair_threshold = QM_ARB_BYTES;
1909
1910         /* we multiply by 1e3/8 to get bytes/msec.
1911            We don't want the credits to pass a credit
1912            of the t_fair*FAIR_MEM (algorithm resolution) */
1913         bp->cmng.fair_vars.upper_bound = r_param * t_fair * FAIR_MEM;
1914         /* since each tick is 4 usec */
1915         bp->cmng.fair_vars.fairness_timeout = fair_periodic_timeout_usec / 4;
1916 }
1917
1918 /* Calculates the sum of vn_min_rates.
1919    It's needed for further normalizing of the min_rates.
1920    Returns:
1921      sum of vn_min_rates.
1922        or
1923      0 - if all the min_rates are 0.
1924      In the later case fainess algorithm should be deactivated.
1925      If not all min_rates are zero then those that are zeroes will be set to 1.
1926  */
1927 static void bnx2x_calc_vn_weight_sum(struct bnx2x *bp)
1928 {
1929         int all_zero = 1;
1930         int vn;
1931
1932         bp->vn_weight_sum = 0;
1933         for (vn = VN_0; vn < E1HVN_MAX; vn++) {
1934                 u32 vn_cfg = bp->mf_config[vn];
1935                 u32 vn_min_rate = ((vn_cfg & FUNC_MF_CFG_MIN_BW_MASK) >>
1936                                    FUNC_MF_CFG_MIN_BW_SHIFT) * 100;
1937
1938                 /* Skip hidden vns */
1939                 if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE)
1940                         continue;
1941
1942                 /* If min rate is zero - set it to 1 */
1943                 if (!vn_min_rate)
1944                         vn_min_rate = DEF_MIN_RATE;
1945                 else
1946                         all_zero = 0;
1947
1948                 bp->vn_weight_sum += vn_min_rate;
1949         }
1950
1951         /* ... only if all min rates are zeros - disable fairness */
1952         if (all_zero) {
1953                 bp->cmng.flags.cmng_enables &=
1954                                         ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
1955                 DP(NETIF_MSG_IFUP, "All MIN values are zeroes"
1956                    "  fairness will be disabled\n");
1957         } else
1958                 bp->cmng.flags.cmng_enables |=
1959                                         CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
1960 }
1961
1962 static void bnx2x_init_vn_minmax(struct bnx2x *bp, int vn)
1963 {
1964         struct rate_shaping_vars_per_vn m_rs_vn;
1965         struct fairness_vars_per_vn m_fair_vn;
1966         u32 vn_cfg = bp->mf_config[vn];
1967         int func = 2*vn + BP_PORT(bp);
1968         u16 vn_min_rate, vn_max_rate;
1969         int i;
1970
1971         /* If function is hidden - set min and max to zeroes */
1972         if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
1973                 vn_min_rate = 0;
1974                 vn_max_rate = 0;
1975
1976         } else {
1977                 vn_min_rate = ((vn_cfg & FUNC_MF_CFG_MIN_BW_MASK) >>
1978                                 FUNC_MF_CFG_MIN_BW_SHIFT) * 100;
1979                 /* If min rate is zero - set it to 1 */
1980                 if (bp->vn_weight_sum && (vn_min_rate == 0))
1981                         vn_min_rate = DEF_MIN_RATE;
1982                 vn_max_rate = ((vn_cfg & FUNC_MF_CFG_MAX_BW_MASK) >>
1983                                 FUNC_MF_CFG_MAX_BW_SHIFT) * 100;
1984         }
1985
1986         DP(NETIF_MSG_IFUP,
1987            "func %d: vn_min_rate %d  vn_max_rate %d  vn_weight_sum %d\n",
1988            func, vn_min_rate, vn_max_rate, bp->vn_weight_sum);
1989
1990         memset(&m_rs_vn, 0, sizeof(struct rate_shaping_vars_per_vn));
1991         memset(&m_fair_vn, 0, sizeof(struct fairness_vars_per_vn));
1992
1993         /* global vn counter - maximal Mbps for this vn */
1994         m_rs_vn.vn_counter.rate = vn_max_rate;
1995
1996         /* quota - number of bytes transmitted in this period */
1997         m_rs_vn.vn_counter.quota =
1998                                 (vn_max_rate * RS_PERIODIC_TIMEOUT_USEC) / 8;
1999
2000         if (bp->vn_weight_sum) {
2001                 /* credit for each period of the fairness algorithm:
2002                    number of bytes in T_FAIR (the vn share the port rate).
2003                    vn_weight_sum should not be larger than 10000, thus
2004                    T_FAIR_COEF / (8 * vn_weight_sum) will always be greater
2005                    than zero */
2006                 m_fair_vn.vn_credit_delta =
2007                         max_t(u32, (vn_min_rate * (T_FAIR_COEF /
2008                                                    (8 * bp->vn_weight_sum))),
2009                               (bp->cmng.fair_vars.fair_threshold * 2));
2010                 DP(NETIF_MSG_IFUP, "m_fair_vn.vn_credit_delta %d\n",
2011                    m_fair_vn.vn_credit_delta);
2012         }
2013
2014         /* Store it to internal memory */
2015         for (i = 0; i < sizeof(struct rate_shaping_vars_per_vn)/4; i++)
2016                 REG_WR(bp, BAR_XSTRORM_INTMEM +
2017                        XSTORM_RATE_SHAPING_PER_VN_VARS_OFFSET(func) + i * 4,
2018                        ((u32 *)(&m_rs_vn))[i]);
2019
2020         for (i = 0; i < sizeof(struct fairness_vars_per_vn)/4; i++)
2021                 REG_WR(bp, BAR_XSTRORM_INTMEM +
2022                        XSTORM_FAIRNESS_PER_VN_VARS_OFFSET(func) + i * 4,
2023                        ((u32 *)(&m_fair_vn))[i]);
2024 }
2025
2026 static int bnx2x_get_cmng_fns_mode(struct bnx2x *bp)
2027 {
2028         if (CHIP_REV_IS_SLOW(bp))
2029                 return CMNG_FNS_NONE;
2030         if (IS_MF(bp))
2031                 return CMNG_FNS_MINMAX;
2032
2033         return CMNG_FNS_NONE;
2034 }
2035
2036 static void bnx2x_read_mf_cfg(struct bnx2x *bp)
2037 {
2038         int vn, n = (CHIP_MODE_IS_4_PORT(bp) ? 2 : 1);
2039
2040         if (BP_NOMCP(bp))
2041                 return; /* what should be the default bvalue in this case */
2042
2043         /* For 2 port configuration the absolute function number formula
2044          * is:
2045          *      abs_func = 2 * vn + BP_PORT + BP_PATH
2046          *
2047          *      and there are 4 functions per port
2048          *
2049          * For 4 port configuration it is
2050          *      abs_func = 4 * vn + 2 * BP_PORT + BP_PATH
2051          *
2052          *      and there are 2 functions per port
2053          */
2054         for (vn = VN_0; vn < E1HVN_MAX; vn++) {
2055                 int /*abs*/func = n * (2 * vn + BP_PORT(bp)) + BP_PATH(bp);
2056
2057                 if (func >= E1H_FUNC_MAX)
2058                         break;
2059
2060                 bp->mf_config[vn] =
2061                         MF_CFG_RD(bp, func_mf_config[func].config);
2062         }
2063 }
2064
2065 static void bnx2x_cmng_fns_init(struct bnx2x *bp, u8 read_cfg, u8 cmng_type)
2066 {
2067
2068         if (cmng_type == CMNG_FNS_MINMAX) {
2069                 int vn;
2070
2071                 /* clear cmng_enables */
2072                 bp->cmng.flags.cmng_enables = 0;
2073
2074                 /* read mf conf from shmem */
2075                 if (read_cfg)
2076                         bnx2x_read_mf_cfg(bp);
2077
2078                 /* Init rate shaping and fairness contexts */
2079                 bnx2x_init_port_minmax(bp);
2080
2081                 /* vn_weight_sum and enable fairness if not 0 */
2082                 bnx2x_calc_vn_weight_sum(bp);
2083
2084                 /* calculate and set min-max rate for each vn */
2085                 for (vn = VN_0; vn < E1HVN_MAX; vn++)
2086                         bnx2x_init_vn_minmax(bp, vn);
2087
2088                 /* always enable rate shaping and fairness */
2089                 bp->cmng.flags.cmng_enables |=
2090                                         CMNG_FLAGS_PER_PORT_RATE_SHAPING_VN;
2091                 if (!bp->vn_weight_sum)
2092                         DP(NETIF_MSG_IFUP, "All MIN values are zeroes"
2093                                    "  fairness will be disabled\n");
2094                 return;
2095         }
2096
2097         /* rate shaping and fairness are disabled */
2098         DP(NETIF_MSG_IFUP,
2099            "rate shaping and fairness are disabled\n");
2100 }
2101
2102 static inline void bnx2x_link_sync_notify(struct bnx2x *bp)
2103 {
2104         int port = BP_PORT(bp);
2105         int func;
2106         int vn;
2107
2108         /* Set the attention towards other drivers on the same port */
2109         for (vn = VN_0; vn < E1HVN_MAX; vn++) {
2110                 if (vn == BP_E1HVN(bp))
2111                         continue;
2112
2113                 func = ((vn << 1) | port);
2114                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_0 +
2115                        (LINK_SYNC_ATTENTION_BIT_FUNC_0 + func)*4, 1);
2116         }
2117 }
2118
2119 /* This function is called upon link interrupt */
2120 static void bnx2x_link_attn(struct bnx2x *bp)
2121 {
2122         u32 prev_link_status = bp->link_vars.link_status;
2123         /* Make sure that we are synced with the current statistics */
2124         bnx2x_stats_handle(bp, STATS_EVENT_STOP);
2125
2126         bnx2x_link_update(&bp->link_params, &bp->link_vars);
2127
2128         if (bp->link_vars.link_up) {
2129
2130                 /* dropless flow control */
2131                 if (!CHIP_IS_E1(bp) && bp->dropless_fc) {
2132                         int port = BP_PORT(bp);
2133                         u32 pause_enabled = 0;
2134
2135                         if (bp->link_vars.flow_ctrl & BNX2X_FLOW_CTRL_TX)
2136                                 pause_enabled = 1;
2137
2138                         REG_WR(bp, BAR_USTRORM_INTMEM +
2139                                USTORM_ETH_PAUSE_ENABLED_OFFSET(port),
2140                                pause_enabled);
2141                 }
2142
2143                 if (bp->link_vars.mac_type == MAC_TYPE_BMAC) {
2144                         struct host_port_stats *pstats;
2145
2146                         pstats = bnx2x_sp(bp, port_stats);
2147                         /* reset old bmac stats */
2148                         memset(&(pstats->mac_stx[0]), 0,
2149                                sizeof(struct mac_stx));
2150                 }
2151                 if (bp->state == BNX2X_STATE_OPEN)
2152                         bnx2x_stats_handle(bp, STATS_EVENT_LINK_UP);
2153         }
2154
2155         /* indicate link status only if link status actually changed */
2156         if (prev_link_status != bp->link_vars.link_status)
2157                 bnx2x_link_report(bp);
2158
2159         if (IS_MF(bp))
2160                 bnx2x_link_sync_notify(bp);
2161
2162         if (bp->link_vars.link_up && bp->link_vars.line_speed) {
2163                 int cmng_fns = bnx2x_get_cmng_fns_mode(bp);
2164
2165                 if (cmng_fns != CMNG_FNS_NONE) {
2166                         bnx2x_cmng_fns_init(bp, false, cmng_fns);
2167                         storm_memset_cmng(bp, &bp->cmng, BP_PORT(bp));
2168                 } else
2169                         /* rate shaping and fairness are disabled */
2170                         DP(NETIF_MSG_IFUP,
2171                            "single function mode without fairness\n");
2172         }
2173 }
2174
2175 void bnx2x__link_status_update(struct bnx2x *bp)
2176 {
2177         if ((bp->state != BNX2X_STATE_OPEN) || (bp->flags & MF_FUNC_DIS))
2178                 return;
2179
2180         bnx2x_link_status_update(&bp->link_params, &bp->link_vars);
2181
2182         if (bp->link_vars.link_up)
2183                 bnx2x_stats_handle(bp, STATS_EVENT_LINK_UP);
2184         else
2185                 bnx2x_stats_handle(bp, STATS_EVENT_STOP);
2186
2187         /* the link status update could be the result of a DCC event
2188            hence re-read the shmem mf configuration */
2189         bnx2x_read_mf_cfg(bp);
2190
2191         /* indicate link status */
2192         bnx2x_link_report(bp);
2193 }
2194
2195 static void bnx2x_pmf_update(struct bnx2x *bp)
2196 {
2197         int port = BP_PORT(bp);
2198         u32 val;
2199
2200         bp->port.pmf = 1;
2201         DP(NETIF_MSG_LINK, "pmf %d\n", bp->port.pmf);
2202
2203         /* enable nig attention */
2204         val = (0xff0f | (1 << (BP_E1HVN(bp) + 4)));
2205         if (bp->common.int_block == INT_BLOCK_HC) {
2206                 REG_WR(bp, HC_REG_TRAILING_EDGE_0 + port*8, val);
2207                 REG_WR(bp, HC_REG_LEADING_EDGE_0 + port*8, val);
2208         } else if (CHIP_IS_E2(bp)) {
2209                 REG_WR(bp, IGU_REG_TRAILING_EDGE_LATCH, val);
2210                 REG_WR(bp, IGU_REG_LEADING_EDGE_LATCH, val);
2211         }
2212
2213         bnx2x_stats_handle(bp, STATS_EVENT_PMF);
2214 }
2215
2216 /* end of Link */
2217
2218 /* slow path */
2219
2220 /*
2221  * General service functions
2222  */
2223
2224 /* send the MCP a request, block until there is a reply */
2225 u32 bnx2x_fw_command(struct bnx2x *bp, u32 command, u32 param)
2226 {
2227         int mb_idx = BP_FW_MB_IDX(bp);
2228         u32 seq = ++bp->fw_seq;
2229         u32 rc = 0;
2230         u32 cnt = 1;
2231         u8 delay = CHIP_REV_IS_SLOW(bp) ? 100 : 10;
2232
2233         mutex_lock(&bp->fw_mb_mutex);
2234         SHMEM_WR(bp, func_mb[mb_idx].drv_mb_param, param);
2235         SHMEM_WR(bp, func_mb[mb_idx].drv_mb_header, (command | seq));
2236
2237         DP(BNX2X_MSG_MCP, "wrote command (%x) to FW MB\n", (command | seq));
2238
2239         do {
2240                 /* let the FW do it's magic ... */
2241                 msleep(delay);
2242
2243                 rc = SHMEM_RD(bp, func_mb[mb_idx].fw_mb_header);
2244
2245                 /* Give the FW up to 5 second (500*10ms) */
2246         } while ((seq != (rc & FW_MSG_SEQ_NUMBER_MASK)) && (cnt++ < 500));
2247
2248         DP(BNX2X_MSG_MCP, "[after %d ms] read (%x) seq is (%x) from FW MB\n",
2249            cnt*delay, rc, seq);
2250
2251         /* is this a reply to our command? */
2252         if (seq == (rc & FW_MSG_SEQ_NUMBER_MASK))
2253                 rc &= FW_MSG_CODE_MASK;
2254         else {
2255                 /* FW BUG! */
2256                 BNX2X_ERR("FW failed to respond!\n");
2257                 bnx2x_fw_dump(bp);
2258                 rc = 0;
2259         }
2260         mutex_unlock(&bp->fw_mb_mutex);
2261
2262         return rc;
2263 }
2264
2265 static u8 stat_counter_valid(struct bnx2x *bp, struct bnx2x_fastpath *fp)
2266 {
2267 #ifdef BCM_CNIC
2268         if (IS_FCOE_FP(fp) && IS_MF(bp))
2269                 return false;
2270 #endif
2271         return true;
2272 }
2273
2274 /* must be called under rtnl_lock */
2275 static void bnx2x_rxq_set_mac_filters(struct bnx2x *bp, u16 cl_id, u32 filters)
2276 {
2277         u32 mask = (1 << cl_id);
2278
2279         /* initial seeting is BNX2X_ACCEPT_NONE */
2280         u8 drop_all_ucast = 1, drop_all_bcast = 1, drop_all_mcast = 1;
2281         u8 accp_all_ucast = 0, accp_all_bcast = 0, accp_all_mcast = 0;
2282         u8 unmatched_unicast = 0;
2283
2284         if (filters & BNX2X_ACCEPT_UNMATCHED_UCAST)
2285                 unmatched_unicast = 1;
2286
2287         if (filters & BNX2X_PROMISCUOUS_MODE) {
2288                 /* promiscious - accept all, drop none */
2289                 drop_all_ucast = drop_all_bcast = drop_all_mcast = 0;
2290                 accp_all_ucast = accp_all_bcast = accp_all_mcast = 1;
2291                 if (IS_MF_SI(bp)) {
2292                         /*
2293                          * SI mode defines to accept in promiscuos mode
2294                          * only unmatched packets
2295                          */
2296                         unmatched_unicast = 1;
2297                         accp_all_ucast = 0;
2298                 }
2299         }
2300         if (filters & BNX2X_ACCEPT_UNICAST) {
2301                 /* accept matched ucast */
2302                 drop_all_ucast = 0;
2303         }
2304         if (filters & BNX2X_ACCEPT_MULTICAST) {
2305                 /* accept matched mcast */
2306                 drop_all_mcast = 0;
2307                 if (IS_MF_SI(bp))
2308                         /* since mcast addresses won't arrive with ovlan,
2309                          * fw needs to accept all of them in
2310                          * switch-independent mode */
2311                         accp_all_mcast = 1;
2312         }
2313         if (filters & BNX2X_ACCEPT_ALL_UNICAST) {
2314                 /* accept all mcast */
2315                 drop_all_ucast = 0;
2316                 accp_all_ucast = 1;
2317         }
2318         if (filters & BNX2X_ACCEPT_ALL_MULTICAST) {
2319                 /* accept all mcast */
2320                 drop_all_mcast = 0;
2321                 accp_all_mcast = 1;
2322         }
2323         if (filters & BNX2X_ACCEPT_BROADCAST) {
2324                 /* accept (all) bcast */
2325                 drop_all_bcast = 0;
2326                 accp_all_bcast = 1;
2327         }
2328
2329         bp->mac_filters.ucast_drop_all = drop_all_ucast ?
2330                 bp->mac_filters.ucast_drop_all | mask :
2331                 bp->mac_filters.ucast_drop_all & ~mask;
2332
2333         bp->mac_filters.mcast_drop_all = drop_all_mcast ?
2334                 bp->mac_filters.mcast_drop_all | mask :
2335                 bp->mac_filters.mcast_drop_all & ~mask;
2336
2337         bp->mac_filters.bcast_drop_all = drop_all_bcast ?
2338                 bp->mac_filters.bcast_drop_all | mask :
2339                 bp->mac_filters.bcast_drop_all & ~mask;
2340
2341         bp->mac_filters.ucast_accept_all = accp_all_ucast ?
2342                 bp->mac_filters.ucast_accept_all | mask :
2343                 bp->mac_filters.ucast_accept_all & ~mask;
2344
2345         bp->mac_filters.mcast_accept_all = accp_all_mcast ?
2346                 bp->mac_filters.mcast_accept_all | mask :
2347                 bp->mac_filters.mcast_accept_all & ~mask;
2348
2349         bp->mac_filters.bcast_accept_all = accp_all_bcast ?
2350                 bp->mac_filters.bcast_accept_all | mask :
2351                 bp->mac_filters.bcast_accept_all & ~mask;
2352
2353         bp->mac_filters.unmatched_unicast = unmatched_unicast ?
2354                 bp->mac_filters.unmatched_unicast | mask :
2355                 bp->mac_filters.unmatched_unicast & ~mask;
2356 }
2357
2358 static void bnx2x_func_init(struct bnx2x *bp, struct bnx2x_func_init_params *p)
2359 {
2360         struct tstorm_eth_function_common_config tcfg = {0};
2361         u16 rss_flgs;
2362
2363         /* tpa */
2364         if (p->func_flgs & FUNC_FLG_TPA)
2365                 tcfg.config_flags |=
2366                 TSTORM_ETH_FUNCTION_COMMON_CONFIG_ENABLE_TPA;
2367
2368         /* set rss flags */
2369         rss_flgs = (p->rss->mode <<
2370                 TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_MODE_SHIFT);
2371
2372         if (p->rss->cap & RSS_IPV4_CAP)
2373                 rss_flgs |= RSS_IPV4_CAP_MASK;
2374         if (p->rss->cap & RSS_IPV4_TCP_CAP)
2375                 rss_flgs |= RSS_IPV4_TCP_CAP_MASK;
2376         if (p->rss->cap & RSS_IPV6_CAP)
2377                 rss_flgs |= RSS_IPV6_CAP_MASK;
2378         if (p->rss->cap & RSS_IPV6_TCP_CAP)
2379                 rss_flgs |= RSS_IPV6_TCP_CAP_MASK;
2380
2381         tcfg.config_flags |= rss_flgs;
2382         tcfg.rss_result_mask = p->rss->result_mask;
2383
2384         storm_memset_func_cfg(bp, &tcfg, p->func_id);
2385
2386         /* Enable the function in the FW */
2387         storm_memset_vf_to_pf(bp, p->func_id, p->pf_id);
2388         storm_memset_func_en(bp, p->func_id, 1);
2389
2390         /* statistics */
2391         if (p->func_flgs & FUNC_FLG_STATS) {
2392                 struct stats_indication_flags stats_flags = {0};
2393                 stats_flags.collect_eth = 1;
2394
2395                 storm_memset_xstats_flags(bp, &stats_flags, p->func_id);
2396                 storm_memset_xstats_addr(bp, p->fw_stat_map, p->func_id);
2397
2398                 storm_memset_tstats_flags(bp, &stats_flags, p->func_id);
2399                 storm_memset_tstats_addr(bp, p->fw_stat_map, p->func_id);
2400
2401                 storm_memset_ustats_flags(bp, &stats_flags, p->func_id);
2402                 storm_memset_ustats_addr(bp, p->fw_stat_map, p->func_id);
2403
2404                 storm_memset_cstats_flags(bp, &stats_flags, p->func_id);
2405                 storm_memset_cstats_addr(bp, p->fw_stat_map, p->func_id);
2406         }
2407
2408         /* spq */
2409         if (p->func_flgs & FUNC_FLG_SPQ) {
2410                 storm_memset_spq_addr(bp, p->spq_map, p->func_id);
2411                 REG_WR(bp, XSEM_REG_FAST_MEMORY +
2412                        XSTORM_SPQ_PROD_OFFSET(p->func_id), p->spq_prod);
2413         }
2414 }
2415
2416 static inline u16 bnx2x_get_cl_flags(struct bnx2x *bp,
2417                                      struct bnx2x_fastpath *fp)
2418 {
2419         u16 flags = 0;
2420
2421         /* calculate queue flags */
2422         flags |= QUEUE_FLG_CACHE_ALIGN;
2423         flags |= QUEUE_FLG_HC;
2424         flags |= IS_MF_SD(bp) ? QUEUE_FLG_OV : 0;
2425
2426         flags |= QUEUE_FLG_VLAN;
2427         DP(NETIF_MSG_IFUP, "vlan removal enabled\n");
2428
2429         if (!fp->disable_tpa)
2430                 flags |= QUEUE_FLG_TPA;
2431
2432         flags = stat_counter_valid(bp, fp) ?
2433                         (flags | QUEUE_FLG_STATS) : (flags & ~QUEUE_FLG_STATS);
2434
2435         return flags;
2436 }
2437
2438 static void bnx2x_pf_rx_cl_prep(struct bnx2x *bp,
2439         struct bnx2x_fastpath *fp, struct rxq_pause_params *pause,
2440         struct bnx2x_rxq_init_params *rxq_init)
2441 {
2442         u16 max_sge = 0;
2443         u16 sge_sz = 0;
2444         u16 tpa_agg_size = 0;
2445
2446         /* calculate queue flags */
2447         u16 flags = bnx2x_get_cl_flags(bp, fp);
2448
2449         if (!fp->disable_tpa) {
2450                 pause->sge_th_hi = 250;
2451                 pause->sge_th_lo = 150;
2452                 tpa_agg_size = min_t(u32,
2453                         (min_t(u32, 8, MAX_SKB_FRAGS) *
2454                         SGE_PAGE_SIZE * PAGES_PER_SGE), 0xffff);
2455                 max_sge = SGE_PAGE_ALIGN(bp->dev->mtu) >>
2456                         SGE_PAGE_SHIFT;
2457                 max_sge = ((max_sge + PAGES_PER_SGE - 1) &
2458                           (~(PAGES_PER_SGE-1))) >> PAGES_PER_SGE_SHIFT;
2459                 sge_sz = (u16)min_t(u32, SGE_PAGE_SIZE * PAGES_PER_SGE,
2460                                     0xffff);
2461         }
2462
2463         /* pause - not for e1 */
2464         if (!CHIP_IS_E1(bp)) {
2465                 pause->bd_th_hi = 350;
2466                 pause->bd_th_lo = 250;
2467                 pause->rcq_th_hi = 350;
2468                 pause->rcq_th_lo = 250;
2469                 pause->sge_th_hi = 0;
2470                 pause->sge_th_lo = 0;
2471                 pause->pri_map = 1;
2472         }
2473
2474         /* rxq setup */
2475         rxq_init->flags = flags;
2476         rxq_init->cxt = &bp->context.vcxt[fp->cid].eth;
2477         rxq_init->dscr_map = fp->rx_desc_mapping;
2478         rxq_init->sge_map = fp->rx_sge_mapping;
2479         rxq_init->rcq_map = fp->rx_comp_mapping;
2480         rxq_init->rcq_np_map = fp->rx_comp_mapping + BCM_PAGE_SIZE;
2481         rxq_init->mtu = bp->dev->mtu;
2482         rxq_init->buf_sz = bp->rx_buf_size;
2483         rxq_init->cl_qzone_id = fp->cl_qzone_id;
2484         rxq_init->cl_id = fp->cl_id;
2485         rxq_init->spcl_id = fp->cl_id;
2486         rxq_init->stat_id = fp->cl_id;
2487         rxq_init->tpa_agg_sz = tpa_agg_size;
2488         rxq_init->sge_buf_sz = sge_sz;
2489         rxq_init->max_sges_pkt = max_sge;
2490         rxq_init->cache_line_log = BNX2X_RX_ALIGN_SHIFT;
2491         rxq_init->fw_sb_id = fp->fw_sb_id;
2492
2493         if (IS_FCOE_FP(fp))
2494                 rxq_init->sb_cq_index = HC_SP_INDEX_ETH_FCOE_RX_CQ_CONS;
2495         else
2496                 rxq_init->sb_cq_index = U_SB_ETH_RX_CQ_INDEX;
2497
2498         rxq_init->cid = HW_CID(bp, fp->cid);
2499
2500         rxq_init->hc_rate = bp->rx_ticks ? (1000000 / bp->rx_ticks) : 0;
2501 }
2502
2503 static void bnx2x_pf_tx_cl_prep(struct bnx2x *bp,
2504         struct bnx2x_fastpath *fp, struct bnx2x_txq_init_params *txq_init)
2505 {
2506         u16 flags = bnx2x_get_cl_flags(bp, fp);
2507
2508         txq_init->flags = flags;
2509         txq_init->cxt = &bp->context.vcxt[fp->cid].eth;
2510         txq_init->dscr_map = fp->tx_desc_mapping;
2511         txq_init->stat_id = fp->cl_id;
2512         txq_init->cid = HW_CID(bp, fp->cid);
2513         txq_init->sb_cq_index = C_SB_ETH_TX_CQ_INDEX;
2514         txq_init->traffic_type = LLFC_TRAFFIC_TYPE_NW;
2515         txq_init->fw_sb_id = fp->fw_sb_id;
2516
2517         if (IS_FCOE_FP(fp)) {
2518                 txq_init->sb_cq_index = HC_SP_INDEX_ETH_FCOE_TX_CQ_CONS;
2519                 txq_init->traffic_type = LLFC_TRAFFIC_TYPE_FCOE;
2520         }
2521
2522         txq_init->hc_rate = bp->tx_ticks ? (1000000 / bp->tx_ticks) : 0;
2523 }
2524
2525 static void bnx2x_pf_init(struct bnx2x *bp)
2526 {
2527         struct bnx2x_func_init_params func_init = {0};
2528         struct bnx2x_rss_params rss = {0};
2529         struct event_ring_data eq_data = { {0} };
2530         u16 flags;
2531
2532         /* pf specific setups */
2533         if (!CHIP_IS_E1(bp))
2534                 storm_memset_ov(bp, bp->mf_ov, BP_FUNC(bp));
2535
2536         if (CHIP_IS_E2(bp)) {
2537                 /* reset IGU PF statistics: MSIX + ATTN */
2538                 /* PF */
2539                 REG_WR(bp, IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
2540                            BNX2X_IGU_STAS_MSG_VF_CNT*4 +
2541                            (CHIP_MODE_IS_4_PORT(bp) ?
2542                                 BP_FUNC(bp) : BP_VN(bp))*4, 0);
2543                 /* ATTN */
2544                 REG_WR(bp, IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
2545                            BNX2X_IGU_STAS_MSG_VF_CNT*4 +
2546                            BNX2X_IGU_STAS_MSG_PF_CNT*4 +
2547                            (CHIP_MODE_IS_4_PORT(bp) ?
2548                                 BP_FUNC(bp) : BP_VN(bp))*4, 0);
2549         }
2550
2551         /* function setup flags */
2552         flags = (FUNC_FLG_STATS | FUNC_FLG_LEADING | FUNC_FLG_SPQ);
2553
2554         if (CHIP_IS_E1x(bp))
2555                 flags |= (bp->flags & TPA_ENABLE_FLAG) ? FUNC_FLG_TPA : 0;
2556         else
2557                 flags |= FUNC_FLG_TPA;
2558
2559         /* function setup */
2560
2561         /**
2562          * Although RSS is meaningless when there is a single HW queue we
2563          * still need it enabled in order to have HW Rx hash generated.
2564          */
2565         rss.cap = (RSS_IPV4_CAP | RSS_IPV4_TCP_CAP |
2566                    RSS_IPV6_CAP | RSS_IPV6_TCP_CAP);
2567         rss.mode = bp->multi_mode;
2568         rss.result_mask = MULTI_MASK;
2569         func_init.rss = &rss;
2570
2571         func_init.func_flgs = flags;
2572         func_init.pf_id = BP_FUNC(bp);
2573         func_init.func_id = BP_FUNC(bp);
2574         func_init.fw_stat_map = bnx2x_sp_mapping(bp, fw_stats);
2575         func_init.spq_map = bp->spq_mapping;
2576         func_init.spq_prod = bp->spq_prod_idx;
2577
2578         bnx2x_func_init(bp, &func_init);
2579
2580         memset(&(bp->cmng), 0, sizeof(struct cmng_struct_per_port));
2581
2582         /*
2583         Congestion management values depend on the link rate
2584         There is no active link so initial link rate is set to 10 Gbps.
2585         When the link comes up The congestion management values are
2586         re-calculated according to the actual link rate.
2587         */
2588         bp->link_vars.line_speed = SPEED_10000;
2589         bnx2x_cmng_fns_init(bp, true, bnx2x_get_cmng_fns_mode(bp));
2590
2591         /* Only the PMF sets the HW */
2592         if (bp->port.pmf)
2593                 storm_memset_cmng(bp, &bp->cmng, BP_PORT(bp));
2594
2595         /* no rx until link is up */
2596         bp->rx_mode = BNX2X_RX_MODE_NONE;
2597         bnx2x_set_storm_rx_mode(bp);
2598
2599         /* init Event Queue */
2600         eq_data.base_addr.hi = U64_HI(bp->eq_mapping);
2601         eq_data.base_addr.lo = U64_LO(bp->eq_mapping);
2602         eq_data.producer = bp->eq_prod;
2603         eq_data.index_id = HC_SP_INDEX_EQ_CONS;
2604         eq_data.sb_id = DEF_SB_ID;
2605         storm_memset_eq_data(bp, &eq_data, BP_FUNC(bp));
2606 }
2607
2608
2609 static void bnx2x_e1h_disable(struct bnx2x *bp)
2610 {
2611         int port = BP_PORT(bp);
2612
2613         netif_tx_disable(bp->dev);
2614
2615         REG_WR(bp, NIG_REG_LLH0_FUNC_EN + port*8, 0);
2616
2617         netif_carrier_off(bp->dev);
2618 }
2619
2620 static void bnx2x_e1h_enable(struct bnx2x *bp)
2621 {
2622         int port = BP_PORT(bp);
2623
2624         REG_WR(bp, NIG_REG_LLH0_FUNC_EN + port*8, 1);
2625
2626         /* Tx queue should be only reenabled */
2627         netif_tx_wake_all_queues(bp->dev);
2628
2629         /*
2630          * Should not call netif_carrier_on since it will be called if the link
2631          * is up when checking for link state
2632          */
2633 }
2634
2635 /* called due to MCP event (on pmf):
2636  *      reread new bandwidth configuration
2637  *      configure FW
2638  *      notify others function about the change
2639  */
2640 static inline void bnx2x_config_mf_bw(struct bnx2x *bp)
2641 {
2642         if (bp->link_vars.link_up) {
2643                 bnx2x_cmng_fns_init(bp, true, CMNG_FNS_MINMAX);
2644                 bnx2x_link_sync_notify(bp);
2645         }
2646         storm_memset_cmng(bp, &bp->cmng, BP_PORT(bp));
2647 }
2648
2649 static inline void bnx2x_set_mf_bw(struct bnx2x *bp)
2650 {
2651         bnx2x_config_mf_bw(bp);
2652         bnx2x_fw_command(bp, DRV_MSG_CODE_SET_MF_BW_ACK, 0);
2653 }
2654
2655 static void bnx2x_dcc_event(struct bnx2x *bp, u32 dcc_event)
2656 {
2657         DP(BNX2X_MSG_MCP, "dcc_event 0x%x\n", dcc_event);
2658
2659         if (dcc_event & DRV_STATUS_DCC_DISABLE_ENABLE_PF) {
2660
2661                 /*
2662                  * This is the only place besides the function initialization
2663                  * where the bp->flags can change so it is done without any
2664                  * locks
2665                  */
2666                 if (bp->mf_config[BP_VN(bp)] & FUNC_MF_CFG_FUNC_DISABLED) {
2667                         DP(NETIF_MSG_IFDOWN, "mf_cfg function disabled\n");
2668                         bp->flags |= MF_FUNC_DIS;
2669
2670                         bnx2x_e1h_disable(bp);
2671                 } else {
2672                         DP(NETIF_MSG_IFUP, "mf_cfg function enabled\n");
2673                         bp->flags &= ~MF_FUNC_DIS;
2674
2675                         bnx2x_e1h_enable(bp);
2676                 }
2677                 dcc_event &= ~DRV_STATUS_DCC_DISABLE_ENABLE_PF;
2678         }
2679         if (dcc_event & DRV_STATUS_DCC_BANDWIDTH_ALLOCATION) {
2680                 bnx2x_config_mf_bw(bp);
2681                 dcc_event &= ~DRV_STATUS_DCC_BANDWIDTH_ALLOCATION;
2682         }
2683
2684         /* Report results to MCP */
2685         if (dcc_event)
2686                 bnx2x_fw_command(bp, DRV_MSG_CODE_DCC_FAILURE, 0);
2687         else
2688                 bnx2x_fw_command(bp, DRV_MSG_CODE_DCC_OK, 0);
2689 }
2690
2691 /* must be called under the spq lock */
2692 static inline struct eth_spe *bnx2x_sp_get_next(struct bnx2x *bp)
2693 {
2694         struct eth_spe *next_spe = bp->spq_prod_bd;
2695
2696         if (bp->spq_prod_bd == bp->spq_last_bd) {
2697                 bp->spq_prod_bd = bp->spq;
2698                 bp->spq_prod_idx = 0;
2699                 DP(NETIF_MSG_TIMER, "end of spq\n");
2700         } else {
2701                 bp->spq_prod_bd++;
2702                 bp->spq_prod_idx++;
2703         }
2704         return next_spe;
2705 }
2706
2707 /* must be called under the spq lock */
2708 static inline void bnx2x_sp_prod_update(struct bnx2x *bp)
2709 {
2710         int func = BP_FUNC(bp);
2711
2712         /* Make sure that BD data is updated before writing the producer */
2713         wmb();
2714
2715         REG_WR16(bp, BAR_XSTRORM_INTMEM + XSTORM_SPQ_PROD_OFFSET(func),
2716                  bp->spq_prod_idx);
2717         mmiowb();
2718 }
2719
2720 /* the slow path queue is odd since completions arrive on the fastpath ring */
2721 int bnx2x_sp_post(struct bnx2x *bp, int command, int cid,
2722                   u32 data_hi, u32 data_lo, int common)
2723 {
2724         struct eth_spe *spe;
2725         u16 type;
2726
2727 #ifdef BNX2X_STOP_ON_ERROR
2728         if (unlikely(bp->panic))
2729                 return -EIO;
2730 #endif
2731
2732         spin_lock_bh(&bp->spq_lock);
2733
2734         if (!atomic_read(&bp->spq_left)) {
2735                 BNX2X_ERR("BUG! SPQ ring full!\n");
2736                 spin_unlock_bh(&bp->spq_lock);
2737                 bnx2x_panic();
2738                 return -EBUSY;
2739         }
2740
2741         spe = bnx2x_sp_get_next(bp);
2742
2743         /* CID needs port number to be encoded int it */
2744         spe->hdr.conn_and_cmd_data =
2745                         cpu_to_le32((command << SPE_HDR_CMD_ID_SHIFT) |
2746                                     HW_CID(bp, cid));
2747
2748         if (common)
2749                 /* Common ramrods:
2750                  *      FUNC_START, FUNC_STOP, CFC_DEL, STATS, SET_MAC
2751                  *      TRAFFIC_STOP, TRAFFIC_START
2752                  */
2753                 type = (NONE_CONNECTION_TYPE << SPE_HDR_CONN_TYPE_SHIFT)
2754                         & SPE_HDR_CONN_TYPE;
2755         else
2756                 /* ETH ramrods: SETUP, HALT */
2757                 type = (ETH_CONNECTION_TYPE << SPE_HDR_CONN_TYPE_SHIFT)
2758                         & SPE_HDR_CONN_TYPE;
2759
2760         type |= ((BP_FUNC(bp) << SPE_HDR_FUNCTION_ID_SHIFT) &
2761                  SPE_HDR_FUNCTION_ID);
2762
2763         spe->hdr.type = cpu_to_le16(type);
2764
2765         spe->data.update_data_addr.hi = cpu_to_le32(data_hi);
2766         spe->data.update_data_addr.lo = cpu_to_le32(data_lo);
2767
2768         /* stats ramrod has it's own slot on the spq */
2769         if (command != RAMROD_CMD_ID_COMMON_STAT_QUERY)
2770                 /* It's ok if the actual decrement is issued towards the memory
2771                  * somewhere between the spin_lock and spin_unlock. Thus no
2772                  * more explict memory barrier is needed.
2773                  */
2774                 atomic_dec(&bp->spq_left);
2775
2776         DP(BNX2X_MSG_SP/*NETIF_MSG_TIMER*/,
2777            "SPQE[%x] (%x:%x)  command %d  hw_cid %x  data (%x:%x) "
2778            "type(0x%x) left %x\n",
2779            bp->spq_prod_idx, (u32)U64_HI(bp->spq_mapping),
2780            (u32)(U64_LO(bp->spq_mapping) +
2781            (void *)bp->spq_prod_bd - (void *)bp->spq), command,
2782            HW_CID(bp, cid), data_hi, data_lo, type, atomic_read(&bp->spq_left));
2783
2784         bnx2x_sp_prod_update(bp);
2785         spin_unlock_bh(&bp->spq_lock);
2786         return 0;
2787 }
2788
2789 /* acquire split MCP access lock register */
2790 static int bnx2x_acquire_alr(struct bnx2x *bp)
2791 {
2792         u32 j, val;
2793         int rc = 0;
2794
2795         might_sleep();
2796         for (j = 0; j < 1000; j++) {
2797                 val = (1UL << 31);
2798                 REG_WR(bp, GRCBASE_MCP + 0x9c, val);
2799                 val = REG_RD(bp, GRCBASE_MCP + 0x9c);
2800                 if (val & (1L << 31))
2801                         break;
2802
2803                 msleep(5);
2804         }
2805         if (!(val & (1L << 31))) {
2806                 BNX2X_ERR("Cannot acquire MCP access lock register\n");
2807                 rc = -EBUSY;
2808         }
2809
2810         return rc;
2811 }
2812
2813 /* release split MCP access lock register */
2814 static void bnx2x_release_alr(struct bnx2x *bp)
2815 {
2816         REG_WR(bp, GRCBASE_MCP + 0x9c, 0);
2817 }
2818
2819 #define BNX2X_DEF_SB_ATT_IDX    0x0001
2820 #define BNX2X_DEF_SB_IDX        0x0002
2821
2822 static inline u16 bnx2x_update_dsb_idx(struct bnx2x *bp)
2823 {
2824         struct host_sp_status_block *def_sb = bp->def_status_blk;
2825         u16 rc = 0;
2826
2827         barrier(); /* status block is written to by the chip */
2828         if (bp->def_att_idx != def_sb->atten_status_block.attn_bits_index) {
2829                 bp->def_att_idx = def_sb->atten_status_block.attn_bits_index;
2830                 rc |= BNX2X_DEF_SB_ATT_IDX;
2831         }
2832
2833         if (bp->def_idx != def_sb->sp_sb.running_index) {
2834                 bp->def_idx = def_sb->sp_sb.running_index;
2835                 rc |= BNX2X_DEF_SB_IDX;
2836         }
2837
2838         /* Do not reorder: indecies reading should complete before handling */
2839         barrier();
2840         return rc;
2841 }
2842
2843 /*
2844  * slow path service functions
2845  */
2846
2847 static void bnx2x_attn_int_asserted(struct bnx2x *bp, u32 asserted)
2848 {
2849         int port = BP_PORT(bp);
2850         u32 aeu_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
2851                               MISC_REG_AEU_MASK_ATTN_FUNC_0;
2852         u32 nig_int_mask_addr = port ? NIG_REG_MASK_INTERRUPT_PORT1 :
2853                                        NIG_REG_MASK_INTERRUPT_PORT0;
2854         u32 aeu_mask;
2855         u32 nig_mask = 0;
2856         u32 reg_addr;
2857
2858         if (bp->attn_state & asserted)
2859                 BNX2X_ERR("IGU ERROR\n");
2860
2861         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
2862         aeu_mask = REG_RD(bp, aeu_addr);
2863
2864         DP(NETIF_MSG_HW, "aeu_mask %x  newly asserted %x\n",
2865            aeu_mask, asserted);
2866         aeu_mask &= ~(asserted & 0x3ff);
2867         DP(NETIF_MSG_HW, "new mask %x\n", aeu_mask);
2868
2869         REG_WR(bp, aeu_addr, aeu_mask);
2870         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
2871
2872         DP(NETIF_MSG_HW, "attn_state %x\n", bp->attn_state);
2873         bp->attn_state |= asserted;
2874         DP(NETIF_MSG_HW, "new state %x\n", bp->attn_state);
2875
2876         if (asserted & ATTN_HARD_WIRED_MASK) {
2877                 if (asserted & ATTN_NIG_FOR_FUNC) {
2878
2879                         bnx2x_acquire_phy_lock(bp);
2880
2881                         /* save nig interrupt mask */
2882                         nig_mask = REG_RD(bp, nig_int_mask_addr);
2883                         REG_WR(bp, nig_int_mask_addr, 0);
2884
2885                         bnx2x_link_attn(bp);
2886
2887                         /* handle unicore attn? */
2888                 }
2889                 if (asserted & ATTN_SW_TIMER_4_FUNC)
2890                         DP(NETIF_MSG_HW, "ATTN_SW_TIMER_4_FUNC!\n");
2891
2892                 if (asserted & GPIO_2_FUNC)
2893                         DP(NETIF_MSG_HW, "GPIO_2_FUNC!\n");
2894
2895                 if (asserted & GPIO_3_FUNC)
2896                         DP(NETIF_MSG_HW, "GPIO_3_FUNC!\n");
2897
2898                 if (asserted & GPIO_4_FUNC)
2899                         DP(NETIF_MSG_HW, "GPIO_4_FUNC!\n");
2900
2901                 if (port == 0) {
2902                         if (asserted & ATTN_GENERAL_ATTN_1) {
2903                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_1!\n");
2904                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_1, 0x0);
2905                         }
2906                         if (asserted & ATTN_GENERAL_ATTN_2) {
2907                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_2!\n");
2908                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_2, 0x0);
2909                         }
2910                         if (asserted & ATTN_GENERAL_ATTN_3) {
2911                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_3!\n");
2912                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_3, 0x0);
2913                         }
2914                 } else {
2915                         if (asserted & ATTN_GENERAL_ATTN_4) {
2916                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_4!\n");
2917                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_4, 0x0);
2918                         }
2919                         if (asserted & ATTN_GENERAL_ATTN_5) {
2920                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_5!\n");
2921                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_5, 0x0);
2922                         }
2923                         if (asserted & ATTN_GENERAL_ATTN_6) {
2924                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_6!\n");
2925                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_6, 0x0);
2926                         }
2927                 }
2928
2929         } /* if hardwired */
2930
2931         if (bp->common.int_block == INT_BLOCK_HC)
2932                 reg_addr = (HC_REG_COMMAND_REG + port*32 +
2933                             COMMAND_REG_ATTN_BITS_SET);
2934         else
2935                 reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_SET_UPPER*8);
2936
2937         DP(NETIF_MSG_HW, "about to mask 0x%08x at %s addr 0x%x\n", asserted,
2938            (bp->common.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
2939         REG_WR(bp, reg_addr, asserted);
2940
2941         /* now set back the mask */
2942         if (asserted & ATTN_NIG_FOR_FUNC) {
2943                 REG_WR(bp, nig_int_mask_addr, nig_mask);
2944                 bnx2x_release_phy_lock(bp);
2945         }
2946 }
2947
2948 static inline void bnx2x_fan_failure(struct bnx2x *bp)
2949 {
2950         int port = BP_PORT(bp);
2951         u32 ext_phy_config;
2952         /* mark the failure */
2953         ext_phy_config =
2954                 SHMEM_RD(bp,
2955                          dev_info.port_hw_config[port].external_phy_config);
2956
2957         ext_phy_config &= ~PORT_HW_CFG_XGXS_EXT_PHY_TYPE_MASK;
2958         ext_phy_config |= PORT_HW_CFG_XGXS_EXT_PHY_TYPE_FAILURE;
2959         SHMEM_WR(bp, dev_info.port_hw_config[port].external_phy_config,
2960                  ext_phy_config);
2961
2962         /* log the failure */
2963         netdev_err(bp->dev, "Fan Failure on Network Controller has caused"
2964                " the driver to shutdown the card to prevent permanent"
2965                " damage.  Please contact OEM Support for assistance\n");
2966 }
2967
2968 static inline void bnx2x_attn_int_deasserted0(struct bnx2x *bp, u32 attn)
2969 {
2970         int port = BP_PORT(bp);
2971         int reg_offset;
2972         u32 val;
2973
2974         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
2975                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
2976
2977         if (attn & AEU_INPUTS_ATTN_BITS_SPIO5) {
2978
2979                 val = REG_RD(bp, reg_offset);
2980                 val &= ~AEU_INPUTS_ATTN_BITS_SPIO5;
2981                 REG_WR(bp, reg_offset, val);
2982
2983                 BNX2X_ERR("SPIO5 hw attention\n");
2984
2985                 /* Fan failure attention */
2986                 bnx2x_hw_reset_phy(&bp->link_params);
2987                 bnx2x_fan_failure(bp);
2988         }
2989
2990         if (attn & (AEU_INPUTS_ATTN_BITS_GPIO3_FUNCTION_0 |
2991                     AEU_INPUTS_ATTN_BITS_GPIO3_FUNCTION_1)) {
2992                 bnx2x_acquire_phy_lock(bp);
2993                 bnx2x_handle_module_detect_int(&bp->link_params);
2994                 bnx2x_release_phy_lock(bp);
2995         }
2996
2997         if (attn & HW_INTERRUT_ASSERT_SET_0) {
2998
2999                 val = REG_RD(bp, reg_offset);
3000                 val &= ~(attn & HW_INTERRUT_ASSERT_SET_0);
3001                 REG_WR(bp, reg_offset, val);
3002
3003                 BNX2X_ERR("FATAL HW block attention set0 0x%x\n",
3004                           (u32)(attn & HW_INTERRUT_ASSERT_SET_0));
3005                 bnx2x_panic();
3006         }
3007 }
3008
3009 static inline void bnx2x_attn_int_deasserted1(struct bnx2x *bp, u32 attn)
3010 {
3011         u32 val;
3012
3013         if (attn & AEU_INPUTS_ATTN_BITS_DOORBELLQ_HW_INTERRUPT) {
3014
3015                 val = REG_RD(bp, DORQ_REG_DORQ_INT_STS_CLR);
3016                 BNX2X_ERR("DB hw attention 0x%x\n", val);
3017                 /* DORQ discard attention */
3018                 if (val & 0x2)
3019                         BNX2X_ERR("FATAL error from DORQ\n");
3020         }
3021
3022         if (attn & HW_INTERRUT_ASSERT_SET_1) {
3023
3024                 int port = BP_PORT(bp);
3025                 int reg_offset;
3026
3027                 reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_1 :
3028                                      MISC_REG_AEU_ENABLE1_FUNC_0_OUT_1);
3029
3030                 val = REG_RD(bp, reg_offset);
3031                 val &= ~(attn & HW_INTERRUT_ASSERT_SET_1);
3032                 REG_WR(bp, reg_offset, val);
3033
3034                 BNX2X_ERR("FATAL HW block attention set1 0x%x\n",
3035                           (u32)(attn & HW_INTERRUT_ASSERT_SET_1));
3036                 bnx2x_panic();
3037         }
3038 }
3039
3040 static inline void bnx2x_attn_int_deasserted2(struct bnx2x *bp, u32 attn)
3041 {
3042         u32 val;
3043
3044         if (attn & AEU_INPUTS_ATTN_BITS_CFC_HW_INTERRUPT) {
3045
3046                 val = REG_RD(bp, CFC_REG_CFC_INT_STS_CLR);
3047                 BNX2X_ERR("CFC hw attention 0x%x\n", val);
3048                 /* CFC error attention */
3049                 if (val & 0x2)
3050                         BNX2X_ERR("FATAL error from CFC\n");
3051         }
3052
3053         if (attn & AEU_INPUTS_ATTN_BITS_PXP_HW_INTERRUPT) {
3054
3055                 val = REG_RD(bp, PXP_REG_PXP_INT_STS_CLR_0);
3056                 BNX2X_ERR("PXP hw attention 0x%x\n", val);
3057                 /* RQ_USDMDP_FIFO_OVERFLOW */
3058                 if (val & 0x18000)
3059                         BNX2X_ERR("FATAL error from PXP\n");
3060                 if (CHIP_IS_E2(bp)) {
3061                         val = REG_RD(bp, PXP_REG_PXP_INT_STS_CLR_1);
3062                         BNX2X_ERR("PXP hw attention-1 0x%x\n", val);
3063                 }
3064         }
3065
3066         if (attn & HW_INTERRUT_ASSERT_SET_2) {
3067
3068                 int port = BP_PORT(bp);
3069                 int reg_offset;
3070
3071                 reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_2 :
3072                                      MISC_REG_AEU_ENABLE1_FUNC_0_OUT_2);
3073
3074                 val = REG_RD(bp, reg_offset);
3075                 val &= ~(attn & HW_INTERRUT_ASSERT_SET_2);
3076                 REG_WR(bp, reg_offset, val);
3077
3078                 BNX2X_ERR("FATAL HW block attention set2 0x%x\n",
3079                           (u32)(attn & HW_INTERRUT_ASSERT_SET_2));
3080                 bnx2x_panic();
3081         }
3082 }
3083
3084 static inline void bnx2x_attn_int_deasserted3(struct bnx2x *bp, u32 attn)
3085 {
3086         u32 val;
3087
3088         if (attn & EVEREST_GEN_ATTN_IN_USE_MASK) {
3089
3090                 if (attn & BNX2X_PMF_LINK_ASSERT) {
3091                         int func = BP_FUNC(bp);
3092
3093                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
3094                         bp->mf_config[BP_VN(bp)] = MF_CFG_RD(bp,
3095                                         func_mf_config[BP_ABS_FUNC(bp)].config);
3096                         val = SHMEM_RD(bp,
3097                                        func_mb[BP_FW_MB_IDX(bp)].drv_status);
3098                         if (val & DRV_STATUS_DCC_EVENT_MASK)
3099                                 bnx2x_dcc_event(bp,
3100                                             (val & DRV_STATUS_DCC_EVENT_MASK));
3101
3102                         if (val & DRV_STATUS_SET_MF_BW)
3103                                 bnx2x_set_mf_bw(bp);
3104
3105                         bnx2x__link_status_update(bp);
3106                         if ((bp->port.pmf == 0) && (val & DRV_STATUS_PMF))
3107                                 bnx2x_pmf_update(bp);
3108
3109                         if (bp->port.pmf &&
3110                             (val & DRV_STATUS_DCBX_NEGOTIATION_RESULTS) &&
3111                                 bp->dcbx_enabled > 0)
3112                                 /* start dcbx state machine */
3113                                 bnx2x_dcbx_set_params(bp,
3114                                         BNX2X_DCBX_STATE_NEG_RECEIVED);
3115                 } else if (attn & BNX2X_MC_ASSERT_BITS) {
3116
3117                         BNX2X_ERR("MC assert!\n");
3118                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_10, 0);
3119                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_9, 0);
3120                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_8, 0);
3121                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_7, 0);
3122                         bnx2x_panic();
3123
3124                 } else if (attn & BNX2X_MCP_ASSERT) {
3125
3126                         BNX2X_ERR("MCP assert!\n");
3127                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_11, 0);
3128                         bnx2x_fw_dump(bp);
3129
3130                 } else
3131                         BNX2X_ERR("Unknown HW assert! (attn 0x%x)\n", attn);
3132         }
3133
3134         if (attn & EVEREST_LATCHED_ATTN_IN_USE_MASK) {
3135                 BNX2X_ERR("LATCHED attention 0x%08x (masked)\n", attn);
3136                 if (attn & BNX2X_GRC_TIMEOUT) {
3137                         val = CHIP_IS_E1(bp) ? 0 :
3138                                         REG_RD(bp, MISC_REG_GRC_TIMEOUT_ATTN);
3139                         BNX2X_ERR("GRC time-out 0x%08x\n", val);
3140                 }
3141                 if (attn & BNX2X_GRC_RSV) {
3142                         val = CHIP_IS_E1(bp) ? 0 :
3143                                         REG_RD(bp, MISC_REG_GRC_RSV_ATTN);
3144                         BNX2X_ERR("GRC reserved 0x%08x\n", val);
3145                 }
3146                 REG_WR(bp, MISC_REG_AEU_CLR_LATCH_SIGNAL, 0x7ff);
3147         }
3148 }
3149
3150 #define BNX2X_MISC_GEN_REG      MISC_REG_GENERIC_POR_1
3151 #define LOAD_COUNTER_BITS       16 /* Number of bits for load counter */
3152 #define LOAD_COUNTER_MASK       (((u32)0x1 << LOAD_COUNTER_BITS) - 1)
3153 #define RESET_DONE_FLAG_MASK    (~LOAD_COUNTER_MASK)
3154 #define RESET_DONE_FLAG_SHIFT   LOAD_COUNTER_BITS
3155 #define CHIP_PARITY_SUPPORTED(bp)   (CHIP_IS_E1(bp) || CHIP_IS_E1H(bp))
3156
3157 /*
3158  * should be run under rtnl lock
3159  */
3160 static inline void bnx2x_set_reset_done(struct bnx2x *bp)
3161 {
3162         u32 val = REG_RD(bp, BNX2X_MISC_GEN_REG);
3163         val &= ~(1 << RESET_DONE_FLAG_SHIFT);
3164         REG_WR(bp, BNX2X_MISC_GEN_REG, val);
3165         barrier();
3166         mmiowb();
3167 }
3168
3169 /*
3170  * should be run under rtnl lock
3171  */
3172 static inline void bnx2x_set_reset_in_progress(struct bnx2x *bp)
3173 {
3174         u32 val = REG_RD(bp, BNX2X_MISC_GEN_REG);
3175         val |= (1 << 16);
3176         REG_WR(bp, BNX2X_MISC_GEN_REG, val);
3177         barrier();
3178         mmiowb();
3179 }
3180
3181 /*
3182  * should be run under rtnl lock
3183  */
3184 bool bnx2x_reset_is_done(struct bnx2x *bp)
3185 {
3186         u32 val = REG_RD(bp, BNX2X_MISC_GEN_REG);
3187         DP(NETIF_MSG_HW, "GEN_REG_VAL=0x%08x\n", val);
3188         return (val & RESET_DONE_FLAG_MASK) ? false : true;
3189 }
3190
3191 /*
3192  * should be run under rtnl lock
3193  */
3194 inline void bnx2x_inc_load_cnt(struct bnx2x *bp)
3195 {
3196         u32 val1, val = REG_RD(bp, BNX2X_MISC_GEN_REG);
3197
3198         DP(NETIF_MSG_HW, "Old GEN_REG_VAL=0x%08x\n", val);
3199
3200         val1 = ((val & LOAD_COUNTER_MASK) + 1) & LOAD_COUNTER_MASK;
3201         REG_WR(bp, BNX2X_MISC_GEN_REG, (val & RESET_DONE_FLAG_MASK) | val1);
3202         barrier();
3203         mmiowb();
3204 }
3205
3206 /*
3207  * should be run under rtnl lock
3208  */
3209 u32 bnx2x_dec_load_cnt(struct bnx2x *bp)
3210 {
3211         u32 val1, val = REG_RD(bp, BNX2X_MISC_GEN_REG);
3212
3213         DP(NETIF_MSG_HW, "Old GEN_REG_VAL=0x%08x\n", val);
3214
3215         val1 = ((val & LOAD_COUNTER_MASK) - 1) & LOAD_COUNTER_MASK;
3216         REG_WR(bp, BNX2X_MISC_GEN_REG, (val & RESET_DONE_FLAG_MASK) | val1);
3217         barrier();
3218         mmiowb();
3219
3220         return val1;
3221 }
3222
3223 /*
3224  * should be run under rtnl lock
3225  */
3226 static inline u32 bnx2x_get_load_cnt(struct bnx2x *bp)
3227 {
3228         return REG_RD(bp, BNX2X_MISC_GEN_REG) & LOAD_COUNTER_MASK;
3229 }
3230
3231 static inline void bnx2x_clear_load_cnt(struct bnx2x *bp)
3232 {
3233         u32 val = REG_RD(bp, BNX2X_MISC_GEN_REG);
3234         REG_WR(bp, BNX2X_MISC_GEN_REG, val & (~LOAD_COUNTER_MASK));
3235 }
3236
3237 static inline void _print_next_block(int idx, const char *blk)
3238 {
3239         if (idx)
3240                 pr_cont(", ");
3241         pr_cont("%s", blk);
3242 }
3243
3244 static inline int bnx2x_print_blocks_with_parity0(u32 sig, int par_num)
3245 {
3246         int i = 0;
3247         u32 cur_bit = 0;
3248         for (i = 0; sig; i++) {
3249                 cur_bit = ((u32)0x1 << i);
3250                 if (sig & cur_bit) {
3251                         switch (cur_bit) {
3252                         case AEU_INPUTS_ATTN_BITS_BRB_PARITY_ERROR:
3253                                 _print_next_block(par_num++, "BRB");
3254                                 break;
3255                         case AEU_INPUTS_ATTN_BITS_PARSER_PARITY_ERROR:
3256                                 _print_next_block(par_num++, "PARSER");
3257                                 break;
3258                         case AEU_INPUTS_ATTN_BITS_TSDM_PARITY_ERROR:
3259                                 _print_next_block(par_num++, "TSDM");
3260                                 break;
3261                         case AEU_INPUTS_ATTN_BITS_SEARCHER_PARITY_ERROR:
3262                                 _print_next_block(par_num++, "SEARCHER");
3263                                 break;
3264                         case AEU_INPUTS_ATTN_BITS_TSEMI_PARITY_ERROR:
3265                                 _print_next_block(par_num++, "TSEMI");
3266                                 break;
3267                         }
3268
3269                         /* Clear the bit */
3270                         sig &= ~cur_bit;
3271                 }
3272         }
3273
3274         return par_num;
3275 }
3276
3277 static inline int bnx2x_print_blocks_with_parity1(u32 sig, int par_num)
3278 {
3279         int i = 0;
3280         u32 cur_bit = 0;
3281         for (i = 0; sig; i++) {
3282                 cur_bit = ((u32)0x1 << i);
3283                 if (sig & cur_bit) {
3284                         switch (cur_bit) {
3285                         case AEU_INPUTS_ATTN_BITS_PBCLIENT_PARITY_ERROR:
3286                                 _print_next_block(par_num++, "PBCLIENT");
3287                                 break;
3288                         case AEU_INPUTS_ATTN_BITS_QM_PARITY_ERROR:
3289                                 _print_next_block(par_num++, "QM");
3290                                 break;
3291                         case AEU_INPUTS_ATTN_BITS_XSDM_PARITY_ERROR:
3292                                 _print_next_block(par_num++, "XSDM");
3293                                 break;
3294                         case AEU_INPUTS_ATTN_BITS_XSEMI_PARITY_ERROR:
3295                                 _print_next_block(par_num++, "XSEMI");
3296                                 break;
3297                         case AEU_INPUTS_ATTN_BITS_DOORBELLQ_PARITY_ERROR:
3298                                 _print_next_block(par_num++, "DOORBELLQ");
3299                                 break;
3300                         case AEU_INPUTS_ATTN_BITS_VAUX_PCI_CORE_PARITY_ERROR:
3301                                 _print_next_block(par_num++, "VAUX PCI CORE");
3302                                 break;
3303                         case AEU_INPUTS_ATTN_BITS_DEBUG_PARITY_ERROR:
3304                                 _print_next_block(par_num++, "DEBUG");
3305                                 break;
3306                         case AEU_INPUTS_ATTN_BITS_USDM_PARITY_ERROR:
3307                                 _print_next_block(par_num++, "USDM");
3308                                 break;
3309                         case AEU_INPUTS_ATTN_BITS_USEMI_PARITY_ERROR:
3310                                 _print_next_block(par_num++, "USEMI");
3311                                 break;
3312                         case AEU_INPUTS_ATTN_BITS_UPB_PARITY_ERROR:
3313                                 _print_next_block(par_num++, "UPB");
3314                                 break;
3315                         case AEU_INPUTS_ATTN_BITS_CSDM_PARITY_ERROR:
3316                                 _print_next_block(par_num++, "CSDM");
3317                                 break;
3318                         }
3319
3320                         /* Clear the bit */
3321                         sig &= ~cur_bit;
3322                 }
3323         }
3324
3325         return par_num;
3326 }
3327
3328 static inline int bnx2x_print_blocks_with_parity2(u32 sig, int par_num)
3329 {
3330         int i = 0;
3331         u32 cur_bit = 0;
3332         for (i = 0; sig; i++) {
3333                 cur_bit = ((u32)0x1 << i);
3334                 if (sig & cur_bit) {
3335                         switch (cur_bit) {
3336                         case AEU_INPUTS_ATTN_BITS_CSEMI_PARITY_ERROR:
3337                                 _print_next_block(par_num++, "CSEMI");
3338                                 break;
3339                         case AEU_INPUTS_ATTN_BITS_PXP_PARITY_ERROR:
3340                                 _print_next_block(par_num++, "PXP");
3341                                 break;
3342                         case AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR:
3343                                 _print_next_block(par_num++,
3344                                         "PXPPCICLOCKCLIENT");
3345                                 break;
3346                         case AEU_INPUTS_ATTN_BITS_CFC_PARITY_ERROR:
3347                                 _print_next_block(par_num++, "CFC");
3348                                 break;
3349                         case AEU_INPUTS_ATTN_BITS_CDU_PARITY_ERROR:
3350                                 _print_next_block(par_num++, "CDU");
3351                                 break;
3352                         case AEU_INPUTS_ATTN_BITS_IGU_PARITY_ERROR:
3353                                 _print_next_block(par_num++, "IGU");
3354                                 break;
3355                         case AEU_INPUTS_ATTN_BITS_MISC_PARITY_ERROR:
3356                                 _print_next_block(par_num++, "MISC");
3357                                 break;
3358                         }
3359
3360                         /* Clear the bit */
3361                         sig &= ~cur_bit;
3362                 }
3363         }
3364
3365         return par_num;
3366 }
3367
3368 static inline int bnx2x_print_blocks_with_parity3(u32 sig, int par_num)
3369 {
3370         int i = 0;
3371         u32 cur_bit = 0;
3372         for (i = 0; sig; i++) {
3373                 cur_bit = ((u32)0x1 << i);
3374                 if (sig & cur_bit) {
3375                         switch (cur_bit) {
3376                         case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_ROM_PARITY:
3377                                 _print_next_block(par_num++, "MCP ROM");
3378                                 break;
3379                         case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_RX_PARITY:
3380                                 _print_next_block(par_num++, "MCP UMP RX");
3381                                 break;
3382                         case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_TX_PARITY:
3383                                 _print_next_block(par_num++, "MCP UMP TX");
3384                                 break;
3385                         case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_SCPAD_PARITY:
3386                                 _print_next_block(par_num++, "MCP SCPAD");
3387                                 break;
3388                         }
3389
3390                         /* Clear the bit */
3391                         sig &= ~cur_bit;
3392                 }
3393         }
3394
3395         return par_num;
3396 }
3397
3398 static inline bool bnx2x_parity_attn(struct bnx2x *bp, u32 sig0, u32 sig1,
3399                                      u32 sig2, u32 sig3)
3400 {
3401         if ((sig0 & HW_PRTY_ASSERT_SET_0) || (sig1 & HW_PRTY_ASSERT_SET_1) ||
3402             (sig2 & HW_PRTY_ASSERT_SET_2) || (sig3 & HW_PRTY_ASSERT_SET_3)) {
3403                 int par_num = 0;
3404                 DP(NETIF_MSG_HW, "Was parity error: HW block parity attention: "
3405                         "[0]:0x%08x [1]:0x%08x "
3406                         "[2]:0x%08x [3]:0x%08x\n",
3407                           sig0 & HW_PRTY_ASSERT_SET_0,
3408                           sig1 & HW_PRTY_ASSERT_SET_1,
3409                           sig2 & HW_PRTY_ASSERT_SET_2,
3410                           sig3 & HW_PRTY_ASSERT_SET_3);
3411                 printk(KERN_ERR"%s: Parity errors detected in blocks: ",
3412                        bp->dev->name);
3413                 par_num = bnx2x_print_blocks_with_parity0(
3414                         sig0 & HW_PRTY_ASSERT_SET_0, par_num);
3415                 par_num = bnx2x_print_blocks_with_parity1(
3416                         sig1 & HW_PRTY_ASSERT_SET_1, par_num);
3417                 par_num = bnx2x_print_blocks_with_parity2(
3418                         sig2 & HW_PRTY_ASSERT_SET_2, par_num);
3419                 par_num = bnx2x_print_blocks_with_parity3(
3420                         sig3 & HW_PRTY_ASSERT_SET_3, par_num);
3421                 printk("\n");
3422                 return true;
3423         } else
3424                 return false;
3425 }
3426
3427 bool bnx2x_chk_parity_attn(struct bnx2x *bp)
3428 {
3429         struct attn_route attn;
3430         int port = BP_PORT(bp);
3431
3432         attn.sig[0] = REG_RD(bp,
3433                 MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 +
3434                              port*4);
3435         attn.sig[1] = REG_RD(bp,
3436                 MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 +
3437                              port*4);
3438         attn.sig[2] = REG_RD(bp,
3439                 MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 +
3440                              port*4);
3441         attn.sig[3] = REG_RD(bp,
3442                 MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 +
3443                              port*4);
3444
3445         return bnx2x_parity_attn(bp, attn.sig[0], attn.sig[1], attn.sig[2],
3446                                         attn.sig[3]);
3447 }
3448
3449
3450 static inline void bnx2x_attn_int_deasserted4(struct bnx2x *bp, u32 attn)
3451 {
3452         u32 val;
3453         if (attn & AEU_INPUTS_ATTN_BITS_PGLUE_HW_INTERRUPT) {
3454
3455                 val = REG_RD(bp, PGLUE_B_REG_PGLUE_B_INT_STS_CLR);
3456                 BNX2X_ERR("PGLUE hw attention 0x%x\n", val);
3457                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR)
3458                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
3459                                   "ADDRESS_ERROR\n");
3460                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR)
3461                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
3462                                   "INCORRECT_RCV_BEHAVIOR\n");
3463                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN)
3464                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
3465                                   "WAS_ERROR_ATTN\n");
3466                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN)
3467                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
3468                                   "VF_LENGTH_VIOLATION_ATTN\n");
3469                 if (val &
3470                     PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN)
3471                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
3472                                   "VF_GRC_SPACE_VIOLATION_ATTN\n");
3473                 if (val &
3474                     PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN)
3475                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
3476                                   "VF_MSIX_BAR_VIOLATION_ATTN\n");
3477                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN)
3478                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
3479                                   "TCPL_ERROR_ATTN\n");
3480                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN)
3481                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
3482                                   "TCPL_IN_TWO_RCBS_ATTN\n");
3483                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW)
3484                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
3485                                   "CSSNOOP_FIFO_OVERFLOW\n");
3486         }
3487         if (attn & AEU_INPUTS_ATTN_BITS_ATC_HW_INTERRUPT) {
3488                 val = REG_RD(bp, ATC_REG_ATC_INT_STS_CLR);
3489                 BNX2X_ERR("ATC hw attention 0x%x\n", val);
3490                 if (val & ATC_ATC_INT_STS_REG_ADDRESS_ERROR)
3491                         BNX2X_ERR("ATC_ATC_INT_STS_REG_ADDRESS_ERROR\n");
3492                 if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND)
3493                         BNX2X_ERR("ATC_ATC_INT_STS_REG"
3494                                   "_ATC_TCPL_TO_NOT_PEND\n");
3495                 if (val & ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS)
3496                         BNX2X_ERR("ATC_ATC_INT_STS_REG_"
3497                                   "ATC_GPA_MULTIPLE_HITS\n");
3498                 if (val & ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT)
3499                         BNX2X_ERR("ATC_ATC_INT_STS_REG_"
3500                                   "ATC_RCPL_TO_EMPTY_CNT\n");
3501                 if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR)
3502                         BNX2X_ERR("ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR\n");
3503                 if (val & ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU)
3504                         BNX2X_ERR("ATC_ATC_INT_STS_REG_"
3505                                   "ATC_IREQ_LESS_THAN_STU\n");
3506         }
3507
3508         if (attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
3509                     AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)) {
3510                 BNX2X_ERR("FATAL parity attention set4 0x%x\n",
3511                 (u32)(attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
3512                     AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)));
3513         }
3514
3515 }
3516
3517 static void bnx2x_attn_int_deasserted(struct bnx2x *bp, u32 deasserted)
3518 {
3519         struct attn_route attn, *group_mask;
3520         int port = BP_PORT(bp);
3521         int index;
3522         u32 reg_addr;
3523         u32 val;
3524         u32 aeu_mask;
3525
3526         /* need to take HW lock because MCP or other port might also
3527            try to handle this event */
3528         bnx2x_acquire_alr(bp);
3529
3530         if (bnx2x_chk_parity_attn(bp)) {
3531                 bp->recovery_state = BNX2X_RECOVERY_INIT;
3532                 bnx2x_set_reset_in_progress(bp);
3533                 schedule_delayed_work(&bp->reset_task, 0);
3534                 /* Disable HW interrupts */
3535                 bnx2x_int_disable(bp);
3536                 bnx2x_release_alr(bp);
3537                 /* In case of parity errors don't handle attentions so that
3538                  * other function would "see" parity errors.
3539                  */
3540                 return;
3541         }
3542
3543         attn.sig[0] = REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
3544         attn.sig[1] = REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
3545         attn.sig[2] = REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
3546         attn.sig[3] = REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
3547         if (CHIP_IS_E2(bp))
3548                 attn.sig[4] =
3549                       REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
3550         else
3551                 attn.sig[4] = 0;
3552
3553         DP(NETIF_MSG_HW, "attn: %08x %08x %08x %08x %08x\n",
3554            attn.sig[0], attn.sig[1], attn.sig[2], attn.sig[3], attn.sig[4]);
3555
3556         for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
3557                 if (deasserted & (1 << index)) {
3558                         group_mask = &bp->attn_group[index];
3559
3560                         DP(NETIF_MSG_HW, "group[%d]: %08x %08x "
3561                                          "%08x %08x %08x\n",
3562                            index,
3563                            group_mask->sig[0], group_mask->sig[1],
3564                            group_mask->sig[2], group_mask->sig[3],
3565                            group_mask->sig[4]);
3566
3567                         bnx2x_attn_int_deasserted4(bp,
3568                                         attn.sig[4] & group_mask->sig[4]);
3569                         bnx2x_attn_int_deasserted3(bp,
3570                                         attn.sig[3] & group_mask->sig[3]);
3571                         bnx2x_attn_int_deasserted1(bp,
3572                                         attn.sig[1] & group_mask->sig[1]);
3573                         bnx2x_attn_int_deasserted2(bp,
3574                                         attn.sig[2] & group_mask->sig[2]);
3575                         bnx2x_attn_int_deasserted0(bp,
3576                                         attn.sig[0] & group_mask->sig[0]);
3577                 }
3578         }
3579
3580         bnx2x_release_alr(bp);
3581
3582         if (bp->common.int_block == INT_BLOCK_HC)
3583                 reg_addr = (HC_REG_COMMAND_REG + port*32 +
3584                             COMMAND_REG_ATTN_BITS_CLR);
3585         else
3586                 reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_CLR_UPPER*8);
3587
3588         val = ~deasserted;
3589         DP(NETIF_MSG_HW, "about to mask 0x%08x at %s addr 0x%x\n", val,
3590            (bp->common.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
3591         REG_WR(bp, reg_addr, val);
3592
3593         if (~bp->attn_state & deasserted)
3594                 BNX2X_ERR("IGU ERROR\n");
3595
3596         reg_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
3597                           MISC_REG_AEU_MASK_ATTN_FUNC_0;
3598
3599         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
3600         aeu_mask = REG_RD(bp, reg_addr);
3601
3602         DP(NETIF_MSG_HW, "aeu_mask %x  newly deasserted %x\n",
3603            aeu_mask, deasserted);
3604         aeu_mask |= (deasserted & 0x3ff);
3605         DP(NETIF_MSG_HW, "new mask %x\n", aeu_mask);
3606
3607         REG_WR(bp, reg_addr, aeu_mask);
3608         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
3609
3610         DP(NETIF_MSG_HW, "attn_state %x\n", bp->attn_state);
3611         bp->attn_state &= ~deasserted;
3612         DP(NETIF_MSG_HW, "new state %x\n", bp->attn_state);
3613 }
3614
3615 static void bnx2x_attn_int(struct bnx2x *bp)
3616 {
3617         /* read local copy of bits */
3618         u32 attn_bits = le32_to_cpu(bp->def_status_blk->atten_status_block.
3619                                                                 attn_bits);
3620         u32 attn_ack = le32_to_cpu(bp->def_status_blk->atten_status_block.
3621                                                                 attn_bits_ack);
3622         u32 attn_state = bp->attn_state;
3623
3624         /* look for changed bits */
3625         u32 asserted   =  attn_bits & ~attn_ack & ~attn_state;
3626         u32 deasserted = ~attn_bits &  attn_ack &  attn_state;
3627
3628         DP(NETIF_MSG_HW,
3629            "attn_bits %x  attn_ack %x  asserted %x  deasserted %x\n",
3630            attn_bits, attn_ack, asserted, deasserted);
3631
3632         if (~(attn_bits ^ attn_ack) & (attn_bits ^ attn_state))
3633                 BNX2X_ERR("BAD attention state\n");
3634
3635         /* handle bits that were raised */
3636         if (asserted)
3637                 bnx2x_attn_int_asserted(bp, asserted);
3638
3639         if (deasserted)
3640                 bnx2x_attn_int_deasserted(bp, deasserted);
3641 }
3642
3643 static inline void bnx2x_update_eq_prod(struct bnx2x *bp, u16 prod)
3644 {
3645         /* No memory barriers */
3646         storm_memset_eq_prod(bp, prod, BP_FUNC(bp));
3647         mmiowb(); /* keep prod updates ordered */
3648 }
3649
3650 #ifdef BCM_CNIC
3651 static int  bnx2x_cnic_handle_cfc_del(struct bnx2x *bp, u32 cid,
3652                                       union event_ring_elem *elem)
3653 {
3654         if (!bp->cnic_eth_dev.starting_cid  ||
3655             cid < bp->cnic_eth_dev.starting_cid)
3656                 return 1;
3657
3658         DP(BNX2X_MSG_SP, "got delete ramrod for CNIC CID %d\n", cid);
3659
3660         if (unlikely(elem->message.data.cfc_del_event.error)) {
3661                 BNX2X_ERR("got delete ramrod for CNIC CID %d with error!\n",
3662                           cid);
3663                 bnx2x_panic_dump(bp);
3664         }
3665         bnx2x_cnic_cfc_comp(bp, cid);
3666         return 0;
3667 }
3668 #endif
3669
3670 static void bnx2x_eq_int(struct bnx2x *bp)
3671 {
3672         u16 hw_cons, sw_cons, sw_prod;
3673         union event_ring_elem *elem;
3674         u32 cid;
3675         u8 opcode;
3676         int spqe_cnt = 0;
3677
3678         hw_cons = le16_to_cpu(*bp->eq_cons_sb);
3679
3680         /* The hw_cos range is 1-255, 257 - the sw_cons range is 0-254, 256.
3681          * when we get the the next-page we nned to adjust so the loop
3682          * condition below will be met. The next element is the size of a
3683          * regular element and hence incrementing by 1
3684          */
3685         if ((hw_cons & EQ_DESC_MAX_PAGE) == EQ_DESC_MAX_PAGE)
3686                 hw_cons++;
3687
3688         /* This function may never run in parralel with itself for a
3689          * specific bp, thus there is no need in "paired" read memory
3690          * barrier here.
3691          */
3692         sw_cons = bp->eq_cons;
3693         sw_prod = bp->eq_prod;
3694
3695         DP(BNX2X_MSG_SP, "EQ:  hw_cons %u  sw_cons %u bp->spq_left %u\n",
3696                         hw_cons, sw_cons, atomic_read(&bp->spq_left));
3697
3698         for (; sw_cons != hw_cons;
3699               sw_prod = NEXT_EQ_IDX(sw_prod), sw_cons = NEXT_EQ_IDX(sw_cons)) {
3700
3701
3702                 elem = &bp->eq_ring[EQ_DESC(sw_cons)];
3703
3704                 cid = SW_CID(elem->message.data.cfc_del_event.cid);
3705                 opcode = elem->message.opcode;
3706
3707
3708                 /* handle eq element */
3709                 switch (opcode) {
3710                 case EVENT_RING_OPCODE_STAT_QUERY:
3711                         DP(NETIF_MSG_TIMER, "got statistics comp event\n");
3712                         /* nothing to do with stats comp */
3713                         continue;
3714
3715                 case EVENT_RING_OPCODE_CFC_DEL:
3716                         /* handle according to cid range */
3717                         /*
3718                          * we may want to verify here that the bp state is
3719                          * HALTING
3720                          */
3721                         DP(NETIF_MSG_IFDOWN,
3722                            "got delete ramrod for MULTI[%d]\n", cid);
3723 #ifdef BCM_CNIC
3724                         if (!bnx2x_cnic_handle_cfc_del(bp, cid, elem))
3725                                 goto next_spqe;
3726                         if (cid == BNX2X_FCOE_ETH_CID)
3727                                 bnx2x_fcoe(bp, state) = BNX2X_FP_STATE_CLOSED;
3728                         else
3729 #endif
3730                                 bnx2x_fp(bp, cid, state) =
3731                                                 BNX2X_FP_STATE_CLOSED;
3732
3733                         goto next_spqe;
3734
3735                 case EVENT_RING_OPCODE_STOP_TRAFFIC:
3736                         DP(NETIF_MSG_IFUP, "got STOP TRAFFIC\n");
3737                         bnx2x_dcbx_set_params(bp, BNX2X_DCBX_STATE_TX_PAUSED);
3738                         goto next_spqe;
3739                 case EVENT_RING_OPCODE_START_TRAFFIC:
3740                         DP(NETIF_MSG_IFUP, "got START TRAFFIC\n");
3741                         bnx2x_dcbx_set_params(bp, BNX2X_DCBX_STATE_TX_RELEASED);
3742                         goto next_spqe;
3743                 }
3744
3745                 switch (opcode | bp->state) {
3746                 case (EVENT_RING_OPCODE_FUNCTION_START |
3747                       BNX2X_STATE_OPENING_WAIT4_PORT):
3748                         DP(NETIF_MSG_IFUP, "got setup ramrod\n");
3749                         bp->state = BNX2X_STATE_FUNC_STARTED;
3750                         break;
3751
3752                 case (EVENT_RING_OPCODE_FUNCTION_STOP |
3753                       BNX2X_STATE_CLOSING_WAIT4_HALT):
3754                         DP(NETIF_MSG_IFDOWN, "got halt ramrod\n");
3755                         bp->state = BNX2X_STATE_CLOSING_WAIT4_UNLOAD;
3756                         break;
3757
3758                 case (EVENT_RING_OPCODE_SET_MAC | BNX2X_STATE_OPEN):
3759                 case (EVENT_RING_OPCODE_SET_MAC | BNX2X_STATE_DIAG):
3760                         DP(NETIF_MSG_IFUP, "got set mac ramrod\n");
3761                         bp->set_mac_pending = 0;
3762                         break;
3763
3764                 case (EVENT_RING_OPCODE_SET_MAC |
3765                       BNX2X_STATE_CLOSING_WAIT4_HALT):
3766                         DP(NETIF_MSG_IFDOWN, "got (un)set mac ramrod\n");
3767                         bp->set_mac_pending = 0;
3768                         break;
3769                 default:
3770                         /* unknown event log error and continue */
3771                         BNX2X_ERR("Unknown EQ event %d\n",
3772                                   elem->message.opcode);
3773                 }
3774 next_spqe:
3775                 spqe_cnt++;
3776         } /* for */
3777
3778         smp_mb__before_atomic_inc();
3779         atomic_add(spqe_cnt, &bp->spq_left);
3780
3781         bp->eq_cons = sw_cons;
3782         bp->eq_prod = sw_prod;
3783         /* Make sure that above mem writes were issued towards the memory */
3784         smp_wmb();
3785
3786         /* update producer */
3787         bnx2x_update_eq_prod(bp, bp->eq_prod);
3788 }
3789
3790 static void bnx2x_sp_task(struct work_struct *work)
3791 {
3792         struct bnx2x *bp = container_of(work, struct bnx2x, sp_task.work);
3793         u16 status;
3794
3795         /* Return here if interrupt is disabled */
3796         if (unlikely(atomic_read(&bp->intr_sem) != 0)) {
3797                 DP(NETIF_MSG_INTR, "called but intr_sem not 0, returning\n");
3798                 return;
3799         }
3800
3801         status = bnx2x_update_dsb_idx(bp);
3802 /*      if (status == 0)                                     */
3803 /*              BNX2X_ERR("spurious slowpath interrupt!\n"); */
3804
3805         DP(NETIF_MSG_INTR, "got a slowpath interrupt (status 0x%x)\n", status);
3806
3807         /* HW attentions */
3808         if (status & BNX2X_DEF_SB_ATT_IDX) {
3809                 bnx2x_attn_int(bp);
3810                 status &= ~BNX2X_DEF_SB_ATT_IDX;
3811         }
3812
3813         /* SP events: STAT_QUERY and others */
3814         if (status & BNX2X_DEF_SB_IDX) {
3815 #ifdef BCM_CNIC
3816                 struct bnx2x_fastpath *fp = bnx2x_fcoe_fp(bp);
3817
3818                 if ((!NO_FCOE(bp)) &&
3819                         (bnx2x_has_rx_work(fp) || bnx2x_has_tx_work(fp)))
3820                         napi_schedule(&bnx2x_fcoe(bp, napi));
3821 #endif
3822                 /* Handle EQ completions */
3823                 bnx2x_eq_int(bp);
3824
3825                 bnx2x_ack_sb(bp, bp->igu_dsb_id, USTORM_ID,
3826                         le16_to_cpu(bp->def_idx), IGU_INT_NOP, 1);
3827
3828                 status &= ~BNX2X_DEF_SB_IDX;
3829         }
3830
3831         if (unlikely(status))
3832                 DP(NETIF_MSG_INTR, "got an unknown interrupt! (status 0x%x)\n",
3833                    status);
3834
3835         bnx2x_ack_sb(bp, bp->igu_dsb_id, ATTENTION_ID,
3836              le16_to_cpu(bp->def_att_idx), IGU_INT_ENABLE, 1);
3837 }
3838
3839 irqreturn_t bnx2x_msix_sp_int(int irq, void *dev_instance)
3840 {
3841         struct net_device *dev = dev_instance;
3842         struct bnx2x *bp = netdev_priv(dev);
3843
3844         /* Return here if interrupt is disabled */
3845         if (unlikely(atomic_read(&bp->intr_sem) != 0)) {
3846                 DP(NETIF_MSG_INTR, "called but intr_sem not 0, returning\n");
3847                 return IRQ_HANDLED;
3848         }
3849
3850         bnx2x_ack_sb(bp, bp->igu_dsb_id, USTORM_ID, 0,
3851                      IGU_INT_DISABLE, 0);
3852
3853 #ifdef BNX2X_STOP_ON_ERROR
3854         if (unlikely(bp->panic))
3855                 return IRQ_HANDLED;
3856 #endif
3857
3858 #ifdef BCM_CNIC
3859         {
3860                 struct cnic_ops *c_ops;
3861
3862                 rcu_read_lock();
3863                 c_ops = rcu_dereference(bp->cnic_ops);
3864                 if (c_ops)
3865                         c_ops->cnic_handler(bp->cnic_data, NULL);
3866                 rcu_read_unlock();
3867         }
3868 #endif
3869         queue_delayed_work(bnx2x_wq, &bp->sp_task, 0);
3870
3871         return IRQ_HANDLED;
3872 }
3873
3874 /* end of slow path */
3875
3876 static void bnx2x_timer(unsigned long data)
3877 {
3878         struct bnx2x *bp = (struct bnx2x *) data;
3879
3880         if (!netif_running(bp->dev))
3881                 return;
3882
3883         if (atomic_read(&bp->intr_sem) != 0)
3884                 goto timer_restart;
3885
3886         if (poll) {
3887                 struct bnx2x_fastpath *fp = &bp->fp[0];
3888                 int rc;
3889
3890                 bnx2x_tx_int(fp);
3891                 rc = bnx2x_rx_int(fp, 1000);
3892         }
3893
3894         if (!BP_NOMCP(bp)) {
3895                 int mb_idx = BP_FW_MB_IDX(bp);
3896                 u32 drv_pulse;
3897                 u32 mcp_pulse;
3898
3899                 ++bp->fw_drv_pulse_wr_seq;
3900                 bp->fw_drv_pulse_wr_seq &= DRV_PULSE_SEQ_MASK;
3901                 /* TBD - add SYSTEM_TIME */
3902                 drv_pulse = bp->fw_drv_pulse_wr_seq;
3903                 SHMEM_WR(bp, func_mb[mb_idx].drv_pulse_mb, drv_pulse);
3904
3905                 mcp_pulse = (SHMEM_RD(bp, func_mb[mb_idx].mcp_pulse_mb) &
3906                              MCP_PULSE_SEQ_MASK);
3907                 /* The delta between driver pulse and mcp response
3908                  * should be 1 (before mcp response) or 0 (after mcp response)
3909                  */
3910                 if ((drv_pulse != mcp_pulse) &&
3911                     (drv_pulse != ((mcp_pulse + 1) & MCP_PULSE_SEQ_MASK))) {
3912                         /* someone lost a heartbeat... */
3913                         BNX2X_ERR("drv_pulse (0x%x) != mcp_pulse (0x%x)\n",
3914                                   drv_pulse, mcp_pulse);
3915                 }
3916         }
3917
3918         if (bp->state == BNX2X_STATE_OPEN)
3919                 bnx2x_stats_handle(bp, STATS_EVENT_UPDATE);
3920
3921 timer_restart:
3922         mod_timer(&bp->timer, jiffies + bp->current_interval);
3923 }
3924
3925 /* end of Statistics */
3926
3927 /* nic init */
3928
3929 /*
3930  * nic init service functions
3931  */
3932
3933 static inline void bnx2x_fill(struct bnx2x *bp, u32 addr, int fill, u32 len)
3934 {
3935         u32 i;
3936         if (!(len%4) && !(addr%4))
3937                 for (i = 0; i < len; i += 4)
3938                         REG_WR(bp, addr + i, fill);
3939         else
3940                 for (i = 0; i < len; i++)
3941                         REG_WR8(bp, addr + i, fill);
3942
3943 }
3944
3945 /* helper: writes FP SP data to FW - data_size in dwords */
3946 static inline void bnx2x_wr_fp_sb_data(struct bnx2x *bp,
3947                                        int fw_sb_id,
3948                                        u32 *sb_data_p,
3949                                        u32 data_size)
3950 {
3951         int index;
3952         for (index = 0; index < data_size; index++)
3953                 REG_WR(bp, BAR_CSTRORM_INTMEM +
3954                         CSTORM_STATUS_BLOCK_DATA_OFFSET(fw_sb_id) +
3955                         sizeof(u32)*index,
3956                         *(sb_data_p + index));
3957 }
3958
3959 static inline void bnx2x_zero_fp_sb(struct bnx2x *bp, int fw_sb_id)
3960 {
3961         u32 *sb_data_p;
3962         u32 data_size = 0;
3963         struct hc_status_block_data_e2 sb_data_e2;
3964         struct hc_status_block_data_e1x sb_data_e1x;
3965
3966         /* disable the function first */
3967         if (CHIP_IS_E2(bp)) {
3968                 memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
3969                 sb_data_e2.common.p_func.pf_id = HC_FUNCTION_DISABLED;
3970                 sb_data_e2.common.p_func.vf_id = HC_FUNCTION_DISABLED;
3971                 sb_data_e2.common.p_func.vf_valid = false;
3972                 sb_data_p = (u32 *)&sb_data_e2;
3973                 data_size = sizeof(struct hc_status_block_data_e2)/sizeof(u32);
3974         } else {
3975                 memset(&sb_data_e1x, 0,
3976                        sizeof(struct hc_status_block_data_e1x));
3977                 sb_data_e1x.common.p_func.pf_id = HC_FUNCTION_DISABLED;
3978                 sb_data_e1x.common.p_func.vf_id = HC_FUNCTION_DISABLED;
3979                 sb_data_e1x.common.p_func.vf_valid = false;
3980                 sb_data_p = (u32 *)&sb_data_e1x;
3981                 data_size = sizeof(struct hc_status_block_data_e1x)/sizeof(u32);
3982         }
3983         bnx2x_wr_fp_sb_data(bp, fw_sb_id, sb_data_p, data_size);
3984
3985         bnx2x_fill(bp, BAR_CSTRORM_INTMEM +
3986                         CSTORM_STATUS_BLOCK_OFFSET(fw_sb_id), 0,
3987                         CSTORM_STATUS_BLOCK_SIZE);
3988         bnx2x_fill(bp, BAR_CSTRORM_INTMEM +
3989                         CSTORM_SYNC_BLOCK_OFFSET(fw_sb_id), 0,
3990                         CSTORM_SYNC_BLOCK_SIZE);
3991 }
3992
3993 /* helper:  writes SP SB data to FW */
3994 static inline void bnx2x_wr_sp_sb_data(struct bnx2x *bp,
3995                 struct hc_sp_status_block_data *sp_sb_data)
3996 {
3997         int func = BP_FUNC(bp);
3998         int i;
3999         for (i = 0; i < sizeof(struct hc_sp_status_block_data)/sizeof(u32); i++)
4000                 REG_WR(bp, BAR_CSTRORM_INTMEM +
4001                         CSTORM_SP_STATUS_BLOCK_DATA_OFFSET(func) +
4002                         i*sizeof(u32),
4003                         *((u32 *)sp_sb_data + i));
4004 }
4005
4006 static inline void bnx2x_zero_sp_sb(struct bnx2x *bp)
4007 {
4008         int func = BP_FUNC(bp);
4009         struct hc_sp_status_block_data sp_sb_data;
4010         memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
4011
4012         sp_sb_data.p_func.pf_id = HC_FUNCTION_DISABLED;
4013         sp_sb_data.p_func.vf_id = HC_FUNCTION_DISABLED;
4014         sp_sb_data.p_func.vf_valid = false;
4015
4016         bnx2x_wr_sp_sb_data(bp, &sp_sb_data);
4017
4018         bnx2x_fill(bp, BAR_CSTRORM_INTMEM +
4019                         CSTORM_SP_STATUS_BLOCK_OFFSET(func), 0,
4020                         CSTORM_SP_STATUS_BLOCK_SIZE);
4021         bnx2x_fill(bp, BAR_CSTRORM_INTMEM +
4022                         CSTORM_SP_SYNC_BLOCK_OFFSET(func), 0,
4023                         CSTORM_SP_SYNC_BLOCK_SIZE);
4024
4025 }
4026
4027
4028 static inline
4029 void bnx2x_setup_ndsb_state_machine(struct hc_status_block_sm *hc_sm,
4030                                            int igu_sb_id, int igu_seg_id)
4031 {
4032         hc_sm->igu_sb_id = igu_sb_id;
4033         hc_sm->igu_seg_id = igu_seg_id;
4034         hc_sm->timer_value = 0xFF;
4035         hc_sm->time_to_expire = 0xFFFFFFFF;
4036 }
4037
4038 static void bnx2x_init_sb(struct bnx2x *bp, dma_addr_t mapping, int vfid,
4039                           u8 vf_valid, int fw_sb_id, int igu_sb_id)
4040 {
4041         int igu_seg_id;
4042
4043         struct hc_status_block_data_e2 sb_data_e2;
4044         struct hc_status_block_data_e1x sb_data_e1x;
4045         struct hc_status_block_sm  *hc_sm_p;
4046         struct hc_index_data *hc_index_p;
4047         int data_size;
4048         u32 *sb_data_p;
4049
4050         if (CHIP_INT_MODE_IS_BC(bp))
4051                 igu_seg_id = HC_SEG_ACCESS_NORM;
4052         else
4053                 igu_seg_id = IGU_SEG_ACCESS_NORM;
4054
4055         bnx2x_zero_fp_sb(bp, fw_sb_id);
4056
4057         if (CHIP_IS_E2(bp)) {
4058                 memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
4059                 sb_data_e2.common.p_func.pf_id = BP_FUNC(bp);
4060                 sb_data_e2.common.p_func.vf_id = vfid;
4061                 sb_data_e2.common.p_func.vf_valid = vf_valid;
4062                 sb_data_e2.common.p_func.vnic_id = BP_VN(bp);
4063                 sb_data_e2.common.same_igu_sb_1b = true;
4064                 sb_data_e2.common.host_sb_addr.hi = U64_HI(mapping);
4065                 sb_data_e2.common.host_sb_addr.lo = U64_LO(mapping);
4066                 hc_sm_p = sb_data_e2.common.state_machine;
4067                 hc_index_p = sb_data_e2.index_data;
4068                 sb_data_p = (u32 *)&sb_data_e2;
4069                 data_size = sizeof(struct hc_status_block_data_e2)/sizeof(u32);
4070         } else {
4071                 memset(&sb_data_e1x, 0,
4072                        sizeof(struct hc_status_block_data_e1x));
4073                 sb_data_e1x.common.p_func.pf_id = BP_FUNC(bp);
4074                 sb_data_e1x.common.p_func.vf_id = 0xff;
4075                 sb_data_e1x.common.p_func.vf_valid = false;
4076                 sb_data_e1x.common.p_func.vnic_id = BP_VN(bp);
4077                 sb_data_e1x.common.same_igu_sb_1b = true;
4078                 sb_data_e1x.common.host_sb_addr.hi = U64_HI(mapping);
4079                 sb_data_e1x.common.host_sb_addr.lo = U64_LO(mapping);
4080                 hc_sm_p = sb_data_e1x.common.state_machine;
4081                 hc_index_p = sb_data_e1x.index_data;
4082                 sb_data_p = (u32 *)&sb_data_e1x;
4083                 data_size = sizeof(struct hc_status_block_data_e1x)/sizeof(u32);
4084         }
4085
4086         bnx2x_setup_ndsb_state_machine(&hc_sm_p[SM_RX_ID],
4087                                        igu_sb_id, igu_seg_id);
4088         bnx2x_setup_ndsb_state_machine(&hc_sm_p[SM_TX_ID],
4089                                        igu_sb_id, igu_seg_id);
4090
4091         DP(NETIF_MSG_HW, "Init FW SB %d\n", fw_sb_id);
4092
4093         /* write indecies to HW */
4094         bnx2x_wr_fp_sb_data(bp, fw_sb_id, sb_data_p, data_size);
4095 }
4096
4097 static void bnx2x_update_coalesce_sb_index(struct bnx2x *bp, u16 fw_sb_id,
4098                                         u8 sb_index, u8 disable, u16 usec)
4099 {
4100         int port = BP_PORT(bp);
4101         u8 ticks = usec / BNX2X_BTR;
4102
4103         storm_memset_hc_timeout(bp, port, fw_sb_id, sb_index, ticks);
4104
4105         disable = disable ? 1 : (usec ? 0 : 1);
4106         storm_memset_hc_disable(bp, port, fw_sb_id, sb_index, disable);
4107 }
4108
4109 static void bnx2x_update_coalesce_sb(struct bnx2x *bp, u16 fw_sb_id,
4110                                      u16 tx_usec, u16 rx_usec)
4111 {
4112         bnx2x_update_coalesce_sb_index(bp, fw_sb_id, U_SB_ETH_RX_CQ_INDEX,
4113                                     false, rx_usec);
4114         bnx2x_update_coalesce_sb_index(bp, fw_sb_id, C_SB_ETH_TX_CQ_INDEX,
4115                                     false, tx_usec);
4116 }
4117
4118 static void bnx2x_init_def_sb(struct bnx2x *bp)
4119 {
4120         struct host_sp_status_block *def_sb = bp->def_status_blk;
4121         dma_addr_t mapping = bp->def_status_blk_mapping;
4122         int igu_sp_sb_index;
4123         int igu_seg_id;
4124         int port = BP_PORT(bp);
4125         int func = BP_FUNC(bp);
4126         int reg_offset;
4127         u64 section;
4128         int index;
4129         struct hc_sp_status_block_data sp_sb_data;
4130         memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
4131
4132         if (CHIP_INT_MODE_IS_BC(bp)) {
4133                 igu_sp_sb_index = DEF_SB_IGU_ID;
4134                 igu_seg_id = HC_SEG_ACCESS_DEF;
4135         } else {
4136                 igu_sp_sb_index = bp->igu_dsb_id;
4137                 igu_seg_id = IGU_SEG_ACCESS_DEF;
4138         }
4139
4140         /* ATTN */
4141         section = ((u64)mapping) + offsetof(struct host_sp_status_block,
4142                                             atten_status_block);
4143         def_sb->atten_status_block.status_block_id = igu_sp_sb_index;
4144
4145         bp->attn_state = 0;
4146
4147         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
4148                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
4149         for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
4150                 int sindex;
4151                 /* take care of sig[0]..sig[4] */
4152                 for (sindex = 0; sindex < 4; sindex++)
4153                         bp->attn_group[index].sig[sindex] =
4154                            REG_RD(bp, reg_offset + sindex*0x4 + 0x10*index);
4155
4156                 if (CHIP_IS_E2(bp))
4157                         /*
4158                          * enable5 is separate from the rest of the registers,
4159                          * and therefore the address skip is 4
4160                          * and not 16 between the different groups
4161                          */
4162                         bp->attn_group[index].sig[4] = REG_RD(bp,
4163                                         reg_offset + 0x10 + 0x4*index);
4164                 else
4165                         bp->attn_group[index].sig[4] = 0;
4166         }
4167
4168         if (bp->common.int_block == INT_BLOCK_HC) {
4169                 reg_offset = (port ? HC_REG_ATTN_MSG1_ADDR_L :
4170                                      HC_REG_ATTN_MSG0_ADDR_L);
4171
4172                 REG_WR(bp, reg_offset, U64_LO(section));
4173                 REG_WR(bp, reg_offset + 4, U64_HI(section));
4174         } else if (CHIP_IS_E2(bp)) {
4175                 REG_WR(bp, IGU_REG_ATTN_MSG_ADDR_L, U64_LO(section));
4176                 REG_WR(bp, IGU_REG_ATTN_MSG_ADDR_H, U64_HI(section));
4177         }
4178
4179         section = ((u64)mapping) + offsetof(struct host_sp_status_block,
4180                                             sp_sb);
4181
4182         bnx2x_zero_sp_sb(bp);
4183
4184         sp_sb_data.host_sb_addr.lo      = U64_LO(section);
4185         sp_sb_data.host_sb_addr.hi      = U64_HI(section);
4186         sp_sb_data.igu_sb_id            = igu_sp_sb_index;
4187         sp_sb_data.igu_seg_id           = igu_seg_id;
4188         sp_sb_data.p_func.pf_id         = func;
4189         sp_sb_data.p_func.vnic_id       = BP_VN(bp);
4190         sp_sb_data.p_func.vf_id         = 0xff;
4191
4192         bnx2x_wr_sp_sb_data(bp, &sp_sb_data);
4193
4194         bp->stats_pending = 0;
4195         bp->set_mac_pending = 0;
4196
4197         bnx2x_ack_sb(bp, bp->igu_dsb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
4198 }
4199
4200 void bnx2x_update_coalesce(struct bnx2x *bp)
4201 {
4202         int i;
4203
4204         for_each_eth_queue(bp, i)
4205                 bnx2x_update_coalesce_sb(bp, bp->fp[i].fw_sb_id,
4206                                          bp->rx_ticks, bp->tx_ticks);
4207 }
4208
4209 static void bnx2x_init_sp_ring(struct bnx2x *bp)
4210 {
4211         spin_lock_init(&bp->spq_lock);
4212         atomic_set(&bp->spq_left, MAX_SPQ_PENDING);
4213
4214         bp->spq_prod_idx = 0;
4215         bp->dsb_sp_prod = BNX2X_SP_DSB_INDEX;
4216         bp->spq_prod_bd = bp->spq;
4217         bp->spq_last_bd = bp->spq_prod_bd + MAX_SP_DESC_CNT;
4218 }
4219
4220 static void bnx2x_init_eq_ring(struct bnx2x *bp)
4221 {
4222         int i;
4223         for (i = 1; i <= NUM_EQ_PAGES; i++) {
4224                 union event_ring_elem *elem =
4225                         &bp->eq_ring[EQ_DESC_CNT_PAGE * i - 1];
4226
4227                 elem->next_page.addr.hi =
4228                         cpu_to_le32(U64_HI(bp->eq_mapping +
4229                                    BCM_PAGE_SIZE * (i % NUM_EQ_PAGES)));
4230                 elem->next_page.addr.lo =
4231                         cpu_to_le32(U64_LO(bp->eq_mapping +
4232                                    BCM_PAGE_SIZE*(i % NUM_EQ_PAGES)));
4233         }
4234         bp->eq_cons = 0;
4235         bp->eq_prod = NUM_EQ_DESC;
4236         bp->eq_cons_sb = BNX2X_EQ_INDEX;
4237 }
4238
4239 static void bnx2x_init_ind_table(struct bnx2x *bp)
4240 {
4241         int func = BP_FUNC(bp);
4242         int i;
4243
4244         if (bp->multi_mode == ETH_RSS_MODE_DISABLED)
4245                 return;
4246
4247         DP(NETIF_MSG_IFUP,
4248            "Initializing indirection table  multi_mode %d\n", bp->multi_mode);
4249         for (i = 0; i < TSTORM_INDIRECTION_TABLE_SIZE; i++)
4250                 REG_WR8(bp, BAR_TSTRORM_INTMEM +
4251                         TSTORM_INDIRECTION_TABLE_OFFSET(func) + i,
4252                         bp->fp->cl_id + (i % (bp->num_queues -
4253                                 NONE_ETH_CONTEXT_USE)));
4254 }
4255
4256 void bnx2x_set_storm_rx_mode(struct bnx2x *bp)
4257 {
4258         int mode = bp->rx_mode;
4259         int port = BP_PORT(bp);
4260         u16 cl_id;
4261         u32 def_q_filters = 0;
4262
4263         /* All but management unicast packets should pass to the host as well */
4264         u32 llh_mask =
4265                 NIG_LLH0_BRB1_DRV_MASK_REG_LLH0_BRB1_DRV_MASK_BRCST |
4266                 NIG_LLH0_BRB1_DRV_MASK_REG_LLH0_BRB1_DRV_MASK_MLCST |
4267                 NIG_LLH0_BRB1_DRV_MASK_REG_LLH0_BRB1_DRV_MASK_VLAN |
4268                 NIG_LLH0_BRB1_DRV_MASK_REG_LLH0_BRB1_DRV_MASK_NO_VLAN;
4269
4270         switch (mode) {
4271         case BNX2X_RX_MODE_NONE: /* no Rx */
4272                 def_q_filters = BNX2X_ACCEPT_NONE;
4273 #ifdef BCM_CNIC
4274                 if (!NO_FCOE(bp)) {
4275                         cl_id = bnx2x_fcoe(bp, cl_id);
4276                         bnx2x_rxq_set_mac_filters(bp, cl_id, BNX2X_ACCEPT_NONE);
4277                 }
4278 #endif
4279                 break;
4280
4281         case BNX2X_RX_MODE_NORMAL:
4282                 def_q_filters |= BNX2X_ACCEPT_UNICAST | BNX2X_ACCEPT_BROADCAST |
4283                                 BNX2X_ACCEPT_MULTICAST;
4284 #ifdef BCM_CNIC
4285                 cl_id = bnx2x_fcoe(bp, cl_id);
4286                 bnx2x_rxq_set_mac_filters(bp, cl_id, BNX2X_ACCEPT_UNICAST |
4287                                           BNX2X_ACCEPT_MULTICAST);
4288 #endif
4289                 break;
4290
4291         case BNX2X_RX_MODE_ALLMULTI:
4292                 def_q_filters |= BNX2X_ACCEPT_UNICAST | BNX2X_ACCEPT_BROADCAST |
4293                                 BNX2X_ACCEPT_ALL_MULTICAST;
4294 #ifdef BCM_CNIC
4295                 cl_id = bnx2x_fcoe(bp, cl_id);
4296                 bnx2x_rxq_set_mac_filters(bp, cl_id, BNX2X_ACCEPT_UNICAST |
4297                                           BNX2X_ACCEPT_MULTICAST);
4298 #endif
4299                 break;
4300
4301         case BNX2X_RX_MODE_PROMISC:
4302                 def_q_filters |= BNX2X_PROMISCUOUS_MODE;
4303 #ifdef BCM_CNIC
4304                 cl_id = bnx2x_fcoe(bp, cl_id);
4305                 bnx2x_rxq_set_mac_filters(bp, cl_id, BNX2X_ACCEPT_UNICAST |
4306                                           BNX2X_ACCEPT_MULTICAST);
4307 #endif
4308                 /* pass management unicast packets as well */
4309                 llh_mask |= NIG_LLH0_BRB1_DRV_MASK_REG_LLH0_BRB1_DRV_MASK_UNCST;
4310                 break;
4311
4312         default:
4313                 BNX2X_ERR("BAD rx mode (%d)\n", mode);
4314                 break;
4315         }
4316
4317         cl_id = BP_L_ID(bp);
4318         bnx2x_rxq_set_mac_filters(bp, cl_id, def_q_filters);
4319
4320         REG_WR(bp,
4321                (port ? NIG_REG_LLH1_BRB1_DRV_MASK :
4322                        NIG_REG_LLH0_BRB1_DRV_MASK), llh_mask);
4323
4324         DP(NETIF_MSG_IFUP, "rx mode %d\n"
4325                 "drop_ucast 0x%x\ndrop_mcast 0x%x\ndrop_bcast 0x%x\n"
4326                 "accp_ucast 0x%x\naccp_mcast 0x%x\naccp_bcast 0x%x\n"
4327                 "unmatched_ucast 0x%x\n", mode,
4328                 bp->mac_filters.ucast_drop_all,
4329                 bp->mac_filters.mcast_drop_all,
4330                 bp->mac_filters.bcast_drop_all,
4331                 bp->mac_filters.ucast_accept_all,
4332                 bp->mac_filters.mcast_accept_all,
4333                 bp->mac_filters.bcast_accept_all,
4334                 bp->mac_filters.unmatched_unicast
4335         );
4336
4337         storm_memset_mac_filters(bp, &bp->mac_filters, BP_FUNC(bp));
4338 }
4339
4340 static void bnx2x_init_internal_common(struct bnx2x *bp)
4341 {
4342         int i;
4343
4344         if (!CHIP_IS_E1(bp)) {
4345
4346                 /* xstorm needs to know whether to add  ovlan to packets or not,
4347                  * in switch-independent we'll write 0 to here... */
4348                 REG_WR8(bp, BAR_XSTRORM_INTMEM + XSTORM_FUNCTION_MODE_OFFSET,
4349                         bp->mf_mode);
4350                 REG_WR8(bp, BAR_TSTRORM_INTMEM + TSTORM_FUNCTION_MODE_OFFSET,
4351                         bp->mf_mode);
4352                 REG_WR8(bp, BAR_CSTRORM_INTMEM + CSTORM_FUNCTION_MODE_OFFSET,
4353                         bp->mf_mode);
4354                 REG_WR8(bp, BAR_USTRORM_INTMEM + USTORM_FUNCTION_MODE_OFFSET,
4355                         bp->mf_mode);
4356         }
4357
4358         if (IS_MF_SI(bp))
4359                 /*
4360                  * In switch independent mode, the TSTORM needs to accept
4361                  * packets that failed classification, since approximate match
4362                  * mac addresses aren't written to NIG LLH
4363                  */
4364                 REG_WR8(bp, BAR_TSTRORM_INTMEM +
4365                             TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET, 2);
4366
4367         /* Zero this manually as its initialization is
4368            currently missing in the initTool */
4369         for (i = 0; i < (USTORM_AGG_DATA_SIZE >> 2); i++)
4370                 REG_WR(bp, BAR_USTRORM_INTMEM +
4371                        USTORM_AGG_DATA_OFFSET + i * 4, 0);
4372         if (CHIP_IS_E2(bp)) {
4373                 REG_WR8(bp, BAR_CSTRORM_INTMEM + CSTORM_IGU_MODE_OFFSET,
4374                         CHIP_INT_MODE_IS_BC(bp) ?
4375                         HC_IGU_BC_MODE : HC_IGU_NBC_MODE);
4376         }
4377 }
4378
4379 static void bnx2x_init_internal_port(struct bnx2x *bp)
4380 {
4381         /* port */
4382         bnx2x_dcb_init_intmem_pfc(bp);
4383 }
4384
4385 static void bnx2x_init_internal(struct bnx2x *bp, u32 load_code)
4386 {
4387         switch (load_code) {
4388         case FW_MSG_CODE_DRV_LOAD_COMMON:
4389         case FW_MSG_CODE_DRV_LOAD_COMMON_CHIP:
4390                 bnx2x_init_internal_common(bp);
4391                 /* no break */
4392
4393         case FW_MSG_CODE_DRV_LOAD_PORT:
4394                 bnx2x_init_internal_port(bp);
4395                 /* no break */
4396
4397         case FW_MSG_CODE_DRV_LOAD_FUNCTION:
4398                 /* internal memory per function is
4399                    initialized inside bnx2x_pf_init */
4400                 break;
4401
4402         default:
4403                 BNX2X_ERR("Unknown load_code (0x%x) from MCP\n", load_code);
4404                 break;
4405         }
4406 }
4407
4408 static void bnx2x_init_fp_sb(struct bnx2x *bp, int fp_idx)
4409 {
4410         struct bnx2x_fastpath *fp = &bp->fp[fp_idx];
4411
4412         fp->state = BNX2X_FP_STATE_CLOSED;
4413
4414         fp->index = fp->cid = fp_idx;
4415         fp->cl_id = BP_L_ID(bp) + fp_idx;
4416         fp->fw_sb_id = bp->base_fw_ndsb + fp->cl_id + CNIC_CONTEXT_USE;
4417         fp->igu_sb_id = bp->igu_base_sb + fp_idx + CNIC_CONTEXT_USE;
4418         /* qZone id equals to FW (per path) client id */
4419         fp->cl_qzone_id  = fp->cl_id +
4420                            BP_PORT(bp)*(CHIP_IS_E2(bp) ? ETH_MAX_RX_CLIENTS_E2 :
4421                                 ETH_MAX_RX_CLIENTS_E1H);
4422         /* init shortcut */
4423         fp->ustorm_rx_prods_offset = CHIP_IS_E2(bp) ?
4424                             USTORM_RX_PRODS_E2_OFFSET(fp->cl_qzone_id) :
4425                             USTORM_RX_PRODS_E1X_OFFSET(BP_PORT(bp), fp->cl_id);
4426         /* Setup SB indicies */
4427         fp->rx_cons_sb = BNX2X_RX_SB_INDEX;
4428         fp->tx_cons_sb = BNX2X_TX_SB_INDEX;
4429
4430         DP(NETIF_MSG_IFUP, "queue[%d]:  bnx2x_init_sb(%p,%p)  "
4431                                    "cl_id %d  fw_sb %d  igu_sb %d\n",
4432                    fp_idx, bp, fp->status_blk.e1x_sb, fp->cl_id, fp->fw_sb_id,
4433                    fp->igu_sb_id);
4434         bnx2x_init_sb(bp, fp->status_blk_mapping, BNX2X_VF_ID_INVALID, false,
4435                       fp->fw_sb_id, fp->igu_sb_id);
4436
4437         bnx2x_update_fpsb_idx(fp);
4438 }
4439
4440 void bnx2x_nic_init(struct bnx2x *bp, u32 load_code)
4441 {
4442         int i;
4443
4444         for_each_eth_queue(bp, i)
4445                 bnx2x_init_fp_sb(bp, i);
4446 #ifdef BCM_CNIC
4447         if (!NO_FCOE(bp))
4448                 bnx2x_init_fcoe_fp(bp);
4449
4450         bnx2x_init_sb(bp, bp->cnic_sb_mapping,
4451                       BNX2X_VF_ID_INVALID, false,
4452                       CNIC_SB_ID(bp), CNIC_IGU_SB_ID(bp));
4453
4454 #endif
4455
4456         /* ensure status block indices were read */
4457         rmb();
4458
4459         bnx2x_init_def_sb(bp);
4460         bnx2x_update_dsb_idx(bp);
4461         bnx2x_init_rx_rings(bp);
4462         bnx2x_init_tx_rings(bp);
4463         bnx2x_init_sp_ring(bp);
4464         bnx2x_init_eq_ring(bp);
4465         bnx2x_init_internal(bp, load_code);
4466         bnx2x_pf_init(bp);
4467         bnx2x_init_ind_table(bp);
4468         bnx2x_stats_init(bp);
4469
4470         /* At this point, we are ready for interrupts */
4471         atomic_set(&bp->intr_sem, 0);
4472
4473         /* flush all before enabling interrupts */
4474         mb();
4475         mmiowb();
4476
4477         bnx2x_int_enable(bp);
4478
4479         /* Check for SPIO5 */
4480         bnx2x_attn_int_deasserted0(bp,
4481                 REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + BP_PORT(bp)*4) &
4482                                    AEU_INPUTS_ATTN_BITS_SPIO5);
4483 }
4484
4485 /* end of nic init */
4486
4487 /*
4488  * gzip service functions
4489  */
4490
4491 static int bnx2x_gunzip_init(struct bnx2x *bp)
4492 {
4493         bp->gunzip_buf = dma_alloc_coherent(&bp->pdev->dev, FW_BUF_SIZE,
4494                                             &bp->gunzip_mapping, GFP_KERNEL);
4495         if (bp->gunzip_buf  == NULL)
4496                 goto gunzip_nomem1;
4497
4498         bp->strm = kmalloc(sizeof(*bp->strm), GFP_KERNEL);
4499         if (bp->strm  == NULL)
4500                 goto gunzip_nomem2;
4501
4502         bp->strm->workspace = kmalloc(zlib_inflate_workspacesize(),
4503                                       GFP_KERNEL);
4504         if (bp->strm->workspace == NULL)
4505                 goto gunzip_nomem3;
4506
4507         return 0;
4508
4509 gunzip_nomem3:
4510         kfree(bp->strm);
4511         bp->strm = NULL;
4512
4513 gunzip_nomem2:
4514         dma_free_coherent(&bp->pdev->dev, FW_BUF_SIZE, bp->gunzip_buf,
4515                           bp->gunzip_mapping);
4516         bp->gunzip_buf = NULL;
4517
4518 gunzip_nomem1:
4519         netdev_err(bp->dev, "Cannot allocate firmware buffer for"
4520                " un-compression\n");
4521         return -ENOMEM;
4522 }
4523
4524 static void bnx2x_gunzip_end(struct bnx2x *bp)
4525 {
4526         kfree(bp->strm->workspace);
4527         kfree(bp->strm);
4528         bp->strm = NULL;
4529
4530         if (bp->gunzip_buf) {
4531                 dma_free_coherent(&bp->pdev->dev, FW_BUF_SIZE, bp->gunzip_buf,
4532                                   bp->gunzip_mapping);
4533                 bp->gunzip_buf = NULL;
4534         }
4535 }
4536
4537 static int bnx2x_gunzip(struct bnx2x *bp, const u8 *zbuf, int len)
4538 {
4539         int n, rc;
4540
4541         /* check gzip header */
4542         if ((zbuf[0] != 0x1f) || (zbuf[1] != 0x8b) || (zbuf[2] != Z_DEFLATED)) {
4543                 BNX2X_ERR("Bad gzip header\n");
4544                 return -EINVAL;
4545         }
4546
4547         n = 10;
4548
4549 #define FNAME                           0x8
4550
4551         if (zbuf[3] & FNAME)
4552                 while ((zbuf[n++] != 0) && (n < len));
4553
4554         bp->strm->next_in = (typeof(bp->strm->next_in))zbuf + n;
4555         bp->strm->avail_in = len - n;
4556         bp->strm->next_out = bp->gunzip_buf;
4557         bp->strm->avail_out = FW_BUF_SIZE;
4558
4559         rc = zlib_inflateInit2(bp->strm, -MAX_WBITS);
4560         if (rc != Z_OK)
4561                 return rc;
4562
4563         rc = zlib_inflate(bp->strm, Z_FINISH);
4564         if ((rc != Z_OK) && (rc != Z_STREAM_END))
4565                 netdev_err(bp->dev, "Firmware decompression error: %s\n",
4566                            bp->strm->msg);
4567
4568         bp->gunzip_outlen = (FW_BUF_SIZE - bp->strm->avail_out);
4569         if (bp->gunzip_outlen & 0x3)
4570                 netdev_err(bp->dev, "Firmware decompression error:"
4571                                     " gunzip_outlen (%d) not aligned\n",
4572                                 bp->gunzip_outlen);
4573         bp->gunzip_outlen >>= 2;
4574
4575         zlib_inflateEnd(bp->strm);
4576
4577         if (rc == Z_STREAM_END)
4578                 return 0;
4579
4580         return rc;
4581 }
4582
4583 /* nic load/unload */
4584
4585 /*
4586  * General service functions
4587  */
4588
4589 /* send a NIG loopback debug packet */
4590 static void bnx2x_lb_pckt(struct bnx2x *bp)
4591 {
4592         u32 wb_write[3];
4593
4594         /* Ethernet source and destination addresses */
4595         wb_write[0] = 0x55555555;
4596         wb_write[1] = 0x55555555;
4597         wb_write[2] = 0x20;             /* SOP */
4598         REG_WR_DMAE(bp, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
4599
4600         /* NON-IP protocol */
4601         wb_write[0] = 0x09000000;
4602         wb_write[1] = 0x55555555;
4603         wb_write[2] = 0x10;             /* EOP, eop_bvalid = 0 */
4604         REG_WR_DMAE(bp, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
4605 }
4606
4607 /* some of the internal memories
4608  * are not directly readable from the driver
4609  * to test them we send debug packets
4610  */
4611 static int bnx2x_int_mem_test(struct bnx2x *bp)
4612 {
4613         int factor;
4614         int count, i;
4615         u32 val = 0;
4616
4617         if (CHIP_REV_IS_FPGA(bp))
4618                 factor = 120;
4619         else if (CHIP_REV_IS_EMUL(bp))
4620                 factor = 200;
4621         else
4622                 factor = 1;
4623
4624         /* Disable inputs of parser neighbor blocks */
4625         REG_WR(bp, TSDM_REG_ENABLE_IN1, 0x0);
4626         REG_WR(bp, TCM_REG_PRS_IFEN, 0x0);
4627         REG_WR(bp, CFC_REG_DEBUG0, 0x1);
4628         REG_WR(bp, NIG_REG_PRS_REQ_IN_EN, 0x0);
4629
4630         /*  Write 0 to parser credits for CFC search request */
4631         REG_WR(bp, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
4632
4633         /* send Ethernet packet */
4634         bnx2x_lb_pckt(bp);
4635
4636         /* TODO do i reset NIG statistic? */
4637         /* Wait until NIG register shows 1 packet of size 0x10 */
4638         count = 1000 * factor;
4639         while (count) {
4640
4641                 bnx2x_read_dmae(bp, NIG_REG_STAT2_BRB_OCTET, 2);
4642                 val = *bnx2x_sp(bp, wb_data[0]);
4643                 if (val == 0x10)
4644                         break;
4645
4646                 msleep(10);
4647                 count--;
4648         }
4649         if (val != 0x10) {
4650                 BNX2X_ERR("NIG timeout  val = 0x%x\n", val);
4651                 return -1;
4652         }
4653
4654         /* Wait until PRS register shows 1 packet */
4655         count = 1000 * factor;
4656         while (count) {
4657                 val = REG_RD(bp, PRS_REG_NUM_OF_PACKETS);
4658                 if (val == 1)
4659                         break;
4660
4661                 msleep(10);
4662                 count--;
4663         }
4664         if (val != 0x1) {
4665                 BNX2X_ERR("PRS timeout val = 0x%x\n", val);
4666                 return -2;
4667         }
4668
4669         /* Reset and init BRB, PRS */
4670         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
4671         msleep(50);
4672         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
4673         msleep(50);
4674         bnx2x_init_block(bp, BRB1_BLOCK, COMMON_STAGE);
4675         bnx2x_init_block(bp, PRS_BLOCK, COMMON_STAGE);
4676
4677         DP(NETIF_MSG_HW, "part2\n");
4678
4679         /* Disable inputs of parser neighbor blocks */
4680         REG_WR(bp, TSDM_REG_ENABLE_IN1, 0x0);
4681         REG_WR(bp, TCM_REG_PRS_IFEN, 0x0);
4682         REG_WR(bp, CFC_REG_DEBUG0, 0x1);
4683         REG_WR(bp, NIG_REG_PRS_REQ_IN_EN, 0x0);
4684
4685         /* Write 0 to parser credits for CFC search request */
4686         REG_WR(bp, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
4687
4688         /* send 10 Ethernet packets */
4689         for (i = 0; i < 10; i++)
4690                 bnx2x_lb_pckt(bp);
4691
4692         /* Wait until NIG register shows 10 + 1
4693            packets of size 11*0x10 = 0xb0 */
4694         count = 1000 * factor;
4695         while (count) {
4696
4697                 bnx2x_read_dmae(bp, NIG_REG_STAT2_BRB_OCTET, 2);
4698                 val = *bnx2x_sp(bp, wb_data[0]);
4699                 if (val == 0xb0)
4700                         break;
4701
4702                 msleep(10);
4703                 count--;
4704         }
4705         if (val != 0xb0) {
4706                 BNX2X_ERR("NIG timeout  val = 0x%x\n", val);
4707                 return -3;
4708         }
4709
4710         /* Wait until PRS register shows 2 packets */
4711         val = REG_RD(bp, PRS_REG_NUM_OF_PACKETS);
4712         if (val != 2)
4713                 BNX2X_ERR("PRS timeout  val = 0x%x\n", val);
4714
4715         /* Write 1 to parser credits for CFC search request */
4716         REG_WR(bp, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x1);
4717
4718         /* Wait until PRS register shows 3 packets */
4719         msleep(10 * factor);
4720         /* Wait until NIG register shows 1 packet of size 0x10 */
4721         val = REG_RD(bp, PRS_REG_NUM_OF_PACKETS);
4722         if (val != 3)
4723                 BNX2X_ERR("PRS timeout  val = 0x%x\n", val);
4724
4725         /* clear NIG EOP FIFO */
4726         for (i = 0; i < 11; i++)
4727                 REG_RD(bp, NIG_REG_INGRESS_EOP_LB_FIFO);
4728         val = REG_RD(bp, NIG_REG_INGRESS_EOP_LB_EMPTY);
4729         if (val != 1) {
4730                 BNX2X_ERR("clear of NIG failed\n");
4731                 return -4;
4732         }
4733
4734         /* Reset and init BRB, PRS, NIG */
4735         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
4736         msleep(50);
4737         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
4738         msleep(50);
4739         bnx2x_init_block(bp, BRB1_BLOCK, COMMON_STAGE);
4740         bnx2x_init_block(bp, PRS_BLOCK, COMMON_STAGE);
4741 #ifndef BCM_CNIC
4742         /* set NIC mode */
4743         REG_WR(bp, PRS_REG_NIC_MODE, 1);
4744 #endif
4745
4746         /* Enable inputs of parser neighbor blocks */
4747         REG_WR(bp, TSDM_REG_ENABLE_IN1, 0x7fffffff);
4748         REG_WR(bp, TCM_REG_PRS_IFEN, 0x1);
4749         REG_WR(bp, CFC_REG_DEBUG0, 0x0);
4750         REG_WR(bp, NIG_REG_PRS_REQ_IN_EN, 0x1);
4751
4752         DP(NETIF_MSG_HW, "done\n");
4753
4754         return 0; /* OK */
4755 }
4756
4757 static void enable_blocks_attention(struct bnx2x *bp)
4758 {
4759         REG_WR(bp, PXP_REG_PXP_INT_MASK_0, 0);
4760         if (CHIP_IS_E2(bp))
4761                 REG_WR(bp, PXP_REG_PXP_INT_MASK_1, 0x40);
4762         else
4763                 REG_WR(bp, PXP_REG_PXP_INT_MASK_1, 0);
4764         REG_WR(bp, DORQ_REG_DORQ_INT_MASK, 0);
4765         REG_WR(bp, CFC_REG_CFC_INT_MASK, 0);
4766         /*
4767          * mask read length error interrupts in brb for parser
4768          * (parsing unit and 'checksum and crc' unit)
4769          * these errors are legal (PU reads fixed length and CAC can cause
4770          * read length error on truncated packets)
4771          */
4772         REG_WR(bp, BRB1_REG_BRB1_INT_MASK, 0xFC00);
4773         REG_WR(bp, QM_REG_QM_INT_MASK, 0);
4774         REG_WR(bp, TM_REG_TM_INT_MASK, 0);
4775         REG_WR(bp, XSDM_REG_XSDM_INT_MASK_0, 0);
4776         REG_WR(bp, XSDM_REG_XSDM_INT_MASK_1, 0);
4777         REG_WR(bp, XCM_REG_XCM_INT_MASK, 0);
4778 /*      REG_WR(bp, XSEM_REG_XSEM_INT_MASK_0, 0); */
4779 /*      REG_WR(bp, XSEM_REG_XSEM_INT_MASK_1, 0); */
4780         REG_WR(bp, USDM_REG_USDM_INT_MASK_0, 0);
4781         REG_WR(bp, USDM_REG_USDM_INT_MASK_1, 0);
4782         REG_WR(bp, UCM_REG_UCM_INT_MASK, 0);
4783 /*      REG_WR(bp, USEM_REG_USEM_INT_MASK_0, 0); */
4784 /*      REG_WR(bp, USEM_REG_USEM_INT_MASK_1, 0); */
4785         REG_WR(bp, GRCBASE_UPB + PB_REG_PB_INT_MASK, 0);
4786         REG_WR(bp, CSDM_REG_CSDM_INT_MASK_0, 0);
4787         REG_WR(bp, CSDM_REG_CSDM_INT_MASK_1, 0);
4788         REG_WR(bp, CCM_REG_CCM_INT_MASK, 0);
4789 /*      REG_WR(bp, CSEM_REG_CSEM_INT_MASK_0, 0); */
4790 /*      REG_WR(bp, CSEM_REG_CSEM_INT_MASK_1, 0); */
4791
4792         if (CHIP_REV_IS_FPGA(bp))
4793                 REG_WR(bp, PXP2_REG_PXP2_INT_MASK_0, 0x580000);
4794         else if (CHIP_IS_E2(bp))
4795                 REG_WR(bp, PXP2_REG_PXP2_INT_MASK_0,
4796                            (PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_OF
4797                                 | PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_AFT
4798                                 | PXP2_PXP2_INT_MASK_0_REG_PGL_PCIE_ATTN
4799                                 | PXP2_PXP2_INT_MASK_0_REG_PGL_READ_BLOCKED
4800                                 | PXP2_PXP2_INT_MASK_0_REG_PGL_WRITE_BLOCKED));
4801         else
4802                 REG_WR(bp, PXP2_REG_PXP2_INT_MASK_0, 0x480000);
4803         REG_WR(bp, TSDM_REG_TSDM_INT_MASK_0, 0);
4804         REG_WR(bp, TSDM_REG_TSDM_INT_MASK_1, 0);
4805         REG_WR(bp, TCM_REG_TCM_INT_MASK, 0);
4806 /*      REG_WR(bp, TSEM_REG_TSEM_INT_MASK_0, 0); */
4807 /*      REG_WR(bp, TSEM_REG_TSEM_INT_MASK_1, 0); */
4808         REG_WR(bp, CDU_REG_CDU_INT_MASK, 0);
4809         REG_WR(bp, DMAE_REG_DMAE_INT_MASK, 0);
4810 /*      REG_WR(bp, MISC_REG_MISC_INT_MASK, 0); */
4811         REG_WR(bp, PBF_REG_PBF_INT_MASK, 0X18);         /* bit 3,4 masked */
4812 }
4813
4814 static const struct {
4815         u32 addr;
4816         u32 mask;
4817 } bnx2x_parity_mask[] = {
4818         {PXP_REG_PXP_PRTY_MASK,         0x3ffffff},
4819         {PXP2_REG_PXP2_PRTY_MASK_0,     0xffffffff},
4820         {PXP2_REG_PXP2_PRTY_MASK_1,     0x7f},
4821         {HC_REG_HC_PRTY_MASK,           0x7},
4822         {MISC_REG_MISC_PRTY_MASK,       0x1},
4823         {QM_REG_QM_PRTY_MASK,           0x0},
4824         {DORQ_REG_DORQ_PRTY_MASK,       0x0},
4825         {GRCBASE_UPB + PB_REG_PB_PRTY_MASK, 0x0},
4826         {GRCBASE_XPB + PB_REG_PB_PRTY_MASK, 0x0},
4827         {SRC_REG_SRC_PRTY_MASK,         0x4}, /* bit 2 */
4828         {CDU_REG_CDU_PRTY_MASK,         0x0},
4829         {CFC_REG_CFC_PRTY_MASK,         0x0},
4830         {DBG_REG_DBG_PRTY_MASK,         0x0},
4831         {DMAE_REG_DMAE_PRTY_MASK,       0x0},
4832         {BRB1_REG_BRB1_PRTY_MASK,       0x0},
4833         {PRS_REG_PRS_PRTY_MASK,         (1<<6)},/* bit 6 */
4834         {TSDM_REG_TSDM_PRTY_MASK,       0x18},  /* bit 3,4 */
4835         {CSDM_REG_CSDM_PRTY_MASK,       0x8},   /* bit 3 */
4836         {USDM_REG_USDM_PRTY_MASK,       0x38},  /* bit 3,4,5 */
4837         {XSDM_REG_XSDM_PRTY_MASK,       0x8},   /* bit 3 */
4838         {TSEM_REG_TSEM_PRTY_MASK_0,     0x0},
4839         {TSEM_REG_TSEM_PRTY_MASK_1,     0x0},
4840         {USEM_REG_USEM_PRTY_MASK_0,     0x0},
4841         {USEM_REG_USEM_PRTY_MASK_1,     0x0},
4842         {CSEM_REG_CSEM_PRTY_MASK_0,     0x0},
4843         {CSEM_REG_CSEM_PRTY_MASK_1,     0x0},
4844         {XSEM_REG_XSEM_PRTY_MASK_0,     0x0},
4845         {XSEM_REG_XSEM_PRTY_MASK_1,     0x0}
4846 };
4847
4848 static void enable_blocks_parity(struct bnx2x *bp)
4849 {
4850         int i;
4851
4852         for (i = 0; i < ARRAY_SIZE(bnx2x_parity_mask); i++)
4853                 REG_WR(bp, bnx2x_parity_mask[i].addr,
4854                         bnx2x_parity_mask[i].mask);
4855 }
4856
4857
4858 static void bnx2x_reset_common(struct bnx2x *bp)
4859 {
4860         /* reset_common */
4861         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
4862                0xd3ffff7f);
4863         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR, 0x1403);
4864 }
4865
4866 static void bnx2x_init_pxp(struct bnx2x *bp)
4867 {
4868         u16 devctl;
4869         int r_order, w_order;
4870
4871         pci_read_config_word(bp->pdev,
4872                              bp->pcie_cap + PCI_EXP_DEVCTL, &devctl);
4873         DP(NETIF_MSG_HW, "read 0x%x from devctl\n", devctl);
4874         w_order = ((devctl & PCI_EXP_DEVCTL_PAYLOAD) >> 5);
4875         if (bp->mrrs == -1)
4876                 r_order = ((devctl & PCI_EXP_DEVCTL_READRQ) >> 12);
4877         else {
4878                 DP(NETIF_MSG_HW, "force read order to %d\n", bp->mrrs);
4879                 r_order = bp->mrrs;
4880         }
4881
4882         bnx2x_init_pxp_arb(bp, r_order, w_order);
4883 }
4884
4885 static void bnx2x_setup_fan_failure_detection(struct bnx2x *bp)
4886 {
4887         int is_required;
4888         u32 val;
4889         int port;
4890
4891         if (BP_NOMCP(bp))
4892                 return;
4893
4894         is_required = 0;
4895         val = SHMEM_RD(bp, dev_info.shared_hw_config.config2) &
4896               SHARED_HW_CFG_FAN_FAILURE_MASK;
4897
4898         if (val == SHARED_HW_CFG_FAN_FAILURE_ENABLED)
4899                 is_required = 1;
4900
4901         /*
4902          * The fan failure mechanism is usually related to the PHY type since
4903          * the power consumption of the board is affected by the PHY. Currently,
4904          * fan is required for most designs with SFX7101, BCM8727 and BCM8481.
4905          */
4906         else if (val == SHARED_HW_CFG_FAN_FAILURE_PHY_TYPE)
4907                 for (port = PORT_0; port < PORT_MAX; port++) {
4908                         is_required |=
4909                                 bnx2x_fan_failure_det_req(
4910                                         bp,
4911                                         bp->common.shmem_base,
4912                                         bp->common.shmem2_base,
4913                                         port);
4914                 }
4915
4916         DP(NETIF_MSG_HW, "fan detection setting: %d\n", is_required);
4917
4918         if (is_required == 0)
4919                 return;
4920
4921         /* Fan failure is indicated by SPIO 5 */
4922         bnx2x_set_spio(bp, MISC_REGISTERS_SPIO_5,
4923                        MISC_REGISTERS_SPIO_INPUT_HI_Z);
4924
4925         /* set to active low mode */
4926         val = REG_RD(bp, MISC_REG_SPIO_INT);
4927         val |= ((1 << MISC_REGISTERS_SPIO_5) <<
4928                                         MISC_REGISTERS_SPIO_INT_OLD_SET_POS);
4929         REG_WR(bp, MISC_REG_SPIO_INT, val);
4930
4931         /* enable interrupt to signal the IGU */
4932         val = REG_RD(bp, MISC_REG_SPIO_EVENT_EN);
4933         val |= (1 << MISC_REGISTERS_SPIO_5);
4934         REG_WR(bp, MISC_REG_SPIO_EVENT_EN, val);
4935 }
4936
4937 static void bnx2x_pretend_func(struct bnx2x *bp, u8 pretend_func_num)
4938 {
4939         u32 offset = 0;
4940
4941         if (CHIP_IS_E1(bp))
4942                 return;
4943         if (CHIP_IS_E1H(bp) && (pretend_func_num >= E1H_FUNC_MAX))
4944                 return;
4945
4946         switch (BP_ABS_FUNC(bp)) {
4947         case 0:
4948                 offset = PXP2_REG_PGL_PRETEND_FUNC_F0;
4949                 break;
4950         case 1:
4951                 offset = PXP2_REG_PGL_PRETEND_FUNC_F1;
4952                 break;
4953         case 2:
4954                 offset = PXP2_REG_PGL_PRETEND_FUNC_F2;
4955                 break;
4956         case 3:
4957                 offset = PXP2_REG_PGL_PRETEND_FUNC_F3;
4958                 break;
4959         case 4:
4960                 offset = PXP2_REG_PGL_PRETEND_FUNC_F4;
4961                 break;
4962         case 5:
4963                 offset = PXP2_REG_PGL_PRETEND_FUNC_F5;
4964                 break;
4965         case 6:
4966                 offset = PXP2_REG_PGL_PRETEND_FUNC_F6;
4967                 break;
4968         case 7:
4969                 offset = PXP2_REG_PGL_PRETEND_FUNC_F7;
4970                 break;
4971         default:
4972                 return;
4973         }
4974
4975         REG_WR(bp, offset, pretend_func_num);
4976         REG_RD(bp, offset);
4977         DP(NETIF_MSG_HW, "Pretending to func %d\n", pretend_func_num);
4978 }
4979
4980 static void bnx2x_pf_disable(struct bnx2x *bp)
4981 {
4982         u32 val = REG_RD(bp, IGU_REG_PF_CONFIGURATION);
4983         val &= ~IGU_PF_CONF_FUNC_EN;
4984
4985         REG_WR(bp, IGU_REG_PF_CONFIGURATION, val);
4986         REG_WR(bp, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
4987         REG_WR(bp, CFC_REG_WEAK_ENABLE_PF, 0);
4988 }
4989
4990 static int bnx2x_init_hw_common(struct bnx2x *bp, u32 load_code)
4991 {
4992         u32 val, i;
4993
4994         DP(BNX2X_MSG_MCP, "starting common init  func %d\n", BP_ABS_FUNC(bp));
4995
4996         bnx2x_reset_common(bp);
4997         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0xffffffff);
4998         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET, 0xfffc);
4999
5000         bnx2x_init_block(bp, MISC_BLOCK, COMMON_STAGE);
5001         if (!CHIP_IS_E1(bp))
5002                 REG_WR(bp, MISC_REG_E1HMF_MODE, IS_MF(bp));
5003
5004         if (CHIP_IS_E2(bp)) {
5005                 u8 fid;
5006
5007                 /**
5008                  * 4-port mode or 2-port mode we need to turn of master-enable
5009                  * for everyone, after that, turn it back on for self.
5010                  * so, we disregard multi-function or not, and always disable
5011                  * for all functions on the given path, this means 0,2,4,6 for
5012                  * path 0 and 1,3,5,7 for path 1
5013                  */
5014                 for (fid = BP_PATH(bp); fid  < E2_FUNC_MAX*2; fid += 2) {
5015                         if (fid == BP_ABS_FUNC(bp)) {
5016                                 REG_WR(bp,
5017                                     PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER,
5018                                     1);
5019                                 continue;
5020                         }
5021
5022                         bnx2x_pretend_func(bp, fid);
5023                         /* clear pf enable */
5024                         bnx2x_pf_disable(bp);
5025                         bnx2x_pretend_func(bp, BP_ABS_FUNC(bp));
5026                 }
5027         }
5028
5029         bnx2x_init_block(bp, PXP_BLOCK, COMMON_STAGE);
5030         if (CHIP_IS_E1(bp)) {
5031                 /* enable HW interrupt from PXP on USDM overflow
5032                    bit 16 on INT_MASK_0 */
5033                 REG_WR(bp, PXP_REG_PXP_INT_MASK_0, 0);
5034         }
5035
5036         bnx2x_init_block(bp, PXP2_BLOCK, COMMON_STAGE);
5037         bnx2x_init_pxp(bp);
5038
5039 #ifdef __BIG_ENDIAN
5040         REG_WR(bp, PXP2_REG_RQ_QM_ENDIAN_M, 1);
5041         REG_WR(bp, PXP2_REG_RQ_TM_ENDIAN_M, 1);
5042         REG_WR(bp, PXP2_REG_RQ_SRC_ENDIAN_M, 1);
5043         REG_WR(bp, PXP2_REG_RQ_CDU_ENDIAN_M, 1);
5044         REG_WR(bp, PXP2_REG_RQ_DBG_ENDIAN_M, 1);
5045         /* make sure this value is 0 */
5046         REG_WR(bp, PXP2_REG_RQ_HC_ENDIAN_M, 0);
5047
5048 /*      REG_WR(bp, PXP2_REG_RD_PBF_SWAP_MODE, 1); */
5049         REG_WR(bp, PXP2_REG_RD_QM_SWAP_MODE, 1);
5050         REG_WR(bp, PXP2_REG_RD_TM_SWAP_MODE, 1);
5051         REG_WR(bp, PXP2_REG_RD_SRC_SWAP_MODE, 1);
5052         REG_WR(bp, PXP2_REG_RD_CDURD_SWAP_MODE, 1);
5053 #endif
5054
5055         bnx2x_ilt_init_page_size(bp, INITOP_SET);
5056
5057         if (CHIP_REV_IS_FPGA(bp) && CHIP_IS_E1H(bp))
5058                 REG_WR(bp, PXP2_REG_PGL_TAGS_LIMIT, 0x1);
5059
5060         /* let the HW do it's magic ... */
5061         msleep(100);
5062         /* finish PXP init */
5063         val = REG_RD(bp, PXP2_REG_RQ_CFG_DONE);
5064         if (val != 1) {
5065                 BNX2X_ERR("PXP2 CFG failed\n");
5066                 return -EBUSY;
5067         }
5068         val = REG_RD(bp, PXP2_REG_RD_INIT_DONE);
5069         if (val != 1) {
5070                 BNX2X_ERR("PXP2 RD_INIT failed\n");
5071                 return -EBUSY;
5072         }
5073
5074         /* Timers bug workaround E2 only. We need to set the entire ILT to
5075          * have entries with value "0" and valid bit on.
5076          * This needs to be done by the first PF that is loaded in a path
5077          * (i.e. common phase)
5078          */
5079         if (CHIP_IS_E2(bp)) {
5080                 struct ilt_client_info ilt_cli;
5081                 struct bnx2x_ilt ilt;
5082                 memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
5083                 memset(&ilt, 0, sizeof(struct bnx2x_ilt));
5084
5085                 /* initalize dummy TM client */
5086                 ilt_cli.start = 0;
5087                 ilt_cli.end = ILT_NUM_PAGE_ENTRIES - 1;
5088                 ilt_cli.client_num = ILT_CLIENT_TM;
5089
5090                 /* Step 1: set zeroes to all ilt page entries with valid bit on
5091                  * Step 2: set the timers first/last ilt entry to point
5092                  * to the entire range to prevent ILT range error for 3rd/4th
5093                  * vnic (this code assumes existance of the vnic)
5094                  *
5095                  * both steps performed by call to bnx2x_ilt_client_init_op()
5096                  * with dummy TM client
5097                  *
5098                  * we must use pretend since PXP2_REG_RQ_##blk##_FIRST_ILT
5099                  * and his brother are split registers
5100                  */
5101                 bnx2x_pretend_func(bp, (BP_PATH(bp) + 6));
5102                 bnx2x_ilt_client_init_op_ilt(bp, &ilt, &ilt_cli, INITOP_CLEAR);
5103                 bnx2x_pretend_func(bp, BP_ABS_FUNC(bp));
5104
5105                 REG_WR(bp, PXP2_REG_RQ_DRAM_ALIGN, BNX2X_PXP_DRAM_ALIGN);
5106                 REG_WR(bp, PXP2_REG_RQ_DRAM_ALIGN_RD, BNX2X_PXP_DRAM_ALIGN);
5107                 REG_WR(bp, PXP2_REG_RQ_DRAM_ALIGN_SEL, 1);
5108         }
5109
5110
5111         REG_WR(bp, PXP2_REG_RQ_DISABLE_INPUTS, 0);
5112         REG_WR(bp, PXP2_REG_RD_DISABLE_INPUTS, 0);
5113
5114         if (CHIP_IS_E2(bp)) {
5115                 int factor = CHIP_REV_IS_EMUL(bp) ? 1000 :
5116                                 (CHIP_REV_IS_FPGA(bp) ? 400 : 0);
5117                 bnx2x_init_block(bp, PGLUE_B_BLOCK, COMMON_STAGE);
5118
5119                 bnx2x_init_block(bp, ATC_BLOCK, COMMON_STAGE);
5120
5121                 /* let the HW do it's magic ... */
5122                 do {
5123                         msleep(200);
5124                         val = REG_RD(bp, ATC_REG_ATC_INIT_DONE);
5125                 } while (factor-- && (val != 1));
5126
5127                 if (val != 1) {
5128                         BNX2X_ERR("ATC_INIT failed\n");
5129                         return -EBUSY;
5130                 }
5131         }
5132
5133         bnx2x_init_block(bp, DMAE_BLOCK, COMMON_STAGE);
5134
5135         /* clean the DMAE memory */
5136         bp->dmae_ready = 1;
5137         bnx2x_init_fill(bp, TSEM_REG_PRAM, 0, 8);
5138
5139         bnx2x_init_block(bp, TCM_BLOCK, COMMON_STAGE);
5140         bnx2x_init_block(bp, UCM_BLOCK, COMMON_STAGE);
5141         bnx2x_init_block(bp, CCM_BLOCK, COMMON_STAGE);
5142         bnx2x_init_block(bp, XCM_BLOCK, COMMON_STAGE);
5143
5144         bnx2x_read_dmae(bp, XSEM_REG_PASSIVE_BUFFER, 3);
5145         bnx2x_read_dmae(bp, CSEM_REG_PASSIVE_BUFFER, 3);
5146         bnx2x_read_dmae(bp, TSEM_REG_PASSIVE_BUFFER, 3);
5147         bnx2x_read_dmae(bp, USEM_REG_PASSIVE_BUFFER, 3);
5148
5149         bnx2x_init_block(bp, QM_BLOCK, COMMON_STAGE);
5150
5151         if (CHIP_MODE_IS_4_PORT(bp))
5152                 bnx2x_init_block(bp, QM_4PORT_BLOCK, COMMON_STAGE);
5153
5154         /* QM queues pointers table */
5155         bnx2x_qm_init_ptr_table(bp, bp->qm_cid_count, INITOP_SET);
5156
5157         /* soft reset pulse */
5158         REG_WR(bp, QM_REG_SOFT_RESET, 1);
5159         REG_WR(bp, QM_REG_SOFT_RESET, 0);
5160
5161 #ifdef BCM_CNIC
5162         bnx2x_init_block(bp, TIMERS_BLOCK, COMMON_STAGE);
5163 #endif
5164
5165         bnx2x_init_block(bp, DQ_BLOCK, COMMON_STAGE);
5166         REG_WR(bp, DORQ_REG_DPM_CID_OFST, BNX2X_DB_SHIFT);
5167
5168         if (!CHIP_REV_IS_SLOW(bp)) {
5169                 /* enable hw interrupt from doorbell Q */
5170                 REG_WR(bp, DORQ_REG_DORQ_INT_MASK, 0);
5171         }
5172
5173         bnx2x_init_block(bp, BRB1_BLOCK, COMMON_STAGE);
5174         if (CHIP_MODE_IS_4_PORT(bp)) {
5175                 REG_WR(bp, BRB1_REG_FULL_LB_XOFF_THRESHOLD, 248);
5176                 REG_WR(bp, BRB1_REG_FULL_LB_XON_THRESHOLD, 328);
5177         }
5178
5179         bnx2x_init_block(bp, PRS_BLOCK, COMMON_STAGE);
5180         REG_WR(bp, PRS_REG_A_PRSU_20, 0xf);
5181 #ifndef BCM_CNIC
5182         /* set NIC mode */
5183         REG_WR(bp, PRS_REG_NIC_MODE, 1);
5184 #endif
5185         if (!CHIP_IS_E1(bp))
5186                 REG_WR(bp, PRS_REG_E1HOV_MODE, IS_MF_SD(bp));
5187
5188         if (CHIP_IS_E2(bp)) {
5189                 /* Bit-map indicating which L2 hdrs may appear after the
5190                    basic Ethernet header */
5191                 int has_ovlan = IS_MF_SD(bp);
5192                 REG_WR(bp, PRS_REG_HDRS_AFTER_BASIC, (has_ovlan ? 7 : 6));
5193                 REG_WR(bp, PRS_REG_MUST_HAVE_HDRS, (has_ovlan ? 1 : 0));
5194         }
5195
5196         bnx2x_init_block(bp, TSDM_BLOCK, COMMON_STAGE);
5197         bnx2x_init_block(bp, CSDM_BLOCK, COMMON_STAGE);
5198         bnx2x_init_block(bp, USDM_BLOCK, COMMON_STAGE);
5199         bnx2x_init_block(bp, XSDM_BLOCK, COMMON_STAGE);
5200
5201         bnx2x_init_fill(bp, TSEM_REG_FAST_MEMORY, 0, STORM_INTMEM_SIZE(bp));
5202         bnx2x_init_fill(bp, USEM_REG_FAST_MEMORY, 0, STORM_INTMEM_SIZE(bp));
5203         bnx2x_init_fill(bp, CSEM_REG_FAST_MEMORY, 0, STORM_INTMEM_SIZE(bp));
5204         bnx2x_init_fill(bp, XSEM_REG_FAST_MEMORY, 0, STORM_INTMEM_SIZE(bp));
5205
5206         bnx2x_init_block(bp, TSEM_BLOCK, COMMON_STAGE);
5207         bnx2x_init_block(bp, USEM_BLOCK, COMMON_STAGE);
5208         bnx2x_init_block(bp, CSEM_BLOCK, COMMON_STAGE);
5209         bnx2x_init_block(bp, XSEM_BLOCK, COMMON_STAGE);
5210
5211         if (CHIP_MODE_IS_4_PORT(bp))
5212                 bnx2x_init_block(bp, XSEM_4PORT_BLOCK, COMMON_STAGE);
5213
5214         /* sync semi rtc */
5215         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
5216                0x80000000);
5217         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET,
5218                0x80000000);
5219
5220         bnx2x_init_block(bp, UPB_BLOCK, COMMON_STAGE);
5221         bnx2x_init_block(bp, XPB_BLOCK, COMMON_STAGE);
5222         bnx2x_init_block(bp, PBF_BLOCK, COMMON_STAGE);
5223
5224         if (CHIP_IS_E2(bp)) {
5225                 int has_ovlan = IS_MF_SD(bp);
5226                 REG_WR(bp, PBF_REG_HDRS_AFTER_BASIC, (has_ovlan ? 7 : 6));
5227                 REG_WR(bp, PBF_REG_MUST_HAVE_HDRS, (has_ovlan ? 1 : 0));
5228         }
5229
5230         REG_WR(bp, SRC_REG_SOFT_RST, 1);
5231         for (i = SRC_REG_KEYRSS0_0; i <= SRC_REG_KEYRSS1_9; i += 4)
5232                 REG_WR(bp, i, random32());
5233
5234         bnx2x_init_block(bp, SRCH_BLOCK, COMMON_STAGE);
5235 #ifdef BCM_CNIC
5236         REG_WR(bp, SRC_REG_KEYSEARCH_0, 0x63285672);
5237         REG_WR(bp, SRC_REG_KEYSEARCH_1, 0x24b8f2cc);
5238         REG_WR(bp, SRC_REG_KEYSEARCH_2, 0x223aef9b);
5239         REG_WR(bp, SRC_REG_KEYSEARCH_3, 0x26001e3a);
5240         REG_WR(bp, SRC_REG_KEYSEARCH_4, 0x7ae91116);
5241         REG_WR(bp, SRC_REG_KEYSEARCH_5, 0x5ce5230b);
5242         REG_WR(bp, SRC_REG_KEYSEARCH_6, 0x298d8adf);
5243         REG_WR(bp, SRC_REG_KEYSEARCH_7, 0x6eb0ff09);
5244         REG_WR(bp, SRC_REG_KEYSEARCH_8, 0x1830f82f);
5245         REG_WR(bp, SRC_REG_KEYSEARCH_9, 0x01e46be7);
5246 #endif
5247         REG_WR(bp, SRC_REG_SOFT_RST, 0);
5248
5249         if (sizeof(union cdu_context) != 1024)
5250                 /* we currently assume that a context is 1024 bytes */
5251                 dev_alert(&bp->pdev->dev, "please adjust the size "
5252                                           "of cdu_context(%ld)\n",
5253                          (long)sizeof(union cdu_context));
5254
5255         bnx2x_init_block(bp, CDU_BLOCK, COMMON_STAGE);
5256         val = (4 << 24) + (0 << 12) + 1024;
5257         REG_WR(bp, CDU_REG_CDU_GLOBAL_PARAMS, val);
5258
5259         bnx2x_init_block(bp, CFC_BLOCK, COMMON_STAGE);
5260         REG_WR(bp, CFC_REG_INIT_REG, 0x7FF);
5261         /* enable context validation interrupt from CFC */
5262         REG_WR(bp, CFC_REG_CFC_INT_MASK, 0);
5263
5264         /* set the thresholds to prevent CFC/CDU race */
5265         REG_WR(bp, CFC_REG_DEBUG0, 0x20020000);
5266
5267         bnx2x_init_block(bp, HC_BLOCK, COMMON_STAGE);
5268
5269         if (CHIP_IS_E2(bp) && BP_NOMCP(bp))
5270                 REG_WR(bp, IGU_REG_RESET_MEMORIES, 0x36);
5271
5272         bnx2x_init_block(bp, IGU_BLOCK, COMMON_STAGE);
5273         bnx2x_init_block(bp, MISC_AEU_BLOCK, COMMON_STAGE);
5274
5275         bnx2x_init_block(bp, PXPCS_BLOCK, COMMON_STAGE);
5276         /* Reset PCIE errors for debug */
5277         REG_WR(bp, 0x2814, 0xffffffff);
5278         REG_WR(bp, 0x3820, 0xffffffff);
5279
5280         if (CHIP_IS_E2(bp)) {
5281                 REG_WR(bp, PCICFG_OFFSET + PXPCS_TL_CONTROL_5,
5282                            (PXPCS_TL_CONTROL_5_ERR_UNSPPORT1 |
5283                                 PXPCS_TL_CONTROL_5_ERR_UNSPPORT));
5284                 REG_WR(bp, PCICFG_OFFSET + PXPCS_TL_FUNC345_STAT,
5285                            (PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT4 |
5286                                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT3 |
5287                                 PXPCS_TL_FUNC345_STAT_ERR_UNSPPORT2));
5288                 REG_WR(bp, PCICFG_OFFSET + PXPCS_TL_FUNC678_STAT,
5289                            (PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT7 |
5290                                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT6 |
5291                                 PXPCS_TL_FUNC678_STAT_ERR_UNSPPORT5));
5292         }
5293
5294         bnx2x_init_block(bp, EMAC0_BLOCK, COMMON_STAGE);
5295         bnx2x_init_block(bp, EMAC1_BLOCK, COMMON_STAGE);
5296         bnx2x_init_block(bp, DBU_BLOCK, COMMON_STAGE);
5297         bnx2x_init_block(bp, DBG_BLOCK, COMMON_STAGE);
5298
5299         bnx2x_init_block(bp, NIG_BLOCK, COMMON_STAGE);
5300         if (!CHIP_IS_E1(bp)) {
5301                 REG_WR(bp, NIG_REG_LLH_MF_MODE, IS_MF(bp));
5302                 REG_WR(bp, NIG_REG_LLH_E1HOV_MODE, IS_MF_SD(bp));
5303         }
5304         if (CHIP_IS_E2(bp)) {
5305                 /* Bit-map indicating which L2 hdrs may appear after the
5306                    basic Ethernet header */
5307                 REG_WR(bp, NIG_REG_P0_HDRS_AFTER_BASIC, (IS_MF_SD(bp) ? 7 : 6));
5308         }
5309
5310         if (CHIP_REV_IS_SLOW(bp))
5311                 msleep(200);
5312
5313         /* finish CFC init */
5314         val = reg_poll(bp, CFC_REG_LL_INIT_DONE, 1, 100, 10);
5315         if (val != 1) {
5316                 BNX2X_ERR("CFC LL_INIT failed\n");
5317                 return -EBUSY;
5318         }
5319         val = reg_poll(bp, CFC_REG_AC_INIT_DONE, 1, 100, 10);
5320         if (val != 1) {
5321                 BNX2X_ERR("CFC AC_INIT failed\n");
5322                 return -EBUSY;
5323         }
5324         val = reg_poll(bp, CFC_REG_CAM_INIT_DONE, 1, 100, 10);
5325         if (val != 1) {
5326                 BNX2X_ERR("CFC CAM_INIT failed\n");
5327                 return -EBUSY;
5328         }
5329         REG_WR(bp, CFC_REG_DEBUG0, 0);
5330
5331         if (CHIP_IS_E1(bp)) {
5332                 /* read NIG statistic
5333                    to see if this is our first up since powerup */
5334                 bnx2x_read_dmae(bp, NIG_REG_STAT2_BRB_OCTET, 2);
5335                 val = *bnx2x_sp(bp, wb_data[0]);
5336
5337                 /* do internal memory self test */
5338                 if ((val == 0) && bnx2x_int_mem_test(bp)) {
5339                         BNX2X_ERR("internal mem self test failed\n");
5340                         return -EBUSY;
5341                 }
5342         }
5343
5344         bp->port.need_hw_lock = bnx2x_hw_lock_required(bp,
5345                                                        bp->common.shmem_base,
5346                                                        bp->common.shmem2_base);
5347
5348         bnx2x_setup_fan_failure_detection(bp);
5349
5350         /* clear PXP2 attentions */
5351         REG_RD(bp, PXP2_REG_PXP2_INT_STS_CLR_0);
5352
5353         enable_blocks_attention(bp);
5354         if (CHIP_PARITY_SUPPORTED(bp))
5355                 enable_blocks_parity(bp);
5356
5357         if (!BP_NOMCP(bp)) {
5358                 /* In E2 2-PORT mode, same ext phy is used for the two paths */
5359                 if ((load_code == FW_MSG_CODE_DRV_LOAD_COMMON_CHIP) ||
5360                     CHIP_IS_E1x(bp)) {
5361                         u32 shmem_base[2], shmem2_base[2];
5362                         shmem_base[0] =  bp->common.shmem_base;
5363                         shmem2_base[0] = bp->common.shmem2_base;
5364                         if (CHIP_IS_E2(bp)) {
5365                                 shmem_base[1] =
5366                                         SHMEM2_RD(bp, other_shmem_base_addr);
5367                                 shmem2_base[1] =
5368                                         SHMEM2_RD(bp, other_shmem2_base_addr);
5369                         }
5370                         bnx2x_acquire_phy_lock(bp);
5371                         bnx2x_common_init_phy(bp, shmem_base, shmem2_base,
5372                                               bp->common.chip_id);
5373                         bnx2x_release_phy_lock(bp);
5374                 }
5375         } else
5376                 BNX2X_ERR("Bootcode is missing - can not initialize link\n");
5377
5378         return 0;
5379 }
5380
5381 static int bnx2x_init_hw_port(struct bnx2x *bp)
5382 {
5383         int port = BP_PORT(bp);
5384         int init_stage = port ? PORT1_STAGE : PORT0_STAGE;
5385         u32 low, high;
5386         u32 val;
5387
5388         DP(BNX2X_MSG_MCP, "starting port init  port %d\n", port);
5389
5390         REG_WR(bp, NIG_REG_MASK_INTERRUPT_PORT0 + port*4, 0);
5391
5392         bnx2x_init_block(bp, PXP_BLOCK, init_stage);
5393         bnx2x_init_block(bp, PXP2_BLOCK, init_stage);
5394
5395         /* Timers bug workaround: disables the pf_master bit in pglue at
5396          * common phase, we need to enable it here before any dmae access are
5397          * attempted. Therefore we manually added the enable-master to the
5398          * port phase (it also happens in the function phase)
5399          */
5400         if (CHIP_IS_E2(bp))
5401                 REG_WR(bp, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
5402
5403         bnx2x_init_block(bp, TCM_BLOCK, init_stage);
5404         bnx2x_init_block(bp, UCM_BLOCK, init_stage);
5405         bnx2x_init_block(bp, CCM_BLOCK, init_stage);
5406         bnx2x_init_block(bp, XCM_BLOCK, init_stage);
5407
5408         /* QM cid (connection) count */
5409         bnx2x_qm_init_cid_count(bp, bp->qm_cid_count, INITOP_SET);
5410
5411 #ifdef BCM_CNIC
5412         bnx2x_init_block(bp, TIMERS_BLOCK, init_stage);
5413         REG_WR(bp, TM_REG_LIN0_SCAN_TIME + port*4, 20);
5414         REG_WR(bp, TM_REG_LIN0_MAX_ACTIVE_CID + port*4, 31);
5415 #endif
5416
5417         bnx2x_init_block(bp, DQ_BLOCK, init_stage);
5418
5419         if (CHIP_MODE_IS_4_PORT(bp))
5420                 bnx2x_init_block(bp, QM_4PORT_BLOCK, init_stage);
5421
5422         if (CHIP_IS_E1(bp) || CHIP_IS_E1H(bp)) {
5423                 bnx2x_init_block(bp, BRB1_BLOCK, init_stage);
5424                 if (CHIP_REV_IS_SLOW(bp) && CHIP_IS_E1(bp)) {
5425                         /* no pause for emulation and FPGA */
5426                         low = 0;
5427                         high = 513;
5428                 } else {
5429                         if (IS_MF(bp))
5430                                 low = ((bp->flags & ONE_PORT_FLAG) ? 160 : 246);
5431                         else if (bp->dev->mtu > 4096) {
5432                                 if (bp->flags & ONE_PORT_FLAG)
5433                                         low = 160;
5434                                 else {
5435                                         val = bp->dev->mtu;
5436                                         /* (24*1024 + val*4)/256 */
5437                                         low = 96 + (val/64) +
5438                                                         ((val % 64) ? 1 : 0);
5439                                 }
5440                         } else
5441                                 low = ((bp->flags & ONE_PORT_FLAG) ? 80 : 160);
5442                         high = low + 56;        /* 14*1024/256 */
5443                 }
5444                 REG_WR(bp, BRB1_REG_PAUSE_LOW_THRESHOLD_0 + port*4, low);
5445                 REG_WR(bp, BRB1_REG_PAUSE_HIGH_THRESHOLD_0 + port*4, high);
5446         }
5447
5448         if (CHIP_MODE_IS_4_PORT(bp)) {
5449                 REG_WR(bp, BRB1_REG_PAUSE_0_XOFF_THRESHOLD_0 + port*8, 248);
5450                 REG_WR(bp, BRB1_REG_PAUSE_0_XON_THRESHOLD_0 + port*8, 328);
5451                 REG_WR(bp, (BP_PORT(bp) ? BRB1_REG_MAC_GUARANTIED_1 :
5452                                           BRB1_REG_MAC_GUARANTIED_0), 40);
5453         }
5454
5455         bnx2x_init_block(bp, PRS_BLOCK, init_stage);
5456
5457         bnx2x_init_block(bp, TSDM_BLOCK, init_stage);
5458         bnx2x_init_block(bp, CSDM_BLOCK, init_stage);
5459         bnx2x_init_block(bp, USDM_BLOCK, init_stage);
5460         bnx2x_init_block(bp, XSDM_BLOCK, init_stage);
5461
5462         bnx2x_init_block(bp, TSEM_BLOCK, init_stage);
5463         bnx2x_init_block(bp, USEM_BLOCK, init_stage);
5464         bnx2x_init_block(bp, CSEM_BLOCK, init_stage);
5465         bnx2x_init_block(bp, XSEM_BLOCK, init_stage);
5466         if (CHIP_MODE_IS_4_PORT(bp))
5467                 bnx2x_init_block(bp, XSEM_4PORT_BLOCK, init_stage);
5468
5469         bnx2x_init_block(bp, UPB_BLOCK, init_stage);
5470         bnx2x_init_block(bp, XPB_BLOCK, init_stage);
5471
5472         bnx2x_init_block(bp, PBF_BLOCK, init_stage);
5473
5474         if (!CHIP_IS_E2(bp)) {
5475                 /* configure PBF to work without PAUSE mtu 9000 */
5476                 REG_WR(bp, PBF_REG_P0_PAUSE_ENABLE + port*4, 0);
5477
5478                 /* update threshold */
5479                 REG_WR(bp, PBF_REG_P0_ARB_THRSH + port*4, (9040/16));
5480                 /* update init credit */
5481                 REG_WR(bp, PBF_REG_P0_INIT_CRD + port*4, (9040/16) + 553 - 22);
5482
5483                 /* probe changes */
5484                 REG_WR(bp, PBF_REG_INIT_P0 + port*4, 1);
5485                 udelay(50);
5486                 REG_WR(bp, PBF_REG_INIT_P0 + port*4, 0);
5487         }
5488
5489 #ifdef BCM_CNIC
5490         bnx2x_init_block(bp, SRCH_BLOCK, init_stage);
5491 #endif
5492         bnx2x_init_block(bp, CDU_BLOCK, init_stage);
5493         bnx2x_init_block(bp, CFC_BLOCK, init_stage);
5494
5495         if (CHIP_IS_E1(bp)) {
5496                 REG_WR(bp, HC_REG_LEADING_EDGE_0 + port*8, 0);
5497                 REG_WR(bp, HC_REG_TRAILING_EDGE_0 + port*8, 0);
5498         }
5499         bnx2x_init_block(bp, HC_BLOCK, init_stage);
5500
5501         bnx2x_init_block(bp, IGU_BLOCK, init_stage);
5502
5503         bnx2x_init_block(bp, MISC_AEU_BLOCK, init_stage);
5504         /* init aeu_mask_attn_func_0/1:
5505          *  - SF mode: bits 3-7 are masked. only bits 0-2 are in use
5506          *  - MF mode: bit 3 is masked. bits 0-2 are in use as in SF
5507          *             bits 4-7 are used for "per vn group attention" */
5508         val = IS_MF(bp) ? 0xF7 : 0x7;
5509         /* Enable DCBX attention for all but E1 */
5510         val |= CHIP_IS_E1(bp) ? 0 : 0x10;
5511         REG_WR(bp, MISC_REG_AEU_MASK_ATTN_FUNC_0 + port*4, val);
5512
5513         bnx2x_init_block(bp, PXPCS_BLOCK, init_stage);
5514         bnx2x_init_block(bp, EMAC0_BLOCK, init_stage);
5515         bnx2x_init_block(bp, EMAC1_BLOCK, init_stage);
5516         bnx2x_init_block(bp, DBU_BLOCK, init_stage);
5517         bnx2x_init_block(bp, DBG_BLOCK, init_stage);
5518
5519         bnx2x_init_block(bp, NIG_BLOCK, init_stage);
5520
5521         REG_WR(bp, NIG_REG_XGXS_SERDES0_MODE_SEL + port*4, 1);
5522
5523         if (!CHIP_IS_E1(bp)) {
5524                 /* 0x2 disable mf_ov, 0x1 enable */
5525                 REG_WR(bp, NIG_REG_LLH0_BRB1_DRV_MASK_MF + port*4,
5526                        (IS_MF_SD(bp) ? 0x1 : 0x2));
5527
5528                 if (CHIP_IS_E2(bp)) {
5529                         val = 0;
5530                         switch (bp->mf_mode) {
5531                         case MULTI_FUNCTION_SD:
5532                                 val = 1;
5533                                 break;
5534                         case MULTI_FUNCTION_SI:
5535                                 val = 2;
5536                                 break;
5537                         }
5538
5539                         REG_WR(bp, (BP_PORT(bp) ? NIG_REG_LLH1_CLS_TYPE :
5540                                                   NIG_REG_LLH0_CLS_TYPE), val);
5541                 }
5542                 {
5543                         REG_WR(bp, NIG_REG_LLFC_ENABLE_0 + port*4, 0);
5544                         REG_WR(bp, NIG_REG_LLFC_OUT_EN_0 + port*4, 0);
5545                         REG_WR(bp, NIG_REG_PAUSE_ENABLE_0 + port*4, 1);
5546                 }
5547         }
5548
5549         bnx2x_init_block(bp, MCP_BLOCK, init_stage);
5550         bnx2x_init_block(bp, DMAE_BLOCK, init_stage);
5551         bp->port.need_hw_lock = bnx2x_hw_lock_required(bp,
5552                                                        bp->common.shmem_base,
5553                                                        bp->common.shmem2_base);
5554         if (bnx2x_fan_failure_det_req(bp, bp->common.shmem_base,
5555                                       bp->common.shmem2_base, port)) {
5556                 u32 reg_addr = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
5557                                        MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
5558                 val = REG_RD(bp, reg_addr);
5559                 val |= AEU_INPUTS_ATTN_BITS_SPIO5;
5560                 REG_WR(bp, reg_addr, val);
5561         }
5562         bnx2x__link_reset(bp);
5563
5564         return 0;
5565 }
5566
5567 static void bnx2x_ilt_wr(struct bnx2x *bp, u32 index, dma_addr_t addr)
5568 {
5569         int reg;
5570
5571         if (CHIP_IS_E1(bp))
5572                 reg = PXP2_REG_RQ_ONCHIP_AT + index*8;
5573         else
5574                 reg = PXP2_REG_RQ_ONCHIP_AT_B0 + index*8;
5575
5576         bnx2x_wb_wr(bp, reg, ONCHIP_ADDR1(addr), ONCHIP_ADDR2(addr));
5577 }
5578
5579 static inline void bnx2x_igu_clear_sb(struct bnx2x *bp, u8 idu_sb_id)
5580 {
5581         bnx2x_igu_clear_sb_gen(bp, idu_sb_id, true /*PF*/);
5582 }
5583
5584 static inline void bnx2x_clear_func_ilt(struct bnx2x *bp, u32 func)
5585 {
5586         u32 i, base = FUNC_ILT_BASE(func);
5587         for (i = base; i < base + ILT_PER_FUNC; i++)
5588                 bnx2x_ilt_wr(bp, i, 0);
5589 }
5590
5591 static int bnx2x_init_hw_func(struct bnx2x *bp)
5592 {
5593         int port = BP_PORT(bp);
5594         int func = BP_FUNC(bp);
5595         struct bnx2x_ilt *ilt = BP_ILT(bp);
5596         u16 cdu_ilt_start;
5597         u32 addr, val;
5598         u32 main_mem_base, main_mem_size, main_mem_prty_clr;
5599         int i, main_mem_width;
5600
5601         DP(BNX2X_MSG_MCP, "starting func init  func %d\n", func);
5602
5603         /* set MSI reconfigure capability */
5604         if (bp->common.int_block == INT_BLOCK_HC) {
5605                 addr = (port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0);
5606                 val = REG_RD(bp, addr);
5607                 val |= HC_CONFIG_0_REG_MSI_ATTN_EN_0;
5608                 REG_WR(bp, addr, val);
5609         }
5610
5611         ilt = BP_ILT(bp);
5612         cdu_ilt_start = ilt->clients[ILT_CLIENT_CDU].start;
5613
5614         for (i = 0; i < L2_ILT_LINES(bp); i++) {
5615                 ilt->lines[cdu_ilt_start + i].page =
5616                         bp->context.vcxt + (ILT_PAGE_CIDS * i);
5617                 ilt->lines[cdu_ilt_start + i].page_mapping =
5618                         bp->context.cxt_mapping + (CDU_ILT_PAGE_SZ * i);
5619                 /* cdu ilt pages are allocated manually so there's no need to
5620                 set the size */
5621         }
5622         bnx2x_ilt_init_op(bp, INITOP_SET);
5623
5624 #ifdef BCM_CNIC
5625         bnx2x_src_init_t2(bp, bp->t2, bp->t2_mapping, SRC_CONN_NUM);
5626
5627         /* T1 hash bits value determines the T1 number of entries */
5628         REG_WR(bp, SRC_REG_NUMBER_HASH_BITS0 + port*4, SRC_HASH_BITS);
5629 #endif
5630
5631 #ifndef BCM_CNIC
5632         /* set NIC mode */
5633         REG_WR(bp, PRS_REG_NIC_MODE, 1);
5634 #endif  /* BCM_CNIC */
5635
5636         if (CHIP_IS_E2(bp)) {
5637                 u32 pf_conf = IGU_PF_CONF_FUNC_EN;
5638
5639                 /* Turn on a single ISR mode in IGU if driver is going to use
5640                  * INT#x or MSI
5641                  */
5642                 if (!(bp->flags & USING_MSIX_FLAG))
5643                         pf_conf |= IGU_PF_CONF_SINGLE_ISR_EN;
5644                 /*
5645                  * Timers workaround bug: function init part.
5646                  * Need to wait 20msec after initializing ILT,
5647                  * needed to make sure there are no requests in
5648                  * one of the PXP internal queues with "old" ILT addresses
5649                  */
5650                 msleep(20);
5651                 /*
5652                  * Master enable - Due to WB DMAE writes performed before this
5653                  * register is re-initialized as part of the regular function
5654                  * init
5655                  */
5656                 REG_WR(bp, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
5657                 /* Enable the function in IGU */
5658                 REG_WR(bp, IGU_REG_PF_CONFIGURATION, pf_conf);
5659         }
5660
5661         bp->dmae_ready = 1;
5662
5663         bnx2x_init_block(bp, PGLUE_B_BLOCK, FUNC0_STAGE + func);
5664
5665         if (CHIP_IS_E2(bp))
5666                 REG_WR(bp, PGLUE_B_REG_WAS_ERROR_PF_7_0_CLR, func);
5667
5668         bnx2x_init_block(bp, MISC_BLOCK, FUNC0_STAGE + func);
5669         bnx2x_init_block(bp, TCM_BLOCK, FUNC0_STAGE + func);
5670         bnx2x_init_block(bp, UCM_BLOCK, FUNC0_STAGE + func);
5671         bnx2x_init_block(bp, CCM_BLOCK, FUNC0_STAGE + func);
5672         bnx2x_init_block(bp, XCM_BLOCK, FUNC0_STAGE + func);
5673         bnx2x_init_block(bp, TSEM_BLOCK, FUNC0_STAGE + func);
5674         bnx2x_init_block(bp, USEM_BLOCK, FUNC0_STAGE + func);
5675         bnx2x_init_block(bp, CSEM_BLOCK, FUNC0_STAGE + func);
5676         bnx2x_init_block(bp, XSEM_BLOCK, FUNC0_STAGE + func);
5677
5678         if (CHIP_IS_E2(bp)) {
5679                 REG_WR(bp, BAR_XSTRORM_INTMEM + XSTORM_PATH_ID_OFFSET,
5680                                                                 BP_PATH(bp));
5681                 REG_WR(bp, BAR_CSTRORM_INTMEM + CSTORM_PATH_ID_OFFSET,
5682                                                                 BP_PATH(bp));
5683         }
5684
5685         if (CHIP_MODE_IS_4_PORT(bp))
5686                 bnx2x_init_block(bp, XSEM_4PORT_BLOCK, FUNC0_STAGE + func);
5687
5688         if (CHIP_IS_E2(bp))
5689                 REG_WR(bp, QM_REG_PF_EN, 1);
5690
5691         bnx2x_init_block(bp, QM_BLOCK, FUNC0_STAGE + func);
5692
5693         if (CHIP_MODE_IS_4_PORT(bp))
5694                 bnx2x_init_block(bp, QM_4PORT_BLOCK, FUNC0_STAGE + func);
5695
5696         bnx2x_init_block(bp, TIMERS_BLOCK, FUNC0_STAGE + func);
5697         bnx2x_init_block(bp, DQ_BLOCK, FUNC0_STAGE + func);
5698         bnx2x_init_block(bp, BRB1_BLOCK, FUNC0_STAGE + func);
5699         bnx2x_init_block(bp, PRS_BLOCK, FUNC0_STAGE + func);
5700         bnx2x_init_block(bp, TSDM_BLOCK, FUNC0_STAGE + func);
5701         bnx2x_init_block(bp, CSDM_BLOCK, FUNC0_STAGE + func);
5702         bnx2x_init_block(bp, USDM_BLOCK, FUNC0_STAGE + func);
5703         bnx2x_init_block(bp, XSDM_BLOCK, FUNC0_STAGE + func);
5704         bnx2x_init_block(bp, UPB_BLOCK, FUNC0_STAGE + func);
5705         bnx2x_init_block(bp, XPB_BLOCK, FUNC0_STAGE + func);
5706         bnx2x_init_block(bp, PBF_BLOCK, FUNC0_STAGE + func);
5707         if (CHIP_IS_E2(bp))
5708                 REG_WR(bp, PBF_REG_DISABLE_PF, 0);
5709
5710         bnx2x_init_block(bp, CDU_BLOCK, FUNC0_STAGE + func);
5711
5712         bnx2x_init_block(bp, CFC_BLOCK, FUNC0_STAGE + func);
5713
5714         if (CHIP_IS_E2(bp))
5715                 REG_WR(bp, CFC_REG_WEAK_ENABLE_PF, 1);
5716
5717         if (IS_MF(bp)) {
5718                 REG_WR(bp, NIG_REG_LLH0_FUNC_EN + port*8, 1);
5719                 REG_WR(bp, NIG_REG_LLH0_FUNC_VLAN_ID + port*8, bp->mf_ov);
5720         }
5721
5722         bnx2x_init_block(bp, MISC_AEU_BLOCK, FUNC0_STAGE + func);
5723
5724         /* HC init per function */
5725         if (bp->common.int_block == INT_BLOCK_HC) {
5726                 if (CHIP_IS_E1H(bp)) {
5727                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
5728
5729                         REG_WR(bp, HC_REG_LEADING_EDGE_0 + port*8, 0);
5730                         REG_WR(bp, HC_REG_TRAILING_EDGE_0 + port*8, 0);
5731                 }
5732                 bnx2x_init_block(bp, HC_BLOCK, FUNC0_STAGE + func);
5733
5734         } else {
5735                 int num_segs, sb_idx, prod_offset;
5736
5737                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
5738
5739                 if (CHIP_IS_E2(bp)) {
5740                         REG_WR(bp, IGU_REG_LEADING_EDGE_LATCH, 0);
5741                         REG_WR(bp, IGU_REG_TRAILING_EDGE_LATCH, 0);
5742                 }
5743
5744                 bnx2x_init_block(bp, IGU_BLOCK, FUNC0_STAGE + func);
5745
5746                 if (CHIP_IS_E2(bp)) {
5747                         int dsb_idx = 0;
5748                         /**
5749                          * Producer memory:
5750                          * E2 mode: address 0-135 match to the mapping memory;
5751                          * 136 - PF0 default prod; 137 - PF1 default prod;
5752                          * 138 - PF2 default prod; 139 - PF3 default prod;
5753                          * 140 - PF0 attn prod;    141 - PF1 attn prod;
5754                          * 142 - PF2 attn prod;    143 - PF3 attn prod;
5755                          * 144-147 reserved.
5756                          *
5757                          * E1.5 mode - In backward compatible mode;
5758                          * for non default SB; each even line in the memory
5759                          * holds the U producer and each odd line hold
5760                          * the C producer. The first 128 producers are for
5761                          * NDSB (PF0 - 0-31; PF1 - 32-63 and so on). The last 20
5762                          * producers are for the DSB for each PF.
5763                          * Each PF has five segments: (the order inside each
5764                          * segment is PF0; PF1; PF2; PF3) - 128-131 U prods;
5765                          * 132-135 C prods; 136-139 X prods; 140-143 T prods;
5766                          * 144-147 attn prods;
5767                          */
5768                         /* non-default-status-blocks */
5769                         num_segs = CHIP_INT_MODE_IS_BC(bp) ?
5770                                 IGU_BC_NDSB_NUM_SEGS : IGU_NORM_NDSB_NUM_SEGS;
5771                         for (sb_idx = 0; sb_idx < bp->igu_sb_cnt; sb_idx++) {
5772                                 prod_offset = (bp->igu_base_sb + sb_idx) *
5773                                         num_segs;
5774
5775                                 for (i = 0; i < num_segs; i++) {
5776                                         addr = IGU_REG_PROD_CONS_MEMORY +
5777                                                         (prod_offset + i) * 4;
5778                                         REG_WR(bp, addr, 0);
5779                                 }
5780                                 /* send consumer update with value 0 */
5781                                 bnx2x_ack_sb(bp, bp->igu_base_sb + sb_idx,
5782                                              USTORM_ID, 0, IGU_INT_NOP, 1);
5783                                 bnx2x_igu_clear_sb(bp,
5784                                                    bp->igu_base_sb + sb_idx);
5785                         }
5786
5787                         /* default-status-blocks */
5788                         num_segs = CHIP_INT_MODE_IS_BC(bp) ?
5789                                 IGU_BC_DSB_NUM_SEGS : IGU_NORM_DSB_NUM_SEGS;
5790
5791                         if (CHIP_MODE_IS_4_PORT(bp))
5792                                 dsb_idx = BP_FUNC(bp);
5793                         else
5794                                 dsb_idx = BP_E1HVN(bp);
5795
5796                         prod_offset = (CHIP_INT_MODE_IS_BC(bp) ?
5797                                        IGU_BC_BASE_DSB_PROD + dsb_idx :
5798                                        IGU_NORM_BASE_DSB_PROD + dsb_idx);
5799
5800                         for (i = 0; i < (num_segs * E1HVN_MAX);
5801                              i += E1HVN_MAX) {
5802                                 addr = IGU_REG_PROD_CONS_MEMORY +
5803                                                         (prod_offset + i)*4;
5804                                 REG_WR(bp, addr, 0);
5805                         }
5806                         /* send consumer update with 0 */
5807                         if (CHIP_INT_MODE_IS_BC(bp)) {
5808                                 bnx2x_ack_sb(bp, bp->igu_dsb_id,
5809                                              USTORM_ID, 0, IGU_INT_NOP, 1);
5810                                 bnx2x_ack_sb(bp, bp->igu_dsb_id,
5811                                              CSTORM_ID, 0, IGU_INT_NOP, 1);
5812                                 bnx2x_ack_sb(bp, bp->igu_dsb_id,
5813                                              XSTORM_ID, 0, IGU_INT_NOP, 1);
5814                                 bnx2x_ack_sb(bp, bp->igu_dsb_id,
5815                                              TSTORM_ID, 0, IGU_INT_NOP, 1);
5816                                 bnx2x_ack_sb(bp, bp->igu_dsb_id,
5817                                              ATTENTION_ID, 0, IGU_INT_NOP, 1);
5818                         } else {
5819                                 bnx2x_ack_sb(bp, bp->igu_dsb_id,
5820                                              USTORM_ID, 0, IGU_INT_NOP, 1);
5821                                 bnx2x_ack_sb(bp, bp->igu_dsb_id,
5822                                              ATTENTION_ID, 0, IGU_INT_NOP, 1);
5823                         }
5824                         bnx2x_igu_clear_sb(bp, bp->igu_dsb_id);
5825
5826                         /* !!! these should become driver const once
5827                            rf-tool supports split-68 const */
5828                         REG_WR(bp, IGU_REG_SB_INT_BEFORE_MASK_LSB, 0);
5829                         REG_WR(bp, IGU_REG_SB_INT_BEFORE_MASK_MSB, 0);
5830                         REG_WR(bp, IGU_REG_SB_MASK_LSB, 0);
5831                         REG_WR(bp, IGU_REG_SB_MASK_MSB, 0);
5832                         REG_WR(bp, IGU_REG_PBA_STATUS_LSB, 0);
5833                         REG_WR(bp, IGU_REG_PBA_STATUS_MSB, 0);
5834                 }
5835         }
5836
5837         /* Reset PCIE errors for debug */
5838         REG_WR(bp, 0x2114, 0xffffffff);
5839         REG_WR(bp, 0x2120, 0xffffffff);
5840
5841         bnx2x_init_block(bp, EMAC0_BLOCK, FUNC0_STAGE + func);
5842         bnx2x_init_block(bp, EMAC1_BLOCK, FUNC0_STAGE + func);
5843         bnx2x_init_block(bp, DBU_BLOCK, FUNC0_STAGE + func);
5844         bnx2x_init_block(bp, DBG_BLOCK, FUNC0_STAGE + func);
5845         bnx2x_init_block(bp, MCP_BLOCK, FUNC0_STAGE + func);
5846         bnx2x_init_block(bp, DMAE_BLOCK, FUNC0_STAGE + func);
5847
5848         if (CHIP_IS_E1x(bp)) {
5849                 main_mem_size = HC_REG_MAIN_MEMORY_SIZE / 2; /*dwords*/
5850                 main_mem_base = HC_REG_MAIN_MEMORY +
5851                                 BP_PORT(bp) * (main_mem_size * 4);
5852                 main_mem_prty_clr = HC_REG_HC_PRTY_STS_CLR;
5853                 main_mem_width = 8;
5854
5855                 val = REG_RD(bp, main_mem_prty_clr);
5856                 if (val)
5857                         DP(BNX2X_MSG_MCP, "Hmmm... Parity errors in HC "
5858                                           "block during "
5859                                           "function init (0x%x)!\n", val);
5860
5861