5b4a8f34b13c3529d0d92241b1b3d3bdf54d77f0
[linux-2.6.git] / drivers / net / bnx2x / bnx2x_main.c
1 /* bnx2x_main.c: Broadcom Everest network driver.
2  *
3  * Copyright (c) 2007-2011 Broadcom Corporation
4  *
5  * This program is free software; you can redistribute it and/or modify
6  * it under the terms of the GNU General Public License as published by
7  * the Free Software Foundation.
8  *
9  * Maintained by: Eilon Greenstein <eilong@broadcom.com>
10  * Written by: Eliezer Tamir
11  * Based on code from Michael Chan's bnx2 driver
12  * UDP CSUM errata workaround by Arik Gendelman
13  * Slowpath and fastpath rework by Vladislav Zolotarov
14  * Statistics and Link management by Yitchak Gertner
15  *
16  */
17
18 #include <linux/module.h>
19 #include <linux/moduleparam.h>
20 #include <linux/kernel.h>
21 #include <linux/device.h>  /* for dev_info() */
22 #include <linux/timer.h>
23 #include <linux/errno.h>
24 #include <linux/ioport.h>
25 #include <linux/slab.h>
26 #include <linux/interrupt.h>
27 #include <linux/pci.h>
28 #include <linux/init.h>
29 #include <linux/netdevice.h>
30 #include <linux/etherdevice.h>
31 #include <linux/skbuff.h>
32 #include <linux/dma-mapping.h>
33 #include <linux/bitops.h>
34 #include <linux/irq.h>
35 #include <linux/delay.h>
36 #include <asm/byteorder.h>
37 #include <linux/time.h>
38 #include <linux/ethtool.h>
39 #include <linux/mii.h>
40 #include <linux/if_vlan.h>
41 #include <net/ip.h>
42 #include <net/ipv6.h>
43 #include <net/tcp.h>
44 #include <net/checksum.h>
45 #include <net/ip6_checksum.h>
46 #include <linux/workqueue.h>
47 #include <linux/crc32.h>
48 #include <linux/crc32c.h>
49 #include <linux/prefetch.h>
50 #include <linux/zlib.h>
51 #include <linux/io.h>
52 #include <linux/stringify.h>
53 #include <linux/vmalloc.h>
54
55 #include "bnx2x.h"
56 #include "bnx2x_init.h"
57 #include "bnx2x_init_ops.h"
58 #include "bnx2x_cmn.h"
59 #include "bnx2x_dcb.h"
60 #include "bnx2x_sp.h"
61
62 #include <linux/firmware.h>
63 #include "bnx2x_fw_file_hdr.h"
64 /* FW files */
65 #define FW_FILE_VERSION                                 \
66         __stringify(BCM_5710_FW_MAJOR_VERSION) "."      \
67         __stringify(BCM_5710_FW_MINOR_VERSION) "."      \
68         __stringify(BCM_5710_FW_REVISION_VERSION) "."   \
69         __stringify(BCM_5710_FW_ENGINEERING_VERSION)
70 #define FW_FILE_NAME_E1         "bnx2x/bnx2x-e1-" FW_FILE_VERSION ".fw"
71 #define FW_FILE_NAME_E1H        "bnx2x/bnx2x-e1h-" FW_FILE_VERSION ".fw"
72 #define FW_FILE_NAME_E2         "bnx2x/bnx2x-e2-" FW_FILE_VERSION ".fw"
73
74 /* Time in jiffies before concluding the transmitter is hung */
75 #define TX_TIMEOUT              (5*HZ)
76
77 static char version[] __devinitdata =
78         "Broadcom NetXtreme II 5771x/578xx 10/20-Gigabit Ethernet Driver "
79         DRV_MODULE_NAME " " DRV_MODULE_VERSION " (" DRV_MODULE_RELDATE ")\n";
80
81 MODULE_AUTHOR("Eliezer Tamir");
82 MODULE_DESCRIPTION("Broadcom NetXtreme II "
83                    "BCM57710/57711/57711E/"
84                    "57712/57712_MF/57800/57800_MF/57810/57810_MF/"
85                    "57840/57840_MF Driver");
86 MODULE_LICENSE("GPL");
87 MODULE_VERSION(DRV_MODULE_VERSION);
88 MODULE_FIRMWARE(FW_FILE_NAME_E1);
89 MODULE_FIRMWARE(FW_FILE_NAME_E1H);
90 MODULE_FIRMWARE(FW_FILE_NAME_E2);
91
92 static int multi_mode = 1;
93 module_param(multi_mode, int, 0);
94 MODULE_PARM_DESC(multi_mode, " Multi queue mode "
95                              "(0 Disable; 1 Enable (default))");
96
97 int num_queues;
98 module_param(num_queues, int, 0);
99 MODULE_PARM_DESC(num_queues, " Number of queues for multi_mode=1"
100                                 " (default is as a number of CPUs)");
101
102 static int disable_tpa;
103 module_param(disable_tpa, int, 0);
104 MODULE_PARM_DESC(disable_tpa, " Disable the TPA (LRO) feature");
105
106 #define INT_MODE_INTx                   1
107 #define INT_MODE_MSI                    2
108 static int int_mode;
109 module_param(int_mode, int, 0);
110 MODULE_PARM_DESC(int_mode, " Force interrupt mode other than MSI-X "
111                                 "(1 INT#x; 2 MSI)");
112
113 static int dropless_fc;
114 module_param(dropless_fc, int, 0);
115 MODULE_PARM_DESC(dropless_fc, " Pause on exhausted host ring");
116
117 static int poll;
118 module_param(poll, int, 0);
119 MODULE_PARM_DESC(poll, " Use polling (for debug)");
120
121 static int mrrs = -1;
122 module_param(mrrs, int, 0);
123 MODULE_PARM_DESC(mrrs, " Force Max Read Req Size (0..3) (for debug)");
124
125 static int debug;
126 module_param(debug, int, 0);
127 MODULE_PARM_DESC(debug, " Default debug msglevel");
128
129
130
131 struct workqueue_struct *bnx2x_wq;
132
133 enum bnx2x_board_type {
134         BCM57710 = 0,
135         BCM57711,
136         BCM57711E,
137         BCM57712,
138         BCM57712_MF,
139         BCM57800,
140         BCM57800_MF,
141         BCM57810,
142         BCM57810_MF,
143         BCM57840,
144         BCM57840_MF
145 };
146
147 /* indexed by board_type, above */
148 static struct {
149         char *name;
150 } board_info[] __devinitdata = {
151         { "Broadcom NetXtreme II BCM57710 10 Gigabit PCIe [Everest]" },
152         { "Broadcom NetXtreme II BCM57711 10 Gigabit PCIe" },
153         { "Broadcom NetXtreme II BCM57711E 10 Gigabit PCIe" },
154         { "Broadcom NetXtreme II BCM57712 10 Gigabit Ethernet" },
155         { "Broadcom NetXtreme II BCM57712 10 Gigabit Ethernet Multi Function" },
156         { "Broadcom NetXtreme II BCM57800 10 Gigabit Ethernet" },
157         { "Broadcom NetXtreme II BCM57800 10 Gigabit Ethernet Multi Function" },
158         { "Broadcom NetXtreme II BCM57810 10 Gigabit Ethernet" },
159         { "Broadcom NetXtreme II BCM57810 10 Gigabit Ethernet Multi Function" },
160         { "Broadcom NetXtreme II BCM57840 10/20 Gigabit Ethernet" },
161         { "Broadcom NetXtreme II BCM57840 10/20 Gigabit "
162                                                 "Ethernet Multi Function"}
163 };
164
165 #ifndef PCI_DEVICE_ID_NX2_57710
166 #define PCI_DEVICE_ID_NX2_57710         CHIP_NUM_57710
167 #endif
168 #ifndef PCI_DEVICE_ID_NX2_57711
169 #define PCI_DEVICE_ID_NX2_57711         CHIP_NUM_57711
170 #endif
171 #ifndef PCI_DEVICE_ID_NX2_57711E
172 #define PCI_DEVICE_ID_NX2_57711E        CHIP_NUM_57711E
173 #endif
174 #ifndef PCI_DEVICE_ID_NX2_57712
175 #define PCI_DEVICE_ID_NX2_57712         CHIP_NUM_57712
176 #endif
177 #ifndef PCI_DEVICE_ID_NX2_57712_MF
178 #define PCI_DEVICE_ID_NX2_57712_MF      CHIP_NUM_57712_MF
179 #endif
180 #ifndef PCI_DEVICE_ID_NX2_57800
181 #define PCI_DEVICE_ID_NX2_57800         CHIP_NUM_57800
182 #endif
183 #ifndef PCI_DEVICE_ID_NX2_57800_MF
184 #define PCI_DEVICE_ID_NX2_57800_MF      CHIP_NUM_57800_MF
185 #endif
186 #ifndef PCI_DEVICE_ID_NX2_57810
187 #define PCI_DEVICE_ID_NX2_57810         CHIP_NUM_57810
188 #endif
189 #ifndef PCI_DEVICE_ID_NX2_57810_MF
190 #define PCI_DEVICE_ID_NX2_57810_MF      CHIP_NUM_57810_MF
191 #endif
192 #ifndef PCI_DEVICE_ID_NX2_57840
193 #define PCI_DEVICE_ID_NX2_57840         CHIP_NUM_57840
194 #endif
195 #ifndef PCI_DEVICE_ID_NX2_57840_MF
196 #define PCI_DEVICE_ID_NX2_57840_MF      CHIP_NUM_57840_MF
197 #endif
198 static DEFINE_PCI_DEVICE_TABLE(bnx2x_pci_tbl) = {
199         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57710), BCM57710 },
200         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57711), BCM57711 },
201         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57711E), BCM57711E },
202         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57712), BCM57712 },
203         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57712_MF), BCM57712_MF },
204         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57800), BCM57800 },
205         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57800_MF), BCM57800_MF },
206         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57810), BCM57810 },
207         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57810_MF), BCM57810_MF },
208         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57840), BCM57840 },
209         { PCI_VDEVICE(BROADCOM, PCI_DEVICE_ID_NX2_57840_MF), BCM57840_MF },
210         { 0 }
211 };
212
213 MODULE_DEVICE_TABLE(pci, bnx2x_pci_tbl);
214
215 /****************************************************************************
216 * General service functions
217 ****************************************************************************/
218
219 static inline void __storm_memset_dma_mapping(struct bnx2x *bp,
220                                        u32 addr, dma_addr_t mapping)
221 {
222         REG_WR(bp,  addr, U64_LO(mapping));
223         REG_WR(bp,  addr + 4, U64_HI(mapping));
224 }
225
226 static inline void storm_memset_spq_addr(struct bnx2x *bp,
227                                          dma_addr_t mapping, u16 abs_fid)
228 {
229         u32 addr = XSEM_REG_FAST_MEMORY +
230                         XSTORM_SPQ_PAGE_BASE_OFFSET(abs_fid);
231
232         __storm_memset_dma_mapping(bp, addr, mapping);
233 }
234
235 static inline void storm_memset_vf_to_pf(struct bnx2x *bp, u16 abs_fid,
236                                          u16 pf_id)
237 {
238         REG_WR8(bp, BAR_XSTRORM_INTMEM + XSTORM_VF_TO_PF_OFFSET(abs_fid),
239                 pf_id);
240         REG_WR8(bp, BAR_CSTRORM_INTMEM + CSTORM_VF_TO_PF_OFFSET(abs_fid),
241                 pf_id);
242         REG_WR8(bp, BAR_TSTRORM_INTMEM + TSTORM_VF_TO_PF_OFFSET(abs_fid),
243                 pf_id);
244         REG_WR8(bp, BAR_USTRORM_INTMEM + USTORM_VF_TO_PF_OFFSET(abs_fid),
245                 pf_id);
246 }
247
248 static inline void storm_memset_func_en(struct bnx2x *bp, u16 abs_fid,
249                                         u8 enable)
250 {
251         REG_WR8(bp, BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(abs_fid),
252                 enable);
253         REG_WR8(bp, BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(abs_fid),
254                 enable);
255         REG_WR8(bp, BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(abs_fid),
256                 enable);
257         REG_WR8(bp, BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(abs_fid),
258                 enable);
259 }
260
261 static inline void storm_memset_eq_data(struct bnx2x *bp,
262                                 struct event_ring_data *eq_data,
263                                 u16 pfid)
264 {
265         size_t size = sizeof(struct event_ring_data);
266
267         u32 addr = BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_DATA_OFFSET(pfid);
268
269         __storm_memset_struct(bp, addr, size, (u32 *)eq_data);
270 }
271
272 static inline void storm_memset_eq_prod(struct bnx2x *bp, u16 eq_prod,
273                                         u16 pfid)
274 {
275         u32 addr = BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_PROD_OFFSET(pfid);
276         REG_WR16(bp, addr, eq_prod);
277 }
278
279 /* used only at init
280  * locking is done by mcp
281  */
282 static void bnx2x_reg_wr_ind(struct bnx2x *bp, u32 addr, u32 val)
283 {
284         pci_write_config_dword(bp->pdev, PCICFG_GRC_ADDRESS, addr);
285         pci_write_config_dword(bp->pdev, PCICFG_GRC_DATA, val);
286         pci_write_config_dword(bp->pdev, PCICFG_GRC_ADDRESS,
287                                PCICFG_VENDOR_ID_OFFSET);
288 }
289
290 static u32 bnx2x_reg_rd_ind(struct bnx2x *bp, u32 addr)
291 {
292         u32 val;
293
294         pci_write_config_dword(bp->pdev, PCICFG_GRC_ADDRESS, addr);
295         pci_read_config_dword(bp->pdev, PCICFG_GRC_DATA, &val);
296         pci_write_config_dword(bp->pdev, PCICFG_GRC_ADDRESS,
297                                PCICFG_VENDOR_ID_OFFSET);
298
299         return val;
300 }
301
302 #define DMAE_DP_SRC_GRC         "grc src_addr [%08x]"
303 #define DMAE_DP_SRC_PCI         "pci src_addr [%x:%08x]"
304 #define DMAE_DP_DST_GRC         "grc dst_addr [%08x]"
305 #define DMAE_DP_DST_PCI         "pci dst_addr [%x:%08x]"
306 #define DMAE_DP_DST_NONE        "dst_addr [none]"
307
308 static void bnx2x_dp_dmae(struct bnx2x *bp, struct dmae_command *dmae,
309                           int msglvl)
310 {
311         u32 src_type = dmae->opcode & DMAE_COMMAND_SRC;
312
313         switch (dmae->opcode & DMAE_COMMAND_DST) {
314         case DMAE_CMD_DST_PCI:
315                 if (src_type == DMAE_CMD_SRC_PCI)
316                         DP(msglvl, "DMAE: opcode 0x%08x\n"
317                            "src [%x:%08x], len [%d*4], dst [%x:%08x]\n"
318                            "comp_addr [%x:%08x], comp_val 0x%08x\n",
319                            dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
320                            dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
321                            dmae->comp_addr_hi, dmae->comp_addr_lo,
322                            dmae->comp_val);
323                 else
324                         DP(msglvl, "DMAE: opcode 0x%08x\n"
325                            "src [%08x], len [%d*4], dst [%x:%08x]\n"
326                            "comp_addr [%x:%08x], comp_val 0x%08x\n",
327                            dmae->opcode, dmae->src_addr_lo >> 2,
328                            dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
329                            dmae->comp_addr_hi, dmae->comp_addr_lo,
330                            dmae->comp_val);
331                 break;
332         case DMAE_CMD_DST_GRC:
333                 if (src_type == DMAE_CMD_SRC_PCI)
334                         DP(msglvl, "DMAE: opcode 0x%08x\n"
335                            "src [%x:%08x], len [%d*4], dst_addr [%08x]\n"
336                            "comp_addr [%x:%08x], comp_val 0x%08x\n",
337                            dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
338                            dmae->len, dmae->dst_addr_lo >> 2,
339                            dmae->comp_addr_hi, dmae->comp_addr_lo,
340                            dmae->comp_val);
341                 else
342                         DP(msglvl, "DMAE: opcode 0x%08x\n"
343                            "src [%08x], len [%d*4], dst [%08x]\n"
344                            "comp_addr [%x:%08x], comp_val 0x%08x\n",
345                            dmae->opcode, dmae->src_addr_lo >> 2,
346                            dmae->len, dmae->dst_addr_lo >> 2,
347                            dmae->comp_addr_hi, dmae->comp_addr_lo,
348                            dmae->comp_val);
349                 break;
350         default:
351                 if (src_type == DMAE_CMD_SRC_PCI)
352                         DP(msglvl, "DMAE: opcode 0x%08x\n"
353                            DP_LEVEL "src_addr [%x:%08x]  len [%d * 4]  "
354                                     "dst_addr [none]\n"
355                            DP_LEVEL "comp_addr [%x:%08x]  comp_val 0x%08x\n",
356                            dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
357                            dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
358                            dmae->comp_val);
359                 else
360                         DP(msglvl, "DMAE: opcode 0x%08x\n"
361                            DP_LEVEL "src_addr [%08x]  len [%d * 4]  "
362                                     "dst_addr [none]\n"
363                            DP_LEVEL "comp_addr [%x:%08x]  comp_val 0x%08x\n",
364                            dmae->opcode, dmae->src_addr_lo >> 2,
365                            dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
366                            dmae->comp_val);
367                 break;
368         }
369
370 }
371
372 /* copy command into DMAE command memory and set DMAE command go */
373 void bnx2x_post_dmae(struct bnx2x *bp, struct dmae_command *dmae, int idx)
374 {
375         u32 cmd_offset;
376         int i;
377
378         cmd_offset = (DMAE_REG_CMD_MEM + sizeof(struct dmae_command) * idx);
379         for (i = 0; i < (sizeof(struct dmae_command)/4); i++) {
380                 REG_WR(bp, cmd_offset + i*4, *(((u32 *)dmae) + i));
381
382                 DP(BNX2X_MSG_OFF, "DMAE cmd[%d].%d (0x%08x) : 0x%08x\n",
383                    idx, i, cmd_offset + i*4, *(((u32 *)dmae) + i));
384         }
385         REG_WR(bp, dmae_reg_go_c[idx], 1);
386 }
387
388 u32 bnx2x_dmae_opcode_add_comp(u32 opcode, u8 comp_type)
389 {
390         return opcode | ((comp_type << DMAE_COMMAND_C_DST_SHIFT) |
391                            DMAE_CMD_C_ENABLE);
392 }
393
394 u32 bnx2x_dmae_opcode_clr_src_reset(u32 opcode)
395 {
396         return opcode & ~DMAE_CMD_SRC_RESET;
397 }
398
399 u32 bnx2x_dmae_opcode(struct bnx2x *bp, u8 src_type, u8 dst_type,
400                              bool with_comp, u8 comp_type)
401 {
402         u32 opcode = 0;
403
404         opcode |= ((src_type << DMAE_COMMAND_SRC_SHIFT) |
405                    (dst_type << DMAE_COMMAND_DST_SHIFT));
406
407         opcode |= (DMAE_CMD_SRC_RESET | DMAE_CMD_DST_RESET);
408
409         opcode |= (BP_PORT(bp) ? DMAE_CMD_PORT_1 : DMAE_CMD_PORT_0);
410         opcode |= ((BP_E1HVN(bp) << DMAE_CMD_E1HVN_SHIFT) |
411                    (BP_E1HVN(bp) << DMAE_COMMAND_DST_VN_SHIFT));
412         opcode |= (DMAE_COM_SET_ERR << DMAE_COMMAND_ERR_POLICY_SHIFT);
413
414 #ifdef __BIG_ENDIAN
415         opcode |= DMAE_CMD_ENDIANITY_B_DW_SWAP;
416 #else
417         opcode |= DMAE_CMD_ENDIANITY_DW_SWAP;
418 #endif
419         if (with_comp)
420                 opcode = bnx2x_dmae_opcode_add_comp(opcode, comp_type);
421         return opcode;
422 }
423
424 static void bnx2x_prep_dmae_with_comp(struct bnx2x *bp,
425                                       struct dmae_command *dmae,
426                                       u8 src_type, u8 dst_type)
427 {
428         memset(dmae, 0, sizeof(struct dmae_command));
429
430         /* set the opcode */
431         dmae->opcode = bnx2x_dmae_opcode(bp, src_type, dst_type,
432                                          true, DMAE_COMP_PCI);
433
434         /* fill in the completion parameters */
435         dmae->comp_addr_lo = U64_LO(bnx2x_sp_mapping(bp, wb_comp));
436         dmae->comp_addr_hi = U64_HI(bnx2x_sp_mapping(bp, wb_comp));
437         dmae->comp_val = DMAE_COMP_VAL;
438 }
439
440 /* issue a dmae command over the init-channel and wailt for completion */
441 static int bnx2x_issue_dmae_with_comp(struct bnx2x *bp,
442                                       struct dmae_command *dmae)
443 {
444         u32 *wb_comp = bnx2x_sp(bp, wb_comp);
445         int cnt = CHIP_REV_IS_SLOW(bp) ? (400000) : 4000;
446         int rc = 0;
447
448         DP(BNX2X_MSG_OFF, "data before [0x%08x 0x%08x 0x%08x 0x%08x]\n",
449            bp->slowpath->wb_data[0], bp->slowpath->wb_data[1],
450            bp->slowpath->wb_data[2], bp->slowpath->wb_data[3]);
451
452         /*
453          * Lock the dmae channel. Disable BHs to prevent a dead-lock
454          * as long as this code is called both from syscall context and
455          * from ndo_set_rx_mode() flow that may be called from BH.
456          */
457         spin_lock_bh(&bp->dmae_lock);
458
459         /* reset completion */
460         *wb_comp = 0;
461
462         /* post the command on the channel used for initializations */
463         bnx2x_post_dmae(bp, dmae, INIT_DMAE_C(bp));
464
465         /* wait for completion */
466         udelay(5);
467         while ((*wb_comp & ~DMAE_PCI_ERR_FLAG) != DMAE_COMP_VAL) {
468                 DP(BNX2X_MSG_OFF, "wb_comp 0x%08x\n", *wb_comp);
469
470                 if (!cnt) {
471                         BNX2X_ERR("DMAE timeout!\n");
472                         rc = DMAE_TIMEOUT;
473                         goto unlock;
474                 }
475                 cnt--;
476                 udelay(50);
477         }
478         if (*wb_comp & DMAE_PCI_ERR_FLAG) {
479                 BNX2X_ERR("DMAE PCI error!\n");
480                 rc = DMAE_PCI_ERROR;
481         }
482
483         DP(BNX2X_MSG_OFF, "data after [0x%08x 0x%08x 0x%08x 0x%08x]\n",
484            bp->slowpath->wb_data[0], bp->slowpath->wb_data[1],
485            bp->slowpath->wb_data[2], bp->slowpath->wb_data[3]);
486
487 unlock:
488         spin_unlock_bh(&bp->dmae_lock);
489         return rc;
490 }
491
492 void bnx2x_write_dmae(struct bnx2x *bp, dma_addr_t dma_addr, u32 dst_addr,
493                       u32 len32)
494 {
495         struct dmae_command dmae;
496
497         if (!bp->dmae_ready) {
498                 u32 *data = bnx2x_sp(bp, wb_data[0]);
499
500                 DP(BNX2X_MSG_OFF, "DMAE is not ready (dst_addr %08x  len32 %d)"
501                    "  using indirect\n", dst_addr, len32);
502                 bnx2x_init_ind_wr(bp, dst_addr, data, len32);
503                 return;
504         }
505
506         /* set opcode and fixed command fields */
507         bnx2x_prep_dmae_with_comp(bp, &dmae, DMAE_SRC_PCI, DMAE_DST_GRC);
508
509         /* fill in addresses and len */
510         dmae.src_addr_lo = U64_LO(dma_addr);
511         dmae.src_addr_hi = U64_HI(dma_addr);
512         dmae.dst_addr_lo = dst_addr >> 2;
513         dmae.dst_addr_hi = 0;
514         dmae.len = len32;
515
516         bnx2x_dp_dmae(bp, &dmae, BNX2X_MSG_OFF);
517
518         /* issue the command and wait for completion */
519         bnx2x_issue_dmae_with_comp(bp, &dmae);
520 }
521
522 void bnx2x_read_dmae(struct bnx2x *bp, u32 src_addr, u32 len32)
523 {
524         struct dmae_command dmae;
525
526         if (!bp->dmae_ready) {
527                 u32 *data = bnx2x_sp(bp, wb_data[0]);
528                 int i;
529
530                 DP(BNX2X_MSG_OFF, "DMAE is not ready (src_addr %08x  len32 %d)"
531                    "  using indirect\n", src_addr, len32);
532                 for (i = 0; i < len32; i++)
533                         data[i] = bnx2x_reg_rd_ind(bp, src_addr + i*4);
534                 return;
535         }
536
537         /* set opcode and fixed command fields */
538         bnx2x_prep_dmae_with_comp(bp, &dmae, DMAE_SRC_GRC, DMAE_DST_PCI);
539
540         /* fill in addresses and len */
541         dmae.src_addr_lo = src_addr >> 2;
542         dmae.src_addr_hi = 0;
543         dmae.dst_addr_lo = U64_LO(bnx2x_sp_mapping(bp, wb_data));
544         dmae.dst_addr_hi = U64_HI(bnx2x_sp_mapping(bp, wb_data));
545         dmae.len = len32;
546
547         bnx2x_dp_dmae(bp, &dmae, BNX2X_MSG_OFF);
548
549         /* issue the command and wait for completion */
550         bnx2x_issue_dmae_with_comp(bp, &dmae);
551 }
552
553 static void bnx2x_write_dmae_phys_len(struct bnx2x *bp, dma_addr_t phys_addr,
554                                       u32 addr, u32 len)
555 {
556         int dmae_wr_max = DMAE_LEN32_WR_MAX(bp);
557         int offset = 0;
558
559         while (len > dmae_wr_max) {
560                 bnx2x_write_dmae(bp, phys_addr + offset,
561                                  addr + offset, dmae_wr_max);
562                 offset += dmae_wr_max * 4;
563                 len -= dmae_wr_max;
564         }
565
566         bnx2x_write_dmae(bp, phys_addr + offset, addr + offset, len);
567 }
568
569 /* used only for slowpath so not inlined */
570 static void bnx2x_wb_wr(struct bnx2x *bp, int reg, u32 val_hi, u32 val_lo)
571 {
572         u32 wb_write[2];
573
574         wb_write[0] = val_hi;
575         wb_write[1] = val_lo;
576         REG_WR_DMAE(bp, reg, wb_write, 2);
577 }
578
579 #ifdef USE_WB_RD
580 static u64 bnx2x_wb_rd(struct bnx2x *bp, int reg)
581 {
582         u32 wb_data[2];
583
584         REG_RD_DMAE(bp, reg, wb_data, 2);
585
586         return HILO_U64(wb_data[0], wb_data[1]);
587 }
588 #endif
589
590 static int bnx2x_mc_assert(struct bnx2x *bp)
591 {
592         char last_idx;
593         int i, rc = 0;
594         u32 row0, row1, row2, row3;
595
596         /* XSTORM */
597         last_idx = REG_RD8(bp, BAR_XSTRORM_INTMEM +
598                            XSTORM_ASSERT_LIST_INDEX_OFFSET);
599         if (last_idx)
600                 BNX2X_ERR("XSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
601
602         /* print the asserts */
603         for (i = 0; i < STROM_ASSERT_ARRAY_SIZE; i++) {
604
605                 row0 = REG_RD(bp, BAR_XSTRORM_INTMEM +
606                               XSTORM_ASSERT_LIST_OFFSET(i));
607                 row1 = REG_RD(bp, BAR_XSTRORM_INTMEM +
608                               XSTORM_ASSERT_LIST_OFFSET(i) + 4);
609                 row2 = REG_RD(bp, BAR_XSTRORM_INTMEM +
610                               XSTORM_ASSERT_LIST_OFFSET(i) + 8);
611                 row3 = REG_RD(bp, BAR_XSTRORM_INTMEM +
612                               XSTORM_ASSERT_LIST_OFFSET(i) + 12);
613
614                 if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
615                         BNX2X_ERR("XSTORM_ASSERT_INDEX 0x%x = 0x%08x"
616                                   " 0x%08x 0x%08x 0x%08x\n",
617                                   i, row3, row2, row1, row0);
618                         rc++;
619                 } else {
620                         break;
621                 }
622         }
623
624         /* TSTORM */
625         last_idx = REG_RD8(bp, BAR_TSTRORM_INTMEM +
626                            TSTORM_ASSERT_LIST_INDEX_OFFSET);
627         if (last_idx)
628                 BNX2X_ERR("TSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
629
630         /* print the asserts */
631         for (i = 0; i < STROM_ASSERT_ARRAY_SIZE; i++) {
632
633                 row0 = REG_RD(bp, BAR_TSTRORM_INTMEM +
634                               TSTORM_ASSERT_LIST_OFFSET(i));
635                 row1 = REG_RD(bp, BAR_TSTRORM_INTMEM +
636                               TSTORM_ASSERT_LIST_OFFSET(i) + 4);
637                 row2 = REG_RD(bp, BAR_TSTRORM_INTMEM +
638                               TSTORM_ASSERT_LIST_OFFSET(i) + 8);
639                 row3 = REG_RD(bp, BAR_TSTRORM_INTMEM +
640                               TSTORM_ASSERT_LIST_OFFSET(i) + 12);
641
642                 if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
643                         BNX2X_ERR("TSTORM_ASSERT_INDEX 0x%x = 0x%08x"
644                                   " 0x%08x 0x%08x 0x%08x\n",
645                                   i, row3, row2, row1, row0);
646                         rc++;
647                 } else {
648                         break;
649                 }
650         }
651
652         /* CSTORM */
653         last_idx = REG_RD8(bp, BAR_CSTRORM_INTMEM +
654                            CSTORM_ASSERT_LIST_INDEX_OFFSET);
655         if (last_idx)
656                 BNX2X_ERR("CSTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
657
658         /* print the asserts */
659         for (i = 0; i < STROM_ASSERT_ARRAY_SIZE; i++) {
660
661                 row0 = REG_RD(bp, BAR_CSTRORM_INTMEM +
662                               CSTORM_ASSERT_LIST_OFFSET(i));
663                 row1 = REG_RD(bp, BAR_CSTRORM_INTMEM +
664                               CSTORM_ASSERT_LIST_OFFSET(i) + 4);
665                 row2 = REG_RD(bp, BAR_CSTRORM_INTMEM +
666                               CSTORM_ASSERT_LIST_OFFSET(i) + 8);
667                 row3 = REG_RD(bp, BAR_CSTRORM_INTMEM +
668                               CSTORM_ASSERT_LIST_OFFSET(i) + 12);
669
670                 if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
671                         BNX2X_ERR("CSTORM_ASSERT_INDEX 0x%x = 0x%08x"
672                                   " 0x%08x 0x%08x 0x%08x\n",
673                                   i, row3, row2, row1, row0);
674                         rc++;
675                 } else {
676                         break;
677                 }
678         }
679
680         /* USTORM */
681         last_idx = REG_RD8(bp, BAR_USTRORM_INTMEM +
682                            USTORM_ASSERT_LIST_INDEX_OFFSET);
683         if (last_idx)
684                 BNX2X_ERR("USTORM_ASSERT_LIST_INDEX 0x%x\n", last_idx);
685
686         /* print the asserts */
687         for (i = 0; i < STROM_ASSERT_ARRAY_SIZE; i++) {
688
689                 row0 = REG_RD(bp, BAR_USTRORM_INTMEM +
690                               USTORM_ASSERT_LIST_OFFSET(i));
691                 row1 = REG_RD(bp, BAR_USTRORM_INTMEM +
692                               USTORM_ASSERT_LIST_OFFSET(i) + 4);
693                 row2 = REG_RD(bp, BAR_USTRORM_INTMEM +
694                               USTORM_ASSERT_LIST_OFFSET(i) + 8);
695                 row3 = REG_RD(bp, BAR_USTRORM_INTMEM +
696                               USTORM_ASSERT_LIST_OFFSET(i) + 12);
697
698                 if (row0 != COMMON_ASM_INVALID_ASSERT_OPCODE) {
699                         BNX2X_ERR("USTORM_ASSERT_INDEX 0x%x = 0x%08x"
700                                   " 0x%08x 0x%08x 0x%08x\n",
701                                   i, row3, row2, row1, row0);
702                         rc++;
703                 } else {
704                         break;
705                 }
706         }
707
708         return rc;
709 }
710
711 void bnx2x_fw_dump_lvl(struct bnx2x *bp, const char *lvl)
712 {
713         u32 addr, val;
714         u32 mark, offset;
715         __be32 data[9];
716         int word;
717         u32 trace_shmem_base;
718         if (BP_NOMCP(bp)) {
719                 BNX2X_ERR("NO MCP - can not dump\n");
720                 return;
721         }
722         netdev_printk(lvl, bp->dev, "bc %d.%d.%d\n",
723                 (bp->common.bc_ver & 0xff0000) >> 16,
724                 (bp->common.bc_ver & 0xff00) >> 8,
725                 (bp->common.bc_ver & 0xff));
726
727         val = REG_RD(bp, MCP_REG_MCPR_CPU_PROGRAM_COUNTER);
728         if (val == REG_RD(bp, MCP_REG_MCPR_CPU_PROGRAM_COUNTER))
729                 printk("%s" "MCP PC at 0x%x\n", lvl, val);
730
731         if (BP_PATH(bp) == 0)
732                 trace_shmem_base = bp->common.shmem_base;
733         else
734                 trace_shmem_base = SHMEM2_RD(bp, other_shmem_base_addr);
735         addr = trace_shmem_base - 0x0800 + 4;
736         mark = REG_RD(bp, addr);
737         mark = (CHIP_IS_E1x(bp) ? MCP_REG_MCPR_SCRATCH : MCP_A_REG_MCPR_SCRATCH)
738                         + ((mark + 0x3) & ~0x3) - 0x08000000;
739         printk("%s" "begin fw dump (mark 0x%x)\n", lvl, mark);
740
741         printk("%s", lvl);
742         for (offset = mark; offset <= trace_shmem_base; offset += 0x8*4) {
743                 for (word = 0; word < 8; word++)
744                         data[word] = htonl(REG_RD(bp, offset + 4*word));
745                 data[8] = 0x0;
746                 pr_cont("%s", (char *)data);
747         }
748         for (offset = addr + 4; offset <= mark; offset += 0x8*4) {
749                 for (word = 0; word < 8; word++)
750                         data[word] = htonl(REG_RD(bp, offset + 4*word));
751                 data[8] = 0x0;
752                 pr_cont("%s", (char *)data);
753         }
754         printk("%s" "end of fw dump\n", lvl);
755 }
756
757 static inline void bnx2x_fw_dump(struct bnx2x *bp)
758 {
759         bnx2x_fw_dump_lvl(bp, KERN_ERR);
760 }
761
762 void bnx2x_panic_dump(struct bnx2x *bp)
763 {
764         int i;
765         u16 j;
766         struct hc_sp_status_block_data sp_sb_data;
767         int func = BP_FUNC(bp);
768 #ifdef BNX2X_STOP_ON_ERROR
769         u16 start = 0, end = 0;
770 #endif
771
772         bp->stats_state = STATS_STATE_DISABLED;
773         DP(BNX2X_MSG_STATS, "stats_state - DISABLED\n");
774
775         BNX2X_ERR("begin crash dump -----------------\n");
776
777         /* Indices */
778         /* Common */
779         BNX2X_ERR("def_idx(0x%x)  def_att_idx(0x%x)  attn_state(0x%x)"
780                   "  spq_prod_idx(0x%x) next_stats_cnt(0x%x)\n",
781                   bp->def_idx, bp->def_att_idx, bp->attn_state,
782                   bp->spq_prod_idx, bp->stats_counter);
783         BNX2X_ERR("DSB: attn bits(0x%x)  ack(0x%x)  id(0x%x)  idx(0x%x)\n",
784                   bp->def_status_blk->atten_status_block.attn_bits,
785                   bp->def_status_blk->atten_status_block.attn_bits_ack,
786                   bp->def_status_blk->atten_status_block.status_block_id,
787                   bp->def_status_blk->atten_status_block.attn_bits_index);
788         BNX2X_ERR("     def (");
789         for (i = 0; i < HC_SP_SB_MAX_INDICES; i++)
790                 pr_cont("0x%x%s",
791                        bp->def_status_blk->sp_sb.index_values[i],
792                        (i == HC_SP_SB_MAX_INDICES - 1) ? ")  " : " ");
793
794         for (i = 0; i < sizeof(struct hc_sp_status_block_data)/sizeof(u32); i++)
795                 *((u32 *)&sp_sb_data + i) = REG_RD(bp, BAR_CSTRORM_INTMEM +
796                         CSTORM_SP_STATUS_BLOCK_DATA_OFFSET(func) +
797                         i*sizeof(u32));
798
799         pr_cont("igu_sb_id(0x%x)  igu_seg_id(0x%x) "
800                          "pf_id(0x%x)  vnic_id(0x%x)  "
801                          "vf_id(0x%x)  vf_valid (0x%x) "
802                          "state(0x%x)\n",
803                sp_sb_data.igu_sb_id,
804                sp_sb_data.igu_seg_id,
805                sp_sb_data.p_func.pf_id,
806                sp_sb_data.p_func.vnic_id,
807                sp_sb_data.p_func.vf_id,
808                sp_sb_data.p_func.vf_valid,
809                sp_sb_data.state);
810
811
812         for_each_eth_queue(bp, i) {
813                 struct bnx2x_fastpath *fp = &bp->fp[i];
814                 int loop;
815                 struct hc_status_block_data_e2 sb_data_e2;
816                 struct hc_status_block_data_e1x sb_data_e1x;
817                 struct hc_status_block_sm  *hc_sm_p =
818                         CHIP_IS_E1x(bp) ?
819                         sb_data_e1x.common.state_machine :
820                         sb_data_e2.common.state_machine;
821                 struct hc_index_data *hc_index_p =
822                         CHIP_IS_E1x(bp) ?
823                         sb_data_e1x.index_data :
824                         sb_data_e2.index_data;
825                 int data_size;
826                 u32 *sb_data_p;
827
828                 /* Rx */
829                 BNX2X_ERR("fp%d: rx_bd_prod(0x%x)  rx_bd_cons(0x%x)"
830                           "  rx_comp_prod(0x%x)"
831                           "  rx_comp_cons(0x%x)  *rx_cons_sb(0x%x)\n",
832                           i, fp->rx_bd_prod, fp->rx_bd_cons,
833                           fp->rx_comp_prod,
834                           fp->rx_comp_cons, le16_to_cpu(*fp->rx_cons_sb));
835                 BNX2X_ERR("     rx_sge_prod(0x%x)  last_max_sge(0x%x)"
836                           "  fp_hc_idx(0x%x)\n",
837                           fp->rx_sge_prod, fp->last_max_sge,
838                           le16_to_cpu(fp->fp_hc_idx));
839
840                 /* Tx */
841                 BNX2X_ERR("fp%d: tx_pkt_prod(0x%x)  tx_pkt_cons(0x%x)"
842                           "  tx_bd_prod(0x%x)  tx_bd_cons(0x%x)"
843                           "  *tx_cons_sb(0x%x)\n",
844                           i, fp->tx_pkt_prod, fp->tx_pkt_cons, fp->tx_bd_prod,
845                           fp->tx_bd_cons, le16_to_cpu(*fp->tx_cons_sb));
846
847                 loop = CHIP_IS_E1x(bp) ?
848                         HC_SB_MAX_INDICES_E1X : HC_SB_MAX_INDICES_E2;
849
850                 /* host sb data */
851
852 #ifdef BCM_CNIC
853                 if (IS_FCOE_FP(fp))
854                         continue;
855 #endif
856                 BNX2X_ERR("     run indexes (");
857                 for (j = 0; j < HC_SB_MAX_SM; j++)
858                         pr_cont("0x%x%s",
859                                fp->sb_running_index[j],
860                                (j == HC_SB_MAX_SM - 1) ? ")" : " ");
861
862                 BNX2X_ERR("     indexes (");
863                 for (j = 0; j < loop; j++)
864                         pr_cont("0x%x%s",
865                                fp->sb_index_values[j],
866                                (j == loop - 1) ? ")" : " ");
867                 /* fw sb data */
868                 data_size = CHIP_IS_E1x(bp) ?
869                         sizeof(struct hc_status_block_data_e1x) :
870                         sizeof(struct hc_status_block_data_e2);
871                 data_size /= sizeof(u32);
872                 sb_data_p = CHIP_IS_E1x(bp) ?
873                         (u32 *)&sb_data_e1x :
874                         (u32 *)&sb_data_e2;
875                 /* copy sb data in here */
876                 for (j = 0; j < data_size; j++)
877                         *(sb_data_p + j) = REG_RD(bp, BAR_CSTRORM_INTMEM +
878                                 CSTORM_STATUS_BLOCK_DATA_OFFSET(fp->fw_sb_id) +
879                                 j * sizeof(u32));
880
881                 if (!CHIP_IS_E1x(bp)) {
882                         pr_cont("pf_id(0x%x)  vf_id(0x%x)  vf_valid(0x%x) "
883                                 "vnic_id(0x%x)  same_igu_sb_1b(0x%x) "
884                                 "state(0x%x)\n",
885                                 sb_data_e2.common.p_func.pf_id,
886                                 sb_data_e2.common.p_func.vf_id,
887                                 sb_data_e2.common.p_func.vf_valid,
888                                 sb_data_e2.common.p_func.vnic_id,
889                                 sb_data_e2.common.same_igu_sb_1b,
890                                 sb_data_e2.common.state);
891                 } else {
892                         pr_cont("pf_id(0x%x)  vf_id(0x%x)  vf_valid(0x%x) "
893                                 "vnic_id(0x%x)  same_igu_sb_1b(0x%x) "
894                                 "state(0x%x)\n",
895                                 sb_data_e1x.common.p_func.pf_id,
896                                 sb_data_e1x.common.p_func.vf_id,
897                                 sb_data_e1x.common.p_func.vf_valid,
898                                 sb_data_e1x.common.p_func.vnic_id,
899                                 sb_data_e1x.common.same_igu_sb_1b,
900                                 sb_data_e1x.common.state);
901                 }
902
903                 /* SB_SMs data */
904                 for (j = 0; j < HC_SB_MAX_SM; j++) {
905                         pr_cont("SM[%d] __flags (0x%x) "
906                                "igu_sb_id (0x%x)  igu_seg_id(0x%x) "
907                                "time_to_expire (0x%x) "
908                                "timer_value(0x%x)\n", j,
909                                hc_sm_p[j].__flags,
910                                hc_sm_p[j].igu_sb_id,
911                                hc_sm_p[j].igu_seg_id,
912                                hc_sm_p[j].time_to_expire,
913                                hc_sm_p[j].timer_value);
914                 }
915
916                 /* Indecies data */
917                 for (j = 0; j < loop; j++) {
918                         pr_cont("INDEX[%d] flags (0x%x) "
919                                          "timeout (0x%x)\n", j,
920                                hc_index_p[j].flags,
921                                hc_index_p[j].timeout);
922                 }
923         }
924
925 #ifdef BNX2X_STOP_ON_ERROR
926         /* Rings */
927         /* Rx */
928         for_each_rx_queue(bp, i) {
929                 struct bnx2x_fastpath *fp = &bp->fp[i];
930
931                 start = RX_BD(le16_to_cpu(*fp->rx_cons_sb) - 10);
932                 end = RX_BD(le16_to_cpu(*fp->rx_cons_sb) + 503);
933                 for (j = start; j != end; j = RX_BD(j + 1)) {
934                         u32 *rx_bd = (u32 *)&fp->rx_desc_ring[j];
935                         struct sw_rx_bd *sw_bd = &fp->rx_buf_ring[j];
936
937                         BNX2X_ERR("fp%d: rx_bd[%x]=[%x:%x]  sw_bd=[%p]\n",
938                                   i, j, rx_bd[1], rx_bd[0], sw_bd->skb);
939                 }
940
941                 start = RX_SGE(fp->rx_sge_prod);
942                 end = RX_SGE(fp->last_max_sge);
943                 for (j = start; j != end; j = RX_SGE(j + 1)) {
944                         u32 *rx_sge = (u32 *)&fp->rx_sge_ring[j];
945                         struct sw_rx_page *sw_page = &fp->rx_page_ring[j];
946
947                         BNX2X_ERR("fp%d: rx_sge[%x]=[%x:%x]  sw_page=[%p]\n",
948                                   i, j, rx_sge[1], rx_sge[0], sw_page->page);
949                 }
950
951                 start = RCQ_BD(fp->rx_comp_cons - 10);
952                 end = RCQ_BD(fp->rx_comp_cons + 503);
953                 for (j = start; j != end; j = RCQ_BD(j + 1)) {
954                         u32 *cqe = (u32 *)&fp->rx_comp_ring[j];
955
956                         BNX2X_ERR("fp%d: cqe[%x]=[%x:%x:%x:%x]\n",
957                                   i, j, cqe[0], cqe[1], cqe[2], cqe[3]);
958                 }
959         }
960
961         /* Tx */
962         for_each_tx_queue(bp, i) {
963                 struct bnx2x_fastpath *fp = &bp->fp[i];
964
965                 start = TX_BD(le16_to_cpu(*fp->tx_cons_sb) - 10);
966                 end = TX_BD(le16_to_cpu(*fp->tx_cons_sb) + 245);
967                 for (j = start; j != end; j = TX_BD(j + 1)) {
968                         struct sw_tx_bd *sw_bd = &fp->tx_buf_ring[j];
969
970                         BNX2X_ERR("fp%d: packet[%x]=[%p,%x]\n",
971                                   i, j, sw_bd->skb, sw_bd->first_bd);
972                 }
973
974                 start = TX_BD(fp->tx_bd_cons - 10);
975                 end = TX_BD(fp->tx_bd_cons + 254);
976                 for (j = start; j != end; j = TX_BD(j + 1)) {
977                         u32 *tx_bd = (u32 *)&fp->tx_desc_ring[j];
978
979                         BNX2X_ERR("fp%d: tx_bd[%x]=[%x:%x:%x:%x]\n",
980                                   i, j, tx_bd[0], tx_bd[1], tx_bd[2], tx_bd[3]);
981                 }
982         }
983 #endif
984         bnx2x_fw_dump(bp);
985         bnx2x_mc_assert(bp);
986         BNX2X_ERR("end crash dump -----------------\n");
987 }
988
989 /*
990  * FLR Support for E2
991  *
992  * bnx2x_pf_flr_clnup() is called during nic_load in the per function HW
993  * initialization.
994  */
995 #define FLR_WAIT_USEC           10000   /* 10 miliseconds */
996 #define FLR_WAIT_INTERAVAL      50      /* usec */
997 #define FLR_POLL_CNT            (FLR_WAIT_USEC/FLR_WAIT_INTERAVAL) /* 200 */
998
999 struct pbf_pN_buf_regs {
1000         int pN;
1001         u32 init_crd;
1002         u32 crd;
1003         u32 crd_freed;
1004 };
1005
1006 struct pbf_pN_cmd_regs {
1007         int pN;
1008         u32 lines_occup;
1009         u32 lines_freed;
1010 };
1011
1012 static void bnx2x_pbf_pN_buf_flushed(struct bnx2x *bp,
1013                                      struct pbf_pN_buf_regs *regs,
1014                                      u32 poll_count)
1015 {
1016         u32 init_crd, crd, crd_start, crd_freed, crd_freed_start;
1017         u32 cur_cnt = poll_count;
1018
1019         crd_freed = crd_freed_start = REG_RD(bp, regs->crd_freed);
1020         crd = crd_start = REG_RD(bp, regs->crd);
1021         init_crd = REG_RD(bp, regs->init_crd);
1022
1023         DP(BNX2X_MSG_SP, "INIT CREDIT[%d] : %x\n", regs->pN, init_crd);
1024         DP(BNX2X_MSG_SP, "CREDIT[%d]      : s:%x\n", regs->pN, crd);
1025         DP(BNX2X_MSG_SP, "CREDIT_FREED[%d]: s:%x\n", regs->pN, crd_freed);
1026
1027         while ((crd != init_crd) && ((u32)SUB_S32(crd_freed, crd_freed_start) <
1028                (init_crd - crd_start))) {
1029                 if (cur_cnt--) {
1030                         udelay(FLR_WAIT_INTERAVAL);
1031                         crd = REG_RD(bp, regs->crd);
1032                         crd_freed = REG_RD(bp, regs->crd_freed);
1033                 } else {
1034                         DP(BNX2X_MSG_SP, "PBF tx buffer[%d] timed out\n",
1035                            regs->pN);
1036                         DP(BNX2X_MSG_SP, "CREDIT[%d]      : c:%x\n",
1037                            regs->pN, crd);
1038                         DP(BNX2X_MSG_SP, "CREDIT_FREED[%d]: c:%x\n",
1039                            regs->pN, crd_freed);
1040                         break;
1041                 }
1042         }
1043         DP(BNX2X_MSG_SP, "Waited %d*%d usec for PBF tx buffer[%d]\n",
1044            poll_count-cur_cnt, FLR_WAIT_INTERAVAL, regs->pN);
1045 }
1046
1047 static void bnx2x_pbf_pN_cmd_flushed(struct bnx2x *bp,
1048                                      struct pbf_pN_cmd_regs *regs,
1049                                      u32 poll_count)
1050 {
1051         u32 occup, to_free, freed, freed_start;
1052         u32 cur_cnt = poll_count;
1053
1054         occup = to_free = REG_RD(bp, regs->lines_occup);
1055         freed = freed_start = REG_RD(bp, regs->lines_freed);
1056
1057         DP(BNX2X_MSG_SP, "OCCUPANCY[%d]   : s:%x\n", regs->pN, occup);
1058         DP(BNX2X_MSG_SP, "LINES_FREED[%d] : s:%x\n", regs->pN, freed);
1059
1060         while (occup && ((u32)SUB_S32(freed, freed_start) < to_free)) {
1061                 if (cur_cnt--) {
1062                         udelay(FLR_WAIT_INTERAVAL);
1063                         occup = REG_RD(bp, regs->lines_occup);
1064                         freed = REG_RD(bp, regs->lines_freed);
1065                 } else {
1066                         DP(BNX2X_MSG_SP, "PBF cmd queue[%d] timed out\n",
1067                            regs->pN);
1068                         DP(BNX2X_MSG_SP, "OCCUPANCY[%d]   : s:%x\n",
1069                            regs->pN, occup);
1070                         DP(BNX2X_MSG_SP, "LINES_FREED[%d] : s:%x\n",
1071                            regs->pN, freed);
1072                         break;
1073                 }
1074         }
1075         DP(BNX2X_MSG_SP, "Waited %d*%d usec for PBF cmd queue[%d]\n",
1076            poll_count-cur_cnt, FLR_WAIT_INTERAVAL, regs->pN);
1077 }
1078
1079 static inline u32 bnx2x_flr_clnup_reg_poll(struct bnx2x *bp, u32 reg,
1080                                      u32 expected, u32 poll_count)
1081 {
1082         u32 cur_cnt = poll_count;
1083         u32 val;
1084
1085         while ((val = REG_RD(bp, reg)) != expected && cur_cnt--)
1086                 udelay(FLR_WAIT_INTERAVAL);
1087
1088         return val;
1089 }
1090
1091 static inline int bnx2x_flr_clnup_poll_hw_counter(struct bnx2x *bp, u32 reg,
1092                                                   char *msg, u32 poll_cnt)
1093 {
1094         u32 val = bnx2x_flr_clnup_reg_poll(bp, reg, 0, poll_cnt);
1095         if (val != 0) {
1096                 BNX2X_ERR("%s usage count=%d\n", msg, val);
1097                 return 1;
1098         }
1099         return 0;
1100 }
1101
1102 static u32 bnx2x_flr_clnup_poll_count(struct bnx2x *bp)
1103 {
1104         /* adjust polling timeout */
1105         if (CHIP_REV_IS_EMUL(bp))
1106                 return FLR_POLL_CNT * 2000;
1107
1108         if (CHIP_REV_IS_FPGA(bp))
1109                 return FLR_POLL_CNT * 120;
1110
1111         return FLR_POLL_CNT;
1112 }
1113
1114 static void bnx2x_tx_hw_flushed(struct bnx2x *bp, u32 poll_count)
1115 {
1116         struct pbf_pN_cmd_regs cmd_regs[] = {
1117                 {0, (CHIP_IS_E3B0(bp)) ?
1118                         PBF_REG_TQ_OCCUPANCY_Q0 :
1119                         PBF_REG_P0_TQ_OCCUPANCY,
1120                     (CHIP_IS_E3B0(bp)) ?
1121                         PBF_REG_TQ_LINES_FREED_CNT_Q0 :
1122                         PBF_REG_P0_TQ_LINES_FREED_CNT},
1123                 {1, (CHIP_IS_E3B0(bp)) ?
1124                         PBF_REG_TQ_OCCUPANCY_Q1 :
1125                         PBF_REG_P1_TQ_OCCUPANCY,
1126                     (CHIP_IS_E3B0(bp)) ?
1127                         PBF_REG_TQ_LINES_FREED_CNT_Q1 :
1128                         PBF_REG_P1_TQ_LINES_FREED_CNT},
1129                 {4, (CHIP_IS_E3B0(bp)) ?
1130                         PBF_REG_TQ_OCCUPANCY_LB_Q :
1131                         PBF_REG_P4_TQ_OCCUPANCY,
1132                     (CHIP_IS_E3B0(bp)) ?
1133                         PBF_REG_TQ_LINES_FREED_CNT_LB_Q :
1134                         PBF_REG_P4_TQ_LINES_FREED_CNT}
1135         };
1136
1137         struct pbf_pN_buf_regs buf_regs[] = {
1138                 {0, (CHIP_IS_E3B0(bp)) ?
1139                         PBF_REG_INIT_CRD_Q0 :
1140                         PBF_REG_P0_INIT_CRD ,
1141                     (CHIP_IS_E3B0(bp)) ?
1142                         PBF_REG_CREDIT_Q0 :
1143                         PBF_REG_P0_CREDIT,
1144                     (CHIP_IS_E3B0(bp)) ?
1145                         PBF_REG_INTERNAL_CRD_FREED_CNT_Q0 :
1146                         PBF_REG_P0_INTERNAL_CRD_FREED_CNT},
1147                 {1, (CHIP_IS_E3B0(bp)) ?
1148                         PBF_REG_INIT_CRD_Q1 :
1149                         PBF_REG_P1_INIT_CRD,
1150                     (CHIP_IS_E3B0(bp)) ?
1151                         PBF_REG_CREDIT_Q1 :
1152                         PBF_REG_P1_CREDIT,
1153                     (CHIP_IS_E3B0(bp)) ?
1154                         PBF_REG_INTERNAL_CRD_FREED_CNT_Q1 :
1155                         PBF_REG_P1_INTERNAL_CRD_FREED_CNT},
1156                 {4, (CHIP_IS_E3B0(bp)) ?
1157                         PBF_REG_INIT_CRD_LB_Q :
1158                         PBF_REG_P4_INIT_CRD,
1159                     (CHIP_IS_E3B0(bp)) ?
1160                         PBF_REG_CREDIT_LB_Q :
1161                         PBF_REG_P4_CREDIT,
1162                     (CHIP_IS_E3B0(bp)) ?
1163                         PBF_REG_INTERNAL_CRD_FREED_CNT_LB_Q :
1164                         PBF_REG_P4_INTERNAL_CRD_FREED_CNT},
1165         };
1166
1167         int i;
1168
1169         /* Verify the command queues are flushed P0, P1, P4 */
1170         for (i = 0; i < ARRAY_SIZE(cmd_regs); i++)
1171                 bnx2x_pbf_pN_cmd_flushed(bp, &cmd_regs[i], poll_count);
1172
1173
1174         /* Verify the transmission buffers are flushed P0, P1, P4 */
1175         for (i = 0; i < ARRAY_SIZE(buf_regs); i++)
1176                 bnx2x_pbf_pN_buf_flushed(bp, &buf_regs[i], poll_count);
1177 }
1178
1179 #define OP_GEN_PARAM(param) \
1180         (((param) << SDM_OP_GEN_COMP_PARAM_SHIFT) & SDM_OP_GEN_COMP_PARAM)
1181
1182 #define OP_GEN_TYPE(type) \
1183         (((type) << SDM_OP_GEN_COMP_TYPE_SHIFT) & SDM_OP_GEN_COMP_TYPE)
1184
1185 #define OP_GEN_AGG_VECT(index) \
1186         (((index) << SDM_OP_GEN_AGG_VECT_IDX_SHIFT) & SDM_OP_GEN_AGG_VECT_IDX)
1187
1188
1189 static inline int bnx2x_send_final_clnup(struct bnx2x *bp, u8 clnup_func,
1190                                          u32 poll_cnt)
1191 {
1192         struct sdm_op_gen op_gen = {0};
1193
1194         u32 comp_addr = BAR_CSTRORM_INTMEM +
1195                         CSTORM_FINAL_CLEANUP_COMPLETE_OFFSET(clnup_func);
1196         int ret = 0;
1197
1198         if (REG_RD(bp, comp_addr)) {
1199                 BNX2X_ERR("Cleanup complete is not 0\n");
1200                 return 1;
1201         }
1202
1203         op_gen.command |= OP_GEN_PARAM(XSTORM_AGG_INT_FINAL_CLEANUP_INDEX);
1204         op_gen.command |= OP_GEN_TYPE(XSTORM_AGG_INT_FINAL_CLEANUP_COMP_TYPE);
1205         op_gen.command |= OP_GEN_AGG_VECT(clnup_func);
1206         op_gen.command |= 1 << SDM_OP_GEN_AGG_VECT_IDX_VALID_SHIFT;
1207
1208         DP(BNX2X_MSG_SP, "FW Final cleanup\n");
1209         REG_WR(bp, XSDM_REG_OPERATION_GEN, op_gen.command);
1210
1211         if (bnx2x_flr_clnup_reg_poll(bp, comp_addr, 1, poll_cnt) != 1) {
1212                 BNX2X_ERR("FW final cleanup did not succeed\n");
1213                 ret = 1;
1214         }
1215         /* Zero completion for nxt FLR */
1216         REG_WR(bp, comp_addr, 0);
1217
1218         return ret;
1219 }
1220
1221 static inline u8 bnx2x_is_pcie_pending(struct pci_dev *dev)
1222 {
1223         int pos;
1224         u16 status;
1225
1226         pos = pci_pcie_cap(dev);
1227         if (!pos)
1228                 return false;
1229
1230         pci_read_config_word(dev, pos + PCI_EXP_DEVSTA, &status);
1231         return status & PCI_EXP_DEVSTA_TRPND;
1232 }
1233
1234 /* PF FLR specific routines
1235 */
1236 static int bnx2x_poll_hw_usage_counters(struct bnx2x *bp, u32 poll_cnt)
1237 {
1238
1239         /* wait for CFC PF usage-counter to zero (includes all the VFs) */
1240         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1241                         CFC_REG_NUM_LCIDS_INSIDE_PF,
1242                         "CFC PF usage counter timed out",
1243                         poll_cnt))
1244                 return 1;
1245
1246
1247         /* Wait for DQ PF usage-counter to zero (until DQ cleanup) */
1248         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1249                         DORQ_REG_PF_USAGE_CNT,
1250                         "DQ PF usage counter timed out",
1251                         poll_cnt))
1252                 return 1;
1253
1254         /* Wait for QM PF usage-counter to zero (until DQ cleanup) */
1255         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1256                         QM_REG_PF_USG_CNT_0 + 4*BP_FUNC(bp),
1257                         "QM PF usage counter timed out",
1258                         poll_cnt))
1259                 return 1;
1260
1261         /* Wait for Timer PF usage-counters to zero (until DQ cleanup) */
1262         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1263                         TM_REG_LIN0_VNIC_UC + 4*BP_PORT(bp),
1264                         "Timers VNIC usage counter timed out",
1265                         poll_cnt))
1266                 return 1;
1267         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1268                         TM_REG_LIN0_NUM_SCANS + 4*BP_PORT(bp),
1269                         "Timers NUM_SCANS usage counter timed out",
1270                         poll_cnt))
1271                 return 1;
1272
1273         /* Wait DMAE PF usage counter to zero */
1274         if (bnx2x_flr_clnup_poll_hw_counter(bp,
1275                         dmae_reg_go_c[INIT_DMAE_C(bp)],
1276                         "DMAE dommand register timed out",
1277                         poll_cnt))
1278                 return 1;
1279
1280         return 0;
1281 }
1282
1283 static void bnx2x_hw_enable_status(struct bnx2x *bp)
1284 {
1285         u32 val;
1286
1287         val = REG_RD(bp, CFC_REG_WEAK_ENABLE_PF);
1288         DP(BNX2X_MSG_SP, "CFC_REG_WEAK_ENABLE_PF is 0x%x\n", val);
1289
1290         val = REG_RD(bp, PBF_REG_DISABLE_PF);
1291         DP(BNX2X_MSG_SP, "PBF_REG_DISABLE_PF is 0x%x\n", val);
1292
1293         val = REG_RD(bp, IGU_REG_PCI_PF_MSI_EN);
1294         DP(BNX2X_MSG_SP, "IGU_REG_PCI_PF_MSI_EN is 0x%x\n", val);
1295
1296         val = REG_RD(bp, IGU_REG_PCI_PF_MSIX_EN);
1297         DP(BNX2X_MSG_SP, "IGU_REG_PCI_PF_MSIX_EN is 0x%x\n", val);
1298
1299         val = REG_RD(bp, IGU_REG_PCI_PF_MSIX_FUNC_MASK);
1300         DP(BNX2X_MSG_SP, "IGU_REG_PCI_PF_MSIX_FUNC_MASK is 0x%x\n", val);
1301
1302         val = REG_RD(bp, PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR);
1303         DP(BNX2X_MSG_SP, "PGLUE_B_REG_SHADOW_BME_PF_7_0_CLR is 0x%x\n", val);
1304
1305         val = REG_RD(bp, PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR);
1306         DP(BNX2X_MSG_SP, "PGLUE_B_REG_FLR_REQUEST_PF_7_0_CLR is 0x%x\n", val);
1307
1308         val = REG_RD(bp, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER);
1309         DP(BNX2X_MSG_SP, "PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER is 0x%x\n",
1310            val);
1311 }
1312
1313 static int bnx2x_pf_flr_clnup(struct bnx2x *bp)
1314 {
1315         u32 poll_cnt = bnx2x_flr_clnup_poll_count(bp);
1316
1317         DP(BNX2X_MSG_SP, "Cleanup after FLR PF[%d]\n", BP_ABS_FUNC(bp));
1318
1319         /* Re-enable PF target read access */
1320         REG_WR(bp, PGLUE_B_REG_INTERNAL_PFID_ENABLE_TARGET_READ, 1);
1321
1322         /* Poll HW usage counters */
1323         if (bnx2x_poll_hw_usage_counters(bp, poll_cnt))
1324                 return -EBUSY;
1325
1326         /* Zero the igu 'trailing edge' and 'leading edge' */
1327
1328         /* Send the FW cleanup command */
1329         if (bnx2x_send_final_clnup(bp, (u8)BP_FUNC(bp), poll_cnt))
1330                 return -EBUSY;
1331
1332         /* ATC cleanup */
1333
1334         /* Verify TX hw is flushed */
1335         bnx2x_tx_hw_flushed(bp, poll_cnt);
1336
1337         /* Wait 100ms (not adjusted according to platform) */
1338         msleep(100);
1339
1340         /* Verify no pending pci transactions */
1341         if (bnx2x_is_pcie_pending(bp->pdev))
1342                 BNX2X_ERR("PCIE Transactions still pending\n");
1343
1344         /* Debug */
1345         bnx2x_hw_enable_status(bp);
1346
1347         /*
1348          * Master enable - Due to WB DMAE writes performed before this
1349          * register is re-initialized as part of the regular function init
1350          */
1351         REG_WR(bp, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 1);
1352
1353         return 0;
1354 }
1355
1356 static void bnx2x_hc_int_enable(struct bnx2x *bp)
1357 {
1358         int port = BP_PORT(bp);
1359         u32 addr = port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
1360         u32 val = REG_RD(bp, addr);
1361         int msix = (bp->flags & USING_MSIX_FLAG) ? 1 : 0;
1362         int msi = (bp->flags & USING_MSI_FLAG) ? 1 : 0;
1363
1364         if (msix) {
1365                 val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1366                          HC_CONFIG_0_REG_INT_LINE_EN_0);
1367                 val |= (HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
1368                         HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1369         } else if (msi) {
1370                 val &= ~HC_CONFIG_0_REG_INT_LINE_EN_0;
1371                 val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1372                         HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
1373                         HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1374         } else {
1375                 val |= (HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1376                         HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
1377                         HC_CONFIG_0_REG_INT_LINE_EN_0 |
1378                         HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1379
1380                 if (!CHIP_IS_E1(bp)) {
1381                         DP(NETIF_MSG_INTR, "write %x to HC %d (addr 0x%x)\n",
1382                            val, port, addr);
1383
1384                         REG_WR(bp, addr, val);
1385
1386                         val &= ~HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0;
1387                 }
1388         }
1389
1390         if (CHIP_IS_E1(bp))
1391                 REG_WR(bp, HC_REG_INT_MASK + port*4, 0x1FFFF);
1392
1393         DP(NETIF_MSG_INTR, "write %x to HC %d (addr 0x%x)  mode %s\n",
1394            val, port, addr, (msix ? "MSI-X" : (msi ? "MSI" : "INTx")));
1395
1396         REG_WR(bp, addr, val);
1397         /*
1398          * Ensure that HC_CONFIG is written before leading/trailing edge config
1399          */
1400         mmiowb();
1401         barrier();
1402
1403         if (!CHIP_IS_E1(bp)) {
1404                 /* init leading/trailing edge */
1405                 if (IS_MF(bp)) {
1406                         val = (0xee0f | (1 << (BP_E1HVN(bp) + 4)));
1407                         if (bp->port.pmf)
1408                                 /* enable nig and gpio3 attention */
1409                                 val |= 0x1100;
1410                 } else
1411                         val = 0xffff;
1412
1413                 REG_WR(bp, HC_REG_TRAILING_EDGE_0 + port*8, val);
1414                 REG_WR(bp, HC_REG_LEADING_EDGE_0 + port*8, val);
1415         }
1416
1417         /* Make sure that interrupts are indeed enabled from here on */
1418         mmiowb();
1419 }
1420
1421 static void bnx2x_igu_int_enable(struct bnx2x *bp)
1422 {
1423         u32 val;
1424         int msix = (bp->flags & USING_MSIX_FLAG) ? 1 : 0;
1425         int msi = (bp->flags & USING_MSI_FLAG) ? 1 : 0;
1426
1427         val = REG_RD(bp, IGU_REG_PF_CONFIGURATION);
1428
1429         if (msix) {
1430                 val &= ~(IGU_PF_CONF_INT_LINE_EN |
1431                          IGU_PF_CONF_SINGLE_ISR_EN);
1432                 val |= (IGU_PF_CONF_FUNC_EN |
1433                         IGU_PF_CONF_MSI_MSIX_EN |
1434                         IGU_PF_CONF_ATTN_BIT_EN);
1435         } else if (msi) {
1436                 val &= ~IGU_PF_CONF_INT_LINE_EN;
1437                 val |= (IGU_PF_CONF_FUNC_EN |
1438                         IGU_PF_CONF_MSI_MSIX_EN |
1439                         IGU_PF_CONF_ATTN_BIT_EN |
1440                         IGU_PF_CONF_SINGLE_ISR_EN);
1441         } else {
1442                 val &= ~IGU_PF_CONF_MSI_MSIX_EN;
1443                 val |= (IGU_PF_CONF_FUNC_EN |
1444                         IGU_PF_CONF_INT_LINE_EN |
1445                         IGU_PF_CONF_ATTN_BIT_EN |
1446                         IGU_PF_CONF_SINGLE_ISR_EN);
1447         }
1448
1449         DP(NETIF_MSG_INTR, "write 0x%x to IGU  mode %s\n",
1450            val, (msix ? "MSI-X" : (msi ? "MSI" : "INTx")));
1451
1452         REG_WR(bp, IGU_REG_PF_CONFIGURATION, val);
1453
1454         barrier();
1455
1456         /* init leading/trailing edge */
1457         if (IS_MF(bp)) {
1458                 val = (0xee0f | (1 << (BP_E1HVN(bp) + 4)));
1459                 if (bp->port.pmf)
1460                         /* enable nig and gpio3 attention */
1461                         val |= 0x1100;
1462         } else
1463                 val = 0xffff;
1464
1465         REG_WR(bp, IGU_REG_TRAILING_EDGE_LATCH, val);
1466         REG_WR(bp, IGU_REG_LEADING_EDGE_LATCH, val);
1467
1468         /* Make sure that interrupts are indeed enabled from here on */
1469         mmiowb();
1470 }
1471
1472 void bnx2x_int_enable(struct bnx2x *bp)
1473 {
1474         if (bp->common.int_block == INT_BLOCK_HC)
1475                 bnx2x_hc_int_enable(bp);
1476         else
1477                 bnx2x_igu_int_enable(bp);
1478 }
1479
1480 static void bnx2x_hc_int_disable(struct bnx2x *bp)
1481 {
1482         int port = BP_PORT(bp);
1483         u32 addr = port ? HC_REG_CONFIG_1 : HC_REG_CONFIG_0;
1484         u32 val = REG_RD(bp, addr);
1485
1486         /*
1487          * in E1 we must use only PCI configuration space to disable
1488          * MSI/MSIX capablility
1489          * It's forbitten to disable IGU_PF_CONF_MSI_MSIX_EN in HC block
1490          */
1491         if (CHIP_IS_E1(bp)) {
1492                 /*  Since IGU_PF_CONF_MSI_MSIX_EN still always on
1493                  *  Use mask register to prevent from HC sending interrupts
1494                  *  after we exit the function
1495                  */
1496                 REG_WR(bp, HC_REG_INT_MASK + port*4, 0);
1497
1498                 val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1499                          HC_CONFIG_0_REG_INT_LINE_EN_0 |
1500                          HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1501         } else
1502                 val &= ~(HC_CONFIG_0_REG_SINGLE_ISR_EN_0 |
1503                          HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0 |
1504                          HC_CONFIG_0_REG_INT_LINE_EN_0 |
1505                          HC_CONFIG_0_REG_ATTN_BIT_EN_0);
1506
1507         DP(NETIF_MSG_INTR, "write %x to HC %d (addr 0x%x)\n",
1508            val, port, addr);
1509
1510         /* flush all outstanding writes */
1511         mmiowb();
1512
1513         REG_WR(bp, addr, val);
1514         if (REG_RD(bp, addr) != val)
1515                 BNX2X_ERR("BUG! proper val not read from IGU!\n");
1516 }
1517
1518 static void bnx2x_igu_int_disable(struct bnx2x *bp)
1519 {
1520         u32 val = REG_RD(bp, IGU_REG_PF_CONFIGURATION);
1521
1522         val &= ~(IGU_PF_CONF_MSI_MSIX_EN |
1523                  IGU_PF_CONF_INT_LINE_EN |
1524                  IGU_PF_CONF_ATTN_BIT_EN);
1525
1526         DP(NETIF_MSG_INTR, "write %x to IGU\n", val);
1527
1528         /* flush all outstanding writes */
1529         mmiowb();
1530
1531         REG_WR(bp, IGU_REG_PF_CONFIGURATION, val);
1532         if (REG_RD(bp, IGU_REG_PF_CONFIGURATION) != val)
1533                 BNX2X_ERR("BUG! proper val not read from IGU!\n");
1534 }
1535
1536 static void bnx2x_int_disable(struct bnx2x *bp)
1537 {
1538         if (bp->common.int_block == INT_BLOCK_HC)
1539                 bnx2x_hc_int_disable(bp);
1540         else
1541                 bnx2x_igu_int_disable(bp);
1542 }
1543
1544 void bnx2x_int_disable_sync(struct bnx2x *bp, int disable_hw)
1545 {
1546         int msix = (bp->flags & USING_MSIX_FLAG) ? 1 : 0;
1547         int i, offset;
1548
1549         if (disable_hw)
1550                 /* prevent the HW from sending interrupts */
1551                 bnx2x_int_disable(bp);
1552
1553         /* make sure all ISRs are done */
1554         if (msix) {
1555                 synchronize_irq(bp->msix_table[0].vector);
1556                 offset = 1;
1557 #ifdef BCM_CNIC
1558                 offset++;
1559 #endif
1560                 for_each_eth_queue(bp, i)
1561                         synchronize_irq(bp->msix_table[offset++].vector);
1562         } else
1563                 synchronize_irq(bp->pdev->irq);
1564
1565         /* make sure sp_task is not running */
1566         cancel_delayed_work(&bp->sp_task);
1567         cancel_delayed_work(&bp->period_task);
1568         flush_workqueue(bnx2x_wq);
1569 }
1570
1571 /* fast path */
1572
1573 /*
1574  * General service functions
1575  */
1576
1577 /* Return true if succeeded to acquire the lock */
1578 static bool bnx2x_trylock_hw_lock(struct bnx2x *bp, u32 resource)
1579 {
1580         u32 lock_status;
1581         u32 resource_bit = (1 << resource);
1582         int func = BP_FUNC(bp);
1583         u32 hw_lock_control_reg;
1584
1585         DP(NETIF_MSG_HW, "Trying to take a lock on resource %d\n", resource);
1586
1587         /* Validating that the resource is within range */
1588         if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1589                 DP(NETIF_MSG_HW,
1590                    "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
1591                    resource, HW_LOCK_MAX_RESOURCE_VALUE);
1592                 return false;
1593         }
1594
1595         if (func <= 5)
1596                 hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
1597         else
1598                 hw_lock_control_reg =
1599                                 (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
1600
1601         /* Try to acquire the lock */
1602         REG_WR(bp, hw_lock_control_reg + 4, resource_bit);
1603         lock_status = REG_RD(bp, hw_lock_control_reg);
1604         if (lock_status & resource_bit)
1605                 return true;
1606
1607         DP(NETIF_MSG_HW, "Failed to get a lock on resource %d\n", resource);
1608         return false;
1609 }
1610
1611 /**
1612  * bnx2x_get_leader_lock_resource - get the recovery leader resource id
1613  *
1614  * @bp: driver handle
1615  *
1616  * Returns the recovery leader resource id according to the engine this function
1617  * belongs to. Currently only only 2 engines is supported.
1618  */
1619 static inline int bnx2x_get_leader_lock_resource(struct bnx2x *bp)
1620 {
1621         if (BP_PATH(bp))
1622                 return HW_LOCK_RESOURCE_RECOVERY_LEADER_1;
1623         else
1624                 return HW_LOCK_RESOURCE_RECOVERY_LEADER_0;
1625 }
1626
1627 /**
1628  * bnx2x_trylock_leader_lock- try to aquire a leader lock.
1629  *
1630  * @bp: driver handle
1631  *
1632  * Tries to aquire a leader lock for cuurent engine.
1633  */
1634 static inline bool bnx2x_trylock_leader_lock(struct bnx2x *bp)
1635 {
1636         return bnx2x_trylock_hw_lock(bp, bnx2x_get_leader_lock_resource(bp));
1637 }
1638
1639 #ifdef BCM_CNIC
1640 static void bnx2x_cnic_cfc_comp(struct bnx2x *bp, int cid, u8 err);
1641 #endif
1642
1643 void bnx2x_sp_event(struct bnx2x_fastpath *fp, union eth_rx_cqe *rr_cqe)
1644 {
1645         struct bnx2x *bp = fp->bp;
1646         int cid = SW_CID(rr_cqe->ramrod_cqe.conn_and_cmd_data);
1647         int command = CQE_CMD(rr_cqe->ramrod_cqe.conn_and_cmd_data);
1648         enum bnx2x_queue_cmd drv_cmd = BNX2X_Q_CMD_MAX;
1649         struct bnx2x_queue_sp_obj *q_obj = &fp->q_obj;
1650
1651         DP(BNX2X_MSG_SP,
1652            "fp %d  cid %d  got ramrod #%d  state is %x  type is %d\n",
1653            fp->index, cid, command, bp->state,
1654            rr_cqe->ramrod_cqe.ramrod_type);
1655
1656         switch (command) {
1657         case (RAMROD_CMD_ID_ETH_CLIENT_UPDATE):
1658                 DP(NETIF_MSG_IFUP, "got UPDATE ramrod. CID %d\n", cid);
1659                 drv_cmd = BNX2X_Q_CMD_UPDATE;
1660                 break;
1661         case (RAMROD_CMD_ID_ETH_CLIENT_SETUP):
1662                 DP(NETIF_MSG_IFUP, "got MULTI[%d] setup ramrod\n", cid);
1663                 drv_cmd = BNX2X_Q_CMD_SETUP;
1664                 break;
1665
1666         case (RAMROD_CMD_ID_ETH_HALT):
1667                 DP(NETIF_MSG_IFDOWN, "got MULTI[%d] halt ramrod\n", cid);
1668                 drv_cmd = BNX2X_Q_CMD_HALT;
1669                 break;
1670
1671         case (RAMROD_CMD_ID_ETH_TERMINATE):
1672                 DP(NETIF_MSG_IFDOWN, "got MULTI[%d] teminate ramrod\n", cid);
1673                 drv_cmd = BNX2X_Q_CMD_TERMINATE;
1674                 break;
1675
1676         case (RAMROD_CMD_ID_ETH_EMPTY):
1677                 DP(NETIF_MSG_IFDOWN, "got MULTI[%d] empty ramrod\n", cid);
1678                 drv_cmd = BNX2X_Q_CMD_EMPTY;
1679                 break;
1680
1681         default:
1682                 BNX2X_ERR("unexpected MC reply (%d) on fp[%d]\n",
1683                           command, fp->index);
1684                 return;
1685         }
1686
1687         if ((drv_cmd != BNX2X_Q_CMD_MAX) &&
1688             q_obj->complete_cmd(bp, q_obj, drv_cmd))
1689                 /* q_obj->complete_cmd() failure means that this was
1690                  * an unexpected completion.
1691                  *
1692                  * In this case we don't want to increase the bp->spq_left
1693                  * because apparently we haven't sent this command the first
1694                  * place.
1695                  */
1696 #ifdef BNX2X_STOP_ON_ERROR
1697                 bnx2x_panic();
1698 #else
1699                 return;
1700 #endif
1701
1702         smp_mb__before_atomic_inc();
1703         atomic_inc(&bp->cq_spq_left);
1704         /* push the change in bp->spq_left and towards the memory */
1705         smp_mb__after_atomic_inc();
1706
1707         return;
1708 }
1709
1710 void bnx2x_update_rx_prod(struct bnx2x *bp, struct bnx2x_fastpath *fp,
1711                         u16 bd_prod, u16 rx_comp_prod, u16 rx_sge_prod)
1712 {
1713         u32 start = BAR_USTRORM_INTMEM + fp->ustorm_rx_prods_offset;
1714
1715         bnx2x_update_rx_prod_gen(bp, fp, bd_prod, rx_comp_prod, rx_sge_prod,
1716                                  start);
1717 }
1718
1719 irqreturn_t bnx2x_interrupt(int irq, void *dev_instance)
1720 {
1721         struct bnx2x *bp = netdev_priv(dev_instance);
1722         u16 status = bnx2x_ack_int(bp);
1723         u16 mask;
1724         int i;
1725
1726         /* Return here if interrupt is shared and it's not for us */
1727         if (unlikely(status == 0)) {
1728                 DP(NETIF_MSG_INTR, "not our interrupt!\n");
1729                 return IRQ_NONE;
1730         }
1731         DP(NETIF_MSG_INTR, "got an interrupt  status 0x%x\n", status);
1732
1733 #ifdef BNX2X_STOP_ON_ERROR
1734         if (unlikely(bp->panic))
1735                 return IRQ_HANDLED;
1736 #endif
1737
1738         for_each_eth_queue(bp, i) {
1739                 struct bnx2x_fastpath *fp = &bp->fp[i];
1740
1741                 mask = 0x2 << (fp->index + CNIC_CONTEXT_USE);
1742                 if (status & mask) {
1743                         /* Handle Rx or Tx according to SB id */
1744                         prefetch(fp->rx_cons_sb);
1745                         prefetch(fp->tx_cons_sb);
1746                         prefetch(&fp->sb_running_index[SM_RX_ID]);
1747                         napi_schedule(&bnx2x_fp(bp, fp->index, napi));
1748                         status &= ~mask;
1749                 }
1750         }
1751
1752 #ifdef BCM_CNIC
1753         mask = 0x2;
1754         if (status & (mask | 0x1)) {
1755                 struct cnic_ops *c_ops = NULL;
1756
1757                 if (likely(bp->state == BNX2X_STATE_OPEN)) {
1758                         rcu_read_lock();
1759                         c_ops = rcu_dereference(bp->cnic_ops);
1760                         if (c_ops)
1761                                 c_ops->cnic_handler(bp->cnic_data, NULL);
1762                         rcu_read_unlock();
1763                 }
1764
1765                 status &= ~mask;
1766         }
1767 #endif
1768
1769         if (unlikely(status & 0x1)) {
1770                 queue_delayed_work(bnx2x_wq, &bp->sp_task, 0);
1771
1772                 status &= ~0x1;
1773                 if (!status)
1774                         return IRQ_HANDLED;
1775         }
1776
1777         if (unlikely(status))
1778                 DP(NETIF_MSG_INTR, "got an unknown interrupt! (status 0x%x)\n",
1779                    status);
1780
1781         return IRQ_HANDLED;
1782 }
1783
1784 /* Link */
1785
1786 /*
1787  * General service functions
1788  */
1789
1790 int bnx2x_acquire_hw_lock(struct bnx2x *bp, u32 resource)
1791 {
1792         u32 lock_status;
1793         u32 resource_bit = (1 << resource);
1794         int func = BP_FUNC(bp);
1795         u32 hw_lock_control_reg;
1796         int cnt;
1797
1798         /* Validating that the resource is within range */
1799         if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1800                 DP(NETIF_MSG_HW,
1801                    "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
1802                    resource, HW_LOCK_MAX_RESOURCE_VALUE);
1803                 return -EINVAL;
1804         }
1805
1806         if (func <= 5) {
1807                 hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
1808         } else {
1809                 hw_lock_control_reg =
1810                                 (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
1811         }
1812
1813         /* Validating that the resource is not already taken */
1814         lock_status = REG_RD(bp, hw_lock_control_reg);
1815         if (lock_status & resource_bit) {
1816                 DP(NETIF_MSG_HW, "lock_status 0x%x  resource_bit 0x%x\n",
1817                    lock_status, resource_bit);
1818                 return -EEXIST;
1819         }
1820
1821         /* Try for 5 second every 5ms */
1822         for (cnt = 0; cnt < 1000; cnt++) {
1823                 /* Try to acquire the lock */
1824                 REG_WR(bp, hw_lock_control_reg + 4, resource_bit);
1825                 lock_status = REG_RD(bp, hw_lock_control_reg);
1826                 if (lock_status & resource_bit)
1827                         return 0;
1828
1829                 msleep(5);
1830         }
1831         DP(NETIF_MSG_HW, "Timeout\n");
1832         return -EAGAIN;
1833 }
1834
1835 int bnx2x_release_leader_lock(struct bnx2x *bp)
1836 {
1837         return bnx2x_release_hw_lock(bp, bnx2x_get_leader_lock_resource(bp));
1838 }
1839
1840 int bnx2x_release_hw_lock(struct bnx2x *bp, u32 resource)
1841 {
1842         u32 lock_status;
1843         u32 resource_bit = (1 << resource);
1844         int func = BP_FUNC(bp);
1845         u32 hw_lock_control_reg;
1846
1847         DP(NETIF_MSG_HW, "Releasing a lock on resource %d\n", resource);
1848
1849         /* Validating that the resource is within range */
1850         if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1851                 DP(NETIF_MSG_HW,
1852                    "resource(0x%x) > HW_LOCK_MAX_RESOURCE_VALUE(0x%x)\n",
1853                    resource, HW_LOCK_MAX_RESOURCE_VALUE);
1854                 return -EINVAL;
1855         }
1856
1857         if (func <= 5) {
1858                 hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + func*8);
1859         } else {
1860                 hw_lock_control_reg =
1861                                 (MISC_REG_DRIVER_CONTROL_7 + (func - 6)*8);
1862         }
1863
1864         /* Validating that the resource is currently taken */
1865         lock_status = REG_RD(bp, hw_lock_control_reg);
1866         if (!(lock_status & resource_bit)) {
1867                 DP(NETIF_MSG_HW, "lock_status 0x%x  resource_bit 0x%x\n",
1868                    lock_status, resource_bit);
1869                 return -EFAULT;
1870         }
1871
1872         REG_WR(bp, hw_lock_control_reg, resource_bit);
1873         return 0;
1874 }
1875
1876
1877 int bnx2x_get_gpio(struct bnx2x *bp, int gpio_num, u8 port)
1878 {
1879         /* The GPIO should be swapped if swap register is set and active */
1880         int gpio_port = (REG_RD(bp, NIG_REG_PORT_SWAP) &&
1881                          REG_RD(bp, NIG_REG_STRAP_OVERRIDE)) ^ port;
1882         int gpio_shift = gpio_num +
1883                         (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0);
1884         u32 gpio_mask = (1 << gpio_shift);
1885         u32 gpio_reg;
1886         int value;
1887
1888         if (gpio_num > MISC_REGISTERS_GPIO_3) {
1889                 BNX2X_ERR("Invalid GPIO %d\n", gpio_num);
1890                 return -EINVAL;
1891         }
1892
1893         /* read GPIO value */
1894         gpio_reg = REG_RD(bp, MISC_REG_GPIO);
1895
1896         /* get the requested pin value */
1897         if ((gpio_reg & gpio_mask) == gpio_mask)
1898                 value = 1;
1899         else
1900                 value = 0;
1901
1902         DP(NETIF_MSG_LINK, "pin %d  value 0x%x\n", gpio_num, value);
1903
1904         return value;
1905 }
1906
1907 int bnx2x_set_gpio(struct bnx2x *bp, int gpio_num, u32 mode, u8 port)
1908 {
1909         /* The GPIO should be swapped if swap register is set and active */
1910         int gpio_port = (REG_RD(bp, NIG_REG_PORT_SWAP) &&
1911                          REG_RD(bp, NIG_REG_STRAP_OVERRIDE)) ^ port;
1912         int gpio_shift = gpio_num +
1913                         (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0);
1914         u32 gpio_mask = (1 << gpio_shift);
1915         u32 gpio_reg;
1916
1917         if (gpio_num > MISC_REGISTERS_GPIO_3) {
1918                 BNX2X_ERR("Invalid GPIO %d\n", gpio_num);
1919                 return -EINVAL;
1920         }
1921
1922         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
1923         /* read GPIO and mask except the float bits */
1924         gpio_reg = (REG_RD(bp, MISC_REG_GPIO) & MISC_REGISTERS_GPIO_FLOAT);
1925
1926         switch (mode) {
1927         case MISC_REGISTERS_GPIO_OUTPUT_LOW:
1928                 DP(NETIF_MSG_LINK, "Set GPIO %d (shift %d) -> output low\n",
1929                    gpio_num, gpio_shift);
1930                 /* clear FLOAT and set CLR */
1931                 gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1932                 gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_CLR_POS);
1933                 break;
1934
1935         case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
1936                 DP(NETIF_MSG_LINK, "Set GPIO %d (shift %d) -> output high\n",
1937                    gpio_num, gpio_shift);
1938                 /* clear FLOAT and set SET */
1939                 gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1940                 gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_SET_POS);
1941                 break;
1942
1943         case MISC_REGISTERS_GPIO_INPUT_HI_Z:
1944                 DP(NETIF_MSG_LINK, "Set GPIO %d (shift %d) -> input\n",
1945                    gpio_num, gpio_shift);
1946                 /* set FLOAT */
1947                 gpio_reg |= (gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1948                 break;
1949
1950         default:
1951                 break;
1952         }
1953
1954         REG_WR(bp, MISC_REG_GPIO, gpio_reg);
1955         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
1956
1957         return 0;
1958 }
1959
1960 int bnx2x_set_mult_gpio(struct bnx2x *bp, u8 pins, u32 mode)
1961 {
1962         u32 gpio_reg = 0;
1963         int rc = 0;
1964
1965         /* Any port swapping should be handled by caller. */
1966
1967         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
1968         /* read GPIO and mask except the float bits */
1969         gpio_reg = REG_RD(bp, MISC_REG_GPIO);
1970         gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_FLOAT_POS);
1971         gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_CLR_POS);
1972         gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_SET_POS);
1973
1974         switch (mode) {
1975         case MISC_REGISTERS_GPIO_OUTPUT_LOW:
1976                 DP(NETIF_MSG_LINK, "Set GPIO 0x%x -> output low\n", pins);
1977                 /* set CLR */
1978                 gpio_reg |= (pins << MISC_REGISTERS_GPIO_CLR_POS);
1979                 break;
1980
1981         case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
1982                 DP(NETIF_MSG_LINK, "Set GPIO 0x%x -> output high\n", pins);
1983                 /* set SET */
1984                 gpio_reg |= (pins << MISC_REGISTERS_GPIO_SET_POS);
1985                 break;
1986
1987         case MISC_REGISTERS_GPIO_INPUT_HI_Z:
1988                 DP(NETIF_MSG_LINK, "Set GPIO 0x%x -> input\n", pins);
1989                 /* set FLOAT */
1990                 gpio_reg |= (pins << MISC_REGISTERS_GPIO_FLOAT_POS);
1991                 break;
1992
1993         default:
1994                 BNX2X_ERR("Invalid GPIO mode assignment %d\n", mode);
1995                 rc = -EINVAL;
1996                 break;
1997         }
1998
1999         if (rc == 0)
2000                 REG_WR(bp, MISC_REG_GPIO, gpio_reg);
2001
2002         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
2003
2004         return rc;
2005 }
2006
2007 int bnx2x_set_gpio_int(struct bnx2x *bp, int gpio_num, u32 mode, u8 port)
2008 {
2009         /* The GPIO should be swapped if swap register is set and active */
2010         int gpio_port = (REG_RD(bp, NIG_REG_PORT_SWAP) &&
2011                          REG_RD(bp, NIG_REG_STRAP_OVERRIDE)) ^ port;
2012         int gpio_shift = gpio_num +
2013                         (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0);
2014         u32 gpio_mask = (1 << gpio_shift);
2015         u32 gpio_reg;
2016
2017         if (gpio_num > MISC_REGISTERS_GPIO_3) {
2018                 BNX2X_ERR("Invalid GPIO %d\n", gpio_num);
2019                 return -EINVAL;
2020         }
2021
2022         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
2023         /* read GPIO int */
2024         gpio_reg = REG_RD(bp, MISC_REG_GPIO_INT);
2025
2026         switch (mode) {
2027         case MISC_REGISTERS_GPIO_INT_OUTPUT_CLR:
2028                 DP(NETIF_MSG_LINK, "Clear GPIO INT %d (shift %d) -> "
2029                                    "output low\n", gpio_num, gpio_shift);
2030                 /* clear SET and set CLR */
2031                 gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2032                 gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2033                 break;
2034
2035         case MISC_REGISTERS_GPIO_INT_OUTPUT_SET:
2036                 DP(NETIF_MSG_LINK, "Set GPIO INT %d (shift %d) -> "
2037                                    "output high\n", gpio_num, gpio_shift);
2038                 /* clear CLR and set SET */
2039                 gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2040                 gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2041                 break;
2042
2043         default:
2044                 break;
2045         }
2046
2047         REG_WR(bp, MISC_REG_GPIO_INT, gpio_reg);
2048         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_GPIO);
2049
2050         return 0;
2051 }
2052
2053 static int bnx2x_set_spio(struct bnx2x *bp, int spio_num, u32 mode)
2054 {
2055         u32 spio_mask = (1 << spio_num);
2056         u32 spio_reg;
2057
2058         if ((spio_num < MISC_REGISTERS_SPIO_4) ||
2059             (spio_num > MISC_REGISTERS_SPIO_7)) {
2060                 BNX2X_ERR("Invalid SPIO %d\n", spio_num);
2061                 return -EINVAL;
2062         }
2063
2064         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_SPIO);
2065         /* read SPIO and mask except the float bits */
2066         spio_reg = (REG_RD(bp, MISC_REG_SPIO) & MISC_REGISTERS_SPIO_FLOAT);
2067
2068         switch (mode) {
2069         case MISC_REGISTERS_SPIO_OUTPUT_LOW:
2070                 DP(NETIF_MSG_LINK, "Set SPIO %d -> output low\n", spio_num);
2071                 /* clear FLOAT and set CLR */
2072                 spio_reg &= ~(spio_mask << MISC_REGISTERS_SPIO_FLOAT_POS);
2073                 spio_reg |=  (spio_mask << MISC_REGISTERS_SPIO_CLR_POS);
2074                 break;
2075
2076         case MISC_REGISTERS_SPIO_OUTPUT_HIGH:
2077                 DP(NETIF_MSG_LINK, "Set SPIO %d -> output high\n", spio_num);
2078                 /* clear FLOAT and set SET */
2079                 spio_reg &= ~(spio_mask << MISC_REGISTERS_SPIO_FLOAT_POS);
2080                 spio_reg |=  (spio_mask << MISC_REGISTERS_SPIO_SET_POS);
2081                 break;
2082
2083         case MISC_REGISTERS_SPIO_INPUT_HI_Z:
2084                 DP(NETIF_MSG_LINK, "Set SPIO %d -> input\n", spio_num);
2085                 /* set FLOAT */
2086                 spio_reg |= (spio_mask << MISC_REGISTERS_SPIO_FLOAT_POS);
2087                 break;
2088
2089         default:
2090                 break;
2091         }
2092
2093         REG_WR(bp, MISC_REG_SPIO, spio_reg);
2094         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_SPIO);
2095
2096         return 0;
2097 }
2098
2099 void bnx2x_calc_fc_adv(struct bnx2x *bp)
2100 {
2101         u8 cfg_idx = bnx2x_get_link_cfg_idx(bp);
2102         switch (bp->link_vars.ieee_fc &
2103                 MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_MASK) {
2104         case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_NONE:
2105                 bp->port.advertising[cfg_idx] &= ~(ADVERTISED_Asym_Pause |
2106                                                    ADVERTISED_Pause);
2107                 break;
2108
2109         case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_BOTH:
2110                 bp->port.advertising[cfg_idx] |= (ADVERTISED_Asym_Pause |
2111                                                   ADVERTISED_Pause);
2112                 break;
2113
2114         case MDIO_COMBO_IEEE0_AUTO_NEG_ADV_PAUSE_ASYMMETRIC:
2115                 bp->port.advertising[cfg_idx] |= ADVERTISED_Asym_Pause;
2116                 break;
2117
2118         default:
2119                 bp->port.advertising[cfg_idx] &= ~(ADVERTISED_Asym_Pause |
2120                                                    ADVERTISED_Pause);
2121                 break;
2122         }
2123 }
2124
2125 u8 bnx2x_initial_phy_init(struct bnx2x *bp, int load_mode)
2126 {
2127         if (!BP_NOMCP(bp)) {
2128                 u8 rc;
2129                 int cfx_idx = bnx2x_get_link_cfg_idx(bp);
2130                 u16 req_line_speed = bp->link_params.req_line_speed[cfx_idx];
2131                 /* Initialize link parameters structure variables */
2132                 /* It is recommended to turn off RX FC for jumbo frames
2133                    for better performance */
2134                 if ((CHIP_IS_E1x(bp)) && (bp->dev->mtu > 5000))
2135                         bp->link_params.req_fc_auto_adv = BNX2X_FLOW_CTRL_TX;
2136                 else
2137                         bp->link_params.req_fc_auto_adv = BNX2X_FLOW_CTRL_BOTH;
2138
2139                 bnx2x_acquire_phy_lock(bp);
2140
2141                 if (load_mode == LOAD_DIAG) {
2142                         bp->link_params.loopback_mode = LOOPBACK_XGXS;
2143                         bp->link_params.req_line_speed[cfx_idx] = SPEED_10000;
2144                 }
2145
2146                 rc = bnx2x_phy_init(&bp->link_params, &bp->link_vars);
2147
2148                 bnx2x_release_phy_lock(bp);
2149
2150                 bnx2x_calc_fc_adv(bp);
2151
2152                 if (CHIP_REV_IS_SLOW(bp) && bp->link_vars.link_up) {
2153                         bnx2x_stats_handle(bp, STATS_EVENT_LINK_UP);
2154                         bnx2x_link_report(bp);
2155                 } else
2156                         queue_delayed_work(bnx2x_wq, &bp->period_task, 0);
2157                 bp->link_params.req_line_speed[cfx_idx] = req_line_speed;
2158                 return rc;
2159         }
2160         BNX2X_ERR("Bootcode is missing - can not initialize link\n");
2161         return -EINVAL;
2162 }
2163
2164 void bnx2x_link_set(struct bnx2x *bp)
2165 {
2166         if (!BP_NOMCP(bp)) {
2167                 bnx2x_acquire_phy_lock(bp);
2168                 bnx2x_link_reset(&bp->link_params, &bp->link_vars, 1);
2169                 bnx2x_phy_init(&bp->link_params, &bp->link_vars);
2170                 bnx2x_release_phy_lock(bp);
2171
2172                 bnx2x_calc_fc_adv(bp);
2173         } else
2174                 BNX2X_ERR("Bootcode is missing - can not set link\n");
2175 }
2176
2177 static void bnx2x__link_reset(struct bnx2x *bp)
2178 {
2179         if (!BP_NOMCP(bp)) {
2180                 bnx2x_acquire_phy_lock(bp);
2181                 bnx2x_link_reset(&bp->link_params, &bp->link_vars, 1);
2182                 bnx2x_release_phy_lock(bp);
2183         } else
2184                 BNX2X_ERR("Bootcode is missing - can not reset link\n");
2185 }
2186
2187 u8 bnx2x_link_test(struct bnx2x *bp, u8 is_serdes)
2188 {
2189         u8 rc = 0;
2190
2191         if (!BP_NOMCP(bp)) {
2192                 bnx2x_acquire_phy_lock(bp);
2193                 rc = bnx2x_test_link(&bp->link_params, &bp->link_vars,
2194                                      is_serdes);
2195                 bnx2x_release_phy_lock(bp);
2196         } else
2197                 BNX2X_ERR("Bootcode is missing - can not test link\n");
2198
2199         return rc;
2200 }
2201
2202 static void bnx2x_init_port_minmax(struct bnx2x *bp)
2203 {
2204         u32 r_param = bp->link_vars.line_speed / 8;
2205         u32 fair_periodic_timeout_usec;
2206         u32 t_fair;
2207
2208         memset(&(bp->cmng.rs_vars), 0,
2209                sizeof(struct rate_shaping_vars_per_port));
2210         memset(&(bp->cmng.fair_vars), 0, sizeof(struct fairness_vars_per_port));
2211
2212         /* 100 usec in SDM ticks = 25 since each tick is 4 usec */
2213         bp->cmng.rs_vars.rs_periodic_timeout = RS_PERIODIC_TIMEOUT_USEC / 4;
2214
2215         /* this is the threshold below which no timer arming will occur
2216            1.25 coefficient is for the threshold to be a little bigger
2217            than the real time, to compensate for timer in-accuracy */
2218         bp->cmng.rs_vars.rs_threshold =
2219                                 (RS_PERIODIC_TIMEOUT_USEC * r_param * 5) / 4;
2220
2221         /* resolution of fairness timer */
2222         fair_periodic_timeout_usec = QM_ARB_BYTES / r_param;
2223         /* for 10G it is 1000usec. for 1G it is 10000usec. */
2224         t_fair = T_FAIR_COEF / bp->link_vars.line_speed;
2225
2226         /* this is the threshold below which we won't arm the timer anymore */
2227         bp->cmng.fair_vars.fair_threshold = QM_ARB_BYTES;
2228
2229         /* we multiply by 1e3/8 to get bytes/msec.
2230            We don't want the credits to pass a credit
2231            of the t_fair*FAIR_MEM (algorithm resolution) */
2232         bp->cmng.fair_vars.upper_bound = r_param * t_fair * FAIR_MEM;
2233         /* since each tick is 4 usec */
2234         bp->cmng.fair_vars.fairness_timeout = fair_periodic_timeout_usec / 4;
2235 }
2236
2237 /* Calculates the sum of vn_min_rates.
2238    It's needed for further normalizing of the min_rates.
2239    Returns:
2240      sum of vn_min_rates.
2241        or
2242      0 - if all the min_rates are 0.
2243      In the later case fainess algorithm should be deactivated.
2244      If not all min_rates are zero then those that are zeroes will be set to 1.
2245  */
2246 static void bnx2x_calc_vn_weight_sum(struct bnx2x *bp)
2247 {
2248         int all_zero = 1;
2249         int vn;
2250
2251         bp->vn_weight_sum = 0;
2252         for (vn = VN_0; vn < E1HVN_MAX; vn++) {
2253                 u32 vn_cfg = bp->mf_config[vn];
2254                 u32 vn_min_rate = ((vn_cfg & FUNC_MF_CFG_MIN_BW_MASK) >>
2255                                    FUNC_MF_CFG_MIN_BW_SHIFT) * 100;
2256
2257                 /* Skip hidden vns */
2258                 if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE)
2259                         continue;
2260
2261                 /* If min rate is zero - set it to 1 */
2262                 if (!vn_min_rate)
2263                         vn_min_rate = DEF_MIN_RATE;
2264                 else
2265                         all_zero = 0;
2266
2267                 bp->vn_weight_sum += vn_min_rate;
2268         }
2269
2270         /* if ETS or all min rates are zeros - disable fairness */
2271         if (BNX2X_IS_ETS_ENABLED(bp)) {
2272                 bp->cmng.flags.cmng_enables &=
2273                                         ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
2274                 DP(NETIF_MSG_IFUP, "Fairness will be disabled due to ETS\n");
2275         } else if (all_zero) {
2276                 bp->cmng.flags.cmng_enables &=
2277                                         ~CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
2278                 DP(NETIF_MSG_IFUP, "All MIN values are zeroes"
2279                    "  fairness will be disabled\n");
2280         } else
2281                 bp->cmng.flags.cmng_enables |=
2282                                         CMNG_FLAGS_PER_PORT_FAIRNESS_VN;
2283 }
2284
2285 static void bnx2x_init_vn_minmax(struct bnx2x *bp, int vn)
2286 {
2287         struct rate_shaping_vars_per_vn m_rs_vn;
2288         struct fairness_vars_per_vn m_fair_vn;
2289         u32 vn_cfg = bp->mf_config[vn];
2290         int func = 2*vn + BP_PORT(bp);
2291         u16 vn_min_rate, vn_max_rate;
2292         int i;
2293
2294         /* If function is hidden - set min and max to zeroes */
2295         if (vn_cfg & FUNC_MF_CFG_FUNC_HIDE) {
2296                 vn_min_rate = 0;
2297                 vn_max_rate = 0;
2298
2299         } else {
2300                 u32 maxCfg = bnx2x_extract_max_cfg(bp, vn_cfg);
2301
2302                 vn_min_rate = ((vn_cfg & FUNC_MF_CFG_MIN_BW_MASK) >>
2303                                 FUNC_MF_CFG_MIN_BW_SHIFT) * 100;
2304                 /* If fairness is enabled (not all min rates are zeroes) and
2305                    if current min rate is zero - set it to 1.
2306                    This is a requirement of the algorithm. */
2307                 if (bp->vn_weight_sum && (vn_min_rate == 0))
2308                         vn_min_rate = DEF_MIN_RATE;
2309
2310                 if (IS_MF_SI(bp))
2311                         /* maxCfg in percents of linkspeed */
2312                         vn_max_rate = (bp->link_vars.line_speed * maxCfg) / 100;
2313                 else
2314                         /* maxCfg is absolute in 100Mb units */
2315                         vn_max_rate = maxCfg * 100;
2316         }
2317
2318         DP(NETIF_MSG_IFUP,
2319            "func %d: vn_min_rate %d  vn_max_rate %d  vn_weight_sum %d\n",
2320            func, vn_min_rate, vn_max_rate, bp->vn_weight_sum);
2321
2322         memset(&m_rs_vn, 0, sizeof(struct rate_shaping_vars_per_vn));
2323         memset(&m_fair_vn, 0, sizeof(struct fairness_vars_per_vn));
2324
2325         /* global vn counter - maximal Mbps for this vn */
2326         m_rs_vn.vn_counter.rate = vn_max_rate;
2327
2328         /* quota - number of bytes transmitted in this period */
2329         m_rs_vn.vn_counter.quota =
2330                                 (vn_max_rate * RS_PERIODIC_TIMEOUT_USEC) / 8;
2331
2332         if (bp->vn_weight_sum) {
2333                 /* credit for each period of the fairness algorithm:
2334                    number of bytes in T_FAIR (the vn share the port rate).
2335                    vn_weight_sum should not be larger than 10000, thus
2336                    T_FAIR_COEF / (8 * vn_weight_sum) will always be greater
2337                    than zero */
2338                 m_fair_vn.vn_credit_delta =
2339                         max_t(u32, (vn_min_rate * (T_FAIR_COEF /
2340                                                    (8 * bp->vn_weight_sum))),
2341                               (bp->cmng.fair_vars.fair_threshold +
2342                                                         MIN_ABOVE_THRESH));
2343                 DP(NETIF_MSG_IFUP, "m_fair_vn.vn_credit_delta %d\n",
2344                    m_fair_vn.vn_credit_delta);
2345         }
2346
2347         /* Store it to internal memory */
2348         for (i = 0; i < sizeof(struct rate_shaping_vars_per_vn)/4; i++)
2349                 REG_WR(bp, BAR_XSTRORM_INTMEM +
2350                        XSTORM_RATE_SHAPING_PER_VN_VARS_OFFSET(func) + i * 4,
2351                        ((u32 *)(&m_rs_vn))[i]);
2352
2353         for (i = 0; i < sizeof(struct fairness_vars_per_vn)/4; i++)
2354                 REG_WR(bp, BAR_XSTRORM_INTMEM +
2355                        XSTORM_FAIRNESS_PER_VN_VARS_OFFSET(func) + i * 4,
2356                        ((u32 *)(&m_fair_vn))[i]);
2357 }
2358
2359 static int bnx2x_get_cmng_fns_mode(struct bnx2x *bp)
2360 {
2361         if (CHIP_REV_IS_SLOW(bp))
2362                 return CMNG_FNS_NONE;
2363         if (IS_MF(bp))
2364                 return CMNG_FNS_MINMAX;
2365
2366         return CMNG_FNS_NONE;
2367 }
2368
2369 void bnx2x_read_mf_cfg(struct bnx2x *bp)
2370 {
2371         int vn, n = (CHIP_MODE_IS_4_PORT(bp) ? 2 : 1);
2372
2373         if (BP_NOMCP(bp))
2374                 return; /* what should be the default bvalue in this case */
2375
2376         /* For 2 port configuration the absolute function number formula
2377          * is:
2378          *      abs_func = 2 * vn + BP_PORT + BP_PATH
2379          *
2380          *      and there are 4 functions per port
2381          *
2382          * For 4 port configuration it is
2383          *      abs_func = 4 * vn + 2 * BP_PORT + BP_PATH
2384          *
2385          *      and there are 2 functions per port
2386          */
2387         for (vn = VN_0; vn < E1HVN_MAX; vn++) {
2388                 int /*abs*/func = n * (2 * vn + BP_PORT(bp)) + BP_PATH(bp);
2389
2390                 if (func >= E1H_FUNC_MAX)
2391                         break;
2392
2393                 bp->mf_config[vn] =
2394                         MF_CFG_RD(bp, func_mf_config[func].config);
2395         }
2396 }
2397
2398 static void bnx2x_cmng_fns_init(struct bnx2x *bp, u8 read_cfg, u8 cmng_type)
2399 {
2400
2401         if (cmng_type == CMNG_FNS_MINMAX) {
2402                 int vn;
2403
2404                 /* clear cmng_enables */
2405                 bp->cmng.flags.cmng_enables = 0;
2406
2407                 /* read mf conf from shmem */
2408                 if (read_cfg)
2409                         bnx2x_read_mf_cfg(bp);
2410
2411                 /* Init rate shaping and fairness contexts */
2412                 bnx2x_init_port_minmax(bp);
2413
2414                 /* vn_weight_sum and enable fairness if not 0 */
2415                 bnx2x_calc_vn_weight_sum(bp);
2416
2417                 /* calculate and set min-max rate for each vn */
2418                 if (bp->port.pmf)
2419                         for (vn = VN_0; vn < E1HVN_MAX; vn++)
2420                                 bnx2x_init_vn_minmax(bp, vn);
2421
2422                 /* always enable rate shaping and fairness */
2423                 bp->cmng.flags.cmng_enables |=
2424                                         CMNG_FLAGS_PER_PORT_RATE_SHAPING_VN;
2425                 if (!bp->vn_weight_sum)
2426                         DP(NETIF_MSG_IFUP, "All MIN values are zeroes"
2427                                    "  fairness will be disabled\n");
2428                 return;
2429         }
2430
2431         /* rate shaping and fairness are disabled */
2432         DP(NETIF_MSG_IFUP,
2433            "rate shaping and fairness are disabled\n");
2434 }
2435
2436 static inline void bnx2x_link_sync_notify(struct bnx2x *bp)
2437 {
2438         int port = BP_PORT(bp);
2439         int func;
2440         int vn;
2441
2442         /* Set the attention towards other drivers on the same port */
2443         for (vn = VN_0; vn < E1HVN_MAX; vn++) {
2444                 if (vn == BP_E1HVN(bp))
2445                         continue;
2446
2447                 func = ((vn << 1) | port);
2448                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_0 +
2449                        (LINK_SYNC_ATTENTION_BIT_FUNC_0 + func)*4, 1);
2450         }
2451 }
2452
2453 /* This function is called upon link interrupt */
2454 static void bnx2x_link_attn(struct bnx2x *bp)
2455 {
2456         /* Make sure that we are synced with the current statistics */
2457         bnx2x_stats_handle(bp, STATS_EVENT_STOP);
2458
2459         bnx2x_link_update(&bp->link_params, &bp->link_vars);
2460
2461         if (bp->link_vars.link_up) {
2462
2463                 /* dropless flow control */
2464                 if (!CHIP_IS_E1(bp) && bp->dropless_fc) {
2465                         int port = BP_PORT(bp);
2466                         u32 pause_enabled = 0;
2467
2468                         if (bp->link_vars.flow_ctrl & BNX2X_FLOW_CTRL_TX)
2469                                 pause_enabled = 1;
2470
2471                         REG_WR(bp, BAR_USTRORM_INTMEM +
2472                                USTORM_ETH_PAUSE_ENABLED_OFFSET(port),
2473                                pause_enabled);
2474                 }
2475
2476                 if (bp->link_vars.mac_type != MAC_TYPE_EMAC) {
2477                         struct host_port_stats *pstats;
2478
2479                         pstats = bnx2x_sp(bp, port_stats);
2480                         /* reset old mac stats */
2481                         memset(&(pstats->mac_stx[0]), 0,
2482                                sizeof(struct mac_stx));
2483                 }
2484                 if (bp->state == BNX2X_STATE_OPEN)
2485                         bnx2x_stats_handle(bp, STATS_EVENT_LINK_UP);
2486         }
2487
2488         if (bp->link_vars.link_up && bp->link_vars.line_speed) {
2489                 int cmng_fns = bnx2x_get_cmng_fns_mode(bp);
2490
2491                 if (cmng_fns != CMNG_FNS_NONE) {
2492                         bnx2x_cmng_fns_init(bp, false, cmng_fns);
2493                         storm_memset_cmng(bp, &bp->cmng, BP_PORT(bp));
2494                 } else
2495                         /* rate shaping and fairness are disabled */
2496                         DP(NETIF_MSG_IFUP,
2497                            "single function mode without fairness\n");
2498         }
2499
2500         __bnx2x_link_report(bp);
2501
2502         if (IS_MF(bp))
2503                 bnx2x_link_sync_notify(bp);
2504 }
2505
2506 void bnx2x__link_status_update(struct bnx2x *bp)
2507 {
2508         if (bp->state != BNX2X_STATE_OPEN)
2509                 return;
2510
2511         bnx2x_link_status_update(&bp->link_params, &bp->link_vars);
2512
2513         if (bp->link_vars.link_up)
2514                 bnx2x_stats_handle(bp, STATS_EVENT_LINK_UP);
2515         else
2516                 bnx2x_stats_handle(bp, STATS_EVENT_STOP);
2517
2518         /* indicate link status */
2519         bnx2x_link_report(bp);
2520 }
2521
2522 static void bnx2x_pmf_update(struct bnx2x *bp)
2523 {
2524         int port = BP_PORT(bp);
2525         u32 val;
2526
2527         bp->port.pmf = 1;
2528         DP(NETIF_MSG_LINK, "pmf %d\n", bp->port.pmf);
2529
2530         /*
2531          * We need the mb() to ensure the ordering between the writing to
2532          * bp->port.pmf here and reading it from the bnx2x_periodic_task().
2533          */
2534         smp_mb();
2535
2536         /* queue a periodic task */
2537         queue_delayed_work(bnx2x_wq, &bp->period_task, 0);
2538
2539         bnx2x_dcbx_pmf_update(bp);
2540
2541         /* enable nig attention */
2542         val = (0xff0f | (1 << (BP_E1HVN(bp) + 4)));
2543         if (bp->common.int_block == INT_BLOCK_HC) {
2544                 REG_WR(bp, HC_REG_TRAILING_EDGE_0 + port*8, val);
2545                 REG_WR(bp, HC_REG_LEADING_EDGE_0 + port*8, val);
2546         } else if (!CHIP_IS_E1x(bp)) {
2547                 REG_WR(bp, IGU_REG_TRAILING_EDGE_LATCH, val);
2548                 REG_WR(bp, IGU_REG_LEADING_EDGE_LATCH, val);
2549         }
2550
2551         bnx2x_stats_handle(bp, STATS_EVENT_PMF);
2552 }
2553
2554 /* end of Link */
2555
2556 /* slow path */
2557
2558 /*
2559  * General service functions
2560  */
2561
2562 /* send the MCP a request, block until there is a reply */
2563 u32 bnx2x_fw_command(struct bnx2x *bp, u32 command, u32 param)
2564 {
2565         int mb_idx = BP_FW_MB_IDX(bp);
2566         u32 seq;
2567         u32 rc = 0;
2568         u32 cnt = 1;
2569         u8 delay = CHIP_REV_IS_SLOW(bp) ? 100 : 10;
2570
2571         mutex_lock(&bp->fw_mb_mutex);
2572         seq = ++bp->fw_seq;
2573         SHMEM_WR(bp, func_mb[mb_idx].drv_mb_param, param);
2574         SHMEM_WR(bp, func_mb[mb_idx].drv_mb_header, (command | seq));
2575
2576         DP(BNX2X_MSG_MCP, "wrote command (%x) to FW MB param 0x%08x\n",
2577                         (command | seq), param);
2578
2579         do {
2580                 /* let the FW do it's magic ... */
2581                 msleep(delay);
2582
2583                 rc = SHMEM_RD(bp, func_mb[mb_idx].fw_mb_header);
2584
2585                 /* Give the FW up to 5 second (500*10ms) */
2586         } while ((seq != (rc & FW_MSG_SEQ_NUMBER_MASK)) && (cnt++ < 500));
2587
2588         DP(BNX2X_MSG_MCP, "[after %d ms] read (%x) seq is (%x) from FW MB\n",
2589            cnt*delay, rc, seq);
2590
2591         /* is this a reply to our command? */
2592         if (seq == (rc & FW_MSG_SEQ_NUMBER_MASK))
2593                 rc &= FW_MSG_CODE_MASK;
2594         else {
2595                 /* FW BUG! */
2596                 BNX2X_ERR("FW failed to respond!\n");
2597                 bnx2x_fw_dump(bp);
2598                 rc = 0;
2599         }
2600         mutex_unlock(&bp->fw_mb_mutex);
2601
2602         return rc;
2603 }
2604
2605 static u8 stat_counter_valid(struct bnx2x *bp, struct bnx2x_fastpath *fp)
2606 {
2607 #ifdef BCM_CNIC
2608         /* Statistics are not supported for CNIC Clients at the moment */
2609         if (IS_FCOE_FP(fp))
2610                 return false;
2611 #endif
2612         return true;
2613 }
2614
2615 void bnx2x_func_init(struct bnx2x *bp, struct bnx2x_func_init_params *p)
2616 {
2617         if (CHIP_IS_E1x(bp)) {
2618                 struct tstorm_eth_function_common_config tcfg = {0};
2619
2620                 storm_memset_func_cfg(bp, &tcfg, p->func_id);
2621         }
2622
2623         /* Enable the function in the FW */
2624         storm_memset_vf_to_pf(bp, p->func_id, p->pf_id);
2625         storm_memset_func_en(bp, p->func_id, 1);
2626
2627         /* spq */
2628         if (p->func_flgs & FUNC_FLG_SPQ) {
2629                 storm_memset_spq_addr(bp, p->spq_map, p->func_id);
2630                 REG_WR(bp, XSEM_REG_FAST_MEMORY +
2631                        XSTORM_SPQ_PROD_OFFSET(p->func_id), p->spq_prod);
2632         }
2633 }
2634
2635 static inline unsigned long bnx2x_get_q_flags(struct bnx2x *bp,
2636                                               struct bnx2x_fastpath *fp,
2637                                               bool leading)
2638 {
2639         unsigned long flags = 0;
2640
2641         /* PF driver will always initialize the Queue to an ACTIVE state */
2642         __set_bit(BNX2X_Q_FLG_ACTIVE, &flags);
2643
2644         /* calculate other queue flags */
2645         if (IS_MF_SD(bp))
2646                 __set_bit(BNX2X_Q_FLG_OV, &flags);
2647
2648         if (IS_FCOE_FP(fp))
2649                 __set_bit(BNX2X_Q_FLG_FCOE, &flags);
2650
2651         if (!fp->disable_tpa)
2652                 __set_bit(BNX2X_Q_FLG_TPA, &flags);
2653
2654         if (stat_counter_valid(bp, fp)) {
2655                 __set_bit(BNX2X_Q_FLG_STATS, &flags);
2656                 __set_bit(BNX2X_Q_FLG_ZERO_STATS, &flags);
2657         }
2658
2659         if (leading) {
2660                 __set_bit(BNX2X_Q_FLG_LEADING_RSS, &flags);
2661                 __set_bit(BNX2X_Q_FLG_MCAST, &flags);
2662         }
2663
2664         /* Always set HW VLAN stripping */
2665         __set_bit(BNX2X_Q_FLG_VLAN, &flags);
2666
2667         return flags;
2668 }
2669
2670 static void bnx2x_pf_q_prep_general(struct bnx2x *bp,
2671         struct bnx2x_fastpath *fp, struct bnx2x_general_setup_params *gen_init)
2672 {
2673         gen_init->stat_id = bnx2x_stats_id(fp);
2674         gen_init->spcl_id = fp->cl_id;
2675
2676         /* Always use mini-jumbo MTU for FCoE L2 ring */
2677         if (IS_FCOE_FP(fp))
2678                 gen_init->mtu = BNX2X_FCOE_MINI_JUMBO_MTU;
2679         else
2680                 gen_init->mtu = bp->dev->mtu;
2681 }
2682
2683 static void bnx2x_pf_rx_q_prep(struct bnx2x *bp,
2684         struct bnx2x_fastpath *fp, struct rxq_pause_params *pause,
2685         struct bnx2x_rxq_setup_params *rxq_init)
2686 {
2687         u8 max_sge = 0;
2688         u16 sge_sz = 0;
2689         u16 tpa_agg_size = 0;
2690
2691         if (!fp->disable_tpa) {
2692                 pause->sge_th_hi = 250;
2693                 pause->sge_th_lo = 150;
2694                 tpa_agg_size = min_t(u32,
2695                         (min_t(u32, 8, MAX_SKB_FRAGS) *
2696                         SGE_PAGE_SIZE * PAGES_PER_SGE), 0xffff);
2697                 max_sge = SGE_PAGE_ALIGN(bp->dev->mtu) >>
2698                         SGE_PAGE_SHIFT;
2699                 max_sge = ((max_sge + PAGES_PER_SGE - 1) &
2700                           (~(PAGES_PER_SGE-1))) >> PAGES_PER_SGE_SHIFT;
2701                 sge_sz = (u16)min_t(u32, SGE_PAGE_SIZE * PAGES_PER_SGE,
2702                                     0xffff);
2703         }
2704
2705         /* pause - not for e1 */
2706         if (!CHIP_IS_E1(bp)) {
2707                 pause->bd_th_hi = 350;
2708                 pause->bd_th_lo = 250;
2709                 pause->rcq_th_hi = 350;
2710                 pause->rcq_th_lo = 250;
2711
2712                 pause->pri_map = 1;
2713         }
2714
2715         /* rxq setup */
2716         rxq_init->dscr_map = fp->rx_desc_mapping;
2717         rxq_init->sge_map = fp->rx_sge_mapping;
2718         rxq_init->rcq_map = fp->rx_comp_mapping;
2719         rxq_init->rcq_np_map = fp->rx_comp_mapping + BCM_PAGE_SIZE;
2720
2721         /* This should be a maximum number of data bytes that may be
2722          * placed on the BD (not including paddings).
2723          */
2724         rxq_init->buf_sz = fp->rx_buf_size - BNX2X_FW_RX_ALIGN -
2725                 IP_HEADER_ALIGNMENT_PADDING;
2726
2727         rxq_init->cl_qzone_id = fp->cl_qzone_id;
2728         rxq_init->tpa_agg_sz = tpa_agg_size;
2729         rxq_init->sge_buf_sz = sge_sz;
2730         rxq_init->max_sges_pkt = max_sge;
2731         rxq_init->rss_engine_id = BP_FUNC(bp);
2732
2733         /* Maximum number or simultaneous TPA aggregation for this Queue.
2734          *
2735          * For PF Clients it should be the maximum avaliable number.
2736          * VF driver(s) may want to define it to a smaller value.
2737          */
2738         rxq_init->max_tpa_queues =
2739                 (CHIP_IS_E1(bp) ? ETH_MAX_AGGREGATION_QUEUES_E1 :
2740                 ETH_MAX_AGGREGATION_QUEUES_E1H_E2);
2741
2742         rxq_init->cache_line_log = BNX2X_RX_ALIGN_SHIFT;
2743         rxq_init->fw_sb_id = fp->fw_sb_id;
2744
2745         if (IS_FCOE_FP(fp))
2746                 rxq_init->sb_cq_index = HC_SP_INDEX_ETH_FCOE_RX_CQ_CONS;
2747         else
2748                 rxq_init->sb_cq_index = U_SB_ETH_RX_CQ_INDEX;
2749 }
2750
2751 static void bnx2x_pf_tx_q_prep(struct bnx2x *bp,
2752         struct bnx2x_fastpath *fp, struct bnx2x_txq_setup_params *txq_init)
2753 {
2754         txq_init->dscr_map = fp->tx_desc_mapping;
2755         txq_init->sb_cq_index = C_SB_ETH_TX_CQ_INDEX;
2756         txq_init->traffic_type = LLFC_TRAFFIC_TYPE_NW;
2757         txq_init->fw_sb_id = fp->fw_sb_id;
2758
2759         /*
2760          * set the tss leading client id for TX classfication ==
2761          * leading RSS client id
2762          */
2763         txq_init->tss_leading_cl_id = bnx2x_fp(bp, 0, cl_id);
2764
2765         if (IS_FCOE_FP(fp)) {
2766                 txq_init->sb_cq_index = HC_SP_INDEX_ETH_FCOE_TX_CQ_CONS;
2767                 txq_init->traffic_type = LLFC_TRAFFIC_TYPE_FCOE;
2768         }
2769 }
2770
2771 static void bnx2x_pf_init(struct bnx2x *bp)
2772 {
2773         struct bnx2x_func_init_params func_init = {0};
2774         struct event_ring_data eq_data = { {0} };
2775         u16 flags;
2776
2777         if (!CHIP_IS_E1x(bp)) {
2778                 /* reset IGU PF statistics: MSIX + ATTN */
2779                 /* PF */
2780                 REG_WR(bp, IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
2781                            BNX2X_IGU_STAS_MSG_VF_CNT*4 +
2782                            (CHIP_MODE_IS_4_PORT(bp) ?
2783                                 BP_FUNC(bp) : BP_VN(bp))*4, 0);
2784                 /* ATTN */
2785                 REG_WR(bp, IGU_REG_STATISTIC_NUM_MESSAGE_SENT +
2786                            BNX2X_IGU_STAS_MSG_VF_CNT*4 +
2787                            BNX2X_IGU_STAS_MSG_PF_CNT*4 +
2788                            (CHIP_MODE_IS_4_PORT(bp) ?
2789                                 BP_FUNC(bp) : BP_VN(bp))*4, 0);
2790         }
2791
2792         /* function setup flags */
2793         flags = (FUNC_FLG_STATS | FUNC_FLG_LEADING | FUNC_FLG_SPQ);
2794
2795         /* This flag is relevant for E1x only.
2796          * E2 doesn't have a TPA configuration in a function level.
2797          */
2798         flags |= (bp->flags & TPA_ENABLE_FLAG) ? FUNC_FLG_TPA : 0;
2799
2800         func_init.func_flgs = flags;
2801         func_init.pf_id = BP_FUNC(bp);
2802         func_init.func_id = BP_FUNC(bp);
2803         func_init.spq_map = bp->spq_mapping;
2804         func_init.spq_prod = bp->spq_prod_idx;
2805
2806         bnx2x_func_init(bp, &func_init);
2807
2808         memset(&(bp->cmng), 0, sizeof(struct cmng_struct_per_port));
2809
2810         /*
2811          * Congestion management values depend on the link rate
2812          * There is no active link so initial link rate is set to 10 Gbps.
2813          * When the link comes up The congestion management values are
2814          * re-calculated according to the actual link rate.
2815          */
2816         bp->link_vars.line_speed = SPEED_10000;
2817         bnx2x_cmng_fns_init(bp, true, bnx2x_get_cmng_fns_mode(bp));
2818
2819         /* Only the PMF sets the HW */
2820         if (bp->port.pmf)
2821                 storm_memset_cmng(bp, &bp->cmng, BP_PORT(bp));
2822
2823         /* init Event Queue */
2824         eq_data.base_addr.hi = U64_HI(bp->eq_mapping);
2825         eq_data.base_addr.lo = U64_LO(bp->eq_mapping);
2826         eq_data.producer = bp->eq_prod;
2827         eq_data.index_id = HC_SP_INDEX_EQ_CONS;
2828         eq_data.sb_id = DEF_SB_ID;
2829         storm_memset_eq_data(bp, &eq_data, BP_FUNC(bp));
2830 }
2831
2832
2833 static void bnx2x_e1h_disable(struct bnx2x *bp)
2834 {
2835         int port = BP_PORT(bp);
2836
2837         bnx2x_tx_disable(bp);
2838
2839         REG_WR(bp, NIG_REG_LLH0_FUNC_EN + port*8, 0);
2840 }
2841
2842 static void bnx2x_e1h_enable(struct bnx2x *bp)
2843 {
2844         int port = BP_PORT(bp);
2845
2846         REG_WR(bp, NIG_REG_LLH0_FUNC_EN + port*8, 1);
2847
2848         /* Tx queue should be only reenabled */
2849         netif_tx_wake_all_queues(bp->dev);
2850
2851         /*
2852          * Should not call netif_carrier_on since it will be called if the link
2853          * is up when checking for link state
2854          */
2855 }
2856
2857 /* called due to MCP event (on pmf):
2858  *      reread new bandwidth configuration
2859  *      configure FW
2860  *      notify others function about the change
2861  */
2862 static inline void bnx2x_config_mf_bw(struct bnx2x *bp)
2863 {
2864         if (bp->link_vars.link_up) {
2865                 bnx2x_cmng_fns_init(bp, true, CMNG_FNS_MINMAX);
2866                 bnx2x_link_sync_notify(bp);
2867         }
2868         storm_memset_cmng(bp, &bp->cmng, BP_PORT(bp));
2869 }
2870
2871 static inline void bnx2x_set_mf_bw(struct bnx2x *bp)
2872 {
2873         bnx2x_config_mf_bw(bp);
2874         bnx2x_fw_command(bp, DRV_MSG_CODE_SET_MF_BW_ACK, 0);
2875 }
2876
2877 static void bnx2x_dcc_event(struct bnx2x *bp, u32 dcc_event)
2878 {
2879         DP(BNX2X_MSG_MCP, "dcc_event 0x%x\n", dcc_event);
2880
2881         if (dcc_event & DRV_STATUS_DCC_DISABLE_ENABLE_PF) {
2882
2883                 /*
2884                  * This is the only place besides the function initialization
2885                  * where the bp->flags can change so it is done without any
2886                  * locks
2887                  */
2888                 if (bp->mf_config[BP_VN(bp)] & FUNC_MF_CFG_FUNC_DISABLED) {
2889                         DP(NETIF_MSG_IFDOWN, "mf_cfg function disabled\n");
2890                         bp->flags |= MF_FUNC_DIS;
2891
2892                         bnx2x_e1h_disable(bp);
2893                 } else {
2894                         DP(NETIF_MSG_IFUP, "mf_cfg function enabled\n");
2895                         bp->flags &= ~MF_FUNC_DIS;
2896
2897                         bnx2x_e1h_enable(bp);
2898                 }
2899                 dcc_event &= ~DRV_STATUS_DCC_DISABLE_ENABLE_PF;
2900         }
2901         if (dcc_event & DRV_STATUS_DCC_BANDWIDTH_ALLOCATION) {
2902                 bnx2x_config_mf_bw(bp);
2903                 dcc_event &= ~DRV_STATUS_DCC_BANDWIDTH_ALLOCATION;
2904         }
2905
2906         /* Report results to MCP */
2907         if (dcc_event)
2908                 bnx2x_fw_command(bp, DRV_MSG_CODE_DCC_FAILURE, 0);
2909         else
2910                 bnx2x_fw_command(bp, DRV_MSG_CODE_DCC_OK, 0);
2911 }
2912
2913 /* must be called under the spq lock */
2914 static inline struct eth_spe *bnx2x_sp_get_next(struct bnx2x *bp)
2915 {
2916         struct eth_spe *next_spe = bp->spq_prod_bd;
2917
2918         if (bp->spq_prod_bd == bp->spq_last_bd) {
2919                 bp->spq_prod_bd = bp->spq;
2920                 bp->spq_prod_idx = 0;
2921                 DP(NETIF_MSG_TIMER, "end of spq\n");
2922         } else {
2923                 bp->spq_prod_bd++;
2924                 bp->spq_prod_idx++;
2925         }
2926         return next_spe;
2927 }
2928
2929 /* must be called under the spq lock */
2930 static inline void bnx2x_sp_prod_update(struct bnx2x *bp)
2931 {
2932         int func = BP_FUNC(bp);
2933
2934         /* Make sure that BD data is updated before writing the producer */
2935         wmb();
2936
2937         REG_WR16(bp, BAR_XSTRORM_INTMEM + XSTORM_SPQ_PROD_OFFSET(func),
2938                  bp->spq_prod_idx);
2939         mmiowb();
2940 }
2941
2942 /**
2943  * bnx2x_is_contextless_ramrod - check if the current command ends on EQ
2944  *
2945  * @cmd:        command to check
2946  * @cmd_type:   command type
2947  */
2948 static inline bool bnx2x_is_contextless_ramrod(int cmd, int cmd_type)
2949 {
2950         if ((cmd_type == NONE_CONNECTION_TYPE) ||
2951             (cmd == RAMROD_CMD_ID_ETH_CLASSIFICATION_RULES) ||
2952             (cmd == RAMROD_CMD_ID_ETH_FILTER_RULES) ||
2953             (cmd == RAMROD_CMD_ID_ETH_MULTICAST_RULES) ||
2954             (cmd == RAMROD_CMD_ID_ETH_SET_MAC) ||
2955             (cmd == RAMROD_CMD_ID_ETH_RSS_UPDATE))
2956                 return true;
2957         else
2958                 return false;
2959
2960 }
2961
2962
2963 /**
2964  * bnx2x_sp_post - place a single command on an SP ring
2965  *
2966  * @bp:         driver handle
2967  * @command:    command to place (e.g. SETUP, FILTER_RULES, etc.)
2968  * @cid:        SW CID the command is related to
2969  * @data_hi:    command private data address (high 32 bits)
2970  * @data_lo:    command private data address (low 32 bits)
2971  * @cmd_type:   command type (e.g. NONE, ETH)
2972  *
2973  * SP data is handled as if it's always an address pair, thus data fields are
2974  * not swapped to little endian in upper functions. Instead this function swaps
2975  * data as if it's two u32 fields.
2976  */
2977 int bnx2x_sp_post(struct bnx2x *bp, int command, int cid,
2978                   u32 data_hi, u32 data_lo, int cmd_type)
2979 {
2980         struct eth_spe *spe;
2981         u16 type;
2982         bool common = bnx2x_is_contextless_ramrod(command, cmd_type);
2983
2984 #ifdef BNX2X_STOP_ON_ERROR
2985         if (unlikely(bp->panic))
2986                 return -EIO;
2987 #endif
2988
2989         spin_lock_bh(&bp->spq_lock);
2990
2991         if (common) {
2992                 if (!atomic_read(&bp->eq_spq_left)) {
2993                         BNX2X_ERR("BUG! EQ ring full!\n");
2994                         spin_unlock_bh(&bp->spq_lock);
2995                         bnx2x_panic();
2996                         return -EBUSY;
2997                 }
2998         } else if (!atomic_read(&bp->cq_spq_left)) {
2999                         BNX2X_ERR("BUG! SPQ ring full!\n");
3000                         spin_unlock_bh(&bp->spq_lock);
3001                         bnx2x_panic();
3002                         return -EBUSY;
3003         }
3004
3005         spe = bnx2x_sp_get_next(bp);
3006
3007         /* CID needs port number to be encoded int it */
3008         spe->hdr.conn_and_cmd_data =
3009                         cpu_to_le32((command << SPE_HDR_CMD_ID_SHIFT) |
3010                                     HW_CID(bp, cid));
3011
3012         type = (cmd_type << SPE_HDR_CONN_TYPE_SHIFT) & SPE_HDR_CONN_TYPE;
3013
3014         type |= ((BP_FUNC(bp) << SPE_HDR_FUNCTION_ID_SHIFT) &
3015                  SPE_HDR_FUNCTION_ID);
3016
3017         spe->hdr.type = cpu_to_le16(type);
3018
3019         spe->data.update_data_addr.hi = cpu_to_le32(data_hi);
3020         spe->data.update_data_addr.lo = cpu_to_le32(data_lo);
3021
3022         /* stats ramrod has it's own slot on the spq */
3023         if (command != RAMROD_CMD_ID_COMMON_STAT_QUERY) {
3024                 /*
3025                  * It's ok if the actual decrement is issued towards the memory
3026                  * somewhere between the spin_lock and spin_unlock. Thus no
3027                  * more explict memory barrier is needed.
3028                  */
3029                 if (common)
3030                         atomic_dec(&bp->eq_spq_left);
3031                 else
3032                         atomic_dec(&bp->cq_spq_left);
3033         }
3034
3035
3036         DP(BNX2X_MSG_SP/*NETIF_MSG_TIMER*/,
3037            "SPQE[%x] (%x:%x)  command %d  hw_cid %x  data (%x:%x) "
3038            "type(0x%x) left (ETH, COMMON) (%x,%x)\n",
3039            bp->spq_prod_idx, (u32)U64_HI(bp->spq_mapping),
3040            (u32)(U64_LO(bp->spq_mapping) +
3041            (void *)bp->spq_prod_bd - (void *)bp->spq), command,
3042            HW_CID(bp, cid), data_hi, data_lo, type,
3043            atomic_read(&bp->cq_spq_left), atomic_read(&bp->eq_spq_left));
3044
3045         bnx2x_sp_prod_update(bp);
3046         spin_unlock_bh(&bp->spq_lock);
3047         return 0;
3048 }
3049
3050 /* acquire split MCP access lock register */
3051 static int bnx2x_acquire_alr(struct bnx2x *bp)
3052 {
3053         u32 j, val;
3054         int rc = 0;
3055
3056         might_sleep();
3057         for (j = 0; j < 1000; j++) {
3058                 val = (1UL << 31);
3059                 REG_WR(bp, GRCBASE_MCP + 0x9c, val);
3060                 val = REG_RD(bp, GRCBASE_MCP + 0x9c);
3061                 if (val & (1L << 31))
3062                         break;
3063
3064                 msleep(5);
3065         }
3066         if (!(val & (1L << 31))) {
3067                 BNX2X_ERR("Cannot acquire MCP access lock register\n");
3068                 rc = -EBUSY;
3069         }
3070
3071         return rc;
3072 }
3073
3074 /* release split MCP access lock register */
3075 static void bnx2x_release_alr(struct bnx2x *bp)
3076 {
3077         REG_WR(bp, GRCBASE_MCP + 0x9c, 0);
3078 }
3079
3080 #define BNX2X_DEF_SB_ATT_IDX    0x0001
3081 #define BNX2X_DEF_SB_IDX        0x0002
3082
3083 static inline u16 bnx2x_update_dsb_idx(struct bnx2x *bp)
3084 {
3085         struct host_sp_status_block *def_sb = bp->def_status_blk;
3086         u16 rc = 0;
3087
3088         barrier(); /* status block is written to by the chip */
3089         if (bp->def_att_idx != def_sb->atten_status_block.attn_bits_index) {
3090                 bp->def_att_idx = def_sb->atten_status_block.attn_bits_index;
3091                 rc |= BNX2X_DEF_SB_ATT_IDX;
3092         }
3093
3094         if (bp->def_idx != def_sb->sp_sb.running_index) {
3095                 bp->def_idx = def_sb->sp_sb.running_index;
3096                 rc |= BNX2X_DEF_SB_IDX;
3097         }
3098
3099         /* Do not reorder: indecies reading should complete before handling */
3100         barrier();
3101         return rc;
3102 }
3103
3104 /*
3105  * slow path service functions
3106  */
3107
3108 static void bnx2x_attn_int_asserted(struct bnx2x *bp, u32 asserted)
3109 {
3110         int port = BP_PORT(bp);
3111         u32 aeu_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
3112                               MISC_REG_AEU_MASK_ATTN_FUNC_0;
3113         u32 nig_int_mask_addr = port ? NIG_REG_MASK_INTERRUPT_PORT1 :
3114                                        NIG_REG_MASK_INTERRUPT_PORT0;
3115         u32 aeu_mask;
3116         u32 nig_mask = 0;
3117         u32 reg_addr;
3118
3119         if (bp->attn_state & asserted)
3120                 BNX2X_ERR("IGU ERROR\n");
3121
3122         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
3123         aeu_mask = REG_RD(bp, aeu_addr);
3124
3125         DP(NETIF_MSG_HW, "aeu_mask %x  newly asserted %x\n",
3126            aeu_mask, asserted);
3127         aeu_mask &= ~(asserted & 0x3ff);
3128         DP(NETIF_MSG_HW, "new mask %x\n", aeu_mask);
3129
3130         REG_WR(bp, aeu_addr, aeu_mask);
3131         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
3132
3133         DP(NETIF_MSG_HW, "attn_state %x\n", bp->attn_state);
3134         bp->attn_state |= asserted;
3135         DP(NETIF_MSG_HW, "new state %x\n", bp->attn_state);
3136
3137         if (asserted & ATTN_HARD_WIRED_MASK) {
3138                 if (asserted & ATTN_NIG_FOR_FUNC) {
3139
3140                         bnx2x_acquire_phy_lock(bp);
3141
3142                         /* save nig interrupt mask */
3143                         nig_mask = REG_RD(bp, nig_int_mask_addr);
3144
3145                         /* If nig_mask is not set, no need to call the update
3146                          * function.
3147                          */
3148                         if (nig_mask) {
3149                                 REG_WR(bp, nig_int_mask_addr, 0);
3150
3151                                 bnx2x_link_attn(bp);
3152                         }
3153
3154                         /* handle unicore attn? */
3155                 }
3156                 if (asserted & ATTN_SW_TIMER_4_FUNC)
3157                         DP(NETIF_MSG_HW, "ATTN_SW_TIMER_4_FUNC!\n");
3158
3159                 if (asserted & GPIO_2_FUNC)
3160                         DP(NETIF_MSG_HW, "GPIO_2_FUNC!\n");
3161
3162                 if (asserted & GPIO_3_FUNC)
3163                         DP(NETIF_MSG_HW, "GPIO_3_FUNC!\n");
3164
3165                 if (asserted & GPIO_4_FUNC)
3166                         DP(NETIF_MSG_HW, "GPIO_4_FUNC!\n");
3167
3168                 if (port == 0) {
3169                         if (asserted & ATTN_GENERAL_ATTN_1) {
3170                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_1!\n");
3171                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_1, 0x0);
3172                         }
3173                         if (asserted & ATTN_GENERAL_ATTN_2) {
3174                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_2!\n");
3175                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_2, 0x0);
3176                         }
3177                         if (asserted & ATTN_GENERAL_ATTN_3) {
3178                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_3!\n");
3179                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_3, 0x0);
3180                         }
3181                 } else {
3182                         if (asserted & ATTN_GENERAL_ATTN_4) {
3183                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_4!\n");
3184                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_4, 0x0);
3185                         }
3186                         if (asserted & ATTN_GENERAL_ATTN_5) {
3187                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_5!\n");
3188                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_5, 0x0);
3189                         }
3190                         if (asserted & ATTN_GENERAL_ATTN_6) {
3191                                 DP(NETIF_MSG_HW, "ATTN_GENERAL_ATTN_6!\n");
3192                                 REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_6, 0x0);
3193                         }
3194                 }
3195
3196         } /* if hardwired */
3197
3198         if (bp->common.int_block == INT_BLOCK_HC)
3199                 reg_addr = (HC_REG_COMMAND_REG + port*32 +
3200                             COMMAND_REG_ATTN_BITS_SET);
3201         else
3202                 reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_SET_UPPER*8);
3203
3204         DP(NETIF_MSG_HW, "about to mask 0x%08x at %s addr 0x%x\n", asserted,
3205            (bp->common.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
3206         REG_WR(bp, reg_addr, asserted);
3207
3208         /* now set back the mask */
3209         if (asserted & ATTN_NIG_FOR_FUNC) {
3210                 REG_WR(bp, nig_int_mask_addr, nig_mask);
3211                 bnx2x_release_phy_lock(bp);
3212         }
3213 }
3214
3215 static inline void bnx2x_fan_failure(struct bnx2x *bp)
3216 {
3217         int port = BP_PORT(bp);
3218         u32 ext_phy_config;
3219         /* mark the failure */
3220         ext_phy_config =
3221                 SHMEM_RD(bp,
3222                          dev_info.port_hw_config[port].external_phy_config);
3223
3224         ext_phy_config &= ~PORT_HW_CFG_XGXS_EXT_PHY_TYPE_MASK;
3225         ext_phy_config |= PORT_HW_CFG_XGXS_EXT_PHY_TYPE_FAILURE;
3226         SHMEM_WR(bp, dev_info.port_hw_config[port].external_phy_config,
3227                  ext_phy_config);
3228
3229         /* log the failure */
3230         netdev_err(bp->dev, "Fan Failure on Network Controller has caused"
3231                " the driver to shutdown the card to prevent permanent"
3232                " damage.  Please contact OEM Support for assistance\n");
3233 }
3234
3235 static inline void bnx2x_attn_int_deasserted0(struct bnx2x *bp, u32 attn)
3236 {
3237         int port = BP_PORT(bp);
3238         int reg_offset;
3239         u32 val;
3240
3241         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
3242                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
3243
3244         if (attn & AEU_INPUTS_ATTN_BITS_SPIO5) {
3245
3246                 val = REG_RD(bp, reg_offset);
3247                 val &= ~AEU_INPUTS_ATTN_BITS_SPIO5;
3248                 REG_WR(bp, reg_offset, val);
3249
3250                 BNX2X_ERR("SPIO5 hw attention\n");
3251
3252                 /* Fan failure attention */
3253                 bnx2x_hw_reset_phy(&bp->link_params);
3254                 bnx2x_fan_failure(bp);
3255         }
3256
3257         if ((attn & bp->link_vars.aeu_int_mask) && bp->port.pmf) {
3258                 bnx2x_acquire_phy_lock(bp);
3259                 bnx2x_handle_module_detect_int(&bp->link_params);
3260                 bnx2x_release_phy_lock(bp);
3261         }
3262
3263         if (attn & HW_INTERRUT_ASSERT_SET_0) {
3264
3265                 val = REG_RD(bp, reg_offset);
3266                 val &= ~(attn & HW_INTERRUT_ASSERT_SET_0);
3267                 REG_WR(bp, reg_offset, val);
3268
3269                 BNX2X_ERR("FATAL HW block attention set0 0x%x\n",
3270                           (u32)(attn & HW_INTERRUT_ASSERT_SET_0));
3271                 bnx2x_panic();
3272         }
3273 }
3274
3275 static inline void bnx2x_attn_int_deasserted1(struct bnx2x *bp, u32 attn)
3276 {
3277         u32 val;
3278
3279         if (attn & AEU_INPUTS_ATTN_BITS_DOORBELLQ_HW_INTERRUPT) {
3280
3281                 val = REG_RD(bp, DORQ_REG_DORQ_INT_STS_CLR);
3282                 BNX2X_ERR("DB hw attention 0x%x\n", val);
3283                 /* DORQ discard attention */
3284                 if (val & 0x2)
3285                         BNX2X_ERR("FATAL error from DORQ\n");
3286         }
3287
3288         if (attn & HW_INTERRUT_ASSERT_SET_1) {
3289
3290                 int port = BP_PORT(bp);
3291                 int reg_offset;
3292
3293                 reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_1 :
3294                                      MISC_REG_AEU_ENABLE1_FUNC_0_OUT_1);
3295
3296                 val = REG_RD(bp, reg_offset);
3297                 val &= ~(attn & HW_INTERRUT_ASSERT_SET_1);
3298                 REG_WR(bp, reg_offset, val);
3299
3300                 BNX2X_ERR("FATAL HW block attention set1 0x%x\n",
3301                           (u32)(attn & HW_INTERRUT_ASSERT_SET_1));
3302                 bnx2x_panic();
3303         }
3304 }
3305
3306 static inline void bnx2x_attn_int_deasserted2(struct bnx2x *bp, u32 attn)
3307 {
3308         u32 val;
3309
3310         if (attn & AEU_INPUTS_ATTN_BITS_CFC_HW_INTERRUPT) {
3311
3312                 val = REG_RD(bp, CFC_REG_CFC_INT_STS_CLR);
3313                 BNX2X_ERR("CFC hw attention 0x%x\n", val);
3314                 /* CFC error attention */
3315                 if (val & 0x2)
3316                         BNX2X_ERR("FATAL error from CFC\n");
3317         }
3318
3319         if (attn & AEU_INPUTS_ATTN_BITS_PXP_HW_INTERRUPT) {
3320                 val = REG_RD(bp, PXP_REG_PXP_INT_STS_CLR_0);
3321                 BNX2X_ERR("PXP hw attention-0 0x%x\n", val);
3322                 /* RQ_USDMDP_FIFO_OVERFLOW */
3323                 if (val & 0x18000)
3324                         BNX2X_ERR("FATAL error from PXP\n");
3325
3326                 if (!CHIP_IS_E1x(bp)) {
3327                         val = REG_RD(bp, PXP_REG_PXP_INT_STS_CLR_1);
3328                         BNX2X_ERR("PXP hw attention-1 0x%x\n", val);
3329                 }
3330         }
3331
3332         if (attn & HW_INTERRUT_ASSERT_SET_2) {
3333
3334                 int port = BP_PORT(bp);
3335                 int reg_offset;
3336
3337                 reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_2 :
3338                                      MISC_REG_AEU_ENABLE1_FUNC_0_OUT_2);
3339
3340                 val = REG_RD(bp, reg_offset);
3341                 val &= ~(attn & HW_INTERRUT_ASSERT_SET_2);
3342                 REG_WR(bp, reg_offset, val);
3343
3344                 BNX2X_ERR("FATAL HW block attention set2 0x%x\n",
3345                           (u32)(attn & HW_INTERRUT_ASSERT_SET_2));
3346                 bnx2x_panic();
3347         }
3348 }
3349
3350 static inline void bnx2x_attn_int_deasserted3(struct bnx2x *bp, u32 attn)
3351 {
3352         u32 val;
3353
3354         if (attn & EVEREST_GEN_ATTN_IN_USE_MASK) {
3355
3356                 if (attn & BNX2X_PMF_LINK_ASSERT) {
3357                         int func = BP_FUNC(bp);
3358
3359                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_12 + func*4, 0);
3360                         bp->mf_config[BP_VN(bp)] = MF_CFG_RD(bp,
3361                                         func_mf_config[BP_ABS_FUNC(bp)].config);
3362                         val = SHMEM_RD(bp,
3363                                        func_mb[BP_FW_MB_IDX(bp)].drv_status);
3364                         if (val & DRV_STATUS_DCC_EVENT_MASK)
3365                                 bnx2x_dcc_event(bp,
3366                                             (val & DRV_STATUS_DCC_EVENT_MASK));
3367
3368                         if (val & DRV_STATUS_SET_MF_BW)
3369                                 bnx2x_set_mf_bw(bp);
3370
3371                         if ((bp->port.pmf == 0) && (val & DRV_STATUS_PMF))
3372                                 bnx2x_pmf_update(bp);
3373
3374                         if (bp->port.pmf &&
3375                             (val & DRV_STATUS_DCBX_NEGOTIATION_RESULTS) &&
3376                                 bp->dcbx_enabled > 0)
3377                                 /* start dcbx state machine */
3378                                 bnx2x_dcbx_set_params(bp,
3379                                         BNX2X_DCBX_STATE_NEG_RECEIVED);
3380                         if (bp->link_vars.periodic_flags &
3381                             PERIODIC_FLAGS_LINK_EVENT) {
3382                                 /*  sync with link */
3383                                 bnx2x_acquire_phy_lock(bp);
3384                                 bp->link_vars.periodic_flags &=
3385                                         ~PERIODIC_FLAGS_LINK_EVENT;
3386                                 bnx2x_release_phy_lock(bp);
3387                                 if (IS_MF(bp))
3388                                         bnx2x_link_sync_notify(bp);
3389                                 bnx2x_link_report(bp);
3390                         }
3391                         /* Always call it here: bnx2x_link_report() will
3392                          * prevent the link indication duplication.
3393                          */
3394                         bnx2x__link_status_update(bp);
3395                 } else if (attn & BNX2X_MC_ASSERT_BITS) {
3396
3397                         BNX2X_ERR("MC assert!\n");
3398                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_10, 0);
3399                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_9, 0);
3400                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_8, 0);
3401                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_7, 0);
3402                         bnx2x_panic();
3403
3404                 } else if (attn & BNX2X_MCP_ASSERT) {
3405
3406                         BNX2X_ERR("MCP assert!\n");
3407                         REG_WR(bp, MISC_REG_AEU_GENERAL_ATTN_11, 0);
3408                         bnx2x_fw_dump(bp);
3409
3410                 } else
3411                         BNX2X_ERR("Unknown HW assert! (attn 0x%x)\n", attn);
3412         }
3413
3414         if (attn & EVEREST_LATCHED_ATTN_IN_USE_MASK) {
3415                 BNX2X_ERR("LATCHED attention 0x%08x (masked)\n", attn);
3416                 if (attn & BNX2X_GRC_TIMEOUT) {
3417                         val = CHIP_IS_E1(bp) ? 0 :
3418                                         REG_RD(bp, MISC_REG_GRC_TIMEOUT_ATTN);
3419                         BNX2X_ERR("GRC time-out 0x%08x\n", val);
3420                 }
3421                 if (attn & BNX2X_GRC_RSV) {
3422                         val = CHIP_IS_E1(bp) ? 0 :
3423                                         REG_RD(bp, MISC_REG_GRC_RSV_ATTN);
3424                         BNX2X_ERR("GRC reserved 0x%08x\n", val);
3425                 }
3426                 REG_WR(bp, MISC_REG_AEU_CLR_LATCH_SIGNAL, 0x7ff);
3427         }
3428 }
3429
3430 /*
3431  * Bits map:
3432  * 0-7   - Engine0 load counter.
3433  * 8-15  - Engine1 load counter.
3434  * 16    - Engine0 RESET_IN_PROGRESS bit.
3435  * 17    - Engine1 RESET_IN_PROGRESS bit.
3436  * 18    - Engine0 ONE_IS_LOADED. Set when there is at least one active function
3437  *         on the engine
3438  * 19    - Engine1 ONE_IS_LOADED.
3439  * 20    - Chip reset flow bit. When set none-leader must wait for both engines
3440  *         leader to complete (check for both RESET_IN_PROGRESS bits and not for
3441  *         just the one belonging to its engine).
3442  *
3443  */
3444 #define BNX2X_RECOVERY_GLOB_REG         MISC_REG_GENERIC_POR_1
3445
3446 #define BNX2X_PATH0_LOAD_CNT_MASK       0x000000ff
3447 #define BNX2X_PATH0_LOAD_CNT_SHIFT      0
3448 #define BNX2X_PATH1_LOAD_CNT_MASK       0x0000ff00
3449 #define BNX2X_PATH1_LOAD_CNT_SHIFT      8
3450 #define BNX2X_PATH0_RST_IN_PROG_BIT     0x00010000
3451 #define BNX2X_PATH1_RST_IN_PROG_BIT     0x00020000
3452 #define BNX2X_GLOBAL_RESET_BIT          0x00040000
3453
3454 /*
3455  * Set the GLOBAL_RESET bit.
3456  *
3457  * Should be run under rtnl lock
3458  */
3459 void bnx2x_set_reset_global(struct bnx2x *bp)
3460 {
3461         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3462
3463         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val | BNX2X_GLOBAL_RESET_BIT);
3464         barrier();
3465         mmiowb();
3466 }
3467
3468 /*
3469  * Clear the GLOBAL_RESET bit.
3470  *
3471  * Should be run under rtnl lock
3472  */
3473 static inline void bnx2x_clear_reset_global(struct bnx2x *bp)
3474 {
3475         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3476
3477         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val & (~BNX2X_GLOBAL_RESET_BIT));
3478         barrier();
3479         mmiowb();
3480 }
3481
3482 /*
3483  * Checks the GLOBAL_RESET bit.
3484  *
3485  * should be run under rtnl lock
3486  */
3487 static inline bool bnx2x_reset_is_global(struct bnx2x *bp)
3488 {
3489         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3490
3491         DP(NETIF_MSG_HW, "GEN_REG_VAL=0x%08x\n", val);
3492         return (val & BNX2X_GLOBAL_RESET_BIT) ? true : false;
3493 }
3494
3495 /*
3496  * Clear RESET_IN_PROGRESS bit for the current engine.
3497  *
3498  * Should be run under rtnl lock
3499  */
3500 static inline void bnx2x_set_reset_done(struct bnx2x *bp)
3501 {
3502         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3503         u32 bit = BP_PATH(bp) ?
3504                 BNX2X_PATH1_RST_IN_PROG_BIT : BNX2X_PATH0_RST_IN_PROG_BIT;
3505
3506         /* Clear the bit */
3507         val &= ~bit;
3508         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val);
3509         barrier();
3510         mmiowb();
3511 }
3512
3513 /*
3514  * Set RESET_IN_PROGRESS for the current engine.
3515  *
3516  * should be run under rtnl lock
3517  */
3518 void bnx2x_set_reset_in_progress(struct bnx2x *bp)
3519 {
3520         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3521         u32 bit = BP_PATH(bp) ?
3522                 BNX2X_PATH1_RST_IN_PROG_BIT : BNX2X_PATH0_RST_IN_PROG_BIT;
3523
3524         /* Set the bit */
3525         val |= bit;
3526         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val);
3527         barrier();
3528         mmiowb();
3529 }
3530
3531 /*
3532  * Checks the RESET_IN_PROGRESS bit for the given engine.
3533  * should be run under rtnl lock
3534  */
3535 bool bnx2x_reset_is_done(struct bnx2x *bp, int engine)
3536 {
3537         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3538         u32 bit = engine ?
3539                 BNX2X_PATH1_RST_IN_PROG_BIT : BNX2X_PATH0_RST_IN_PROG_BIT;
3540
3541         /* return false if bit is set */
3542         return (val & bit) ? false : true;
3543 }
3544
3545 /*
3546  * Increment the load counter for the current engine.
3547  *
3548  * should be run under rtnl lock
3549  */
3550 void bnx2x_inc_load_cnt(struct bnx2x *bp)
3551 {
3552         u32 val1, val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3553         u32 mask = BP_PATH(bp) ? BNX2X_PATH1_LOAD_CNT_MASK :
3554                              BNX2X_PATH0_LOAD_CNT_MASK;
3555         u32 shift = BP_PATH(bp) ? BNX2X_PATH1_LOAD_CNT_SHIFT :
3556                              BNX2X_PATH0_LOAD_CNT_SHIFT;
3557
3558         DP(NETIF_MSG_HW, "Old GEN_REG_VAL=0x%08x\n", val);
3559
3560         /* get the current counter value */
3561         val1 = (val & mask) >> shift;
3562
3563         /* increment... */
3564         val1++;
3565
3566         /* clear the old value */
3567         val &= ~mask;
3568
3569         /* set the new one */
3570         val |= ((val1 << shift) & mask);
3571
3572         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val);
3573         barrier();
3574         mmiowb();
3575 }
3576
3577 /**
3578  * bnx2x_dec_load_cnt - decrement the load counter
3579  *
3580  * @bp:         driver handle
3581  *
3582  * Should be run under rtnl lock.
3583  * Decrements the load counter for the current engine. Returns
3584  * the new counter value.
3585  */
3586 u32 bnx2x_dec_load_cnt(struct bnx2x *bp)
3587 {
3588         u32 val1, val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3589         u32 mask = BP_PATH(bp) ? BNX2X_PATH1_LOAD_CNT_MASK :
3590                              BNX2X_PATH0_LOAD_CNT_MASK;
3591         u32 shift = BP_PATH(bp) ? BNX2X_PATH1_LOAD_CNT_SHIFT :
3592                              BNX2X_PATH0_LOAD_CNT_SHIFT;
3593
3594         DP(NETIF_MSG_HW, "Old GEN_REG_VAL=0x%08x\n", val);
3595
3596         /* get the current counter value */
3597         val1 = (val & mask) >> shift;
3598
3599         /* decrement... */
3600         val1--;
3601
3602         /* clear the old value */
3603         val &= ~mask;
3604
3605         /* set the new one */
3606         val |= ((val1 << shift) & mask);
3607
3608         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val);
3609         barrier();
3610         mmiowb();
3611
3612         return val1;
3613 }
3614
3615 /*
3616  * Read the load counter for the current engine.
3617  *
3618  * should be run under rtnl lock
3619  */
3620 static inline u32 bnx2x_get_load_cnt(struct bnx2x *bp, int engine)
3621 {
3622         u32 mask = (engine ? BNX2X_PATH1_LOAD_CNT_MASK :
3623                              BNX2X_PATH0_LOAD_CNT_MASK);
3624         u32 shift = (engine ? BNX2X_PATH1_LOAD_CNT_SHIFT :
3625                              BNX2X_PATH0_LOAD_CNT_SHIFT);
3626         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3627
3628         DP(NETIF_MSG_HW, "GLOB_REG=0x%08x\n", val);
3629
3630         val = (val & mask) >> shift;
3631
3632         DP(NETIF_MSG_HW, "load_cnt for engine %d = %d\n", engine, val);
3633
3634         return val;
3635 }
3636
3637 /*
3638  * Reset the load counter for the current engine.
3639  *
3640  * should be run under rtnl lock
3641  */
3642 static inline void bnx2x_clear_load_cnt(struct bnx2x *bp)
3643 {
3644         u32 val = REG_RD(bp, BNX2X_RECOVERY_GLOB_REG);
3645         u32 mask = (BP_PATH(bp) ? BNX2X_PATH1_LOAD_CNT_MASK :
3646                              BNX2X_PATH0_LOAD_CNT_MASK);
3647
3648         REG_WR(bp, BNX2X_RECOVERY_GLOB_REG, val & (~mask));
3649 }
3650
3651 static inline void _print_next_block(int idx, const char *blk)
3652 {
3653         if (idx)
3654                 pr_cont(", ");
3655         pr_cont("%s", blk);
3656 }
3657
3658 static inline int bnx2x_check_blocks_with_parity0(u32 sig, int par_num,
3659                                                   bool print)
3660 {
3661         int i = 0;
3662         u32 cur_bit = 0;
3663         for (i = 0; sig; i++) {
3664                 cur_bit = ((u32)0x1 << i);
3665                 if (sig & cur_bit) {
3666                         switch (cur_bit) {
3667                         case AEU_INPUTS_ATTN_BITS_BRB_PARITY_ERROR:
3668                                 if (print)
3669                                         _print_next_block(par_num++, "BRB");
3670                                 break;
3671                         case AEU_INPUTS_ATTN_BITS_PARSER_PARITY_ERROR:
3672                                 if (print)
3673                                         _print_next_block(par_num++, "PARSER");
3674                                 break;
3675                         case AEU_INPUTS_ATTN_BITS_TSDM_PARITY_ERROR:
3676                                 if (print)
3677                                         _print_next_block(par_num++, "TSDM");
3678                                 break;
3679                         case AEU_INPUTS_ATTN_BITS_SEARCHER_PARITY_ERROR:
3680                                 if (print)
3681                                         _print_next_block(par_num++,
3682                                                           "SEARCHER");
3683                                 break;
3684                         case AEU_INPUTS_ATTN_BITS_TCM_PARITY_ERROR:
3685                                 if (print)
3686                                         _print_next_block(par_num++, "TCM");
3687                                 break;
3688                         case AEU_INPUTS_ATTN_BITS_TSEMI_PARITY_ERROR:
3689                                 if (print)
3690                                         _print_next_block(par_num++, "TSEMI");
3691                                 break;
3692                         case AEU_INPUTS_ATTN_BITS_PBCLIENT_PARITY_ERROR:
3693                                 if (print)
3694                                         _print_next_block(par_num++, "XPB");
3695                                 break;
3696                         }
3697
3698                         /* Clear the bit */
3699                         sig &= ~cur_bit;
3700                 }
3701         }
3702
3703         return par_num;
3704 }
3705
3706 static inline int bnx2x_check_blocks_with_parity1(u32 sig, int par_num,
3707                                                   bool *global, bool print)
3708 {
3709         int i = 0;
3710         u32 cur_bit = 0;
3711         for (i = 0; sig; i++) {
3712                 cur_bit = ((u32)0x1 << i);
3713                 if (sig & cur_bit) {
3714                         switch (cur_bit) {
3715                         case AEU_INPUTS_ATTN_BITS_PBF_PARITY_ERROR:
3716                                 if (print)
3717                                         _print_next_block(par_num++, "PBF");
3718                                 break;
3719                         case AEU_INPUTS_ATTN_BITS_QM_PARITY_ERROR:
3720                                 if (print)
3721                                         _print_next_block(par_num++, "QM");
3722                                 break;
3723                         case AEU_INPUTS_ATTN_BITS_TIMERS_PARITY_ERROR:
3724                                 if (print)
3725                                         _print_next_block(par_num++, "TM");
3726                                 break;
3727                         case AEU_INPUTS_ATTN_BITS_XSDM_PARITY_ERROR:
3728                                 if (print)
3729                                         _print_next_block(par_num++, "XSDM");
3730                                 break;
3731                         case AEU_INPUTS_ATTN_BITS_XCM_PARITY_ERROR:
3732                                 if (print)
3733                                         _print_next_block(par_num++, "XCM");
3734                                 break;
3735                         case AEU_INPUTS_ATTN_BITS_XSEMI_PARITY_ERROR:
3736                                 if (print)
3737                                         _print_next_block(par_num++, "XSEMI");
3738                                 break;
3739                         case AEU_INPUTS_ATTN_BITS_DOORBELLQ_PARITY_ERROR:
3740                                 if (print)
3741                                         _print_next_block(par_num++,
3742                                                           "DOORBELLQ");
3743                                 break;
3744                         case AEU_INPUTS_ATTN_BITS_NIG_PARITY_ERROR:
3745                                 if (print)
3746                                         _print_next_block(par_num++, "NIG");
3747                                 break;
3748                         case AEU_INPUTS_ATTN_BITS_VAUX_PCI_CORE_PARITY_ERROR:
3749                                 if (print)
3750                                         _print_next_block(par_num++,
3751                                                           "VAUX PCI CORE");
3752                                 *global = true;
3753                                 break;
3754                         case AEU_INPUTS_ATTN_BITS_DEBUG_PARITY_ERROR:
3755                                 if (print)
3756                                         _print_next_block(par_num++, "DEBUG");
3757                                 break;
3758                         case AEU_INPUTS_ATTN_BITS_USDM_PARITY_ERROR:
3759                                 if (print)
3760                                         _print_next_block(par_num++, "USDM");
3761                                 break;
3762                         case AEU_INPUTS_ATTN_BITS_USEMI_PARITY_ERROR:
3763                                 if (print)
3764                                         _print_next_block(par_num++, "USEMI");
3765                                 break;
3766                         case AEU_INPUTS_ATTN_BITS_UPB_PARITY_ERROR:
3767                                 if (print)
3768                                         _print_next_block(par_num++, "UPB");
3769                                 break;
3770                         case AEU_INPUTS_ATTN_BITS_CSDM_PARITY_ERROR:
3771                                 if (print)
3772                                         _print_next_block(par_num++, "CSDM");
3773                                 break;
3774                         }
3775
3776                         /* Clear the bit */
3777                         sig &= ~cur_bit;
3778                 }
3779         }
3780
3781         return par_num;
3782 }
3783
3784 static inline int bnx2x_check_blocks_with_parity2(u32 sig, int par_num,
3785                                                   bool print)
3786 {
3787         int i = 0;
3788         u32 cur_bit = 0;
3789         for (i = 0; sig; i++) {
3790                 cur_bit = ((u32)0x1 << i);
3791                 if (sig & cur_bit) {
3792                         switch (cur_bit) {
3793                         case AEU_INPUTS_ATTN_BITS_CSEMI_PARITY_ERROR:
3794                                 if (print)
3795                                         _print_next_block(par_num++, "CSEMI");
3796                                 break;
3797                         case AEU_INPUTS_ATTN_BITS_PXP_PARITY_ERROR:
3798                                 if (print)
3799                                         _print_next_block(par_num++, "PXP");
3800                                 break;
3801                         case AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR:
3802                                 if (print)
3803                                         _print_next_block(par_num++,
3804                                         "PXPPCICLOCKCLIENT");
3805                                 break;
3806                         case AEU_INPUTS_ATTN_BITS_CFC_PARITY_ERROR:
3807                                 if (print)
3808                                         _print_next_block(par_num++, "CFC");
3809                                 break;
3810                         case AEU_INPUTS_ATTN_BITS_CDU_PARITY_ERROR:
3811                                 if (print)
3812                                         _print_next_block(par_num++, "CDU");
3813                                 break;
3814                         case AEU_INPUTS_ATTN_BITS_DMAE_PARITY_ERROR:
3815                                 if (print)
3816                                         _print_next_block(par_num++, "DMAE");
3817                                 break;
3818                         case AEU_INPUTS_ATTN_BITS_IGU_PARITY_ERROR:
3819                                 if (print)
3820                                         _print_next_block(par_num++, "IGU");
3821                                 break;
3822                         case AEU_INPUTS_ATTN_BITS_MISC_PARITY_ERROR:
3823                                 if (print)
3824                                         _print_next_block(par_num++, "MISC");
3825                                 break;
3826                         }
3827
3828                         /* Clear the bit */
3829                         sig &= ~cur_bit;
3830                 }
3831         }
3832
3833         return par_num;
3834 }
3835
3836 static inline int bnx2x_check_blocks_with_parity3(u32 sig, int par_num,
3837                                                   bool *global, bool print)
3838 {
3839         int i = 0;
3840         u32 cur_bit = 0;
3841         for (i = 0; sig; i++) {
3842                 cur_bit = ((u32)0x1 << i);
3843                 if (sig & cur_bit) {
3844                         switch (cur_bit) {
3845                         case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_ROM_PARITY:
3846                                 if (print)
3847                                         _print_next_block(par_num++, "MCP ROM");
3848                                 *global = true;
3849                                 break;
3850                         case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_RX_PARITY:
3851                                 if (print)
3852                                         _print_next_block(par_num++,
3853                                                           "MCP UMP RX");
3854                                 *global = true;
3855                                 break;
3856                         case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_TX_PARITY:
3857                                 if (print)
3858                                         _print_next_block(par_num++,
3859                                                           "MCP UMP TX");
3860                                 *global = true;
3861                                 break;
3862                         case AEU_INPUTS_ATTN_BITS_MCP_LATCHED_SCPAD_PARITY:
3863                                 if (print)
3864                                         _print_next_block(par_num++,
3865                                                           "MCP SCPAD");
3866                                 *global = true;
3867                                 break;
3868                         }
3869
3870                         /* Clear the bit */
3871                         sig &= ~cur_bit;
3872                 }
3873         }
3874
3875         return par_num;
3876 }
3877
3878 static inline bool bnx2x_parity_attn(struct bnx2x *bp, bool *global, bool print,
3879                                      u32 sig0, u32 sig1, u32 sig2, u32 sig3)
3880 {
3881         if ((sig0 & HW_PRTY_ASSERT_SET_0) || (sig1 & HW_PRTY_ASSERT_SET_1) ||
3882             (sig2 & HW_PRTY_ASSERT_SET_2) || (sig3 & HW_PRTY_ASSERT_SET_3)) {
3883                 int par_num = 0;
3884                 DP(NETIF_MSG_HW, "Was parity error: HW block parity attention: "
3885                         "[0]:0x%08x [1]:0x%08x "
3886                         "[2]:0x%08x [3]:0x%08x\n",
3887                           sig0 & HW_PRTY_ASSERT_SET_0,
3888                           sig1 & HW_PRTY_ASSERT_SET_1,
3889                           sig2 & HW_PRTY_ASSERT_SET_2,
3890                           sig3 & HW_PRTY_ASSERT_SET_3);
3891                 if (print)
3892                         netdev_err(bp->dev,
3893                                    "Parity errors detected in blocks: ");
3894                 par_num = bnx2x_check_blocks_with_parity0(
3895                         sig0 & HW_PRTY_ASSERT_SET_0, par_num, print);
3896                 par_num = bnx2x_check_blocks_with_parity1(
3897                         sig1 & HW_PRTY_ASSERT_SET_1, par_num, global, print);
3898                 par_num = bnx2x_check_blocks_with_parity2(
3899                         sig2 & HW_PRTY_ASSERT_SET_2, par_num, print);
3900                 par_num = bnx2x_check_blocks_with_parity3(
3901                         sig3 & HW_PRTY_ASSERT_SET_3, par_num, global, print);
3902                 if (print)
3903                         pr_cont("\n");
3904                 return true;
3905         } else
3906                 return false;
3907 }
3908
3909 /**
3910  * bnx2x_chk_parity_attn - checks for parity attentions.
3911  *
3912  * @bp:         driver handle
3913  * @global:     true if there was a global attention
3914  * @print:      show parity attention in syslog
3915  */
3916 bool bnx2x_chk_parity_attn(struct bnx2x *bp, bool *global, bool print)
3917 {
3918         struct attn_route attn;
3919         int port = BP_PORT(bp);
3920
3921         attn.sig[0] = REG_RD(bp,
3922                 MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 +
3923                              port*4);
3924         attn.sig[1] = REG_RD(bp,
3925                 MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 +
3926                              port*4);
3927         attn.sig[2] = REG_RD(bp,
3928                 MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 +
3929                              port*4);
3930         attn.sig[3] = REG_RD(bp,
3931                 MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 +
3932                              port*4);
3933
3934         return bnx2x_parity_attn(bp, global, print, attn.sig[0], attn.sig[1],
3935                                  attn.sig[2], attn.sig[3]);
3936 }
3937
3938
3939 static inline void bnx2x_attn_int_deasserted4(struct bnx2x *bp, u32 attn)
3940 {
3941         u32 val;
3942         if (attn & AEU_INPUTS_ATTN_BITS_PGLUE_HW_INTERRUPT) {
3943
3944                 val = REG_RD(bp, PGLUE_B_REG_PGLUE_B_INT_STS_CLR);
3945                 BNX2X_ERR("PGLUE hw attention 0x%x\n", val);
3946                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_ADDRESS_ERROR)
3947                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
3948                                   "ADDRESS_ERROR\n");
3949                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_INCORRECT_RCV_BEHAVIOR)
3950                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
3951                                   "INCORRECT_RCV_BEHAVIOR\n");
3952                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_WAS_ERROR_ATTN)
3953                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
3954                                   "WAS_ERROR_ATTN\n");
3955                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_VF_LENGTH_VIOLATION_ATTN)
3956                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
3957                                   "VF_LENGTH_VIOLATION_ATTN\n");
3958                 if (val &
3959                     PGLUE_B_PGLUE_B_INT_STS_REG_VF_GRC_SPACE_VIOLATION_ATTN)
3960                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
3961                                   "VF_GRC_SPACE_VIOLATION_ATTN\n");
3962                 if (val &
3963                     PGLUE_B_PGLUE_B_INT_STS_REG_VF_MSIX_BAR_VIOLATION_ATTN)
3964                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
3965                                   "VF_MSIX_BAR_VIOLATION_ATTN\n");
3966                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_ERROR_ATTN)
3967                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
3968                                   "TCPL_ERROR_ATTN\n");
3969                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_TCPL_IN_TWO_RCBS_ATTN)
3970                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
3971                                   "TCPL_IN_TWO_RCBS_ATTN\n");
3972                 if (val & PGLUE_B_PGLUE_B_INT_STS_REG_CSSNOOP_FIFO_OVERFLOW)
3973                         BNX2X_ERR("PGLUE_B_PGLUE_B_INT_STS_REG_"
3974                                   "CSSNOOP_FIFO_OVERFLOW\n");
3975         }
3976         if (attn & AEU_INPUTS_ATTN_BITS_ATC_HW_INTERRUPT) {
3977                 val = REG_RD(bp, ATC_REG_ATC_INT_STS_CLR);
3978                 BNX2X_ERR("ATC hw attention 0x%x\n", val);
3979                 if (val & ATC_ATC_INT_STS_REG_ADDRESS_ERROR)
3980                         BNX2X_ERR("ATC_ATC_INT_STS_REG_ADDRESS_ERROR\n");
3981                 if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND)
3982                         BNX2X_ERR("ATC_ATC_INT_STS_REG"
3983                                   "_ATC_TCPL_TO_NOT_PEND\n");
3984                 if (val & ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS)
3985                         BNX2X_ERR("ATC_ATC_INT_STS_REG_"
3986                                   "ATC_GPA_MULTIPLE_HITS\n");
3987                 if (val & ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT)
3988                         BNX2X_ERR("ATC_ATC_INT_STS_REG_"
3989                                   "ATC_RCPL_TO_EMPTY_CNT\n");
3990                 if (val & ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR)
3991                         BNX2X_ERR("ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR\n");
3992                 if (val & ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU)
3993                         BNX2X_ERR("ATC_ATC_INT_STS_REG_"
3994                                   "ATC_IREQ_LESS_THAN_STU\n");
3995         }
3996
3997         if (attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
3998                     AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)) {
3999                 BNX2X_ERR("FATAL parity attention set4 0x%x\n",
4000                 (u32)(attn & (AEU_INPUTS_ATTN_BITS_PGLUE_PARITY_ERROR |
4001                     AEU_INPUTS_ATTN_BITS_ATC_PARITY_ERROR)));
4002         }
4003
4004 }
4005
4006 static void bnx2x_attn_int_deasserted(struct bnx2x *bp, u32 deasserted)
4007 {
4008         struct attn_route attn, *group_mask;
4009         int port = BP_PORT(bp);
4010         int index;
4011         u32 reg_addr;
4012         u32 val;
4013         u32 aeu_mask;
4014         bool global = false;
4015
4016         /* need to take HW lock because MCP or other port might also
4017            try to handle this event */
4018         bnx2x_acquire_alr(bp);
4019
4020         if (bnx2x_chk_parity_attn(bp, &global, true)) {
4021 #ifndef BNX2X_STOP_ON_ERROR
4022                 bp->recovery_state = BNX2X_RECOVERY_INIT;
4023                 schedule_delayed_work(&bp->reset_task, 0);
4024                 /* Disable HW interrupts */
4025                 bnx2x_int_disable(bp);
4026                 /* In case of parity errors don't handle attentions so that
4027                  * other function would "see" parity errors.
4028                  */
4029 #else
4030                 bnx2x_panic();
4031 #endif
4032                 bnx2x_release_alr(bp);
4033                 return;
4034         }
4035
4036         attn.sig[0] = REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + port*4);
4037         attn.sig[1] = REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_2_FUNC_0 + port*4);
4038         attn.sig[2] = REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_3_FUNC_0 + port*4);
4039         attn.sig[3] = REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_4_FUNC_0 + port*4);
4040         if (!CHIP_IS_E1x(bp))
4041                 attn.sig[4] =
4042                       REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_5_FUNC_0 + port*4);
4043         else
4044                 attn.sig[4] = 0;
4045
4046         DP(NETIF_MSG_HW, "attn: %08x %08x %08x %08x %08x\n",
4047            attn.sig[0], attn.sig[1], attn.sig[2], attn.sig[3], attn.sig[4]);
4048
4049         for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
4050                 if (deasserted & (1 << index)) {
4051                         group_mask = &bp->attn_group[index];
4052
4053                         DP(NETIF_MSG_HW, "group[%d]: %08x %08x "
4054                                          "%08x %08x %08x\n",
4055                            index,
4056                            group_mask->sig[0], group_mask->sig[1],
4057                            group_mask->sig[2], group_mask->sig[3],
4058                            group_mask->sig[4]);
4059
4060                         bnx2x_attn_int_deasserted4(bp,
4061                                         attn.sig[4] & group_mask->sig[4]);
4062                         bnx2x_attn_int_deasserted3(bp,
4063                                         attn.sig[3] & group_mask->sig[3]);
4064                         bnx2x_attn_int_deasserted1(bp,
4065                                         attn.sig[1] & group_mask->sig[1]);
4066                         bnx2x_attn_int_deasserted2(bp,
4067                                         attn.sig[2] & group_mask->sig[2]);
4068                         bnx2x_attn_int_deasserted0(bp,
4069                                         attn.sig[0] & group_mask->sig[0]);
4070                 }
4071         }
4072
4073         bnx2x_release_alr(bp);
4074
4075         if (bp->common.int_block == INT_BLOCK_HC)
4076                 reg_addr = (HC_REG_COMMAND_REG + port*32 +
4077                             COMMAND_REG_ATTN_BITS_CLR);
4078         else
4079                 reg_addr = (BAR_IGU_INTMEM + IGU_CMD_ATTN_BIT_CLR_UPPER*8);
4080
4081         val = ~deasserted;
4082         DP(NETIF_MSG_HW, "about to mask 0x%08x at %s addr 0x%x\n", val,
4083            (bp->common.int_block == INT_BLOCK_HC) ? "HC" : "IGU", reg_addr);
4084         REG_WR(bp, reg_addr, val);
4085
4086         if (~bp->attn_state & deasserted)
4087                 BNX2X_ERR("IGU ERROR\n");
4088
4089         reg_addr = port ? MISC_REG_AEU_MASK_ATTN_FUNC_1 :
4090                           MISC_REG_AEU_MASK_ATTN_FUNC_0;
4091
4092         bnx2x_acquire_hw_lock(bp, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
4093         aeu_mask = REG_RD(bp, reg_addr);
4094
4095         DP(NETIF_MSG_HW, "aeu_mask %x  newly deasserted %x\n",
4096            aeu_mask, deasserted);
4097         aeu_mask |= (deasserted & 0x3ff);
4098         DP(NETIF_MSG_HW, "new mask %x\n", aeu_mask);
4099
4100         REG_WR(bp, reg_addr, aeu_mask);
4101         bnx2x_release_hw_lock(bp, HW_LOCK_RESOURCE_PORT0_ATT_MASK + port);
4102
4103         DP(NETIF_MSG_HW, "attn_state %x\n", bp->attn_state);
4104         bp->attn_state &= ~deasserted;
4105         DP(NETIF_MSG_HW, "new state %x\n", bp->attn_state);
4106 }
4107
4108 static void bnx2x_attn_int(struct bnx2x *bp)
4109 {
4110         /* read local copy of bits */
4111         u32 attn_bits = le32_to_cpu(bp->def_status_blk->atten_status_block.
4112                                                                 attn_bits);
4113         u32 attn_ack = le32_to_cpu(bp->def_status_blk->atten_status_block.
4114                                                                 attn_bits_ack);
4115         u32 attn_state = bp->attn_state;
4116
4117         /* look for changed bits */
4118         u32 asserted   =  attn_bits & ~attn_ack & ~attn_state;
4119         u32 deasserted = ~attn_bits &  attn_ack &  attn_state;
4120
4121         DP(NETIF_MSG_HW,
4122            "attn_bits %x  attn_ack %x  asserted %x  deasserted %x\n",
4123            attn_bits, attn_ack, asserted, deasserted);
4124
4125         if (~(attn_bits ^ attn_ack) & (attn_bits ^ attn_state))
4126                 BNX2X_ERR("BAD attention state\n");
4127
4128         /* handle bits that were raised */
4129         if (asserted)
4130                 bnx2x_attn_int_asserted(bp, asserted);
4131
4132         if (deasserted)
4133                 bnx2x_attn_int_deasserted(bp, deasserted);
4134 }
4135
4136 void bnx2x_igu_ack_sb(struct bnx2x *bp, u8 igu_sb_id, u8 segment,
4137                       u16 index, u8 op, u8 update)
4138 {
4139         u32 igu_addr = BAR_IGU_INTMEM + (IGU_CMD_INT_ACK_BASE + igu_sb_id)*8;
4140
4141         bnx2x_igu_ack_sb_gen(bp, igu_sb_id, segment, index, op, update,
4142                              igu_addr);
4143 }
4144
4145 static inline void bnx2x_update_eq_prod(struct bnx2x *bp, u16 prod)
4146 {
4147         /* No memory barriers */
4148         storm_memset_eq_prod(bp, prod, BP_FUNC(bp));
4149         mmiowb(); /* keep prod updates ordered */
4150 }
4151
4152 #ifdef BCM_CNIC
4153 static int  bnx2x_cnic_handle_cfc_del(struct bnx2x *bp, u32 cid,
4154                                       union event_ring_elem *elem)
4155 {
4156         u8 err = elem->message.error;
4157
4158         if (!bp->cnic_eth_dev.starting_cid  ||
4159             (cid < bp->cnic_eth_dev.starting_cid &&
4160             cid != bp->cnic_eth_dev.iscsi_l2_cid))
4161                 return 1;
4162
4163         DP(BNX2X_MSG_SP, "got delete ramrod for CNIC CID %d\n", cid);
4164
4165         if (unlikely(err)) {
4166
4167                 BNX2X_ERR("got delete ramrod for CNIC CID %d with error!\n",
4168                           cid);
4169                 bnx2x_panic_dump(bp);
4170         }
4171         bnx2x_cnic_cfc_comp(bp, cid, err);
4172         return 0;
4173 }
4174 #endif
4175
4176 static inline void bnx2x_handle_mcast_eqe(struct bnx2x *bp)
4177 {
4178         struct bnx2x_mcast_ramrod_params rparam;
4179         int rc;
4180
4181         memset(&rparam, 0, sizeof(rparam));
4182
4183         rparam.mcast_obj = &bp->mcast_obj;
4184
4185         netif_addr_lock_bh(bp->dev);
4186
4187         /* Clear pending state for the last command */
4188         bp->mcast_obj.raw.clear_pending(&bp->mcast_obj.raw);
4189
4190         /* If there are pending mcast commands - send them */
4191         if (bp->mcast_obj.check_pending(&bp->mcast_obj)) {
4192                 rc = bnx2x_config_mcast(bp, &rparam, BNX2X_MCAST_CMD_CONT);
4193                 if (rc < 0)
4194                         BNX2X_ERR("Failed to send pending mcast commands: %d\n",
4195                                   rc);
4196         }
4197
4198         netif_addr_unlock_bh(bp->dev);
4199 }
4200
4201 static inline void bnx2x_handle_classification_eqe(struct bnx2x *bp,
4202                                                    union event_ring_elem *elem)
4203 {
4204         unsigned long ramrod_flags = 0;
4205         int rc = 0;
4206         u32 cid = elem->message.data.eth_event.echo & BNX2X_SWCID_MASK;
4207         struct bnx2x_vlan_mac_obj *vlan_mac_obj;
4208
4209         /* Always push next commands out, don't wait here */
4210         __set_bit(RAMROD_CONT, &ramrod_flags);
4211
4212         switch (elem->message.data.eth_event.echo >> BNX2X_SWCID_SHIFT) {
4213         case BNX2X_FILTER_MAC_PENDING:
4214 #ifdef BCM_CNIC
4215                 if (cid == BNX2X_ISCSI_ETH_CID)
4216                         vlan_mac_obj = &bp->iscsi_l2_mac_obj;
4217                 else
4218 #endif
4219                         vlan_mac_obj = &bp->fp[cid].mac_obj;
4220
4221                 break;
4222                 vlan_mac_obj = &bp->fp[cid].mac_obj;
4223
4224         case BNX2X_FILTER_MCAST_PENDING:
4225                 /* This is only relevant for 57710 where multicast MACs are
4226                  * configured as unicast MACs using the same ramrod.
4227                  */
4228                 bnx2x_handle_mcast_eqe(bp);
4229                 return;
4230         default:
4231                 BNX2X_ERR("Unsupported classification command: %d\n",
4232                           elem->message.data.eth_event.echo);
4233                 return;
4234         }
4235
4236         rc = vlan_mac_obj->complete(bp, vlan_mac_obj, elem, &ramrod_flags);
4237
4238         if (rc < 0)
4239                 BNX2X_ERR("Failed to schedule new commands: %d\n", rc);
4240         else if (rc > 0)
4241                 DP(BNX2X_MSG_SP, "Scheduled next pending commands...\n");
4242
4243 }
4244
4245 #ifdef BCM_CNIC
4246 static void bnx2x_set_iscsi_eth_rx_mode(struct bnx2x *bp, bool start);
4247 #endif
4248
4249 static inline void bnx2x_handle_rx_mode_eqe(struct bnx2x *bp)
4250 {
4251         netif_addr_lock_bh(bp->dev);
4252
4253         clear_bit(BNX2X_FILTER_RX_MODE_PENDING, &bp->sp_state);
4254
4255         /* Send rx_mode command again if was requested */
4256         if (test_and_clear_bit(BNX2X_FILTER_RX_MODE_SCHED, &bp->sp_state))
4257                 bnx2x_set_storm_rx_mode(bp);
4258 #ifdef BCM_CNIC
4259         else if (test_and_clear_bit(BNX2X_FILTER_ISCSI_ETH_START_SCHED,
4260                                     &bp->sp_state))
4261                 bnx2x_set_iscsi_eth_rx_mode(bp, true);
4262         else if (test_and_clear_bit(BNX2X_FILTER_ISCSI_ETH_STOP_SCHED,
4263                                     &bp->sp_state))
4264                 bnx2x_set_iscsi_eth_rx_mode(bp, false);
4265 #endif
4266
4267         netif_addr_unlock_bh(bp->dev);
4268 }
4269
4270 static inline struct bnx2x_queue_sp_obj *bnx2x_cid_to_q_obj(
4271         struct bnx2x *bp, u32 cid)
4272 {
4273 #ifdef BCM_CNIC
4274         if (cid == BNX2X_FCOE_ETH_CID)
4275                 return &bnx2x_fcoe(bp, q_obj);
4276         else
4277 #endif
4278                 return &bnx2x_fp(bp, cid, q_obj);
4279 }
4280
4281 static void bnx2x_eq_int(struct bnx2x *bp)
4282 {
4283         u16 hw_cons, sw_cons, sw_prod;
4284         union event_ring_elem *elem;
4285         u32 cid;
4286         u8 opcode;
4287         int spqe_cnt = 0;
4288         struct bnx2x_queue_sp_obj *q_obj;
4289         struct bnx2x_func_sp_obj *f_obj = &bp->func_obj;
4290         struct bnx2x_raw_obj *rss_raw = &bp->rss_conf_obj.raw;
4291
4292         hw_cons = le16_to_cpu(*bp->eq_cons_sb);
4293
4294         /* The hw_cos range is 1-255, 257 - the sw_cons range is 0-254, 256.
4295          * when we get the the next-page we nned to adjust so the loop
4296          * condition below will be met. The next element is the size of a
4297          * regular element and hence incrementing by 1
4298          */
4299         if ((hw_cons & EQ_DESC_MAX_PAGE) == EQ_DESC_MAX_PAGE)
4300                 hw_cons++;
4301
4302         /* This function may never run in parallel with itself for a
4303          * specific bp, thus there is no need in "paired" read memory
4304          * barrier here.
4305          */
4306         sw_cons = bp->eq_cons;
4307         sw_prod = bp->eq_prod;
4308
4309         DP(BNX2X_MSG_SP, "EQ:  hw_cons %u  sw_cons %u bp->cq_spq_left %u\n",
4310                         hw_cons, sw_cons, atomic_read(&bp->eq_spq_left));
4311
4312         for (; sw_cons != hw_cons;
4313               sw_prod = NEXT_EQ_IDX(sw_prod), sw_cons = NEXT_EQ_IDX(sw_cons)) {
4314
4315
4316                 elem = &bp->eq_ring[EQ_DESC(sw_cons)];
4317
4318                 cid = SW_CID(elem->message.data.cfc_del_event.cid);
4319                 opcode = elem->message.opcode;
4320
4321
4322                 /* handle eq element */
4323                 switch (opcode) {
4324                 case EVENT_RING_OPCODE_STAT_QUERY:
4325                         DP(NETIF_MSG_TIMER, "got statistics comp event %d\n",
4326                            bp->stats_comp++);
4327                         /* nothing to do with stats comp */
4328                         continue;
4329
4330                 case EVENT_RING_OPCODE_CFC_DEL:
4331                         /* handle according to cid range */
4332                         /*
4333                          * we may want to verify here that the bp state is
4334                          * HALTING
4335                          */
4336                         DP(NETIF_MSG_IFDOWN,
4337                            "got delete ramrod for MULTI[%d]\n", cid);
4338 #ifdef BCM_CNIC
4339                         if (!bnx2x_cnic_handle_cfc_del(bp, cid, elem))
4340                                 goto next_spqe;
4341 #endif
4342                         q_obj = bnx2x_cid_to_q_obj(bp, cid);
4343
4344                         if (q_obj->complete_cmd(bp, q_obj, BNX2X_Q_CMD_CFC_DEL))
4345                                 break;
4346
4347
4348
4349                         goto next_spqe;
4350
4351                 case EVENT_RING_OPCODE_STOP_TRAFFIC:
4352                         DP(NETIF_MSG_IFUP, "got STOP TRAFFIC\n");
4353                         bnx2x_dcbx_set_params(bp, BNX2X_DCBX_STATE_TX_PAUSED);
4354                         goto next_spqe;
4355
4356                 case EVENT_RING_OPCODE_START_TRAFFIC:
4357                         DP(NETIF_MSG_IFUP, "got START TRAFFIC\n");
4358                         bnx2x_dcbx_set_params(bp, BNX2X_DCBX_STATE_TX_RELEASED);
4359                         goto next_spqe;
4360                 case EVENT_RING_OPCODE_FUNCTION_START:
4361                         DP(NETIF_MSG_IFUP, "got FUNC_START ramrod\n");
4362                         if (f_obj->complete_cmd(bp, f_obj, BNX2X_F_CMD_START))
4363                                 break;
4364
4365                         goto next_spqe;
4366
4367                 case EVENT_RING_OPCODE_FUNCTION_STOP:
4368                         DP(NETIF_MSG_IFDOWN, "got FUNC_STOP ramrod\n");
4369                         if (f_obj->complete_cmd(bp, f_obj, BNX2X_F_CMD_STOP))
4370                                 break;
4371
4372                         goto next_spqe;
4373                 }
4374
4375                 switch (opcode | bp->state) {
4376                 case (EVENT_RING_OPCODE_RSS_UPDATE_RULES |
4377                       BNX2X_STATE_OPEN):
4378                 case (EVENT_RING_OPCODE_RSS_UPDATE_RULES |
4379                       BNX2X_STATE_OPENING_WAIT4_PORT):
4380                         cid = elem->message.data.eth_event.echo &
4381                                 BNX2X_SWCID_MASK;
4382                         DP(NETIF_MSG_IFUP, "got RSS_UPDATE ramrod. CID %d\n",
4383                            cid);
4384                         rss_raw->clear_pending(rss_raw);
4385                         break;
4386
4387                 case (EVENT_RING_OPCODE_SET_MAC | BNX2X_STATE_OPEN):
4388                 case (EVENT_RING_OPCODE_SET_MAC | BNX2X_STATE_DIAG):
4389                 case (EVENT_RING_OPCODE_SET_MAC |
4390                       BNX2X_STATE_CLOSING_WAIT4_HALT):
4391                 case (EVENT_RING_OPCODE_CLASSIFICATION_RULES |
4392                       BNX2X_STATE_OPEN):
4393                 case (EVENT_RING_OPCODE_CLASSIFICATION_RULES |
4394                       BNX2X_STATE_DIAG):
4395                 case (EVENT_RING_OPCODE_CLASSIFICATION_RULES |
4396                       BNX2X_STATE_CLOSING_WAIT4_HALT):
4397                         DP(NETIF_MSG_IFUP, "got (un)set mac ramrod\n");
4398                         bnx2x_handle_classification_eqe(bp, elem);
4399                         break;
4400
4401                 case (EVENT_RING_OPCODE_MULTICAST_RULES |
4402                       BNX2X_STATE_OPEN):
4403                 case (EVENT_RING_OPCODE_MULTICAST_RULES |
4404                       BNX2X_STATE_DIAG):
4405                 case (EVENT_RING_OPCODE_MULTICAST_RULES |
4406                       BNX2X_STATE_CLOSING_WAIT4_HALT):
4407                         DP(NETIF_MSG_IFUP, "got mcast ramrod\n");
4408                         bnx2x_handle_mcast_eqe(bp);
4409                         break;
4410
4411                 case (EVENT_RING_OPCODE_FILTERS_RULES |
4412                       BNX2X_STATE_OPEN):
4413                 case (EVENT_RING_OPCODE_FILTERS_RULES |
4414                       BNX2X_STATE_DIAG):
4415                 case (EVENT_RING_OPCODE_FILTERS_RULES |
4416                       BNX2X_STATE_CLOSING_WAIT4_HALT):
4417                         DP(NETIF_MSG_IFUP, "got rx_mode ramrod\n");
4418                         bnx2x_handle_rx_mode_eqe(bp);
4419                         break;
4420                 default:
4421                         /* unknown event log error and continue */
4422                         BNX2X_ERR("Unknown EQ event %d, bp->state 0x%x\n",
4423                                   elem->message.opcode, bp->state);
4424                 }
4425 next_spqe:
4426                 spqe_cnt++;
4427         } /* for */
4428
4429         smp_mb__before_atomic_inc();
4430         atomic_add(spqe_cnt, &bp->eq_spq_left);
4431
4432         bp->eq_cons = sw_cons;
4433         bp->eq_prod = sw_prod;
4434         /* Make sure that above mem writes were issued towards the memory */
4435         smp_wmb();
4436
4437         /* update producer */
4438         bnx2x_update_eq_prod(bp, bp->eq_prod);
4439 }
4440
4441 static void bnx2x_sp_task(struct work_struct *work)
4442 {
4443         struct bnx2x *bp = container_of(work, struct bnx2x, sp_task.work);
4444         u16 status;
4445
4446         status = bnx2x_update_dsb_idx(bp);
4447 /*      if (status == 0)                                     */
4448 /*              BNX2X_ERR("spurious slowpath interrupt!\n"); */
4449
4450         DP(NETIF_MSG_INTR, "got a slowpath interrupt (status 0x%x)\n", status);
4451
4452         /* HW attentions */
4453         if (status & BNX2X_DEF_SB_ATT_IDX) {
4454                 bnx2x_attn_int(bp);
4455                 status &= ~BNX2X_DEF_SB_ATT_IDX;
4456         }
4457
4458         /* SP events: STAT_QUERY and others */
4459         if (status & BNX2X_DEF_SB_IDX) {
4460 #ifdef BCM_CNIC
4461                 struct bnx2x_fastpath *fp = bnx2x_fcoe_fp(bp);
4462
4463                 if ((!NO_FCOE(bp)) &&
4464                         (bnx2x_has_rx_work(fp) || bnx2x_has_tx_work(fp)))
4465                         napi_schedule(&bnx2x_fcoe(bp, napi));
4466 #endif
4467                 /* Handle EQ completions */
4468                 bnx2x_eq_int(bp);
4469
4470                 bnx2x_ack_sb(bp, bp->igu_dsb_id, USTORM_ID,
4471                         le16_to_cpu(bp->def_idx), IGU_INT_NOP, 1);
4472
4473                 status &= ~BNX2X_DEF_SB_IDX;
4474         }
4475
4476         if (unlikely(status))
4477                 DP(NETIF_MSG_INTR, "got an unknown interrupt! (status 0x%x)\n",
4478                    status);
4479
4480         bnx2x_ack_sb(bp, bp->igu_dsb_id, ATTENTION_ID,
4481              le16_to_cpu(bp->def_att_idx), IGU_INT_ENABLE, 1);
4482 }
4483
4484 irqreturn_t bnx2x_msix_sp_int(int irq, void *dev_instance)
4485 {
4486         struct net_device *dev = dev_instance;
4487         struct bnx2x *bp = netdev_priv(dev);
4488
4489         bnx2x_ack_sb(bp, bp->igu_dsb_id, USTORM_ID, 0,
4490                      IGU_INT_DISABLE, 0);
4491
4492 #ifdef BNX2X_STOP_ON_ERROR
4493         if (unlikely(bp->panic))
4494                 return IRQ_HANDLED;
4495 #endif
4496
4497 #ifdef BCM_CNIC
4498         {
4499                 struct cnic_ops *c_ops;
4500
4501                 rcu_read_lock();
4502                 c_ops = rcu_dereference(bp->cnic_ops);
4503                 if (c_ops)
4504                         c_ops->cnic_handler(bp->cnic_data, NULL);
4505                 rcu_read_unlock();
4506         }
4507 #endif
4508         queue_delayed_work(bnx2x_wq, &bp->sp_task, 0);
4509
4510         return IRQ_HANDLED;
4511 }
4512
4513 /* end of slow path */
4514
4515
4516 void bnx2x_drv_pulse(struct bnx2x *bp)
4517 {
4518         SHMEM_WR(bp, func_mb[BP_FW_MB_IDX(bp)].drv_pulse_mb,
4519                  bp->fw_drv_pulse_wr_seq);
4520 }
4521
4522
4523 static void bnx2x_timer(unsigned long data)
4524 {
4525         struct bnx2x *bp = (struct bnx2x *) data;
4526
4527         if (!netif_running(bp->dev))
4528                 return;
4529
4530         if (poll) {
4531                 struct bnx2x_fastpath *fp = &bp->fp[0];
4532
4533                 bnx2x_tx_int(fp);
4534                 bnx2x_rx_int(fp, 1000);
4535         }
4536
4537         if (!BP_NOMCP(bp)) {
4538                 int mb_idx = BP_FW_MB_IDX(bp);
4539                 u32 drv_pulse;
4540                 u32 mcp_pulse;
4541
4542                 ++bp->fw_drv_pulse_wr_seq;
4543                 bp->fw_drv_pulse_wr_seq &= DRV_PULSE_SEQ_MASK;
4544                 /* TBD - add SYSTEM_TIME */
4545                 drv_pulse = bp->fw_drv_pulse_wr_seq;
4546                 bnx2x_drv_pulse(bp);
4547
4548                 mcp_pulse = (SHMEM_RD(bp, func_mb[mb_idx].mcp_pulse_mb) &
4549                              MCP_PULSE_SEQ_MASK);
4550                 /* The delta between driver pulse and mcp response
4551                  * should be 1 (before mcp response) or 0 (after mcp response)
4552                  */
4553                 if ((drv_pulse != mcp_pulse) &&
4554                     (drv_pulse != ((mcp_pulse + 1) & MCP_PULSE_SEQ_MASK))) {
4555                         /* someone lost a heartbeat... */
4556                         BNX2X_ERR("drv_pulse (0x%x) != mcp_pulse (0x%x)\n",
4557                                   drv_pulse, mcp_pulse);
4558                 }
4559         }
4560
4561         if (bp->state == BNX2X_STATE_OPEN)
4562                 bnx2x_stats_handle(bp, STATS_EVENT_UPDATE);
4563
4564         mod_timer(&bp->timer, jiffies + bp->current_interval);
4565 }
4566
4567 /* end of Statistics */
4568
4569 /* nic init */
4570
4571 /*
4572  * nic init service functions
4573  */
4574
4575 static inline void bnx2x_fill(struct bnx2x *bp, u32 addr, int fill, u32 len)
4576 {
4577         u32 i;
4578         if (!(len%4) && !(addr%4))
4579                 for (i = 0; i < len; i += 4)
4580                         REG_WR(bp, addr + i, fill);
4581         else
4582                 for (i = 0; i < len; i++)
4583                         REG_WR8(bp, addr + i, fill);
4584
4585 }
4586
4587 /* helper: writes FP SP data to FW - data_size in dwords */
4588 static inline void bnx2x_wr_fp_sb_data(struct bnx2x *bp,
4589                                        int fw_sb_id,
4590                                        u32 *sb_data_p,
4591                                        u32 data_size)
4592 {
4593         int index;
4594         for (index = 0; index < data_size; index++)
4595                 REG_WR(bp, BAR_CSTRORM_INTMEM +
4596                         CSTORM_STATUS_BLOCK_DATA_OFFSET(fw_sb_id) +
4597                         sizeof(u32)*index,
4598                         *(sb_data_p + index));
4599 }
4600
4601 static inline void bnx2x_zero_fp_sb(struct bnx2x *bp, int fw_sb_id)
4602 {
4603         u32 *sb_data_p;
4604         u32 data_size = 0;
4605         struct hc_status_block_data_e2 sb_data_e2;
4606         struct hc_status_block_data_e1x sb_data_e1x;
4607
4608         /* disable the function first */
4609         if (!CHIP_IS_E1x(bp)) {
4610                 memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
4611                 sb_data_e2.common.state = SB_DISABLED;
4612                 sb_data_e2.common.p_func.vf_valid = false;
4613                 sb_data_p = (u32 *)&sb_data_e2;
4614                 data_size = sizeof(struct hc_status_block_data_e2)/sizeof(u32);
4615         } else {
4616                 memset(&sb_data_e1x, 0,
4617                        sizeof(struct hc_status_block_data_e1x));
4618                 sb_data_e1x.common.state = SB_DISABLED;
4619                 sb_data_e1x.common.p_func.vf_valid = false;
4620                 sb_data_p = (u32 *)&sb_data_e1x;
4621                 data_size = sizeof(struct hc_status_block_data_e1x)/sizeof(u32);
4622         }
4623         bnx2x_wr_fp_sb_data(bp, fw_sb_id, sb_data_p, data_size);
4624
4625         bnx2x_fill(bp, BAR_CSTRORM_INTMEM +
4626                         CSTORM_STATUS_BLOCK_OFFSET(fw_sb_id), 0,
4627                         CSTORM_STATUS_BLOCK_SIZE);
4628         bnx2x_fill(bp, BAR_CSTRORM_INTMEM +
4629                         CSTORM_SYNC_BLOCK_OFFSET(fw_sb_id), 0,
4630                         CSTORM_SYNC_BLOCK_SIZE);
4631 }
4632
4633 /* helper:  writes SP SB data to FW */
4634 static inline void bnx2x_wr_sp_sb_data(struct bnx2x *bp,
4635                 struct hc_sp_status_block_data *sp_sb_data)
4636 {
4637         int func = BP_FUNC(bp);
4638         int i;
4639         for (i = 0; i < sizeof(struct hc_sp_status_block_data)/sizeof(u32); i++)
4640                 REG_WR(bp, BAR_CSTRORM_INTMEM +
4641                         CSTORM_SP_STATUS_BLOCK_DATA_OFFSET(func) +
4642                         i*sizeof(u32),
4643                         *((u32 *)sp_sb_data + i));
4644 }
4645
4646 static inline void bnx2x_zero_sp_sb(struct bnx2x *bp)
4647 {
4648         int func = BP_FUNC(bp);
4649         struct hc_sp_status_block_data sp_sb_data;
4650         memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
4651
4652         sp_sb_data.state = SB_DISABLED;
4653         sp_sb_data.p_func.vf_valid = false;
4654
4655         bnx2x_wr_sp_sb_data(bp, &sp_sb_data);
4656
4657         bnx2x_fill(bp, BAR_CSTRORM_INTMEM +
4658                         CSTORM_SP_STATUS_BLOCK_OFFSET(func), 0,
4659                         CSTORM_SP_STATUS_BLOCK_SIZE);
4660         bnx2x_fill(bp, BAR_CSTRORM_INTMEM +
4661                         CSTORM_SP_SYNC_BLOCK_OFFSET(func), 0,
4662                         CSTORM_SP_SYNC_BLOCK_SIZE);
4663
4664 }
4665
4666
4667 static inline
4668 void bnx2x_setup_ndsb_state_machine(struct hc_status_block_sm *hc_sm,
4669                                            int igu_sb_id, int igu_seg_id)
4670 {
4671         hc_sm->igu_sb_id = igu_sb_id;
4672         hc_sm->igu_seg_id = igu_seg_id;
4673         hc_sm->timer_value = 0xFF;
4674         hc_sm->time_to_expire = 0xFFFFFFFF;
4675 }
4676
4677 static void bnx2x_init_sb(struct bnx2x *bp, dma_addr_t mapping, int vfid,
4678                           u8 vf_valid, int fw_sb_id, int igu_sb_id)
4679 {
4680         int igu_seg_id;
4681
4682         struct hc_status_block_data_e2 sb_data_e2;
4683         struct hc_status_block_data_e1x sb_data_e1x;
4684         struct hc_status_block_sm  *hc_sm_p;
4685         int data_size;
4686         u32 *sb_data_p;
4687
4688         if (CHIP_INT_MODE_IS_BC(bp))
4689                 igu_seg_id = HC_SEG_ACCESS_NORM;
4690         else
4691                 igu_seg_id = IGU_SEG_ACCESS_NORM;
4692
4693         bnx2x_zero_fp_sb(bp, fw_sb_id);
4694
4695         if (!CHIP_IS_E1x(bp)) {
4696                 memset(&sb_data_e2, 0, sizeof(struct hc_status_block_data_e2));
4697                 sb_data_e2.common.state = SB_ENABLED;
4698                 sb_data_e2.common.p_func.pf_id = BP_FUNC(bp);
4699                 sb_data_e2.common.p_func.vf_id = vfid;
4700                 sb_data_e2.common.p_func.vf_valid = vf_valid;
4701                 sb_data_e2.common.p_func.vnic_id = BP_VN(bp);
4702                 sb_data_e2.common.same_igu_sb_1b = true;
4703                 sb_data_e2.common.host_sb_addr.hi = U64_HI(mapping);
4704                 sb_data_e2.common.host_sb_addr.lo = U64_LO(mapping);
4705                 hc_sm_p = sb_data_e2.common.state_machine;
4706                 sb_data_p = (u32 *)&sb_data_e2;
4707                 data_size = sizeof(struct hc_status_block_data_e2)/sizeof(u32);
4708         } else {
4709                 memset(&sb_data_e1x, 0,
4710                        sizeof(struct hc_status_block_data_e1x));
4711                 sb_data_e1x.common.state = SB_ENABLED;
4712                 sb_data_e1x.common.p_func.pf_id = BP_FUNC(bp);
4713                 sb_data_e1x.common.p_func.vf_id = 0xff;
4714                 sb_data_e1x.common.p_func.vf_valid = false;
4715                 sb_data_e1x.common.p_func.vnic_id = BP_VN(bp);
4716                 sb_data_e1x.common.same_igu_sb_1b = true;
4717                 sb_data_e1x.common.host_sb_addr.hi = U64_HI(mapping);
4718                 sb_data_e1x.common.host_sb_addr.lo = U64_LO(mapping);
4719                 hc_sm_p = sb_data_e1x.common.state_machine;
4720                 sb_data_p = (u32 *)&sb_data_e1x;
4721                 data_size = sizeof(struct hc_status_block_data_e1x)/sizeof(u32);
4722         }
4723
4724         bnx2x_setup_ndsb_state_machine(&hc_sm_p[SM_RX_ID],
4725                                        igu_sb_id, igu_seg_id);
4726         bnx2x_setup_ndsb_state_machine(&hc_sm_p[SM_TX_ID],
4727                                        igu_sb_id, igu_seg_id);
4728
4729         DP(NETIF_MSG_HW, "Init FW SB %d\n", fw_sb_id);
4730
4731         /* write indecies to HW */
4732         bnx2x_wr_fp_sb_data(bp, fw_sb_id, sb_data_p, data_size);
4733 }
4734
4735 static void bnx2x_update_coalesce_sb(struct bnx2x *bp, u8 fw_sb_id,
4736                                      u16 tx_usec, u16 rx_usec)
4737 {
4738         bnx2x_update_coalesce_sb_index(bp, fw_sb_id, U_SB_ETH_RX_CQ_INDEX,
4739                                     false, rx_usec);
4740         bnx2x_update_coalesce_sb_index(bp, fw_sb_id, C_SB_ETH_TX_CQ_INDEX,
4741                                     false, tx_usec);
4742 }
4743
4744 static void bnx2x_init_def_sb(struct bnx2x *bp)
4745 {
4746         struct host_sp_status_block *def_sb = bp->def_status_blk;
4747         dma_addr_t mapping = bp->def_status_blk_mapping;
4748         int igu_sp_sb_index;
4749         int igu_seg_id;
4750         int port = BP_PORT(bp);
4751         int func = BP_FUNC(bp);
4752         int reg_offset;
4753         u64 section;
4754         int index;
4755         struct hc_sp_status_block_data sp_sb_data;
4756         memset(&sp_sb_data, 0, sizeof(struct hc_sp_status_block_data));
4757
4758         if (CHIP_INT_MODE_IS_BC(bp)) {
4759                 igu_sp_sb_index = DEF_SB_IGU_ID;
4760                 igu_seg_id = HC_SEG_ACCESS_DEF;
4761         } else {
4762                 igu_sp_sb_index = bp->igu_dsb_id;
4763                 igu_seg_id = IGU_SEG_ACCESS_DEF;
4764         }
4765
4766         /* ATTN */
4767         section = ((u64)mapping) + offsetof(struct host_sp_status_block,
4768                                             atten_status_block);
4769         def_sb->atten_status_block.status_block_id = igu_sp_sb_index;
4770
4771         bp->attn_state = 0;
4772
4773         reg_offset = (port ? MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0 :
4774                              MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0);
4775         for (index = 0; index < MAX_DYNAMIC_ATTN_GRPS; index++) {
4776                 int sindex;
4777                 /* take care of sig[0]..sig[4] */
4778                 for (sindex = 0; sindex < 4; sindex++)
4779                         bp->attn_group[index].sig[sindex] =
4780                            REG_RD(bp, reg_offset + sindex*0x4 + 0x10*index);
4781
4782                 if (!CHIP_IS_E1x(bp))
4783                         /*
4784                          * enable5 is separate from the rest of the registers,
4785                          * and therefore the address skip is 4
4786                          * and not 16 between the different groups
4787                          */
4788                         bp->attn_group[index].sig[4] = REG_RD(bp,
4789                                         reg_offset + 0x10 + 0x4*index);
4790                 else
4791                         bp->attn_group[index].sig[4] = 0;
4792         }
4793
4794         if (bp->common.int_block == INT_BLOCK_HC) {
4795                 reg_offset = (port ? HC_REG_ATTN_MSG1_ADDR_L :
4796                                      HC_REG_ATTN_MSG0_ADDR_L);
4797
4798                 REG_WR(bp, reg_offset, U64_LO(section));
4799                 REG_WR(bp, reg_offset + 4, U64_HI(section));
4800         } else if (!CHIP_IS_E1x(bp)) {
4801                 REG_WR(bp, IGU_REG_ATTN_MSG_ADDR_L, U64_LO(section));
4802                 REG_WR(bp, IGU_REG_ATTN_MSG_ADDR_H, U64_HI(section));
4803         }
4804
4805         section = ((u64)mapping) + offsetof(struct host_sp_status_block,
4806                                             sp_sb);
4807
4808         bnx2x_zero_sp_sb(bp);
4809
4810         sp_sb_data.state                = SB_ENABLED;
4811         sp_sb_data.host_sb_addr.lo      = U64_LO(section);
4812         sp_sb_data.host_sb_addr.hi      = U64_HI(section);
4813         sp_sb_data.igu_sb_id            = igu_sp_sb_index;
4814         sp_sb_data.igu_seg_id           = igu_seg_id;
4815         sp_sb_data.p_func.pf_id         = func;
4816         sp_sb_data.p_func.vnic_id       = BP_VN(bp);
4817         sp_sb_data.p_func.vf_id         = 0xff;
4818
4819         bnx2x_wr_sp_sb_data(bp, &sp_sb_data);
4820
4821         bnx2x_ack_sb(bp, bp->igu_dsb_id, USTORM_ID, 0, IGU_INT_ENABLE, 0);
4822 }
4823
4824 void bnx2x_update_coalesce(struct bnx2x *bp)
4825 {
4826         int i;
4827
4828         for_each_eth_queue(bp, i)
4829                 bnx2x_update_coalesce_sb(bp, bp->fp[i].fw_sb_id,
4830                                          bp->tx_ticks, bp->rx_ticks);
4831 }
4832
4833 static void bnx2x_init_sp_ring(struct bnx2x *bp)
4834 {
4835         spin_lock_init(&bp->spq_lock);
4836         atomic_set(&bp->cq_spq_left, MAX_SPQ_PENDING);
4837
4838         bp->spq_prod_idx = 0;
4839         bp->dsb_sp_prod = BNX2X_SP_DSB_INDEX;
4840         bp->spq_prod_bd = bp->spq;
4841         bp->spq_last_bd = bp->spq_prod_bd + MAX_SP_DESC_CNT;
4842 }
4843
4844 static void bnx2x_init_eq_ring(struct bnx2x *bp)
4845 {
4846         int i;
4847         for (i = 1; i <= NUM_EQ_PAGES; i++) {
4848                 union event_ring_elem *elem =
4849                         &bp->eq_ring[EQ_DESC_CNT_PAGE * i - 1];
4850
4851                 elem->next_page.addr.hi =
4852                         cpu_to_le32(U64_HI(bp->eq_mapping +
4853                                    BCM_PAGE_SIZE * (i % NUM_EQ_PAGES)));
4854                 elem->next_page.addr.lo =
4855                         cpu_to_le32(U64_LO(bp->eq_mapping +
4856                                    BCM_PAGE_SIZE*(i % NUM_EQ_PAGES)));
4857         }
4858         bp->eq_cons = 0;
4859         bp->eq_prod = NUM_EQ_DESC;
4860         bp->eq_cons_sb = BNX2X_EQ_INDEX;
4861         /* we want a warning message before it gets rought... */
4862         atomic_set(&bp->eq_spq_left,
4863                 min_t(int, MAX_SP_DESC_CNT - MAX_SPQ_PENDING, NUM_EQ_DESC) - 1);
4864 }
4865
4866
4867 /* called with netif_addr_lock_bh() */
4868 void bnx2x_set_q_rx_mode(struct bnx2x *bp, u8 cl_id,
4869                          unsigned long rx_mode_flags,
4870                          unsigned long rx_accept_flags,
4871                          unsigned long tx_accept_flags,
4872                          unsigned long ramrod_flags)
4873 {
4874         struct bnx2x_rx_mode_ramrod_params ramrod_param;
4875         int rc;
4876
4877         memset(&ramrod_param, 0, sizeof(ramrod_param));
4878
4879         /* Prepare ramrod parameters */
4880         ramrod_param.cid = 0;
4881         ramrod_param.cl_id = cl_id;
4882         ramrod_param.rx_mode_obj = &bp->rx_mode_obj;
4883         ramrod_param.func_id = BP_FUNC(bp);
4884
4885         ramrod_param.pstate = &bp->sp_state;
4886         ramrod_param.state = BNX2X_FILTER_RX_MODE_PENDING;
4887
4888         ramrod_param.rdata = bnx2x_sp(bp, rx_mode_rdata);
4889         ramrod_param.rdata_mapping = bnx2x_sp_mapping(bp, rx_mode_rdata);
4890
4891         set_bit(BNX2X_FILTER_RX_MODE_PENDING, &bp->sp_state);
4892
4893         ramrod_param.ramrod_flags = ramrod_flags;
4894         ramrod_param.rx_mode_flags = rx_mode_flags;
4895
4896         ramrod_param.rx_accept_flags = rx_accept_flags;
4897         ramrod_param.tx_accept_flags = tx_accept_flags;
4898
4899         rc = bnx2x_config_rx_mode(bp, &ramrod_param);
4900         if (rc < 0) {
4901                 BNX2X_ERR("Set rx_mode %d failed\n", bp->rx_mode);
4902                 return;
4903         }
4904 }
4905
4906 /* called with netif_addr_lock_bh() */
4907 void bnx2x_set_storm_rx_mode(struct bnx2x *bp)
4908 {
4909         unsigned long rx_mode_flags = 0, ramrod_flags = 0;
4910         unsigned long rx_accept_flags = 0, tx_accept_flags = 0;
4911
4912 #ifdef BCM_CNIC
4913         if (!NO_FCOE(bp))
4914
4915                 /* Configure rx_mode of FCoE Queue */
4916                 __set_bit(BNX2X_RX_MODE_FCOE_ETH, &rx_mode_flags);
4917 #endif
4918
4919         switch (bp->rx_mode) {
4920         case BNX2X_RX_MODE_NONE:
4921                 /*
4922                  * 'drop all' supersedes any accept flags that may have been
4923                  * passed to the function.
4924                  */
4925                 break;
4926         case BNX2X_RX_MODE_NORMAL:
4927                 __set_bit(BNX2X_ACCEPT_UNICAST, &rx_accept_flags);
4928                 __set_bit(BNX2X_ACCEPT_MULTICAST, &rx_accept_flags);
4929                 __set_bit(BNX2X_ACCEPT_BROADCAST, &rx_accept_flags);
4930
4931                 /* internal switching mode */
4932                 __set_bit(BNX2X_ACCEPT_UNICAST, &tx_accept_flags);
4933                 __set_bit(BNX2X_ACCEPT_MULTICAST, &tx_accept_flags);
4934                 __set_bit(BNX2X_ACCEPT_BROADCAST, &tx_accept_flags);
4935
4936                 break;
4937         case BNX2X_RX_MODE_ALLMULTI:
4938                 __set_bit(BNX2X_ACCEPT_UNICAST, &rx_accept_flags);
4939                 __set_bit(BNX2X_ACCEPT_ALL_MULTICAST, &rx_accept_flags);
4940                 __set_bit(BNX2X_ACCEPT_BROADCAST, &rx_accept_flags);
4941
4942                 /* internal switching mode */
4943                 __set_bit(BNX2X_ACCEPT_UNICAST, &tx_accept_flags);
4944                 __set_bit(BNX2X_ACCEPT_ALL_MULTICAST, &tx_accept_flags);
4945                 __set_bit(BNX2X_ACCEPT_BROADCAST, &tx_accept_flags);
4946
4947                 break;
4948         case BNX2X_RX_MODE_PROMISC:
4949                 /* According to deffinition of SI mode, iface in promisc mode
4950                  * should receive matched and unmatched (in resolution of port)
4951                  * unicast packets.
4952                  */
4953                 __set_bit(BNX2X_ACCEPT_UNMATCHED, &rx_accept_flags);
4954                 __set_bit(BNX2X_ACCEPT_UNICAST, &rx_accept_flags);
4955                 __set_bit(BNX2X_ACCEPT_ALL_MULTICAST, &rx_accept_flags);
4956                 __set_bit(BNX2X_ACCEPT_BROADCAST, &rx_accept_flags);
4957
4958                 /* internal switching mode */
4959                 __set_bit(BNX2X_ACCEPT_ALL_MULTICAST, &tx_accept_flags);
4960                 __set_bit(BNX2X_ACCEPT_BROADCAST, &tx_accept_flags);
4961
4962                 if (IS_MF_SI(bp))
4963                         __set_bit(BNX2X_ACCEPT_ALL_UNICAST, &tx_accept_flags);
4964                 else
4965                         __set_bit(BNX2X_ACCEPT_UNICAST, &tx_accept_flags);
4966
4967                 break;
4968         default:
4969                 BNX2X_ERR("Unknown rx_mode: %d\n", bp->rx_mode);
4970                 return;
4971         }
4972
4973         if (bp->rx_mode != BNX2X_RX_MODE_NONE) {
4974                 __set_bit(BNX2X_ACCEPT_ANY_VLAN, &rx_accept_flags);
4975                 __set_bit(BNX2X_ACCEPT_ANY_VLAN, &tx_accept_flags);
4976         }
4977
4978         __set_bit(RAMROD_RX, &ramrod_flags);
4979         __set_bit(RAMROD_TX, &ramrod_flags);
4980
4981         bnx2x_set_q_rx_mode(bp, bp->fp->cl_id, rx_mode_flags, rx_accept_flags,
4982                             tx_accept_flags, ramrod_flags);
4983 }
4984
4985 static void bnx2x_init_internal_common(struct bnx2x *bp)
4986 {
4987         int i;
4988
4989         if (IS_MF_SI(bp))
4990                 /*
4991                  * In switch independent mode, the TSTORM needs to accept
4992                  * packets that failed classification, since approximate match
4993                  * mac addresses aren't written to NIG LLH
4994                  */
4995                 REG_WR8(bp, BAR_TSTRORM_INTMEM +
4996                             TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET, 2);
4997         else if (!CHIP_IS_E1(bp)) /* 57710 doesn't support MF */
4998                 REG_WR8(bp, BAR_TSTRORM_INTMEM +
4999                             TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET, 0);
5000
5001         /* Zero this manually as its initialization is
5002            currently missing in the initTool */
5003         for (i = 0; i < (USTORM_AGG_DATA_SIZE >> 2); i++)
5004                 REG_WR(bp, BAR_USTRORM_INTMEM +
5005                        USTORM_AGG_DATA_OFFSET + i * 4, 0);
5006         if (!CHIP_IS_E1x(bp)) {
5007                 REG_WR8(bp, BAR_CSTRORM_INTMEM + CSTORM_IGU_MODE_OFFSET,
5008                         CHIP_INT_MODE_IS_BC(bp) ?
5009                         HC_IGU_BC_MODE : HC_IGU_NBC_MODE);
5010         }
5011 }
5012
5013 static void bnx2x_init_internal(struct bnx2x *bp, u32 load_code)
5014 {
5015         switch (load_code) {
5016         case FW_MSG_CODE_DRV_LOAD_COMMON:
5017         case FW_MSG_CODE_DRV_LOAD_COMMON_CHIP:
5018                 bnx2x_init_internal_common(bp);
5019                 /* no break */
5020
5021         case FW_MSG_CODE_DRV_LOAD_PORT:
5022                 /* nothing to do */
5023                 /* no break */
5024
5025         case FW_MSG_CODE_DRV_LOAD_FUNCTION:
5026                 /* internal memory per function is
5027                    initialized inside bnx2x_pf_init */
5028                 break;
5029
5030         default:
5031                 BNX2X_ERR("Unknown load_code (0x%x) from MCP\n", load_code);
5032                 break;
5033         }
5034 }
5035
5036 static inline u8 bnx2x_fp_igu_sb_id(struct bnx2x_fastpath *fp)
5037 {
5038         return fp->bp->igu_base_sb + fp->index + CNIC_CONTEXT_USE;
5039 }
5040
5041 static inline u8 bnx2x_fp_fw_sb_id(struct bnx2x_fastpath *fp)
5042 {
5043         return fp->bp->base_fw_ndsb + fp->index + CNIC_CONTEXT_USE;
5044 }
5045
5046 static inline u8 bnx2x_fp_cl_id(struct bnx2x_fastpath *fp)
5047 {
5048         if (CHIP_IS_E1x(fp->bp))
5049                 return BP_L_ID(fp->bp) + fp->index;
5050         else    /* We want Client ID to be the same as IGU SB ID for 57712 */
5051                 return bnx2x_fp_igu_sb_id(fp);
5052 }
5053
5054 static void bnx2x_init_fp(struct bnx2x *bp, int fp_idx)
5055 {
5056         struct bnx2x_fastpath *fp = &bp->fp[fp_idx];
5057         unsigned long q_type = 0;
5058
5059         fp->cid = fp_idx;
5060         fp->cl_id = bnx2x_fp_cl_id(fp);
5061         fp->fw_sb_id = bnx2x_fp_fw_sb_id(fp);
5062         fp->igu_sb_id = bnx2x_fp_igu_sb_id(fp);
5063         /* qZone id equals to FW (per path) client id */
5064         fp->cl_qzone_id  = bnx2x_fp_qzone_id(fp);
5065
5066         /* init shortcut */
5067         fp->ustorm_rx_prods_offset = bnx2x_rx_ustorm_prods_offset(fp);
5068         /* Setup SB indicies */
5069         fp->rx_cons_sb = BNX2X_RX_SB_INDEX;
5070         fp->tx_cons_sb = BNX2X_TX_SB_INDEX;
5071
5072         /* Configure Queue State object */
5073         __set_bit(BNX2X_Q_TYPE_HAS_RX, &q_type);
5074         __set_bit(BNX2X_Q_TYPE_HAS_TX, &q_type);
5075         bnx2x_init_queue_obj(bp, &fp->q_obj, fp->cl_id, fp->cid, BP_FUNC(bp),
5076                 bnx2x_sp(bp, q_rdata), bnx2x_sp_mapping(bp, q_rdata),
5077                               q_type);
5078
5079         /**
5080          * Configure classification DBs: Always enable Tx switching
5081          */
5082         bnx2x_init_vlan_mac_fp_objs(fp, BNX2X_OBJ_TYPE_RX_TX);
5083
5084         DP(NETIF_MSG_IFUP, "queue[%d]:  bnx2x_init_sb(%p,%p)  "
5085                                    "cl_id %d  fw_sb %d  igu_sb %d\n",
5086                    fp_idx, bp, fp->status_blk.e2_sb, fp->cl_id, fp->fw_sb_id,
5087                    fp->igu_sb_id);
5088         bnx2x_init_sb(bp, fp->status_blk_mapping, BNX2X_VF_ID_INVALID, false,
5089                       fp->fw_sb_id, fp->igu_sb_id);
5090
5091         bnx2x_update_fpsb_idx(fp);
5092 }
5093
5094 void bnx2x_nic_init(struct bnx2x *bp, u32 load_code)
5095 {
5096         int i;
5097
5098         for_each_eth_queue(bp, i)
5099                 bnx2x_init_fp(bp, i);
5100 #ifdef BCM_CNIC
5101         if (!NO_FCOE(bp))
5102                 bnx2x_init_fcoe_fp(bp);
5103
5104         bnx2x_init_sb(bp, bp->cnic_sb_mapping,
5105                       BNX2X_VF_ID_INVALID, false,
5106                       bnx2x_cnic_fw_sb_id(bp), bnx2x_cnic_igu_sb_id(bp));
5107
5108 #endif
5109
5110         /* Initialize MOD_ABS interrupts */
5111         bnx2x_init_mod_abs_int(bp, &bp->link_vars, bp->common.chip_id,
5112                                bp->common.shmem_base, bp->common.shmem2_base,
5113                                BP_PORT(bp));
5114         /* ensure status block indices were read */
5115         rmb();
5116
5117         bnx2x_init_def_sb(bp);
5118         bnx2x_update_dsb_idx(bp);
5119         bnx2x_init_rx_rings(bp);
5120         bnx2x_init_tx_rings(bp);
5121         bnx2x_init_sp_ring(bp);
5122         bnx2x_init_eq_ring(bp);
5123         bnx2x_init_internal(bp, load_code);
5124         bnx2x_pf_init(bp);
5125         bnx2x_stats_init(bp);
5126
5127         /* flush all before enabling interrupts */
5128         mb();
5129         mmiowb();
5130
5131         bnx2x_int_enable(bp);
5132
5133         /* Check for SPIO5 */
5134         bnx2x_attn_int_deasserted0(bp,
5135                 REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_1_FUNC_0 + BP_PORT(bp)*4) &
5136                                    AEU_INPUTS_ATTN_BITS_SPIO5);
5137 }
5138
5139 /* end of nic init */
5140
5141 /*
5142  * gzip service functions
5143  */
5144
5145 static int bnx2x_gunzip_init(struct bnx2x *bp)
5146 {
5147         bp->gunzip_buf = dma_alloc_coherent(&bp->pdev->dev, FW_BUF_SIZE,
5148                                             &bp->gunzip_mapping, GFP_KERNEL);
5149         if (bp->gunzip_buf  == NULL)
5150                 goto gunzip_nomem1;
5151
5152         bp->strm = kmalloc(sizeof(*bp->strm), GFP_KERNEL);
5153         if (bp->strm  == NULL)
5154                 goto gunzip_nomem2;
5155
5156         bp->strm->workspace = vmalloc(zlib_inflate_workspacesize());
5157         if (bp->strm->workspace == NULL)
5158                 goto gunzip_nomem3;
5159
5160         return 0;
5161
5162 gunzip_nomem3:
5163         kfree(bp->strm);
5164         bp->strm = NULL;
5165
5166 gunzip_nomem2:
5167         dma_free_coherent(&bp->pdev->dev, FW_BUF_SIZE, bp->gunzip_buf,
5168                           bp->gunzip_mapping);
5169         bp->gunzip_buf = NULL;
5170
5171 gunzip_nomem1:
5172         netdev_err(bp->dev, "Cannot allocate firmware buffer for"
5173                " un-compression\n");
5174         return -ENOMEM;
5175 }
5176
5177 static void bnx2x_gunzip_end(struct bnx2x *bp)
5178 {
5179         if (bp->strm) {
5180                 vfree(bp->strm->workspace);
5181                 kfree(bp->strm);
5182                 bp->strm = NULL;
5183         }
5184
5185         if (bp->gunzip_buf) {
5186                 dma_free_coherent(&bp->pdev->dev, FW_BUF_SIZE, bp->gunzip_buf,
5187                                   bp->gunzip_mapping);
5188                 bp->gunzip_buf = NULL;
5189         }
5190 }
5191
5192 static int bnx2x_gunzip(struct bnx2x *bp, const u8 *zbuf, int len)
5193 {
5194         int n, rc;
5195
5196         /* check gzip header */
5197         if ((zbuf[0] != 0x1f) || (zbuf[1] != 0x8b) || (zbuf[2] != Z_DEFLATED)) {
5198                 BNX2X_ERR("Bad gzip header\n");
5199                 return -EINVAL;
5200         }
5201
5202         n = 10;
5203
5204 #define FNAME                           0x8
5205
5206         if (zbuf[3] & FNAME)
5207                 while ((zbuf[n++] != 0) && (n < len));
5208
5209         bp->strm->next_in = (typeof(bp->strm->next_in))zbuf + n;
5210         bp->strm->avail_in = len - n;
5211         bp->strm->next_out = bp->gunzip_buf;
5212         bp->strm->avail_out = FW_BUF_SIZE;
5213
5214         rc = zlib_inflateInit2(bp->strm, -MAX_WBITS);
5215         if (rc != Z_OK)
5216                 return rc;
5217
5218         rc = zlib_inflate(bp->strm, Z_FINISH);
5219         if ((rc != Z_OK) && (rc != Z_STREAM_END))
5220                 netdev_err(bp->dev, "Firmware decompression error: %s\n",
5221                            bp->strm->msg);
5222
5223         bp->gunzip_outlen = (FW_BUF_SIZE - bp->strm->avail_out);
5224         if (bp->gunzip_outlen & 0x3)
5225                 netdev_err(bp->dev, "Firmware decompression error:"
5226                                     " gunzip_outlen (%d) not aligned\n",
5227                                 bp->gunzip_outlen);
5228         bp->gunzip_outlen >>= 2;
5229
5230         zlib_inflateEnd(bp->strm);
5231
5232         if (rc == Z_STREAM_END)
5233                 return 0;
5234
5235         return rc;
5236 }
5237
5238 /* nic load/unload */
5239
5240 /*
5241  * General service functions
5242  */
5243
5244 /* send a NIG loopback debug packet */
5245 static void bnx2x_lb_pckt(struct bnx2x *bp)
5246 {
5247         u32 wb_write[3];
5248
5249         /* Ethernet source and destination addresses */
5250         wb_write[0] = 0x55555555;
5251         wb_write[1] = 0x55555555;
5252         wb_write[2] = 0x20;             /* SOP */
5253         REG_WR_DMAE(bp, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
5254
5255         /* NON-IP protocol */
5256         wb_write[0] = 0x09000000;
5257         wb_write[1] = 0x55555555;
5258         wb_write[2] = 0x10;             /* EOP, eop_bvalid = 0 */
5259         REG_WR_DMAE(bp, NIG_REG_DEBUG_PACKET_LB, wb_write, 3);
5260 }
5261
5262 /* some of the internal memories
5263  * are not directly readable from the driver
5264  * to test them we send debug packets
5265  */
5266 static int bnx2x_int_mem_test(struct bnx2x *bp)
5267 {
5268         int factor;
5269         int count, i;
5270         u32 val = 0;
5271
5272         if (CHIP_REV_IS_FPGA(bp))
5273                 factor = 120;
5274         else if (CHIP_REV_IS_EMUL(bp))
5275                 factor = 200;
5276         else
5277                 factor = 1;
5278
5279         /* Disable inputs of parser neighbor blocks */
5280         REG_WR(bp, TSDM_REG_ENABLE_IN1, 0x0);
5281         REG_WR(bp, TCM_REG_PRS_IFEN, 0x0);
5282         REG_WR(bp, CFC_REG_DEBUG0, 0x1);
5283         REG_WR(bp, NIG_REG_PRS_REQ_IN_EN, 0x0);
5284
5285         /*  Write 0 to parser credits for CFC search request */
5286         REG_WR(bp, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
5287
5288         /* send Ethernet packet */
5289         bnx2x_lb_pckt(bp);
5290
5291         /* TODO do i reset NIG statistic? */
5292         /* Wait until NIG register shows 1 packet of size 0x10 */
5293         count = 1000 * factor;
5294         while (count) {
5295
5296                 bnx2x_read_dmae(bp, NIG_REG_STAT2_BRB_OCTET, 2);
5297                 val = *bnx2x_sp(bp, wb_data[0]);
5298                 if (val == 0x10)
5299                         break;
5300
5301                 msleep(10);
5302                 count--;
5303         }
5304         if (val != 0x10) {
5305                 BNX2X_ERR("NIG timeout  val = 0x%x\n", val);
5306                 return -1;
5307         }
5308
5309         /* Wait until PRS register shows 1 packet */
5310         count = 1000 * factor;
5311         while (count) {
5312                 val = REG_RD(bp, PRS_REG_NUM_OF_PACKETS);
5313                 if (val == 1)
5314                         break;
5315
5316                 msleep(10);
5317                 count--;
5318         }
5319         if (val != 0x1) {
5320                 BNX2X_ERR("PRS timeout val = 0x%x\n", val);
5321                 return -2;
5322         }
5323
5324         /* Reset and init BRB, PRS */
5325         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
5326         msleep(50);
5327         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
5328         msleep(50);
5329         bnx2x_init_block(bp, BLOCK_BRB1, PHASE_COMMON);
5330         bnx2x_init_block(bp, BLOCK_PRS, PHASE_COMMON);
5331
5332         DP(NETIF_MSG_HW, "part2\n");
5333
5334         /* Disable inputs of parser neighbor blocks */
5335         REG_WR(bp, TSDM_REG_ENABLE_IN1, 0x0);
5336         REG_WR(bp, TCM_REG_PRS_IFEN, 0x0);
5337         REG_WR(bp, CFC_REG_DEBUG0, 0x1);
5338         REG_WR(bp, NIG_REG_PRS_REQ_IN_EN, 0x0);
5339
5340         /* Write 0 to parser credits for CFC search request */
5341         REG_WR(bp, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x0);
5342
5343         /* send 10 Ethernet packets */
5344         for (i = 0; i < 10; i++)
5345                 bnx2x_lb_pckt(bp);
5346
5347         /* Wait until NIG register shows 10 + 1
5348            packets of size 11*0x10 = 0xb0 */
5349         count = 1000 * factor;
5350         while (count) {
5351
5352                 bnx2x_read_dmae(bp, NIG_REG_STAT2_BRB_OCTET, 2);
5353                 val = *bnx2x_sp(bp, wb_data[0]);
5354                 if (val == 0xb0)
5355                         break;
5356
5357                 msleep(10);
5358                 count--;
5359         }
5360         if (val != 0xb0) {
5361                 BNX2X_ERR("NIG timeout  val = 0x%x\n", val);
5362                 return -3;
5363         }
5364
5365         /* Wait until PRS register shows 2 packets */
5366         val = REG_RD(bp, PRS_REG_NUM_OF_PACKETS);
5367         if (val != 2)
5368                 BNX2X_ERR("PRS timeout  val = 0x%x\n", val);
5369
5370         /* Write 1 to parser credits for CFC search request */
5371         REG_WR(bp, PRS_REG_CFC_SEARCH_INITIAL_CREDIT, 0x1);
5372
5373         /* Wait until PRS register shows 3 packets */
5374         msleep(10 * factor);
5375         /* Wait until NIG register shows 1 packet of size 0x10 */
5376         val = REG_RD(bp, PRS_REG_NUM_OF_PACKETS);
5377         if (val != 3)
5378                 BNX2X_ERR("PRS timeout  val = 0x%x\n", val);
5379
5380         /* clear NIG EOP FIFO */
5381         for (i = 0; i < 11; i++)
5382                 REG_RD(bp, NIG_REG_INGRESS_EOP_LB_FIFO);
5383         val = REG_RD(bp, NIG_REG_INGRESS_EOP_LB_EMPTY);
5384         if (val != 1) {
5385                 BNX2X_ERR("clear of NIG failed\n");
5386                 return -4;
5387         }
5388
5389         /* Reset and init BRB, PRS, NIG */
5390         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR, 0x03);
5391         msleep(50);
5392         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0x03);
5393         msleep(50);
5394         bnx2x_init_block(bp, BLOCK_BRB1, PHASE_COMMON);
5395         bnx2x_init_block(bp, BLOCK_PRS, PHASE_COMMON);
5396 #ifndef BCM_CNIC
5397         /* set NIC mode */
5398         REG_WR(bp, PRS_REG_NIC_MODE, 1);
5399 #endif
5400
5401         /* Enable inputs of parser neighbor blocks */
5402         REG_WR(bp, TSDM_REG_ENABLE_IN1, 0x7fffffff);
5403         REG_WR(bp, TCM_REG_PRS_IFEN, 0x1);
5404         REG_WR(bp, CFC_REG_DEBUG0, 0x0);
5405         REG_WR(bp, NIG_REG_PRS_REQ_IN_EN, 0x1);
5406
5407         DP(NETIF_MSG_HW, "done\n");
5408
5409         return 0; /* OK */
5410 }
5411
5412 static void bnx2x_enable_blocks_attention(struct bnx2x *bp)
5413 {
5414         REG_WR(bp, PXP_REG_PXP_INT_MASK_0, 0);
5415         if (!CHIP_IS_E1x(bp))
5416                 REG_WR(bp, PXP_REG_PXP_INT_MASK_1, 0x40);
5417         else
5418                 REG_WR(bp, PXP_REG_PXP_INT_MASK_1, 0);
5419         REG_WR(bp, DORQ_REG_DORQ_INT_MASK, 0);
5420         REG_WR(bp, CFC_REG_CFC_INT_MASK, 0);
5421         /*
5422          * mask read length error interrupts in brb for parser
5423          * (parsing unit and 'checksum and crc' unit)
5424          * these errors are legal (PU reads fixed length and CAC can cause
5425          * read length error on truncated packets)
5426          */
5427         REG_WR(bp, BRB1_REG_BRB1_INT_MASK, 0xFC00);
5428         REG_WR(bp, QM_REG_QM_INT_MASK, 0);
5429         REG_WR(bp, TM_REG_TM_INT_MASK, 0);
5430         REG_WR(bp, XSDM_REG_XSDM_INT_MASK_0, 0);
5431         REG_WR(bp, XSDM_REG_XSDM_INT_MASK_1, 0);
5432         REG_WR(bp, XCM_REG_XCM_INT_MASK, 0);
5433 /*      REG_WR(bp, XSEM_REG_XSEM_INT_MASK_0, 0); */
5434 /*      REG_WR(bp, XSEM_REG_XSEM_INT_MASK_1, 0); */
5435         REG_WR(bp, USDM_REG_USDM_INT_MASK_0, 0);
5436         REG_WR(bp, USDM_REG_USDM_INT_MASK_1, 0);
5437         REG_WR(bp, UCM_REG_UCM_INT_MASK, 0);
5438 /*      REG_WR(bp, USEM_REG_USEM_INT_MASK_0, 0); */
5439 /*      REG_WR(bp, USEM_REG_USEM_INT_MASK_1, 0); */
5440         REG_WR(bp, GRCBASE_UPB + PB_REG_PB_INT_MASK, 0);
5441         REG_WR(bp, CSDM_REG_CSDM_INT_MASK_0, 0);
5442         REG_WR(bp, CSDM_REG_CSDM_INT_MASK_1, 0);
5443         REG_WR(bp, CCM_REG_CCM_INT_MASK, 0);
5444 /*      REG_WR(bp, CSEM_REG_CSEM_INT_MASK_0, 0); */
5445 /*      REG_WR(bp, CSEM_REG_CSEM_INT_MASK_1, 0); */
5446
5447         if (CHIP_REV_IS_FPGA(bp))
5448                 REG_WR(bp, PXP2_REG_PXP2_INT_MASK_0, 0x580000);
5449         else if (!CHIP_IS_E1x(bp))
5450                 REG_WR(bp, PXP2_REG_PXP2_INT_MASK_0,
5451                            (PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_OF
5452                                 | PXP2_PXP2_INT_MASK_0_REG_PGL_CPL_AFT
5453                                 | PXP2_PXP2_INT_MASK_0_REG_PGL_PCIE_ATTN
5454                                 | PXP2_PXP2_INT_MASK_0_REG_PGL_READ_BLOCKED
5455                                 | PXP2_PXP2_INT_MASK_0_REG_PGL_WRITE_BLOCKED));
5456         else
5457                 REG_WR(bp, PXP2_REG_PXP2_INT_MASK_0, 0x480000);
5458         REG_WR(bp, TSDM_REG_TSDM_INT_MASK_0, 0);
5459         REG_WR(bp, TSDM_REG_TSDM_INT_MASK_1, 0);
5460         REG_WR(bp, TCM_REG_TCM_INT_MASK, 0);
5461 /*      REG_WR(bp, TSEM_REG_TSEM_INT_MASK_0, 0); */
5462
5463         if (!CHIP_IS_E1x(bp))
5464                 /* enable VFC attentions: bits 11 and 12, bits 31:13 reserved */
5465                 REG_WR(bp, TSEM_REG_TSEM_INT_MASK_1, 0x07ff);
5466
5467         REG_WR(bp, CDU_REG_CDU_INT_MASK, 0);
5468         REG_WR(bp, DMAE_REG_DMAE_INT_MASK, 0);
5469 /*      REG_WR(bp, MISC_REG_MISC_INT_MASK, 0); */
5470         REG_WR(bp, PBF_REG_PBF_INT_MASK, 0x18);         /* bit 3,4 masked */
5471 }
5472
5473 static void bnx2x_reset_common(struct bnx2x *bp)
5474 {
5475         u32 val = 0x1400;
5476
5477         /* reset_common */
5478         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
5479                0xd3ffff7f);
5480
5481         if (CHIP_IS_E3(bp)) {
5482                 val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
5483                 val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
5484         }
5485
5486         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_CLEAR, val);
5487 }
5488
5489 static void bnx2x_setup_dmae(struct bnx2x *bp)
5490 {
5491         bp->dmae_ready = 0;
5492         spin_lock_init(&bp->dmae_lock);
5493 }
5494
5495 static void bnx2x_init_pxp(struct bnx2x *bp)
5496 {
5497         u16 devctl;
5498         int r_order, w_order;
5499
5500         pci_read_config_word(bp->pdev,
5501                              bp->pdev->pcie_cap + PCI_EXP_DEVCTL, &devctl);
5502         DP(NETIF_MSG_HW, "read 0x%x from devctl\n", devctl);
5503         w_order = ((devctl & PCI_EXP_DEVCTL_PAYLOAD) >> 5);
5504         if (bp->mrrs == -1)
5505                 r_order = ((devctl & PCI_EXP_DEVCTL_READRQ) >> 12);
5506         else {
5507                 DP(NETIF_MSG_HW, "force read order to %d\n", bp->mrrs);
5508                 r_order = bp->mrrs;
5509         }
5510
5511         bnx2x_init_pxp_arb(bp, r_order, w_order);
5512 }
5513
5514 static void bnx2x_setup_fan_failure_detection(struct bnx2x *bp)
5515 {
5516         int is_required;
5517         u32 val;
5518         int port;
5519
5520         if (BP_NOMCP(bp))
5521                 return;
5522
5523         is_required = 0;
5524         val = SHMEM_RD(bp, dev_info.shared_hw_config.config2) &
5525               SHARED_HW_CFG_FAN_FAILURE_MASK;
5526
5527         if (val == SHARED_HW_CFG_FAN_FAILURE_ENABLED)
5528                 is_required = 1;
5529
5530         /*
5531          * The fan failure mechanism is usually related to the PHY type since
5532          * the power consumption of the board is affected by the PHY. Currently,
5533          * fan is required for most designs with SFX7101, BCM8727 and BCM8481.
5534          */
5535         else if (val == SHARED_HW_CFG_FAN_FAILURE_PHY_TYPE)
5536                 for (port = PORT_0; port < PORT_MAX; port++) {
5537                         is_required |=
5538                                 bnx2x_fan_failure_det_req(
5539                                         bp,
5540                                         bp->common.shmem_base,
5541                                         bp->common.shmem2_base,
5542                                         port);
5543                 }
5544
5545         DP(NETIF_MSG_HW, "fan detection setting: %d\n", is_required);
5546
5547         if (is_required == 0)
5548                 return;
5549
5550         /* Fan failure is indicated by SPIO 5 */
5551         bnx2x_set_spio(bp, MISC_REGISTERS_SPIO_5,
5552                        MISC_REGISTERS_SPIO_INPUT_HI_Z);
5553
5554         /* set to active low mode */
5555         val = REG_RD(bp, MISC_REG_SPIO_INT);
5556         val |= ((1 << MISC_REGISTERS_SPIO_5) <<
5557                                         MISC_REGISTERS_SPIO_INT_OLD_SET_POS);
5558         REG_WR(bp, MISC_REG_SPIO_INT, val);
5559
5560         /* enable interrupt to signal the IGU */
5561         val = REG_RD(bp, MISC_REG_SPIO_EVENT_EN);
5562         val |= (1 << MISC_REGISTERS_SPIO_5);
5563         REG_WR(bp, MISC_REG_SPIO_EVENT_EN, val);
5564 }
5565
5566 static void bnx2x_pretend_func(struct bnx2x *bp, u8 pretend_func_num)
5567 {
5568         u32 offset = 0;
5569
5570         if (CHIP_IS_E1(bp))
5571                 return;
5572         if (CHIP_IS_E1H(bp) && (pretend_func_num >= E1H_FUNC_MAX))
5573                 return;
5574
5575         switch (BP_ABS_FUNC(bp)) {
5576         case 0:
5577                 offset = PXP2_REG_PGL_PRETEND_FUNC_F0;
5578                 break;
5579         case 1:
5580                 offset = PXP2_REG_PGL_PRETEND_FUNC_F1;
5581                 break;
5582         case 2:
5583                 offset = PXP2_REG_PGL_PRETEND_FUNC_F2;
5584                 break;
5585         case 3:
5586                 offset = PXP2_REG_PGL_PRETEND_FUNC_F3;
5587                 break;
5588         case 4:
5589                 offset = PXP2_REG_PGL_PRETEND_FUNC_F4;
5590                 break;
5591         case 5:
5592                 offset = PXP2_REG_PGL_PRETEND_FUNC_F5;
5593                 break;
5594         case 6:
5595                 offset = PXP2_REG_PGL_PRETEND_FUNC_F6;
5596                 break;
5597         case 7:
5598                 offset = PXP2_REG_PGL_PRETEND_FUNC_F7;
5599                 break;
5600         default:
5601                 return;
5602         }
5603
5604         REG_WR(bp, offset, pretend_func_num);
5605         REG_RD(bp, offset);
5606         DP(NETIF_MSG_HW, "Pretending to func %d\n", pretend_func_num);
5607 }
5608
5609 void bnx2x_pf_disable(struct bnx2x *bp)
5610 {
5611         u32 val = REG_RD(bp, IGU_REG_PF_CONFIGURATION);
5612         val &= ~IGU_PF_CONF_FUNC_EN;
5613
5614         REG_WR(bp, IGU_REG_PF_CONFIGURATION, val);
5615         REG_WR(bp, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
5616         REG_WR(bp, CFC_REG_WEAK_ENABLE_PF, 0);
5617 }
5618
5619 static inline void bnx2x__common_init_phy(struct bnx2x *bp)
5620 {
5621         u32 shmem_base[2], shmem2_base[2];
5622         shmem_base[0] =  bp->common.shmem_base;
5623         shmem2_base[0] = bp->common.shmem2_base;
5624         if (!CHIP_IS_E1x(bp)) {
5625                 shmem_base[1] =
5626                         SHMEM2_RD(bp, other_shmem_base_addr);
5627                 shmem2_base[1] =
5628                         SHMEM2_RD(bp, other_shmem2_base_addr);
5629         }
5630         bnx2x_acquire_phy_lock(bp);
5631         bnx2x_common_init_phy(bp, shmem_base, shmem2_base,
5632                               bp->common.chip_id);
5633         bnx2x_release_phy_lock(bp);
5634 }
5635
5636 /**
5637  * bnx2x_init_hw_common - initialize the HW at the COMMON phase.
5638  *
5639  * @bp:         driver handle
5640  */
5641 static int bnx2x_init_hw_common(struct bnx2x *bp)
5642 {
5643         u32 val;
5644
5645         DP(BNX2X_MSG_MCP, "starting common init  func %d\n", BP_ABS_FUNC(bp));
5646
5647         bnx2x_reset_common(bp);
5648         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_SET, 0xffffffff);
5649
5650         val = 0xfffc;
5651         if (CHIP_IS_E3(bp)) {
5652                 val |= MISC_REGISTERS_RESET_REG_2_MSTAT0;
5653                 val |= MISC_REGISTERS_RESET_REG_2_MSTAT1;
5654         }
5655         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_2_SET, val);
5656
5657         bnx2x_init_block(bp, BLOCK_MISC, PHASE_COMMON);
5658
5659         if (!CHIP_IS_E1x(bp)) {
5660                 u8 abs_func_id;
5661
5662                 /**
5663                  * 4-port mode or 2-port mode we need to turn of master-enable
5664                  * for everyone, after that, turn it back on for self.
5665                  * so, we disregard multi-function or not, and always disable
5666                  * for all functions on the given path, this means 0,2,4,6 for
5667                  * path 0 and 1,3,5,7 for path 1
5668                  */
5669                 for (abs_func_id = BP_PATH(bp);
5670                      abs_func_id < E2_FUNC_MAX*2; abs_func_id += 2) {
5671                         if (abs_func_id == BP_ABS_FUNC(bp)) {
5672                                 REG_WR(bp,
5673                                     PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER,
5674                                     1);
5675                                 continue;
5676                         }
5677
5678                         bnx2x_pretend_func(bp, abs_func_id);
5679                         /* clear pf enable */
5680                         bnx2x_pf_disable(bp);
5681                         bnx2x_pretend_func(bp, BP_ABS_FUNC(bp));
5682                 }
5683         }
5684
5685         bnx2x_init_block(bp, BLOCK_PXP, PHASE_COMMON);
5686         if (CHIP_IS_E1(bp)) {
5687                 /* enable HW interrupt from PXP on USDM overflow
5688                    bit 16 on INT_MASK_0 */
5689                 REG_WR(bp, PXP_REG_PXP_INT_MASK_0, 0);
5690         }
5691
5692         bnx2x_init_block(bp, BLOCK_PXP2, PHASE_COMMON);
5693         bnx2x_init_pxp(bp);
5694
5695 #ifdef __BIG_ENDIAN
5696         REG_WR(bp, PXP2_REG_RQ_QM_ENDIAN_M, 1);
5697         REG_WR(bp, PXP2_REG_RQ_TM_ENDIAN_M, 1);
5698         REG_WR(bp, PXP2_REG_RQ_SRC_ENDIAN_M, 1);
5699         REG_WR(bp, PXP2_REG_RQ_CDU_ENDIAN_M, 1);
5700         REG_WR(bp, PXP2_REG_RQ_DBG_ENDIAN_M, 1);
5701         /* make sure this value is 0 */
5702         REG_WR(bp, PXP2_REG_RQ_HC_ENDIAN_M, 0);
5703
5704 /*      REG_WR(bp, PXP2_REG_RD_PBF_SWAP_MODE, 1); */
5705         REG_WR(bp, PXP2_REG_RD_QM_SWAP_MODE, 1);
5706         REG_WR(bp, PXP2_REG_RD_TM_SWAP_MODE, 1);
5707         REG_WR(bp, PXP2_REG_RD_SRC_SWAP_MODE, 1);
5708         REG_WR(bp, PXP2_REG_RD_CDURD_SWAP_MODE, 1);
5709 #endif
5710
5711         bnx2x_ilt_init_page_size(bp, INITOP_SET);
5712
5713         if (CHIP_REV_IS_FPGA(bp) && CHIP_IS_E1H(bp))
5714                 REG_WR(bp, PXP2_REG_PGL_TAGS_LIMIT, 0x1);
5715
5716         /* let the HW do it's magic ... */
5717         msleep(100);
5718         /* finish PXP init */
5719         val = REG_RD(bp, PXP2_REG_RQ_CFG_DONE);
5720         if (val != 1) {
5721                 BNX2X_ERR("PXP2 CFG failed\n");
5722                 return -EBUSY;
5723         }
5724         val = REG_RD(bp, PXP2_REG_RD_INIT_DONE);
5725         if (val != 1) {
5726                 BNX2X_ERR("PXP2 RD_INIT failed\n");
5727                 return -EBUSY;
5728         }
5729
5730         /* Timers bug workaround E2 only. We need to set the entire ILT to
5731          * have entries with value "0" and valid bit on.
5732          * This needs to be done by the first PF that is loaded in a path
5733          * (i.e. common phase)
5734          */
5735         if (!CHIP_IS_E1x(bp)) {
5736 /* In E2 there is a bug in the timers block that can cause function 6 / 7
5737  * (i.e. vnic3) to start even if it is marked as "scan-off".
5738  * This occurs when a different function (func2,3) is being marked
5739  * as "scan-off". Real-life scenario for example: if a driver is being
5740  * load-unloaded while func6,7 are down. This will cause the timer to access
5741  * the ilt, translate to a logical address and send a request to read/write.
5742  * Since the ilt for the function that is down is not valid, this will cause
5743  * a translation error which is unrecoverable.
5744  * The Workaround is intended to make sure that when this happens nothing fatal
5745  * will occur. The workaround:
5746  *      1.  First PF driver which loads on a path will:
5747  *              a.  After taking the chip out of reset, by using pretend,
5748  *                  it will write "0" to the following registers of
5749  *                  the other vnics.
5750  *                  REG_WR(pdev, PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER, 0);
5751  *                  REG_WR(pdev, CFC_REG_WEAK_ENABLE_PF,0);
5752  *                  REG_WR(pdev, CFC_REG_STRONG_ENABLE_PF,0);
5753  *                  And for itself it will write '1' to
5754  *                  PGLUE_B_REG_INTERNAL_PFID_ENABLE_MASTER to enable
5755  *                  dmae-operations (writing to pram for example.)
5756  *                  note: can be done for only function 6,7 but cleaner this
5757  *                        way.
5758  *              b.  Write zero+valid to the entire ILT.
5759  *              c.  Init the first_timers_ilt_entry, last_timers_ilt_entry of
5760  *                  VNIC3 (of that port). The range allocated will be the
5761  *                  entire ILT. This is needed to prevent  ILT range error.
5762  *      2.  Any PF driver load flow:
5763  *              a.  ILT update with the physical addresses of the allocated
5764  *                  logical pages.
5765  *              b.  Wait 20msec. - note that this timeout is needed to make
5766  *                  sure there are no requests in one of the PXP internal
5767  *                  queues with "old" ILT addresses.
5768  *              c.  PF enable in the PGLC.
5769  *              d.  Clear the was_error of the PF in the PGLC. (could have
5770  *                  occured while driver was down)
5771  *              e.  PF enable in the CFC (WEAK + STRONG)
5772  *              f.  Timers scan enable
5773  *      3.  PF driver unload flow:
5774  *              a.  Clear the Timers scan_en.
5775  *              b.  Polling for scan_on=0 for that PF.
5776  *              c.  Clear the PF enable bit in the PXP.
5777  *              d.  Clear the PF enable in the CFC (WEAK + STRONG)
5778  *              e.  Write zero+valid to all ILT entries (The valid bit must
5779  *                  stay set)
5780  *              f.  If this is VNIC 3 of a port then also init
5781  *                  first_timers_ilt_entry to zero and last_timers_ilt_entry
5782  *                  to the last enrty in the ILT.
5783  *
5784  *      Notes:
5785  *      Currently the PF error in the PGLC is non recoverable.
5786  *      In the future the there will be a recovery routine for this error.
5787  *      Currently attention is masked.
5788  *      Having an MCP lock on the load/unload process does not guarantee that
5789  *      there is no Timer disable during Func6/7 enable. This is because the
5790  *      Timers scan is currently being cleared by the MCP on FLR.
5791  *      Step 2.d can be done only for PF6/7 and the driver can also check if
5792  *      there is error before clearing it. But the flow above is simpler and
5793  *      more general.
5794  *      All ILT entries are written by zero+valid and not just PF6/7
5795  *      ILT entries since in the future the ILT entries allocation for
5796  *      PF-s might be dynamic.
5797  */
5798                 struct ilt_client_info ilt_cli;
5799                 struct bnx2x_ilt ilt;
5800                 memset(&ilt_cli, 0, sizeof(struct ilt_client_info));
5801                 memset(&ilt, 0, sizeof(struct bnx2x_ilt));
5802
5803                 /* initialize dummy TM client */
5804                 ilt_cli.start = 0;
5805                 ilt_cli.end = ILT_NUM_PAGE_ENTRIES - 1;
5806                 ilt_cli.client_num = ILT_CLIENT_TM;
5807
5808                 /* Step 1: set zeroes to all ilt page entries with valid bit on
5809                  * Step 2: set the timers first/last ilt entry to point
5810                  * to the entire range to prevent ILT range error for 3rd/4th
5811                  * vnic (this code assumes existance of the vnic)
5812                  *
5813                  * both steps performed by call to bnx2x_ilt_client_init_op()
5814                  * with dummy TM client
5815                  *
5816                  * we must use pretend since PXP2_REG_RQ_##blk##_FIRST_ILT
5817                  * and his brother are split registers
5818                  */
5819                 bnx2x_pretend_func(bp, (BP_PATH(bp) + 6));
5820                 bnx2x_ilt_client_init_op_ilt(bp, &ilt, &ilt_cli, INITOP_CLEAR);
5821                 bnx2x_pretend_func(bp, BP_ABS_FUNC(bp));
5822
5823                 REG_WR(bp, PXP2_REG_RQ_DRAM_ALIGN, BNX2X_PXP_DRAM_ALIGN);
5824                 REG_WR(bp, PXP2_REG_RQ_DRAM_ALIGN_RD, BNX2X_PXP_DRAM_ALIGN);
5825                 REG_WR(bp, PXP2_REG_RQ_DRAM_ALIGN_SEL, 1);
5826         }
5827
5828
5829         REG_WR(bp, PXP2_REG_RQ_DISABLE_INPUTS, 0);
5830         REG_WR(bp, PXP2_REG_RD_DISABLE_INPUTS, 0);
5831
5832         if (!CHIP_IS_E1x(bp)) {
5833                 int factor = CHIP_REV_IS_EMUL(bp) ? 1000 :
5834                                 (CHIP_REV_IS_FPGA(bp) ? 400 : 0);
5835                 bnx2x_init_block(bp, BLOCK_PGLUE_B, PHASE_COMMON);
5836
5837                 bnx2x_init_block(bp, BLOCK_ATC, PHASE_COMMON);
5838
5839                 /* let the HW do it's magic ... */
5840                 do {
5841                         msleep(200);
5842                         val = REG_RD(bp, ATC_REG_ATC_INIT_DONE);
5843                 } while (factor-- && (val != 1));
5844
5845                 if (val != 1) {
5846                         BNX2X_ERR("ATC_INIT failed\n");
5847                         return -EBUSY;
5848                 }
5849         }
5850
5851         bnx2x_init_block(bp, BLOCK_DMAE, PHASE_COMMON);
5852
5853         /* clean the DMAE memory */
5854         bp->dmae_ready = 1;
5855         bnx2x_init_fill(bp, TSEM_REG_PRAM, 0, 8, 1);
5856
5857         bnx2x_init_block(bp, BLOCK_TCM, PHASE_COMMON);
5858
5859         bnx2x_init_block(bp, BLOCK_UCM, PHASE_COMMON);
5860
5861         bnx2x_init_block(bp, BLOCK_CCM, PHASE_COMMON);
5862
5863         bnx2x_init_block(bp, BLOCK_XCM, PHASE_COMMON);
5864
5865         bnx2x_read_dmae(bp, XSEM_REG_PASSIVE_BUFFER, 3);
5866         bnx2x_read_dmae(bp, CSEM_REG_PASSIVE_BUFFER, 3);
5867         bnx2x_read_dmae(bp, TSEM_REG_PASSIVE_BUFFER, 3);
5868         bnx2x_read_dmae(bp, USEM_REG_PASSIVE_BUFFER, 3);
5869
5870         bnx2x_init_block(bp, BLOCK_QM, PHASE_COMMON);
5871
5872
5873         /* QM queues pointers table */
5874         bnx2x_qm_init_ptr_table(bp, bp->qm_cid_count, INITOP_SET);
5875
5876         /* soft reset pulse */
5877         REG_WR(bp, QM_REG_SOFT_RESET, 1);
5878         REG_WR(bp, QM_REG_SOFT_RESET, 0);
5879
5880 #ifdef BCM_CNIC
5881         bnx2x_init_block(bp, BLOCK_TM, PHASE_COMMON);
5882 #endif
5883
5884         bnx2x_init_block(bp, BLOCK_DORQ, PHASE_COMMON);
5885         REG_WR(bp, DORQ_REG_DPM_CID_OFST, BNX2X_DB_SHIFT);
5886         if (!CHIP_REV_IS_SLOW(bp))
5887                 /* enable hw interrupt from doorbell Q */
5888                 REG_WR(bp, DORQ_REG_DORQ_INT_MASK, 0);
5889
5890         bnx2x_init_block(bp, BLOCK_BRB1, PHASE_COMMON);
5891
5892         bnx2x_init_block(bp, BLOCK_PRS, PHASE_COMMON);
5893         REG_WR(bp, PRS_REG_A_PRSU_20, 0xf);
5894
5895         if (!CHIP_IS_E1(bp))
5896                 REG_WR(bp, PRS_REG_E1HOV_MODE, bp->path_has_ovlan);
5897
5898         if (!CHIP_IS_E1x(bp) && !CHIP_IS_E3B0(bp))
5899                 /* Bit-map indicating which L2 hdrs may appear
5900                  * after the basic Ethernet header
5901                  */
5902                 REG_WR(bp, PRS_REG_HDRS_AFTER_BASIC,
5903                        bp->path_has_ovlan ? 7 : 6);
5904
5905         bnx2x_init_block(bp, BLOCK_TSDM, PHASE_COMMON);
5906         bnx2x_init_block(bp, BLOCK_CSDM, PHASE_COMMON);
5907         bnx2x_init_block(bp, BLOCK_USDM, PHASE_COMMON);
5908         bnx2x_init_block(bp, BLOCK_XSDM, PHASE_COMMON);
5909
5910         if (!CHIP_IS_E1x(bp)) {
5911                 /* reset VFC memories */
5912                 REG_WR(bp, TSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
5913                            VFC_MEMORIES_RST_REG_CAM_RST |
5914                            VFC_MEMORIES_RST_REG_RAM_RST);
5915                 REG_WR(bp, XSEM_REG_FAST_MEMORY + VFC_REG_MEMORIES_RST,
5916                            VFC_MEMORIES_RST_REG_CAM_RST |
5917                            VFC_MEMORIES_RST_REG_RAM_RST);
5918
5919                 msleep(20);
5920         }
5921
5922         bnx2x_init_block(bp, BLOCK_TSEM, PHASE_COMMON);
5923         bnx2x_init_block(bp, BLOCK_USEM, PHASE_COMMON);
5924         bnx2x_init_block(bp, BLOCK_CSEM, PHASE_COMMON);
5925         bnx2x_init_block(bp, BLOCK_XSEM, PHASE_COMMON);
5926
5927         /* sync semi rtc */
5928         REG_WR(bp, GRCBASE_MISC + MISC_REGISTERS_RESET_REG_1_CLEAR,
5929                0x80000000);
5930         REG_WR(bp, GRCBASE_MISC&nbs