sfc: 10Xpress: Report support for pause frames
[linux-2.6.git] / drivers / net / bnx2x.h
1 /* bnx2x.h: Broadcom Everest network driver.
2  *
3  * Copyright (c) 2007-2009 Broadcom Corporation
4  *
5  * This program is free software; you can redistribute it and/or modify
6  * it under the terms of the GNU General Public License as published by
7  * the Free Software Foundation.
8  *
9  * Maintained by: Eilon Greenstein <eilong@broadcom.com>
10  * Written by: Eliezer Tamir
11  * Based on code from Michael Chan's bnx2 driver
12  */
13
14 #ifndef BNX2X_H
15 #define BNX2X_H
16
17 /* compilation time flags */
18
19 /* define this to make the driver freeze on error to allow getting debug info
20  * (you will need to reboot afterwards) */
21 /* #define BNX2X_STOP_ON_ERROR */
22
23 #if defined(CONFIG_VLAN_8021Q) || defined(CONFIG_VLAN_8021Q_MODULE)
24 #define BCM_VLAN                        1
25 #endif
26
27 #if defined(CONFIG_CNIC) || defined(CONFIG_CNIC_MODULE)
28 #define BCM_CNIC 1
29 #include "cnic_if.h"
30 #endif
31
32 #define BNX2X_MULTI_QUEUE
33
34 #define BNX2X_NEW_NAPI
35
36
37
38 #include <linux/mdio.h>
39 #include "bnx2x_reg.h"
40 #include "bnx2x_fw_defs.h"
41 #include "bnx2x_hsi.h"
42 #include "bnx2x_link.h"
43
44 /* error/debug prints */
45
46 #define DRV_MODULE_NAME         "bnx2x"
47 #define PFX DRV_MODULE_NAME     ": "
48
49 /* for messages that are currently off */
50 #define BNX2X_MSG_OFF                   0
51 #define BNX2X_MSG_MCP                   0x010000 /* was: NETIF_MSG_HW */
52 #define BNX2X_MSG_STATS                 0x020000 /* was: NETIF_MSG_TIMER */
53 #define BNX2X_MSG_NVM                   0x040000 /* was: NETIF_MSG_HW */
54 #define BNX2X_MSG_DMAE                  0x080000 /* was: NETIF_MSG_HW */
55 #define BNX2X_MSG_SP                    0x100000 /* was: NETIF_MSG_INTR */
56 #define BNX2X_MSG_FP                    0x200000 /* was: NETIF_MSG_INTR */
57
58 #define DP_LEVEL                        KERN_NOTICE     /* was: KERN_DEBUG */
59
60 /* regular debug print */
61 #define DP(__mask, __fmt, __args...) do { \
62         if (bp->msglevel & (__mask)) \
63                 printk(DP_LEVEL "[%s:%d(%s)]" __fmt, __func__, __LINE__, \
64                         bp->dev ? (bp->dev->name) : "?", ##__args); \
65         } while (0)
66
67 /* errors debug print */
68 #define BNX2X_DBG_ERR(__fmt, __args...) do { \
69         if (bp->msglevel & NETIF_MSG_PROBE) \
70                 printk(KERN_ERR "[%s:%d(%s)]" __fmt, __func__, __LINE__, \
71                         bp->dev ? (bp->dev->name) : "?", ##__args); \
72         } while (0)
73
74 /* for errors (never masked) */
75 #define BNX2X_ERR(__fmt, __args...) do { \
76         printk(KERN_ERR "[%s:%d(%s)]" __fmt, __func__, __LINE__, \
77                 bp->dev ? (bp->dev->name) : "?", ##__args); \
78         } while (0)
79
80 /* before we have a dev->name use dev_info() */
81 #define BNX2X_DEV_INFO(__fmt, __args...) do { \
82         if (bp->msglevel & NETIF_MSG_PROBE) \
83                 dev_info(&bp->pdev->dev, __fmt, ##__args); \
84         } while (0)
85
86
87 #ifdef BNX2X_STOP_ON_ERROR
88 #define bnx2x_panic() do { \
89                 bp->panic = 1; \
90                 BNX2X_ERR("driver assert\n"); \
91                 bnx2x_int_disable(bp); \
92                 bnx2x_panic_dump(bp); \
93         } while (0)
94 #else
95 #define bnx2x_panic() do { \
96                 bp->panic = 1; \
97                 BNX2X_ERR("driver assert\n"); \
98                 bnx2x_panic_dump(bp); \
99         } while (0)
100 #endif
101
102
103 #define U64_LO(x)                       (u32)(((u64)(x)) & 0xffffffff)
104 #define U64_HI(x)                       (u32)(((u64)(x)) >> 32)
105 #define HILO_U64(hi, lo)                ((((u64)(hi)) << 32) + (lo))
106
107
108 #define REG_ADDR(bp, offset)            (bp->regview + offset)
109
110 #define REG_RD(bp, offset)              readl(REG_ADDR(bp, offset))
111 #define REG_RD8(bp, offset)             readb(REG_ADDR(bp, offset))
112
113 #define REG_WR(bp, offset, val)         writel((u32)val, REG_ADDR(bp, offset))
114 #define REG_WR8(bp, offset, val)        writeb((u8)val, REG_ADDR(bp, offset))
115 #define REG_WR16(bp, offset, val)       writew((u16)val, REG_ADDR(bp, offset))
116
117 #define REG_RD_IND(bp, offset)          bnx2x_reg_rd_ind(bp, offset)
118 #define REG_WR_IND(bp, offset, val)     bnx2x_reg_wr_ind(bp, offset, val)
119
120 #define REG_RD_DMAE(bp, offset, valp, len32) \
121         do { \
122                 bnx2x_read_dmae(bp, offset, len32);\
123                 memcpy(valp, bnx2x_sp(bp, wb_data[0]), (len32) * 4); \
124         } while (0)
125
126 #define REG_WR_DMAE(bp, offset, valp, len32) \
127         do { \
128                 memcpy(bnx2x_sp(bp, wb_data[0]), valp, (len32) * 4); \
129                 bnx2x_write_dmae(bp, bnx2x_sp_mapping(bp, wb_data), \
130                                  offset, len32); \
131         } while (0)
132
133 #define VIRT_WR_DMAE_LEN(bp, data, addr, len32) \
134         do { \
135                 memcpy(GUNZIP_BUF(bp), data, (len32) * 4); \
136                 bnx2x_write_big_buf_wb(bp, addr, len32); \
137         } while (0)
138
139 #define SHMEM_ADDR(bp, field)           (bp->common.shmem_base + \
140                                          offsetof(struct shmem_region, field))
141 #define SHMEM_RD(bp, field)             REG_RD(bp, SHMEM_ADDR(bp, field))
142 #define SHMEM_WR(bp, field, val)        REG_WR(bp, SHMEM_ADDR(bp, field), val)
143
144 #define SHMEM2_ADDR(bp, field)          (bp->common.shmem2_base + \
145                                          offsetof(struct shmem2_region, field))
146 #define SHMEM2_RD(bp, field)            REG_RD(bp, SHMEM2_ADDR(bp, field))
147 #define SHMEM2_WR(bp, field, val)       REG_WR(bp, SHMEM2_ADDR(bp, field), val)
148
149 #define EMAC_RD(bp, reg)                REG_RD(bp, emac_base + reg)
150 #define EMAC_WR(bp, reg, val)           REG_WR(bp, emac_base + reg, val)
151
152
153 /* fast path */
154
155 struct sw_rx_bd {
156         struct sk_buff  *skb;
157         DECLARE_PCI_UNMAP_ADDR(mapping)
158 };
159
160 struct sw_tx_bd {
161         struct sk_buff  *skb;
162         u16             first_bd;
163         u8              flags;
164 /* Set on the first BD descriptor when there is a split BD */
165 #define BNX2X_TSO_SPLIT_BD              (1<<0)
166 };
167
168 struct sw_rx_page {
169         struct page     *page;
170         DECLARE_PCI_UNMAP_ADDR(mapping)
171 };
172
173 union db_prod {
174         struct doorbell_set_prod data;
175         u32             raw;
176 };
177
178
179 /* MC hsi */
180 #define BCM_PAGE_SHIFT                  12
181 #define BCM_PAGE_SIZE                   (1 << BCM_PAGE_SHIFT)
182 #define BCM_PAGE_MASK                   (~(BCM_PAGE_SIZE - 1))
183 #define BCM_PAGE_ALIGN(addr)    (((addr) + BCM_PAGE_SIZE - 1) & BCM_PAGE_MASK)
184
185 #define PAGES_PER_SGE_SHIFT             0
186 #define PAGES_PER_SGE                   (1 << PAGES_PER_SGE_SHIFT)
187 #define SGE_PAGE_SIZE                   PAGE_SIZE
188 #define SGE_PAGE_SHIFT                  PAGE_SHIFT
189 #define SGE_PAGE_ALIGN(addr)            PAGE_ALIGN((typeof(PAGE_SIZE))(addr))
190
191 /* SGE ring related macros */
192 #define NUM_RX_SGE_PAGES                2
193 #define RX_SGE_CNT              (BCM_PAGE_SIZE / sizeof(struct eth_rx_sge))
194 #define MAX_RX_SGE_CNT                  (RX_SGE_CNT - 2)
195 /* RX_SGE_CNT is promised to be a power of 2 */
196 #define RX_SGE_MASK                     (RX_SGE_CNT - 1)
197 #define NUM_RX_SGE                      (RX_SGE_CNT * NUM_RX_SGE_PAGES)
198 #define MAX_RX_SGE                      (NUM_RX_SGE - 1)
199 #define NEXT_SGE_IDX(x)         ((((x) & RX_SGE_MASK) == \
200                                   (MAX_RX_SGE_CNT - 1)) ? (x) + 3 : (x) + 1)
201 #define RX_SGE(x)                       ((x) & MAX_RX_SGE)
202
203 /* SGE producer mask related macros */
204 /* Number of bits in one sge_mask array element */
205 #define RX_SGE_MASK_ELEM_SZ             64
206 #define RX_SGE_MASK_ELEM_SHIFT          6
207 #define RX_SGE_MASK_ELEM_MASK           ((u64)RX_SGE_MASK_ELEM_SZ - 1)
208
209 /* Creates a bitmask of all ones in less significant bits.
210    idx - index of the most significant bit in the created mask */
211 #define RX_SGE_ONES_MASK(idx) \
212                 (((u64)0x1 << (((idx) & RX_SGE_MASK_ELEM_MASK) + 1)) - 1)
213 #define RX_SGE_MASK_ELEM_ONE_MASK       ((u64)(~0))
214
215 /* Number of u64 elements in SGE mask array */
216 #define RX_SGE_MASK_LEN                 ((NUM_RX_SGE_PAGES * RX_SGE_CNT) / \
217                                          RX_SGE_MASK_ELEM_SZ)
218 #define RX_SGE_MASK_LEN_MASK            (RX_SGE_MASK_LEN - 1)
219 #define NEXT_SGE_MASK_ELEM(el)          (((el) + 1) & RX_SGE_MASK_LEN_MASK)
220
221
222 struct bnx2x_eth_q_stats {
223         u32 total_bytes_received_hi;
224         u32 total_bytes_received_lo;
225         u32 total_bytes_transmitted_hi;
226         u32 total_bytes_transmitted_lo;
227         u32 total_unicast_packets_received_hi;
228         u32 total_unicast_packets_received_lo;
229         u32 total_multicast_packets_received_hi;
230         u32 total_multicast_packets_received_lo;
231         u32 total_broadcast_packets_received_hi;
232         u32 total_broadcast_packets_received_lo;
233         u32 total_unicast_packets_transmitted_hi;
234         u32 total_unicast_packets_transmitted_lo;
235         u32 total_multicast_packets_transmitted_hi;
236         u32 total_multicast_packets_transmitted_lo;
237         u32 total_broadcast_packets_transmitted_hi;
238         u32 total_broadcast_packets_transmitted_lo;
239         u32 valid_bytes_received_hi;
240         u32 valid_bytes_received_lo;
241
242         u32 error_bytes_received_hi;
243         u32 error_bytes_received_lo;
244         u32 etherstatsoverrsizepkts_hi;
245         u32 etherstatsoverrsizepkts_lo;
246         u32 no_buff_discard_hi;
247         u32 no_buff_discard_lo;
248
249         u32 driver_xoff;
250         u32 rx_err_discard_pkt;
251         u32 rx_skb_alloc_failed;
252         u32 hw_csum_err;
253 };
254
255 #define BNX2X_NUM_Q_STATS               11
256 #define Q_STATS_OFFSET32(stat_name) \
257                         (offsetof(struct bnx2x_eth_q_stats, stat_name) / 4)
258
259 struct bnx2x_fastpath {
260
261         struct napi_struct      napi;
262
263         u8                      is_rx_queue;
264
265         struct host_status_block *status_blk;
266         dma_addr_t              status_blk_mapping;
267
268         struct sw_tx_bd         *tx_buf_ring;
269
270         union eth_tx_bd_types   *tx_desc_ring;
271         dma_addr_t              tx_desc_mapping;
272
273         struct sw_rx_bd         *rx_buf_ring;   /* BDs mappings ring */
274         struct sw_rx_page       *rx_page_ring;  /* SGE pages mappings ring */
275
276         struct eth_rx_bd        *rx_desc_ring;
277         dma_addr_t              rx_desc_mapping;
278
279         union eth_rx_cqe        *rx_comp_ring;
280         dma_addr_t              rx_comp_mapping;
281
282         /* SGE ring */
283         struct eth_rx_sge       *rx_sge_ring;
284         dma_addr_t              rx_sge_mapping;
285
286         u64                     sge_mask[RX_SGE_MASK_LEN];
287
288         int                     state;
289 #define BNX2X_FP_STATE_CLOSED           0
290 #define BNX2X_FP_STATE_IRQ              0x80000
291 #define BNX2X_FP_STATE_OPENING          0x90000
292 #define BNX2X_FP_STATE_OPEN             0xa0000
293 #define BNX2X_FP_STATE_HALTING          0xb0000
294 #define BNX2X_FP_STATE_HALTED           0xc0000
295
296         u8                      index;  /* number in fp array */
297         u8                      cl_id;  /* eth client id */
298         u8                      sb_id;  /* status block number in HW */
299
300         union db_prod           tx_db;
301
302         u16                     tx_pkt_prod;
303         u16                     tx_pkt_cons;
304         u16                     tx_bd_prod;
305         u16                     tx_bd_cons;
306         __le16                  *tx_cons_sb;
307
308         __le16                  fp_c_idx;
309         __le16                  fp_u_idx;
310
311         u16                     rx_bd_prod;
312         u16                     rx_bd_cons;
313         u16                     rx_comp_prod;
314         u16                     rx_comp_cons;
315         u16                     rx_sge_prod;
316         /* The last maximal completed SGE */
317         u16                     last_max_sge;
318         __le16                  *rx_cons_sb;
319         __le16                  *rx_bd_cons_sb;
320
321
322         unsigned long           tx_pkt,
323                                 rx_pkt,
324                                 rx_calls;
325
326         /* TPA related */
327         struct sw_rx_bd         tpa_pool[ETH_MAX_AGGREGATION_QUEUES_E1H];
328         u8                      tpa_state[ETH_MAX_AGGREGATION_QUEUES_E1H];
329 #define BNX2X_TPA_START                 1
330 #define BNX2X_TPA_STOP                  2
331         u8                      disable_tpa;
332 #ifdef BNX2X_STOP_ON_ERROR
333         u64                     tpa_queue_used;
334 #endif
335
336         struct tstorm_per_client_stats old_tclient;
337         struct ustorm_per_client_stats old_uclient;
338         struct xstorm_per_client_stats old_xclient;
339         struct bnx2x_eth_q_stats eth_q_stats;
340
341         /* The size is calculated using the following:
342              sizeof name field from netdev structure +
343              4 ('-Xx-' string) +
344              4 (for the digits and to make it DWORD aligned) */
345 #define FP_NAME_SIZE            (sizeof(((struct net_device *)0)->name) + 8)
346         char                    name[FP_NAME_SIZE];
347         struct bnx2x            *bp; /* parent */
348 };
349
350 #define bnx2x_fp(bp, nr, var)           (bp->fp[nr].var)
351
352
353 /* MC hsi */
354 #define MAX_FETCH_BD                    13      /* HW max BDs per packet */
355 #define RX_COPY_THRESH                  92
356
357 #define NUM_TX_RINGS                    16
358 #define TX_DESC_CNT             (BCM_PAGE_SIZE / sizeof(union eth_tx_bd_types))
359 #define MAX_TX_DESC_CNT                 (TX_DESC_CNT - 1)
360 #define NUM_TX_BD                       (TX_DESC_CNT * NUM_TX_RINGS)
361 #define MAX_TX_BD                       (NUM_TX_BD - 1)
362 #define MAX_TX_AVAIL                    (MAX_TX_DESC_CNT * NUM_TX_RINGS - 2)
363 #define NEXT_TX_IDX(x)          ((((x) & MAX_TX_DESC_CNT) == \
364                                   (MAX_TX_DESC_CNT - 1)) ? (x) + 2 : (x) + 1)
365 #define TX_BD(x)                        ((x) & MAX_TX_BD)
366 #define TX_BD_POFF(x)                   ((x) & MAX_TX_DESC_CNT)
367
368 /* The RX BD ring is special, each bd is 8 bytes but the last one is 16 */
369 #define NUM_RX_RINGS                    8
370 #define RX_DESC_CNT             (BCM_PAGE_SIZE / sizeof(struct eth_rx_bd))
371 #define MAX_RX_DESC_CNT                 (RX_DESC_CNT - 2)
372 #define RX_DESC_MASK                    (RX_DESC_CNT - 1)
373 #define NUM_RX_BD                       (RX_DESC_CNT * NUM_RX_RINGS)
374 #define MAX_RX_BD                       (NUM_RX_BD - 1)
375 #define MAX_RX_AVAIL                    (MAX_RX_DESC_CNT * NUM_RX_RINGS - 2)
376 #define NEXT_RX_IDX(x)          ((((x) & RX_DESC_MASK) == \
377                                   (MAX_RX_DESC_CNT - 1)) ? (x) + 3 : (x) + 1)
378 #define RX_BD(x)                        ((x) & MAX_RX_BD)
379
380 /* As long as CQE is 4 times bigger than BD entry we have to allocate
381    4 times more pages for CQ ring in order to keep it balanced with
382    BD ring */
383 #define NUM_RCQ_RINGS                   (NUM_RX_RINGS * 4)
384 #define RCQ_DESC_CNT            (BCM_PAGE_SIZE / sizeof(union eth_rx_cqe))
385 #define MAX_RCQ_DESC_CNT                (RCQ_DESC_CNT - 1)
386 #define NUM_RCQ_BD                      (RCQ_DESC_CNT * NUM_RCQ_RINGS)
387 #define MAX_RCQ_BD                      (NUM_RCQ_BD - 1)
388 #define MAX_RCQ_AVAIL                   (MAX_RCQ_DESC_CNT * NUM_RCQ_RINGS - 2)
389 #define NEXT_RCQ_IDX(x)         ((((x) & MAX_RCQ_DESC_CNT) == \
390                                   (MAX_RCQ_DESC_CNT - 1)) ? (x) + 2 : (x) + 1)
391 #define RCQ_BD(x)                       ((x) & MAX_RCQ_BD)
392
393
394 /* This is needed for determining of last_max */
395 #define SUB_S16(a, b)                   (s16)((s16)(a) - (s16)(b))
396
397 #define __SGE_MASK_SET_BIT(el, bit) \
398         do { \
399                 el = ((el) | ((u64)0x1 << (bit))); \
400         } while (0)
401
402 #define __SGE_MASK_CLEAR_BIT(el, bit) \
403         do { \
404                 el = ((el) & (~((u64)0x1 << (bit)))); \
405         } while (0)
406
407 #define SGE_MASK_SET_BIT(fp, idx) \
408         __SGE_MASK_SET_BIT(fp->sge_mask[(idx) >> RX_SGE_MASK_ELEM_SHIFT], \
409                            ((idx) & RX_SGE_MASK_ELEM_MASK))
410
411 #define SGE_MASK_CLEAR_BIT(fp, idx) \
412         __SGE_MASK_CLEAR_BIT(fp->sge_mask[(idx) >> RX_SGE_MASK_ELEM_SHIFT], \
413                              ((idx) & RX_SGE_MASK_ELEM_MASK))
414
415
416 /* used on a CID received from the HW */
417 #define SW_CID(x)                       (le32_to_cpu(x) & \
418                                          (COMMON_RAMROD_ETH_RX_CQE_CID >> 7))
419 #define CQE_CMD(x)                      (le32_to_cpu(x) >> \
420                                         COMMON_RAMROD_ETH_RX_CQE_CMD_ID_SHIFT)
421
422 #define BD_UNMAP_ADDR(bd)               HILO_U64(le32_to_cpu((bd)->addr_hi), \
423                                                  le32_to_cpu((bd)->addr_lo))
424 #define BD_UNMAP_LEN(bd)                (le16_to_cpu((bd)->nbytes))
425
426
427 #define DPM_TRIGER_TYPE                 0x40
428 #define DOORBELL(bp, cid, val) \
429         do { \
430                 writel((u32)(val), bp->doorbells + (BCM_PAGE_SIZE * (cid)) + \
431                        DPM_TRIGER_TYPE); \
432         } while (0)
433
434
435 /* TX CSUM helpers */
436 #define SKB_CS_OFF(skb)         (offsetof(struct tcphdr, check) - \
437                                  skb->csum_offset)
438 #define SKB_CS(skb)             (*(u16 *)(skb_transport_header(skb) + \
439                                           skb->csum_offset))
440
441 #define pbd_tcp_flags(skb)      (ntohl(tcp_flag_word(tcp_hdr(skb)))>>16 & 0xff)
442
443 #define XMIT_PLAIN                      0
444 #define XMIT_CSUM_V4                    0x1
445 #define XMIT_CSUM_V6                    0x2
446 #define XMIT_CSUM_TCP                   0x4
447 #define XMIT_GSO_V4                     0x8
448 #define XMIT_GSO_V6                     0x10
449
450 #define XMIT_CSUM                       (XMIT_CSUM_V4 | XMIT_CSUM_V6)
451 #define XMIT_GSO                        (XMIT_GSO_V4 | XMIT_GSO_V6)
452
453
454 /* stuff added to make the code fit 80Col */
455
456 #define CQE_TYPE(cqe_fp_flags)  ((cqe_fp_flags) & ETH_FAST_PATH_RX_CQE_TYPE)
457
458 #define TPA_TYPE_START                  ETH_FAST_PATH_RX_CQE_START_FLG
459 #define TPA_TYPE_END                    ETH_FAST_PATH_RX_CQE_END_FLG
460 #define TPA_TYPE(cqe_fp_flags)          ((cqe_fp_flags) & \
461                                          (TPA_TYPE_START | TPA_TYPE_END))
462
463 #define ETH_RX_ERROR_FALGS              ETH_FAST_PATH_RX_CQE_PHY_DECODE_ERR_FLG
464
465 #define BNX2X_IP_CSUM_ERR(cqe) \
466                         (!((cqe)->fast_path_cqe.status_flags & \
467                            ETH_FAST_PATH_RX_CQE_IP_XSUM_NO_VALIDATION_FLG) && \
468                          ((cqe)->fast_path_cqe.type_error_flags & \
469                           ETH_FAST_PATH_RX_CQE_IP_BAD_XSUM_FLG))
470
471 #define BNX2X_L4_CSUM_ERR(cqe) \
472                         (!((cqe)->fast_path_cqe.status_flags & \
473                            ETH_FAST_PATH_RX_CQE_L4_XSUM_NO_VALIDATION_FLG) && \
474                          ((cqe)->fast_path_cqe.type_error_flags & \
475                           ETH_FAST_PATH_RX_CQE_L4_BAD_XSUM_FLG))
476
477 #define BNX2X_RX_CSUM_OK(cqe) \
478                         (!(BNX2X_L4_CSUM_ERR(cqe) || BNX2X_IP_CSUM_ERR(cqe)))
479
480 #define BNX2X_PRS_FLAG_OVERETH_IPV4(flags) \
481                                 (((le16_to_cpu(flags) & \
482                                    PARSING_FLAGS_OVER_ETHERNET_PROTOCOL) >> \
483                                   PARSING_FLAGS_OVER_ETHERNET_PROTOCOL_SHIFT) \
484                                  == PRS_FLAG_OVERETH_IPV4)
485 #define BNX2X_RX_SUM_FIX(cqe) \
486         BNX2X_PRS_FLAG_OVERETH_IPV4(cqe->fast_path_cqe.pars_flags.flags)
487
488
489 #define FP_USB_FUNC_OFF                 (2 + 2*HC_USTORM_SB_NUM_INDICES)
490 #define FP_CSB_FUNC_OFF                 (2 + 2*HC_CSTORM_SB_NUM_INDICES)
491
492 #define U_SB_ETH_RX_CQ_INDEX            HC_INDEX_U_ETH_RX_CQ_CONS
493 #define U_SB_ETH_RX_BD_INDEX            HC_INDEX_U_ETH_RX_BD_CONS
494 #define C_SB_ETH_TX_CQ_INDEX            HC_INDEX_C_ETH_TX_CQ_CONS
495
496 #define BNX2X_RX_SB_INDEX \
497         (&fp->status_blk->u_status_block.index_values[U_SB_ETH_RX_CQ_INDEX])
498
499 #define BNX2X_RX_SB_BD_INDEX \
500         (&fp->status_blk->u_status_block.index_values[U_SB_ETH_RX_BD_INDEX])
501
502 #define BNX2X_RX_SB_INDEX_NUM \
503                 (((U_SB_ETH_RX_CQ_INDEX << \
504                    USTORM_ETH_ST_CONTEXT_CONFIG_CQE_SB_INDEX_NUMBER_SHIFT) & \
505                   USTORM_ETH_ST_CONTEXT_CONFIG_CQE_SB_INDEX_NUMBER) | \
506                  ((U_SB_ETH_RX_BD_INDEX << \
507                    USTORM_ETH_ST_CONTEXT_CONFIG_BD_SB_INDEX_NUMBER_SHIFT) & \
508                   USTORM_ETH_ST_CONTEXT_CONFIG_BD_SB_INDEX_NUMBER))
509
510 #define BNX2X_TX_SB_INDEX \
511         (&fp->status_blk->c_status_block.index_values[C_SB_ETH_TX_CQ_INDEX])
512
513
514 /* end of fast path */
515
516 /* common */
517
518 struct bnx2x_common {
519
520         u32                     chip_id;
521 /* chip num:16-31, rev:12-15, metal:4-11, bond_id:0-3 */
522 #define CHIP_ID(bp)                     (bp->common.chip_id & 0xfffffff0)
523
524 #define CHIP_NUM(bp)                    (bp->common.chip_id >> 16)
525 #define CHIP_NUM_57710                  0x164e
526 #define CHIP_NUM_57711                  0x164f
527 #define CHIP_NUM_57711E                 0x1650
528 #define CHIP_IS_E1(bp)                  (CHIP_NUM(bp) == CHIP_NUM_57710)
529 #define CHIP_IS_57711(bp)               (CHIP_NUM(bp) == CHIP_NUM_57711)
530 #define CHIP_IS_57711E(bp)              (CHIP_NUM(bp) == CHIP_NUM_57711E)
531 #define CHIP_IS_E1H(bp)                 (CHIP_IS_57711(bp) || \
532                                          CHIP_IS_57711E(bp))
533 #define IS_E1H_OFFSET                   CHIP_IS_E1H(bp)
534
535 #define CHIP_REV(bp)                    (bp->common.chip_id & 0x0000f000)
536 #define CHIP_REV_Ax                     0x00000000
537 /* assume maximum 5 revisions */
538 #define CHIP_REV_IS_SLOW(bp)            (CHIP_REV(bp) > 0x00005000)
539 /* Emul versions are A=>0xe, B=>0xc, C=>0xa, D=>8, E=>6 */
540 #define CHIP_REV_IS_EMUL(bp)            ((CHIP_REV_IS_SLOW(bp)) && \
541                                          !(CHIP_REV(bp) & 0x00001000))
542 /* FPGA versions are A=>0xf, B=>0xd, C=>0xb, D=>9, E=>7 */
543 #define CHIP_REV_IS_FPGA(bp)            ((CHIP_REV_IS_SLOW(bp)) && \
544                                          (CHIP_REV(bp) & 0x00001000))
545
546 #define CHIP_TIME(bp)                   ((CHIP_REV_IS_EMUL(bp)) ? 2000 : \
547                                         ((CHIP_REV_IS_FPGA(bp)) ? 200 : 1))
548
549 #define CHIP_METAL(bp)                  (bp->common.chip_id & 0x00000ff0)
550 #define CHIP_BOND_ID(bp)                (bp->common.chip_id & 0x0000000f)
551
552         int                     flash_size;
553 #define NVRAM_1MB_SIZE                  0x20000 /* 1M bit in bytes */
554 #define NVRAM_TIMEOUT_COUNT             30000
555 #define NVRAM_PAGE_SIZE                 256
556
557         u32                     shmem_base;
558         u32                     shmem2_base;
559
560         u32                     hw_config;
561
562         u32                     bc_ver;
563 };
564
565
566 /* end of common */
567
568 /* port */
569
570 struct nig_stats {
571         u32 brb_discard;
572         u32 brb_packet;
573         u32 brb_truncate;
574         u32 flow_ctrl_discard;
575         u32 flow_ctrl_octets;
576         u32 flow_ctrl_packet;
577         u32 mng_discard;
578         u32 mng_octet_inp;
579         u32 mng_octet_out;
580         u32 mng_packet_inp;
581         u32 mng_packet_out;
582         u32 pbf_octets;
583         u32 pbf_packet;
584         u32 safc_inp;
585         u32 egress_mac_pkt0_lo;
586         u32 egress_mac_pkt0_hi;
587         u32 egress_mac_pkt1_lo;
588         u32 egress_mac_pkt1_hi;
589 };
590
591 struct bnx2x_port {
592         u32                     pmf;
593
594         u32                     link_config;
595
596         u32                     supported;
597 /* link settings - missing defines */
598 #define SUPPORTED_2500baseX_Full        (1 << 15)
599
600         u32                     advertising;
601 /* link settings - missing defines */
602 #define ADVERTISED_2500baseX_Full       (1 << 15)
603
604         u32                     phy_addr;
605
606         /* used to synchronize phy accesses */
607         struct mutex            phy_mutex;
608         int                     need_hw_lock;
609
610         u32                     port_stx;
611
612         struct nig_stats        old_nig_stats;
613 };
614
615 /* end of port */
616
617
618 enum bnx2x_stats_event {
619         STATS_EVENT_PMF = 0,
620         STATS_EVENT_LINK_UP,
621         STATS_EVENT_UPDATE,
622         STATS_EVENT_STOP,
623         STATS_EVENT_MAX
624 };
625
626 enum bnx2x_stats_state {
627         STATS_STATE_DISABLED = 0,
628         STATS_STATE_ENABLED,
629         STATS_STATE_MAX
630 };
631
632 struct bnx2x_eth_stats {
633         u32 total_bytes_received_hi;
634         u32 total_bytes_received_lo;
635         u32 total_bytes_transmitted_hi;
636         u32 total_bytes_transmitted_lo;
637         u32 total_unicast_packets_received_hi;
638         u32 total_unicast_packets_received_lo;
639         u32 total_multicast_packets_received_hi;
640         u32 total_multicast_packets_received_lo;
641         u32 total_broadcast_packets_received_hi;
642         u32 total_broadcast_packets_received_lo;
643         u32 total_unicast_packets_transmitted_hi;
644         u32 total_unicast_packets_transmitted_lo;
645         u32 total_multicast_packets_transmitted_hi;
646         u32 total_multicast_packets_transmitted_lo;
647         u32 total_broadcast_packets_transmitted_hi;
648         u32 total_broadcast_packets_transmitted_lo;
649         u32 valid_bytes_received_hi;
650         u32 valid_bytes_received_lo;
651
652         u32 error_bytes_received_hi;
653         u32 error_bytes_received_lo;
654         u32 etherstatsoverrsizepkts_hi;
655         u32 etherstatsoverrsizepkts_lo;
656         u32 no_buff_discard_hi;
657         u32 no_buff_discard_lo;
658
659         u32 rx_stat_ifhcinbadoctets_hi;
660         u32 rx_stat_ifhcinbadoctets_lo;
661         u32 tx_stat_ifhcoutbadoctets_hi;
662         u32 tx_stat_ifhcoutbadoctets_lo;
663         u32 rx_stat_dot3statsfcserrors_hi;
664         u32 rx_stat_dot3statsfcserrors_lo;
665         u32 rx_stat_dot3statsalignmenterrors_hi;
666         u32 rx_stat_dot3statsalignmenterrors_lo;
667         u32 rx_stat_dot3statscarriersenseerrors_hi;
668         u32 rx_stat_dot3statscarriersenseerrors_lo;
669         u32 rx_stat_falsecarriererrors_hi;
670         u32 rx_stat_falsecarriererrors_lo;
671         u32 rx_stat_etherstatsundersizepkts_hi;
672         u32 rx_stat_etherstatsundersizepkts_lo;
673         u32 rx_stat_dot3statsframestoolong_hi;
674         u32 rx_stat_dot3statsframestoolong_lo;
675         u32 rx_stat_etherstatsfragments_hi;
676         u32 rx_stat_etherstatsfragments_lo;
677         u32 rx_stat_etherstatsjabbers_hi;
678         u32 rx_stat_etherstatsjabbers_lo;
679         u32 rx_stat_maccontrolframesreceived_hi;
680         u32 rx_stat_maccontrolframesreceived_lo;
681         u32 rx_stat_bmac_xpf_hi;
682         u32 rx_stat_bmac_xpf_lo;
683         u32 rx_stat_bmac_xcf_hi;
684         u32 rx_stat_bmac_xcf_lo;
685         u32 rx_stat_xoffstateentered_hi;
686         u32 rx_stat_xoffstateentered_lo;
687         u32 rx_stat_xonpauseframesreceived_hi;
688         u32 rx_stat_xonpauseframesreceived_lo;
689         u32 rx_stat_xoffpauseframesreceived_hi;
690         u32 rx_stat_xoffpauseframesreceived_lo;
691         u32 tx_stat_outxonsent_hi;
692         u32 tx_stat_outxonsent_lo;
693         u32 tx_stat_outxoffsent_hi;
694         u32 tx_stat_outxoffsent_lo;
695         u32 tx_stat_flowcontroldone_hi;
696         u32 tx_stat_flowcontroldone_lo;
697         u32 tx_stat_etherstatscollisions_hi;
698         u32 tx_stat_etherstatscollisions_lo;
699         u32 tx_stat_dot3statssinglecollisionframes_hi;
700         u32 tx_stat_dot3statssinglecollisionframes_lo;
701         u32 tx_stat_dot3statsmultiplecollisionframes_hi;
702         u32 tx_stat_dot3statsmultiplecollisionframes_lo;
703         u32 tx_stat_dot3statsdeferredtransmissions_hi;
704         u32 tx_stat_dot3statsdeferredtransmissions_lo;
705         u32 tx_stat_dot3statsexcessivecollisions_hi;
706         u32 tx_stat_dot3statsexcessivecollisions_lo;
707         u32 tx_stat_dot3statslatecollisions_hi;
708         u32 tx_stat_dot3statslatecollisions_lo;
709         u32 tx_stat_etherstatspkts64octets_hi;
710         u32 tx_stat_etherstatspkts64octets_lo;
711         u32 tx_stat_etherstatspkts65octetsto127octets_hi;
712         u32 tx_stat_etherstatspkts65octetsto127octets_lo;
713         u32 tx_stat_etherstatspkts128octetsto255octets_hi;
714         u32 tx_stat_etherstatspkts128octetsto255octets_lo;
715         u32 tx_stat_etherstatspkts256octetsto511octets_hi;
716         u32 tx_stat_etherstatspkts256octetsto511octets_lo;
717         u32 tx_stat_etherstatspkts512octetsto1023octets_hi;
718         u32 tx_stat_etherstatspkts512octetsto1023octets_lo;
719         u32 tx_stat_etherstatspkts1024octetsto1522octets_hi;
720         u32 tx_stat_etherstatspkts1024octetsto1522octets_lo;
721         u32 tx_stat_etherstatspktsover1522octets_hi;
722         u32 tx_stat_etherstatspktsover1522octets_lo;
723         u32 tx_stat_bmac_2047_hi;
724         u32 tx_stat_bmac_2047_lo;
725         u32 tx_stat_bmac_4095_hi;
726         u32 tx_stat_bmac_4095_lo;
727         u32 tx_stat_bmac_9216_hi;
728         u32 tx_stat_bmac_9216_lo;
729         u32 tx_stat_bmac_16383_hi;
730         u32 tx_stat_bmac_16383_lo;
731         u32 tx_stat_dot3statsinternalmactransmiterrors_hi;
732         u32 tx_stat_dot3statsinternalmactransmiterrors_lo;
733         u32 tx_stat_bmac_ufl_hi;
734         u32 tx_stat_bmac_ufl_lo;
735
736         u32 pause_frames_received_hi;
737         u32 pause_frames_received_lo;
738         u32 pause_frames_sent_hi;
739         u32 pause_frames_sent_lo;
740
741         u32 etherstatspkts1024octetsto1522octets_hi;
742         u32 etherstatspkts1024octetsto1522octets_lo;
743         u32 etherstatspktsover1522octets_hi;
744         u32 etherstatspktsover1522octets_lo;
745
746         u32 brb_drop_hi;
747         u32 brb_drop_lo;
748         u32 brb_truncate_hi;
749         u32 brb_truncate_lo;
750
751         u32 mac_filter_discard;
752         u32 xxoverflow_discard;
753         u32 brb_truncate_discard;
754         u32 mac_discard;
755
756         u32 driver_xoff;
757         u32 rx_err_discard_pkt;
758         u32 rx_skb_alloc_failed;
759         u32 hw_csum_err;
760
761         u32 nig_timer_max;
762 };
763
764 #define BNX2X_NUM_STATS                 41
765 #define STATS_OFFSET32(stat_name) \
766                         (offsetof(struct bnx2x_eth_stats, stat_name) / 4)
767
768
769 #ifdef BCM_CNIC
770 #define MAX_CONTEXT                     15
771 #else
772 #define MAX_CONTEXT                     16
773 #endif
774
775 union cdu_context {
776         struct eth_context eth;
777         char pad[1024];
778 };
779
780 #define MAX_DMAE_C                      8
781
782 /* DMA memory not used in fastpath */
783 struct bnx2x_slowpath {
784         union cdu_context               context[MAX_CONTEXT];
785         struct eth_stats_query          fw_stats;
786         struct mac_configuration_cmd    mac_config;
787         struct mac_configuration_cmd    mcast_config;
788
789         /* used by dmae command executer */
790         struct dmae_command             dmae[MAX_DMAE_C];
791
792         u32                             stats_comp;
793         union mac_stats                 mac_stats;
794         struct nig_stats                nig_stats;
795         struct host_port_stats          port_stats;
796         struct host_func_stats          func_stats;
797         struct host_func_stats          func_stats_base;
798
799         u32                             wb_comp;
800         u32                             wb_data[4];
801 };
802
803 #define bnx2x_sp(bp, var)               (&bp->slowpath->var)
804 #define bnx2x_sp_mapping(bp, var) \
805                 (bp->slowpath_mapping + offsetof(struct bnx2x_slowpath, var))
806
807
808 /* attn group wiring */
809 #define MAX_DYNAMIC_ATTN_GRPS           8
810
811 struct attn_route {
812         u32     sig[4];
813 };
814
815 struct bnx2x {
816         /* Fields used in the tx and intr/napi performance paths
817          * are grouped together in the beginning of the structure
818          */
819         struct bnx2x_fastpath   fp[MAX_CONTEXT];
820         void __iomem            *regview;
821         void __iomem            *doorbells;
822 #ifdef BCM_CNIC
823 #define BNX2X_DB_SIZE           (18*BCM_PAGE_SIZE)
824 #else
825 #define BNX2X_DB_SIZE           (16*BCM_PAGE_SIZE)
826 #endif
827
828         struct net_device       *dev;
829         struct pci_dev          *pdev;
830
831         atomic_t                intr_sem;
832 #ifdef BCM_CNIC
833         struct msix_entry       msix_table[MAX_CONTEXT+2];
834 #else
835         struct msix_entry       msix_table[MAX_CONTEXT+1];
836 #endif
837 #define INT_MODE_INTx                   1
838 #define INT_MODE_MSI                    2
839 #define INT_MODE_MSIX                   3
840
841         int                     tx_ring_size;
842
843 #ifdef BCM_VLAN
844         struct vlan_group       *vlgrp;
845 #endif
846
847         u32                     rx_csum;
848         u32                     rx_buf_size;
849 #define ETH_OVREHEAD                    (ETH_HLEN + 8)  /* 8 for CRC + VLAN */
850 #define ETH_MIN_PACKET_SIZE             60
851 #define ETH_MAX_PACKET_SIZE             1500
852 #define ETH_MAX_JUMBO_PACKET_SIZE       9600
853
854         /* Max supported alignment is 256 (8 shift) */
855 #define BNX2X_RX_ALIGN_SHIFT            ((L1_CACHE_SHIFT < 8) ? \
856                                          L1_CACHE_SHIFT : 8)
857 #define BNX2X_RX_ALIGN                  (1 << BNX2X_RX_ALIGN_SHIFT)
858
859         struct host_def_status_block *def_status_blk;
860 #define DEF_SB_ID                       16
861         __le16                  def_c_idx;
862         __le16                  def_u_idx;
863         __le16                  def_x_idx;
864         __le16                  def_t_idx;
865         __le16                  def_att_idx;
866         u32                     attn_state;
867         struct attn_route       attn_group[MAX_DYNAMIC_ATTN_GRPS];
868
869         /* slow path ring */
870         struct eth_spe          *spq;
871         dma_addr_t              spq_mapping;
872         u16                     spq_prod_idx;
873         struct eth_spe          *spq_prod_bd;
874         struct eth_spe          *spq_last_bd;
875         __le16                  *dsb_sp_prod;
876         u16                     spq_left; /* serialize spq */
877         /* used to synchronize spq accesses */
878         spinlock_t              spq_lock;
879
880         /* Flags for marking that there is a STAT_QUERY or
881            SET_MAC ramrod pending */
882         int                     stats_pending;
883         int                     set_mac_pending;
884
885         /* End of fields used in the performance code paths */
886
887         int                     panic;
888         int                     msglevel;
889
890         u32                     flags;
891 #define PCIX_FLAG                       1
892 #define PCI_32BIT_FLAG                  2
893 #define ONE_PORT_FLAG                   4
894 #define NO_WOL_FLAG                     8
895 #define USING_DAC_FLAG                  0x10
896 #define USING_MSIX_FLAG                 0x20
897 #define USING_MSI_FLAG                  0x40
898 #define TPA_ENABLE_FLAG                 0x80
899 #define NO_MCP_FLAG                     0x100
900 #define BP_NOMCP(bp)                    (bp->flags & NO_MCP_FLAG)
901 #define HW_VLAN_TX_FLAG                 0x400
902 #define HW_VLAN_RX_FLAG                 0x800
903 #define MF_FUNC_DIS                     0x1000
904
905         int                     func;
906 #define BP_PORT(bp)                     (bp->func % PORT_MAX)
907 #define BP_FUNC(bp)                     (bp->func)
908 #define BP_E1HVN(bp)                    (bp->func >> 1)
909 #define BP_L_ID(bp)                     (BP_E1HVN(bp) << 2)
910
911 #ifdef BCM_CNIC
912 #define BCM_CNIC_CID_START              16
913 #define BCM_ISCSI_ETH_CL_ID             17
914 #endif
915
916         int                     pm_cap;
917         int                     pcie_cap;
918         int                     mrrs;
919
920         struct delayed_work     sp_task;
921         struct work_struct      reset_task;
922
923         struct timer_list       timer;
924         int                     current_interval;
925
926         u16                     fw_seq;
927         u16                     fw_drv_pulse_wr_seq;
928         u32                     func_stx;
929
930         struct link_params      link_params;
931         struct link_vars        link_vars;
932         struct mdio_if_info     mdio;
933
934         struct bnx2x_common     common;
935         struct bnx2x_port       port;
936
937         struct cmng_struct_per_port cmng;
938         u32                     vn_weight_sum;
939
940         u32                     mf_config;
941         u16                     e1hov;
942         u8                      e1hmf;
943 #define IS_E1HMF(bp)                    (bp->e1hmf != 0)
944
945         u8                      wol;
946
947         int                     rx_ring_size;
948
949         u16                     tx_quick_cons_trip_int;
950         u16                     tx_quick_cons_trip;
951         u16                     tx_ticks_int;
952         u16                     tx_ticks;
953
954         u16                     rx_quick_cons_trip_int;
955         u16                     rx_quick_cons_trip;
956         u16                     rx_ticks_int;
957         u16                     rx_ticks;
958
959         u32                     lin_cnt;
960
961         int                     state;
962 #define BNX2X_STATE_CLOSED              0
963 #define BNX2X_STATE_OPENING_WAIT4_LOAD  0x1000
964 #define BNX2X_STATE_OPENING_WAIT4_PORT  0x2000
965 #define BNX2X_STATE_OPEN                0x3000
966 #define BNX2X_STATE_CLOSING_WAIT4_HALT  0x4000
967 #define BNX2X_STATE_CLOSING_WAIT4_DELETE 0x5000
968 #define BNX2X_STATE_CLOSING_WAIT4_UNLOAD 0x6000
969 #define BNX2X_STATE_DIAG                0xe000
970 #define BNX2X_STATE_ERROR               0xf000
971
972         int                     multi_mode;
973         int                     num_rx_queues;
974         int                     num_tx_queues;
975
976         u32                     rx_mode;
977 #define BNX2X_RX_MODE_NONE              0
978 #define BNX2X_RX_MODE_NORMAL            1
979 #define BNX2X_RX_MODE_ALLMULTI          2
980 #define BNX2X_RX_MODE_PROMISC           3
981 #define BNX2X_MAX_MULTICAST             64
982 #define BNX2X_MAX_EMUL_MULTI            16
983
984         u32                     rx_mode_cl_mask;
985
986         dma_addr_t              def_status_blk_mapping;
987
988         struct bnx2x_slowpath   *slowpath;
989         dma_addr_t              slowpath_mapping;
990
991         int                     dropless_fc;
992
993 #ifdef BCM_CNIC
994         u32                     cnic_flags;
995 #define BNX2X_CNIC_FLAG_MAC_SET         1
996
997         void                    *t1;
998         dma_addr_t              t1_mapping;
999         void                    *t2;
1000         dma_addr_t              t2_mapping;
1001         void                    *timers;
1002         dma_addr_t              timers_mapping;
1003         void                    *qm;
1004         dma_addr_t              qm_mapping;
1005         struct cnic_ops         *cnic_ops;
1006         void                    *cnic_data;
1007         u32                     cnic_tag;
1008         struct cnic_eth_dev     cnic_eth_dev;
1009         struct host_status_block *cnic_sb;
1010         dma_addr_t              cnic_sb_mapping;
1011 #define CNIC_SB_ID(bp)                  BP_L_ID(bp)
1012         struct eth_spe          *cnic_kwq;
1013         struct eth_spe          *cnic_kwq_prod;
1014         struct eth_spe          *cnic_kwq_cons;
1015         struct eth_spe          *cnic_kwq_last;
1016         u16                     cnic_kwq_pending;
1017         u16                     cnic_spq_pending;
1018         struct mutex            cnic_mutex;
1019         u8                      iscsi_mac[6];
1020 #endif
1021
1022         int                     dmae_ready;
1023         /* used to synchronize dmae accesses */
1024         struct mutex            dmae_mutex;
1025
1026         /* used to protect the FW mail box */
1027         struct mutex            fw_mb_mutex;
1028
1029         /* used to synchronize stats collecting */
1030         int                     stats_state;
1031         /* used by dmae command loader */
1032         struct dmae_command     stats_dmae;
1033         int                     executer_idx;
1034
1035         u16                     stats_counter;
1036         struct bnx2x_eth_stats  eth_stats;
1037
1038         struct z_stream_s       *strm;
1039         void                    *gunzip_buf;
1040         dma_addr_t              gunzip_mapping;
1041         int                     gunzip_outlen;
1042 #define FW_BUF_SIZE                     0x8000
1043 #define GUNZIP_BUF(bp)                  (bp->gunzip_buf)
1044 #define GUNZIP_PHYS(bp)                 (bp->gunzip_mapping)
1045 #define GUNZIP_OUTLEN(bp)               (bp->gunzip_outlen)
1046
1047         struct raw_op           *init_ops;
1048         /* Init blocks offsets inside init_ops */
1049         u16                     *init_ops_offsets;
1050         /* Data blob - has 32 bit granularity */
1051         u32                     *init_data;
1052         /* Zipped PRAM blobs - raw data */
1053         const u8                *tsem_int_table_data;
1054         const u8                *tsem_pram_data;
1055         const u8                *usem_int_table_data;
1056         const u8                *usem_pram_data;
1057         const u8                *xsem_int_table_data;
1058         const u8                *xsem_pram_data;
1059         const u8                *csem_int_table_data;
1060         const u8                *csem_pram_data;
1061 #define INIT_OPS(bp)                    (bp->init_ops)
1062 #define INIT_OPS_OFFSETS(bp)            (bp->init_ops_offsets)
1063 #define INIT_DATA(bp)                   (bp->init_data)
1064 #define INIT_TSEM_INT_TABLE_DATA(bp)    (bp->tsem_int_table_data)
1065 #define INIT_TSEM_PRAM_DATA(bp)         (bp->tsem_pram_data)
1066 #define INIT_USEM_INT_TABLE_DATA(bp)    (bp->usem_int_table_data)
1067 #define INIT_USEM_PRAM_DATA(bp)         (bp->usem_pram_data)
1068 #define INIT_XSEM_INT_TABLE_DATA(bp)    (bp->xsem_int_table_data)
1069 #define INIT_XSEM_PRAM_DATA(bp)         (bp->xsem_pram_data)
1070 #define INIT_CSEM_INT_TABLE_DATA(bp)    (bp->csem_int_table_data)
1071 #define INIT_CSEM_PRAM_DATA(bp)         (bp->csem_pram_data)
1072
1073         const struct firmware   *firmware;
1074 };
1075
1076
1077 #define BNX2X_MAX_QUEUES(bp)    (IS_E1HMF(bp) ? (MAX_CONTEXT/(2 * E1HVN_MAX)) \
1078                                               : (MAX_CONTEXT/2))
1079 #define BNX2X_NUM_QUEUES(bp)    (bp->num_rx_queues + bp->num_tx_queues)
1080 #define is_multi(bp)            (BNX2X_NUM_QUEUES(bp) > 2)
1081
1082 #define for_each_rx_queue(bp, var) \
1083                         for (var = 0; var < bp->num_rx_queues; var++)
1084 #define for_each_tx_queue(bp, var) \
1085                         for (var = bp->num_rx_queues; \
1086                              var < BNX2X_NUM_QUEUES(bp); var++)
1087 #define for_each_queue(bp, var) \
1088                         for (var = 0; var < BNX2X_NUM_QUEUES(bp); var++)
1089 #define for_each_nondefault_queue(bp, var) \
1090                         for (var = 1; var < bp->num_rx_queues; var++)
1091
1092
1093 void bnx2x_read_dmae(struct bnx2x *bp, u32 src_addr, u32 len32);
1094 void bnx2x_write_dmae(struct bnx2x *bp, dma_addr_t dma_addr, u32 dst_addr,
1095                       u32 len32);
1096 int bnx2x_get_gpio(struct bnx2x *bp, int gpio_num, u8 port);
1097 int bnx2x_set_gpio(struct bnx2x *bp, int gpio_num, u32 mode, u8 port);
1098 int bnx2x_set_gpio_int(struct bnx2x *bp, int gpio_num, u32 mode, u8 port);
1099 u32 bnx2x_fw_command(struct bnx2x *bp, u32 command);
1100 void bnx2x_reg_wr_ind(struct bnx2x *bp, u32 addr, u32 val);
1101 void bnx2x_write_dmae_phys_len(struct bnx2x *bp, dma_addr_t phys_addr,
1102                                u32 addr, u32 len);
1103
1104 static inline u32 reg_poll(struct bnx2x *bp, u32 reg, u32 expected, int ms,
1105                            int wait)
1106 {
1107         u32 val;
1108
1109         do {
1110                 val = REG_RD(bp, reg);
1111                 if (val == expected)
1112                         break;
1113                 ms -= wait;
1114                 msleep(wait);
1115
1116         } while (ms > 0);
1117
1118         return val;
1119 }
1120
1121
1122 /* load/unload mode */
1123 #define LOAD_NORMAL                     0
1124 #define LOAD_OPEN                       1
1125 #define LOAD_DIAG                       2
1126 #define UNLOAD_NORMAL                   0
1127 #define UNLOAD_CLOSE                    1
1128
1129
1130 /* DMAE command defines */
1131 #define DMAE_CMD_SRC_PCI                0
1132 #define DMAE_CMD_SRC_GRC                DMAE_COMMAND_SRC
1133
1134 #define DMAE_CMD_DST_PCI                (1 << DMAE_COMMAND_DST_SHIFT)
1135 #define DMAE_CMD_DST_GRC                (2 << DMAE_COMMAND_DST_SHIFT)
1136
1137 #define DMAE_CMD_C_DST_PCI              0
1138 #define DMAE_CMD_C_DST_GRC              (1 << DMAE_COMMAND_C_DST_SHIFT)
1139
1140 #define DMAE_CMD_C_ENABLE               DMAE_COMMAND_C_TYPE_ENABLE
1141
1142 #define DMAE_CMD_ENDIANITY_NO_SWAP      (0 << DMAE_COMMAND_ENDIANITY_SHIFT)
1143 #define DMAE_CMD_ENDIANITY_B_SWAP       (1 << DMAE_COMMAND_ENDIANITY_SHIFT)
1144 #define DMAE_CMD_ENDIANITY_DW_SWAP      (2 << DMAE_COMMAND_ENDIANITY_SHIFT)
1145 #define DMAE_CMD_ENDIANITY_B_DW_SWAP    (3 << DMAE_COMMAND_ENDIANITY_SHIFT)
1146
1147 #define DMAE_CMD_PORT_0                 0
1148 #define DMAE_CMD_PORT_1                 DMAE_COMMAND_PORT
1149
1150 #define DMAE_CMD_SRC_RESET              DMAE_COMMAND_SRC_RESET
1151 #define DMAE_CMD_DST_RESET              DMAE_COMMAND_DST_RESET
1152 #define DMAE_CMD_E1HVN_SHIFT            DMAE_COMMAND_E1HVN_SHIFT
1153
1154 #define DMAE_LEN32_RD_MAX               0x80
1155 #define DMAE_LEN32_WR_MAX               0x400
1156
1157 #define DMAE_COMP_VAL                   0xe0d0d0ae
1158
1159 #define MAX_DMAE_C_PER_PORT             8
1160 #define INIT_DMAE_C(bp)                 (BP_PORT(bp) * MAX_DMAE_C_PER_PORT + \
1161                                          BP_E1HVN(bp))
1162 #define PMF_DMAE_C(bp)                  (BP_PORT(bp) * MAX_DMAE_C_PER_PORT + \
1163                                          E1HVN_MAX)
1164
1165
1166 /* PCIE link and speed */
1167 #define PCICFG_LINK_WIDTH               0x1f00000
1168 #define PCICFG_LINK_WIDTH_SHIFT         20
1169 #define PCICFG_LINK_SPEED               0xf0000
1170 #define PCICFG_LINK_SPEED_SHIFT         16
1171
1172
1173 #define BNX2X_NUM_TESTS                 7
1174
1175 #define BNX2X_PHY_LOOPBACK              0
1176 #define BNX2X_MAC_LOOPBACK              1
1177 #define BNX2X_PHY_LOOPBACK_FAILED       1
1178 #define BNX2X_MAC_LOOPBACK_FAILED       2
1179 #define BNX2X_LOOPBACK_FAILED           (BNX2X_MAC_LOOPBACK_FAILED | \
1180                                          BNX2X_PHY_LOOPBACK_FAILED)
1181
1182
1183 #define STROM_ASSERT_ARRAY_SIZE         50
1184
1185
1186 /* must be used on a CID before placing it on a HW ring */
1187 #define HW_CID(bp, x)                   ((BP_PORT(bp) << 23) | \
1188                                          (BP_E1HVN(bp) << 17) | (x))
1189
1190 #define SP_DESC_CNT             (BCM_PAGE_SIZE / sizeof(struct eth_spe))
1191 #define MAX_SP_DESC_CNT                 (SP_DESC_CNT - 1)
1192
1193
1194 #define BNX2X_BTR                       3
1195 #define MAX_SPQ_PENDING                 8
1196
1197
1198 /* CMNG constants
1199    derived from lab experiments, and not from system spec calculations !!! */
1200 #define DEF_MIN_RATE                    100
1201 /* resolution of the rate shaping timer - 100 usec */
1202 #define RS_PERIODIC_TIMEOUT_USEC        100
1203 /* resolution of fairness algorithm in usecs -
1204    coefficient for calculating the actual t fair */
1205 #define T_FAIR_COEF                     10000000
1206 /* number of bytes in single QM arbitration cycle -
1207    coefficient for calculating the fairness timer */
1208 #define QM_ARB_BYTES                    40000
1209 #define FAIR_MEM                        2
1210
1211
1212 #define ATTN_NIG_FOR_FUNC               (1L << 8)
1213 #define ATTN_SW_TIMER_4_FUNC            (1L << 9)
1214 #define GPIO_2_FUNC                     (1L << 10)
1215 #define GPIO_3_FUNC                     (1L << 11)
1216 #define GPIO_4_FUNC                     (1L << 12)
1217 #define ATTN_GENERAL_ATTN_1             (1L << 13)
1218 #define ATTN_GENERAL_ATTN_2             (1L << 14)
1219 #define ATTN_GENERAL_ATTN_3             (1L << 15)
1220 #define ATTN_GENERAL_ATTN_4             (1L << 13)
1221 #define ATTN_GENERAL_ATTN_5             (1L << 14)
1222 #define ATTN_GENERAL_ATTN_6             (1L << 15)
1223
1224 #define ATTN_HARD_WIRED_MASK            0xff00
1225 #define ATTENTION_ID                    4
1226
1227
1228 /* stuff added to make the code fit 80Col */
1229
1230 #define BNX2X_PMF_LINK_ASSERT \
1231         GENERAL_ATTEN_OFFSET(LINK_SYNC_ATTENTION_BIT_FUNC_0 + BP_FUNC(bp))
1232
1233 #define BNX2X_MC_ASSERT_BITS \
1234         (GENERAL_ATTEN_OFFSET(TSTORM_FATAL_ASSERT_ATTENTION_BIT) | \
1235          GENERAL_ATTEN_OFFSET(USTORM_FATAL_ASSERT_ATTENTION_BIT) | \
1236          GENERAL_ATTEN_OFFSET(CSTORM_FATAL_ASSERT_ATTENTION_BIT) | \
1237          GENERAL_ATTEN_OFFSET(XSTORM_FATAL_ASSERT_ATTENTION_BIT))
1238
1239 #define BNX2X_MCP_ASSERT \
1240         GENERAL_ATTEN_OFFSET(MCP_FATAL_ASSERT_ATTENTION_BIT)
1241
1242 #define BNX2X_GRC_TIMEOUT       GENERAL_ATTEN_OFFSET(LATCHED_ATTN_TIMEOUT_GRC)
1243 #define BNX2X_GRC_RSV           (GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCR) | \
1244                                  GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCT) | \
1245                                  GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCN) | \
1246                                  GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCU) | \
1247                                  GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCP) | \
1248                                  GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RSVD_GRC))
1249
1250 #define HW_INTERRUT_ASSERT_SET_0 \
1251                                 (AEU_INPUTS_ATTN_BITS_TSDM_HW_INTERRUPT | \
1252                                  AEU_INPUTS_ATTN_BITS_TCM_HW_INTERRUPT | \
1253                                  AEU_INPUTS_ATTN_BITS_TSEMI_HW_INTERRUPT | \
1254                                  AEU_INPUTS_ATTN_BITS_PBF_HW_INTERRUPT)
1255 #define HW_PRTY_ASSERT_SET_0    (AEU_INPUTS_ATTN_BITS_BRB_PARITY_ERROR | \
1256                                  AEU_INPUTS_ATTN_BITS_PARSER_PARITY_ERROR | \
1257                                  AEU_INPUTS_ATTN_BITS_TSDM_PARITY_ERROR | \
1258                                  AEU_INPUTS_ATTN_BITS_SEARCHER_PARITY_ERROR |\
1259                                  AEU_INPUTS_ATTN_BITS_TSEMI_PARITY_ERROR)
1260 #define HW_INTERRUT_ASSERT_SET_1 \
1261                                 (AEU_INPUTS_ATTN_BITS_QM_HW_INTERRUPT | \
1262                                  AEU_INPUTS_ATTN_BITS_TIMERS_HW_INTERRUPT | \
1263                                  AEU_INPUTS_ATTN_BITS_XSDM_HW_INTERRUPT | \
1264                                  AEU_INPUTS_ATTN_BITS_XCM_HW_INTERRUPT | \
1265                                  AEU_INPUTS_ATTN_BITS_XSEMI_HW_INTERRUPT | \
1266                                  AEU_INPUTS_ATTN_BITS_USDM_HW_INTERRUPT | \
1267                                  AEU_INPUTS_ATTN_BITS_UCM_HW_INTERRUPT | \
1268                                  AEU_INPUTS_ATTN_BITS_USEMI_HW_INTERRUPT | \
1269                                  AEU_INPUTS_ATTN_BITS_UPB_HW_INTERRUPT | \
1270                                  AEU_INPUTS_ATTN_BITS_CSDM_HW_INTERRUPT | \
1271                                  AEU_INPUTS_ATTN_BITS_CCM_HW_INTERRUPT)
1272 #define HW_PRTY_ASSERT_SET_1    (AEU_INPUTS_ATTN_BITS_PBCLIENT_PARITY_ERROR |\
1273                                  AEU_INPUTS_ATTN_BITS_QM_PARITY_ERROR | \
1274                                  AEU_INPUTS_ATTN_BITS_XSDM_PARITY_ERROR | \
1275                                  AEU_INPUTS_ATTN_BITS_XSEMI_PARITY_ERROR | \
1276                                  AEU_INPUTS_ATTN_BITS_DOORBELLQ_PARITY_ERROR |\
1277                              AEU_INPUTS_ATTN_BITS_VAUX_PCI_CORE_PARITY_ERROR |\
1278                                  AEU_INPUTS_ATTN_BITS_DEBUG_PARITY_ERROR | \
1279                                  AEU_INPUTS_ATTN_BITS_USDM_PARITY_ERROR | \
1280                                  AEU_INPUTS_ATTN_BITS_USEMI_PARITY_ERROR | \
1281                                  AEU_INPUTS_ATTN_BITS_UPB_PARITY_ERROR | \
1282                                  AEU_INPUTS_ATTN_BITS_CSDM_PARITY_ERROR)
1283 #define HW_INTERRUT_ASSERT_SET_2 \
1284                                 (AEU_INPUTS_ATTN_BITS_CSEMI_HW_INTERRUPT | \
1285                                  AEU_INPUTS_ATTN_BITS_CDU_HW_INTERRUPT | \
1286                                  AEU_INPUTS_ATTN_BITS_DMAE_HW_INTERRUPT | \
1287                         AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_HW_INTERRUPT |\
1288                                  AEU_INPUTS_ATTN_BITS_MISC_HW_INTERRUPT)
1289 #define HW_PRTY_ASSERT_SET_2    (AEU_INPUTS_ATTN_BITS_CSEMI_PARITY_ERROR | \
1290                                  AEU_INPUTS_ATTN_BITS_PXP_PARITY_ERROR | \
1291                         AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR |\
1292                                  AEU_INPUTS_ATTN_BITS_CFC_PARITY_ERROR | \
1293                                  AEU_INPUTS_ATTN_BITS_CDU_PARITY_ERROR | \
1294                                  AEU_INPUTS_ATTN_BITS_IGU_PARITY_ERROR | \
1295                                  AEU_INPUTS_ATTN_BITS_MISC_PARITY_ERROR)
1296
1297
1298 #define MULTI_FLAGS(bp) \
1299                 (TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV4_CAPABILITY | \
1300                  TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV4_TCP_CAPABILITY | \
1301                  TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV6_CAPABILITY | \
1302                  TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_IPV6_TCP_CAPABILITY | \
1303                  (bp->multi_mode << \
1304                   TSTORM_ETH_FUNCTION_COMMON_CONFIG_RSS_MODE_SHIFT))
1305 #define MULTI_MASK                      0x7f
1306
1307
1308 #define DEF_USB_FUNC_OFF                (2 + 2*HC_USTORM_DEF_SB_NUM_INDICES)
1309 #define DEF_CSB_FUNC_OFF                (2 + 2*HC_CSTORM_DEF_SB_NUM_INDICES)
1310 #define DEF_XSB_FUNC_OFF                (2 + 2*HC_XSTORM_DEF_SB_NUM_INDICES)
1311 #define DEF_TSB_FUNC_OFF                (2 + 2*HC_TSTORM_DEF_SB_NUM_INDICES)
1312
1313 #define C_DEF_SB_SP_INDEX               HC_INDEX_DEF_C_ETH_SLOW_PATH
1314
1315 #define BNX2X_SP_DSB_INDEX \
1316 (&bp->def_status_blk->c_def_status_block.index_values[C_DEF_SB_SP_INDEX])
1317
1318
1319 #define CAM_IS_INVALID(x) \
1320 (x.target_table_entry.flags == TSTORM_CAM_TARGET_TABLE_ENTRY_ACTION_TYPE)
1321
1322 #define CAM_INVALIDATE(x) \
1323         (x.target_table_entry.flags = TSTORM_CAM_TARGET_TABLE_ENTRY_ACTION_TYPE)
1324
1325
1326 /* Number of u32 elements in MC hash array */
1327 #define MC_HASH_SIZE                    8
1328 #define MC_HASH_OFFSET(bp, i)           (BAR_TSTRORM_INTMEM + \
1329         TSTORM_APPROXIMATE_MATCH_MULTICAST_FILTERING_OFFSET(BP_FUNC(bp)) + i*4)
1330
1331
1332 #ifndef PXP2_REG_PXP2_INT_STS
1333 #define PXP2_REG_PXP2_INT_STS           PXP2_REG_PXP2_INT_STS_0
1334 #endif
1335
1336 /* MISC_REG_RESET_REG - this is here for the hsi to work don't touch */
1337
1338 #endif /* bnx2x.h */