mmc:host:tegra: make embedded sdio code conditional
[linux-2.6.git] / drivers / mmc / host / sdhci-tegra.c
1 /*
2  * Copyright (C) 2010 Google, Inc.
3  *
4  * Copyright (c) 2012, NVIDIA CORPORATION.  All rights reserved.
5  *
6  * This software is licensed under the terms of the GNU General Public
7  * License version 2, as published by the Free Software Foundation, and
8  * may be copied, distributed, and modified under those terms.
9  *
10  * This program is distributed in the hope that it will be useful,
11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
13  * GNU General Public License for more details.
14  *
15  */
16
17 #include <linux/err.h>
18 #include <linux/init.h>
19 #include <linux/platform_device.h>
20 #include <linux/clk.h>
21 #include <linux/io.h>
22 #include <linux/gpio.h>
23 #include <linux/slab.h>
24 #include <linux/mmc/card.h>
25 #include <linux/mmc/host.h>
26 #include <linux/mmc/sd.h>
27 #include <linux/regulator/consumer.h>
28 #include <linux/delay.h>
29
30 #include <mach/gpio.h>
31 #include <mach/sdhci.h>
32 #include <mach/io_dpd.h>
33
34 #include "sdhci-pltfm.h"
35
36 #define SDHCI_VENDOR_CLOCK_CNTRL        0x100
37 #define SDHCI_VENDOR_CLOCK_CNTRL_SDMMC_CLK      0x1
38 #define SDHCI_VENDOR_CLOCK_CNTRL_PADPIPE_CLKEN_OVERRIDE 0x8
39 #define SDHCI_VENDOR_CLOCK_CNTRL_SPI_MODE_CLKEN_OVERRIDE        0x4
40 #define SDHCI_VENDOR_CLOCK_CNTRL_BASE_CLK_FREQ_SHIFT    8
41 #define SDHCI_VENDOR_CLOCK_CNTRL_TAP_VALUE_SHIFT        16
42 #define SDHCI_VENDOR_CLOCK_CNTRL_SDR50_TUNING           0x20
43
44 #define SDHCI_VENDOR_MISC_CNTRL         0x120
45 #define SDHCI_VENDOR_MISC_CNTRL_ENABLE_SDR104_SUPPORT   0x8
46 #define SDHCI_VENDOR_MISC_CNTRL_ENABLE_SDR50_SUPPORT    0x10
47 #define SDHCI_VENDOR_MISC_CNTRL_ENABLE_SD_3_0   0x20
48
49 #define SDMMC_SDMEMCOMPPADCTRL  0x1E0
50 #define SDMMC_SDMEMCOMPPADCTRL_VREF_SEL_MASK    0xF
51
52 #define SDMMC_AUTO_CAL_CONFIG   0x1E4
53 #define SDMMC_AUTO_CAL_CONFIG_AUTO_CAL_ENABLE   0x20000000
54 #define SDMMC_AUTO_CAL_CONFIG_AUTO_CAL_PD_OFFSET_SHIFT  0x8
55 #define SDMMC_AUTO_CAL_CONFIG_AUTO_CAL_PD_OFFSET        0x70
56 #define SDMMC_AUTO_CAL_CONFIG_AUTO_CAL_PU_OFFSET        0x62
57
58 #define SDHOST_1V8_OCR_MASK     0x8
59 #define SDHOST_HIGH_VOLT_MIN    2700000
60 #define SDHOST_HIGH_VOLT_MAX    3600000
61 #define SDHOST_LOW_VOLT_MIN     1800000
62 #define SDHOST_LOW_VOLT_MAX     1800000
63
64 #define TEGRA_SDHOST_MIN_FREQ   50000000
65 #define TEGRA2_SDHOST_STD_FREQ  50000000
66 #define TEGRA3_SDHOST_STD_FREQ  104000000
67
68 #define SD_SEND_TUNING_PATTERN  19
69 #define MAX_TAP_VALUES  256
70
71 static unsigned int tegra_sdhost_min_freq;
72 static unsigned int tegra_sdhost_std_freq;
73 static void tegra_3x_sdhci_set_card_clock(struct sdhci_host *sdhci, unsigned int clock);
74 static void tegra3_sdhci_post_reset_init(struct sdhci_host *sdhci);
75
76 static unsigned int tegra3_sdhost_max_clk[4] = {
77         208000000,      104000000,      208000000,      104000000 };
78
79 struct tegra_sdhci_hw_ops{
80         /* Set the internal clk and card clk.*/
81         void    (*set_card_clock)(struct sdhci_host *sdhci, unsigned int clock);
82         /* Post reset vendor registers configuration */
83         void    (*sdhost_init)(struct sdhci_host *sdhci);
84 };
85
86 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
87 static struct tegra_sdhci_hw_ops tegra_2x_sdhci_ops = {
88 };
89 #endif
90
91 #ifdef CONFIG_ARCH_TEGRA_3x_SOC
92 static struct tegra_sdhci_hw_ops tegra_3x_sdhci_ops = {
93         .set_card_clock = tegra_3x_sdhci_set_card_clock,
94         .sdhost_init = tegra3_sdhci_post_reset_init,
95 };
96 #endif
97
98 struct tegra_sdhci_host {
99         bool    clk_enabled;
100         struct regulator *vdd_io_reg;
101         struct regulator *vdd_slot_reg;
102         /* Pointer to the chip specific HW ops */
103         struct tegra_sdhci_hw_ops *hw_ops;
104         /* Host controller instance */
105         unsigned int instance;
106         /* vddio_min */
107         unsigned int vddio_min_uv;
108         /* vddio_max */
109         unsigned int vddio_max_uv;
110         /* max clk supported by the platform */
111         unsigned int max_clk_limit;
112         struct tegra_io_dpd *dpd;
113         bool card_present;
114         bool is_rail_enabled;
115 };
116
117 static u32 tegra_sdhci_readl(struct sdhci_host *host, int reg)
118 {
119         u32 val;
120
121         if (unlikely(reg == SDHCI_PRESENT_STATE)) {
122                 /* Use wp_gpio here instead? */
123                 val = readl(host->ioaddr + reg);
124                 return val | SDHCI_WRITE_PROTECT;
125         }
126
127         return readl(host->ioaddr + reg);
128 }
129
130 static u16 tegra_sdhci_readw(struct sdhci_host *host, int reg)
131 {
132 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
133         if (unlikely(reg == SDHCI_HOST_VERSION)) {
134                 /* Erratum: Version register is invalid in HW. */
135                 return SDHCI_SPEC_200;
136         }
137 #endif
138         return readw(host->ioaddr + reg);
139 }
140
141 static void tegra_sdhci_writel(struct sdhci_host *host, u32 val, int reg)
142 {
143         /* Seems like we're getting spurious timeout and crc errors, so
144          * disable signalling of them. In case of real errors software
145          * timers should take care of eventually detecting them.
146          */
147         if (unlikely(reg == SDHCI_SIGNAL_ENABLE))
148                 val &= ~(SDHCI_INT_TIMEOUT|SDHCI_INT_CRC);
149
150         writel(val, host->ioaddr + reg);
151
152 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
153         if (unlikely(reg == SDHCI_INT_ENABLE)) {
154                 /* Erratum: Must enable block gap interrupt detection */
155                 u8 gap_ctrl = readb(host->ioaddr + SDHCI_BLOCK_GAP_CONTROL);
156                 if (val & SDHCI_INT_CARD_INT)
157                         gap_ctrl |= 0x8;
158                 else
159                         gap_ctrl &= ~0x8;
160                 writeb(gap_ctrl, host->ioaddr + SDHCI_BLOCK_GAP_CONTROL);
161         }
162 #endif
163 }
164
165 static unsigned int tegra_sdhci_get_cd(struct sdhci_host *sdhci)
166 {
167         struct sdhci_pltfm_host *pltfm_host = sdhci_priv(sdhci);
168         struct tegra_sdhci_host *tegra_host = pltfm_host->priv;
169
170         return tegra_host->card_present;
171 }
172
173 static unsigned int tegra_sdhci_get_ro(struct sdhci_host *sdhci)
174 {
175         struct platform_device *pdev = to_platform_device(mmc_dev(sdhci->mmc));
176         struct tegra_sdhci_platform_data *plat;
177
178         plat = pdev->dev.platform_data;
179
180         if (!gpio_is_valid(plat->wp_gpio))
181                 return -1;
182
183         return gpio_get_value(plat->wp_gpio);
184 }
185
186 static void tegra3_sdhci_post_reset_init(struct sdhci_host *sdhci)
187 {
188         u16 misc_ctrl;
189         u32 vendor_ctrl;
190         struct sdhci_pltfm_host *pltfm_host = sdhci_priv(sdhci);
191         struct tegra_sdhci_host *tegra_host = pltfm_host->priv;
192         struct platform_device *pdev = to_platform_device(mmc_dev(sdhci->mmc));
193         struct tegra_sdhci_platform_data *plat;
194
195         plat = pdev->dev.platform_data;
196         /* Set the base clock frequency */
197         vendor_ctrl = sdhci_readl(sdhci, SDHCI_VENDOR_CLOCK_CNTRL);
198         vendor_ctrl &= ~(0xFF << SDHCI_VENDOR_CLOCK_CNTRL_BASE_CLK_FREQ_SHIFT);
199         vendor_ctrl |= (tegra3_sdhost_max_clk[tegra_host->instance] / 1000000) <<
200                 SDHCI_VENDOR_CLOCK_CNTRL_BASE_CLK_FREQ_SHIFT;
201         vendor_ctrl |= SDHCI_VENDOR_CLOCK_CNTRL_PADPIPE_CLKEN_OVERRIDE;
202         vendor_ctrl &= ~SDHCI_VENDOR_CLOCK_CNTRL_SPI_MODE_CLKEN_OVERRIDE;
203
204         /* Set tap delay */
205         if (plat->tap_delay) {
206                 vendor_ctrl &= ~(0xFF <<
207                         SDHCI_VENDOR_CLOCK_CNTRL_TAP_VALUE_SHIFT);
208                 vendor_ctrl |= (plat->tap_delay <<
209                         SDHCI_VENDOR_CLOCK_CNTRL_TAP_VALUE_SHIFT);
210         }
211         /* Enable frequency tuning for SDR50 mode */
212         vendor_ctrl |= SDHCI_VENDOR_CLOCK_CNTRL_SDR50_TUNING;
213         sdhci_writel(sdhci, vendor_ctrl, SDHCI_VENDOR_CLOCK_CNTRL);
214
215         /* Enable SDHOST v3.0 support */
216         misc_ctrl = sdhci_readw(sdhci, SDHCI_VENDOR_MISC_CNTRL);
217         misc_ctrl |= SDHCI_VENDOR_MISC_CNTRL_ENABLE_SD_3_0 |
218                 SDHCI_VENDOR_MISC_CNTRL_ENABLE_SDR104_SUPPORT |
219                 SDHCI_VENDOR_MISC_CNTRL_ENABLE_SDR50_SUPPORT;
220         sdhci_writew(sdhci, misc_ctrl, SDHCI_VENDOR_MISC_CNTRL);
221 }
222
223 static int tegra_sdhci_set_uhs_signaling(struct sdhci_host *host,
224                 unsigned int uhs)
225 {
226         u16 clk, ctrl_2;
227         ctrl_2 = sdhci_readw(host, SDHCI_HOST_CONTROL2);
228
229         /* Select Bus Speed Mode for host */
230         ctrl_2 &= ~SDHCI_CTRL_UHS_MASK;
231         switch (uhs) {
232         case MMC_TIMING_UHS_SDR12:
233                 ctrl_2 |= SDHCI_CTRL_UHS_SDR12;
234                 break;
235         case MMC_TIMING_UHS_SDR25:
236                 ctrl_2 |= SDHCI_CTRL_UHS_SDR25;
237                 break;
238         case MMC_TIMING_UHS_SDR50:
239                 ctrl_2 |= SDHCI_CTRL_UHS_SDR50;
240                 break;
241         case MMC_TIMING_UHS_SDR104:
242                 ctrl_2 |= SDHCI_CTRL_UHS_SDR104;
243                 break;
244         case MMC_TIMING_UHS_DDR50:
245                 ctrl_2 |= SDHCI_CTRL_UHS_DDR50;
246                 break;
247         }
248
249         sdhci_writew(host, ctrl_2, SDHCI_HOST_CONTROL2);
250
251         if (uhs == MMC_TIMING_UHS_DDR50) {
252                 clk = sdhci_readw(host, SDHCI_CLOCK_CONTROL);
253                 clk &= ~(0xFF << SDHCI_DIVIDER_SHIFT);
254                 clk |= 1 << SDHCI_DIVIDER_SHIFT;
255                 sdhci_writew(host, clk, SDHCI_CLOCK_CONTROL);
256         }
257         return 0;
258 }
259
260 static void tegra_sdhci_reset_exit(struct sdhci_host *sdhci, u8 mask)
261 {
262         struct sdhci_pltfm_host *pltfm_host = sdhci_priv(sdhci);
263         struct tegra_sdhci_host *tegra_host = pltfm_host->priv;
264
265         if (mask & SDHCI_RESET_ALL) {
266                 if (tegra_host->hw_ops->sdhost_init)
267                         tegra_host->hw_ops->sdhost_init(sdhci);
268         }
269 }
270
271 static void sdhci_status_notify_cb(int card_present, void *dev_id)
272 {
273         struct sdhci_host *sdhci = (struct sdhci_host *)dev_id;
274         struct platform_device *pdev = to_platform_device(mmc_dev(sdhci->mmc));
275         struct tegra_sdhci_platform_data *plat;
276         unsigned int status, oldstat;
277
278         pr_debug("%s: card_present %d\n", mmc_hostname(sdhci->mmc),
279                 card_present);
280
281         plat = pdev->dev.platform_data;
282         if (!plat->mmc_data.status) {
283                 mmc_detect_change(sdhci->mmc, 0);
284                 return;
285         }
286
287         status = plat->mmc_data.status(mmc_dev(sdhci->mmc));
288
289         oldstat = plat->mmc_data.card_present;
290         plat->mmc_data.card_present = status;
291         if (status ^ oldstat) {
292                 pr_debug("%s: Slot status change detected (%d -> %d)\n",
293                         mmc_hostname(sdhci->mmc), oldstat, status);
294                 if (status && !plat->mmc_data.built_in)
295                         mmc_detect_change(sdhci->mmc, (5 * HZ) / 2);
296                 else
297                         mmc_detect_change(sdhci->mmc, 0);
298         }
299 }
300
301 static irqreturn_t carddetect_irq(int irq, void *data)
302 {
303         struct sdhci_host *sdhost = (struct sdhci_host *)data;
304         struct sdhci_pltfm_host *pltfm_host = sdhci_priv(sdhost);
305         struct tegra_sdhci_host *tegra_host = pltfm_host->priv;
306         struct platform_device *pdev = to_platform_device(mmc_dev(sdhost->mmc));
307         struct tegra_sdhci_platform_data *plat;
308
309         plat = pdev->dev.platform_data;
310
311         tegra_host->card_present = (gpio_get_value(plat->cd_gpio) == 0);
312
313         if (tegra_host->card_present) {
314                 if (!tegra_host->is_rail_enabled) {
315                         if (tegra_host->vdd_slot_reg)
316                                 regulator_enable(tegra_host->vdd_slot_reg);
317                         if (tegra_host->vdd_io_reg)
318                                 regulator_enable(tegra_host->vdd_io_reg);
319                         tegra_host->is_rail_enabled = 1;
320                 }
321         } else {
322                 if (tegra_host->is_rail_enabled) {
323                         if (tegra_host->vdd_io_reg)
324                                 regulator_disable(tegra_host->vdd_io_reg);
325                         if (tegra_host->vdd_slot_reg)
326                                 regulator_disable(tegra_host->vdd_slot_reg);
327                         tegra_host->is_rail_enabled = 0;
328                 }
329         }
330
331         tasklet_schedule(&sdhost->card_tasklet);
332         return IRQ_HANDLED;
333 };
334
335 static int tegra_sdhci_8bit(struct sdhci_host *host, int bus_width)
336 {
337         struct platform_device *pdev = to_platform_device(mmc_dev(host->mmc));
338         struct tegra_sdhci_platform_data *plat;
339         u32 ctrl;
340
341         plat = pdev->dev.platform_data;
342
343         ctrl = sdhci_readb(host, SDHCI_HOST_CONTROL);
344         if (plat->is_8bit && bus_width == MMC_BUS_WIDTH_8) {
345                 ctrl &= ~SDHCI_CTRL_4BITBUS;
346                 ctrl |= SDHCI_CTRL_8BITBUS;
347         } else {
348                 ctrl &= ~SDHCI_CTRL_8BITBUS;
349                 if (bus_width == MMC_BUS_WIDTH_4)
350                         ctrl |= SDHCI_CTRL_4BITBUS;
351                 else
352                         ctrl &= ~SDHCI_CTRL_4BITBUS;
353         }
354         sdhci_writeb(host, ctrl, SDHCI_HOST_CONTROL);
355         return 0;
356 }
357
358 static void tegra_sdhci_set_clk_rate(struct sdhci_host *sdhci,
359         unsigned int clock)
360 {
361         struct sdhci_pltfm_host *pltfm_host = sdhci_priv(sdhci);
362         struct tegra_sdhci_host *tegra_host = pltfm_host->priv;
363         unsigned int clk_rate;
364
365         if (sdhci->mmc->card &&
366                 mmc_card_ddr_mode(sdhci->mmc->card)) {
367                 /*
368                  * In ddr mode, tegra sdmmc controller clock frequency
369                  * should be double the card clock frequency.
370                  */
371                  clk_rate = clock * 2;
372         } else {
373                 if (clock <= tegra_sdhost_min_freq)
374                         clk_rate = tegra_sdhost_min_freq;
375                 else if (clock <= tegra_sdhost_std_freq)
376                         clk_rate = tegra_sdhost_std_freq;
377                 else
378                         clk_rate = clock;
379
380                 /*
381                  * In SDR50 mode, run the sdmmc controller at 208MHz to ensure
382                  * the core voltage is at 1.2V. If the core voltage is below 1.2V, CRC
383                  * errors would occur during data transfers.
384                  */
385                 if ((sdhci->mmc->ios.timing == MMC_TIMING_UHS_SDR50) &&
386                         (clk_rate == tegra_sdhost_std_freq))
387                         clk_rate <<= 1;
388         }
389
390         if (tegra_host->max_clk_limit &&
391                 (clk_rate > tegra_host->max_clk_limit))
392                 clk_rate = tegra_host->max_clk_limit;
393
394         clk_set_rate(pltfm_host->clk, clk_rate);
395         sdhci->max_clk = clk_get_rate(pltfm_host->clk);
396 }
397
398 static void tegra_3x_sdhci_set_card_clock(struct sdhci_host *sdhci, unsigned int clock)
399 {
400         int div;
401         u16 clk;
402         unsigned long timeout;
403         u8 ctrl;
404
405         if (clock && clock == sdhci->clock)
406                 return;
407
408         sdhci_writew(sdhci, 0, SDHCI_CLOCK_CONTROL);
409
410         if (clock == 0)
411                 goto out;
412         if (sdhci->mmc->ios.timing == MMC_TIMING_UHS_DDR50) {
413                 div = 1;
414                 goto set_clk;
415         }
416
417         if (sdhci->version >= SDHCI_SPEC_300) {
418                 /* Version 3.00 divisors must be a multiple of 2. */
419                 if (sdhci->max_clk <= clock) {
420                         div = 1;
421                 } else {
422                         for (div = 2; div < SDHCI_MAX_DIV_SPEC_300; div += 2) {
423                                 if ((sdhci->max_clk / div) <= clock)
424                                         break;
425                         }
426                 }
427         } else {
428                 /* Version 2.00 divisors must be a power of 2. */
429                 for (div = 1; div < SDHCI_MAX_DIV_SPEC_200; div *= 2) {
430                         if ((sdhci->max_clk / div) <= clock)
431                                 break;
432                 }
433         }
434         div >>= 1;
435
436         /*
437          * Tegra3 sdmmc controller internal clock will not be stabilized when
438          * we use a clock divider value greater than 4. The WAR is as follows.
439          * - Enable internal clock.
440          * - Wait for 5 usec and do a dummy write.
441          * - Poll for clk stable.
442          */
443 set_clk:
444         clk = (div & SDHCI_DIV_MASK) << SDHCI_DIVIDER_SHIFT;
445         clk |= ((div & SDHCI_DIV_HI_MASK) >> SDHCI_DIV_MASK_LEN)
446                 << SDHCI_DIVIDER_HI_SHIFT;
447         clk |= SDHCI_CLOCK_INT_EN;
448         sdhci_writew(sdhci, clk, SDHCI_CLOCK_CONTROL);
449
450         /* Wait for 5 usec */
451         udelay(5);
452
453         /* Do a dummy write */
454         ctrl = sdhci_readb(sdhci, SDHCI_CAPABILITIES);
455         ctrl |= 1;
456         sdhci_writeb(sdhci, ctrl, SDHCI_CAPABILITIES);
457
458         /* Wait max 20 ms */
459         timeout = 20;
460         while (!((clk = sdhci_readw(sdhci, SDHCI_CLOCK_CONTROL))
461                 & SDHCI_CLOCK_INT_STABLE)) {
462                 if (timeout == 0) {
463                         dev_err(mmc_dev(sdhci->mmc), "Internal clock never stabilised\n");
464                         return;
465                 }
466                 timeout--;
467                 mdelay(1);
468         }
469
470         clk |= SDHCI_CLOCK_CARD_EN;
471         sdhci_writew(sdhci, clk, SDHCI_CLOCK_CONTROL);
472 out:
473         sdhci->clock = clock;
474 }
475
476 static void tegra_sdhci_set_clock(struct sdhci_host *sdhci, unsigned int clock)
477 {
478         struct sdhci_pltfm_host *pltfm_host = sdhci_priv(sdhci);
479         struct tegra_sdhci_host *tegra_host = pltfm_host->priv;
480         u8 ctrl;
481
482         pr_debug("%s %s %u enabled=%u\n", __func__,
483                 mmc_hostname(sdhci->mmc), clock, tegra_host->clk_enabled);
484
485         if (clock) {
486                 /* bring out sd instance from io dpd mode */
487                 tegra_io_dpd_disable(tegra_host->dpd);
488
489                 if (!tegra_host->clk_enabled) {
490                         clk_enable(pltfm_host->clk);
491                         ctrl = sdhci_readb(sdhci, SDHCI_VENDOR_CLOCK_CNTRL);
492                         ctrl |= SDHCI_VENDOR_CLOCK_CNTRL_SDMMC_CLK;
493                         sdhci_writeb(sdhci, ctrl, SDHCI_VENDOR_CLOCK_CNTRL);
494                         tegra_host->clk_enabled = true;
495                 }
496                 tegra_sdhci_set_clk_rate(sdhci, clock);
497                 if (tegra_host->hw_ops->set_card_clock)
498                         tegra_host->hw_ops->set_card_clock(sdhci, clock);
499         } else if (!clock && tegra_host->clk_enabled) {
500                 if (tegra_host->hw_ops->set_card_clock)
501                         tegra_host->hw_ops->set_card_clock(sdhci, clock);
502                 ctrl = sdhci_readb(sdhci, SDHCI_VENDOR_CLOCK_CNTRL);
503                 ctrl &= ~SDHCI_VENDOR_CLOCK_CNTRL_SDMMC_CLK;
504                 sdhci_writeb(sdhci, ctrl, SDHCI_VENDOR_CLOCK_CNTRL);
505                 clk_disable(pltfm_host->clk);
506                 tegra_host->clk_enabled = false;
507                 /* io dpd enable call for sd instance */
508                 tegra_io_dpd_enable(tegra_host->dpd);
509         }
510 }
511
512 static int tegra_sdhci_signal_voltage_switch(struct sdhci_host *sdhci,
513         unsigned int signal_voltage)
514 {
515         struct sdhci_pltfm_host *pltfm_host = sdhci_priv(sdhci);
516         struct tegra_sdhci_host *tegra_host = pltfm_host->priv;
517         unsigned int min_uV = SDHOST_HIGH_VOLT_MIN;
518         unsigned int max_uV = SDHOST_HIGH_VOLT_MAX;
519         unsigned int rc = 0;
520         u16 clk, ctrl;
521         unsigned int val;
522
523         /* Switch OFF the card clock to prevent glitches on the clock line */
524         clk = sdhci_readw(sdhci, SDHCI_CLOCK_CONTROL);
525         clk &= ~SDHCI_CLOCK_CARD_EN;
526         sdhci_writew(sdhci, clk, SDHCI_CLOCK_CONTROL);
527
528         ctrl = sdhci_readw(sdhci, SDHCI_HOST_CONTROL2);
529         if (signal_voltage == MMC_SIGNAL_VOLTAGE_180) {
530                 ctrl |= SDHCI_CTRL_VDD_180;
531                 min_uV = SDHOST_LOW_VOLT_MIN;
532                 max_uV = SDHOST_LOW_VOLT_MAX;
533         } else if (signal_voltage == MMC_SIGNAL_VOLTAGE_330) {
534                 if (ctrl & SDHCI_CTRL_VDD_180)
535                         ctrl &= ~SDHCI_CTRL_VDD_180;
536         }
537         sdhci_writew(sdhci, ctrl, SDHCI_HOST_CONTROL2);
538
539         /* Switch the I/O rail voltage */
540         if (tegra_host->vdd_io_reg) {
541                 rc = regulator_set_voltage(tegra_host->vdd_io_reg,
542                         min_uV, max_uV);
543                 if (rc) {
544                         dev_err(mmc_dev(sdhci->mmc), "switching to 1.8V"
545                         "failed . Switching back to 3.3V\n");
546                         regulator_set_voltage(tegra_host->vdd_io_reg,
547                                 SDHOST_HIGH_VOLT_MIN,
548                                 SDHOST_HIGH_VOLT_MAX);
549                         goto out;
550                 }
551         }
552
553         /* Wait for 10 msec for the voltage to be switched */
554         mdelay(10);
555
556         /* Enable the card clock */
557         clk |= SDHCI_CLOCK_CARD_EN;
558         sdhci_writew(sdhci, clk, SDHCI_CLOCK_CONTROL);
559
560         /* Wait for 1 msec after enabling clock */
561         mdelay(1);
562
563         if (signal_voltage == MMC_SIGNAL_VOLTAGE_180) {
564                 /* Do Auto Calibration for 1.8V signal voltage */
565                 val = sdhci_readl(sdhci, SDMMC_AUTO_CAL_CONFIG);
566                 val |= SDMMC_AUTO_CAL_CONFIG_AUTO_CAL_ENABLE;
567                 /* Program Auto cal PD offset(bits 8:14) */
568                 val &= ~(0x7F <<
569                         SDMMC_AUTO_CAL_CONFIG_AUTO_CAL_PD_OFFSET_SHIFT);
570                 val |= (SDMMC_AUTO_CAL_CONFIG_AUTO_CAL_PD_OFFSET <<
571                         SDMMC_AUTO_CAL_CONFIG_AUTO_CAL_PD_OFFSET_SHIFT);
572                 /* Program Auto cal PU offset(bits 0:6) */
573                 val &= ~0x7F;
574                 val |= SDMMC_AUTO_CAL_CONFIG_AUTO_CAL_PU_OFFSET;
575                 sdhci_writel(sdhci, val, SDMMC_AUTO_CAL_CONFIG);
576
577                 val = sdhci_readl(sdhci, SDMMC_SDMEMCOMPPADCTRL);
578                 val &= ~SDMMC_SDMEMCOMPPADCTRL_VREF_SEL_MASK;
579                 val |= 0x7;
580                 sdhci_writel(sdhci, val, SDMMC_SDMEMCOMPPADCTRL);
581         }
582
583         return rc;
584 out:
585         /* Enable the card clock */
586         clk |= SDHCI_CLOCK_CARD_EN;
587         sdhci_writew(sdhci, clk, SDHCI_CLOCK_CONTROL);
588
589         /* Wait for 1 msec for the clock to stabilize */
590         mdelay(1);
591
592         return rc;
593 }
594
595 static void tegra_sdhci_reset(struct sdhci_host *sdhci, u8 mask)
596 {
597         unsigned long timeout;
598
599         sdhci_writeb(sdhci, mask, SDHCI_SOFTWARE_RESET);
600
601         /* Wait max 100 ms */
602         timeout = 100;
603
604         /* hw clears the bit when it's done */
605         while (sdhci_readb(sdhci, SDHCI_SOFTWARE_RESET) & mask) {
606                 if (timeout == 0) {
607                         dev_err(mmc_dev(sdhci->mmc), "Reset 0x%x never"
608                                 "completed.\n", (int)mask);
609                         return;
610                 }
611                 timeout--;
612                 mdelay(1);
613         }
614 }
615
616 static void sdhci_tegra_set_tap_delay(struct sdhci_host *sdhci,
617         unsigned int tap_delay)
618 {
619         u32 vendor_ctrl;
620
621         /* Max tap delay value is 255 */
622         BUG_ON(tap_delay > MAX_TAP_VALUES);
623
624         vendor_ctrl = sdhci_readl(sdhci, SDHCI_VENDOR_CLOCK_CNTRL);
625         vendor_ctrl &= ~(0xFF << SDHCI_VENDOR_CLOCK_CNTRL_TAP_VALUE_SHIFT);
626         vendor_ctrl |= (tap_delay << SDHCI_VENDOR_CLOCK_CNTRL_TAP_VALUE_SHIFT);
627         sdhci_writel(sdhci, vendor_ctrl, SDHCI_VENDOR_CLOCK_CNTRL);
628 }
629
630 static void sdhci_tegra_clear_set_irqs(struct sdhci_host *host,
631         u32 clear, u32 set)
632 {
633         u32 ier;
634
635         ier = sdhci_readl(host, SDHCI_INT_ENABLE);
636         ier &= ~clear;
637         ier |= set;
638         sdhci_writel(host, ier, SDHCI_INT_ENABLE);
639         sdhci_writel(host, ier, SDHCI_SIGNAL_ENABLE);
640 }
641
642 static int sdhci_tegra_run_frequency_tuning(struct sdhci_host *sdhci)
643 {
644         int err = 0;
645         u8 ctrl;
646         u32 ier;
647         u32 mask;
648         unsigned int timeout = 10;
649         int flags;
650         u32 intstatus;
651
652         /*
653          * As per the Host Controller spec v3.00, tuning command
654          * generates Buffer Read Ready interrupt only, so enable that.
655          */
656         ier = sdhci_readl(sdhci, SDHCI_INT_ENABLE);
657         sdhci_tegra_clear_set_irqs(sdhci, ier, SDHCI_INT_DATA_AVAIL |
658                 SDHCI_INT_DATA_CRC);
659
660         mask = SDHCI_CMD_INHIBIT | SDHCI_DATA_INHIBIT;
661         while (sdhci_readl(sdhci, SDHCI_PRESENT_STATE) & mask) {
662                 if (timeout == 0) {
663                         dev_err(mmc_dev(sdhci->mmc), "Controller never"
664                                 "released inhibit bit(s).\n");
665                         err = -ETIMEDOUT;
666                         goto out;
667                 }
668                 timeout--;
669                 mdelay(1);
670         }
671
672         ctrl = sdhci_readb(sdhci, SDHCI_HOST_CONTROL2);
673         ctrl &= ~SDHCI_CTRL_TUNED_CLK;
674         sdhci_writeb(sdhci, ctrl, SDHCI_HOST_CONTROL2);
675
676         ctrl = sdhci_readb(sdhci, SDHCI_HOST_CONTROL2);
677         ctrl |= SDHCI_CTRL_EXEC_TUNING;
678         sdhci_writeb(sdhci, ctrl, SDHCI_HOST_CONTROL2);
679
680         /*
681          * In response to CMD19, the card sends 64 bytes of tuning
682          * block to the Host Controller. So we set the block size
683          * to 64 here.
684          */
685         sdhci_writew(sdhci, SDHCI_MAKE_BLKSZ(7, 64), SDHCI_BLOCK_SIZE);
686
687         sdhci_writeb(sdhci, 0xE, SDHCI_TIMEOUT_CONTROL);
688
689         sdhci_writeb(sdhci, SDHCI_TRNS_READ, SDHCI_TRANSFER_MODE);
690
691         sdhci_writel(sdhci, 0x0, SDHCI_ARGUMENT);
692
693         /* Set the cmd flags */
694         flags = SDHCI_CMD_RESP_SHORT | SDHCI_CMD_CRC | SDHCI_CMD_DATA;
695         /* Issue the command */
696         sdhci_writew(sdhci, SDHCI_MAKE_CMD(
697                 SD_SEND_TUNING_PATTERN, flags), SDHCI_COMMAND);
698
699         timeout = 5;
700         do {
701                 timeout--;
702                 mdelay(1);
703                 intstatus = sdhci_readl(sdhci, SDHCI_INT_STATUS);
704                 if (intstatus) {
705                         sdhci_writel(sdhci, intstatus, SDHCI_INT_STATUS);
706                         break;
707                 }
708         } while(timeout);
709
710         if ((intstatus & SDHCI_INT_DATA_AVAIL) &&
711                 !(intstatus & SDHCI_INT_DATA_CRC)) {
712                 err = 0;
713                 sdhci->tuning_done = 1;
714         } else {
715                 tegra_sdhci_reset(sdhci, SDHCI_RESET_CMD);
716                 tegra_sdhci_reset(sdhci, SDHCI_RESET_DATA);
717                 err = -EIO;
718         }
719
720         if (sdhci->tuning_done) {
721                 sdhci->tuning_done = 0;
722                 ctrl = sdhci_readb(sdhci, SDHCI_HOST_CONTROL2);
723                 if (!(ctrl & SDHCI_CTRL_EXEC_TUNING) &&
724                         (ctrl & SDHCI_CTRL_TUNED_CLK))
725                         err = 0;
726                 else
727                         err = -EIO;
728         }
729         mdelay(1);
730 out:
731         sdhci_tegra_clear_set_irqs(sdhci, SDHCI_INT_DATA_AVAIL, ier);
732         return err;
733 }
734
735 static int sdhci_tegra_execute_tuning(struct sdhci_host *sdhci)
736 {
737         int err;
738         u16 ctrl_2;
739         u8 *tap_delay_status;
740         unsigned int i = 0;
741         unsigned int temp_low_pass_tap = 0;
742         unsigned int temp_pass_window = 0;
743         unsigned int best_low_pass_tap = 0;
744         unsigned int best_pass_window = 0;
745
746         /* Tuning is valid only in SDR104 and SDR50 modes */
747         ctrl_2 = sdhci_readw(sdhci, SDHCI_HOST_CONTROL2);
748         if (!(((ctrl_2 & SDHCI_CTRL_UHS_MASK) == SDHCI_CTRL_UHS_SDR104) ||
749                 (((ctrl_2 & SDHCI_CTRL_UHS_MASK) == SDHCI_CTRL_UHS_SDR50) &&
750                 (sdhci->flags & SDHCI_SDR50_NEEDS_TUNING))))
751                         return 0;
752
753         tap_delay_status = kzalloc(MAX_TAP_VALUES, GFP_KERNEL);
754         if (tap_delay_status == NULL) {
755                 dev_err(mmc_dev(sdhci->mmc), "failed to allocate memory"
756                         "for storing tap_delay_status\n");
757                 err = -ENOMEM;
758                 goto out;
759         }
760
761         /*
762          * Set each tap delay value and run frequency tuning. After each
763          * run, update the tap delay status as working or not working.
764          */
765         do {
766                 /* Set the tap delay */
767                 sdhci_tegra_set_tap_delay(sdhci, i);
768
769                 /* Run frequency tuning */
770                 err = sdhci_tegra_run_frequency_tuning(sdhci);
771
772                 /* Update whether the tap delay worked or not */
773                 tap_delay_status[i] = (err) ? 0: 1;
774                 i++;
775         } while (i < 0xFF);
776
777         /* Find the best possible tap range */
778         for (i = 0; i < 0xFF; i++) {
779                 temp_pass_window = 0;
780
781                 /* Find the first passing tap in the current window */
782                 if (tap_delay_status[i]) {
783                         temp_low_pass_tap = i;
784
785                         /* Find the pass window */
786                         do {
787                                 temp_pass_window++;
788                                 i++;
789                                 if (i > 0xFF)
790                                         break;
791                         } while (tap_delay_status[i]);
792
793                         if ((temp_pass_window > best_pass_window) && (temp_pass_window > 1)){
794                                 best_low_pass_tap = temp_low_pass_tap;
795                                 best_pass_window = temp_pass_window;
796                         }
797                 }
798         }
799
800
801         pr_debug("%s: best pass tap window: start %d, end %d\n",
802                 mmc_hostname(sdhci->mmc), best_low_pass_tap,
803                 (best_low_pass_tap + best_pass_window));
804
805         /* Set the best tap */
806         sdhci_tegra_set_tap_delay(sdhci,
807                 (best_low_pass_tap + ((best_pass_window * 3) / 4)));
808
809         /* Run frequency tuning */
810         err = sdhci_tegra_run_frequency_tuning(sdhci);
811
812 out:
813         if (tap_delay_status)
814                 kfree(tap_delay_status);
815
816         return err;
817 }
818
819 static int tegra_sdhci_suspend(struct sdhci_host *sdhci, pm_message_t state)
820 {
821         struct sdhci_pltfm_host *pltfm_host = sdhci_priv(sdhci);
822         struct tegra_sdhci_host *tegra_host = pltfm_host->priv;
823
824         tegra_sdhci_set_clock(sdhci, 0);
825
826         /* Disable the power rails if any */
827         if (tegra_host->card_present) {
828                 if (tegra_host->is_rail_enabled) {
829                         if (tegra_host->vdd_io_reg)
830                                 regulator_disable(tegra_host->vdd_io_reg);
831                         if (tegra_host->vdd_slot_reg)
832                                 regulator_disable(tegra_host->vdd_slot_reg);
833                         tegra_host->is_rail_enabled = 0;
834                 }
835         }
836
837         return 0;
838 }
839
840 static int tegra_sdhci_resume(struct sdhci_host *sdhci)
841 {
842         struct sdhci_pltfm_host *pltfm_host = sdhci_priv(sdhci);
843         struct tegra_sdhci_host *tegra_host = pltfm_host->priv;
844
845         /* Enable the power rails if any */
846         if (tegra_host->card_present) {
847                 if (!tegra_host->is_rail_enabled) {
848                         if (tegra_host->vdd_slot_reg)
849                                 regulator_enable(tegra_host->vdd_slot_reg);
850                         if (tegra_host->vdd_io_reg) {
851                                 regulator_enable(tegra_host->vdd_io_reg);
852                                 tegra_sdhci_signal_voltage_switch(sdhci, MMC_SIGNAL_VOLTAGE_330);
853                         }
854                         tegra_host->is_rail_enabled = 1;
855                 }
856         }
857         /* Setting the min identification clock of freq 400KHz */
858         tegra_sdhci_set_clock(sdhci, 400000);
859
860         /* Reset the controller and power on if MMC_KEEP_POWER flag is set*/
861         if (sdhci->mmc->pm_flags & MMC_PM_KEEP_POWER) {
862                 tegra_sdhci_reset(sdhci, SDHCI_RESET_ALL);
863                 sdhci_writeb(sdhci, SDHCI_POWER_ON, SDHCI_POWER_CONTROL);
864                 sdhci->pwr = 0;
865         }
866
867         return 0;
868 }
869
870 static struct sdhci_ops tegra_sdhci_ops = {
871         .get_ro     = tegra_sdhci_get_ro,
872         .get_cd     = tegra_sdhci_get_cd,
873         .read_l     = tegra_sdhci_readl,
874         .read_w     = tegra_sdhci_readw,
875         .write_l    = tegra_sdhci_writel,
876         .platform_8bit_width = tegra_sdhci_8bit,
877         .set_clock  = tegra_sdhci_set_clock,
878         .suspend    = tegra_sdhci_suspend,
879         .resume     = tegra_sdhci_resume,
880         .platform_reset_exit = tegra_sdhci_reset_exit,
881         .set_uhs_signaling = tegra_sdhci_set_uhs_signaling,
882         .switch_signal_voltage = tegra_sdhci_signal_voltage_switch,
883         .execute_freq_tuning = sdhci_tegra_execute_tuning,
884 };
885
886 static struct sdhci_pltfm_data sdhci_tegra_pdata = {
887         .quirks = SDHCI_QUIRK_BROKEN_TIMEOUT_VAL |
888 #ifndef CONFIG_ARCH_TEGRA_2x_SOC
889                   SDHCI_QUIRK_DATA_TIMEOUT_USES_SDCLK |
890                   SDHCI_QUIRK_NON_STD_VOLTAGE_SWITCHING |
891 #endif
892 #ifdef CONFIG_ARCH_TEGRA_3x_SOC
893                   SDHCI_QUIRK_NONSTANDARD_CLOCK |
894                   SDHCI_QUIRK_NON_STANDARD_TUNING |
895 #endif
896                   SDHCI_QUIRK_SINGLE_POWER_WRITE |
897                   SDHCI_QUIRK_NO_HISPD_BIT |
898                   SDHCI_QUIRK_BROKEN_ADMA_ZEROLEN_DESC |
899                   SDHCI_QUIRK_NO_CALC_MAX_DISCARD_TO |
900                   SDHCI_QUIRK_BROKEN_CARD_DETECTION,
901         .ops  = &tegra_sdhci_ops,
902 };
903
904 static int __devinit sdhci_tegra_probe(struct platform_device *pdev)
905 {
906         struct sdhci_pltfm_host *pltfm_host;
907         struct tegra_sdhci_platform_data *plat;
908         struct sdhci_host *host;
909         struct tegra_sdhci_host *tegra_host;
910         struct clk *clk;
911         int rc;
912
913         host = sdhci_pltfm_init(pdev, &sdhci_tegra_pdata);
914         if (IS_ERR(host))
915                 return PTR_ERR(host);
916
917         pltfm_host = sdhci_priv(host);
918
919         plat = pdev->dev.platform_data;
920
921         if (plat == NULL) {
922                 dev_err(mmc_dev(host->mmc), "missing platform data\n");
923                 rc = -ENXIO;
924                 goto err_no_plat;
925         }
926
927         tegra_host = kzalloc(sizeof(struct tegra_sdhci_host), GFP_KERNEL);
928         if (tegra_host == NULL) {
929                 dev_err(mmc_dev(host->mmc), "failed to allocate tegra host\n");
930                 rc = -ENOMEM;
931                 goto err_no_mem;
932         }
933
934 #ifdef CONFIG_MMC_EMBEDDED_SDIO
935         if (plat->mmc_data.embedded_sdio)
936                 mmc_set_embedded_sdio_data(host->mmc,
937                         &plat->mmc_data.embedded_sdio->cis,
938                         &plat->mmc_data.embedded_sdio->cccr,
939                         plat->mmc_data.embedded_sdio->funcs,
940                         plat->mmc_data.embedded_sdio->num_funcs);
941 #endif
942
943         if (gpio_is_valid(plat->power_gpio)) {
944                 rc = gpio_request(plat->power_gpio, "sdhci_power");
945                 if (rc) {
946                         dev_err(mmc_dev(host->mmc),
947                                 "failed to allocate power gpio\n");
948                         goto err_power_req;
949                 }
950                 tegra_gpio_enable(plat->power_gpio);
951                 gpio_direction_output(plat->power_gpio, 1);
952         }
953
954         if (gpio_is_valid(plat->cd_gpio)) {
955                 rc = gpio_request(plat->cd_gpio, "sdhci_cd");
956                 if (rc) {
957                         dev_err(mmc_dev(host->mmc),
958                                 "failed to allocate cd gpio\n");
959                         goto err_cd_req;
960                 }
961                 tegra_gpio_enable(plat->cd_gpio);
962                 gpio_direction_input(plat->cd_gpio);
963
964                 tegra_host->card_present = (gpio_get_value(plat->cd_gpio) == 0);
965
966                 rc = request_threaded_irq(gpio_to_irq(plat->cd_gpio), NULL,
967                                  carddetect_irq,
968                                  IRQF_TRIGGER_FALLING | IRQF_TRIGGER_RISING,
969                                  mmc_hostname(host->mmc), host);
970
971                 if (rc) {
972                         dev_err(mmc_dev(host->mmc), "request irq error\n");
973                         goto err_cd_irq_req;
974                 }
975                 rc = enable_irq_wake(gpio_to_irq(plat->cd_gpio));
976                 if (rc < 0)
977                         dev_err(mmc_dev(host->mmc),
978                                 "SD card wake-up event registration"
979                                         "failed with eroor: %d\n", rc);
980
981         } else if (plat->mmc_data.register_status_notify) {
982                 plat->mmc_data.register_status_notify(sdhci_status_notify_cb, host);
983         }
984
985         if (plat->mmc_data.status) {
986                 plat->mmc_data.card_present = plat->mmc_data.status(mmc_dev(host->mmc));
987         }
988
989         if (gpio_is_valid(plat->wp_gpio)) {
990                 rc = gpio_request(plat->wp_gpio, "sdhci_wp");
991                 if (rc) {
992                         dev_err(mmc_dev(host->mmc),
993                                 "failed to allocate wp gpio\n");
994                         goto err_wp_req;
995                 }
996                 tegra_gpio_enable(plat->wp_gpio);
997                 gpio_direction_input(plat->wp_gpio);
998         }
999
1000         /*
1001          * If there is no card detect gpio, assume that the
1002          * card is always present.
1003          */
1004         if (!gpio_is_valid(plat->cd_gpio))
1005                 tegra_host->card_present = 1;
1006
1007         if (!plat->mmc_data.built_in) {
1008                 if (plat->mmc_data.ocr_mask & SDHOST_1V8_OCR_MASK) {
1009                         tegra_host->vddio_min_uv = SDHOST_LOW_VOLT_MIN;
1010                         tegra_host->vddio_max_uv = SDHOST_LOW_VOLT_MAX;
1011                 } else {
1012                         /*
1013                          * Set the minV and maxV to default
1014                          * voltage range of 2.7V - 3.6V
1015                          */
1016                         tegra_host->vddio_min_uv = SDHOST_HIGH_VOLT_MIN;
1017                         tegra_host->vddio_max_uv = SDHOST_HIGH_VOLT_MAX;
1018                 }
1019                 tegra_host->vdd_io_reg = regulator_get(mmc_dev(host->mmc), "vddio_sdmmc");
1020                 if (IS_ERR_OR_NULL(tegra_host->vdd_io_reg)) {
1021                         dev_err(mmc_dev(host->mmc), "%s regulator not found: %ld\n",
1022                                 "vddio_sdmmc", PTR_ERR(tegra_host->vdd_io_reg));
1023                         tegra_host->vdd_io_reg = NULL;
1024                 } else {
1025                         rc = regulator_set_voltage(tegra_host->vdd_io_reg,
1026                                 tegra_host->vddio_min_uv,
1027                                 tegra_host->vddio_max_uv);
1028                         if (rc) {
1029                                 dev_err(mmc_dev(host->mmc), "%s regulator_set_voltage failed: %d",
1030                                         "vddio_sdmmc", rc);
1031                         }
1032                 }
1033
1034                 tegra_host->vdd_slot_reg = regulator_get(mmc_dev(host->mmc), "vddio_sd_slot");
1035                 if (IS_ERR_OR_NULL(tegra_host->vdd_slot_reg)) {
1036                         dev_err(mmc_dev(host->mmc), "%s regulator not found: %ld\n",
1037                                 "vddio_sd_slot", PTR_ERR(tegra_host->vdd_slot_reg));
1038                         tegra_host->vdd_slot_reg = NULL;
1039                 }
1040
1041                 if (tegra_host->card_present) {
1042                         if (tegra_host->vdd_slot_reg)
1043                                 regulator_enable(tegra_host->vdd_slot_reg);
1044                         if (tegra_host->vdd_io_reg)
1045                                 regulator_enable(tegra_host->vdd_io_reg);
1046                         tegra_host->is_rail_enabled = 1;
1047                 }
1048         }
1049
1050         clk = clk_get(mmc_dev(host->mmc), NULL);
1051         if (IS_ERR(clk)) {
1052                 dev_err(mmc_dev(host->mmc), "clk err\n");
1053                 rc = PTR_ERR(clk);
1054                 goto err_clk_get;
1055         }
1056         rc = clk_enable(clk);
1057         if (rc != 0)
1058                 goto err_clk_put;
1059         pltfm_host->clk = clk;
1060         pltfm_host->priv = tegra_host;
1061         tegra_host->clk_enabled = true;
1062         tegra_host->max_clk_limit = plat->max_clk_limit;
1063         tegra_host->instance = pdev->id;
1064         tegra_host->dpd = tegra_io_dpd_get(mmc_dev(host->mmc));
1065
1066         host->mmc->pm_caps |= plat->pm_caps;
1067         host->mmc->pm_flags |= plat->pm_flags;
1068
1069         host->mmc->caps |= MMC_CAP_ERASE;
1070         host->mmc->caps |= MMC_CAP_DISABLE;
1071         /* enable 1/8V DDR capable */
1072         host->mmc->caps |= MMC_CAP_1_8V_DDR;
1073         if (plat->is_8bit)
1074                 host->mmc->caps |= MMC_CAP_8_BIT_DATA;
1075         host->mmc->caps |= MMC_CAP_SDIO_IRQ;
1076
1077         host->mmc->pm_caps |= MMC_PM_KEEP_POWER | MMC_PM_IGNORE_PM_NOTIFY;
1078         if (plat->mmc_data.built_in) {
1079                 host->mmc->caps |= MMC_CAP_NONREMOVABLE;
1080                 host->mmc->pm_flags |= MMC_PM_IGNORE_PM_NOTIFY;
1081         }
1082 #ifdef CONFIG_MMC_EMBEDDED_SDIO
1083         /* Do not turn OFF embedded sdio cards as it support Wake on Wireless */
1084         if (plat->mmc_data.embedded_sdio)
1085                 host->mmc->pm_flags |= MMC_PM_KEEP_POWER;
1086 #endif
1087
1088         tegra_sdhost_min_freq = TEGRA_SDHOST_MIN_FREQ;
1089 #ifdef CONFIG_ARCH_TEGRA_2x_SOC
1090         tegra_host->hw_ops = &tegra_2x_sdhci_ops;
1091         tegra_sdhost_std_freq = TEGRA2_SDHOST_STD_FREQ;
1092 #else
1093         tegra_host->hw_ops = &tegra_3x_sdhci_ops;
1094         tegra_sdhost_std_freq = TEGRA3_SDHOST_STD_FREQ;
1095 #endif
1096
1097         rc = sdhci_add_host(host);
1098         if (rc)
1099                 goto err_add_host;
1100
1101         return 0;
1102
1103 err_add_host:
1104         clk_disable(pltfm_host->clk);
1105 err_clk_put:
1106         clk_put(pltfm_host->clk);
1107 err_clk_get:
1108         if (gpio_is_valid(plat->wp_gpio)) {
1109                 tegra_gpio_disable(plat->wp_gpio);
1110                 gpio_free(plat->wp_gpio);
1111         }
1112 err_wp_req:
1113         if (gpio_is_valid(plat->cd_gpio))
1114                 free_irq(gpio_to_irq(plat->cd_gpio), host);
1115 err_cd_irq_req:
1116         if (gpio_is_valid(plat->cd_gpio)) {
1117                 tegra_gpio_disable(plat->cd_gpio);
1118                 gpio_free(plat->cd_gpio);
1119         }
1120 err_cd_req:
1121         if (gpio_is_valid(plat->power_gpio)) {
1122                 tegra_gpio_disable(plat->power_gpio);
1123                 gpio_free(plat->power_gpio);
1124         }
1125 err_power_req:
1126 err_no_mem:
1127         kfree(tegra_host);
1128 err_no_plat:
1129         sdhci_pltfm_free(pdev);
1130         return rc;
1131 }
1132
1133 static int __devexit sdhci_tegra_remove(struct platform_device *pdev)
1134 {
1135         struct sdhci_host *host = platform_get_drvdata(pdev);
1136         struct sdhci_pltfm_host *pltfm_host = sdhci_priv(host);
1137         struct tegra_sdhci_host *tegra_host = pltfm_host->priv;
1138         struct tegra_sdhci_platform_data *plat;
1139         int dead = (readl(host->ioaddr + SDHCI_INT_STATUS) == 0xffffffff);
1140
1141         sdhci_remove_host(host, dead);
1142
1143         plat = pdev->dev.platform_data;
1144
1145         disable_irq_wake(gpio_to_irq(plat->cd_gpio));
1146
1147         if (tegra_host->vdd_slot_reg) {
1148                 regulator_disable(tegra_host->vdd_slot_reg);
1149                 regulator_put(tegra_host->vdd_slot_reg);
1150         }
1151
1152         if (tegra_host->vdd_io_reg) {
1153                 regulator_disable(tegra_host->vdd_io_reg);
1154                 regulator_put(tegra_host->vdd_io_reg);
1155         }
1156
1157         if (gpio_is_valid(plat->wp_gpio)) {
1158                 tegra_gpio_disable(plat->wp_gpio);
1159                 gpio_free(plat->wp_gpio);
1160         }
1161
1162         if (gpio_is_valid(plat->cd_gpio)) {
1163                 free_irq(gpio_to_irq(plat->cd_gpio), host);
1164                 tegra_gpio_disable(plat->cd_gpio);
1165                 gpio_free(plat->cd_gpio);
1166         }
1167
1168         if (gpio_is_valid(plat->power_gpio)) {
1169                 tegra_gpio_disable(plat->power_gpio);
1170                 gpio_free(plat->power_gpio);
1171         }
1172
1173         if (tegra_host->clk_enabled)
1174                 clk_disable(pltfm_host->clk);
1175         clk_put(pltfm_host->clk);
1176
1177         sdhci_pltfm_free(pdev);
1178         kfree(tegra_host);
1179
1180         return 0;
1181 }
1182
1183 static struct platform_driver sdhci_tegra_driver = {
1184         .driver         = {
1185                 .name   = "sdhci-tegra",
1186                 .owner  = THIS_MODULE,
1187         },
1188         .probe          = sdhci_tegra_probe,
1189         .remove         = __devexit_p(sdhci_tegra_remove),
1190 #ifdef CONFIG_PM
1191         .suspend        = sdhci_pltfm_suspend,
1192         .resume         = sdhci_pltfm_resume,
1193 #endif
1194 };
1195
1196 static int __init sdhci_tegra_init(void)
1197 {
1198         return platform_driver_register(&sdhci_tegra_driver);
1199 }
1200 module_init(sdhci_tegra_init);
1201
1202 static void __exit sdhci_tegra_exit(void)
1203 {
1204         platform_driver_unregister(&sdhci_tegra_driver);
1205 }
1206 module_exit(sdhci_tegra_exit);
1207
1208 MODULE_DESCRIPTION("SDHCI driver for Tegra");
1209 MODULE_AUTHOR(" Google, Inc.");
1210 MODULE_LICENSE("GPL v2");