ide-pmac: store pmif instead of hwif in ->driver_data (take 2)
[linux-2.6.git] / drivers / ide / ppc / pmac.c
1 /*
2  * Support for IDE interfaces on PowerMacs.
3  *
4  * These IDE interfaces are memory-mapped and have a DBDMA channel
5  * for doing DMA.
6  *
7  *  Copyright (C) 1998-2003 Paul Mackerras & Ben. Herrenschmidt
8  *  Copyright (C) 2007-2008 Bartlomiej Zolnierkiewicz
9  *
10  *  This program is free software; you can redistribute it and/or
11  *  modify it under the terms of the GNU General Public License
12  *  as published by the Free Software Foundation; either version
13  *  2 of the License, or (at your option) any later version.
14  *
15  * Some code taken from drivers/ide/ide-dma.c:
16  *
17  *  Copyright (c) 1995-1998  Mark Lord
18  *
19  * TODO: - Use pre-calculated (kauai) timing tables all the time and
20  * get rid of the "rounded" tables used previously, so we have the
21  * same table format for all controllers and can then just have one
22  * big table
23  * 
24  */
25 #include <linux/types.h>
26 #include <linux/kernel.h>
27 #include <linux/init.h>
28 #include <linux/delay.h>
29 #include <linux/ide.h>
30 #include <linux/notifier.h>
31 #include <linux/reboot.h>
32 #include <linux/pci.h>
33 #include <linux/adb.h>
34 #include <linux/pmu.h>
35 #include <linux/scatterlist.h>
36
37 #include <asm/prom.h>
38 #include <asm/io.h>
39 #include <asm/dbdma.h>
40 #include <asm/ide.h>
41 #include <asm/pci-bridge.h>
42 #include <asm/machdep.h>
43 #include <asm/pmac_feature.h>
44 #include <asm/sections.h>
45 #include <asm/irq.h>
46
47 #ifndef CONFIG_PPC64
48 #include <asm/mediabay.h>
49 #endif
50
51 #undef IDE_PMAC_DEBUG
52
53 #define DMA_WAIT_TIMEOUT        50
54
55 typedef struct pmac_ide_hwif {
56         unsigned long                   regbase;
57         int                             irq;
58         int                             kind;
59         int                             aapl_bus_id;
60         unsigned                        mediabay : 1;
61         unsigned                        broken_dma : 1;
62         unsigned                        broken_dma_warn : 1;
63         struct device_node*             node;
64         struct macio_dev                *mdev;
65         u32                             timings[4];
66         volatile u32 __iomem *          *kauai_fcr;
67 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
68         /* Those fields are duplicating what is in hwif. We currently
69          * can't use the hwif ones because of some assumptions that are
70          * beeing done by the generic code about the kind of dma controller
71          * and format of the dma table. This will have to be fixed though.
72          */
73         volatile struct dbdma_regs __iomem *    dma_regs;
74         struct dbdma_cmd*               dma_table_cpu;
75 #endif
76         
77 } pmac_ide_hwif_t;
78
79 enum {
80         controller_ohare,       /* OHare based */
81         controller_heathrow,    /* Heathrow/Paddington */
82         controller_kl_ata3,     /* KeyLargo ATA-3 */
83         controller_kl_ata4,     /* KeyLargo ATA-4 */
84         controller_un_ata6,     /* UniNorth2 ATA-6 */
85         controller_k2_ata6,     /* K2 ATA-6 */
86         controller_sh_ata6,     /* Shasta ATA-6 */
87 };
88
89 static const char* model_name[] = {
90         "OHare ATA",            /* OHare based */
91         "Heathrow ATA",         /* Heathrow/Paddington */
92         "KeyLargo ATA-3",       /* KeyLargo ATA-3 (MDMA only) */
93         "KeyLargo ATA-4",       /* KeyLargo ATA-4 (UDMA/66) */
94         "UniNorth ATA-6",       /* UniNorth2 ATA-6 (UDMA/100) */
95         "K2 ATA-6",             /* K2 ATA-6 (UDMA/100) */
96         "Shasta ATA-6",         /* Shasta ATA-6 (UDMA/133) */
97 };
98
99 /*
100  * Extra registers, both 32-bit little-endian
101  */
102 #define IDE_TIMING_CONFIG       0x200
103 #define IDE_INTERRUPT           0x300
104
105 /* Kauai (U2) ATA has different register setup */
106 #define IDE_KAUAI_PIO_CONFIG    0x200
107 #define IDE_KAUAI_ULTRA_CONFIG  0x210
108 #define IDE_KAUAI_POLL_CONFIG   0x220
109
110 /*
111  * Timing configuration register definitions
112  */
113
114 /* Number of IDE_SYSCLK_NS ticks, argument is in nanoseconds */
115 #define SYSCLK_TICKS(t)         (((t) + IDE_SYSCLK_NS - 1) / IDE_SYSCLK_NS)
116 #define SYSCLK_TICKS_66(t)      (((t) + IDE_SYSCLK_66_NS - 1) / IDE_SYSCLK_66_NS)
117 #define IDE_SYSCLK_NS           30      /* 33Mhz cell */
118 #define IDE_SYSCLK_66_NS        15      /* 66Mhz cell */
119
120 /* 133Mhz cell, found in shasta.
121  * See comments about 100 Mhz Uninorth 2...
122  * Note that PIO_MASK and MDMA_MASK seem to overlap
123  */
124 #define TR_133_PIOREG_PIO_MASK          0xff000fff
125 #define TR_133_PIOREG_MDMA_MASK         0x00fff800
126 #define TR_133_UDMAREG_UDMA_MASK        0x0003ffff
127 #define TR_133_UDMAREG_UDMA_EN          0x00000001
128
129 /* 100Mhz cell, found in Uninorth 2. I don't have much infos about
130  * this one yet, it appears as a pci device (106b/0033) on uninorth
131  * internal PCI bus and it's clock is controlled like gem or fw. It
132  * appears to be an evolution of keylargo ATA4 with a timing register
133  * extended to 2 32bits registers and a similar DBDMA channel. Other
134  * registers seem to exist but I can't tell much about them.
135  * 
136  * So far, I'm using pre-calculated tables for this extracted from
137  * the values used by the MacOS X driver.
138  * 
139  * The "PIO" register controls PIO and MDMA timings, the "ULTRA"
140  * register controls the UDMA timings. At least, it seems bit 0
141  * of this one enables UDMA vs. MDMA, and bits 4..7 are the
142  * cycle time in units of 10ns. Bits 8..15 are used by I don't
143  * know their meaning yet
144  */
145 #define TR_100_PIOREG_PIO_MASK          0xff000fff
146 #define TR_100_PIOREG_MDMA_MASK         0x00fff000
147 #define TR_100_UDMAREG_UDMA_MASK        0x0000ffff
148 #define TR_100_UDMAREG_UDMA_EN          0x00000001
149
150
151 /* 66Mhz cell, found in KeyLargo. Can do ultra mode 0 to 2 on
152  * 40 connector cable and to 4 on 80 connector one.
153  * Clock unit is 15ns (66Mhz)
154  * 
155  * 3 Values can be programmed:
156  *  - Write data setup, which appears to match the cycle time. They
157  *    also call it DIOW setup.
158  *  - Ready to pause time (from spec)
159  *  - Address setup. That one is weird. I don't see where exactly
160  *    it fits in UDMA cycles, I got it's name from an obscure piece
161  *    of commented out code in Darwin. They leave it to 0, we do as
162  *    well, despite a comment that would lead to think it has a
163  *    min value of 45ns.
164  * Apple also add 60ns to the write data setup (or cycle time ?) on
165  * reads.
166  */
167 #define TR_66_UDMA_MASK                 0xfff00000
168 #define TR_66_UDMA_EN                   0x00100000 /* Enable Ultra mode for DMA */
169 #define TR_66_UDMA_ADDRSETUP_MASK       0xe0000000 /* Address setup */
170 #define TR_66_UDMA_ADDRSETUP_SHIFT      29
171 #define TR_66_UDMA_RDY2PAUS_MASK        0x1e000000 /* Ready 2 pause time */
172 #define TR_66_UDMA_RDY2PAUS_SHIFT       25
173 #define TR_66_UDMA_WRDATASETUP_MASK     0x01e00000 /* Write data setup time */
174 #define TR_66_UDMA_WRDATASETUP_SHIFT    21
175 #define TR_66_MDMA_MASK                 0x000ffc00
176 #define TR_66_MDMA_RECOVERY_MASK        0x000f8000
177 #define TR_66_MDMA_RECOVERY_SHIFT       15
178 #define TR_66_MDMA_ACCESS_MASK          0x00007c00
179 #define TR_66_MDMA_ACCESS_SHIFT         10
180 #define TR_66_PIO_MASK                  0x000003ff
181 #define TR_66_PIO_RECOVERY_MASK         0x000003e0
182 #define TR_66_PIO_RECOVERY_SHIFT        5
183 #define TR_66_PIO_ACCESS_MASK           0x0000001f
184 #define TR_66_PIO_ACCESS_SHIFT          0
185
186 /* 33Mhz cell, found in OHare, Heathrow (& Paddington) and KeyLargo
187  * Can do pio & mdma modes, clock unit is 30ns (33Mhz)
188  * 
189  * The access time and recovery time can be programmed. Some older
190  * Darwin code base limit OHare to 150ns cycle time. I decided to do
191  * the same here fore safety against broken old hardware ;)
192  * The HalfTick bit, when set, adds half a clock (15ns) to the access
193  * time and removes one from recovery. It's not supported on KeyLargo
194  * implementation afaik. The E bit appears to be set for PIO mode 0 and
195  * is used to reach long timings used in this mode.
196  */
197 #define TR_33_MDMA_MASK                 0x003ff800
198 #define TR_33_MDMA_RECOVERY_MASK        0x001f0000
199 #define TR_33_MDMA_RECOVERY_SHIFT       16
200 #define TR_33_MDMA_ACCESS_MASK          0x0000f800
201 #define TR_33_MDMA_ACCESS_SHIFT         11
202 #define TR_33_MDMA_HALFTICK             0x00200000
203 #define TR_33_PIO_MASK                  0x000007ff
204 #define TR_33_PIO_E                     0x00000400
205 #define TR_33_PIO_RECOVERY_MASK         0x000003e0
206 #define TR_33_PIO_RECOVERY_SHIFT        5
207 #define TR_33_PIO_ACCESS_MASK           0x0000001f
208 #define TR_33_PIO_ACCESS_SHIFT          0
209
210 /*
211  * Interrupt register definitions
212  */
213 #define IDE_INTR_DMA                    0x80000000
214 #define IDE_INTR_DEVICE                 0x40000000
215
216 /*
217  * FCR Register on Kauai. Not sure what bit 0x4 is  ...
218  */
219 #define KAUAI_FCR_UATA_MAGIC            0x00000004
220 #define KAUAI_FCR_UATA_RESET_N          0x00000002
221 #define KAUAI_FCR_UATA_ENABLE           0x00000001
222
223 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
224
225 /* Rounded Multiword DMA timings
226  * 
227  * I gave up finding a generic formula for all controller
228  * types and instead, built tables based on timing values
229  * used by Apple in Darwin's implementation.
230  */
231 struct mdma_timings_t {
232         int     accessTime;
233         int     recoveryTime;
234         int     cycleTime;
235 };
236
237 struct mdma_timings_t mdma_timings_33[] =
238 {
239     { 240, 240, 480 },
240     { 180, 180, 360 },
241     { 135, 135, 270 },
242     { 120, 120, 240 },
243     { 105, 105, 210 },
244     {  90,  90, 180 },
245     {  75,  75, 150 },
246     {  75,  45, 120 },
247     {   0,   0,   0 }
248 };
249
250 struct mdma_timings_t mdma_timings_33k[] =
251 {
252     { 240, 240, 480 },
253     { 180, 180, 360 },
254     { 150, 150, 300 },
255     { 120, 120, 240 },
256     {  90, 120, 210 },
257     {  90,  90, 180 },
258     {  90,  60, 150 },
259     {  90,  30, 120 },
260     {   0,   0,   0 }
261 };
262
263 struct mdma_timings_t mdma_timings_66[] =
264 {
265     { 240, 240, 480 },
266     { 180, 180, 360 },
267     { 135, 135, 270 },
268     { 120, 120, 240 },
269     { 105, 105, 210 },
270     {  90,  90, 180 },
271     {  90,  75, 165 },
272     {  75,  45, 120 },
273     {   0,   0,   0 }
274 };
275
276 /* KeyLargo ATA-4 Ultra DMA timings (rounded) */
277 struct {
278         int     addrSetup; /* ??? */
279         int     rdy2pause;
280         int     wrDataSetup;
281 } kl66_udma_timings[] =
282 {
283     {   0, 180,  120 }, /* Mode 0 */
284     {   0, 150,  90 },  /*      1 */
285     {   0, 120,  60 },  /*      2 */
286     {   0, 90,   45 },  /*      3 */
287     {   0, 90,   30 }   /*      4 */
288 };
289
290 /* UniNorth 2 ATA/100 timings */
291 struct kauai_timing {
292         int     cycle_time;
293         u32     timing_reg;
294 };
295
296 static struct kauai_timing      kauai_pio_timings[] =
297 {
298         { 930   , 0x08000fff },
299         { 600   , 0x08000a92 },
300         { 383   , 0x0800060f },
301         { 360   , 0x08000492 },
302         { 330   , 0x0800048f },
303         { 300   , 0x080003cf },
304         { 270   , 0x080003cc },
305         { 240   , 0x0800038b },
306         { 239   , 0x0800030c },
307         { 180   , 0x05000249 },
308         { 120   , 0x04000148 },
309         { 0     , 0 },
310 };
311
312 static struct kauai_timing      kauai_mdma_timings[] =
313 {
314         { 1260  , 0x00fff000 },
315         { 480   , 0x00618000 },
316         { 360   , 0x00492000 },
317         { 270   , 0x0038e000 },
318         { 240   , 0x0030c000 },
319         { 210   , 0x002cb000 },
320         { 180   , 0x00249000 },
321         { 150   , 0x00209000 },
322         { 120   , 0x00148000 },
323         { 0     , 0 },
324 };
325
326 static struct kauai_timing      kauai_udma_timings[] =
327 {
328         { 120   , 0x000070c0 },
329         { 90    , 0x00005d80 },
330         { 60    , 0x00004a60 },
331         { 45    , 0x00003a50 },
332         { 30    , 0x00002a30 },
333         { 20    , 0x00002921 },
334         { 0     , 0 },
335 };
336
337 static struct kauai_timing      shasta_pio_timings[] =
338 {
339         { 930   , 0x08000fff },
340         { 600   , 0x0A000c97 },
341         { 383   , 0x07000712 },
342         { 360   , 0x040003cd },
343         { 330   , 0x040003cd },
344         { 300   , 0x040003cd },
345         { 270   , 0x040003cd },
346         { 240   , 0x040003cd },
347         { 239   , 0x040003cd },
348         { 180   , 0x0400028b },
349         { 120   , 0x0400010a },
350         { 0     , 0 },
351 };
352
353 static struct kauai_timing      shasta_mdma_timings[] =
354 {
355         { 1260  , 0x00fff000 },
356         { 480   , 0x00820800 },
357         { 360   , 0x00820800 },
358         { 270   , 0x00820800 },
359         { 240   , 0x00820800 },
360         { 210   , 0x00820800 },
361         { 180   , 0x00820800 },
362         { 150   , 0x0028b000 },
363         { 120   , 0x001ca000 },
364         { 0     , 0 },
365 };
366
367 static struct kauai_timing      shasta_udma133_timings[] =
368 {
369         { 120   , 0x00035901, },
370         { 90    , 0x000348b1, },
371         { 60    , 0x00033881, },
372         { 45    , 0x00033861, },
373         { 30    , 0x00033841, },
374         { 20    , 0x00033031, },
375         { 15    , 0x00033021, },
376         { 0     , 0 },
377 };
378
379
380 static inline u32
381 kauai_lookup_timing(struct kauai_timing* table, int cycle_time)
382 {
383         int i;
384         
385         for (i=0; table[i].cycle_time; i++)
386                 if (cycle_time > table[i+1].cycle_time)
387                         return table[i].timing_reg;
388         BUG();
389         return 0;
390 }
391
392 /* allow up to 256 DBDMA commands per xfer */
393 #define MAX_DCMDS               256
394
395 /* 
396  * Wait 1s for disk to answer on IDE bus after a hard reset
397  * of the device (via GPIO/FCR).
398  * 
399  * Some devices seem to "pollute" the bus even after dropping
400  * the BSY bit (typically some combo drives slave on the UDMA
401  * bus) after a hard reset. Since we hard reset all drives on
402  * KeyLargo ATA66, we have to keep that delay around. I may end
403  * up not hard resetting anymore on these and keep the delay only
404  * for older interfaces instead (we have to reset when coming
405  * from MacOS...) --BenH. 
406  */
407 #define IDE_WAKEUP_DELAY        (1*HZ)
408
409 static int pmac_ide_init_dma(ide_hwif_t *, const struct ide_port_info *);
410 static int pmac_ide_build_dmatable(ide_drive_t *drive, struct request *rq);
411 static void pmac_ide_selectproc(ide_drive_t *drive);
412 static void pmac_ide_kauai_selectproc(ide_drive_t *drive);
413
414 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */
415
416 #define PMAC_IDE_REG(x) \
417         ((void __iomem *)((drive)->hwif->io_ports.data_addr + (x)))
418
419 /*
420  * Apply the timings of the proper unit (master/slave) to the shared
421  * timing register when selecting that unit. This version is for
422  * ASICs with a single timing register
423  */
424 static void
425 pmac_ide_selectproc(ide_drive_t *drive)
426 {
427         ide_hwif_t *hwif = drive->hwif;
428         pmac_ide_hwif_t *pmif =
429                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
430
431         if (pmif == NULL)
432                 return;
433
434         if (drive->select.b.unit & 0x01)
435                 writel(pmif->timings[1], PMAC_IDE_REG(IDE_TIMING_CONFIG));
436         else
437                 writel(pmif->timings[0], PMAC_IDE_REG(IDE_TIMING_CONFIG));
438         (void)readl(PMAC_IDE_REG(IDE_TIMING_CONFIG));
439 }
440
441 /*
442  * Apply the timings of the proper unit (master/slave) to the shared
443  * timing register when selecting that unit. This version is for
444  * ASICs with a dual timing register (Kauai)
445  */
446 static void
447 pmac_ide_kauai_selectproc(ide_drive_t *drive)
448 {
449         ide_hwif_t *hwif = drive->hwif;
450         pmac_ide_hwif_t *pmif =
451                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
452
453         if (pmif == NULL)
454                 return;
455
456         if (drive->select.b.unit & 0x01) {
457                 writel(pmif->timings[1], PMAC_IDE_REG(IDE_KAUAI_PIO_CONFIG));
458                 writel(pmif->timings[3], PMAC_IDE_REG(IDE_KAUAI_ULTRA_CONFIG));
459         } else {
460                 writel(pmif->timings[0], PMAC_IDE_REG(IDE_KAUAI_PIO_CONFIG));
461                 writel(pmif->timings[2], PMAC_IDE_REG(IDE_KAUAI_ULTRA_CONFIG));
462         }
463         (void)readl(PMAC_IDE_REG(IDE_KAUAI_PIO_CONFIG));
464 }
465
466 /*
467  * Force an update of controller timing values for a given drive
468  */
469 static void
470 pmac_ide_do_update_timings(ide_drive_t *drive)
471 {
472         ide_hwif_t *hwif = drive->hwif;
473         pmac_ide_hwif_t *pmif =
474                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
475
476         if (pmif == NULL)
477                 return;
478
479         if (pmif->kind == controller_sh_ata6 ||
480             pmif->kind == controller_un_ata6 ||
481             pmif->kind == controller_k2_ata6)
482                 pmac_ide_kauai_selectproc(drive);
483         else
484                 pmac_ide_selectproc(drive);
485 }
486
487 static void pmac_outbsync(ide_hwif_t *hwif, u8 value, unsigned long port)
488 {
489         u32 tmp;
490         
491         writeb(value, (void __iomem *) port);
492         tmp = readl((void __iomem *)(hwif->io_ports.data_addr
493                                      + IDE_TIMING_CONFIG));
494 }
495
496 /*
497  * Old tuning functions (called on hdparm -p), sets up drive PIO timings
498  */
499 static void
500 pmac_ide_set_pio_mode(ide_drive_t *drive, const u8 pio)
501 {
502         ide_hwif_t *hwif = drive->hwif;
503         pmac_ide_hwif_t *pmif =
504                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
505         struct ide_timing *tim = ide_timing_find_mode(XFER_PIO_0 + pio);
506         u32 *timings, t;
507         unsigned accessTicks, recTicks;
508         unsigned accessTime, recTime;
509         unsigned int cycle_time;
510
511         if (pmif == NULL)
512                 return;
513                 
514         /* which drive is it ? */
515         timings = &pmif->timings[drive->select.b.unit & 0x01];
516         t = *timings;
517
518         cycle_time = ide_pio_cycle_time(drive, pio);
519
520         switch (pmif->kind) {
521         case controller_sh_ata6: {
522                 /* 133Mhz cell */
523                 u32 tr = kauai_lookup_timing(shasta_pio_timings, cycle_time);
524                 t = (t & ~TR_133_PIOREG_PIO_MASK) | tr;
525                 break;
526                 }
527         case controller_un_ata6:
528         case controller_k2_ata6: {
529                 /* 100Mhz cell */
530                 u32 tr = kauai_lookup_timing(kauai_pio_timings, cycle_time);
531                 t = (t & ~TR_100_PIOREG_PIO_MASK) | tr;
532                 break;
533                 }
534         case controller_kl_ata4:
535                 /* 66Mhz cell */
536                 recTime = cycle_time - tim->active - tim->setup;
537                 recTime = max(recTime, 150U);
538                 accessTime = tim->active;
539                 accessTime = max(accessTime, 150U);
540                 accessTicks = SYSCLK_TICKS_66(accessTime);
541                 accessTicks = min(accessTicks, 0x1fU);
542                 recTicks = SYSCLK_TICKS_66(recTime);
543                 recTicks = min(recTicks, 0x1fU);
544                 t = (t & ~TR_66_PIO_MASK) |
545                         (accessTicks << TR_66_PIO_ACCESS_SHIFT) |
546                         (recTicks << TR_66_PIO_RECOVERY_SHIFT);
547                 break;
548         default: {
549                 /* 33Mhz cell */
550                 int ebit = 0;
551                 recTime = cycle_time - tim->active - tim->setup;
552                 recTime = max(recTime, 150U);
553                 accessTime = tim->active;
554                 accessTime = max(accessTime, 150U);
555                 accessTicks = SYSCLK_TICKS(accessTime);
556                 accessTicks = min(accessTicks, 0x1fU);
557                 accessTicks = max(accessTicks, 4U);
558                 recTicks = SYSCLK_TICKS(recTime);
559                 recTicks = min(recTicks, 0x1fU);
560                 recTicks = max(recTicks, 5U) - 4;
561                 if (recTicks > 9) {
562                         recTicks--; /* guess, but it's only for PIO0, so... */
563                         ebit = 1;
564                 }
565                 t = (t & ~TR_33_PIO_MASK) |
566                                 (accessTicks << TR_33_PIO_ACCESS_SHIFT) |
567                                 (recTicks << TR_33_PIO_RECOVERY_SHIFT);
568                 if (ebit)
569                         t |= TR_33_PIO_E;
570                 break;
571                 }
572         }
573
574 #ifdef IDE_PMAC_DEBUG
575         printk(KERN_ERR "%s: Set PIO timing for mode %d, reg: 0x%08x\n",
576                 drive->name, pio,  *timings);
577 #endif  
578
579         *timings = t;
580         pmac_ide_do_update_timings(drive);
581 }
582
583 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
584
585 /*
586  * Calculate KeyLargo ATA/66 UDMA timings
587  */
588 static int
589 set_timings_udma_ata4(u32 *timings, u8 speed)
590 {
591         unsigned rdyToPauseTicks, wrDataSetupTicks, addrTicks;
592
593         if (speed > XFER_UDMA_4)
594                 return 1;
595
596         rdyToPauseTicks = SYSCLK_TICKS_66(kl66_udma_timings[speed & 0xf].rdy2pause);
597         wrDataSetupTicks = SYSCLK_TICKS_66(kl66_udma_timings[speed & 0xf].wrDataSetup);
598         addrTicks = SYSCLK_TICKS_66(kl66_udma_timings[speed & 0xf].addrSetup);
599
600         *timings = ((*timings) & ~(TR_66_UDMA_MASK | TR_66_MDMA_MASK)) |
601                         (wrDataSetupTicks << TR_66_UDMA_WRDATASETUP_SHIFT) | 
602                         (rdyToPauseTicks << TR_66_UDMA_RDY2PAUS_SHIFT) |
603                         (addrTicks <<TR_66_UDMA_ADDRSETUP_SHIFT) |
604                         TR_66_UDMA_EN;
605 #ifdef IDE_PMAC_DEBUG
606         printk(KERN_ERR "ide_pmac: Set UDMA timing for mode %d, reg: 0x%08x\n",
607                 speed & 0xf,  *timings);
608 #endif  
609
610         return 0;
611 }
612
613 /*
614  * Calculate Kauai ATA/100 UDMA timings
615  */
616 static int
617 set_timings_udma_ata6(u32 *pio_timings, u32 *ultra_timings, u8 speed)
618 {
619         struct ide_timing *t = ide_timing_find_mode(speed);
620         u32 tr;
621
622         if (speed > XFER_UDMA_5 || t == NULL)
623                 return 1;
624         tr = kauai_lookup_timing(kauai_udma_timings, (int)t->udma);
625         *ultra_timings = ((*ultra_timings) & ~TR_100_UDMAREG_UDMA_MASK) | tr;
626         *ultra_timings = (*ultra_timings) | TR_100_UDMAREG_UDMA_EN;
627
628         return 0;
629 }
630
631 /*
632  * Calculate Shasta ATA/133 UDMA timings
633  */
634 static int
635 set_timings_udma_shasta(u32 *pio_timings, u32 *ultra_timings, u8 speed)
636 {
637         struct ide_timing *t = ide_timing_find_mode(speed);
638         u32 tr;
639
640         if (speed > XFER_UDMA_6 || t == NULL)
641                 return 1;
642         tr = kauai_lookup_timing(shasta_udma133_timings, (int)t->udma);
643         *ultra_timings = ((*ultra_timings) & ~TR_133_UDMAREG_UDMA_MASK) | tr;
644         *ultra_timings = (*ultra_timings) | TR_133_UDMAREG_UDMA_EN;
645
646         return 0;
647 }
648
649 /*
650  * Calculate MDMA timings for all cells
651  */
652 static void
653 set_timings_mdma(ide_drive_t *drive, int intf_type, u32 *timings, u32 *timings2,
654                         u8 speed)
655 {
656         int cycleTime, accessTime = 0, recTime = 0;
657         unsigned accessTicks, recTicks;
658         struct hd_driveid *id = drive->id;
659         struct mdma_timings_t* tm = NULL;
660         int i;
661
662         /* Get default cycle time for mode */
663         switch(speed & 0xf) {
664                 case 0: cycleTime = 480; break;
665                 case 1: cycleTime = 150; break;
666                 case 2: cycleTime = 120; break;
667                 default:
668                         BUG();
669                         break;
670         }
671
672         /* Check if drive provides explicit DMA cycle time */
673         if ((id->field_valid & 2) && id->eide_dma_time)
674                 cycleTime = max_t(int, id->eide_dma_time, cycleTime);
675
676         /* OHare limits according to some old Apple sources */  
677         if ((intf_type == controller_ohare) && (cycleTime < 150))
678                 cycleTime = 150;
679         /* Get the proper timing array for this controller */
680         switch(intf_type) {
681                 case controller_sh_ata6:
682                 case controller_un_ata6:
683                 case controller_k2_ata6:
684                         break;
685                 case controller_kl_ata4:
686                         tm = mdma_timings_66;
687                         break;
688                 case controller_kl_ata3:
689                         tm = mdma_timings_33k;
690                         break;
691                 default:
692                         tm = mdma_timings_33;
693                         break;
694         }
695         if (tm != NULL) {
696                 /* Lookup matching access & recovery times */
697                 i = -1;
698                 for (;;) {
699                         if (tm[i+1].cycleTime < cycleTime)
700                                 break;
701                         i++;
702                 }
703                 cycleTime = tm[i].cycleTime;
704                 accessTime = tm[i].accessTime;
705                 recTime = tm[i].recoveryTime;
706
707 #ifdef IDE_PMAC_DEBUG
708                 printk(KERN_ERR "%s: MDMA, cycleTime: %d, accessTime: %d, recTime: %d\n",
709                         drive->name, cycleTime, accessTime, recTime);
710 #endif
711         }
712         switch(intf_type) {
713         case controller_sh_ata6: {
714                 /* 133Mhz cell */
715                 u32 tr = kauai_lookup_timing(shasta_mdma_timings, cycleTime);
716                 *timings = ((*timings) & ~TR_133_PIOREG_MDMA_MASK) | tr;
717                 *timings2 = (*timings2) & ~TR_133_UDMAREG_UDMA_EN;
718                 }
719         case controller_un_ata6:
720         case controller_k2_ata6: {
721                 /* 100Mhz cell */
722                 u32 tr = kauai_lookup_timing(kauai_mdma_timings, cycleTime);
723                 *timings = ((*timings) & ~TR_100_PIOREG_MDMA_MASK) | tr;
724                 *timings2 = (*timings2) & ~TR_100_UDMAREG_UDMA_EN;
725                 }
726                 break;
727         case controller_kl_ata4:
728                 /* 66Mhz cell */
729                 accessTicks = SYSCLK_TICKS_66(accessTime);
730                 accessTicks = min(accessTicks, 0x1fU);
731                 accessTicks = max(accessTicks, 0x1U);
732                 recTicks = SYSCLK_TICKS_66(recTime);
733                 recTicks = min(recTicks, 0x1fU);
734                 recTicks = max(recTicks, 0x3U);
735                 /* Clear out mdma bits and disable udma */
736                 *timings = ((*timings) & ~(TR_66_MDMA_MASK | TR_66_UDMA_MASK)) |
737                         (accessTicks << TR_66_MDMA_ACCESS_SHIFT) |
738                         (recTicks << TR_66_MDMA_RECOVERY_SHIFT);
739                 break;
740         case controller_kl_ata3:
741                 /* 33Mhz cell on KeyLargo */
742                 accessTicks = SYSCLK_TICKS(accessTime);
743                 accessTicks = max(accessTicks, 1U);
744                 accessTicks = min(accessTicks, 0x1fU);
745                 accessTime = accessTicks * IDE_SYSCLK_NS;
746                 recTicks = SYSCLK_TICKS(recTime);
747                 recTicks = max(recTicks, 1U);
748                 recTicks = min(recTicks, 0x1fU);
749                 *timings = ((*timings) & ~TR_33_MDMA_MASK) |
750                                 (accessTicks << TR_33_MDMA_ACCESS_SHIFT) |
751                                 (recTicks << TR_33_MDMA_RECOVERY_SHIFT);
752                 break;
753         default: {
754                 /* 33Mhz cell on others */
755                 int halfTick = 0;
756                 int origAccessTime = accessTime;
757                 int origRecTime = recTime;
758                 
759                 accessTicks = SYSCLK_TICKS(accessTime);
760                 accessTicks = max(accessTicks, 1U);
761                 accessTicks = min(accessTicks, 0x1fU);
762                 accessTime = accessTicks * IDE_SYSCLK_NS;
763                 recTicks = SYSCLK_TICKS(recTime);
764                 recTicks = max(recTicks, 2U) - 1;
765                 recTicks = min(recTicks, 0x1fU);
766                 recTime = (recTicks + 1) * IDE_SYSCLK_NS;
767                 if ((accessTicks > 1) &&
768                     ((accessTime - IDE_SYSCLK_NS/2) >= origAccessTime) &&
769                     ((recTime - IDE_SYSCLK_NS/2) >= origRecTime)) {
770                         halfTick = 1;
771                         accessTicks--;
772                 }
773                 *timings = ((*timings) & ~TR_33_MDMA_MASK) |
774                                 (accessTicks << TR_33_MDMA_ACCESS_SHIFT) |
775                                 (recTicks << TR_33_MDMA_RECOVERY_SHIFT);
776                 if (halfTick)
777                         *timings |= TR_33_MDMA_HALFTICK;
778                 }
779         }
780 #ifdef IDE_PMAC_DEBUG
781         printk(KERN_ERR "%s: Set MDMA timing for mode %d, reg: 0x%08x\n",
782                 drive->name, speed & 0xf,  *timings);
783 #endif  
784 }
785 #endif /* #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC */
786
787 static void pmac_ide_set_dma_mode(ide_drive_t *drive, const u8 speed)
788 {
789         ide_hwif_t *hwif = drive->hwif;
790         pmac_ide_hwif_t *pmif =
791                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
792         int unit = (drive->select.b.unit & 0x01);
793         int ret = 0;
794         u32 *timings, *timings2, tl[2];
795
796         timings = &pmif->timings[unit];
797         timings2 = &pmif->timings[unit+2];
798
799         /* Copy timings to local image */
800         tl[0] = *timings;
801         tl[1] = *timings2;
802
803 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
804         if (speed >= XFER_UDMA_0) {
805                 if (pmif->kind == controller_kl_ata4)
806                         ret = set_timings_udma_ata4(&tl[0], speed);
807                 else if (pmif->kind == controller_un_ata6
808                          || pmif->kind == controller_k2_ata6)
809                         ret = set_timings_udma_ata6(&tl[0], &tl[1], speed);
810                 else if (pmif->kind == controller_sh_ata6)
811                         ret = set_timings_udma_shasta(&tl[0], &tl[1], speed);
812                 else
813                         ret = -1;
814         } else
815                 set_timings_mdma(drive, pmif->kind, &tl[0], &tl[1], speed);
816 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */
817         if (ret)
818                 return;
819
820         /* Apply timings to controller */
821         *timings = tl[0];
822         *timings2 = tl[1];
823
824         pmac_ide_do_update_timings(drive);      
825 }
826
827 /*
828  * Blast some well known "safe" values to the timing registers at init or
829  * wakeup from sleep time, before we do real calculation
830  */
831 static void
832 sanitize_timings(pmac_ide_hwif_t *pmif)
833 {
834         unsigned int value, value2 = 0;
835         
836         switch(pmif->kind) {
837                 case controller_sh_ata6:
838                         value = 0x0a820c97;
839                         value2 = 0x00033031;
840                         break;
841                 case controller_un_ata6:
842                 case controller_k2_ata6:
843                         value = 0x08618a92;
844                         value2 = 0x00002921;
845                         break;
846                 case controller_kl_ata4:
847                         value = 0x0008438c;
848                         break;
849                 case controller_kl_ata3:
850                         value = 0x00084526;
851                         break;
852                 case controller_heathrow:
853                 case controller_ohare:
854                 default:
855                         value = 0x00074526;
856                         break;
857         }
858         pmif->timings[0] = pmif->timings[1] = value;
859         pmif->timings[2] = pmif->timings[3] = value2;
860 }
861
862 /* Suspend call back, should be called after the child devices
863  * have actually been suspended
864  */
865 static int pmac_ide_do_suspend(pmac_ide_hwif_t *pmif)
866 {
867         /* We clear the timings */
868         pmif->timings[0] = 0;
869         pmif->timings[1] = 0;
870         
871         disable_irq(pmif->irq);
872
873         /* The media bay will handle itself just fine */
874         if (pmif->mediabay)
875                 return 0;
876         
877         /* Kauai has bus control FCRs directly here */
878         if (pmif->kauai_fcr) {
879                 u32 fcr = readl(pmif->kauai_fcr);
880                 fcr &= ~(KAUAI_FCR_UATA_RESET_N | KAUAI_FCR_UATA_ENABLE);
881                 writel(fcr, pmif->kauai_fcr);
882         }
883
884         /* Disable the bus on older machines and the cell on kauai */
885         ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, pmif->node, pmif->aapl_bus_id,
886                             0);
887
888         return 0;
889 }
890
891 /* Resume call back, should be called before the child devices
892  * are resumed
893  */
894 static int pmac_ide_do_resume(pmac_ide_hwif_t *pmif)
895 {
896         /* Hard reset & re-enable controller (do we really need to reset ? -BenH) */
897         if (!pmif->mediabay) {
898                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, pmif->node, pmif->aapl_bus_id, 1);
899                 ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, pmif->node, pmif->aapl_bus_id, 1);
900                 msleep(10);
901                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, pmif->node, pmif->aapl_bus_id, 0);
902
903                 /* Kauai has it different */
904                 if (pmif->kauai_fcr) {
905                         u32 fcr = readl(pmif->kauai_fcr);
906                         fcr |= KAUAI_FCR_UATA_RESET_N | KAUAI_FCR_UATA_ENABLE;
907                         writel(fcr, pmif->kauai_fcr);
908                 }
909
910                 msleep(jiffies_to_msecs(IDE_WAKEUP_DELAY));
911         }
912
913         /* Sanitize drive timings */
914         sanitize_timings(pmif);
915
916         enable_irq(pmif->irq);
917
918         return 0;
919 }
920
921 static u8 pmac_ide_cable_detect(ide_hwif_t *hwif)
922 {
923         pmac_ide_hwif_t *pmif =
924                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
925         struct device_node *np = pmif->node;
926         const char *cable = of_get_property(np, "cable-type", NULL);
927
928         /* Get cable type from device-tree. */
929         if (cable && !strncmp(cable, "80-", 3))
930                 return ATA_CBL_PATA80;
931
932         /*
933          * G5's seem to have incorrect cable type in device-tree.
934          * Let's assume they have a 80 conductor cable, this seem
935          * to be always the case unless the user mucked around.
936          */
937         if (of_device_is_compatible(np, "K2-UATA") ||
938             of_device_is_compatible(np, "shasta-ata"))
939                 return ATA_CBL_PATA80;
940
941         return ATA_CBL_PATA40;
942 }
943
944 static const struct ide_port_ops pmac_ide_ata6_port_ops = {
945         .set_pio_mode           = pmac_ide_set_pio_mode,
946         .set_dma_mode           = pmac_ide_set_dma_mode,
947         .selectproc             = pmac_ide_kauai_selectproc,
948         .cable_detect           = pmac_ide_cable_detect,
949 };
950
951 static const struct ide_port_ops pmac_ide_ata4_port_ops = {
952         .set_pio_mode           = pmac_ide_set_pio_mode,
953         .set_dma_mode           = pmac_ide_set_dma_mode,
954         .selectproc             = pmac_ide_selectproc,
955         .cable_detect           = pmac_ide_cable_detect,
956 };
957
958 static const struct ide_port_ops pmac_ide_port_ops = {
959         .set_pio_mode           = pmac_ide_set_pio_mode,
960         .set_dma_mode           = pmac_ide_set_dma_mode,
961         .selectproc             = pmac_ide_selectproc,
962 };
963
964 static const struct ide_dma_ops pmac_dma_ops;
965
966 static const struct ide_port_info pmac_port_info = {
967         .init_dma               = pmac_ide_init_dma,
968         .chipset                = ide_pmac,
969 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
970         .dma_ops                = &pmac_dma_ops,
971 #endif
972         .port_ops               = &pmac_ide_port_ops,
973         .host_flags             = IDE_HFLAG_SET_PIO_MODE_KEEP_DMA |
974                                   IDE_HFLAG_POST_SET_MODE |
975                                   IDE_HFLAG_MMIO |
976                                   IDE_HFLAG_UNMASK_IRQS,
977         .pio_mask               = ATA_PIO4,
978         .mwdma_mask             = ATA_MWDMA2,
979 };
980
981 /*
982  * Setup, register & probe an IDE channel driven by this driver, this is
983  * called by one of the 2 probe functions (macio or PCI).
984  */
985 static int __devinit
986 pmac_ide_setup_device(pmac_ide_hwif_t *pmif, ide_hwif_t *hwif, hw_regs_t *hw)
987 {
988         struct device_node *np = pmif->node;
989         const int *bidp;
990         u8 idx[4] = { 0xff, 0xff, 0xff, 0xff };
991         struct ide_port_info d = pmac_port_info;
992
993         pmif->broken_dma = pmif->broken_dma_warn = 0;
994         if (of_device_is_compatible(np, "shasta-ata")) {
995                 pmif->kind = controller_sh_ata6;
996                 d.port_ops = &pmac_ide_ata6_port_ops;
997                 d.udma_mask = ATA_UDMA6;
998         } else if (of_device_is_compatible(np, "kauai-ata")) {
999                 pmif->kind = controller_un_ata6;
1000                 d.port_ops = &pmac_ide_ata6_port_ops;
1001                 d.udma_mask = ATA_UDMA5;
1002         } else if (of_device_is_compatible(np, "K2-UATA")) {
1003                 pmif->kind = controller_k2_ata6;
1004                 d.port_ops = &pmac_ide_ata6_port_ops;
1005                 d.udma_mask = ATA_UDMA5;
1006         } else if (of_device_is_compatible(np, "keylargo-ata")) {
1007                 if (strcmp(np->name, "ata-4") == 0) {
1008                         pmif->kind = controller_kl_ata4;
1009                         d.port_ops = &pmac_ide_ata4_port_ops;
1010                         d.udma_mask = ATA_UDMA4;
1011                 } else
1012                         pmif->kind = controller_kl_ata3;
1013         } else if (of_device_is_compatible(np, "heathrow-ata")) {
1014                 pmif->kind = controller_heathrow;
1015         } else {
1016                 pmif->kind = controller_ohare;
1017                 pmif->broken_dma = 1;
1018         }
1019
1020         bidp = of_get_property(np, "AAPL,bus-id", NULL);
1021         pmif->aapl_bus_id =  bidp ? *bidp : 0;
1022
1023         /* On Kauai-type controllers, we make sure the FCR is correct */
1024         if (pmif->kauai_fcr)
1025                 writel(KAUAI_FCR_UATA_MAGIC |
1026                        KAUAI_FCR_UATA_RESET_N |
1027                        KAUAI_FCR_UATA_ENABLE, pmif->kauai_fcr);
1028
1029         pmif->mediabay = 0;
1030         
1031         /* Make sure we have sane timings */
1032         sanitize_timings(pmif);
1033
1034 #ifndef CONFIG_PPC64
1035         /* XXX FIXME: Media bay stuff need re-organizing */
1036         if (np->parent && np->parent->name
1037             && strcasecmp(np->parent->name, "media-bay") == 0) {
1038 #ifdef CONFIG_PMAC_MEDIABAY
1039                 media_bay_set_ide_infos(np->parent, pmif->regbase, pmif->irq,
1040                                         hwif);
1041 #endif /* CONFIG_PMAC_MEDIABAY */
1042                 pmif->mediabay = 1;
1043                 if (!bidp)
1044                         pmif->aapl_bus_id = 1;
1045         } else if (pmif->kind == controller_ohare) {
1046                 /* The code below is having trouble on some ohare machines
1047                  * (timing related ?). Until I can put my hand on one of these
1048                  * units, I keep the old way
1049                  */
1050                 ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, np, 0, 1);
1051         } else
1052 #endif
1053         {
1054                 /* This is necessary to enable IDE when net-booting */
1055                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, np, pmif->aapl_bus_id, 1);
1056                 ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, np, pmif->aapl_bus_id, 1);
1057                 msleep(10);
1058                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, np, pmif->aapl_bus_id, 0);
1059                 msleep(jiffies_to_msecs(IDE_WAKEUP_DELAY));
1060         }
1061
1062         /* Setup MMIO ops */
1063         default_hwif_mmiops(hwif);
1064         hwif->OUTBSYNC = pmac_outbsync;
1065
1066         ide_init_port_hw(hwif, hw);
1067
1068         printk(KERN_INFO "ide%d: Found Apple %s controller, bus ID %d%s, irq %d\n",
1069                hwif->index, model_name[pmif->kind], pmif->aapl_bus_id,
1070                pmif->mediabay ? " (mediabay)" : "", hwif->irq);
1071
1072         if (pmif->mediabay) {
1073 #ifdef CONFIG_PMAC_MEDIABAY
1074                 if (check_media_bay_by_base(pmif->regbase, MB_CD)) {
1075 #else
1076                 if (1) {
1077 #endif
1078                         hwif->drives[0].noprobe = 1;
1079                         hwif->drives[1].noprobe = 1;
1080                 }
1081         }
1082
1083         idx[0] = hwif->index;
1084
1085         ide_device_add(idx, &d);
1086
1087         return 0;
1088 }
1089
1090 static void __devinit pmac_ide_init_ports(hw_regs_t *hw, unsigned long base)
1091 {
1092         int i;
1093
1094         for (i = 0; i < 8; ++i)
1095                 hw->io_ports_array[i] = base + i * 0x10;
1096
1097         hw->io_ports.ctl_addr = base + 0x160;
1098 }
1099
1100 /*
1101  * Attach to a macio probed interface
1102  */
1103 static int __devinit
1104 pmac_ide_macio_attach(struct macio_dev *mdev, const struct of_device_id *match)
1105 {
1106         void __iomem *base;
1107         unsigned long regbase;
1108         ide_hwif_t *hwif;
1109         pmac_ide_hwif_t *pmif;
1110         int irq, rc;
1111         hw_regs_t hw;
1112
1113         pmif = kzalloc(sizeof(*pmif), GFP_KERNEL);
1114         if (pmif == NULL)
1115                 return -ENOMEM;
1116
1117         hwif = ide_find_port();
1118         if (hwif == NULL) {
1119                 printk(KERN_ERR "ide-pmac: MacIO interface attach with no slot\n");
1120                 printk(KERN_ERR "          %s\n", mdev->ofdev.node->full_name);
1121                 rc = -ENODEV;
1122                 goto out_free_pmif;
1123         }
1124
1125         if (macio_resource_count(mdev) == 0) {
1126                 printk(KERN_WARNING "ide-pmac: no address for %s\n",
1127                                     mdev->ofdev.node->full_name);
1128                 rc = -ENXIO;
1129                 goto out_free_pmif;
1130         }
1131
1132         /* Request memory resource for IO ports */
1133         if (macio_request_resource(mdev, 0, "ide-pmac (ports)")) {
1134                 printk(KERN_ERR "ide-pmac: can't request MMIO resource for "
1135                                 "%s!\n", mdev->ofdev.node->full_name);
1136                 rc = -EBUSY;
1137                 goto out_free_pmif;
1138         }
1139                         
1140         /* XXX This is bogus. Should be fixed in the registry by checking
1141          * the kind of host interrupt controller, a bit like gatwick
1142          * fixes in irq.c. That works well enough for the single case
1143          * where that happens though...
1144          */
1145         if (macio_irq_count(mdev) == 0) {
1146                 printk(KERN_WARNING "ide-pmac: no intrs for device %s, using "
1147                                     "13\n", mdev->ofdev.node->full_name);
1148                 irq = irq_create_mapping(NULL, 13);
1149         } else
1150                 irq = macio_irq(mdev, 0);
1151
1152         base = ioremap(macio_resource_start(mdev, 0), 0x400);
1153         regbase = (unsigned long) base;
1154
1155         pmif->mdev = mdev;
1156         pmif->node = mdev->ofdev.node;
1157         pmif->regbase = regbase;
1158         pmif->irq = irq;
1159         pmif->kauai_fcr = NULL;
1160 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
1161         if (macio_resource_count(mdev) >= 2) {
1162                 if (macio_request_resource(mdev, 1, "ide-pmac (dma)"))
1163                         printk(KERN_WARNING "ide-pmac: can't request DMA "
1164                                             "resource for %s!\n",
1165                                             mdev->ofdev.node->full_name);
1166                 else
1167                         pmif->dma_regs = ioremap(macio_resource_start(mdev, 1), 0x1000);
1168         } else
1169                 pmif->dma_regs = NULL;
1170 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */
1171         dev_set_drvdata(&mdev->ofdev.dev, pmif);
1172
1173         memset(&hw, 0, sizeof(hw));
1174         pmac_ide_init_ports(&hw, pmif->regbase);
1175         hw.irq = irq;
1176         hw.dev = &mdev->bus->pdev->dev;
1177         hw.parent = &mdev->ofdev.dev;
1178
1179         rc = pmac_ide_setup_device(pmif, hwif, &hw);
1180         if (rc != 0) {
1181                 /* The inteface is released to the common IDE layer */
1182                 dev_set_drvdata(&mdev->ofdev.dev, NULL);
1183                 iounmap(base);
1184                 if (pmif->dma_regs) {
1185                         iounmap(pmif->dma_regs);
1186                         macio_release_resource(mdev, 1);
1187                 }
1188                 macio_release_resource(mdev, 0);
1189                 kfree(pmif);
1190         }
1191
1192         return rc;
1193
1194 out_free_pmif:
1195         kfree(pmif);
1196         return rc;
1197 }
1198
1199 static int
1200 pmac_ide_macio_suspend(struct macio_dev *mdev, pm_message_t mesg)
1201 {
1202         pmac_ide_hwif_t *pmif =
1203                 (pmac_ide_hwif_t *)dev_get_drvdata(&mdev->ofdev.dev);
1204         int rc = 0;
1205
1206         if (mesg.event != mdev->ofdev.dev.power.power_state.event
1207                         && (mesg.event & PM_EVENT_SLEEP)) {
1208                 rc = pmac_ide_do_suspend(pmif);
1209                 if (rc == 0)
1210                         mdev->ofdev.dev.power.power_state = mesg;
1211         }
1212
1213         return rc;
1214 }
1215
1216 static int
1217 pmac_ide_macio_resume(struct macio_dev *mdev)
1218 {
1219         pmac_ide_hwif_t *pmif =
1220                 (pmac_ide_hwif_t *)dev_get_drvdata(&mdev->ofdev.dev);
1221         int rc = 0;
1222
1223         if (mdev->ofdev.dev.power.power_state.event != PM_EVENT_ON) {
1224                 rc = pmac_ide_do_resume(pmif);
1225                 if (rc == 0)
1226                         mdev->ofdev.dev.power.power_state = PMSG_ON;
1227         }
1228
1229         return rc;
1230 }
1231
1232 /*
1233  * Attach to a PCI probed interface
1234  */
1235 static int __devinit
1236 pmac_ide_pci_attach(struct pci_dev *pdev, const struct pci_device_id *id)
1237 {
1238         ide_hwif_t *hwif;
1239         struct device_node *np;
1240         pmac_ide_hwif_t *pmif;
1241         void __iomem *base;
1242         unsigned long rbase, rlen;
1243         int rc;
1244         hw_regs_t hw;
1245
1246         np = pci_device_to_OF_node(pdev);
1247         if (np == NULL) {
1248                 printk(KERN_ERR "ide-pmac: cannot find MacIO node for Kauai ATA interface\n");
1249                 return -ENODEV;
1250         }
1251
1252         pmif = kzalloc(sizeof(*pmif), GFP_KERNEL);
1253         if (pmif == NULL)
1254                 return -ENOMEM;
1255
1256         hwif = ide_find_port();
1257         if (hwif == NULL) {
1258                 printk(KERN_ERR "ide-pmac: PCI interface attach with no slot\n");
1259                 printk(KERN_ERR "          %s\n", np->full_name);
1260                 rc = -ENODEV;
1261                 goto out_free_pmif;
1262         }
1263
1264         if (pci_enable_device(pdev)) {
1265                 printk(KERN_WARNING "ide-pmac: Can't enable PCI device for "
1266                                     "%s\n", np->full_name);
1267                 rc = -ENXIO;
1268                 goto out_free_pmif;
1269         }
1270         pci_set_master(pdev);
1271                         
1272         if (pci_request_regions(pdev, "Kauai ATA")) {
1273                 printk(KERN_ERR "ide-pmac: Cannot obtain PCI resources for "
1274                                 "%s\n", np->full_name);
1275                 rc = -ENXIO;
1276                 goto out_free_pmif;
1277         }
1278
1279         pmif->mdev = NULL;
1280         pmif->node = np;
1281
1282         rbase = pci_resource_start(pdev, 0);
1283         rlen = pci_resource_len(pdev, 0);
1284
1285         base = ioremap(rbase, rlen);
1286         pmif->regbase = (unsigned long) base + 0x2000;
1287 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
1288         pmif->dma_regs = base + 0x1000;
1289 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */
1290         pmif->kauai_fcr = base;
1291         pmif->irq = pdev->irq;
1292
1293         pci_set_drvdata(pdev, pmif);
1294
1295         memset(&hw, 0, sizeof(hw));
1296         pmac_ide_init_ports(&hw, pmif->regbase);
1297         hw.irq = pdev->irq;
1298         hw.dev = &pdev->dev;
1299
1300         rc = pmac_ide_setup_device(pmif, hwif, &hw);
1301         if (rc != 0) {
1302                 /* The inteface is released to the common IDE layer */
1303                 pci_set_drvdata(pdev, NULL);
1304                 iounmap(base);
1305                 pci_release_regions(pdev);
1306                 kfree(pmif);
1307         }
1308
1309         return rc;
1310
1311 out_free_pmif:
1312         kfree(pmif);
1313         return rc;
1314 }
1315
1316 static int
1317 pmac_ide_pci_suspend(struct pci_dev *pdev, pm_message_t mesg)
1318 {
1319         pmac_ide_hwif_t *pmif = (pmac_ide_hwif_t *)pci_get_drvdata(pdev);
1320         int rc = 0;
1321
1322         if (mesg.event != pdev->dev.power.power_state.event
1323                         && (mesg.event & PM_EVENT_SLEEP)) {
1324                 rc = pmac_ide_do_suspend(pmif);
1325                 if (rc == 0)
1326                         pdev->dev.power.power_state = mesg;
1327         }
1328
1329         return rc;
1330 }
1331
1332 static int
1333 pmac_ide_pci_resume(struct pci_dev *pdev)
1334 {
1335         pmac_ide_hwif_t *pmif = (pmac_ide_hwif_t *)pci_get_drvdata(pdev);
1336         int rc = 0;
1337
1338         if (pdev->dev.power.power_state.event != PM_EVENT_ON) {
1339                 rc = pmac_ide_do_resume(pmif);
1340                 if (rc == 0)
1341                         pdev->dev.power.power_state = PMSG_ON;
1342         }
1343
1344         return rc;
1345 }
1346
1347 static struct of_device_id pmac_ide_macio_match[] = 
1348 {
1349         {
1350         .name           = "IDE",
1351         },
1352         {
1353         .name           = "ATA",
1354         },
1355         {
1356         .type           = "ide",
1357         },
1358         {
1359         .type           = "ata",
1360         },
1361         {},
1362 };
1363
1364 static struct macio_driver pmac_ide_macio_driver = 
1365 {
1366         .name           = "ide-pmac",
1367         .match_table    = pmac_ide_macio_match,
1368         .probe          = pmac_ide_macio_attach,
1369         .suspend        = pmac_ide_macio_suspend,
1370         .resume         = pmac_ide_macio_resume,
1371 };
1372
1373 static const struct pci_device_id pmac_ide_pci_match[] = {
1374         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_UNI_N_ATA),    0 },
1375         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_IPID_ATA100),  0 },
1376         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_K2_ATA100),    0 },
1377         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_SH_ATA),       0 },
1378         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_IPID2_ATA),    0 },
1379         {},
1380 };
1381
1382 static struct pci_driver pmac_ide_pci_driver = {
1383         .name           = "ide-pmac",
1384         .id_table       = pmac_ide_pci_match,
1385         .probe          = pmac_ide_pci_attach,
1386         .suspend        = pmac_ide_pci_suspend,
1387         .resume         = pmac_ide_pci_resume,
1388 };
1389 MODULE_DEVICE_TABLE(pci, pmac_ide_pci_match);
1390
1391 int __init pmac_ide_probe(void)
1392 {
1393         int error;
1394
1395         if (!machine_is(powermac))
1396                 return -ENODEV;
1397
1398 #ifdef CONFIG_BLK_DEV_IDE_PMAC_ATA100FIRST
1399         error = pci_register_driver(&pmac_ide_pci_driver);
1400         if (error)
1401                 goto out;
1402         error = macio_register_driver(&pmac_ide_macio_driver);
1403         if (error) {
1404                 pci_unregister_driver(&pmac_ide_pci_driver);
1405                 goto out;
1406         }
1407 #else
1408         error = macio_register_driver(&pmac_ide_macio_driver);
1409         if (error)
1410                 goto out;
1411         error = pci_register_driver(&pmac_ide_pci_driver);
1412         if (error) {
1413                 macio_unregister_driver(&pmac_ide_macio_driver);
1414                 goto out;
1415         }
1416 #endif
1417 out:
1418         return error;
1419 }
1420
1421 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
1422
1423 /*
1424  * pmac_ide_build_dmatable builds the DBDMA command list
1425  * for a transfer and sets the DBDMA channel to point to it.
1426  */
1427 static int
1428 pmac_ide_build_dmatable(ide_drive_t *drive, struct request *rq)
1429 {
1430         ide_hwif_t *hwif = drive->hwif;
1431         pmac_ide_hwif_t *pmif =
1432                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
1433         struct dbdma_cmd *table;
1434         int i, count = 0;
1435         volatile struct dbdma_regs __iomem *dma = pmif->dma_regs;
1436         struct scatterlist *sg;
1437         int wr = (rq_data_dir(rq) == WRITE);
1438
1439         /* DMA table is already aligned */
1440         table = (struct dbdma_cmd *) pmif->dma_table_cpu;
1441
1442         /* Make sure DMA controller is stopped (necessary ?) */
1443         writel((RUN|PAUSE|FLUSH|WAKE|DEAD) << 16, &dma->control);
1444         while (readl(&dma->status) & RUN)
1445                 udelay(1);
1446
1447         hwif->sg_nents = i = ide_build_sglist(drive, rq);
1448
1449         if (!i)
1450                 return 0;
1451
1452         /* Build DBDMA commands list */
1453         sg = hwif->sg_table;
1454         while (i && sg_dma_len(sg)) {
1455                 u32 cur_addr;
1456                 u32 cur_len;
1457
1458                 cur_addr = sg_dma_address(sg);
1459                 cur_len = sg_dma_len(sg);
1460
1461                 if (pmif->broken_dma && cur_addr & (L1_CACHE_BYTES - 1)) {
1462                         if (pmif->broken_dma_warn == 0) {
1463                                 printk(KERN_WARNING "%s: DMA on non aligned address, "
1464                                        "switching to PIO on Ohare chipset\n", drive->name);
1465                                 pmif->broken_dma_warn = 1;
1466                         }
1467                         goto use_pio_instead;
1468                 }
1469                 while (cur_len) {
1470                         unsigned int tc = (cur_len < 0xfe00)? cur_len: 0xfe00;
1471
1472                         if (count++ >= MAX_DCMDS) {
1473                                 printk(KERN_WARNING "%s: DMA table too small\n",
1474                                        drive->name);
1475                                 goto use_pio_instead;
1476                         }
1477                         st_le16(&table->command, wr? OUTPUT_MORE: INPUT_MORE);
1478                         st_le16(&table->req_count, tc);
1479                         st_le32(&table->phy_addr, cur_addr);
1480                         table->cmd_dep = 0;
1481                         table->xfer_status = 0;
1482                         table->res_count = 0;
1483                         cur_addr += tc;
1484                         cur_len -= tc;
1485                         ++table;
1486                 }
1487                 sg = sg_next(sg);
1488                 i--;
1489         }
1490
1491         /* convert the last command to an input/output last command */
1492         if (count) {
1493                 st_le16(&table[-1].command, wr? OUTPUT_LAST: INPUT_LAST);
1494                 /* add the stop command to the end of the list */
1495                 memset(table, 0, sizeof(struct dbdma_cmd));
1496                 st_le16(&table->command, DBDMA_STOP);
1497                 mb();
1498                 writel(hwif->dmatable_dma, &dma->cmdptr);
1499                 return 1;
1500         }
1501
1502         printk(KERN_DEBUG "%s: empty DMA table?\n", drive->name);
1503
1504 use_pio_instead:
1505         ide_destroy_dmatable(drive);
1506
1507         return 0; /* revert to PIO for this request */
1508 }
1509
1510 /* Teardown mappings after DMA has completed.  */
1511 static void
1512 pmac_ide_destroy_dmatable (ide_drive_t *drive)
1513 {
1514         ide_hwif_t *hwif = drive->hwif;
1515
1516         if (hwif->sg_nents) {
1517                 ide_destroy_dmatable(drive);
1518                 hwif->sg_nents = 0;
1519         }
1520 }
1521
1522 /*
1523  * Prepare a DMA transfer. We build the DMA table, adjust the timings for
1524  * a read on KeyLargo ATA/66 and mark us as waiting for DMA completion
1525  */
1526 static int
1527 pmac_ide_dma_setup(ide_drive_t *drive)
1528 {
1529         ide_hwif_t *hwif = HWIF(drive);
1530         pmac_ide_hwif_t *pmif =
1531                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
1532         struct request *rq = HWGROUP(drive)->rq;
1533         u8 unit = (drive->select.b.unit & 0x01);
1534         u8 ata4;
1535
1536         if (pmif == NULL)
1537                 return 1;
1538         ata4 = (pmif->kind == controller_kl_ata4);      
1539
1540         if (!pmac_ide_build_dmatable(drive, rq)) {
1541                 ide_map_sg(drive, rq);
1542                 return 1;
1543         }
1544
1545         /* Apple adds 60ns to wrDataSetup on reads */
1546         if (ata4 && (pmif->timings[unit] & TR_66_UDMA_EN)) {
1547                 writel(pmif->timings[unit] + (!rq_data_dir(rq) ? 0x00800000UL : 0),
1548                         PMAC_IDE_REG(IDE_TIMING_CONFIG));
1549                 (void)readl(PMAC_IDE_REG(IDE_TIMING_CONFIG));
1550         }
1551
1552         drive->waiting_for_dma = 1;
1553
1554         return 0;
1555 }
1556
1557 static void
1558 pmac_ide_dma_exec_cmd(ide_drive_t *drive, u8 command)
1559 {
1560         /* issue cmd to drive */
1561         ide_execute_command(drive, command, &ide_dma_intr, 2*WAIT_CMD, NULL);
1562 }
1563
1564 /*
1565  * Kick the DMA controller into life after the DMA command has been issued
1566  * to the drive.
1567  */
1568 static void
1569 pmac_ide_dma_start(ide_drive_t *drive)
1570 {
1571         ide_hwif_t *hwif = drive->hwif;
1572         pmac_ide_hwif_t *pmif =
1573                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
1574         volatile struct dbdma_regs __iomem *dma;
1575
1576         dma = pmif->dma_regs;
1577
1578         writel((RUN << 16) | RUN, &dma->control);
1579         /* Make sure it gets to the controller right now */
1580         (void)readl(&dma->control);
1581 }
1582
1583 /*
1584  * After a DMA transfer, make sure the controller is stopped
1585  */
1586 static int
1587 pmac_ide_dma_end (ide_drive_t *drive)
1588 {
1589         ide_hwif_t *hwif = drive->hwif;
1590         pmac_ide_hwif_t *pmif =
1591                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
1592         volatile struct dbdma_regs __iomem *dma;
1593         u32 dstat;
1594         
1595         if (pmif == NULL)
1596                 return 0;
1597         dma = pmif->dma_regs;
1598
1599         drive->waiting_for_dma = 0;
1600         dstat = readl(&dma->status);
1601         writel(((RUN|WAKE|DEAD) << 16), &dma->control);
1602         pmac_ide_destroy_dmatable(drive);
1603         /* verify good dma status. we don't check for ACTIVE beeing 0. We should...
1604          * in theory, but with ATAPI decices doing buffer underruns, that would
1605          * cause us to disable DMA, which isn't what we want
1606          */
1607         return (dstat & (RUN|DEAD)) != RUN;
1608 }
1609
1610 /*
1611  * Check out that the interrupt we got was for us. We can't always know this
1612  * for sure with those Apple interfaces (well, we could on the recent ones but
1613  * that's not implemented yet), on the other hand, we don't have shared interrupts
1614  * so it's not really a problem
1615  */
1616 static int
1617 pmac_ide_dma_test_irq (ide_drive_t *drive)
1618 {
1619         ide_hwif_t *hwif = drive->hwif;
1620         pmac_ide_hwif_t *pmif =
1621                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
1622         volatile struct dbdma_regs __iomem *dma;
1623         unsigned long status, timeout;
1624
1625         if (pmif == NULL)
1626                 return 0;
1627         dma = pmif->dma_regs;
1628
1629         /* We have to things to deal with here:
1630          * 
1631          * - The dbdma won't stop if the command was started
1632          * but completed with an error without transferring all
1633          * datas. This happens when bad blocks are met during
1634          * a multi-block transfer.
1635          * 
1636          * - The dbdma fifo hasn't yet finished flushing to
1637          * to system memory when the disk interrupt occurs.
1638          * 
1639          */
1640
1641         /* If ACTIVE is cleared, the STOP command have passed and
1642          * transfer is complete.
1643          */
1644         status = readl(&dma->status);
1645         if (!(status & ACTIVE))
1646                 return 1;
1647         if (!drive->waiting_for_dma)
1648                 printk(KERN_WARNING "ide%d, ide_dma_test_irq \
1649                         called while not waiting\n", HWIF(drive)->index);
1650
1651         /* If dbdma didn't execute the STOP command yet, the
1652          * active bit is still set. We consider that we aren't
1653          * sharing interrupts (which is hopefully the case with
1654          * those controllers) and so we just try to flush the
1655          * channel for pending data in the fifo
1656          */
1657         udelay(1);
1658         writel((FLUSH << 16) | FLUSH, &dma->control);
1659         timeout = 0;
1660         for (;;) {
1661                 udelay(1);
1662                 status = readl(&dma->status);
1663                 if ((status & FLUSH) == 0)
1664                         break;
1665                 if (++timeout > 100) {
1666                         printk(KERN_WARNING "ide%d, ide_dma_test_irq \
1667                         timeout flushing channel\n", HWIF(drive)->index);
1668                         break;
1669                 }
1670         }       
1671         return 1;
1672 }
1673
1674 static void pmac_ide_dma_host_set(ide_drive_t *drive, int on)
1675 {
1676 }
1677
1678 static void
1679 pmac_ide_dma_lost_irq (ide_drive_t *drive)
1680 {
1681         ide_hwif_t *hwif = drive->hwif;
1682         pmac_ide_hwif_t *pmif =
1683                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
1684         volatile struct dbdma_regs __iomem *dma;
1685         unsigned long status;
1686
1687         if (pmif == NULL)
1688                 return;
1689         dma = pmif->dma_regs;
1690
1691         status = readl(&dma->status);
1692         printk(KERN_ERR "ide-pmac lost interrupt, dma status: %lx\n", status);
1693 }
1694
1695 static const struct ide_dma_ops pmac_dma_ops = {
1696         .dma_host_set           = pmac_ide_dma_host_set,
1697         .dma_setup              = pmac_ide_dma_setup,
1698         .dma_exec_cmd           = pmac_ide_dma_exec_cmd,
1699         .dma_start              = pmac_ide_dma_start,
1700         .dma_end                = pmac_ide_dma_end,
1701         .dma_test_irq           = pmac_ide_dma_test_irq,
1702         .dma_timeout            = ide_dma_timeout,
1703         .dma_lost_irq           = pmac_ide_dma_lost_irq,
1704 };
1705
1706 /*
1707  * Allocate the data structures needed for using DMA with an interface
1708  * and fill the proper list of functions pointers
1709  */
1710 static int __devinit pmac_ide_init_dma(ide_hwif_t *hwif,
1711                                        const struct ide_port_info *d)
1712 {
1713         pmac_ide_hwif_t *pmif =
1714                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
1715         struct pci_dev *dev = to_pci_dev(hwif->dev);
1716
1717         /* We won't need pci_dev if we switch to generic consistent
1718          * DMA routines ...
1719          */
1720         if (dev == NULL || pmif->dma_regs == 0)
1721                 return -ENODEV;
1722         /*
1723          * Allocate space for the DBDMA commands.
1724          * The +2 is +1 for the stop command and +1 to allow for
1725          * aligning the start address to a multiple of 16 bytes.
1726          */
1727         pmif->dma_table_cpu = (struct dbdma_cmd*)pci_alloc_consistent(
1728                 dev,
1729                 (MAX_DCMDS + 2) * sizeof(struct dbdma_cmd),
1730                 &hwif->dmatable_dma);
1731         if (pmif->dma_table_cpu == NULL) {
1732                 printk(KERN_ERR "%s: unable to allocate DMA command list\n",
1733                        hwif->name);
1734                 return -ENOMEM;
1735         }
1736
1737         hwif->sg_max_nents = MAX_DCMDS;
1738
1739         return 0;
1740 }
1741 #else
1742 static int __devinit pmac_ide_init_dma(ide_hwif_t *hwif,
1743                                        const struct ide_port_info *d)
1744 {
1745         return -EOPNOTSUPP;
1746 }
1747 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */
1748
1749 module_init(pmac_ide_probe);
1750
1751 MODULE_LICENSE("GPL");