drm/radeon: add support for evergreen/ni tiling informations v11
[linux-2.6.git] / drivers / gpu / drm / radeon / radeon.h
1 /*
2  * Copyright 2008 Advanced Micro Devices, Inc.
3  * Copyright 2008 Red Hat Inc.
4  * Copyright 2009 Jerome Glisse.
5  *
6  * Permission is hereby granted, free of charge, to any person obtaining a
7  * copy of this software and associated documentation files (the "Software"),
8  * to deal in the Software without restriction, including without limitation
9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
10  * and/or sell copies of the Software, and to permit persons to whom the
11  * Software is furnished to do so, subject to the following conditions:
12  *
13  * The above copyright notice and this permission notice shall be included in
14  * all copies or substantial portions of the Software.
15  *
16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
22  * OTHER DEALINGS IN THE SOFTWARE.
23  *
24  * Authors: Dave Airlie
25  *          Alex Deucher
26  *          Jerome Glisse
27  */
28 #ifndef __RADEON_H__
29 #define __RADEON_H__
30
31 /* TODO: Here are things that needs to be done :
32  *      - surface allocator & initializer : (bit like scratch reg) should
33  *        initialize HDP_ stuff on RS600, R600, R700 hw, well anythings
34  *        related to surface
35  *      - WB : write back stuff (do it bit like scratch reg things)
36  *      - Vblank : look at Jesse's rework and what we should do
37  *      - r600/r700: gart & cp
38  *      - cs : clean cs ioctl use bitmap & things like that.
39  *      - power management stuff
40  *      - Barrier in gart code
41  *      - Unmappabled vram ?
42  *      - TESTING, TESTING, TESTING
43  */
44
45 /* Initialization path:
46  *  We expect that acceleration initialization might fail for various
47  *  reasons even thought we work hard to make it works on most
48  *  configurations. In order to still have a working userspace in such
49  *  situation the init path must succeed up to the memory controller
50  *  initialization point. Failure before this point are considered as
51  *  fatal error. Here is the init callchain :
52  *      radeon_device_init  perform common structure, mutex initialization
53  *      asic_init           setup the GPU memory layout and perform all
54  *                          one time initialization (failure in this
55  *                          function are considered fatal)
56  *      asic_startup        setup the GPU acceleration, in order to
57  *                          follow guideline the first thing this
58  *                          function should do is setting the GPU
59  *                          memory controller (only MC setup failure
60  *                          are considered as fatal)
61  */
62
63 #include <linux/atomic.h>
64 #include <linux/wait.h>
65 #include <linux/list.h>
66 #include <linux/kref.h>
67
68 #include <ttm/ttm_bo_api.h>
69 #include <ttm/ttm_bo_driver.h>
70 #include <ttm/ttm_placement.h>
71 #include <ttm/ttm_module.h>
72 #include <ttm/ttm_execbuf_util.h>
73
74 #include "radeon_family.h"
75 #include "radeon_mode.h"
76 #include "radeon_reg.h"
77
78 /*
79  * Modules parameters.
80  */
81 extern int radeon_no_wb;
82 extern int radeon_modeset;
83 extern int radeon_dynclks;
84 extern int radeon_r4xx_atom;
85 extern int radeon_agpmode;
86 extern int radeon_vram_limit;
87 extern int radeon_gart_size;
88 extern int radeon_benchmarking;
89 extern int radeon_testing;
90 extern int radeon_connector_table;
91 extern int radeon_tv;
92 extern int radeon_audio;
93 extern int radeon_disp_priority;
94 extern int radeon_hw_i2c;
95 extern int radeon_pcie_gen2;
96 extern int radeon_msi;
97
98 /*
99  * Copy from radeon_drv.h so we don't have to include both and have conflicting
100  * symbol;
101  */
102 #define RADEON_MAX_USEC_TIMEOUT         100000  /* 100 ms */
103 #define RADEON_FENCE_JIFFIES_TIMEOUT    (HZ / 2)
104 /* RADEON_IB_POOL_SIZE must be a power of 2 */
105 #define RADEON_IB_POOL_SIZE             16
106 #define RADEON_DEBUGFS_MAX_COMPONENTS   32
107 #define RADEONFB_CONN_LIMIT             4
108 #define RADEON_BIOS_NUM_SCRATCH         8
109
110 /* max number of rings */
111 #define RADEON_NUM_RINGS 3
112
113 /* internal ring indices */
114 /* r1xx+ has gfx CP ring */
115 #define RADEON_RING_TYPE_GFX_INDEX  0
116
117 /* cayman has 2 compute CP rings */
118 #define CAYMAN_RING_TYPE_CP1_INDEX 1
119 #define CAYMAN_RING_TYPE_CP2_INDEX 2
120
121 /* hardcode those limit for now */
122 #define RADEON_VA_RESERVED_SIZE         (8 << 20)
123 #define RADEON_IB_VM_MAX_SIZE           (64 << 10)
124
125 /*
126  * Errata workarounds.
127  */
128 enum radeon_pll_errata {
129         CHIP_ERRATA_R300_CG             = 0x00000001,
130         CHIP_ERRATA_PLL_DUMMYREADS      = 0x00000002,
131         CHIP_ERRATA_PLL_DELAY           = 0x00000004
132 };
133
134
135 struct radeon_device;
136
137
138 /*
139  * BIOS.
140  */
141 #define ATRM_BIOS_PAGE 4096
142
143 #if defined(CONFIG_VGA_SWITCHEROO)
144 bool radeon_atrm_supported(struct pci_dev *pdev);
145 int radeon_atrm_get_bios_chunk(uint8_t *bios, int offset, int len);
146 #else
147 static inline bool radeon_atrm_supported(struct pci_dev *pdev)
148 {
149         return false;
150 }
151
152 static inline int radeon_atrm_get_bios_chunk(uint8_t *bios, int offset, int len){
153         return -EINVAL;
154 }
155 #endif
156 bool radeon_get_bios(struct radeon_device *rdev);
157
158
159 /*
160  * Mutex which allows recursive locking from the same process.
161  */
162 struct radeon_mutex {
163         struct mutex            mutex;
164         struct task_struct      *owner;
165         int                     level;
166 };
167
168 static inline void radeon_mutex_init(struct radeon_mutex *mutex)
169 {
170         mutex_init(&mutex->mutex);
171         mutex->owner = NULL;
172         mutex->level = 0;
173 }
174
175 static inline void radeon_mutex_lock(struct radeon_mutex *mutex)
176 {
177         if (mutex_trylock(&mutex->mutex)) {
178                 /* The mutex was unlocked before, so it's ours now */
179                 mutex->owner = current;
180         } else if (mutex->owner != current) {
181                 /* Another process locked the mutex, take it */
182                 mutex_lock(&mutex->mutex);
183                 mutex->owner = current;
184         }
185         /* Otherwise the mutex was already locked by this process */
186
187         mutex->level++;
188 }
189
190 static inline void radeon_mutex_unlock(struct radeon_mutex *mutex)
191 {
192         if (--mutex->level > 0)
193                 return;
194
195         mutex->owner = NULL;
196         mutex_unlock(&mutex->mutex);
197 }
198
199
200 /*
201  * Dummy page
202  */
203 struct radeon_dummy_page {
204         struct page     *page;
205         dma_addr_t      addr;
206 };
207 int radeon_dummy_page_init(struct radeon_device *rdev);
208 void radeon_dummy_page_fini(struct radeon_device *rdev);
209
210
211 /*
212  * Clocks
213  */
214 struct radeon_clock {
215         struct radeon_pll p1pll;
216         struct radeon_pll p2pll;
217         struct radeon_pll dcpll;
218         struct radeon_pll spll;
219         struct radeon_pll mpll;
220         /* 10 Khz units */
221         uint32_t default_mclk;
222         uint32_t default_sclk;
223         uint32_t default_dispclk;
224         uint32_t dp_extclk;
225         uint32_t max_pixel_clock;
226 };
227
228 /*
229  * Power management
230  */
231 int radeon_pm_init(struct radeon_device *rdev);
232 void radeon_pm_fini(struct radeon_device *rdev);
233 void radeon_pm_compute_clocks(struct radeon_device *rdev);
234 void radeon_pm_suspend(struct radeon_device *rdev);
235 void radeon_pm_resume(struct radeon_device *rdev);
236 void radeon_combios_get_power_modes(struct radeon_device *rdev);
237 void radeon_atombios_get_power_modes(struct radeon_device *rdev);
238 void radeon_atom_set_voltage(struct radeon_device *rdev, u16 voltage_level, u8 voltage_type);
239 int radeon_atom_get_max_vddc(struct radeon_device *rdev, u16 *voltage);
240 void rs690_pm_info(struct radeon_device *rdev);
241 extern int rv6xx_get_temp(struct radeon_device *rdev);
242 extern int rv770_get_temp(struct radeon_device *rdev);
243 extern int evergreen_get_temp(struct radeon_device *rdev);
244 extern int sumo_get_temp(struct radeon_device *rdev);
245 extern void evergreen_tiling_fields(unsigned tiling_flags, unsigned *bankw,
246                                     unsigned *bankh, unsigned *mtaspect,
247                                     unsigned *tile_split);
248
249 /*
250  * Fences.
251  */
252 struct radeon_fence_driver {
253         uint32_t                        scratch_reg;
254         uint64_t                        gpu_addr;
255         volatile uint32_t               *cpu_addr;
256         atomic_t                        seq;
257         uint32_t                        last_seq;
258         unsigned long                   last_jiffies;
259         unsigned long                   last_timeout;
260         wait_queue_head_t               queue;
261         struct list_head                created;
262         struct list_head                emitted;
263         struct list_head                signaled;
264         bool                            initialized;
265 };
266
267 struct radeon_fence {
268         struct radeon_device            *rdev;
269         struct kref                     kref;
270         struct list_head                list;
271         /* protected by radeon_fence.lock */
272         uint32_t                        seq;
273         bool                            emitted;
274         bool                            signaled;
275         /* RB, DMA, etc. */
276         int                             ring;
277         struct radeon_semaphore         *semaphore;
278 };
279
280 int radeon_fence_driver_start_ring(struct radeon_device *rdev, int ring);
281 int radeon_fence_driver_init(struct radeon_device *rdev);
282 void radeon_fence_driver_fini(struct radeon_device *rdev);
283 int radeon_fence_create(struct radeon_device *rdev, struct radeon_fence **fence, int ring);
284 int radeon_fence_emit(struct radeon_device *rdev, struct radeon_fence *fence);
285 void radeon_fence_process(struct radeon_device *rdev, int ring);
286 bool radeon_fence_signaled(struct radeon_fence *fence);
287 int radeon_fence_wait(struct radeon_fence *fence, bool interruptible);
288 int radeon_fence_wait_next(struct radeon_device *rdev, int ring);
289 int radeon_fence_wait_last(struct radeon_device *rdev, int ring);
290 struct radeon_fence *radeon_fence_ref(struct radeon_fence *fence);
291 void radeon_fence_unref(struct radeon_fence **fence);
292 int radeon_fence_count_emitted(struct radeon_device *rdev, int ring);
293
294 /*
295  * Tiling registers
296  */
297 struct radeon_surface_reg {
298         struct radeon_bo *bo;
299 };
300
301 #define RADEON_GEM_MAX_SURFACES 8
302
303 /*
304  * TTM.
305  */
306 struct radeon_mman {
307         struct ttm_bo_global_ref        bo_global_ref;
308         struct drm_global_reference     mem_global_ref;
309         struct ttm_bo_device            bdev;
310         bool                            mem_global_referenced;
311         bool                            initialized;
312 };
313
314 /* bo virtual address in a specific vm */
315 struct radeon_bo_va {
316         /* bo list is protected by bo being reserved */
317         struct list_head                bo_list;
318         /* vm list is protected by vm mutex */
319         struct list_head                vm_list;
320         /* constant after initialization */
321         struct radeon_vm                *vm;
322         struct radeon_bo                *bo;
323         uint64_t                        soffset;
324         uint64_t                        eoffset;
325         uint32_t                        flags;
326         bool                            valid;
327 };
328
329 struct radeon_bo {
330         /* Protected by gem.mutex */
331         struct list_head                list;
332         /* Protected by tbo.reserved */
333         u32                             placements[3];
334         struct ttm_placement            placement;
335         struct ttm_buffer_object        tbo;
336         struct ttm_bo_kmap_obj          kmap;
337         unsigned                        pin_count;
338         void                            *kptr;
339         u32                             tiling_flags;
340         u32                             pitch;
341         int                             surface_reg;
342         /* list of all virtual address to which this bo
343          * is associated to
344          */
345         struct list_head                va;
346         /* Constant after initialization */
347         struct radeon_device            *rdev;
348         struct drm_gem_object           gem_base;
349 };
350 #define gem_to_radeon_bo(gobj) container_of((gobj), struct radeon_bo, gem_base)
351
352 struct radeon_bo_list {
353         struct ttm_validate_buffer tv;
354         struct radeon_bo        *bo;
355         uint64_t                gpu_offset;
356         unsigned                rdomain;
357         unsigned                wdomain;
358         u32                     tiling_flags;
359 };
360
361 /* sub-allocation manager, it has to be protected by another lock.
362  * By conception this is an helper for other part of the driver
363  * like the indirect buffer or semaphore, which both have their
364  * locking.
365  *
366  * Principe is simple, we keep a list of sub allocation in offset
367  * order (first entry has offset == 0, last entry has the highest
368  * offset).
369  *
370  * When allocating new object we first check if there is room at
371  * the end total_size - (last_object_offset + last_object_size) >=
372  * alloc_size. If so we allocate new object there.
373  *
374  * When there is not enough room at the end, we start waiting for
375  * each sub object until we reach object_offset+object_size >=
376  * alloc_size, this object then become the sub object we return.
377  *
378  * Alignment can't be bigger than page size.
379  *
380  * Hole are not considered for allocation to keep things simple.
381  * Assumption is that there won't be hole (all object on same
382  * alignment).
383  */
384 struct radeon_sa_manager {
385         struct radeon_bo        *bo;
386         struct list_head        sa_bo;
387         unsigned                size;
388         uint64_t                gpu_addr;
389         void                    *cpu_ptr;
390         uint32_t                domain;
391 };
392
393 struct radeon_sa_bo;
394
395 /* sub-allocation buffer */
396 struct radeon_sa_bo {
397         struct list_head                list;
398         struct radeon_sa_manager        *manager;
399         unsigned                        offset;
400         unsigned                        size;
401 };
402
403 /*
404  * GEM objects.
405  */
406 struct radeon_gem {
407         struct mutex            mutex;
408         struct list_head        objects;
409 };
410
411 int radeon_gem_init(struct radeon_device *rdev);
412 void radeon_gem_fini(struct radeon_device *rdev);
413 int radeon_gem_object_create(struct radeon_device *rdev, int size,
414                                 int alignment, int initial_domain,
415                                 bool discardable, bool kernel,
416                                 struct drm_gem_object **obj);
417 int radeon_gem_object_pin(struct drm_gem_object *obj, uint32_t pin_domain,
418                           uint64_t *gpu_addr);
419 void radeon_gem_object_unpin(struct drm_gem_object *obj);
420
421 int radeon_mode_dumb_create(struct drm_file *file_priv,
422                             struct drm_device *dev,
423                             struct drm_mode_create_dumb *args);
424 int radeon_mode_dumb_mmap(struct drm_file *filp,
425                           struct drm_device *dev,
426                           uint32_t handle, uint64_t *offset_p);
427 int radeon_mode_dumb_destroy(struct drm_file *file_priv,
428                              struct drm_device *dev,
429                              uint32_t handle);
430
431 /*
432  * Semaphores.
433  */
434 struct radeon_ring;
435
436 #define RADEON_SEMAPHORE_BO_SIZE        256
437
438 struct radeon_semaphore_driver {
439         rwlock_t                        lock;
440         struct list_head                bo;
441 };
442
443 struct radeon_semaphore_bo;
444
445 /* everything here is constant */
446 struct radeon_semaphore {
447         struct list_head                list;
448         uint64_t                        gpu_addr;
449         uint32_t                        *cpu_ptr;
450         struct radeon_semaphore_bo      *bo;
451 };
452
453 struct radeon_semaphore_bo {
454         struct list_head                list;
455         struct radeon_ib                *ib;
456         struct list_head                free;
457         struct radeon_semaphore         semaphores[RADEON_SEMAPHORE_BO_SIZE/8];
458         unsigned                        nused;
459 };
460
461 void radeon_semaphore_driver_fini(struct radeon_device *rdev);
462 int radeon_semaphore_create(struct radeon_device *rdev,
463                             struct radeon_semaphore **semaphore);
464 void radeon_semaphore_emit_signal(struct radeon_device *rdev, int ring,
465                                   struct radeon_semaphore *semaphore);
466 void radeon_semaphore_emit_wait(struct radeon_device *rdev, int ring,
467                                 struct radeon_semaphore *semaphore);
468 void radeon_semaphore_free(struct radeon_device *rdev,
469                            struct radeon_semaphore *semaphore);
470
471 /*
472  * GART structures, functions & helpers
473  */
474 struct radeon_mc;
475
476 #define RADEON_GPU_PAGE_SIZE 4096
477 #define RADEON_GPU_PAGE_MASK (RADEON_GPU_PAGE_SIZE - 1)
478 #define RADEON_GPU_PAGE_SHIFT 12
479 #define RADEON_GPU_PAGE_ALIGN(a) (((a) + RADEON_GPU_PAGE_MASK) & ~RADEON_GPU_PAGE_MASK)
480
481 struct radeon_gart {
482         dma_addr_t                      table_addr;
483         struct radeon_bo                *robj;
484         void                            *ptr;
485         unsigned                        num_gpu_pages;
486         unsigned                        num_cpu_pages;
487         unsigned                        table_size;
488         struct page                     **pages;
489         dma_addr_t                      *pages_addr;
490         bool                            ready;
491 };
492
493 int radeon_gart_table_ram_alloc(struct radeon_device *rdev);
494 void radeon_gart_table_ram_free(struct radeon_device *rdev);
495 int radeon_gart_table_vram_alloc(struct radeon_device *rdev);
496 void radeon_gart_table_vram_free(struct radeon_device *rdev);
497 int radeon_gart_table_vram_pin(struct radeon_device *rdev);
498 void radeon_gart_table_vram_unpin(struct radeon_device *rdev);
499 int radeon_gart_init(struct radeon_device *rdev);
500 void radeon_gart_fini(struct radeon_device *rdev);
501 void radeon_gart_unbind(struct radeon_device *rdev, unsigned offset,
502                         int pages);
503 int radeon_gart_bind(struct radeon_device *rdev, unsigned offset,
504                      int pages, struct page **pagelist,
505                      dma_addr_t *dma_addr);
506 void radeon_gart_restore(struct radeon_device *rdev);
507
508
509 /*
510  * GPU MC structures, functions & helpers
511  */
512 struct radeon_mc {
513         resource_size_t         aper_size;
514         resource_size_t         aper_base;
515         resource_size_t         agp_base;
516         /* for some chips with <= 32MB we need to lie
517          * about vram size near mc fb location */
518         u64                     mc_vram_size;
519         u64                     visible_vram_size;
520         u64                     gtt_size;
521         u64                     gtt_start;
522         u64                     gtt_end;
523         u64                     vram_start;
524         u64                     vram_end;
525         unsigned                vram_width;
526         u64                     real_vram_size;
527         int                     vram_mtrr;
528         bool                    vram_is_ddr;
529         bool                    igp_sideport_enabled;
530         u64                     gtt_base_align;
531 };
532
533 bool radeon_combios_sideport_present(struct radeon_device *rdev);
534 bool radeon_atombios_sideport_present(struct radeon_device *rdev);
535
536 /*
537  * GPU scratch registers structures, functions & helpers
538  */
539 struct radeon_scratch {
540         unsigned                num_reg;
541         uint32_t                reg_base;
542         bool                    free[32];
543         uint32_t                reg[32];
544 };
545
546 int radeon_scratch_get(struct radeon_device *rdev, uint32_t *reg);
547 void radeon_scratch_free(struct radeon_device *rdev, uint32_t reg);
548
549
550 /*
551  * IRQS.
552  */
553
554 struct radeon_unpin_work {
555         struct work_struct work;
556         struct radeon_device *rdev;
557         int crtc_id;
558         struct radeon_fence *fence;
559         struct drm_pending_vblank_event *event;
560         struct radeon_bo *old_rbo;
561         u64 new_crtc_base;
562 };
563
564 struct r500_irq_stat_regs {
565         u32 disp_int;
566 };
567
568 struct r600_irq_stat_regs {
569         u32 disp_int;
570         u32 disp_int_cont;
571         u32 disp_int_cont2;
572         u32 d1grph_int;
573         u32 d2grph_int;
574 };
575
576 struct evergreen_irq_stat_regs {
577         u32 disp_int;
578         u32 disp_int_cont;
579         u32 disp_int_cont2;
580         u32 disp_int_cont3;
581         u32 disp_int_cont4;
582         u32 disp_int_cont5;
583         u32 d1grph_int;
584         u32 d2grph_int;
585         u32 d3grph_int;
586         u32 d4grph_int;
587         u32 d5grph_int;
588         u32 d6grph_int;
589 };
590
591 union radeon_irq_stat_regs {
592         struct r500_irq_stat_regs r500;
593         struct r600_irq_stat_regs r600;
594         struct evergreen_irq_stat_regs evergreen;
595 };
596
597 #define RADEON_MAX_HPD_PINS 6
598 #define RADEON_MAX_CRTCS 6
599 #define RADEON_MAX_HDMI_BLOCKS 2
600
601 struct radeon_irq {
602         bool            installed;
603         bool            sw_int[RADEON_NUM_RINGS];
604         bool            crtc_vblank_int[RADEON_MAX_CRTCS];
605         bool            pflip[RADEON_MAX_CRTCS];
606         wait_queue_head_t       vblank_queue;
607         bool            hpd[RADEON_MAX_HPD_PINS];
608         bool            gui_idle;
609         bool            gui_idle_acked;
610         wait_queue_head_t       idle_queue;
611         bool            hdmi[RADEON_MAX_HDMI_BLOCKS];
612         spinlock_t sw_lock;
613         int sw_refcount[RADEON_NUM_RINGS];
614         union radeon_irq_stat_regs stat_regs;
615         spinlock_t pflip_lock[RADEON_MAX_CRTCS];
616         int pflip_refcount[RADEON_MAX_CRTCS];
617 };
618
619 int radeon_irq_kms_init(struct radeon_device *rdev);
620 void radeon_irq_kms_fini(struct radeon_device *rdev);
621 void radeon_irq_kms_sw_irq_get(struct radeon_device *rdev, int ring);
622 void radeon_irq_kms_sw_irq_put(struct radeon_device *rdev, int ring);
623 void radeon_irq_kms_pflip_irq_get(struct radeon_device *rdev, int crtc);
624 void radeon_irq_kms_pflip_irq_put(struct radeon_device *rdev, int crtc);
625
626 /*
627  * CP & rings.
628  */
629
630 struct radeon_ib {
631         struct radeon_sa_bo     sa_bo;
632         unsigned                idx;
633         uint32_t                length_dw;
634         uint64_t                gpu_addr;
635         uint32_t                *ptr;
636         struct radeon_fence     *fence;
637         unsigned                vm_id;
638 };
639
640 /*
641  * locking -
642  * mutex protects scheduled_ibs, ready, alloc_bm
643  */
644 struct radeon_ib_pool {
645         struct radeon_mutex             mutex;
646         struct radeon_sa_manager        sa_manager;
647         struct radeon_ib                ibs[RADEON_IB_POOL_SIZE];
648         bool                            ready;
649         unsigned                        head_id;
650 };
651
652 struct radeon_ring {
653         struct radeon_bo        *ring_obj;
654         volatile uint32_t       *ring;
655         unsigned                rptr;
656         unsigned                rptr_offs;
657         unsigned                rptr_reg;
658         unsigned                wptr;
659         unsigned                wptr_old;
660         unsigned                wptr_reg;
661         unsigned                ring_size;
662         unsigned                ring_free_dw;
663         int                     count_dw;
664         uint64_t                gpu_addr;
665         uint32_t                align_mask;
666         uint32_t                ptr_mask;
667         struct mutex            mutex;
668         bool                    ready;
669         u32                     ptr_reg_shift;
670         u32                     ptr_reg_mask;
671         u32                     nop;
672 };
673
674 /*
675  * VM
676  */
677 struct radeon_vm {
678         struct list_head                list;
679         struct list_head                va;
680         int                             id;
681         unsigned                        last_pfn;
682         u64                             pt_gpu_addr;
683         u64                             *pt;
684         struct radeon_sa_bo             sa_bo;
685         struct mutex                    mutex;
686         /* last fence for cs using this vm */
687         struct radeon_fence             *fence;
688 };
689
690 struct radeon_vm_funcs {
691         int (*init)(struct radeon_device *rdev);
692         void (*fini)(struct radeon_device *rdev);
693         /* cs mutex must be lock for schedule_ib */
694         int (*bind)(struct radeon_device *rdev, struct radeon_vm *vm, int id);
695         void (*unbind)(struct radeon_device *rdev, struct radeon_vm *vm);
696         void (*tlb_flush)(struct radeon_device *rdev, struct radeon_vm *vm);
697         uint32_t (*page_flags)(struct radeon_device *rdev,
698                                struct radeon_vm *vm,
699                                uint32_t flags);
700         void (*set_page)(struct radeon_device *rdev, struct radeon_vm *vm,
701                         unsigned pfn, uint64_t addr, uint32_t flags);
702 };
703
704 struct radeon_vm_manager {
705         struct list_head                lru_vm;
706         uint32_t                        use_bitmap;
707         struct radeon_sa_manager        sa_manager;
708         uint32_t                        max_pfn;
709         /* fields constant after init */
710         const struct radeon_vm_funcs    *funcs;
711         /* number of VMIDs */
712         unsigned                        nvm;
713         /* vram base address for page table entry  */
714         u64                             vram_base_offset;
715         /* is vm enabled? */
716         bool                            enabled;
717 };
718
719 /*
720  * file private structure
721  */
722 struct radeon_fpriv {
723         struct radeon_vm                vm;
724 };
725
726 /*
727  * R6xx+ IH ring
728  */
729 struct r600_ih {
730         struct radeon_bo        *ring_obj;
731         volatile uint32_t       *ring;
732         unsigned                rptr;
733         unsigned                rptr_offs;
734         unsigned                wptr;
735         unsigned                wptr_old;
736         unsigned                ring_size;
737         uint64_t                gpu_addr;
738         uint32_t                ptr_mask;
739         spinlock_t              lock;
740         bool                    enabled;
741 };
742
743 struct r600_blit_cp_primitives {
744         void (*set_render_target)(struct radeon_device *rdev, int format,
745                                   int w, int h, u64 gpu_addr);
746         void (*cp_set_surface_sync)(struct radeon_device *rdev,
747                                     u32 sync_type, u32 size,
748                                     u64 mc_addr);
749         void (*set_shaders)(struct radeon_device *rdev);
750         void (*set_vtx_resource)(struct radeon_device *rdev, u64 gpu_addr);
751         void (*set_tex_resource)(struct radeon_device *rdev,
752                                  int format, int w, int h, int pitch,
753                                  u64 gpu_addr, u32 size);
754         void (*set_scissors)(struct radeon_device *rdev, int x1, int y1,
755                              int x2, int y2);
756         void (*draw_auto)(struct radeon_device *rdev);
757         void (*set_default_state)(struct radeon_device *rdev);
758 };
759
760 struct r600_blit {
761         struct mutex            mutex;
762         struct radeon_bo        *shader_obj;
763         struct r600_blit_cp_primitives primitives;
764         int max_dim;
765         int ring_size_common;
766         int ring_size_per_loop;
767         u64 shader_gpu_addr;
768         u32 vs_offset, ps_offset;
769         u32 state_offset;
770         u32 state_len;
771         u32 vb_used, vb_total;
772         struct radeon_ib *vb_ib;
773 };
774
775 void r600_blit_suspend(struct radeon_device *rdev);
776
777 int radeon_ib_get(struct radeon_device *rdev, int ring,
778                   struct radeon_ib **ib, unsigned size);
779 void radeon_ib_free(struct radeon_device *rdev, struct radeon_ib **ib);
780 bool radeon_ib_try_free(struct radeon_device *rdev, struct radeon_ib *ib);
781 int radeon_ib_schedule(struct radeon_device *rdev, struct radeon_ib *ib);
782 int radeon_ib_pool_init(struct radeon_device *rdev);
783 void radeon_ib_pool_fini(struct radeon_device *rdev);
784 int radeon_ib_pool_start(struct radeon_device *rdev);
785 int radeon_ib_pool_suspend(struct radeon_device *rdev);
786 int radeon_ib_test(struct radeon_device *rdev);
787 /* Ring access between begin & end cannot sleep */
788 int radeon_ring_index(struct radeon_device *rdev, struct radeon_ring *cp);
789 void radeon_ring_free_size(struct radeon_device *rdev, struct radeon_ring *cp);
790 int radeon_ring_alloc(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ndw);
791 int radeon_ring_lock(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ndw);
792 void radeon_ring_commit(struct radeon_device *rdev, struct radeon_ring *cp);
793 void radeon_ring_unlock_commit(struct radeon_device *rdev, struct radeon_ring *cp);
794 void radeon_ring_unlock_undo(struct radeon_device *rdev, struct radeon_ring *cp);
795 int radeon_ring_test(struct radeon_device *rdev, struct radeon_ring *cp);
796 int radeon_ring_init(struct radeon_device *rdev, struct radeon_ring *cp, unsigned ring_size,
797                      unsigned rptr_offs, unsigned rptr_reg, unsigned wptr_reg,
798                      u32 ptr_reg_shift, u32 ptr_reg_mask, u32 nop);
799 void radeon_ring_fini(struct radeon_device *rdev, struct radeon_ring *cp);
800
801
802 /*
803  * CS.
804  */
805 struct radeon_cs_reloc {
806         struct drm_gem_object           *gobj;
807         struct radeon_bo                *robj;
808         struct radeon_bo_list           lobj;
809         uint32_t                        handle;
810         uint32_t                        flags;
811 };
812
813 struct radeon_cs_chunk {
814         uint32_t                chunk_id;
815         uint32_t                length_dw;
816         int                     kpage_idx[2];
817         uint32_t                *kpage[2];
818         uint32_t                *kdata;
819         void __user             *user_ptr;
820         int                     last_copied_page;
821         int                     last_page_index;
822 };
823
824 struct radeon_cs_parser {
825         struct device           *dev;
826         struct radeon_device    *rdev;
827         struct drm_file         *filp;
828         /* chunks */
829         unsigned                nchunks;
830         struct radeon_cs_chunk  *chunks;
831         uint64_t                *chunks_array;
832         /* IB */
833         unsigned                idx;
834         /* relocations */
835         unsigned                nrelocs;
836         struct radeon_cs_reloc  *relocs;
837         struct radeon_cs_reloc  **relocs_ptr;
838         struct list_head        validated;
839         bool                    sync_to_ring[RADEON_NUM_RINGS];
840         /* indices of various chunks */
841         int                     chunk_ib_idx;
842         int                     chunk_relocs_idx;
843         int                     chunk_flags_idx;
844         struct radeon_ib        *ib;
845         void                    *track;
846         unsigned                family;
847         int                     parser_error;
848         u32                     cs_flags;
849         u32                     ring;
850         s32                     priority;
851 };
852
853 extern int radeon_cs_update_pages(struct radeon_cs_parser *p, int pg_idx);
854 extern int radeon_cs_finish_pages(struct radeon_cs_parser *p);
855 extern u32 radeon_get_ib_value(struct radeon_cs_parser *p, int idx);
856
857 struct radeon_cs_packet {
858         unsigned        idx;
859         unsigned        type;
860         unsigned        reg;
861         unsigned        opcode;
862         int             count;
863         unsigned        one_reg_wr;
864 };
865
866 typedef int (*radeon_packet0_check_t)(struct radeon_cs_parser *p,
867                                       struct radeon_cs_packet *pkt,
868                                       unsigned idx, unsigned reg);
869 typedef int (*radeon_packet3_check_t)(struct radeon_cs_parser *p,
870                                       struct radeon_cs_packet *pkt);
871
872
873 /*
874  * AGP
875  */
876 int radeon_agp_init(struct radeon_device *rdev);
877 void radeon_agp_resume(struct radeon_device *rdev);
878 void radeon_agp_suspend(struct radeon_device *rdev);
879 void radeon_agp_fini(struct radeon_device *rdev);
880
881
882 /*
883  * Writeback
884  */
885 struct radeon_wb {
886         struct radeon_bo        *wb_obj;
887         volatile uint32_t       *wb;
888         uint64_t                gpu_addr;
889         bool                    enabled;
890         bool                    use_event;
891 };
892
893 #define RADEON_WB_SCRATCH_OFFSET 0
894 #define RADEON_WB_CP_RPTR_OFFSET 1024
895 #define RADEON_WB_CP1_RPTR_OFFSET 1280
896 #define RADEON_WB_CP2_RPTR_OFFSET 1536
897 #define R600_WB_IH_WPTR_OFFSET   2048
898 #define R600_WB_EVENT_OFFSET     3072
899
900 /**
901  * struct radeon_pm - power management datas
902  * @max_bandwidth:      maximum bandwidth the gpu has (MByte/s)
903  * @igp_sideport_mclk:  sideport memory clock Mhz (rs690,rs740,rs780,rs880)
904  * @igp_system_mclk:    system clock Mhz (rs690,rs740,rs780,rs880)
905  * @igp_ht_link_clk:    ht link clock Mhz (rs690,rs740,rs780,rs880)
906  * @igp_ht_link_width:  ht link width in bits (rs690,rs740,rs780,rs880)
907  * @k8_bandwidth:       k8 bandwidth the gpu has (MByte/s) (IGP)
908  * @sideport_bandwidth: sideport bandwidth the gpu has (MByte/s) (IGP)
909  * @ht_bandwidth:       ht bandwidth the gpu has (MByte/s) (IGP)
910  * @core_bandwidth:     core GPU bandwidth the gpu has (MByte/s) (IGP)
911  * @sclk:               GPU clock Mhz (core bandwidth depends of this clock)
912  * @needed_bandwidth:   current bandwidth needs
913  *
914  * It keeps track of various data needed to take powermanagement decision.
915  * Bandwidth need is used to determine minimun clock of the GPU and memory.
916  * Equation between gpu/memory clock and available bandwidth is hw dependent
917  * (type of memory, bus size, efficiency, ...)
918  */
919
920 enum radeon_pm_method {
921         PM_METHOD_PROFILE,
922         PM_METHOD_DYNPM,
923 };
924
925 enum radeon_dynpm_state {
926         DYNPM_STATE_DISABLED,
927         DYNPM_STATE_MINIMUM,
928         DYNPM_STATE_PAUSED,
929         DYNPM_STATE_ACTIVE,
930         DYNPM_STATE_SUSPENDED,
931 };
932 enum radeon_dynpm_action {
933         DYNPM_ACTION_NONE,
934         DYNPM_ACTION_MINIMUM,
935         DYNPM_ACTION_DOWNCLOCK,
936         DYNPM_ACTION_UPCLOCK,
937         DYNPM_ACTION_DEFAULT
938 };
939
940 enum radeon_voltage_type {
941         VOLTAGE_NONE = 0,
942         VOLTAGE_GPIO,
943         VOLTAGE_VDDC,
944         VOLTAGE_SW
945 };
946
947 enum radeon_pm_state_type {
948         POWER_STATE_TYPE_DEFAULT,
949         POWER_STATE_TYPE_POWERSAVE,
950         POWER_STATE_TYPE_BATTERY,
951         POWER_STATE_TYPE_BALANCED,
952         POWER_STATE_TYPE_PERFORMANCE,
953 };
954
955 enum radeon_pm_profile_type {
956         PM_PROFILE_DEFAULT,
957         PM_PROFILE_AUTO,
958         PM_PROFILE_LOW,
959         PM_PROFILE_MID,
960         PM_PROFILE_HIGH,
961 };
962
963 #define PM_PROFILE_DEFAULT_IDX 0
964 #define PM_PROFILE_LOW_SH_IDX  1
965 #define PM_PROFILE_MID_SH_IDX  2
966 #define PM_PROFILE_HIGH_SH_IDX 3
967 #define PM_PROFILE_LOW_MH_IDX  4
968 #define PM_PROFILE_MID_MH_IDX  5
969 #define PM_PROFILE_HIGH_MH_IDX 6
970 #define PM_PROFILE_MAX         7
971
972 struct radeon_pm_profile {
973         int dpms_off_ps_idx;
974         int dpms_on_ps_idx;
975         int dpms_off_cm_idx;
976         int dpms_on_cm_idx;
977 };
978
979 enum radeon_int_thermal_type {
980         THERMAL_TYPE_NONE,
981         THERMAL_TYPE_RV6XX,
982         THERMAL_TYPE_RV770,
983         THERMAL_TYPE_EVERGREEN,
984         THERMAL_TYPE_SUMO,
985         THERMAL_TYPE_NI,
986 };
987
988 struct radeon_voltage {
989         enum radeon_voltage_type type;
990         /* gpio voltage */
991         struct radeon_gpio_rec gpio;
992         u32 delay; /* delay in usec from voltage drop to sclk change */
993         bool active_high; /* voltage drop is active when bit is high */
994         /* VDDC voltage */
995         u8 vddc_id; /* index into vddc voltage table */
996         u8 vddci_id; /* index into vddci voltage table */
997         bool vddci_enabled;
998         /* r6xx+ sw */
999         u16 voltage;
1000         /* evergreen+ vddci */
1001         u16 vddci;
1002 };
1003
1004 /* clock mode flags */
1005 #define RADEON_PM_MODE_NO_DISPLAY          (1 << 0)
1006
1007 struct radeon_pm_clock_info {
1008         /* memory clock */
1009         u32 mclk;
1010         /* engine clock */
1011         u32 sclk;
1012         /* voltage info */
1013         struct radeon_voltage voltage;
1014         /* standardized clock flags */
1015         u32 flags;
1016 };
1017
1018 /* state flags */
1019 #define RADEON_PM_STATE_SINGLE_DISPLAY_ONLY (1 << 0)
1020
1021 struct radeon_power_state {
1022         enum radeon_pm_state_type type;
1023         struct radeon_pm_clock_info *clock_info;
1024         /* number of valid clock modes in this power state */
1025         int num_clock_modes;
1026         struct radeon_pm_clock_info *default_clock_mode;
1027         /* standardized state flags */
1028         u32 flags;
1029         u32 misc; /* vbios specific flags */
1030         u32 misc2; /* vbios specific flags */
1031         int pcie_lanes; /* pcie lanes */
1032 };
1033
1034 /*
1035  * Some modes are overclocked by very low value, accept them
1036  */
1037 #define RADEON_MODE_OVERCLOCK_MARGIN 500 /* 5 MHz */
1038
1039 struct radeon_pm {
1040         struct mutex            mutex;
1041         u32                     active_crtcs;
1042         int                     active_crtc_count;
1043         int                     req_vblank;
1044         bool                    vblank_sync;
1045         bool                    gui_idle;
1046         fixed20_12              max_bandwidth;
1047         fixed20_12              igp_sideport_mclk;
1048         fixed20_12              igp_system_mclk;
1049         fixed20_12              igp_ht_link_clk;
1050         fixed20_12              igp_ht_link_width;
1051         fixed20_12              k8_bandwidth;
1052         fixed20_12              sideport_bandwidth;
1053         fixed20_12              ht_bandwidth;
1054         fixed20_12              core_bandwidth;
1055         fixed20_12              sclk;
1056         fixed20_12              mclk;
1057         fixed20_12              needed_bandwidth;
1058         struct radeon_power_state *power_state;
1059         /* number of valid power states */
1060         int                     num_power_states;
1061         int                     current_power_state_index;
1062         int                     current_clock_mode_index;
1063         int                     requested_power_state_index;
1064         int                     requested_clock_mode_index;
1065         int                     default_power_state_index;
1066         u32                     current_sclk;
1067         u32                     current_mclk;
1068         u16                     current_vddc;
1069         u16                     current_vddci;
1070         u32                     default_sclk;
1071         u32                     default_mclk;
1072         u16                     default_vddc;
1073         u16                     default_vddci;
1074         struct radeon_i2c_chan *i2c_bus;
1075         /* selected pm method */
1076         enum radeon_pm_method     pm_method;
1077         /* dynpm power management */
1078         struct delayed_work     dynpm_idle_work;
1079         enum radeon_dynpm_state dynpm_state;
1080         enum radeon_dynpm_action        dynpm_planned_action;
1081         unsigned long           dynpm_action_timeout;
1082         bool                    dynpm_can_upclock;
1083         bool                    dynpm_can_downclock;
1084         /* profile-based power management */
1085         enum radeon_pm_profile_type profile;
1086         int                     profile_index;
1087         struct radeon_pm_profile profiles[PM_PROFILE_MAX];
1088         /* internal thermal controller on rv6xx+ */
1089         enum radeon_int_thermal_type int_thermal_type;
1090         struct device           *int_hwmon_dev;
1091 };
1092
1093 int radeon_pm_get_type_index(struct radeon_device *rdev,
1094                              enum radeon_pm_state_type ps_type,
1095                              int instance);
1096
1097 /*
1098  * Benchmarking
1099  */
1100 void radeon_benchmark(struct radeon_device *rdev, int test_number);
1101
1102
1103 /*
1104  * Testing
1105  */
1106 void radeon_test_moves(struct radeon_device *rdev);
1107 void radeon_test_ring_sync(struct radeon_device *rdev,
1108                            struct radeon_ring *cpA,
1109                            struct radeon_ring *cpB);
1110 void radeon_test_syncing(struct radeon_device *rdev);
1111
1112
1113 /*
1114  * Debugfs
1115  */
1116 struct radeon_debugfs {
1117         struct drm_info_list    *files;
1118         unsigned                num_files;
1119 };
1120
1121 int radeon_debugfs_add_files(struct radeon_device *rdev,
1122                              struct drm_info_list *files,
1123                              unsigned nfiles);
1124 int radeon_debugfs_fence_init(struct radeon_device *rdev);
1125
1126
1127 /*
1128  * ASIC specific functions.
1129  */
1130 struct radeon_asic {
1131         int (*init)(struct radeon_device *rdev);
1132         void (*fini)(struct radeon_device *rdev);
1133         int (*resume)(struct radeon_device *rdev);
1134         int (*suspend)(struct radeon_device *rdev);
1135         void (*vga_set_state)(struct radeon_device *rdev, bool state);
1136         bool (*gpu_is_lockup)(struct radeon_device *rdev, struct radeon_ring *cp);
1137         int (*asic_reset)(struct radeon_device *rdev);
1138         void (*gart_tlb_flush)(struct radeon_device *rdev);
1139         int (*gart_set_page)(struct radeon_device *rdev, int i, uint64_t addr);
1140         int (*cp_init)(struct radeon_device *rdev, unsigned ring_size);
1141         void (*cp_fini)(struct radeon_device *rdev);
1142         void (*cp_disable)(struct radeon_device *rdev);
1143         void (*ring_start)(struct radeon_device *rdev);
1144
1145         struct {
1146                 void (*ib_execute)(struct radeon_device *rdev, struct radeon_ib *ib);
1147                 int (*ib_parse)(struct radeon_device *rdev, struct radeon_ib *ib);
1148                 void (*emit_fence)(struct radeon_device *rdev, struct radeon_fence *fence);
1149                 void (*emit_semaphore)(struct radeon_device *rdev, struct radeon_ring *cp,
1150                                        struct radeon_semaphore *semaphore, bool emit_wait);
1151         } ring[RADEON_NUM_RINGS];
1152
1153         int (*ring_test)(struct radeon_device *rdev, struct radeon_ring *cp);
1154         int (*irq_set)(struct radeon_device *rdev);
1155         int (*irq_process)(struct radeon_device *rdev);
1156         u32 (*get_vblank_counter)(struct radeon_device *rdev, int crtc);
1157         int (*cs_parse)(struct radeon_cs_parser *p);
1158         int (*copy_blit)(struct radeon_device *rdev,
1159                          uint64_t src_offset,
1160                          uint64_t dst_offset,
1161                          unsigned num_gpu_pages,
1162                          struct radeon_fence *fence);
1163         int (*copy_dma)(struct radeon_device *rdev,
1164                         uint64_t src_offset,
1165                         uint64_t dst_offset,
1166                         unsigned num_gpu_pages,
1167                         struct radeon_fence *fence);
1168         int (*copy)(struct radeon_device *rdev,
1169                     uint64_t src_offset,
1170                     uint64_t dst_offset,
1171                     unsigned num_gpu_pages,
1172                     struct radeon_fence *fence);
1173         uint32_t (*get_engine_clock)(struct radeon_device *rdev);
1174         void (*set_engine_clock)(struct radeon_device *rdev, uint32_t eng_clock);
1175         uint32_t (*get_memory_clock)(struct radeon_device *rdev);
1176         void (*set_memory_clock)(struct radeon_device *rdev, uint32_t mem_clock);
1177         int (*get_pcie_lanes)(struct radeon_device *rdev);
1178         void (*set_pcie_lanes)(struct radeon_device *rdev, int lanes);
1179         void (*set_clock_gating)(struct radeon_device *rdev, int enable);
1180         int (*set_surface_reg)(struct radeon_device *rdev, int reg,
1181                                uint32_t tiling_flags, uint32_t pitch,
1182                                uint32_t offset, uint32_t obj_size);
1183         void (*clear_surface_reg)(struct radeon_device *rdev, int reg);
1184         void (*bandwidth_update)(struct radeon_device *rdev);
1185         void (*hpd_init)(struct radeon_device *rdev);
1186         void (*hpd_fini)(struct radeon_device *rdev);
1187         bool (*hpd_sense)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
1188         void (*hpd_set_polarity)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
1189         /* ioctl hw specific callback. Some hw might want to perform special
1190          * operation on specific ioctl. For instance on wait idle some hw
1191          * might want to perform and HDP flush through MMIO as it seems that
1192          * some R6XX/R7XX hw doesn't take HDP flush into account if programmed
1193          * through ring.
1194          */
1195         void (*ioctl_wait_idle)(struct radeon_device *rdev, struct radeon_bo *bo);
1196         bool (*gui_idle)(struct radeon_device *rdev);
1197         /* power management */
1198         void (*pm_misc)(struct radeon_device *rdev);
1199         void (*pm_prepare)(struct radeon_device *rdev);
1200         void (*pm_finish)(struct radeon_device *rdev);
1201         void (*pm_init_profile)(struct radeon_device *rdev);
1202         void (*pm_get_dynpm_state)(struct radeon_device *rdev);
1203         /* pageflipping */
1204         void (*pre_page_flip)(struct radeon_device *rdev, int crtc);
1205         u32 (*page_flip)(struct radeon_device *rdev, int crtc, u64 crtc_base);
1206         void (*post_page_flip)(struct radeon_device *rdev, int crtc);
1207 };
1208
1209 /*
1210  * Asic structures
1211  */
1212 struct r100_gpu_lockup {
1213         unsigned long   last_jiffies;
1214         u32             last_cp_rptr;
1215 };
1216
1217 struct r100_asic {
1218         const unsigned          *reg_safe_bm;
1219         unsigned                reg_safe_bm_size;
1220         u32                     hdp_cntl;
1221         struct r100_gpu_lockup  lockup;
1222 };
1223
1224 struct r300_asic {
1225         const unsigned          *reg_safe_bm;
1226         unsigned                reg_safe_bm_size;
1227         u32                     resync_scratch;
1228         u32                     hdp_cntl;
1229         struct r100_gpu_lockup  lockup;
1230 };
1231
1232 struct r600_asic {
1233         unsigned                max_pipes;
1234         unsigned                max_tile_pipes;
1235         unsigned                max_simds;
1236         unsigned                max_backends;
1237         unsigned                max_gprs;
1238         unsigned                max_threads;
1239         unsigned                max_stack_entries;
1240         unsigned                max_hw_contexts;
1241         unsigned                max_gs_threads;
1242         unsigned                sx_max_export_size;
1243         unsigned                sx_max_export_pos_size;
1244         unsigned                sx_max_export_smx_size;
1245         unsigned                sq_num_cf_insts;
1246         unsigned                tiling_nbanks;
1247         unsigned                tiling_npipes;
1248         unsigned                tiling_group_size;
1249         unsigned                tile_config;
1250         unsigned                backend_map;
1251         struct r100_gpu_lockup  lockup;
1252 };
1253
1254 struct rv770_asic {
1255         unsigned                max_pipes;
1256         unsigned                max_tile_pipes;
1257         unsigned                max_simds;
1258         unsigned                max_backends;
1259         unsigned                max_gprs;
1260         unsigned                max_threads;
1261         unsigned                max_stack_entries;
1262         unsigned                max_hw_contexts;
1263         unsigned                max_gs_threads;
1264         unsigned                sx_max_export_size;
1265         unsigned                sx_max_export_pos_size;
1266         unsigned                sx_max_export_smx_size;
1267         unsigned                sq_num_cf_insts;
1268         unsigned                sx_num_of_sets;
1269         unsigned                sc_prim_fifo_size;
1270         unsigned                sc_hiz_tile_fifo_size;
1271         unsigned                sc_earlyz_tile_fifo_fize;
1272         unsigned                tiling_nbanks;
1273         unsigned                tiling_npipes;
1274         unsigned                tiling_group_size;
1275         unsigned                tile_config;
1276         unsigned                backend_map;
1277         struct r100_gpu_lockup  lockup;
1278 };
1279
1280 struct evergreen_asic {
1281         unsigned num_ses;
1282         unsigned max_pipes;
1283         unsigned max_tile_pipes;
1284         unsigned max_simds;
1285         unsigned max_backends;
1286         unsigned max_gprs;
1287         unsigned max_threads;
1288         unsigned max_stack_entries;
1289         unsigned max_hw_contexts;
1290         unsigned max_gs_threads;
1291         unsigned sx_max_export_size;
1292         unsigned sx_max_export_pos_size;
1293         unsigned sx_max_export_smx_size;
1294         unsigned sq_num_cf_insts;
1295         unsigned sx_num_of_sets;
1296         unsigned sc_prim_fifo_size;
1297         unsigned sc_hiz_tile_fifo_size;
1298         unsigned sc_earlyz_tile_fifo_size;
1299         unsigned tiling_nbanks;
1300         unsigned tiling_npipes;
1301         unsigned tiling_group_size;
1302         unsigned tile_config;
1303         unsigned backend_map;
1304         struct r100_gpu_lockup  lockup;
1305 };
1306
1307 struct cayman_asic {
1308         unsigned max_shader_engines;
1309         unsigned max_pipes_per_simd;
1310         unsigned max_tile_pipes;
1311         unsigned max_simds_per_se;
1312         unsigned max_backends_per_se;
1313         unsigned max_texture_channel_caches;
1314         unsigned max_gprs;
1315         unsigned max_threads;
1316         unsigned max_gs_threads;
1317         unsigned max_stack_entries;
1318         unsigned sx_num_of_sets;
1319         unsigned sx_max_export_size;
1320         unsigned sx_max_export_pos_size;
1321         unsigned sx_max_export_smx_size;
1322         unsigned max_hw_contexts;
1323         unsigned sq_num_cf_insts;
1324         unsigned sc_prim_fifo_size;
1325         unsigned sc_hiz_tile_fifo_size;
1326         unsigned sc_earlyz_tile_fifo_size;
1327
1328         unsigned num_shader_engines;
1329         unsigned num_shader_pipes_per_simd;
1330         unsigned num_tile_pipes;
1331         unsigned num_simds_per_se;
1332         unsigned num_backends_per_se;
1333         unsigned backend_disable_mask_per_asic;
1334         unsigned backend_map;
1335         unsigned num_texture_channel_caches;
1336         unsigned mem_max_burst_length_bytes;
1337         unsigned mem_row_size_in_kb;
1338         unsigned shader_engine_tile_size;
1339         unsigned num_gpus;
1340         unsigned multi_gpu_tile_size;
1341
1342         unsigned tile_config;
1343         struct r100_gpu_lockup  lockup;
1344 };
1345
1346 union radeon_asic_config {
1347         struct r300_asic        r300;
1348         struct r100_asic        r100;
1349         struct r600_asic        r600;
1350         struct rv770_asic       rv770;
1351         struct evergreen_asic   evergreen;
1352         struct cayman_asic      cayman;
1353 };
1354
1355 /*
1356  * asic initizalization from radeon_asic.c
1357  */
1358 void radeon_agp_disable(struct radeon_device *rdev);
1359 int radeon_asic_init(struct radeon_device *rdev);
1360
1361
1362 /*
1363  * IOCTL.
1364  */
1365 int radeon_gem_info_ioctl(struct drm_device *dev, void *data,
1366                           struct drm_file *filp);
1367 int radeon_gem_create_ioctl(struct drm_device *dev, void *data,
1368                             struct drm_file *filp);
1369 int radeon_gem_pin_ioctl(struct drm_device *dev, void *data,
1370                          struct drm_file *file_priv);
1371 int radeon_gem_unpin_ioctl(struct drm_device *dev, void *data,
1372                            struct drm_file *file_priv);
1373 int radeon_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1374                             struct drm_file *file_priv);
1375 int radeon_gem_pread_ioctl(struct drm_device *dev, void *data,
1376                            struct drm_file *file_priv);
1377 int radeon_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1378                                 struct drm_file *filp);
1379 int radeon_gem_mmap_ioctl(struct drm_device *dev, void *data,
1380                           struct drm_file *filp);
1381 int radeon_gem_busy_ioctl(struct drm_device *dev, void *data,
1382                           struct drm_file *filp);
1383 int radeon_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1384                               struct drm_file *filp);
1385 int radeon_gem_va_ioctl(struct drm_device *dev, void *data,
1386                           struct drm_file *filp);
1387 int radeon_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1388 int radeon_gem_set_tiling_ioctl(struct drm_device *dev, void *data,
1389                                 struct drm_file *filp);
1390 int radeon_gem_get_tiling_ioctl(struct drm_device *dev, void *data,
1391                                 struct drm_file *filp);
1392
1393 /* VRAM scratch page for HDP bug, default vram page */
1394 struct r600_vram_scratch {
1395         struct radeon_bo                *robj;
1396         volatile uint32_t               *ptr;
1397         u64                             gpu_addr;
1398 };
1399
1400
1401 /*
1402  * Core structure, functions and helpers.
1403  */
1404 typedef uint32_t (*radeon_rreg_t)(struct radeon_device*, uint32_t);
1405 typedef void (*radeon_wreg_t)(struct radeon_device*, uint32_t, uint32_t);
1406
1407 struct radeon_device {
1408         struct device                   *dev;
1409         struct drm_device               *ddev;
1410         struct pci_dev                  *pdev;
1411         /* ASIC */
1412         union radeon_asic_config        config;
1413         enum radeon_family              family;
1414         unsigned long                   flags;
1415         int                             usec_timeout;
1416         enum radeon_pll_errata          pll_errata;
1417         int                             num_gb_pipes;
1418         int                             num_z_pipes;
1419         int                             disp_priority;
1420         /* BIOS */
1421         uint8_t                         *bios;
1422         bool                            is_atom_bios;
1423         uint16_t                        bios_header_start;
1424         struct radeon_bo                *stollen_vga_memory;
1425         /* Register mmio */
1426         resource_size_t                 rmmio_base;
1427         resource_size_t                 rmmio_size;
1428         void __iomem                    *rmmio;
1429         radeon_rreg_t                   mc_rreg;
1430         radeon_wreg_t                   mc_wreg;
1431         radeon_rreg_t                   pll_rreg;
1432         radeon_wreg_t                   pll_wreg;
1433         uint32_t                        pcie_reg_mask;
1434         radeon_rreg_t                   pciep_rreg;
1435         radeon_wreg_t                   pciep_wreg;
1436         /* io port */
1437         void __iomem                    *rio_mem;
1438         resource_size_t                 rio_mem_size;
1439         struct radeon_clock             clock;
1440         struct radeon_mc                mc;
1441         struct radeon_gart              gart;
1442         struct radeon_mode_info         mode_info;
1443         struct radeon_scratch           scratch;
1444         struct radeon_mman              mman;
1445         rwlock_t                        fence_lock;
1446         struct radeon_fence_driver      fence_drv[RADEON_NUM_RINGS];
1447         struct radeon_semaphore_driver  semaphore_drv;
1448         struct radeon_ring              ring[RADEON_NUM_RINGS];
1449         struct radeon_ib_pool           ib_pool;
1450         struct radeon_irq               irq;
1451         struct radeon_asic              *asic;
1452         struct radeon_gem               gem;
1453         struct radeon_pm                pm;
1454         uint32_t                        bios_scratch[RADEON_BIOS_NUM_SCRATCH];
1455         struct radeon_mutex             cs_mutex;
1456         struct radeon_wb                wb;
1457         struct radeon_dummy_page        dummy_page;
1458         bool                            gpu_lockup;
1459         bool                            shutdown;
1460         bool                            suspend;
1461         bool                            need_dma32;
1462         bool                            accel_working;
1463         struct radeon_surface_reg surface_regs[RADEON_GEM_MAX_SURFACES];
1464         const struct firmware *me_fw;   /* all family ME firmware */
1465         const struct firmware *pfp_fw;  /* r6/700 PFP firmware */
1466         const struct firmware *rlc_fw;  /* r6/700 RLC firmware */
1467         const struct firmware *mc_fw;   /* NI MC firmware */
1468         struct r600_blit r600_blit;
1469         struct r600_vram_scratch vram_scratch;
1470         int msi_enabled; /* msi enabled */
1471         struct r600_ih ih; /* r6/700 interrupt ring */
1472         struct work_struct hotplug_work;
1473         int num_crtc; /* number of crtcs */
1474         struct mutex dc_hw_i2c_mutex; /* display controller hw i2c mutex */
1475         struct mutex vram_mutex;
1476
1477         /* audio stuff */
1478         bool                    audio_enabled;
1479         struct timer_list       audio_timer;
1480         int                     audio_channels;
1481         int                     audio_rate;
1482         int                     audio_bits_per_sample;
1483         uint8_t                 audio_status_bits;
1484         uint8_t                 audio_category_code;
1485
1486         struct notifier_block acpi_nb;
1487         /* only one userspace can use Hyperz features or CMASK at a time */
1488         struct drm_file *hyperz_filp;
1489         struct drm_file *cmask_filp;
1490         /* i2c buses */
1491         struct radeon_i2c_chan *i2c_bus[RADEON_MAX_I2C_BUS];
1492         /* debugfs */
1493         struct radeon_debugfs   debugfs[RADEON_DEBUGFS_MAX_COMPONENTS];
1494         unsigned                debugfs_count;
1495         /* virtual memory */
1496         struct radeon_vm_manager        vm_manager;
1497         /* ring used for bo copies */
1498         u32                             copy_ring;
1499 };
1500
1501 int radeon_device_init(struct radeon_device *rdev,
1502                        struct drm_device *ddev,
1503                        struct pci_dev *pdev,
1504                        uint32_t flags);
1505 void radeon_device_fini(struct radeon_device *rdev);
1506 int radeon_gpu_wait_for_idle(struct radeon_device *rdev);
1507
1508 uint32_t r100_mm_rreg(struct radeon_device *rdev, uint32_t reg);
1509 void r100_mm_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v);
1510 u32 r100_io_rreg(struct radeon_device *rdev, u32 reg);
1511 void r100_io_wreg(struct radeon_device *rdev, u32 reg, u32 v);
1512
1513 /*
1514  * Cast helper
1515  */
1516 #define to_radeon_fence(p) ((struct radeon_fence *)(p))
1517
1518 /*
1519  * Registers read & write functions.
1520  */
1521 #define RREG8(reg) readb((rdev->rmmio) + (reg))
1522 #define WREG8(reg, v) writeb(v, (rdev->rmmio) + (reg))
1523 #define RREG16(reg) readw((rdev->rmmio) + (reg))
1524 #define WREG16(reg, v) writew(v, (rdev->rmmio) + (reg))
1525 #define RREG32(reg) r100_mm_rreg(rdev, (reg))
1526 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", r100_mm_rreg(rdev, (reg)))
1527 #define WREG32(reg, v) r100_mm_wreg(rdev, (reg), (v))
1528 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1529 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1530 #define RREG32_PLL(reg) rdev->pll_rreg(rdev, (reg))
1531 #define WREG32_PLL(reg, v) rdev->pll_wreg(rdev, (reg), (v))
1532 #define RREG32_MC(reg) rdev->mc_rreg(rdev, (reg))
1533 #define WREG32_MC(reg, v) rdev->mc_wreg(rdev, (reg), (v))
1534 #define RREG32_PCIE(reg) rv370_pcie_rreg(rdev, (reg))
1535 #define WREG32_PCIE(reg, v) rv370_pcie_wreg(rdev, (reg), (v))
1536 #define RREG32_PCIE_P(reg) rdev->pciep_rreg(rdev, (reg))
1537 #define WREG32_PCIE_P(reg, v) rdev->pciep_wreg(rdev, (reg), (v))
1538 #define WREG32_P(reg, val, mask)                                \
1539         do {                                                    \
1540                 uint32_t tmp_ = RREG32(reg);                    \
1541                 tmp_ &= (mask);                                 \
1542                 tmp_ |= ((val) & ~(mask));                      \
1543                 WREG32(reg, tmp_);                              \
1544         } while (0)
1545 #define WREG32_PLL_P(reg, val, mask)                            \
1546         do {                                                    \
1547                 uint32_t tmp_ = RREG32_PLL(reg);                \
1548                 tmp_ &= (mask);                                 \
1549                 tmp_ |= ((val) & ~(mask));                      \
1550                 WREG32_PLL(reg, tmp_);                          \
1551         } while (0)
1552 #define DREG32_SYS(sqf, rdev, reg) seq_printf((sqf), #reg " : 0x%08X\n", r100_mm_rreg((rdev), (reg)))
1553 #define RREG32_IO(reg) r100_io_rreg(rdev, (reg))
1554 #define WREG32_IO(reg, v) r100_io_wreg(rdev, (reg), (v))
1555
1556 /*
1557  * Indirect registers accessor
1558  */
1559 static inline uint32_t rv370_pcie_rreg(struct radeon_device *rdev, uint32_t reg)
1560 {
1561         uint32_t r;
1562
1563         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
1564         r = RREG32(RADEON_PCIE_DATA);
1565         return r;
1566 }
1567
1568 static inline void rv370_pcie_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v)
1569 {
1570         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
1571         WREG32(RADEON_PCIE_DATA, (v));
1572 }
1573
1574 void r100_pll_errata_after_index(struct radeon_device *rdev);
1575
1576
1577 /*
1578  * ASICs helpers.
1579  */
1580 #define ASIC_IS_RN50(rdev) ((rdev->pdev->device == 0x515e) || \
1581                             (rdev->pdev->device == 0x5969))
1582 #define ASIC_IS_RV100(rdev) ((rdev->family == CHIP_RV100) || \
1583                 (rdev->family == CHIP_RV200) || \
1584                 (rdev->family == CHIP_RS100) || \
1585                 (rdev->family == CHIP_RS200) || \
1586                 (rdev->family == CHIP_RV250) || \
1587                 (rdev->family == CHIP_RV280) || \
1588                 (rdev->family == CHIP_RS300))
1589 #define ASIC_IS_R300(rdev) ((rdev->family == CHIP_R300)  ||     \
1590                 (rdev->family == CHIP_RV350) ||                 \
1591                 (rdev->family == CHIP_R350)  ||                 \
1592                 (rdev->family == CHIP_RV380) ||                 \
1593                 (rdev->family == CHIP_R420)  ||                 \
1594                 (rdev->family == CHIP_R423)  ||                 \
1595                 (rdev->family == CHIP_RV410) ||                 \
1596                 (rdev->family == CHIP_RS400) ||                 \
1597                 (rdev->family == CHIP_RS480))
1598 #define ASIC_IS_X2(rdev) ((rdev->ddev->pdev->device == 0x9441) || \
1599                 (rdev->ddev->pdev->device == 0x9443) || \
1600                 (rdev->ddev->pdev->device == 0x944B) || \
1601                 (rdev->ddev->pdev->device == 0x9506) || \
1602                 (rdev->ddev->pdev->device == 0x9509) || \
1603                 (rdev->ddev->pdev->device == 0x950F) || \
1604                 (rdev->ddev->pdev->device == 0x689C) || \
1605                 (rdev->ddev->pdev->device == 0x689D))
1606 #define ASIC_IS_AVIVO(rdev) ((rdev->family >= CHIP_RS600))
1607 #define ASIC_IS_DCE2(rdev) ((rdev->family == CHIP_RS600)  ||    \
1608                             (rdev->family == CHIP_RS690)  ||    \
1609                             (rdev->family == CHIP_RS740)  ||    \
1610                             (rdev->family >= CHIP_R600))
1611 #define ASIC_IS_DCE3(rdev) ((rdev->family >= CHIP_RV620))
1612 #define ASIC_IS_DCE32(rdev) ((rdev->family >= CHIP_RV730))
1613 #define ASIC_IS_DCE4(rdev) ((rdev->family >= CHIP_CEDAR))
1614 #define ASIC_IS_DCE41(rdev) ((rdev->family >= CHIP_PALM) && \
1615                              (rdev->flags & RADEON_IS_IGP))
1616 #define ASIC_IS_DCE5(rdev) ((rdev->family >= CHIP_BARTS))
1617
1618 /*
1619  * BIOS helpers.
1620  */
1621 #define RBIOS8(i) (rdev->bios[i])
1622 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
1623 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
1624
1625 int radeon_combios_init(struct radeon_device *rdev);
1626 void radeon_combios_fini(struct radeon_device *rdev);
1627 int radeon_atombios_init(struct radeon_device *rdev);
1628 void radeon_atombios_fini(struct radeon_device *rdev);
1629
1630
1631 /*
1632  * RING helpers.
1633  */
1634 #if DRM_DEBUG_CODE == 0
1635 static inline void radeon_ring_write(struct radeon_ring *ring, uint32_t v)
1636 {
1637         ring->ring[ring->wptr++] = v;
1638         ring->wptr &= ring->ptr_mask;
1639         ring->count_dw--;
1640         ring->ring_free_dw--;
1641 }
1642 #else
1643 /* With debugging this is just too big to inline */
1644 void radeon_ring_write(struct radeon_ring *ring, uint32_t v);
1645 #endif
1646
1647 /*
1648  * ASICs macro.
1649  */
1650 #define radeon_init(rdev) (rdev)->asic->init((rdev))
1651 #define radeon_fini(rdev) (rdev)->asic->fini((rdev))
1652 #define radeon_resume(rdev) (rdev)->asic->resume((rdev))
1653 #define radeon_suspend(rdev) (rdev)->asic->suspend((rdev))
1654 #define radeon_cs_parse(p) rdev->asic->cs_parse((p))
1655 #define radeon_vga_set_state(rdev, state) (rdev)->asic->vga_set_state((rdev), (state))
1656 #define radeon_gpu_is_lockup(rdev, cp) (rdev)->asic->gpu_is_lockup((rdev), (cp))
1657 #define radeon_asic_reset(rdev) (rdev)->asic->asic_reset((rdev))
1658 #define radeon_gart_tlb_flush(rdev) (rdev)->asic->gart_tlb_flush((rdev))
1659 #define radeon_gart_set_page(rdev, i, p) (rdev)->asic->gart_set_page((rdev), (i), (p))
1660 #define radeon_ring_start(rdev) (rdev)->asic->ring_start((rdev))
1661 #define radeon_ring_test(rdev, cp) (rdev)->asic->ring_test((rdev), (cp))
1662 #define radeon_ring_ib_execute(rdev, r, ib) (rdev)->asic->ring[(r)].ib_execute((rdev), (ib))
1663 #define radeon_ring_ib_parse(rdev, r, ib) (rdev)->asic->ring[(r)].ib_parse((rdev), (ib))
1664 #define radeon_irq_set(rdev) (rdev)->asic->irq_set((rdev))
1665 #define radeon_irq_process(rdev) (rdev)->asic->irq_process((rdev))
1666 #define radeon_get_vblank_counter(rdev, crtc) (rdev)->asic->get_vblank_counter((rdev), (crtc))
1667 #define radeon_fence_ring_emit(rdev, r, fence) (rdev)->asic->ring[(r)].emit_fence((rdev), (fence))
1668 #define radeon_semaphore_ring_emit(rdev, r, cp, semaphore, emit_wait) (rdev)->asic->ring[(r)].emit_semaphore((rdev), (cp), (semaphore), (emit_wait))
1669 #define radeon_copy_blit(rdev, s, d, np, f) (rdev)->asic->copy_blit((rdev), (s), (d), (np), (f))
1670 #define radeon_copy_dma(rdev, s, d, np, f) (rdev)->asic->copy_dma((rdev), (s), (d), (np), (f))
1671 #define radeon_copy(rdev, s, d, np, f) (rdev)->asic->copy((rdev), (s), (d), (np), (f))
1672 #define radeon_get_engine_clock(rdev) (rdev)->asic->get_engine_clock((rdev))
1673 #define radeon_set_engine_clock(rdev, e) (rdev)->asic->set_engine_clock((rdev), (e))
1674 #define radeon_get_memory_clock(rdev) (rdev)->asic->get_memory_clock((rdev))
1675 #define radeon_set_memory_clock(rdev, e) (rdev)->asic->set_memory_clock((rdev), (e))
1676 #define radeon_get_pcie_lanes(rdev) (rdev)->asic->get_pcie_lanes((rdev))
1677 #define radeon_set_pcie_lanes(rdev, l) (rdev)->asic->set_pcie_lanes((rdev), (l))
1678 #define radeon_set_clock_gating(rdev, e) (rdev)->asic->set_clock_gating((rdev), (e))
1679 #define radeon_set_surface_reg(rdev, r, f, p, o, s) ((rdev)->asic->set_surface_reg((rdev), (r), (f), (p), (o), (s)))
1680 #define radeon_clear_surface_reg(rdev, r) ((rdev)->asic->clear_surface_reg((rdev), (r)))
1681 #define radeon_bandwidth_update(rdev) (rdev)->asic->bandwidth_update((rdev))
1682 #define radeon_hpd_init(rdev) (rdev)->asic->hpd_init((rdev))
1683 #define radeon_hpd_fini(rdev) (rdev)->asic->hpd_fini((rdev))
1684 #define radeon_hpd_sense(rdev, hpd) (rdev)->asic->hpd_sense((rdev), (hpd))
1685 #define radeon_hpd_set_polarity(rdev, hpd) (rdev)->asic->hpd_set_polarity((rdev), (hpd))
1686 #define radeon_gui_idle(rdev) (rdev)->asic->gui_idle((rdev))
1687 #define radeon_pm_misc(rdev) (rdev)->asic->pm_misc((rdev))
1688 #define radeon_pm_prepare(rdev) (rdev)->asic->pm_prepare((rdev))
1689 #define radeon_pm_finish(rdev) (rdev)->asic->pm_finish((rdev))
1690 #define radeon_pm_init_profile(rdev) (rdev)->asic->pm_init_profile((rdev))
1691 #define radeon_pm_get_dynpm_state(rdev) (rdev)->asic->pm_get_dynpm_state((rdev))
1692 #define radeon_pre_page_flip(rdev, crtc) rdev->asic->pre_page_flip((rdev), (crtc))
1693 #define radeon_page_flip(rdev, crtc, base) rdev->asic->page_flip((rdev), (crtc), (base))
1694 #define radeon_post_page_flip(rdev, crtc) rdev->asic->post_page_flip((rdev), (crtc))
1695
1696 /* Common functions */
1697 /* AGP */
1698 extern int radeon_gpu_reset(struct radeon_device *rdev);
1699 extern void radeon_agp_disable(struct radeon_device *rdev);
1700 extern int radeon_modeset_init(struct radeon_device *rdev);
1701 extern void radeon_modeset_fini(struct radeon_device *rdev);
1702 extern bool radeon_card_posted(struct radeon_device *rdev);
1703 extern void radeon_update_bandwidth_info(struct radeon_device *rdev);
1704 extern void radeon_update_display_priority(struct radeon_device *rdev);
1705 extern bool radeon_boot_test_post_card(struct radeon_device *rdev);
1706 extern void radeon_scratch_init(struct radeon_device *rdev);
1707 extern void radeon_wb_fini(struct radeon_device *rdev);
1708 extern int radeon_wb_init(struct radeon_device *rdev);
1709 extern void radeon_wb_disable(struct radeon_device *rdev);
1710 extern void radeon_surface_init(struct radeon_device *rdev);
1711 extern int radeon_cs_parser_init(struct radeon_cs_parser *p, void *data);
1712 extern void radeon_legacy_set_clock_gating(struct radeon_device *rdev, int enable);
1713 extern void radeon_atom_set_clock_gating(struct radeon_device *rdev, int enable);
1714 extern void radeon_ttm_placement_from_domain(struct radeon_bo *rbo, u32 domain);
1715 extern bool radeon_ttm_bo_is_radeon_bo(struct ttm_buffer_object *bo);
1716 extern void radeon_vram_location(struct radeon_device *rdev, struct radeon_mc *mc, u64 base);
1717 extern void radeon_gtt_location(struct radeon_device *rdev, struct radeon_mc *mc);
1718 extern int radeon_resume_kms(struct drm_device *dev);
1719 extern int radeon_suspend_kms(struct drm_device *dev, pm_message_t state);
1720 extern void radeon_ttm_set_active_vram_size(struct radeon_device *rdev, u64 size);
1721
1722 /*
1723  * vm
1724  */
1725 int radeon_vm_manager_init(struct radeon_device *rdev);
1726 void radeon_vm_manager_fini(struct radeon_device *rdev);
1727 int radeon_vm_manager_start(struct radeon_device *rdev);
1728 int radeon_vm_manager_suspend(struct radeon_device *rdev);
1729 int radeon_vm_init(struct radeon_device *rdev, struct radeon_vm *vm);
1730 void radeon_vm_fini(struct radeon_device *rdev, struct radeon_vm *vm);
1731 int radeon_vm_bind(struct radeon_device *rdev, struct radeon_vm *vm);
1732 void radeon_vm_unbind(struct radeon_device *rdev, struct radeon_vm *vm);
1733 int radeon_vm_bo_update_pte(struct radeon_device *rdev,
1734                             struct radeon_vm *vm,
1735                             struct radeon_bo *bo,
1736                             struct ttm_mem_reg *mem);
1737 void radeon_vm_bo_invalidate(struct radeon_device *rdev,
1738                              struct radeon_bo *bo);
1739 int radeon_vm_bo_add(struct radeon_device *rdev,
1740                      struct radeon_vm *vm,
1741                      struct radeon_bo *bo,
1742                      uint64_t offset,
1743                      uint32_t flags);
1744 int radeon_vm_bo_rmv(struct radeon_device *rdev,
1745                      struct radeon_vm *vm,
1746                      struct radeon_bo *bo);
1747
1748
1749 /*
1750  * R600 vram scratch functions
1751  */
1752 int r600_vram_scratch_init(struct radeon_device *rdev);
1753 void r600_vram_scratch_fini(struct radeon_device *rdev);
1754
1755 /*
1756  * r600 cs checking helper
1757  */
1758 unsigned r600_mip_minify(unsigned size, unsigned level);
1759 bool r600_fmt_is_valid_color(u32 format);
1760 bool r600_fmt_is_valid_texture(u32 format, enum radeon_family family);
1761 int r600_fmt_get_blocksize(u32 format);
1762 int r600_fmt_get_nblocksx(u32 format, u32 w);
1763 int r600_fmt_get_nblocksy(u32 format, u32 h);
1764
1765 /*
1766  * r600 functions used by radeon_encoder.c
1767  */
1768 extern void r600_hdmi_enable(struct drm_encoder *encoder);
1769 extern void r600_hdmi_disable(struct drm_encoder *encoder);
1770 extern void r600_hdmi_setmode(struct drm_encoder *encoder, struct drm_display_mode *mode);
1771
1772 extern int ni_init_microcode(struct radeon_device *rdev);
1773 extern int ni_mc_load_microcode(struct radeon_device *rdev);
1774
1775 /* radeon_acpi.c */ 
1776 #if defined(CONFIG_ACPI) 
1777 extern int radeon_acpi_init(struct radeon_device *rdev); 
1778 #else 
1779 static inline int radeon_acpi_init(struct radeon_device *rdev) { return 0; } 
1780 #endif 
1781
1782 #include "radeon_object.h"
1783
1784 #endif