drm/i915: make the panel fitter work on pipes B and C on IVB
[linux-2.6.git] / drivers / gpu / drm / i915 / i915_reg.h
1 /* Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
2  * All Rights Reserved.
3  *
4  * Permission is hereby granted, free of charge, to any person obtaining a
5  * copy of this software and associated documentation files (the
6  * "Software"), to deal in the Software without restriction, including
7  * without limitation the rights to use, copy, modify, merge, publish,
8  * distribute, sub license, and/or sell copies of the Software, and to
9  * permit persons to whom the Software is furnished to do so, subject to
10  * the following conditions:
11  *
12  * The above copyright notice and this permission notice (including the
13  * next paragraph) shall be included in all copies or substantial portions
14  * of the Software.
15  *
16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
17  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
18  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
19  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
20  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
21  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
22  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
23  */
24
25 #ifndef _I915_REG_H_
26 #define _I915_REG_H_
27
28 #define _PIPE(pipe, a, b) ((a) + (pipe)*((b)-(a)))
29
30 /*
31  * The Bridge device's PCI config space has information about the
32  * fb aperture size and the amount of pre-reserved memory.
33  * This is all handled in the intel-gtt.ko module. i915.ko only
34  * cares about the vga bit for the vga rbiter.
35  */
36 #define INTEL_GMCH_CTRL         0x52
37 #define INTEL_GMCH_VGA_DISABLE  (1 << 1)
38
39 /* PCI config space */
40
41 #define HPLLCC  0xc0 /* 855 only */
42 #define   GC_CLOCK_CONTROL_MASK         (0xf << 0)
43 #define   GC_CLOCK_133_200              (0 << 0)
44 #define   GC_CLOCK_100_200              (1 << 0)
45 #define   GC_CLOCK_100_133              (2 << 0)
46 #define   GC_CLOCK_166_250              (3 << 0)
47 #define GCFGC2  0xda
48 #define GCFGC   0xf0 /* 915+ only */
49 #define   GC_LOW_FREQUENCY_ENABLE       (1 << 7)
50 #define   GC_DISPLAY_CLOCK_190_200_MHZ  (0 << 4)
51 #define   GC_DISPLAY_CLOCK_333_MHZ      (4 << 4)
52 #define   GC_DISPLAY_CLOCK_MASK         (7 << 4)
53 #define   GM45_GC_RENDER_CLOCK_MASK     (0xf << 0)
54 #define   GM45_GC_RENDER_CLOCK_266_MHZ  (8 << 0)
55 #define   GM45_GC_RENDER_CLOCK_320_MHZ  (9 << 0)
56 #define   GM45_GC_RENDER_CLOCK_400_MHZ  (0xb << 0)
57 #define   GM45_GC_RENDER_CLOCK_533_MHZ  (0xc << 0)
58 #define   I965_GC_RENDER_CLOCK_MASK     (0xf << 0)
59 #define   I965_GC_RENDER_CLOCK_267_MHZ  (2 << 0)
60 #define   I965_GC_RENDER_CLOCK_333_MHZ  (3 << 0)
61 #define   I965_GC_RENDER_CLOCK_444_MHZ  (4 << 0)
62 #define   I965_GC_RENDER_CLOCK_533_MHZ  (5 << 0)
63 #define   I945_GC_RENDER_CLOCK_MASK     (7 << 0)
64 #define   I945_GC_RENDER_CLOCK_166_MHZ  (0 << 0)
65 #define   I945_GC_RENDER_CLOCK_200_MHZ  (1 << 0)
66 #define   I945_GC_RENDER_CLOCK_250_MHZ  (3 << 0)
67 #define   I945_GC_RENDER_CLOCK_400_MHZ  (5 << 0)
68 #define   I915_GC_RENDER_CLOCK_MASK     (7 << 0)
69 #define   I915_GC_RENDER_CLOCK_166_MHZ  (0 << 0)
70 #define   I915_GC_RENDER_CLOCK_200_MHZ  (1 << 0)
71 #define   I915_GC_RENDER_CLOCK_333_MHZ  (4 << 0)
72 #define LBB     0xf4
73
74 /* Graphics reset regs */
75 #define I965_GDRST 0xc0 /* PCI config register */
76 #define ILK_GDSR 0x2ca4 /* MCHBAR offset */
77 #define  GRDOM_FULL     (0<<2)
78 #define  GRDOM_RENDER   (1<<2)
79 #define  GRDOM_MEDIA    (3<<2)
80
81 #define GEN6_MBCUNIT_SNPCR      0x900c /* for LLC config */
82 #define   GEN6_MBC_SNPCR_SHIFT  21
83 #define   GEN6_MBC_SNPCR_MASK   (3<<21)
84 #define   GEN6_MBC_SNPCR_MAX    (0<<21)
85 #define   GEN6_MBC_SNPCR_MED    (1<<21)
86 #define   GEN6_MBC_SNPCR_LOW    (2<<21)
87 #define   GEN6_MBC_SNPCR_MIN    (3<<21) /* only 1/16th of the cache is shared */
88
89 #define GEN6_MBCTL              0x0907c
90 #define   GEN6_MBCTL_ENABLE_BOOT_FETCH  (1 << 4)
91 #define   GEN6_MBCTL_CTX_FETCH_NEEDED   (1 << 3)
92 #define   GEN6_MBCTL_BME_UPDATE_ENABLE  (1 << 2)
93 #define   GEN6_MBCTL_MAE_UPDATE_ENABLE  (1 << 1)
94 #define   GEN6_MBCTL_BOOT_FETCH_MECH    (1 << 0)
95
96 #define GEN6_GDRST      0x941c
97 #define  GEN6_GRDOM_FULL                (1 << 0)
98 #define  GEN6_GRDOM_RENDER              (1 << 1)
99 #define  GEN6_GRDOM_MEDIA               (1 << 2)
100 #define  GEN6_GRDOM_BLT                 (1 << 3)
101
102 /* PPGTT stuff */
103 #define GEN6_GTT_ADDR_ENCODE(addr)      ((addr) | (((addr) >> 28) & 0xff0))
104
105 #define GEN6_PDE_VALID                  (1 << 0)
106 #define GEN6_PDE_LARGE_PAGE             (2 << 0) /* use 32kb pages */
107 /* gen6+ has bit 11-4 for physical addr bit 39-32 */
108 #define GEN6_PDE_ADDR_ENCODE(addr)      GEN6_GTT_ADDR_ENCODE(addr)
109
110 #define GEN6_PTE_VALID                  (1 << 0)
111 #define GEN6_PTE_UNCACHED               (1 << 1)
112 #define GEN6_PTE_CACHE_LLC              (2 << 1)
113 #define GEN6_PTE_CACHE_LLC_MLC          (3 << 1)
114 #define GEN6_PTE_CACHE_BITS             (3 << 1)
115 #define GEN6_PTE_GFDT                   (1 << 3)
116 #define GEN6_PTE_ADDR_ENCODE(addr)      GEN6_GTT_ADDR_ENCODE(addr)
117
118 #define RING_PP_DIR_BASE(ring)          ((ring)->mmio_base+0x228)
119 #define RING_PP_DIR_BASE_READ(ring)     ((ring)->mmio_base+0x518)
120 #define RING_PP_DIR_DCLV(ring)          ((ring)->mmio_base+0x220)
121 #define   PP_DIR_DCLV_2G                0xffffffff
122
123 #define GAM_ECOCHK                      0x4090
124 #define   ECOCHK_SNB_BIT                (1<<10)
125 #define   ECOCHK_PPGTT_CACHE64B         (0x3<<3)
126 #define   ECOCHK_PPGTT_CACHE4B          (0x0<<3)
127
128 /* VGA stuff */
129
130 #define VGA_ST01_MDA 0x3ba
131 #define VGA_ST01_CGA 0x3da
132
133 #define VGA_MSR_WRITE 0x3c2
134 #define VGA_MSR_READ 0x3cc
135 #define   VGA_MSR_MEM_EN (1<<1)
136 #define   VGA_MSR_CGA_MODE (1<<0)
137
138 #define VGA_SR_INDEX 0x3c4
139 #define VGA_SR_DATA 0x3c5
140
141 #define VGA_AR_INDEX 0x3c0
142 #define   VGA_AR_VID_EN (1<<5)
143 #define VGA_AR_DATA_WRITE 0x3c0
144 #define VGA_AR_DATA_READ 0x3c1
145
146 #define VGA_GR_INDEX 0x3ce
147 #define VGA_GR_DATA 0x3cf
148 /* GR05 */
149 #define   VGA_GR_MEM_READ_MODE_SHIFT 3
150 #define     VGA_GR_MEM_READ_MODE_PLANE 1
151 /* GR06 */
152 #define   VGA_GR_MEM_MODE_MASK 0xc
153 #define   VGA_GR_MEM_MODE_SHIFT 2
154 #define   VGA_GR_MEM_A0000_AFFFF 0
155 #define   VGA_GR_MEM_A0000_BFFFF 1
156 #define   VGA_GR_MEM_B0000_B7FFF 2
157 #define   VGA_GR_MEM_B0000_BFFFF 3
158
159 #define VGA_DACMASK 0x3c6
160 #define VGA_DACRX 0x3c7
161 #define VGA_DACWX 0x3c8
162 #define VGA_DACDATA 0x3c9
163
164 #define VGA_CR_INDEX_MDA 0x3b4
165 #define VGA_CR_DATA_MDA 0x3b5
166 #define VGA_CR_INDEX_CGA 0x3d4
167 #define VGA_CR_DATA_CGA 0x3d5
168
169 /*
170  * Memory interface instructions used by the kernel
171  */
172 #define MI_INSTR(opcode, flags) (((opcode) << 23) | (flags))
173
174 #define MI_NOOP                 MI_INSTR(0, 0)
175 #define MI_USER_INTERRUPT       MI_INSTR(0x02, 0)
176 #define MI_WAIT_FOR_EVENT       MI_INSTR(0x03, 0)
177 #define   MI_WAIT_FOR_OVERLAY_FLIP      (1<<16)
178 #define   MI_WAIT_FOR_PLANE_B_FLIP      (1<<6)
179 #define   MI_WAIT_FOR_PLANE_A_FLIP      (1<<2)
180 #define   MI_WAIT_FOR_PLANE_A_SCANLINES (1<<1)
181 #define MI_FLUSH                MI_INSTR(0x04, 0)
182 #define   MI_READ_FLUSH         (1 << 0)
183 #define   MI_EXE_FLUSH          (1 << 1)
184 #define   MI_NO_WRITE_FLUSH     (1 << 2)
185 #define   MI_SCENE_COUNT        (1 << 3) /* just increment scene count */
186 #define   MI_END_SCENE          (1 << 4) /* flush binner and incr scene count */
187 #define   MI_INVALIDATE_ISP     (1 << 5) /* invalidate indirect state pointers */
188 #define MI_BATCH_BUFFER_END     MI_INSTR(0x0a, 0)
189 #define MI_SUSPEND_FLUSH        MI_INSTR(0x0b, 0)
190 #define   MI_SUSPEND_FLUSH_EN   (1<<0)
191 #define MI_REPORT_HEAD          MI_INSTR(0x07, 0)
192 #define MI_OVERLAY_FLIP         MI_INSTR(0x11, 0)
193 #define   MI_OVERLAY_CONTINUE   (0x0<<21)
194 #define   MI_OVERLAY_ON         (0x1<<21)
195 #define   MI_OVERLAY_OFF        (0x2<<21)
196 #define MI_LOAD_SCAN_LINES_INCL MI_INSTR(0x12, 0)
197 #define MI_DISPLAY_FLIP         MI_INSTR(0x14, 2)
198 #define MI_DISPLAY_FLIP_I915    MI_INSTR(0x14, 1)
199 #define   MI_DISPLAY_FLIP_PLANE(n) ((n) << 20)
200 #define MI_SET_CONTEXT          MI_INSTR(0x18, 0)
201 #define   MI_MM_SPACE_GTT               (1<<8)
202 #define   MI_MM_SPACE_PHYSICAL          (0<<8)
203 #define   MI_SAVE_EXT_STATE_EN          (1<<3)
204 #define   MI_RESTORE_EXT_STATE_EN       (1<<2)
205 #define   MI_FORCE_RESTORE              (1<<1)
206 #define   MI_RESTORE_INHIBIT            (1<<0)
207 #define MI_STORE_DWORD_IMM      MI_INSTR(0x20, 1)
208 #define   MI_MEM_VIRTUAL        (1 << 22) /* 965+ only */
209 #define MI_STORE_DWORD_INDEX    MI_INSTR(0x21, 1)
210 #define   MI_STORE_DWORD_INDEX_SHIFT 2
211 /* Official intel docs are somewhat sloppy concerning MI_LOAD_REGISTER_IMM:
212  * - Always issue a MI_NOOP _before_ the MI_LOAD_REGISTER_IMM - otherwise hw
213  *   simply ignores the register load under certain conditions.
214  * - One can actually load arbitrary many arbitrary registers: Simply issue x
215  *   address/value pairs. Don't overdue it, though, x <= 2^4 must hold!
216  */
217 #define MI_LOAD_REGISTER_IMM(x) MI_INSTR(0x22, 2*x-1)
218 #define MI_FLUSH_DW             MI_INSTR(0x26, 1) /* for GEN6 */
219 #define   MI_INVALIDATE_TLB     (1<<18)
220 #define   MI_INVALIDATE_BSD     (1<<7)
221 #define MI_BATCH_BUFFER         MI_INSTR(0x30, 1)
222 #define   MI_BATCH_NON_SECURE   (1)
223 #define   MI_BATCH_NON_SECURE_I965 (1<<8)
224 #define MI_BATCH_BUFFER_START   MI_INSTR(0x31, 0)
225 #define MI_SEMAPHORE_MBOX       MI_INSTR(0x16, 1) /* gen6+ */
226 #define  MI_SEMAPHORE_GLOBAL_GTT    (1<<22)
227 #define  MI_SEMAPHORE_UPDATE        (1<<21)
228 #define  MI_SEMAPHORE_COMPARE       (1<<20)
229 #define  MI_SEMAPHORE_REGISTER      (1<<18)
230 #define  MI_SEMAPHORE_SYNC_RV       (2<<16)
231 #define  MI_SEMAPHORE_SYNC_RB       (0<<16)
232 #define  MI_SEMAPHORE_SYNC_VR       (0<<16)
233 #define  MI_SEMAPHORE_SYNC_VB       (2<<16)
234 #define  MI_SEMAPHORE_SYNC_BR       (2<<16)
235 #define  MI_SEMAPHORE_SYNC_BV       (0<<16)
236 #define  MI_SEMAPHORE_SYNC_INVALID  (1<<0)
237 /*
238  * 3D instructions used by the kernel
239  */
240 #define GFX_INSTR(opcode, flags) ((0x3 << 29) | ((opcode) << 24) | (flags))
241
242 #define GFX_OP_RASTER_RULES    ((0x3<<29)|(0x7<<24))
243 #define GFX_OP_SCISSOR         ((0x3<<29)|(0x1c<<24)|(0x10<<19))
244 #define   SC_UPDATE_SCISSOR       (0x1<<1)
245 #define   SC_ENABLE_MASK          (0x1<<0)
246 #define   SC_ENABLE               (0x1<<0)
247 #define GFX_OP_LOAD_INDIRECT   ((0x3<<29)|(0x1d<<24)|(0x7<<16))
248 #define GFX_OP_SCISSOR_INFO    ((0x3<<29)|(0x1d<<24)|(0x81<<16)|(0x1))
249 #define   SCI_YMIN_MASK      (0xffff<<16)
250 #define   SCI_XMIN_MASK      (0xffff<<0)
251 #define   SCI_YMAX_MASK      (0xffff<<16)
252 #define   SCI_XMAX_MASK      (0xffff<<0)
253 #define GFX_OP_SCISSOR_ENABLE    ((0x3<<29)|(0x1c<<24)|(0x10<<19))
254 #define GFX_OP_SCISSOR_RECT      ((0x3<<29)|(0x1d<<24)|(0x81<<16)|1)
255 #define GFX_OP_COLOR_FACTOR      ((0x3<<29)|(0x1d<<24)|(0x1<<16)|0x0)
256 #define GFX_OP_STIPPLE           ((0x3<<29)|(0x1d<<24)|(0x83<<16))
257 #define GFX_OP_MAP_INFO          ((0x3<<29)|(0x1d<<24)|0x4)
258 #define GFX_OP_DESTBUFFER_VARS   ((0x3<<29)|(0x1d<<24)|(0x85<<16)|0x0)
259 #define GFX_OP_DESTBUFFER_INFO   ((0x3<<29)|(0x1d<<24)|(0x8e<<16)|1)
260 #define GFX_OP_DRAWRECT_INFO     ((0x3<<29)|(0x1d<<24)|(0x80<<16)|(0x3))
261 #define GFX_OP_DRAWRECT_INFO_I965  ((0x7900<<16)|0x2)
262 #define SRC_COPY_BLT_CMD                ((2<<29)|(0x43<<22)|4)
263 #define XY_SRC_COPY_BLT_CMD             ((2<<29)|(0x53<<22)|6)
264 #define XY_MONO_SRC_COPY_IMM_BLT        ((2<<29)|(0x71<<22)|5)
265 #define XY_SRC_COPY_BLT_WRITE_ALPHA     (1<<21)
266 #define XY_SRC_COPY_BLT_WRITE_RGB       (1<<20)
267 #define   BLT_DEPTH_8                   (0<<24)
268 #define   BLT_DEPTH_16_565              (1<<24)
269 #define   BLT_DEPTH_16_1555             (2<<24)
270 #define   BLT_DEPTH_32                  (3<<24)
271 #define   BLT_ROP_GXCOPY                (0xcc<<16)
272 #define XY_SRC_COPY_BLT_SRC_TILED       (1<<15) /* 965+ only */
273 #define XY_SRC_COPY_BLT_DST_TILED       (1<<11) /* 965+ only */
274 #define CMD_OP_DISPLAYBUFFER_INFO ((0x0<<29)|(0x14<<23)|2)
275 #define   ASYNC_FLIP                (1<<22)
276 #define   DISPLAY_PLANE_A           (0<<20)
277 #define   DISPLAY_PLANE_B           (1<<20)
278 #define GFX_OP_PIPE_CONTROL(len)        ((0x3<<29)|(0x3<<27)|(0x2<<24)|(len-2))
279 #define   PIPE_CONTROL_CS_STALL                         (1<<20)
280 #define   PIPE_CONTROL_QW_WRITE                         (1<<14)
281 #define   PIPE_CONTROL_DEPTH_STALL                      (1<<13)
282 #define   PIPE_CONTROL_WRITE_FLUSH                      (1<<12)
283 #define   PIPE_CONTROL_RENDER_TARGET_CACHE_FLUSH        (1<<12) /* gen6+ */
284 #define   PIPE_CONTROL_INSTRUCTION_CACHE_INVALIDATE     (1<<11) /* MBZ on Ironlake */
285 #define   PIPE_CONTROL_TEXTURE_CACHE_INVALIDATE         (1<<10) /* GM45+ only */
286 #define   PIPE_CONTROL_INDIRECT_STATE_DISABLE           (1<<9)
287 #define   PIPE_CONTROL_NOTIFY                           (1<<8)
288 #define   PIPE_CONTROL_VF_CACHE_INVALIDATE              (1<<4)
289 #define   PIPE_CONTROL_CONST_CACHE_INVALIDATE           (1<<3)
290 #define   PIPE_CONTROL_STATE_CACHE_INVALIDATE           (1<<2)
291 #define   PIPE_CONTROL_STALL_AT_SCOREBOARD              (1<<1)
292 #define   PIPE_CONTROL_DEPTH_CACHE_FLUSH                (1<<0)
293 #define   PIPE_CONTROL_GLOBAL_GTT (1<<2) /* in addr dword */
294
295
296 /*
297  * Reset registers
298  */
299 #define DEBUG_RESET_I830                0x6070
300 #define  DEBUG_RESET_FULL               (1<<7)
301 #define  DEBUG_RESET_RENDER             (1<<8)
302 #define  DEBUG_RESET_DISPLAY            (1<<9)
303
304
305 /*
306  * Fence registers
307  */
308 #define FENCE_REG_830_0                 0x2000
309 #define FENCE_REG_945_8                 0x3000
310 #define   I830_FENCE_START_MASK         0x07f80000
311 #define   I830_FENCE_TILING_Y_SHIFT     12
312 #define   I830_FENCE_SIZE_BITS(size)    ((ffs((size) >> 19) - 1) << 8)
313 #define   I830_FENCE_PITCH_SHIFT        4
314 #define   I830_FENCE_REG_VALID          (1<<0)
315 #define   I915_FENCE_MAX_PITCH_VAL      4
316 #define   I830_FENCE_MAX_PITCH_VAL      6
317 #define   I830_FENCE_MAX_SIZE_VAL       (1<<8)
318
319 #define   I915_FENCE_START_MASK         0x0ff00000
320 #define   I915_FENCE_SIZE_BITS(size)    ((ffs((size) >> 20) - 1) << 8)
321
322 #define FENCE_REG_965_0                 0x03000
323 #define   I965_FENCE_PITCH_SHIFT        2
324 #define   I965_FENCE_TILING_Y_SHIFT     1
325 #define   I965_FENCE_REG_VALID          (1<<0)
326 #define   I965_FENCE_MAX_PITCH_VAL      0x0400
327
328 #define FENCE_REG_SANDYBRIDGE_0         0x100000
329 #define   SANDYBRIDGE_FENCE_PITCH_SHIFT 32
330
331 /* control register for cpu gtt access */
332 #define TILECTL                         0x101000
333 #define   TILECTL_SWZCTL                        (1 << 0)
334 #define   TILECTL_TLB_PREFETCH_DIS      (1 << 2)
335 #define   TILECTL_BACKSNOOP_DIS         (1 << 3)
336
337 /*
338  * Instruction and interrupt control regs
339  */
340 #define PGTBL_ER        0x02024
341 #define RENDER_RING_BASE        0x02000
342 #define BSD_RING_BASE           0x04000
343 #define GEN6_BSD_RING_BASE      0x12000
344 #define BLT_RING_BASE           0x22000
345 #define RING_TAIL(base)         ((base)+0x30)
346 #define RING_HEAD(base)         ((base)+0x34)
347 #define RING_START(base)        ((base)+0x38)
348 #define RING_CTL(base)          ((base)+0x3c)
349 #define RING_SYNC_0(base)       ((base)+0x40)
350 #define RING_SYNC_1(base)       ((base)+0x44)
351 #define GEN6_RVSYNC (RING_SYNC_0(RENDER_RING_BASE))
352 #define GEN6_RBSYNC (RING_SYNC_1(RENDER_RING_BASE))
353 #define GEN6_VRSYNC (RING_SYNC_1(GEN6_BSD_RING_BASE))
354 #define GEN6_VBSYNC (RING_SYNC_0(GEN6_BSD_RING_BASE))
355 #define GEN6_BRSYNC (RING_SYNC_0(BLT_RING_BASE))
356 #define GEN6_BVSYNC (RING_SYNC_1(BLT_RING_BASE))
357 #define RING_MAX_IDLE(base)     ((base)+0x54)
358 #define RING_HWS_PGA(base)      ((base)+0x80)
359 #define RING_HWS_PGA_GEN6(base) ((base)+0x2080)
360 #define ARB_MODE                0x04030
361 #define   ARB_MODE_SWIZZLE_SNB  (1<<4)
362 #define   ARB_MODE_SWIZZLE_IVB  (1<<5)
363 #define   ARB_MODE_ENABLE(x)    GFX_MODE_ENABLE(x)
364 #define   ARB_MODE_DISABLE(x)   GFX_MODE_DISABLE(x)
365 #define RENDER_HWS_PGA_GEN7     (0x04080)
366 #define RING_FAULT_REG(ring)    (0x4094 + 0x100*(ring)->id)
367 #define DONE_REG                0x40b0
368 #define BSD_HWS_PGA_GEN7        (0x04180)
369 #define BLT_HWS_PGA_GEN7        (0x04280)
370 #define RING_ACTHD(base)        ((base)+0x74)
371 #define RING_NOPID(base)        ((base)+0x94)
372 #define RING_IMR(base)          ((base)+0xa8)
373 #define   TAIL_ADDR             0x001FFFF8
374 #define   HEAD_WRAP_COUNT       0xFFE00000
375 #define   HEAD_WRAP_ONE         0x00200000
376 #define   HEAD_ADDR             0x001FFFFC
377 #define   RING_NR_PAGES         0x001FF000
378 #define   RING_REPORT_MASK      0x00000006
379 #define   RING_REPORT_64K       0x00000002
380 #define   RING_REPORT_128K      0x00000004
381 #define   RING_NO_REPORT        0x00000000
382 #define   RING_VALID_MASK       0x00000001
383 #define   RING_VALID            0x00000001
384 #define   RING_INVALID          0x00000000
385 #define   RING_WAIT_I8XX        (1<<0) /* gen2, PRBx_HEAD */
386 #define   RING_WAIT             (1<<11) /* gen3+, PRBx_CTL */
387 #define   RING_WAIT_SEMAPHORE   (1<<10) /* gen6+ */
388 #if 0
389 #define PRB0_TAIL       0x02030
390 #define PRB0_HEAD       0x02034
391 #define PRB0_START      0x02038
392 #define PRB0_CTL        0x0203c
393 #define PRB1_TAIL       0x02040 /* 915+ only */
394 #define PRB1_HEAD       0x02044 /* 915+ only */
395 #define PRB1_START      0x02048 /* 915+ only */
396 #define PRB1_CTL        0x0204c /* 915+ only */
397 #endif
398 #define IPEIR_I965      0x02064
399 #define IPEHR_I965      0x02068
400 #define INSTDONE_I965   0x0206c
401 #define RING_IPEIR(base)        ((base)+0x64)
402 #define RING_IPEHR(base)        ((base)+0x68)
403 #define RING_INSTDONE(base)     ((base)+0x6c)
404 #define RING_INSTPS(base)       ((base)+0x70)
405 #define RING_DMA_FADD(base)     ((base)+0x78)
406 #define RING_INSTPM(base)       ((base)+0xc0)
407 #define INSTPS          0x02070 /* 965+ only */
408 #define INSTDONE1       0x0207c /* 965+ only */
409 #define ACTHD_I965      0x02074
410 #define HWS_PGA         0x02080
411 #define HWS_ADDRESS_MASK        0xfffff000
412 #define HWS_START_ADDRESS_SHIFT 4
413 #define PWRCTXA         0x2088 /* 965GM+ only */
414 #define   PWRCTX_EN     (1<<0)
415 #define IPEIR           0x02088
416 #define IPEHR           0x0208c
417 #define INSTDONE        0x02090
418 #define NOPID           0x02094
419 #define HWSTAM          0x02098
420
421 #define ERROR_GEN6      0x040a0
422
423 /* GM45+ chicken bits -- debug workaround bits that may be required
424  * for various sorts of correct behavior.  The top 16 bits of each are
425  * the enables for writing to the corresponding low bit.
426  */
427 #define _3D_CHICKEN     0x02084
428 #define _3D_CHICKEN2    0x0208c
429 /* Disables pipelining of read flushes past the SF-WIZ interface.
430  * Required on all Ironlake steppings according to the B-Spec, but the
431  * particular danger of not doing so is not specified.
432  */
433 # define _3D_CHICKEN2_WM_READ_PIPELINED                 (1 << 14)
434 #define _3D_CHICKEN3    0x02090
435
436 #define MI_MODE         0x0209c
437 # define VS_TIMER_DISPATCH                              (1 << 6)
438 # define MI_FLUSH_ENABLE                                (1 << 12)
439
440 #define GFX_MODE        0x02520
441 #define GFX_MODE_GEN7   0x0229c
442 #define RING_MODE_GEN7(ring)    ((ring)->mmio_base+0x29c)
443 #define   GFX_RUN_LIST_ENABLE           (1<<15)
444 #define   GFX_TLB_INVALIDATE_ALWAYS     (1<<13)
445 #define   GFX_SURFACE_FAULT_ENABLE      (1<<12)
446 #define   GFX_REPLAY_MODE               (1<<11)
447 #define   GFX_PSMI_GRANULARITY          (1<<10)
448 #define   GFX_PPGTT_ENABLE              (1<<9)
449
450 #define GFX_MODE_ENABLE(bit) (((bit) << 16) | (bit))
451 #define GFX_MODE_DISABLE(bit) (((bit) << 16) | (0))
452
453 #define SCPD0           0x0209c /* 915+ only */
454 #define IER             0x020a0
455 #define IIR             0x020a4
456 #define IMR             0x020a8
457 #define ISR             0x020ac
458 #define   I915_PIPE_CONTROL_NOTIFY_INTERRUPT            (1<<18)
459 #define   I915_DISPLAY_PORT_INTERRUPT                   (1<<17)
460 #define   I915_RENDER_COMMAND_PARSER_ERROR_INTERRUPT    (1<<15)
461 #define   I915_GMCH_THERMAL_SENSOR_EVENT_INTERRUPT      (1<<14) /* p-state */
462 #define   I915_HWB_OOM_INTERRUPT                        (1<<13)
463 #define   I915_SYNC_STATUS_INTERRUPT                    (1<<12)
464 #define   I915_DISPLAY_PLANE_A_FLIP_PENDING_INTERRUPT   (1<<11)
465 #define   I915_DISPLAY_PLANE_B_FLIP_PENDING_INTERRUPT   (1<<10)
466 #define   I915_OVERLAY_PLANE_FLIP_PENDING_INTERRUPT     (1<<9)
467 #define   I915_DISPLAY_PLANE_C_FLIP_PENDING_INTERRUPT   (1<<8)
468 #define   I915_DISPLAY_PIPE_A_VBLANK_INTERRUPT          (1<<7)
469 #define   I915_DISPLAY_PIPE_A_EVENT_INTERRUPT           (1<<6)
470 #define   I915_DISPLAY_PIPE_B_VBLANK_INTERRUPT          (1<<5)
471 #define   I915_DISPLAY_PIPE_B_EVENT_INTERRUPT           (1<<4)
472 #define   I915_DEBUG_INTERRUPT                          (1<<2)
473 #define   I915_USER_INTERRUPT                           (1<<1)
474 #define   I915_ASLE_INTERRUPT                           (1<<0)
475 #define   I915_BSD_USER_INTERRUPT                      (1<<25)
476 #define EIR             0x020b0
477 #define EMR             0x020b4
478 #define ESR             0x020b8
479 #define   GM45_ERROR_PAGE_TABLE                         (1<<5)
480 #define   GM45_ERROR_MEM_PRIV                           (1<<4)
481 #define   I915_ERROR_PAGE_TABLE                         (1<<4)
482 #define   GM45_ERROR_CP_PRIV                            (1<<3)
483 #define   I915_ERROR_MEMORY_REFRESH                     (1<<1)
484 #define   I915_ERROR_INSTRUCTION                        (1<<0)
485 #define INSTPM          0x020c0
486 #define   INSTPM_SELF_EN (1<<12) /* 915GM only */
487 #define   INSTPM_AGPBUSY_DIS (1<<11) /* gen3: when disabled, pending interrupts
488                                         will not assert AGPBUSY# and will only
489                                         be delivered when out of C3. */
490 #define   INSTPM_FORCE_ORDERING                         (1<<7) /* GEN6+ */
491 #define ACTHD           0x020c8
492 #define FW_BLC          0x020d8
493 #define FW_BLC2         0x020dc
494 #define FW_BLC_SELF     0x020e0 /* 915+ only */
495 #define   FW_BLC_SELF_EN_MASK      (1<<31)
496 #define   FW_BLC_SELF_FIFO_MASK    (1<<16) /* 945 only */
497 #define   FW_BLC_SELF_EN           (1<<15) /* 945 only */
498 #define MM_BURST_LENGTH     0x00700000
499 #define MM_FIFO_WATERMARK   0x0001F000
500 #define LM_BURST_LENGTH     0x00000700
501 #define LM_FIFO_WATERMARK   0x0000001F
502 #define MI_ARB_STATE    0x020e4 /* 915+ only */
503 #define   MI_ARB_MASK_SHIFT       16    /* shift for enable bits */
504
505 /* Make render/texture TLB fetches lower priorty than associated data
506  *   fetches. This is not turned on by default
507  */
508 #define   MI_ARB_RENDER_TLB_LOW_PRIORITY        (1 << 15)
509
510 /* Isoch request wait on GTT enable (Display A/B/C streams).
511  * Make isoch requests stall on the TLB update. May cause
512  * display underruns (test mode only)
513  */
514 #define   MI_ARB_ISOCH_WAIT_GTT                 (1 << 14)
515
516 /* Block grant count for isoch requests when block count is
517  * set to a finite value.
518  */
519 #define   MI_ARB_BLOCK_GRANT_MASK               (3 << 12)
520 #define   MI_ARB_BLOCK_GRANT_8                  (0 << 12)       /* for 3 display planes */
521 #define   MI_ARB_BLOCK_GRANT_4                  (1 << 12)       /* for 2 display planes */
522 #define   MI_ARB_BLOCK_GRANT_2                  (2 << 12)       /* for 1 display plane */
523 #define   MI_ARB_BLOCK_GRANT_0                  (3 << 12)       /* don't use */
524
525 /* Enable render writes to complete in C2/C3/C4 power states.
526  * If this isn't enabled, render writes are prevented in low
527  * power states. That seems bad to me.
528  */
529 #define   MI_ARB_C3_LP_WRITE_ENABLE             (1 << 11)
530
531 /* This acknowledges an async flip immediately instead
532  * of waiting for 2TLB fetches.
533  */
534 #define   MI_ARB_ASYNC_FLIP_ACK_IMMEDIATE       (1 << 10)
535
536 /* Enables non-sequential data reads through arbiter
537  */
538 #define   MI_ARB_DUAL_DATA_PHASE_DISABLE        (1 << 9)
539
540 /* Disable FSB snooping of cacheable write cycles from binner/render
541  * command stream
542  */
543 #define   MI_ARB_CACHE_SNOOP_DISABLE            (1 << 8)
544
545 /* Arbiter time slice for non-isoch streams */
546 #define   MI_ARB_TIME_SLICE_MASK                (7 << 5)
547 #define   MI_ARB_TIME_SLICE_1                   (0 << 5)
548 #define   MI_ARB_TIME_SLICE_2                   (1 << 5)
549 #define   MI_ARB_TIME_SLICE_4                   (2 << 5)
550 #define   MI_ARB_TIME_SLICE_6                   (3 << 5)
551 #define   MI_ARB_TIME_SLICE_8                   (4 << 5)
552 #define   MI_ARB_TIME_SLICE_10                  (5 << 5)
553 #define   MI_ARB_TIME_SLICE_14                  (6 << 5)
554 #define   MI_ARB_TIME_SLICE_16                  (7 << 5)
555
556 /* Low priority grace period page size */
557 #define   MI_ARB_LOW_PRIORITY_GRACE_4KB         (0 << 4)        /* default */
558 #define   MI_ARB_LOW_PRIORITY_GRACE_8KB         (1 << 4)
559
560 /* Disable display A/B trickle feed */
561 #define   MI_ARB_DISPLAY_TRICKLE_FEED_DISABLE   (1 << 2)
562
563 /* Set display plane priority */
564 #define   MI_ARB_DISPLAY_PRIORITY_A_B           (0 << 0)        /* display A > display B */
565 #define   MI_ARB_DISPLAY_PRIORITY_B_A           (1 << 0)        /* display B > display A */
566
567 #define CACHE_MODE_0    0x02120 /* 915+ only */
568 #define   CM0_MASK_SHIFT          16
569 #define   CM0_IZ_OPT_DISABLE      (1<<6)
570 #define   CM0_ZR_OPT_DISABLE      (1<<5)
571 #define   CM0_STC_EVICT_DISABLE_LRA_SNB (1<<5)
572 #define   CM0_DEPTH_EVICT_DISABLE (1<<4)
573 #define   CM0_COLOR_EVICT_DISABLE (1<<3)
574 #define   CM0_DEPTH_WRITE_DISABLE (1<<1)
575 #define   CM0_RC_OP_FLUSH_DISABLE (1<<0)
576 #define BB_ADDR         0x02140 /* 8 bytes */
577 #define GFX_FLSH_CNTL   0x02170 /* 915+ only */
578 #define ECOSKPD         0x021d0
579 #define   ECO_GATING_CX_ONLY    (1<<3)
580 #define   ECO_FLIP_DONE         (1<<0)
581
582 /* GEN6 interrupt control */
583 #define GEN6_RENDER_HWSTAM      0x2098
584 #define GEN6_RENDER_IMR         0x20a8
585 #define   GEN6_RENDER_CONTEXT_SWITCH_INTERRUPT          (1 << 8)
586 #define   GEN6_RENDER_PPGTT_PAGE_FAULT                  (1 << 7)
587 #define   GEN6_RENDER_TIMEOUT_COUNTER_EXPIRED           (1 << 6)
588 #define   GEN6_RENDER_L3_PARITY_ERROR                   (1 << 5)
589 #define   GEN6_RENDER_PIPE_CONTROL_NOTIFY_INTERRUPT     (1 << 4)
590 #define   GEN6_RENDER_COMMAND_PARSER_MASTER_ERROR       (1 << 3)
591 #define   GEN6_RENDER_SYNC_STATUS                       (1 << 2)
592 #define   GEN6_RENDER_DEBUG_INTERRUPT                   (1 << 1)
593 #define   GEN6_RENDER_USER_INTERRUPT                    (1 << 0)
594
595 #define GEN6_BLITTER_HWSTAM     0x22098
596 #define GEN6_BLITTER_IMR        0x220a8
597 #define   GEN6_BLITTER_MI_FLUSH_DW_NOTIFY_INTERRUPT     (1 << 26)
598 #define   GEN6_BLITTER_COMMAND_PARSER_MASTER_ERROR      (1 << 25)
599 #define   GEN6_BLITTER_SYNC_STATUS                      (1 << 24)
600 #define   GEN6_BLITTER_USER_INTERRUPT                   (1 << 22)
601
602 #define GEN6_BLITTER_ECOSKPD    0x221d0
603 #define   GEN6_BLITTER_LOCK_SHIFT                       16
604 #define   GEN6_BLITTER_FBC_NOTIFY                       (1<<3)
605
606 #define GEN6_BSD_SLEEP_PSMI_CONTROL     0x12050
607 #define   GEN6_BSD_SLEEP_PSMI_CONTROL_RC_ILDL_MESSAGE_MODIFY_MASK       (1 << 16)
608 #define   GEN6_BSD_SLEEP_PSMI_CONTROL_RC_ILDL_MESSAGE_DISABLE           (1 << 0)
609 #define   GEN6_BSD_SLEEP_PSMI_CONTROL_RC_ILDL_MESSAGE_ENABLE            0
610 #define   GEN6_BSD_SLEEP_PSMI_CONTROL_IDLE_INDICATOR                    (1 << 3)
611
612 #define GEN6_BSD_HWSTAM                 0x12098
613 #define GEN6_BSD_IMR                    0x120a8
614 #define   GEN6_BSD_USER_INTERRUPT       (1 << 12)
615
616 #define GEN6_BSD_RNCID                  0x12198
617
618 #define GEN7_FF_THREAD_MODE             0x20a0
619 #define   GEN7_FF_SCHED_MASK            0x0077070
620 #define   GEN7_FF_TS_SCHED_HS1          (0x5<<16)
621 #define   GEN7_FF_TS_SCHED_HS0          (0x3<<16)
622 #define   GEN7_FF_TS_SCHED_LOAD_BALANCE (0x1<<16)
623 #define   GEN7_FF_TS_SCHED_HW           (0x0<<16) /* Default */
624 #define   GEN7_FF_VS_SCHED_HS1          (0x5<<12)
625 #define   GEN7_FF_VS_SCHED_HS0          (0x3<<12)
626 #define   GEN7_FF_VS_SCHED_LOAD_BALANCE (0x1<<12) /* Default */
627 #define   GEN7_FF_VS_SCHED_HW           (0x0<<12)
628 #define   GEN7_FF_DS_SCHED_HS1          (0x5<<4)
629 #define   GEN7_FF_DS_SCHED_HS0          (0x3<<4)
630 #define   GEN7_FF_DS_SCHED_LOAD_BALANCE (0x1<<4)  /* Default */
631 #define   GEN7_FF_DS_SCHED_HW           (0x0<<4)
632
633 /*
634  * Framebuffer compression (915+ only)
635  */
636
637 #define FBC_CFB_BASE            0x03200 /* 4k page aligned */
638 #define FBC_LL_BASE             0x03204 /* 4k page aligned */
639 #define FBC_CONTROL             0x03208
640 #define   FBC_CTL_EN            (1<<31)
641 #define   FBC_CTL_PERIODIC      (1<<30)
642 #define   FBC_CTL_INTERVAL_SHIFT (16)
643 #define   FBC_CTL_UNCOMPRESSIBLE (1<<14)
644 #define   FBC_CTL_C3_IDLE       (1<<13)
645 #define   FBC_CTL_STRIDE_SHIFT  (5)
646 #define   FBC_CTL_FENCENO       (1<<0)
647 #define FBC_COMMAND             0x0320c
648 #define   FBC_CMD_COMPRESS      (1<<0)
649 #define FBC_STATUS              0x03210
650 #define   FBC_STAT_COMPRESSING  (1<<31)
651 #define   FBC_STAT_COMPRESSED   (1<<30)
652 #define   FBC_STAT_MODIFIED     (1<<29)
653 #define   FBC_STAT_CURRENT_LINE (1<<0)
654 #define FBC_CONTROL2            0x03214
655 #define   FBC_CTL_FENCE_DBL     (0<<4)
656 #define   FBC_CTL_IDLE_IMM      (0<<2)
657 #define   FBC_CTL_IDLE_FULL     (1<<2)
658 #define   FBC_CTL_IDLE_LINE     (2<<2)
659 #define   FBC_CTL_IDLE_DEBUG    (3<<2)
660 #define   FBC_CTL_CPU_FENCE     (1<<1)
661 #define   FBC_CTL_PLANEA        (0<<0)
662 #define   FBC_CTL_PLANEB        (1<<0)
663 #define FBC_FENCE_OFF           0x0321b
664 #define FBC_TAG                 0x03300
665
666 #define FBC_LL_SIZE             (1536)
667
668 /* Framebuffer compression for GM45+ */
669 #define DPFC_CB_BASE            0x3200
670 #define DPFC_CONTROL            0x3208
671 #define   DPFC_CTL_EN           (1<<31)
672 #define   DPFC_CTL_PLANEA       (0<<30)
673 #define   DPFC_CTL_PLANEB       (1<<30)
674 #define   DPFC_CTL_FENCE_EN     (1<<29)
675 #define   DPFC_CTL_PERSISTENT_MODE      (1<<25)
676 #define   DPFC_SR_EN            (1<<10)
677 #define   DPFC_CTL_LIMIT_1X     (0<<6)
678 #define   DPFC_CTL_LIMIT_2X     (1<<6)
679 #define   DPFC_CTL_LIMIT_4X     (2<<6)
680 #define DPFC_RECOMP_CTL         0x320c
681 #define   DPFC_RECOMP_STALL_EN  (1<<27)
682 #define   DPFC_RECOMP_STALL_WM_SHIFT (16)
683 #define   DPFC_RECOMP_STALL_WM_MASK (0x07ff0000)
684 #define   DPFC_RECOMP_TIMER_COUNT_SHIFT (0)
685 #define   DPFC_RECOMP_TIMER_COUNT_MASK (0x0000003f)
686 #define DPFC_STATUS             0x3210
687 #define   DPFC_INVAL_SEG_SHIFT  (16)
688 #define   DPFC_INVAL_SEG_MASK   (0x07ff0000)
689 #define   DPFC_COMP_SEG_SHIFT   (0)
690 #define   DPFC_COMP_SEG_MASK    (0x000003ff)
691 #define DPFC_STATUS2            0x3214
692 #define DPFC_FENCE_YOFF         0x3218
693 #define DPFC_CHICKEN            0x3224
694 #define   DPFC_HT_MODIFY        (1<<31)
695
696 /* Framebuffer compression for Ironlake */
697 #define ILK_DPFC_CB_BASE        0x43200
698 #define ILK_DPFC_CONTROL        0x43208
699 /* The bit 28-8 is reserved */
700 #define   DPFC_RESERVED         (0x1FFFFF00)
701 #define ILK_DPFC_RECOMP_CTL     0x4320c
702 #define ILK_DPFC_STATUS         0x43210
703 #define ILK_DPFC_FENCE_YOFF     0x43218
704 #define ILK_DPFC_CHICKEN        0x43224
705 #define ILK_FBC_RT_BASE         0x2128
706 #define   ILK_FBC_RT_VALID      (1<<0)
707
708 #define ILK_DISPLAY_CHICKEN1    0x42000
709 #define   ILK_FBCQ_DIS          (1<<22)
710 #define   ILK_PABSTRETCH_DIS    (1<<21)
711
712
713 /*
714  * Framebuffer compression for Sandybridge
715  *
716  * The following two registers are of type GTTMMADR
717  */
718 #define SNB_DPFC_CTL_SA         0x100100
719 #define   SNB_CPU_FENCE_ENABLE  (1<<29)
720 #define DPFC_CPU_FENCE_OFFSET   0x100104
721
722
723 /*
724  * GPIO regs
725  */
726 #define GPIOA                   0x5010
727 #define GPIOB                   0x5014
728 #define GPIOC                   0x5018
729 #define GPIOD                   0x501c
730 #define GPIOE                   0x5020
731 #define GPIOF                   0x5024
732 #define GPIOG                   0x5028
733 #define GPIOH                   0x502c
734 # define GPIO_CLOCK_DIR_MASK            (1 << 0)
735 # define GPIO_CLOCK_DIR_IN              (0 << 1)
736 # define GPIO_CLOCK_DIR_OUT             (1 << 1)
737 # define GPIO_CLOCK_VAL_MASK            (1 << 2)
738 # define GPIO_CLOCK_VAL_OUT             (1 << 3)
739 # define GPIO_CLOCK_VAL_IN              (1 << 4)
740 # define GPIO_CLOCK_PULLUP_DISABLE      (1 << 5)
741 # define GPIO_DATA_DIR_MASK             (1 << 8)
742 # define GPIO_DATA_DIR_IN               (0 << 9)
743 # define GPIO_DATA_DIR_OUT              (1 << 9)
744 # define GPIO_DATA_VAL_MASK             (1 << 10)
745 # define GPIO_DATA_VAL_OUT              (1 << 11)
746 # define GPIO_DATA_VAL_IN               (1 << 12)
747 # define GPIO_DATA_PULLUP_DISABLE       (1 << 13)
748
749 #define GMBUS0                  0x5100 /* clock/port select */
750 #define   GMBUS_RATE_100KHZ     (0<<8)
751 #define   GMBUS_RATE_50KHZ      (1<<8)
752 #define   GMBUS_RATE_400KHZ     (2<<8) /* reserved on Pineview */
753 #define   GMBUS_RATE_1MHZ       (3<<8) /* reserved on Pineview */
754 #define   GMBUS_HOLD_EXT        (1<<7) /* 300ns hold time, rsvd on Pineview */
755 #define   GMBUS_PORT_DISABLED   0
756 #define   GMBUS_PORT_SSC        1
757 #define   GMBUS_PORT_VGADDC     2
758 #define   GMBUS_PORT_PANEL      3
759 #define   GMBUS_PORT_DPC        4 /* HDMIC */
760 #define   GMBUS_PORT_DPB        5 /* SDVO, HDMIB */
761                                   /* 6 reserved */
762 #define   GMBUS_PORT_DPD        7 /* HDMID */
763 #define   GMBUS_NUM_PORTS       8
764 #define GMBUS1                  0x5104 /* command/status */
765 #define   GMBUS_SW_CLR_INT      (1<<31)
766 #define   GMBUS_SW_RDY          (1<<30)
767 #define   GMBUS_ENT             (1<<29) /* enable timeout */
768 #define   GMBUS_CYCLE_NONE      (0<<25)
769 #define   GMBUS_CYCLE_WAIT      (1<<25)
770 #define   GMBUS_CYCLE_INDEX     (2<<25)
771 #define   GMBUS_CYCLE_STOP      (4<<25)
772 #define   GMBUS_BYTE_COUNT_SHIFT 16
773 #define   GMBUS_SLAVE_INDEX_SHIFT 8
774 #define   GMBUS_SLAVE_ADDR_SHIFT 1
775 #define   GMBUS_SLAVE_READ      (1<<0)
776 #define   GMBUS_SLAVE_WRITE     (0<<0)
777 #define GMBUS2                  0x5108 /* status */
778 #define   GMBUS_INUSE           (1<<15)
779 #define   GMBUS_HW_WAIT_PHASE   (1<<14)
780 #define   GMBUS_STALL_TIMEOUT   (1<<13)
781 #define   GMBUS_INT             (1<<12)
782 #define   GMBUS_HW_RDY          (1<<11)
783 #define   GMBUS_SATOER          (1<<10)
784 #define   GMBUS_ACTIVE          (1<<9)
785 #define GMBUS3                  0x510c /* data buffer bytes 3-0 */
786 #define GMBUS4                  0x5110 /* interrupt mask (Pineview+) */
787 #define   GMBUS_SLAVE_TIMEOUT_EN (1<<4)
788 #define   GMBUS_NAK_EN          (1<<3)
789 #define   GMBUS_IDLE_EN         (1<<2)
790 #define   GMBUS_HW_WAIT_EN      (1<<1)
791 #define   GMBUS_HW_RDY_EN       (1<<0)
792 #define GMBUS5                  0x5120 /* byte index */
793 #define   GMBUS_2BYTE_INDEX_EN  (1<<31)
794
795 /*
796  * Clock control & power management
797  */
798
799 #define VGA0    0x6000
800 #define VGA1    0x6004
801 #define VGA_PD  0x6010
802 #define   VGA0_PD_P2_DIV_4      (1 << 7)
803 #define   VGA0_PD_P1_DIV_2      (1 << 5)
804 #define   VGA0_PD_P1_SHIFT      0
805 #define   VGA0_PD_P1_MASK       (0x1f << 0)
806 #define   VGA1_PD_P2_DIV_4      (1 << 15)
807 #define   VGA1_PD_P1_DIV_2      (1 << 13)
808 #define   VGA1_PD_P1_SHIFT      8
809 #define   VGA1_PD_P1_MASK       (0x1f << 8)
810 #define _DPLL_A 0x06014
811 #define _DPLL_B 0x06018
812 #define DPLL(pipe) _PIPE(pipe, _DPLL_A, _DPLL_B)
813 #define   DPLL_VCO_ENABLE               (1 << 31)
814 #define   DPLL_DVO_HIGH_SPEED           (1 << 30)
815 #define   DPLL_SYNCLOCK_ENABLE          (1 << 29)
816 #define   DPLL_VGA_MODE_DIS             (1 << 28)
817 #define   DPLLB_MODE_DAC_SERIAL         (1 << 26) /* i915 */
818 #define   DPLLB_MODE_LVDS               (2 << 26) /* i915 */
819 #define   DPLL_MODE_MASK                (3 << 26)
820 #define   DPLL_DAC_SERIAL_P2_CLOCK_DIV_10 (0 << 24) /* i915 */
821 #define   DPLL_DAC_SERIAL_P2_CLOCK_DIV_5 (1 << 24) /* i915 */
822 #define   DPLLB_LVDS_P2_CLOCK_DIV_14    (0 << 24) /* i915 */
823 #define   DPLLB_LVDS_P2_CLOCK_DIV_7     (1 << 24) /* i915 */
824 #define   DPLL_P2_CLOCK_DIV_MASK        0x03000000 /* i915 */
825 #define   DPLL_FPA01_P1_POST_DIV_MASK   0x00ff0000 /* i915 */
826 #define   DPLL_FPA01_P1_POST_DIV_MASK_PINEVIEW  0x00ff8000 /* Pineview */
827
828 #define SRX_INDEX               0x3c4
829 #define SRX_DATA                0x3c5
830 #define SR01                    1
831 #define SR01_SCREEN_OFF         (1<<5)
832
833 #define PPCR                    0x61204
834 #define PPCR_ON                 (1<<0)
835
836 #define DVOB                    0x61140
837 #define DVOB_ON                 (1<<31)
838 #define DVOC                    0x61160
839 #define DVOC_ON                 (1<<31)
840 #define LVDS                    0x61180
841 #define LVDS_ON                 (1<<31)
842
843 /* Scratch pad debug 0 reg:
844  */
845 #define   DPLL_FPA01_P1_POST_DIV_MASK_I830      0x001f0000
846 /*
847  * The i830 generation, in LVDS mode, defines P1 as the bit number set within
848  * this field (only one bit may be set).
849  */
850 #define   DPLL_FPA01_P1_POST_DIV_MASK_I830_LVDS 0x003f0000
851 #define   DPLL_FPA01_P1_POST_DIV_SHIFT  16
852 #define   DPLL_FPA01_P1_POST_DIV_SHIFT_PINEVIEW 15
853 /* i830, required in DVO non-gang */
854 #define   PLL_P2_DIVIDE_BY_4            (1 << 23)
855 #define   PLL_P1_DIVIDE_BY_TWO          (1 << 21) /* i830 */
856 #define   PLL_REF_INPUT_DREFCLK         (0 << 13)
857 #define   PLL_REF_INPUT_TVCLKINA        (1 << 13) /* i830 */
858 #define   PLL_REF_INPUT_TVCLKINBC       (2 << 13) /* SDVO TVCLKIN */
859 #define   PLLB_REF_INPUT_SPREADSPECTRUMIN (3 << 13)
860 #define   PLL_REF_INPUT_MASK            (3 << 13)
861 #define   PLL_LOAD_PULSE_PHASE_SHIFT            9
862 /* Ironlake */
863 # define PLL_REF_SDVO_HDMI_MULTIPLIER_SHIFT     9
864 # define PLL_REF_SDVO_HDMI_MULTIPLIER_MASK      (7 << 9)
865 # define PLL_REF_SDVO_HDMI_MULTIPLIER(x)        (((x)-1) << 9)
866 # define DPLL_FPA1_P1_POST_DIV_SHIFT            0
867 # define DPLL_FPA1_P1_POST_DIV_MASK             0xff
868
869 /*
870  * Parallel to Serial Load Pulse phase selection.
871  * Selects the phase for the 10X DPLL clock for the PCIe
872  * digital display port. The range is 4 to 13; 10 or more
873  * is just a flip delay. The default is 6
874  */
875 #define   PLL_LOAD_PULSE_PHASE_MASK             (0xf << PLL_LOAD_PULSE_PHASE_SHIFT)
876 #define   DISPLAY_RATE_SELECT_FPA1              (1 << 8)
877 /*
878  * SDVO multiplier for 945G/GM. Not used on 965.
879  */
880 #define   SDVO_MULTIPLIER_MASK                  0x000000ff
881 #define   SDVO_MULTIPLIER_SHIFT_HIRES           4
882 #define   SDVO_MULTIPLIER_SHIFT_VGA             0
883 #define _DPLL_A_MD 0x0601c /* 965+ only */
884 /*
885  * UDI pixel divider, controlling how many pixels are stuffed into a packet.
886  *
887  * Value is pixels minus 1.  Must be set to 1 pixel for SDVO.
888  */
889 #define   DPLL_MD_UDI_DIVIDER_MASK              0x3f000000
890 #define   DPLL_MD_UDI_DIVIDER_SHIFT             24
891 /* UDI pixel divider for VGA, same as DPLL_MD_UDI_DIVIDER_MASK. */
892 #define   DPLL_MD_VGA_UDI_DIVIDER_MASK          0x003f0000
893 #define   DPLL_MD_VGA_UDI_DIVIDER_SHIFT         16
894 /*
895  * SDVO/UDI pixel multiplier.
896  *
897  * SDVO requires that the bus clock rate be between 1 and 2 Ghz, and the bus
898  * clock rate is 10 times the DPLL clock.  At low resolution/refresh rate
899  * modes, the bus rate would be below the limits, so SDVO allows for stuffing
900  * dummy bytes in the datastream at an increased clock rate, with both sides of
901  * the link knowing how many bytes are fill.
902  *
903  * So, for a mode with a dotclock of 65Mhz, we would want to double the clock
904  * rate to 130Mhz to get a bus rate of 1.30Ghz.  The DPLL clock rate would be
905  * set to 130Mhz, and the SDVO multiplier set to 2x in this register and
906  * through an SDVO command.
907  *
908  * This register field has values of multiplication factor minus 1, with
909  * a maximum multiplier of 5 for SDVO.
910  */
911 #define   DPLL_MD_UDI_MULTIPLIER_MASK           0x00003f00
912 #define   DPLL_MD_UDI_MULTIPLIER_SHIFT          8
913 /*
914  * SDVO/UDI pixel multiplier for VGA, same as DPLL_MD_UDI_MULTIPLIER_MASK.
915  * This best be set to the default value (3) or the CRT won't work. No,
916  * I don't entirely understand what this does...
917  */
918 #define   DPLL_MD_VGA_UDI_MULTIPLIER_MASK       0x0000003f
919 #define   DPLL_MD_VGA_UDI_MULTIPLIER_SHIFT      0
920 #define _DPLL_B_MD 0x06020 /* 965+ only */
921 #define DPLL_MD(pipe) _PIPE(pipe, _DPLL_A_MD, _DPLL_B_MD)
922 #define _FPA0   0x06040
923 #define _FPA1   0x06044
924 #define _FPB0   0x06048
925 #define _FPB1   0x0604c
926 #define FP0(pipe) _PIPE(pipe, _FPA0, _FPB0)
927 #define FP1(pipe) _PIPE(pipe, _FPA1, _FPB1)
928 #define   FP_N_DIV_MASK         0x003f0000
929 #define   FP_N_PINEVIEW_DIV_MASK        0x00ff0000
930 #define   FP_N_DIV_SHIFT                16
931 #define   FP_M1_DIV_MASK        0x00003f00
932 #define   FP_M1_DIV_SHIFT                8
933 #define   FP_M2_DIV_MASK        0x0000003f
934 #define   FP_M2_PINEVIEW_DIV_MASK       0x000000ff
935 #define   FP_M2_DIV_SHIFT                0
936 #define DPLL_TEST       0x606c
937 #define   DPLLB_TEST_SDVO_DIV_1         (0 << 22)
938 #define   DPLLB_TEST_SDVO_DIV_2         (1 << 22)
939 #define   DPLLB_TEST_SDVO_DIV_4         (2 << 22)
940 #define   DPLLB_TEST_SDVO_DIV_MASK      (3 << 22)
941 #define   DPLLB_TEST_N_BYPASS           (1 << 19)
942 #define   DPLLB_TEST_M_BYPASS           (1 << 18)
943 #define   DPLLB_INPUT_BUFFER_ENABLE     (1 << 16)
944 #define   DPLLA_TEST_N_BYPASS           (1 << 3)
945 #define   DPLLA_TEST_M_BYPASS           (1 << 2)
946 #define   DPLLA_INPUT_BUFFER_ENABLE     (1 << 0)
947 #define D_STATE         0x6104
948 #define  DSTATE_GFX_RESET_I830                  (1<<6)
949 #define  DSTATE_PLL_D3_OFF                      (1<<3)
950 #define  DSTATE_GFX_CLOCK_GATING                (1<<1)
951 #define  DSTATE_DOT_CLOCK_GATING                (1<<0)
952 #define DSPCLK_GATE_D           0x6200
953 # define DPUNIT_B_CLOCK_GATE_DISABLE            (1 << 30) /* 965 */
954 # define VSUNIT_CLOCK_GATE_DISABLE              (1 << 29) /* 965 */
955 # define VRHUNIT_CLOCK_GATE_DISABLE             (1 << 28) /* 965 */
956 # define VRDUNIT_CLOCK_GATE_DISABLE             (1 << 27) /* 965 */
957 # define AUDUNIT_CLOCK_GATE_DISABLE             (1 << 26) /* 965 */
958 # define DPUNIT_A_CLOCK_GATE_DISABLE            (1 << 25) /* 965 */
959 # define DPCUNIT_CLOCK_GATE_DISABLE             (1 << 24) /* 965 */
960 # define TVRUNIT_CLOCK_GATE_DISABLE             (1 << 23) /* 915-945 */
961 # define TVCUNIT_CLOCK_GATE_DISABLE             (1 << 22) /* 915-945 */
962 # define TVFUNIT_CLOCK_GATE_DISABLE             (1 << 21) /* 915-945 */
963 # define TVEUNIT_CLOCK_GATE_DISABLE             (1 << 20) /* 915-945 */
964 # define DVSUNIT_CLOCK_GATE_DISABLE             (1 << 19) /* 915-945 */
965 # define DSSUNIT_CLOCK_GATE_DISABLE             (1 << 18) /* 915-945 */
966 # define DDBUNIT_CLOCK_GATE_DISABLE             (1 << 17) /* 915-945 */
967 # define DPRUNIT_CLOCK_GATE_DISABLE             (1 << 16) /* 915-945 */
968 # define DPFUNIT_CLOCK_GATE_DISABLE             (1 << 15) /* 915-945 */
969 # define DPBMUNIT_CLOCK_GATE_DISABLE            (1 << 14) /* 915-945 */
970 # define DPLSUNIT_CLOCK_GATE_DISABLE            (1 << 13) /* 915-945 */
971 # define DPLUNIT_CLOCK_GATE_DISABLE             (1 << 12) /* 915-945 */
972 # define DPOUNIT_CLOCK_GATE_DISABLE             (1 << 11)
973 # define DPBUNIT_CLOCK_GATE_DISABLE             (1 << 10)
974 # define DCUNIT_CLOCK_GATE_DISABLE              (1 << 9)
975 # define DPUNIT_CLOCK_GATE_DISABLE              (1 << 8)
976 # define VRUNIT_CLOCK_GATE_DISABLE              (1 << 7) /* 915+: reserved */
977 # define OVHUNIT_CLOCK_GATE_DISABLE             (1 << 6) /* 830-865 */
978 # define DPIOUNIT_CLOCK_GATE_DISABLE            (1 << 6) /* 915-945 */
979 # define OVFUNIT_CLOCK_GATE_DISABLE             (1 << 5)
980 # define OVBUNIT_CLOCK_GATE_DISABLE             (1 << 4)
981 /**
982  * This bit must be set on the 830 to prevent hangs when turning off the
983  * overlay scaler.
984  */
985 # define OVRUNIT_CLOCK_GATE_DISABLE             (1 << 3)
986 # define OVCUNIT_CLOCK_GATE_DISABLE             (1 << 2)
987 # define OVUUNIT_CLOCK_GATE_DISABLE             (1 << 1)
988 # define ZVUNIT_CLOCK_GATE_DISABLE              (1 << 0) /* 830 */
989 # define OVLUNIT_CLOCK_GATE_DISABLE             (1 << 0) /* 845,865 */
990
991 #define RENCLK_GATE_D1          0x6204
992 # define BLITTER_CLOCK_GATE_DISABLE             (1 << 13) /* 945GM only */
993 # define MPEG_CLOCK_GATE_DISABLE                (1 << 12) /* 945GM only */
994 # define PC_FE_CLOCK_GATE_DISABLE               (1 << 11)
995 # define PC_BE_CLOCK_GATE_DISABLE               (1 << 10)
996 # define WINDOWER_CLOCK_GATE_DISABLE            (1 << 9)
997 # define INTERPOLATOR_CLOCK_GATE_DISABLE        (1 << 8)
998 # define COLOR_CALCULATOR_CLOCK_GATE_DISABLE    (1 << 7)
999 # define MOTION_COMP_CLOCK_GATE_DISABLE         (1 << 6)
1000 # define MAG_CLOCK_GATE_DISABLE                 (1 << 5)
1001 /** This bit must be unset on 855,865 */
1002 # define MECI_CLOCK_GATE_DISABLE                (1 << 4)
1003 # define DCMP_CLOCK_GATE_DISABLE                (1 << 3)
1004 # define MEC_CLOCK_GATE_DISABLE                 (1 << 2)
1005 # define MECO_CLOCK_GATE_DISABLE                (1 << 1)
1006 /** This bit must be set on 855,865. */
1007 # define SV_CLOCK_GATE_DISABLE                  (1 << 0)
1008 # define I915_MPEG_CLOCK_GATE_DISABLE           (1 << 16)
1009 # define I915_VLD_IP_PR_CLOCK_GATE_DISABLE      (1 << 15)
1010 # define I915_MOTION_COMP_CLOCK_GATE_DISABLE    (1 << 14)
1011 # define I915_BD_BF_CLOCK_GATE_DISABLE          (1 << 13)
1012 # define I915_SF_SE_CLOCK_GATE_DISABLE          (1 << 12)
1013 # define I915_WM_CLOCK_GATE_DISABLE             (1 << 11)
1014 # define I915_IZ_CLOCK_GATE_DISABLE             (1 << 10)
1015 # define I915_PI_CLOCK_GATE_DISABLE             (1 << 9)
1016 # define I915_DI_CLOCK_GATE_DISABLE             (1 << 8)
1017 # define I915_SH_SV_CLOCK_GATE_DISABLE          (1 << 7)
1018 # define I915_PL_DG_QC_FT_CLOCK_GATE_DISABLE    (1 << 6)
1019 # define I915_SC_CLOCK_GATE_DISABLE             (1 << 5)
1020 # define I915_FL_CLOCK_GATE_DISABLE             (1 << 4)
1021 # define I915_DM_CLOCK_GATE_DISABLE             (1 << 3)
1022 # define I915_PS_CLOCK_GATE_DISABLE             (1 << 2)
1023 # define I915_CC_CLOCK_GATE_DISABLE             (1 << 1)
1024 # define I915_BY_CLOCK_GATE_DISABLE             (1 << 0)
1025
1026 # define I965_RCZ_CLOCK_GATE_DISABLE            (1 << 30)
1027 /** This bit must always be set on 965G/965GM */
1028 # define I965_RCC_CLOCK_GATE_DISABLE            (1 << 29)
1029 # define I965_RCPB_CLOCK_GATE_DISABLE           (1 << 28)
1030 # define I965_DAP_CLOCK_GATE_DISABLE            (1 << 27)
1031 # define I965_ROC_CLOCK_GATE_DISABLE            (1 << 26)
1032 # define I965_GW_CLOCK_GATE_DISABLE             (1 << 25)
1033 # define I965_TD_CLOCK_GATE_DISABLE             (1 << 24)
1034 /** This bit must always be set on 965G */
1035 # define I965_ISC_CLOCK_GATE_DISABLE            (1 << 23)
1036 # define I965_IC_CLOCK_GATE_DISABLE             (1 << 22)
1037 # define I965_EU_CLOCK_GATE_DISABLE             (1 << 21)
1038 # define I965_IF_CLOCK_GATE_DISABLE             (1 << 20)
1039 # define I965_TC_CLOCK_GATE_DISABLE             (1 << 19)
1040 # define I965_SO_CLOCK_GATE_DISABLE             (1 << 17)
1041 # define I965_FBC_CLOCK_GATE_DISABLE            (1 << 16)
1042 # define I965_MARI_CLOCK_GATE_DISABLE           (1 << 15)
1043 # define I965_MASF_CLOCK_GATE_DISABLE           (1 << 14)
1044 # define I965_MAWB_CLOCK_GATE_DISABLE           (1 << 13)
1045 # define I965_EM_CLOCK_GATE_DISABLE             (1 << 12)
1046 # define I965_UC_CLOCK_GATE_DISABLE             (1 << 11)
1047 # define I965_SI_CLOCK_GATE_DISABLE             (1 << 6)
1048 # define I965_MT_CLOCK_GATE_DISABLE             (1 << 5)
1049 # define I965_PL_CLOCK_GATE_DISABLE             (1 << 4)
1050 # define I965_DG_CLOCK_GATE_DISABLE             (1 << 3)
1051 # define I965_QC_CLOCK_GATE_DISABLE             (1 << 2)
1052 # define I965_FT_CLOCK_GATE_DISABLE             (1 << 1)
1053 # define I965_DM_CLOCK_GATE_DISABLE             (1 << 0)
1054
1055 #define RENCLK_GATE_D2          0x6208
1056 #define VF_UNIT_CLOCK_GATE_DISABLE              (1 << 9)
1057 #define GS_UNIT_CLOCK_GATE_DISABLE              (1 << 7)
1058 #define CL_UNIT_CLOCK_GATE_DISABLE              (1 << 6)
1059 #define RAMCLK_GATE_D           0x6210          /* CRL only */
1060 #define DEUC                    0x6214          /* CRL only */
1061
1062 /*
1063  * Palette regs
1064  */
1065
1066 #define _PALETTE_A              0x0a000
1067 #define _PALETTE_B              0x0a800
1068 #define PALETTE(pipe) _PIPE(pipe, _PALETTE_A, _PALETTE_B)
1069
1070 /* MCH MMIO space */
1071
1072 /*
1073  * MCHBAR mirror.
1074  *
1075  * This mirrors the MCHBAR MMIO space whose location is determined by
1076  * device 0 function 0's pci config register 0x44 or 0x48 and matches it in
1077  * every way.  It is not accessible from the CP register read instructions.
1078  *
1079  */
1080 #define MCHBAR_MIRROR_BASE      0x10000
1081
1082 #define MCHBAR_MIRROR_BASE_SNB  0x140000
1083
1084 /** 915-945 and GM965 MCH register controlling DRAM channel access */
1085 #define DCC                     0x10200
1086 #define DCC_ADDRESSING_MODE_SINGLE_CHANNEL              (0 << 0)
1087 #define DCC_ADDRESSING_MODE_DUAL_CHANNEL_ASYMMETRIC     (1 << 0)
1088 #define DCC_ADDRESSING_MODE_DUAL_CHANNEL_INTERLEAVED    (2 << 0)
1089 #define DCC_ADDRESSING_MODE_MASK                        (3 << 0)
1090 #define DCC_CHANNEL_XOR_DISABLE                         (1 << 10)
1091 #define DCC_CHANNEL_XOR_BIT_17                          (1 << 9)
1092
1093 /** Pineview MCH register contains DDR3 setting */
1094 #define CSHRDDR3CTL            0x101a8
1095 #define CSHRDDR3CTL_DDR3       (1 << 2)
1096
1097 /** 965 MCH register controlling DRAM channel configuration */
1098 #define C0DRB3                  0x10206
1099 #define C1DRB3                  0x10606
1100
1101 /** snb MCH registers for reading the DRAM channel configuration */
1102 #define MAD_DIMM_C0                     (MCHBAR_MIRROR_BASE_SNB + 0x5004)
1103 #define MAD_DIMM_C1                     (MCHBAR_MIRROR_BASE_SNB + 0x5008)
1104 #define MAD_DIMM_C2                     (MCHBAR_MIRROR_BASE_SNB + 0x500C)
1105 #define   MAD_DIMM_ECC_MASK             (0x3 << 24)
1106 #define   MAD_DIMM_ECC_OFF              (0x0 << 24)
1107 #define   MAD_DIMM_ECC_IO_ON_LOGIC_OFF  (0x1 << 24)
1108 #define   MAD_DIMM_ECC_IO_OFF_LOGIC_ON  (0x2 << 24)
1109 #define   MAD_DIMM_ECC_ON               (0x3 << 24)
1110 #define   MAD_DIMM_ENH_INTERLEAVE       (0x1 << 22)
1111 #define   MAD_DIMM_RANK_INTERLEAVE      (0x1 << 21)
1112 #define   MAD_DIMM_B_WIDTH_X16          (0x1 << 20) /* X8 chips if unset */
1113 #define   MAD_DIMM_A_WIDTH_X16          (0x1 << 19) /* X8 chips if unset */
1114 #define   MAD_DIMM_B_DUAL_RANK          (0x1 << 18)
1115 #define   MAD_DIMM_A_DUAL_RANK          (0x1 << 17)
1116 #define   MAD_DIMM_A_SELECT             (0x1 << 16)
1117 /* DIMM sizes are in multiples of 256mb. */
1118 #define   MAD_DIMM_B_SIZE_SHIFT         8
1119 #define   MAD_DIMM_B_SIZE_MASK          (0xff << MAD_DIMM_B_SIZE_SHIFT)
1120 #define   MAD_DIMM_A_SIZE_SHIFT         0
1121 #define   MAD_DIMM_A_SIZE_MASK          (0xff << MAD_DIMM_A_SIZE_SHIFT)
1122
1123
1124 /* Clocking configuration register */
1125 #define CLKCFG                  0x10c00
1126 #define CLKCFG_FSB_400                                  (5 << 0)        /* hrawclk 100 */
1127 #define CLKCFG_FSB_533                                  (1 << 0)        /* hrawclk 133 */
1128 #define CLKCFG_FSB_667                                  (3 << 0)        /* hrawclk 166 */
1129 #define CLKCFG_FSB_800                                  (2 << 0)        /* hrawclk 200 */
1130 #define CLKCFG_FSB_1067                                 (6 << 0)        /* hrawclk 266 */
1131 #define CLKCFG_FSB_1333                                 (7 << 0)        /* hrawclk 333 */
1132 /* Note, below two are guess */
1133 #define CLKCFG_FSB_1600                                 (4 << 0)        /* hrawclk 400 */
1134 #define CLKCFG_FSB_1600_ALT                             (0 << 0)        /* hrawclk 400 */
1135 #define CLKCFG_FSB_MASK                                 (7 << 0)
1136 #define CLKCFG_MEM_533                                  (1 << 4)
1137 #define CLKCFG_MEM_667                                  (2 << 4)
1138 #define CLKCFG_MEM_800                                  (3 << 4)
1139 #define CLKCFG_MEM_MASK                                 (7 << 4)
1140
1141 #define TSC1                    0x11001
1142 #define   TSE                   (1<<0)
1143 #define TR1                     0x11006
1144 #define TSFS                    0x11020
1145 #define   TSFS_SLOPE_MASK       0x0000ff00
1146 #define   TSFS_SLOPE_SHIFT      8
1147 #define   TSFS_INTR_MASK        0x000000ff
1148
1149 #define CRSTANDVID              0x11100
1150 #define PXVFREQ_BASE            0x11110 /* P[0-15]VIDFREQ (0x1114c) (Ironlake) */
1151 #define   PXVFREQ_PX_MASK       0x7f000000
1152 #define   PXVFREQ_PX_SHIFT      24
1153 #define VIDFREQ_BASE            0x11110
1154 #define VIDFREQ1                0x11110 /* VIDFREQ1-4 (0x1111c) (Cantiga) */
1155 #define VIDFREQ2                0x11114
1156 #define VIDFREQ3                0x11118
1157 #define VIDFREQ4                0x1111c
1158 #define   VIDFREQ_P0_MASK       0x1f000000
1159 #define   VIDFREQ_P0_SHIFT      24
1160 #define   VIDFREQ_P0_CSCLK_MASK 0x00f00000
1161 #define   VIDFREQ_P0_CSCLK_SHIFT 20
1162 #define   VIDFREQ_P0_CRCLK_MASK 0x000f0000
1163 #define   VIDFREQ_P0_CRCLK_SHIFT 16
1164 #define   VIDFREQ_P1_MASK       0x00001f00
1165 #define   VIDFREQ_P1_SHIFT      8
1166 #define   VIDFREQ_P1_CSCLK_MASK 0x000000f0
1167 #define   VIDFREQ_P1_CSCLK_SHIFT 4
1168 #define   VIDFREQ_P1_CRCLK_MASK 0x0000000f
1169 #define INTTOEXT_BASE_ILK       0x11300
1170 #define INTTOEXT_BASE           0x11120 /* INTTOEXT1-8 (0x1113c) */
1171 #define   INTTOEXT_MAP3_SHIFT   24
1172 #define   INTTOEXT_MAP3_MASK    (0x1f << INTTOEXT_MAP3_SHIFT)
1173 #define   INTTOEXT_MAP2_SHIFT   16
1174 #define   INTTOEXT_MAP2_MASK    (0x1f << INTTOEXT_MAP2_SHIFT)
1175 #define   INTTOEXT_MAP1_SHIFT   8
1176 #define   INTTOEXT_MAP1_MASK    (0x1f << INTTOEXT_MAP1_SHIFT)
1177 #define   INTTOEXT_MAP0_SHIFT   0
1178 #define   INTTOEXT_MAP0_MASK    (0x1f << INTTOEXT_MAP0_SHIFT)
1179 #define MEMSWCTL                0x11170 /* Ironlake only */
1180 #define   MEMCTL_CMD_MASK       0xe000
1181 #define   MEMCTL_CMD_SHIFT      13
1182 #define   MEMCTL_CMD_RCLK_OFF   0
1183 #define   MEMCTL_CMD_RCLK_ON    1
1184 #define   MEMCTL_CMD_CHFREQ     2
1185 #define   MEMCTL_CMD_CHVID      3
1186 #define   MEMCTL_CMD_VMMOFF     4
1187 #define   MEMCTL_CMD_VMMON      5
1188 #define   MEMCTL_CMD_STS        (1<<12) /* write 1 triggers command, clears
1189                                            when command complete */
1190 #define   MEMCTL_FREQ_MASK      0x0f00 /* jitter, from 0-15 */
1191 #define   MEMCTL_FREQ_SHIFT     8
1192 #define   MEMCTL_SFCAVM         (1<<7)
1193 #define   MEMCTL_TGT_VID_MASK   0x007f
1194 #define MEMIHYST                0x1117c
1195 #define MEMINTREN               0x11180 /* 16 bits */
1196 #define   MEMINT_RSEXIT_EN      (1<<8)
1197 #define   MEMINT_CX_SUPR_EN     (1<<7)
1198 #define   MEMINT_CONT_BUSY_EN   (1<<6)
1199 #define   MEMINT_AVG_BUSY_EN    (1<<5)
1200 #define   MEMINT_EVAL_CHG_EN    (1<<4)
1201 #define   MEMINT_MON_IDLE_EN    (1<<3)
1202 #define   MEMINT_UP_EVAL_EN     (1<<2)
1203 #define   MEMINT_DOWN_EVAL_EN   (1<<1)
1204 #define   MEMINT_SW_CMD_EN      (1<<0)
1205 #define MEMINTRSTR              0x11182 /* 16 bits */
1206 #define   MEM_RSEXIT_MASK       0xc000
1207 #define   MEM_RSEXIT_SHIFT      14
1208 #define   MEM_CONT_BUSY_MASK    0x3000
1209 #define   MEM_CONT_BUSY_SHIFT   12
1210 #define   MEM_AVG_BUSY_MASK     0x0c00
1211 #define   MEM_AVG_BUSY_SHIFT    10
1212 #define   MEM_EVAL_CHG_MASK     0x0300
1213 #define   MEM_EVAL_BUSY_SHIFT   8
1214 #define   MEM_MON_IDLE_MASK     0x00c0
1215 #define   MEM_MON_IDLE_SHIFT    6
1216 #define   MEM_UP_EVAL_MASK      0x0030
1217 #define   MEM_UP_EVAL_SHIFT     4
1218 #define   MEM_DOWN_EVAL_MASK    0x000c
1219 #define   MEM_DOWN_EVAL_SHIFT   2
1220 #define   MEM_SW_CMD_MASK       0x0003
1221 #define   MEM_INT_STEER_GFX     0
1222 #define   MEM_INT_STEER_CMR     1
1223 #define   MEM_INT_STEER_SMI     2
1224 #define   MEM_INT_STEER_SCI     3
1225 #define MEMINTRSTS              0x11184
1226 #define   MEMINT_RSEXIT         (1<<7)
1227 #define   MEMINT_CONT_BUSY      (1<<6)
1228 #define   MEMINT_AVG_BUSY       (1<<5)
1229 #define   MEMINT_EVAL_CHG       (1<<4)
1230 #define   MEMINT_MON_IDLE       (1<<3)
1231 #define   MEMINT_UP_EVAL        (1<<2)
1232 #define   MEMINT_DOWN_EVAL      (1<<1)
1233 #define   MEMINT_SW_CMD         (1<<0)
1234 #define MEMMODECTL              0x11190
1235 #define   MEMMODE_BOOST_EN      (1<<31)
1236 #define   MEMMODE_BOOST_FREQ_MASK 0x0f000000 /* jitter for boost, 0-15 */
1237 #define   MEMMODE_BOOST_FREQ_SHIFT 24
1238 #define   MEMMODE_IDLE_MODE_MASK 0x00030000
1239 #define   MEMMODE_IDLE_MODE_SHIFT 16
1240 #define   MEMMODE_IDLE_MODE_EVAL 0
1241 #define   MEMMODE_IDLE_MODE_CONT 1
1242 #define   MEMMODE_HWIDLE_EN     (1<<15)
1243 #define   MEMMODE_SWMODE_EN     (1<<14)
1244 #define   MEMMODE_RCLK_GATE     (1<<13)
1245 #define   MEMMODE_HW_UPDATE     (1<<12)
1246 #define   MEMMODE_FSTART_MASK   0x00000f00 /* starting jitter, 0-15 */
1247 #define   MEMMODE_FSTART_SHIFT  8
1248 #define   MEMMODE_FMAX_MASK     0x000000f0 /* max jitter, 0-15 */
1249 #define   MEMMODE_FMAX_SHIFT    4
1250 #define   MEMMODE_FMIN_MASK     0x0000000f /* min jitter, 0-15 */
1251 #define RCBMAXAVG               0x1119c
1252 #define MEMSWCTL2               0x1119e /* Cantiga only */
1253 #define   SWMEMCMD_RENDER_OFF   (0 << 13)
1254 #define   SWMEMCMD_RENDER_ON    (1 << 13)
1255 #define   SWMEMCMD_SWFREQ       (2 << 13)
1256 #define   SWMEMCMD_TARVID       (3 << 13)
1257 #define   SWMEMCMD_VRM_OFF      (4 << 13)
1258 #define   SWMEMCMD_VRM_ON       (5 << 13)
1259 #define   CMDSTS                (1<<12)
1260 #define   SFCAVM                (1<<11)
1261 #define   SWFREQ_MASK           0x0380 /* P0-7 */
1262 #define   SWFREQ_SHIFT          7
1263 #define   TARVID_MASK           0x001f
1264 #define MEMSTAT_CTG             0x111a0
1265 #define RCBMINAVG               0x111a0
1266 #define RCUPEI                  0x111b0
1267 #define RCDNEI                  0x111b4
1268 #define RSTDBYCTL               0x111b8
1269 #define   RS1EN                 (1<<31)
1270 #define   RS2EN                 (1<<30)
1271 #define   RS3EN                 (1<<29)
1272 #define   D3RS3EN               (1<<28) /* Display D3 imlies RS3 */
1273 #define   SWPROMORSX            (1<<27) /* RSx promotion timers ignored */
1274 #define   RCWAKERW              (1<<26) /* Resetwarn from PCH causes wakeup */
1275 #define   DPRSLPVREN            (1<<25) /* Fast voltage ramp enable */
1276 #define   GFXTGHYST             (1<<24) /* Hysteresis to allow trunk gating */
1277 #define   RCX_SW_EXIT           (1<<23) /* Leave RSx and prevent re-entry */
1278 #define   RSX_STATUS_MASK       (7<<20)
1279 #define   RSX_STATUS_ON         (0<<20)
1280 #define   RSX_STATUS_RC1        (1<<20)
1281 #define   RSX_STATUS_RC1E       (2<<20)
1282 #define   RSX_STATUS_RS1        (3<<20)
1283 #define   RSX_STATUS_RS2        (4<<20) /* aka rc6 */
1284 #define   RSX_STATUS_RSVD       (5<<20) /* deep rc6 unsupported on ilk */
1285 #define   RSX_STATUS_RS3        (6<<20) /* rs3 unsupported on ilk */
1286 #define   RSX_STATUS_RSVD2      (7<<20)
1287 #define   UWRCRSXE              (1<<19) /* wake counter limit prevents rsx */
1288 #define   RSCRP                 (1<<18) /* rs requests control on rs1/2 reqs */
1289 #define   JRSC                  (1<<17) /* rsx coupled to cpu c-state */
1290 #define   RS2INC0               (1<<16) /* allow rs2 in cpu c0 */
1291 #define   RS1CONTSAV_MASK       (3<<14)
1292 #define   RS1CONTSAV_NO_RS1     (0<<14) /* rs1 doesn't save/restore context */
1293 #define   RS1CONTSAV_RSVD       (1<<14)
1294 #define   RS1CONTSAV_SAVE_RS1   (2<<14) /* rs1 saves context */
1295 #define   RS1CONTSAV_FULL_RS1   (3<<14) /* rs1 saves and restores context */
1296 #define   NORMSLEXLAT_MASK      (3<<12)
1297 #define   SLOW_RS123            (0<<12)
1298 #define   SLOW_RS23             (1<<12)
1299 #define   SLOW_RS3              (2<<12)
1300 #define   NORMAL_RS123          (3<<12)
1301 #define   RCMODE_TIMEOUT        (1<<11) /* 0 is eval interval method */
1302 #define   IMPROMOEN             (1<<10) /* promo is immediate or delayed until next idle interval (only for timeout method above) */
1303 #define   RCENTSYNC             (1<<9) /* rs coupled to cpu c-state (3/6/7) */
1304 #define   STATELOCK             (1<<7) /* locked to rs_cstate if 0 */
1305 #define   RS_CSTATE_MASK        (3<<4)
1306 #define   RS_CSTATE_C367_RS1    (0<<4)
1307 #define   RS_CSTATE_C36_RS1_C7_RS2 (1<<4)
1308 #define   RS_CSTATE_RSVD        (2<<4)
1309 #define   RS_CSTATE_C367_RS2    (3<<4)
1310 #define   REDSAVES              (1<<3) /* no context save if was idle during rs0 */
1311 #define   REDRESTORES           (1<<2) /* no restore if was idle during rs0 */
1312 #define VIDCTL                  0x111c0
1313 #define VIDSTS                  0x111c8
1314 #define VIDSTART                0x111cc /* 8 bits */
1315 #define MEMSTAT_ILK                     0x111f8
1316 #define   MEMSTAT_VID_MASK      0x7f00
1317 #define   MEMSTAT_VID_SHIFT     8
1318 #define   MEMSTAT_PSTATE_MASK   0x00f8
1319 #define   MEMSTAT_PSTATE_SHIFT  3
1320 #define   MEMSTAT_MON_ACTV      (1<<2)
1321 #define   MEMSTAT_SRC_CTL_MASK  0x0003
1322 #define   MEMSTAT_SRC_CTL_CORE  0
1323 #define   MEMSTAT_SRC_CTL_TRB   1
1324 #define   MEMSTAT_SRC_CTL_THM   2
1325 #define   MEMSTAT_SRC_CTL_STDBY 3
1326 #define RCPREVBSYTUPAVG         0x113b8
1327 #define RCPREVBSYTDNAVG         0x113bc
1328 #define PMMISC                  0x11214
1329 #define   MCPPCE_EN             (1<<0) /* enable PM_MSG from PCH->MPC */
1330 #define SDEW                    0x1124c
1331 #define CSIEW0                  0x11250
1332 #define CSIEW1                  0x11254
1333 #define CSIEW2                  0x11258
1334 #define PEW                     0x1125c
1335 #define DEW                     0x11270
1336 #define MCHAFE                  0x112c0
1337 #define CSIEC                   0x112e0
1338 #define DMIEC                   0x112e4
1339 #define DDREC                   0x112e8
1340 #define PEG0EC                  0x112ec
1341 #define PEG1EC                  0x112f0
1342 #define GFXEC                   0x112f4
1343 #define RPPREVBSYTUPAVG         0x113b8
1344 #define RPPREVBSYTDNAVG         0x113bc
1345 #define ECR                     0x11600
1346 #define   ECR_GPFE              (1<<31)
1347 #define   ECR_IMONE             (1<<30)
1348 #define   ECR_CAP_MASK          0x0000001f /* Event range, 0-31 */
1349 #define OGW0                    0x11608
1350 #define OGW1                    0x1160c
1351 #define EG0                     0x11610
1352 #define EG1                     0x11614
1353 #define EG2                     0x11618
1354 #define EG3                     0x1161c
1355 #define EG4                     0x11620
1356 #define EG5                     0x11624
1357 #define EG6                     0x11628
1358 #define EG7                     0x1162c
1359 #define PXW                     0x11664
1360 #define PXWL                    0x11680
1361 #define LCFUSE02                0x116c0
1362 #define   LCFUSE_HIV_MASK       0x000000ff
1363 #define CSIPLL0                 0x12c10
1364 #define DDRMPLL1                0X12c20
1365 #define PEG_BAND_GAP_DATA       0x14d68
1366
1367 #define GEN6_GT_PERF_STATUS     0x145948
1368 #define GEN6_RP_STATE_LIMITS    0x145994
1369 #define GEN6_RP_STATE_CAP       0x145998
1370
1371 /*
1372  * Logical Context regs
1373  */
1374 #define CCID                    0x2180
1375 #define   CCID_EN               (1<<0)
1376 /*
1377  * Overlay regs
1378  */
1379
1380 #define OVADD                   0x30000
1381 #define DOVSTA                  0x30008
1382 #define OC_BUF                  (0x3<<20)
1383 #define OGAMC5                  0x30010
1384 #define OGAMC4                  0x30014
1385 #define OGAMC3                  0x30018
1386 #define OGAMC2                  0x3001c
1387 #define OGAMC1                  0x30020
1388 #define OGAMC0                  0x30024
1389
1390 /*
1391  * Display engine regs
1392  */
1393
1394 /* Pipe A timing regs */
1395 #define _HTOTAL_A       0x60000
1396 #define _HBLANK_A       0x60004
1397 #define _HSYNC_A                0x60008
1398 #define _VTOTAL_A       0x6000c
1399 #define _VBLANK_A       0x60010
1400 #define _VSYNC_A                0x60014
1401 #define _PIPEASRC       0x6001c
1402 #define _BCLRPAT_A      0x60020
1403 #define _VSYNCSHIFT_A   0x60028
1404
1405 /* Pipe B timing regs */
1406 #define _HTOTAL_B       0x61000
1407 #define _HBLANK_B       0x61004
1408 #define _HSYNC_B                0x61008
1409 #define _VTOTAL_B       0x6100c
1410 #define _VBLANK_B       0x61010
1411 #define _VSYNC_B                0x61014
1412 #define _PIPEBSRC       0x6101c
1413 #define _BCLRPAT_B      0x61020
1414 #define _VSYNCSHIFT_B   0x61028
1415
1416
1417 #define HTOTAL(pipe) _PIPE(pipe, _HTOTAL_A, _HTOTAL_B)
1418 #define HBLANK(pipe) _PIPE(pipe, _HBLANK_A, _HBLANK_B)
1419 #define HSYNC(pipe) _PIPE(pipe, _HSYNC_A, _HSYNC_B)
1420 #define VTOTAL(pipe) _PIPE(pipe, _VTOTAL_A, _VTOTAL_B)
1421 #define VBLANK(pipe) _PIPE(pipe, _VBLANK_A, _VBLANK_B)
1422 #define VSYNC(pipe) _PIPE(pipe, _VSYNC_A, _VSYNC_B)
1423 #define BCLRPAT(pipe) _PIPE(pipe, _BCLRPAT_A, _BCLRPAT_B)
1424 #define VSYNCSHIFT(pipe) _PIPE(pipe, _VSYNCSHIFT_A, _VSYNCSHIFT_B)
1425
1426 /* VGA port control */
1427 #define ADPA                    0x61100
1428 #define   ADPA_DAC_ENABLE       (1<<31)
1429 #define   ADPA_DAC_DISABLE      0
1430 #define   ADPA_PIPE_SELECT_MASK (1<<30)
1431 #define   ADPA_PIPE_A_SELECT    0
1432 #define   ADPA_PIPE_B_SELECT    (1<<30)
1433 #define   ADPA_PIPE_SELECT(pipe) ((pipe) << 30)
1434 #define   ADPA_USE_VGA_HVPOLARITY (1<<15)
1435 #define   ADPA_SETS_HVPOLARITY  0
1436 #define   ADPA_VSYNC_CNTL_DISABLE (1<<11)
1437 #define   ADPA_VSYNC_CNTL_ENABLE 0
1438 #define   ADPA_HSYNC_CNTL_DISABLE (1<<10)
1439 #define   ADPA_HSYNC_CNTL_ENABLE 0
1440 #define   ADPA_VSYNC_ACTIVE_HIGH (1<<4)
1441 #define   ADPA_VSYNC_ACTIVE_LOW 0
1442 #define   ADPA_HSYNC_ACTIVE_HIGH (1<<3)
1443 #define   ADPA_HSYNC_ACTIVE_LOW 0
1444 #define   ADPA_DPMS_MASK        (~(3<<10))
1445 #define   ADPA_DPMS_ON          (0<<10)
1446 #define   ADPA_DPMS_SUSPEND     (1<<10)
1447 #define   ADPA_DPMS_STANDBY     (2<<10)
1448 #define   ADPA_DPMS_OFF         (3<<10)
1449
1450
1451 /* Hotplug control (945+ only) */
1452 #define PORT_HOTPLUG_EN         0x61110
1453 #define   HDMIB_HOTPLUG_INT_EN                  (1 << 29)
1454 #define   DPB_HOTPLUG_INT_EN                    (1 << 29)
1455 #define   HDMIC_HOTPLUG_INT_EN                  (1 << 28)
1456 #define   DPC_HOTPLUG_INT_EN                    (1 << 28)
1457 #define   HDMID_HOTPLUG_INT_EN                  (1 << 27)
1458 #define   DPD_HOTPLUG_INT_EN                    (1 << 27)
1459 #define   SDVOB_HOTPLUG_INT_EN                  (1 << 26)
1460 #define   SDVOC_HOTPLUG_INT_EN                  (1 << 25)
1461 #define   TV_HOTPLUG_INT_EN                     (1 << 18)
1462 #define   CRT_HOTPLUG_INT_EN                    (1 << 9)
1463 #define   CRT_HOTPLUG_FORCE_DETECT              (1 << 3)
1464 #define CRT_HOTPLUG_ACTIVATION_PERIOD_32        (0 << 8)
1465 /* must use period 64 on GM45 according to docs */
1466 #define CRT_HOTPLUG_ACTIVATION_PERIOD_64        (1 << 8)
1467 #define CRT_HOTPLUG_DAC_ON_TIME_2M              (0 << 7)
1468 #define CRT_HOTPLUG_DAC_ON_TIME_4M              (1 << 7)
1469 #define CRT_HOTPLUG_VOLTAGE_COMPARE_40          (0 << 5)
1470 #define CRT_HOTPLUG_VOLTAGE_COMPARE_50          (1 << 5)
1471 #define CRT_HOTPLUG_VOLTAGE_COMPARE_60          (2 << 5)
1472 #define CRT_HOTPLUG_VOLTAGE_COMPARE_70          (3 << 5)
1473 #define CRT_HOTPLUG_VOLTAGE_COMPARE_MASK        (3 << 5)
1474 #define CRT_HOTPLUG_DETECT_DELAY_1G             (0 << 4)
1475 #define CRT_HOTPLUG_DETECT_DELAY_2G             (1 << 4)
1476 #define CRT_HOTPLUG_DETECT_VOLTAGE_325MV        (0 << 2)
1477 #define CRT_HOTPLUG_DETECT_VOLTAGE_475MV        (1 << 2)
1478
1479 #define PORT_HOTPLUG_STAT       0x61114
1480 #define   HDMIB_HOTPLUG_INT_STATUS              (1 << 29)
1481 #define   DPB_HOTPLUG_INT_STATUS                (1 << 29)
1482 #define   HDMIC_HOTPLUG_INT_STATUS              (1 << 28)
1483 #define   DPC_HOTPLUG_INT_STATUS                (1 << 28)
1484 #define   HDMID_HOTPLUG_INT_STATUS              (1 << 27)
1485 #define   DPD_HOTPLUG_INT_STATUS                (1 << 27)
1486 #define   CRT_HOTPLUG_INT_STATUS                (1 << 11)
1487 #define   TV_HOTPLUG_INT_STATUS                 (1 << 10)
1488 #define   CRT_HOTPLUG_MONITOR_MASK              (3 << 8)
1489 #define   CRT_HOTPLUG_MONITOR_COLOR             (3 << 8)
1490 #define   CRT_HOTPLUG_MONITOR_MONO              (2 << 8)
1491 #define   CRT_HOTPLUG_MONITOR_NONE              (0 << 8)
1492 #define   SDVOC_HOTPLUG_INT_STATUS              (1 << 7)
1493 #define   SDVOB_HOTPLUG_INT_STATUS              (1 << 6)
1494
1495 /* SDVO port control */
1496 #define SDVOB                   0x61140
1497 #define SDVOC                   0x61160
1498 #define   SDVO_ENABLE           (1 << 31)
1499 #define   SDVO_PIPE_B_SELECT    (1 << 30)
1500 #define   SDVO_STALL_SELECT     (1 << 29)
1501 #define   SDVO_INTERRUPT_ENABLE (1 << 26)
1502 /**
1503  * 915G/GM SDVO pixel multiplier.
1504  *
1505  * Programmed value is multiplier - 1, up to 5x.
1506  *
1507  * \sa DPLL_MD_UDI_MULTIPLIER_MASK
1508  */
1509 #define   SDVO_PORT_MULTIPLY_MASK       (7 << 23)
1510 #define   SDVO_PORT_MULTIPLY_SHIFT              23
1511 #define   SDVO_PHASE_SELECT_MASK        (15 << 19)
1512 #define   SDVO_PHASE_SELECT_DEFAULT     (6 << 19)
1513 #define   SDVO_CLOCK_OUTPUT_INVERT      (1 << 18)
1514 #define   SDVOC_GANG_MODE               (1 << 16)
1515 #define   SDVO_ENCODING_SDVO            (0x0 << 10)
1516 #define   SDVO_ENCODING_HDMI            (0x2 << 10)
1517 /** Requird for HDMI operation */
1518 #define   SDVO_NULL_PACKETS_DURING_VSYNC (1 << 9)
1519 #define   SDVO_COLOR_RANGE_16_235       (1 << 8)
1520 #define   SDVO_BORDER_ENABLE            (1 << 7)
1521 #define   SDVO_AUDIO_ENABLE             (1 << 6)
1522 /** New with 965, default is to be set */
1523 #define   SDVO_VSYNC_ACTIVE_HIGH        (1 << 4)
1524 /** New with 965, default is to be set */
1525 #define   SDVO_HSYNC_ACTIVE_HIGH        (1 << 3)
1526 #define   SDVOB_PCIE_CONCURRENCY        (1 << 3)
1527 #define   SDVO_DETECTED                 (1 << 2)
1528 /* Bits to be preserved when writing */
1529 #define   SDVOB_PRESERVE_MASK ((1 << 17) | (1 << 16) | (1 << 14) | (1 << 26))
1530 #define   SDVOC_PRESERVE_MASK ((1 << 17) | (1 << 26))
1531
1532 /* DVO port control */
1533 #define DVOA                    0x61120
1534 #define DVOB                    0x61140
1535 #define DVOC                    0x61160
1536 #define   DVO_ENABLE                    (1 << 31)
1537 #define   DVO_PIPE_B_SELECT             (1 << 30)
1538 #define   DVO_PIPE_STALL_UNUSED         (0 << 28)
1539 #define   DVO_PIPE_STALL                (1 << 28)
1540 #define   DVO_PIPE_STALL_TV             (2 << 28)
1541 #define   DVO_PIPE_STALL_MASK           (3 << 28)
1542 #define   DVO_USE_VGA_SYNC              (1 << 15)
1543 #define   DVO_DATA_ORDER_I740           (0 << 14)
1544 #define   DVO_DATA_ORDER_FP             (1 << 14)
1545 #define   DVO_VSYNC_DISABLE             (1 << 11)
1546 #define   DVO_HSYNC_DISABLE             (1 << 10)
1547 #define   DVO_VSYNC_TRISTATE            (1 << 9)
1548 #define   DVO_HSYNC_TRISTATE            (1 << 8)
1549 #define   DVO_BORDER_ENABLE             (1 << 7)
1550 #define   DVO_DATA_ORDER_GBRG           (1 << 6)
1551 #define   DVO_DATA_ORDER_RGGB           (0 << 6)
1552 #define   DVO_DATA_ORDER_GBRG_ERRATA    (0 << 6)
1553 #define   DVO_DATA_ORDER_RGGB_ERRATA    (1 << 6)
1554 #define   DVO_VSYNC_ACTIVE_HIGH         (1 << 4)
1555 #define   DVO_HSYNC_ACTIVE_HIGH         (1 << 3)
1556 #define   DVO_BLANK_ACTIVE_HIGH         (1 << 2)
1557 #define   DVO_OUTPUT_CSTATE_PIXELS      (1 << 1)        /* SDG only */
1558 #define   DVO_OUTPUT_SOURCE_SIZE_PIXELS (1 << 0)        /* SDG only */
1559 #define   DVO_PRESERVE_MASK             (0x7<<24)
1560 #define DVOA_SRCDIM             0x61124
1561 #define DVOB_SRCDIM             0x61144
1562 #define DVOC_SRCDIM             0x61164
1563 #define   DVO_SRCDIM_HORIZONTAL_SHIFT   12
1564 #define   DVO_SRCDIM_VERTICAL_SHIFT     0
1565
1566 /* LVDS port control */
1567 #define LVDS                    0x61180
1568 /*
1569  * Enables the LVDS port.  This bit must be set before DPLLs are enabled, as
1570  * the DPLL semantics change when the LVDS is assigned to that pipe.
1571  */
1572 #define   LVDS_PORT_EN                  (1 << 31)
1573 /* Selects pipe B for LVDS data.  Must be set on pre-965. */
1574 #define   LVDS_PIPEB_SELECT             (1 << 30)
1575 #define   LVDS_PIPE_MASK                (1 << 30)
1576 #define   LVDS_PIPE(pipe)               ((pipe) << 30)
1577 /* LVDS dithering flag on 965/g4x platform */
1578 #define   LVDS_ENABLE_DITHER            (1 << 25)
1579 /* LVDS sync polarity flags. Set to invert (i.e. negative) */
1580 #define   LVDS_VSYNC_POLARITY           (1 << 21)
1581 #define   LVDS_HSYNC_POLARITY           (1 << 20)
1582
1583 /* Enable border for unscaled (or aspect-scaled) display */
1584 #define   LVDS_BORDER_ENABLE            (1 << 15)
1585 /*
1586  * Enables the A0-A2 data pairs and CLKA, containing 18 bits of color data per
1587  * pixel.
1588  */
1589 #define   LVDS_A0A2_CLKA_POWER_MASK     (3 << 8)
1590 #define   LVDS_A0A2_CLKA_POWER_DOWN     (0 << 8)
1591 #define   LVDS_A0A2_CLKA_POWER_UP       (3 << 8)
1592 /*
1593  * Controls the A3 data pair, which contains the additional LSBs for 24 bit
1594  * mode.  Only enabled if LVDS_A0A2_CLKA_POWER_UP also indicates it should be
1595  * on.
1596  */
1597 #define   LVDS_A3_POWER_MASK            (3 << 6)
1598 #define   LVDS_A3_POWER_DOWN            (0 << 6)
1599 #define   LVDS_A3_POWER_UP              (3 << 6)
1600 /*
1601  * Controls the CLKB pair.  This should only be set when LVDS_B0B3_POWER_UP
1602  * is set.
1603  */
1604 #define   LVDS_CLKB_POWER_MASK          (3 << 4)
1605 #define   LVDS_CLKB_POWER_DOWN          (0 << 4)
1606 #define   LVDS_CLKB_POWER_UP            (3 << 4)
1607 /*
1608  * Controls the B0-B3 data pairs.  This must be set to match the DPLL p2
1609  * setting for whether we are in dual-channel mode.  The B3 pair will
1610  * additionally only be powered up when LVDS_A3_POWER_UP is set.
1611  */
1612 #define   LVDS_B0B3_POWER_MASK          (3 << 2)
1613 #define   LVDS_B0B3_POWER_DOWN          (0 << 2)
1614 #define   LVDS_B0B3_POWER_UP            (3 << 2)
1615
1616 /* Video Data Island Packet control */
1617 #define VIDEO_DIP_DATA          0x61178
1618 #define VIDEO_DIP_CTL           0x61170
1619 #define   VIDEO_DIP_ENABLE              (1 << 31)
1620 #define   VIDEO_DIP_PORT_B              (1 << 29)
1621 #define   VIDEO_DIP_PORT_C              (2 << 29)
1622 #define   VIDEO_DIP_ENABLE_AVI          (1 << 21)
1623 #define   VIDEO_DIP_ENABLE_VENDOR       (2 << 21)
1624 #define   VIDEO_DIP_ENABLE_SPD          (8 << 21)
1625 #define   VIDEO_DIP_SELECT_AVI          (0 << 19)
1626 #define   VIDEO_DIP_SELECT_VENDOR       (1 << 19)
1627 #define   VIDEO_DIP_SELECT_SPD          (3 << 19)
1628 #define   VIDEO_DIP_SELECT_MASK         (3 << 19)
1629 #define   VIDEO_DIP_FREQ_ONCE           (0 << 16)
1630 #define   VIDEO_DIP_FREQ_VSYNC          (1 << 16)
1631 #define   VIDEO_DIP_FREQ_2VSYNC         (2 << 16)
1632
1633 /* Panel power sequencing */
1634 #define PP_STATUS       0x61200
1635 #define   PP_ON         (1 << 31)
1636 /*
1637  * Indicates that all dependencies of the panel are on:
1638  *
1639  * - PLL enabled
1640  * - pipe enabled
1641  * - LVDS/DVOB/DVOC on
1642  */
1643 #define   PP_READY              (1 << 30)
1644 #define   PP_SEQUENCE_NONE      (0 << 28)
1645 #define   PP_SEQUENCE_POWER_UP  (1 << 28)
1646 #define   PP_SEQUENCE_POWER_DOWN (2 << 28)
1647 #define   PP_SEQUENCE_MASK      (3 << 28)
1648 #define   PP_SEQUENCE_SHIFT     28
1649 #define   PP_CYCLE_DELAY_ACTIVE (1 << 27)
1650 #define   PP_SEQUENCE_STATE_MASK 0x0000000f
1651 #define   PP_SEQUENCE_STATE_OFF_IDLE    (0x0 << 0)
1652 #define   PP_SEQUENCE_STATE_OFF_S0_1    (0x1 << 0)
1653 #define   PP_SEQUENCE_STATE_OFF_S0_2    (0x2 << 0)
1654 #define   PP_SEQUENCE_STATE_OFF_S0_3    (0x3 << 0)
1655 #define   PP_SEQUENCE_STATE_ON_IDLE     (0x8 << 0)
1656 #define   PP_SEQUENCE_STATE_ON_S1_0     (0x9 << 0)
1657 #define   PP_SEQUENCE_STATE_ON_S1_2     (0xa << 0)
1658 #define   PP_SEQUENCE_STATE_ON_S1_3     (0xb << 0)
1659 #define   PP_SEQUENCE_STATE_RESET       (0xf << 0)
1660 #define PP_CONTROL      0x61204
1661 #define   POWER_TARGET_ON       (1 << 0)
1662 #define PP_ON_DELAYS    0x61208
1663 #define PP_OFF_DELAYS   0x6120c
1664 #define PP_DIVISOR      0x61210
1665
1666 /* Panel fitting */
1667 #define PFIT_CONTROL    0x61230
1668 #define   PFIT_ENABLE           (1 << 31)
1669 #define   PFIT_PIPE_MASK        (3 << 29)
1670 #define   PFIT_PIPE_SHIFT       29
1671 #define   VERT_INTERP_DISABLE   (0 << 10)
1672 #define   VERT_INTERP_BILINEAR  (1 << 10)
1673 #define   VERT_INTERP_MASK      (3 << 10)
1674 #define   VERT_AUTO_SCALE       (1 << 9)
1675 #define   HORIZ_INTERP_DISABLE  (0 << 6)
1676 #define   HORIZ_INTERP_BILINEAR (1 << 6)
1677 #define   HORIZ_INTERP_MASK     (3 << 6)
1678 #define   HORIZ_AUTO_SCALE      (1 << 5)
1679 #define   PANEL_8TO6_DITHER_ENABLE (1 << 3)
1680 #define   PFIT_FILTER_FUZZY     (0 << 24)
1681 #define   PFIT_SCALING_AUTO     (0 << 26)
1682 #define   PFIT_SCALING_PROGRAMMED (1 << 26)
1683 #define   PFIT_SCALING_PILLAR   (2 << 26)
1684 #define   PFIT_SCALING_LETTER   (3 << 26)
1685 #define PFIT_PGM_RATIOS 0x61234
1686 #define   PFIT_VERT_SCALE_MASK                  0xfff00000
1687 #define   PFIT_HORIZ_SCALE_MASK                 0x0000fff0
1688 /* Pre-965 */
1689 #define         PFIT_VERT_SCALE_SHIFT           20
1690 #define         PFIT_VERT_SCALE_MASK            0xfff00000
1691 #define         PFIT_HORIZ_SCALE_SHIFT          4
1692 #define         PFIT_HORIZ_SCALE_MASK           0x0000fff0
1693 /* 965+ */
1694 #define         PFIT_VERT_SCALE_SHIFT_965       16
1695 #define         PFIT_VERT_SCALE_MASK_965        0x1fff0000
1696 #define         PFIT_HORIZ_SCALE_SHIFT_965      0
1697 #define         PFIT_HORIZ_SCALE_MASK_965       0x00001fff
1698
1699 #define PFIT_AUTO_RATIOS 0x61238
1700
1701 /* Backlight control */
1702 #define BLC_PWM_CTL             0x61254
1703 #define   BACKLIGHT_MODULATION_FREQ_SHIFT               (17)
1704 #define BLC_PWM_CTL2            0x61250 /* 965+ only */
1705 #define   BLM_COMBINATION_MODE (1 << 30)
1706 /*
1707  * This is the most significant 15 bits of the number of backlight cycles in a
1708  * complete cycle of the modulated backlight control.
1709  *
1710  * The actual value is this field multiplied by two.
1711  */
1712 #define   BACKLIGHT_MODULATION_FREQ_MASK                (0x7fff << 17)
1713 #define   BLM_LEGACY_MODE                               (1 << 16)
1714 /*
1715  * This is the number of cycles out of the backlight modulation cycle for which
1716  * the backlight is on.
1717  *
1718  * This field must be no greater than the number of cycles in the complete
1719  * backlight modulation cycle.
1720  */
1721 #define   BACKLIGHT_DUTY_CYCLE_SHIFT            (0)
1722 #define   BACKLIGHT_DUTY_CYCLE_MASK             (0xffff)
1723
1724 #define BLC_HIST_CTL            0x61260
1725
1726 /* TV port control */
1727 #define TV_CTL                  0x68000
1728 /** Enables the TV encoder */
1729 # define TV_ENC_ENABLE                  (1 << 31)
1730 /** Sources the TV encoder input from pipe B instead of A. */
1731 # define TV_ENC_PIPEB_SELECT            (1 << 30)
1732 /** Outputs composite video (DAC A only) */
1733 # define TV_ENC_OUTPUT_COMPOSITE        (0 << 28)
1734 /** Outputs SVideo video (DAC B/C) */
1735 # define TV_ENC_OUTPUT_SVIDEO           (1 << 28)
1736 /** Outputs Component video (DAC A/B/C) */
1737 # define TV_ENC_OUTPUT_COMPONENT        (2 << 28)
1738 /** Outputs Composite and SVideo (DAC A/B/C) */
1739 # define TV_ENC_OUTPUT_SVIDEO_COMPOSITE (3 << 28)
1740 # define TV_TRILEVEL_SYNC               (1 << 21)
1741 /** Enables slow sync generation (945GM only) */
1742 # define TV_SLOW_SYNC                   (1 << 20)
1743 /** Selects 4x oversampling for 480i and 576p */
1744 # define TV_OVERSAMPLE_4X               (0 << 18)
1745 /** Selects 2x oversampling for 720p and 1080i */
1746 # define TV_OVERSAMPLE_2X               (1 << 18)
1747 /** Selects no oversampling for 1080p */
1748 # define TV_OVERSAMPLE_NONE             (2 << 18)
1749 /** Selects 8x oversampling */
1750 # define TV_OVERSAMPLE_8X               (3 << 18)
1751 /** Selects progressive mode rather than interlaced */
1752 # define TV_PROGRESSIVE                 (1 << 17)
1753 /** Sets the colorburst to PAL mode.  Required for non-M PAL modes. */
1754 # define TV_PAL_BURST                   (1 << 16)
1755 /** Field for setting delay of Y compared to C */
1756 # define TV_YC_SKEW_MASK                (7 << 12)
1757 /** Enables a fix for 480p/576p standard definition modes on the 915GM only */
1758 # define TV_ENC_SDP_FIX                 (1 << 11)
1759 /**
1760  * Enables a fix for the 915GM only.
1761  *
1762  * Not sure what it does.
1763  */
1764 # define TV_ENC_C0_FIX                  (1 << 10)
1765 /** Bits that must be preserved by software */
1766 # define TV_CTL_SAVE                    ((1 << 11) | (3 << 9) | (7 << 6) | 0xf)
1767 # define TV_FUSE_STATE_MASK             (3 << 4)
1768 /** Read-only state that reports all features enabled */
1769 # define TV_FUSE_STATE_ENABLED          (0 << 4)
1770 /** Read-only state that reports that Macrovision is disabled in hardware*/
1771 # define TV_FUSE_STATE_NO_MACROVISION   (1 << 4)
1772 /** Read-only state that reports that TV-out is disabled in hardware. */
1773 # define TV_FUSE_STATE_DISABLED         (2 << 4)
1774 /** Normal operation */
1775 # define TV_TEST_MODE_NORMAL            (0 << 0)
1776 /** Encoder test pattern 1 - combo pattern */
1777 # define TV_TEST_MODE_PATTERN_1         (1 << 0)
1778 /** Encoder test pattern 2 - full screen vertical 75% color bars */
1779 # define TV_TEST_MODE_PATTERN_2         (2 << 0)
1780 /** Encoder test pattern 3 - full screen horizontal 75% color bars */
1781 # define TV_TEST_MODE_PATTERN_3         (3 << 0)
1782 /** Encoder test pattern 4 - random noise */
1783 # define TV_TEST_MODE_PATTERN_4         (4 << 0)
1784 /** Encoder test pattern 5 - linear color ramps */
1785 # define TV_TEST_MODE_PATTERN_5         (5 << 0)
1786 /**
1787  * This test mode forces the DACs to 50% of full output.
1788  *
1789  * This is used for load detection in combination with TVDAC_SENSE_MASK
1790  */
1791 # define TV_TEST_MODE_MONITOR_DETECT    (7 << 0)
1792 # define TV_TEST_MODE_MASK              (7 << 0)
1793
1794 #define TV_DAC                  0x68004
1795 # define TV_DAC_SAVE            0x00ffff00
1796 /**
1797  * Reports that DAC state change logic has reported change (RO).
1798  *
1799  * This gets cleared when TV_DAC_STATE_EN is cleared
1800 */
1801 # define TVDAC_STATE_CHG                (1 << 31)
1802 # define TVDAC_SENSE_MASK               (7 << 28)
1803 /** Reports that DAC A voltage is above the detect threshold */
1804 # define TVDAC_A_SENSE                  (1 << 30)
1805 /** Reports that DAC B voltage is above the detect threshold */
1806 # define TVDAC_B_SENSE                  (1 << 29)
1807 /** Reports that DAC C voltage is above the detect threshold */
1808 # define TVDAC_C_SENSE                  (1 << 28)
1809 /**
1810  * Enables DAC state detection logic, for load-based TV detection.
1811  *
1812  * The PLL of the chosen pipe (in TV_CTL) must be running, and the encoder set
1813  * to off, for load detection to work.
1814  */
1815 # define TVDAC_STATE_CHG_EN             (1 << 27)
1816 /** Sets the DAC A sense value to high */
1817 # define TVDAC_A_SENSE_CTL              (1 << 26)
1818 /** Sets the DAC B sense value to high */
1819 # define TVDAC_B_SENSE_CTL              (1 << 25)
1820 /** Sets the DAC C sense value to high */
1821 # define TVDAC_C_SENSE_CTL              (1 << 24)
1822 /** Overrides the ENC_ENABLE and DAC voltage levels */
1823 # define DAC_CTL_OVERRIDE               (1 << 7)
1824 /** Sets the slew rate.  Must be preserved in software */
1825 # define ENC_TVDAC_SLEW_FAST            (1 << 6)
1826 # define DAC_A_1_3_V                    (0 << 4)
1827 # define DAC_A_1_1_V                    (1 << 4)
1828 # define DAC_A_0_7_V                    (2 << 4)
1829 # define DAC_A_MASK                     (3 << 4)
1830 # define DAC_B_1_3_V                    (0 << 2)
1831 # define DAC_B_1_1_V                    (1 << 2)
1832 # define DAC_B_0_7_V                    (2 << 2)
1833 # define DAC_B_MASK                     (3 << 2)
1834 # define DAC_C_1_3_V                    (0 << 0)
1835 # define DAC_C_1_1_V                    (1 << 0)
1836 # define DAC_C_0_7_V                    (2 << 0)
1837 # define DAC_C_MASK                     (3 << 0)
1838
1839 /**
1840  * CSC coefficients are stored in a floating point format with 9 bits of
1841  * mantissa and 2 or 3 bits of exponent.  The exponent is represented as 2**-n,
1842  * where 2-bit exponents are unsigned n, and 3-bit exponents are signed n with
1843  * -1 (0x3) being the only legal negative value.
1844  */
1845 #define TV_CSC_Y                0x68010
1846 # define TV_RY_MASK                     0x07ff0000
1847 # define TV_RY_SHIFT                    16
1848 # define TV_GY_MASK                     0x00000fff
1849 # define TV_GY_SHIFT                    0
1850
1851 #define TV_CSC_Y2               0x68014
1852 # define TV_BY_MASK                     0x07ff0000
1853 # define TV_BY_SHIFT                    16
1854 /**
1855  * Y attenuation for component video.
1856  *
1857  * Stored in 1.9 fixed point.
1858  */
1859 # define TV_AY_MASK                     0x000003ff
1860 # define TV_AY_SHIFT                    0
1861
1862 #define TV_CSC_U                0x68018
1863 # define TV_RU_MASK                     0x07ff0000
1864 # define TV_RU_SHIFT                    16
1865 # define TV_GU_MASK                     0x000007ff
1866 # define TV_GU_SHIFT                    0
1867
1868 #define TV_CSC_U2               0x6801c
1869 # define TV_BU_MASK                     0x07ff0000
1870 # define TV_BU_SHIFT                    16
1871 /**
1872  * U attenuation for component video.
1873  *
1874  * Stored in 1.9 fixed point.
1875  */
1876 # define TV_AU_MASK                     0x000003ff
1877 # define TV_AU_SHIFT                    0
1878
1879 #define TV_CSC_V                0x68020
1880 # define TV_RV_MASK                     0x0fff0000
1881 # define TV_RV_SHIFT                    16
1882 # define TV_GV_MASK                     0x000007ff
1883 # define TV_GV_SHIFT                    0
1884
1885 #define TV_CSC_V2               0x68024
1886 # define TV_BV_MASK                     0x07ff0000
1887 # define TV_BV_SHIFT                    16
1888 /**
1889  * V attenuation for component video.
1890  *
1891  * Stored in 1.9 fixed point.
1892  */
1893 # define TV_AV_MASK                     0x000007ff
1894 # define TV_AV_SHIFT                    0
1895
1896 #define TV_CLR_KNOBS            0x68028
1897 /** 2s-complement brightness adjustment */
1898 # define TV_BRIGHTNESS_MASK             0xff000000
1899 # define TV_BRIGHTNESS_SHIFT            24
1900 /** Contrast adjustment, as a 2.6 unsigned floating point number */
1901 # define TV_CONTRAST_MASK               0x00ff0000
1902 # define TV_CONTRAST_SHIFT              16
1903 /** Saturation adjustment, as a 2.6 unsigned floating point number */
1904 # define TV_SATURATION_MASK             0x0000ff00
1905 # define TV_SATURATION_SHIFT            8
1906 /** Hue adjustment, as an integer phase angle in degrees */
1907 # define TV_HUE_MASK                    0x000000ff
1908 # define TV_HUE_SHIFT                   0
1909
1910 #define TV_CLR_LEVEL            0x6802c
1911 /** Controls the DAC level for black */
1912 # define TV_BLACK_LEVEL_MASK            0x01ff0000
1913 # define TV_BLACK_LEVEL_SHIFT           16
1914 /** Controls the DAC level for blanking */
1915 # define TV_BLANK_LEVEL_MASK            0x000001ff
1916 # define TV_BLANK_LEVEL_SHIFT           0
1917
1918 #define TV_H_CTL_1              0x68030
1919 /** Number of pixels in the hsync. */
1920 # define TV_HSYNC_END_MASK              0x1fff0000
1921 # define TV_HSYNC_END_SHIFT             16
1922 /** Total number of pixels minus one in the line (display and blanking). */
1923 # define TV_HTOTAL_MASK                 0x00001fff
1924 # define TV_HTOTAL_SHIFT                0
1925
1926 #define TV_H_CTL_2              0x68034
1927 /** Enables the colorburst (needed for non-component color) */
1928 # define TV_BURST_ENA                   (1 << 31)
1929 /** Offset of the colorburst from the start of hsync, in pixels minus one. */
1930 # define TV_HBURST_START_SHIFT          16
1931 # define TV_HBURST_START_MASK           0x1fff0000
1932 /** Length of the colorburst */
1933 # define TV_HBURST_LEN_SHIFT            0
1934 # define TV_HBURST_LEN_MASK             0x0001fff
1935
1936 #define TV_H_CTL_3              0x68038
1937 /** End of hblank, measured in pixels minus one from start of hsync */
1938 # define TV_HBLANK_END_SHIFT            16
1939 # define TV_HBLANK_END_MASK             0x1fff0000
1940 /** Start of hblank, measured in pixels minus one from start of hsync */
1941 # define TV_HBLANK_START_SHIFT          0
1942 # define TV_HBLANK_START_MASK           0x0001fff
1943
1944 #define TV_V_CTL_1              0x6803c
1945 /** XXX */
1946 # define TV_NBR_END_SHIFT               16
1947 # define TV_NBR_END_MASK                0x07ff0000
1948 /** XXX */
1949 # define TV_VI_END_F1_SHIFT             8
1950 # define TV_VI_END_F1_MASK              0x00003f00
1951 /** XXX */
1952 # define TV_VI_END_F2_SHIFT             0
1953 # define TV_VI_END_F2_MASK              0x0000003f
1954
1955 #define TV_V_CTL_2              0x68040
1956 /** Length of vsync, in half lines */
1957 # define TV_VSYNC_LEN_MASK              0x07ff0000
1958 # define TV_VSYNC_LEN_SHIFT             16
1959 /** Offset of the start of vsync in field 1, measured in one less than the
1960  * number of half lines.
1961  */
1962 # define TV_VSYNC_START_F1_MASK         0x00007f00
1963 # define TV_VSYNC_START_F1_SHIFT        8
1964 /**
1965  * Offset of the start of vsync in field 2, measured in one less than the
1966  * number of half lines.
1967  */
1968 # define TV_VSYNC_START_F2_MASK         0x0000007f
1969 # define TV_VSYNC_START_F2_SHIFT        0
1970
1971 #define TV_V_CTL_3              0x68044
1972 /** Enables generation of the equalization signal */
1973 # define TV_EQUAL_ENA                   (1 << 31)
1974 /** Length of vsync, in half lines */
1975 # define TV_VEQ_LEN_MASK                0x007f0000
1976 # define TV_VEQ_LEN_SHIFT               16
1977 /** Offset of the start of equalization in field 1, measured in one less than
1978  * the number of half lines.
1979  */
1980 # define TV_VEQ_START_F1_MASK           0x0007f00
1981 # define TV_VEQ_START_F1_SHIFT          8
1982 /**
1983  * Offset of the start of equalization in field 2, measured in one less than
1984  * the number of half lines.
1985  */
1986 # define TV_VEQ_START_F2_MASK           0x000007f
1987 # define TV_VEQ_START_F2_SHIFT          0
1988
1989 #define TV_V_CTL_4              0x68048
1990 /**
1991  * Offset to start of vertical colorburst, measured in one less than the
1992  * number of lines from vertical start.
1993  */
1994 # define TV_VBURST_START_F1_MASK        0x003f0000
1995 # define TV_VBURST_START_F1_SHIFT       16
1996 /**
1997  * Offset to the end of vertical colorburst, measured in one less than the
1998  * number of lines from the start of NBR.
1999  */
2000 # define TV_VBURST_END_F1_MASK          0x000000ff
2001 # define TV_VBURST_END_F1_SHIFT         0
2002
2003 #define TV_V_CTL_5              0x6804c
2004 /**
2005  * Offset to start of vertical colorburst, measured in one less than the
2006  * number of lines from vertical start.
2007  */
2008 # define TV_VBURST_START_F2_MASK        0x003f0000
2009 # define TV_VBURST_START_F2_SHIFT       16
2010 /**
2011  * Offset to the end of vertical colorburst, measured in one less than the
2012  * number of lines from the start of NBR.
2013  */
2014 # define TV_VBURST_END_F2_MASK          0x000000ff
2015 # define TV_VBURST_END_F2_SHIFT         0
2016
2017 #define TV_V_CTL_6              0x68050
2018 /**
2019  * Offset to start of vertical colorburst, measured in one less than the
2020  * number of lines from vertical start.
2021  */
2022 # define TV_VBURST_START_F3_MASK        0x003f0000
2023 # define TV_VBURST_START_F3_SHIFT       16
2024 /**
2025  * Offset to the end of vertical colorburst, measured in one less than the
2026  * number of lines from the start of NBR.
2027  */
2028 # define TV_VBURST_END_F3_MASK          0x000000ff
2029 # define TV_VBURST_END_F3_SHIFT         0
2030
2031 #define TV_V_CTL_7              0x68054
2032 /**
2033  * Offset to start of vertical colorburst, measured in one less than the
2034  * number of lines from vertical start.
2035  */
2036 # define TV_VBURST_START_F4_MASK        0x003f0000
2037 # define TV_VBURST_START_F4_SHIFT       16
2038 /**
2039  * Offset to the end of vertical colorburst, measured in one less than the
2040  * number of lines from the start of NBR.
2041  */
2042 # define TV_VBURST_END_F4_MASK          0x000000ff
2043 # define TV_VBURST_END_F4_SHIFT         0
2044
2045 #define TV_SC_CTL_1             0x68060
2046 /** Turns on the first subcarrier phase generation DDA */
2047 # define TV_SC_DDA1_EN                  (1 << 31)
2048 /** Turns on the first subcarrier phase generation DDA */
2049 # define TV_SC_DDA2_EN                  (1 << 30)
2050 /** Turns on the first subcarrier phase generation DDA */
2051 # define TV_SC_DDA3_EN                  (1 << 29)
2052 /** Sets the subcarrier DDA to reset frequency every other field */
2053 # define TV_SC_RESET_EVERY_2            (0 << 24)
2054 /** Sets the subcarrier DDA to reset frequency every fourth field */
2055 # define TV_SC_RESET_EVERY_4            (1 << 24)
2056 /** Sets the subcarrier DDA to reset frequency every eighth field */
2057 # define TV_SC_RESET_EVERY_8            (2 << 24)
2058 /** Sets the subcarrier DDA to never reset the frequency */
2059 # define TV_SC_RESET_NEVER              (3 << 24)
2060 /** Sets the peak amplitude of the colorburst.*/
2061 # define TV_BURST_LEVEL_MASK            0x00ff0000
2062 # define TV_BURST_LEVEL_SHIFT           16
2063 /** Sets the increment of the first subcarrier phase generation DDA */
2064 # define TV_SCDDA1_INC_MASK             0x00000fff
2065 # define TV_SCDDA1_INC_SHIFT            0
2066
2067 #define TV_SC_CTL_2             0x68064
2068 /** Sets the rollover for the second subcarrier phase generation DDA */
2069 # define TV_SCDDA2_SIZE_MASK            0x7fff0000
2070 # define TV_SCDDA2_SIZE_SHIFT           16
2071 /** Sets the increent of the second subcarrier phase generation DDA */
2072 # define TV_SCDDA2_INC_MASK             0x00007fff
2073 # define TV_SCDDA2_INC_SHIFT            0
2074
2075 #define TV_SC_CTL_3             0x68068
2076 /** Sets the rollover for the third subcarrier phase generation DDA */
2077 # define TV_SCDDA3_SIZE_MASK            0x7fff0000
2078 # define TV_SCDDA3_SIZE_SHIFT           16
2079 /** Sets the increent of the third subcarrier phase generation DDA */
2080 # define TV_SCDDA3_INC_MASK             0x00007fff
2081 # define TV_SCDDA3_INC_SHIFT            0
2082
2083 #define TV_WIN_POS              0x68070
2084 /** X coordinate of the display from the start of horizontal active */
2085 # define TV_XPOS_MASK                   0x1fff0000
2086 # define TV_XPOS_SHIFT                  16
2087 /** Y coordinate of the display from the start of vertical active (NBR) */
2088 # define TV_YPOS_MASK                   0x00000fff
2089 # define TV_YPOS_SHIFT                  0
2090
2091 #define TV_WIN_SIZE             0x68074
2092 /** Horizontal size of the display window, measured in pixels*/
2093 # define TV_XSIZE_MASK                  0x1fff0000
2094 # define TV_XSIZE_SHIFT                 16
2095 /**
2096  * Vertical size of the display window, measured in pixels.
2097  *
2098  * Must be even for interlaced modes.
2099  */
2100 # define TV_YSIZE_MASK                  0x00000fff
2101 # define TV_YSIZE_SHIFT                 0
2102
2103 #define TV_FILTER_CTL_1         0x68080
2104 /**
2105  * Enables automatic scaling calculation.
2106  *
2107  * If set, the rest of the registers are ignored, and the calculated values can
2108  * be read back from the register.
2109  */
2110 # define TV_AUTO_SCALE                  (1 << 31)
2111 /**
2112  * Disables the vertical filter.
2113  *
2114  * This is required on modes more than 1024 pixels wide */
2115 # define TV_V_FILTER_BYPASS             (1 << 29)
2116 /** Enables adaptive vertical filtering */
2117 # define TV_VADAPT                      (1 << 28)
2118 # define TV_VADAPT_MODE_MASK            (3 << 26)
2119 /** Selects the least adaptive vertical filtering mode */
2120 # define TV_VADAPT_MODE_LEAST           (0 << 26)
2121 /** Selects the moderately adaptive vertical filtering mode */
2122 # define TV_VADAPT_MODE_MODERATE        (1 << 26)
2123 /** Selects the most adaptive vertical filtering mode */
2124 # define TV_VADAPT_MODE_MOST            (3 << 26)
2125 /**
2126  * Sets the horizontal scaling factor.
2127  *
2128  * This should be the fractional part of the horizontal scaling factor divided
2129  * by the oversampling rate.  TV_HSCALE should be less than 1, and set to:
2130  *
2131  * (src width - 1) / ((oversample * dest width) - 1)
2132  */
2133 # define TV_HSCALE_FRAC_MASK            0x00003fff
2134 # define TV_HSCALE_FRAC_SHIFT           0
2135
2136 #define TV_FILTER_CTL_2         0x68084
2137 /**
2138  * Sets the integer part of the 3.15 fixed-point vertical scaling factor.
2139  *
2140  * TV_VSCALE should be (src height - 1) / ((interlace * dest height) - 1)
2141  */
2142 # define TV_VSCALE_INT_MASK             0x00038000
2143 # define TV_VSCALE_INT_SHIFT            15
2144 /**
2145  * Sets the fractional part of the 3.15 fixed-point vertical scaling factor.
2146  *
2147  * \sa TV_VSCALE_INT_MASK
2148  */
2149 # define TV_VSCALE_FRAC_MASK            0x00007fff
2150 # define TV_VSCALE_FRAC_SHIFT           0
2151
2152 #define TV_FILTER_CTL_3         0x68088
2153 /**
2154  * Sets the integer part of the 3.15 fixed-point vertical scaling factor.
2155  *
2156  * TV_VSCALE should be (src height - 1) / (1/4 * (dest height - 1))
2157  *
2158  * For progressive modes, TV_VSCALE_IP_INT should be set to zeroes.
2159  */
2160 # define TV_VSCALE_IP_INT_MASK          0x00038000
2161 # define TV_VSCALE_IP_INT_SHIFT         15
2162 /**
2163  * Sets the fractional part of the 3.15 fixed-point vertical scaling factor.
2164  *
2165  * For progressive modes, TV_VSCALE_IP_INT should be set to zeroes.
2166  *
2167  * \sa TV_VSCALE_IP_INT_MASK
2168  */
2169 # define TV_VSCALE_IP_FRAC_MASK         0x00007fff
2170 # define TV_VSCALE_IP_FRAC_SHIFT                0
2171
2172 #define TV_CC_CONTROL           0x68090
2173 # define TV_CC_ENABLE                   (1 << 31)
2174 /**
2175  * Specifies which field to send the CC data in.
2176  *
2177  * CC data is usually sent in field 0.
2178  */
2179 # define TV_CC_FID_MASK                 (1 << 27)
2180 # define TV_CC_FID_SHIFT                27
2181 /** Sets the horizontal position of the CC data.  Usually 135. */
2182 # define TV_CC_HOFF_MASK                0x03ff0000
2183 # define TV_CC_HOFF_SHIFT               16
2184 /** Sets the vertical position of the CC data.  Usually 21 */
2185 # define TV_CC_LINE_MASK                0x0000003f
2186 # define TV_CC_LINE_SHIFT               0
2187
2188 #define TV_CC_DATA              0x68094
2189 # define TV_CC_RDY                      (1 << 31)
2190 /** Second word of CC data to be transmitted. */
2191 # define TV_CC_DATA_2_MASK              0x007f0000
2192 # define TV_CC_DATA_2_SHIFT             16
2193 /** First word of CC data to be transmitted. */
2194 # define TV_CC_DATA_1_MASK              0x0000007f
2195 # define TV_CC_DATA_1_SHIFT             0
2196
2197 #define TV_H_LUMA_0             0x68100
2198 #define TV_H_LUMA_59            0x681ec
2199 #define TV_H_CHROMA_0           0x68200
2200 #define TV_H_CHROMA_59          0x682ec
2201 #define TV_V_LUMA_0             0x68300
2202 #define TV_V_LUMA_42            0x683a8
2203 #define TV_V_CHROMA_0           0x68400
2204 #define TV_V_CHROMA_42          0x684a8
2205
2206 /* Display Port */
2207 #define DP_A                            0x64000 /* eDP */
2208 #define DP_B                            0x64100
2209 #define DP_C                            0x64200
2210 #define DP_D                            0x64300
2211
2212 #define   DP_PORT_EN                    (1 << 31)
2213 #define   DP_PIPEB_SELECT               (1 << 30)
2214 #define   DP_PIPE_MASK                  (1 << 30)
2215
2216 /* Link training mode - select a suitable mode for each stage */
2217 #define   DP_LINK_TRAIN_PAT_1           (0 << 28)
2218 #define   DP_LINK_TRAIN_PAT_2           (1 << 28)
2219 #define   DP_LINK_TRAIN_PAT_IDLE        (2 << 28)
2220 #define   DP_LINK_TRAIN_OFF             (3 << 28)
2221 #define   DP_LINK_TRAIN_MASK            (3 << 28)
2222 #define   DP_LINK_TRAIN_SHIFT           28
2223
2224 /* CPT Link training mode */
2225 #define   DP_LINK_TRAIN_PAT_1_CPT       (0 << 8)
2226 #define   DP_LINK_TRAIN_PAT_2_CPT       (1 << 8)
2227 #define   DP_LINK_TRAIN_PAT_IDLE_CPT    (2 << 8)
2228 #define   DP_LINK_TRAIN_OFF_CPT         (3 << 8)
2229 #define   DP_LINK_TRAIN_MASK_CPT        (7 << 8)
2230 #define   DP_LINK_TRAIN_SHIFT_CPT       8
2231
2232 /* Signal voltages. These are mostly controlled by the other end */
2233 #define   DP_VOLTAGE_0_4                (0 << 25)
2234 #define   DP_VOLTAGE_0_6                (1 << 25)
2235 #define   DP_VOLTAGE_0_8                (2 << 25)
2236 #define   DP_VOLTAGE_1_2                (3 << 25)
2237 #define   DP_VOLTAGE_MASK               (7 << 25)
2238 #define   DP_VOLTAGE_SHIFT              25
2239
2240 /* Signal pre-emphasis levels, like voltages, the other end tells us what
2241  * they want
2242  */
2243 #define   DP_PRE_EMPHASIS_0             (0 << 22)
2244 #define   DP_PRE_EMPHASIS_3_5           (1 << 22)
2245 #define   DP_PRE_EMPHASIS_6             (2 << 22)
2246 #define   DP_PRE_EMPHASIS_9_5           (3 << 22)
2247 #define   DP_PRE_EMPHASIS_MASK          (7 << 22)
2248 #define   DP_PRE_EMPHASIS_SHIFT         22
2249
2250 /* How many wires to use. I guess 3 was too hard */
2251 #define   DP_PORT_WIDTH_1               (0 << 19)
2252 #define   DP_PORT_WIDTH_2               (1 << 19)
2253 #define   DP_PORT_WIDTH_4               (3 << 19)
2254 #define   DP_PORT_WIDTH_MASK            (7 << 19)
2255
2256 /* Mystic DPCD version 1.1 special mode */
2257 #define   DP_ENHANCED_FRAMING           (1 << 18)
2258
2259 /* eDP */
2260 #define   DP_PLL_FREQ_270MHZ            (0 << 16)
2261 #define   DP_PLL_FREQ_160MHZ            (1 << 16)
2262 #define   DP_PLL_FREQ_MASK              (3 << 16)
2263
2264 /** locked once port is enabled */
2265 #define   DP_PORT_REVERSAL              (1 << 15)
2266
2267 /* eDP */
2268 #define   DP_PLL_ENABLE                 (1 << 14)
2269
2270 /** sends the clock on lane 15 of the PEG for debug */
2271 #define   DP_CLOCK_OUTPUT_ENABLE        (1 << 13)
2272
2273 #define   DP_SCRAMBLING_DISABLE         (1 << 12)
2274 #define   DP_SCRAMBLING_DISABLE_IRONLAKE        (1 << 7)
2275
2276 /** limit RGB values to avoid confusing TVs */
2277 #define   DP_COLOR_RANGE_16_235         (1 << 8)
2278
2279 /** Turn on the audio link */
2280 #define   DP_AUDIO_OUTPUT_ENABLE        (1 << 6)
2281
2282 /** vs and hs sync polarity */
2283 #define   DP_SYNC_VS_HIGH               (1 << 4)
2284 #define   DP_SYNC_HS_HIGH               (1 << 3)
2285
2286 /** A fantasy */
2287 #define   DP_DETECTED                   (1 << 2)
2288
2289 /** The aux channel provides a way to talk to the
2290  * signal sink for DDC etc. Max packet size supported
2291  * is 20 bytes in each direction, hence the 5 fixed
2292  * data registers
2293  */
2294 #define DPA_AUX_CH_CTL                  0x64010
2295 #define DPA_AUX_CH_DATA1                0x64014
2296 #define DPA_AUX_CH_DATA2                0x64018
2297 #define DPA_AUX_CH_DATA3                0x6401c
2298 #define DPA_AUX_CH_DATA4                0x64020
2299 #define DPA_AUX_CH_DATA5                0x64024
2300
2301 #define DPB_AUX_CH_CTL                  0x64110
2302 #define DPB_AUX_CH_DATA1                0x64114
2303 #define DPB_AUX_CH_DATA2                0x64118
2304 #define DPB_AUX_CH_DATA3                0x6411c
2305 #define DPB_AUX_CH_DATA4                0x64120
2306 #define DPB_AUX_CH_DATA5                0x64124
2307
2308 #define DPC_AUX_CH_CTL                  0x64210
2309 #define DPC_AUX_CH_DATA1                0x64214
2310 #define DPC_AUX_CH_DATA2                0x64218
2311 #define DPC_AUX_CH_DATA3                0x6421c
2312 #define DPC_AUX_CH_DATA4                0x64220
2313 #define DPC_AUX_CH_DATA5                0x64224
2314
2315 #define DPD_AUX_CH_CTL                  0x64310
2316 #define DPD_AUX_CH_DATA1                0x64314
2317 #define DPD_AUX_CH_DATA2                0x64318
2318 #define DPD_AUX_CH_DATA3                0x6431c
2319 #define DPD_AUX_CH_DATA4                0x64320
2320 #define DPD_AUX_CH_DATA5                0x64324
2321
2322 #define   DP_AUX_CH_CTL_SEND_BUSY           (1 << 31)
2323 #define   DP_AUX_CH_CTL_DONE                (1 << 30)
2324 #define   DP_AUX_CH_CTL_INTERRUPT           (1 << 29)
2325 #define   DP_AUX_CH_CTL_TIME_OUT_ERROR      (1 << 28)
2326 #define   DP_AUX_CH_CTL_TIME_OUT_400us      (0 << 26)
2327 #define   DP_AUX_CH_CTL_TIME_OUT_600us      (1 << 26)
2328 #define   DP_AUX_CH_CTL_TIME_OUT_800us      (2 << 26)
2329 #define   DP_AUX_CH_CTL_TIME_OUT_1600us     (3 << 26)
2330 #define   DP_AUX_CH_CTL_TIME_OUT_MASK       (3 << 26)
2331 #define   DP_AUX_CH_CTL_RECEIVE_ERROR       (1 << 25)
2332 #define   DP_AUX_CH_CTL_MESSAGE_SIZE_MASK    (0x1f << 20)
2333 #define   DP_AUX_CH_CTL_MESSAGE_SIZE_SHIFT   20
2334 #define   DP_AUX_CH_CTL_PRECHARGE_2US_MASK   (0xf << 16)
2335 #define   DP_AUX_CH_CTL_PRECHARGE_2US_SHIFT  16
2336 #define   DP_AUX_CH_CTL_AUX_AKSV_SELECT     (1 << 15)
2337 #define   DP_AUX_CH_CTL_MANCHESTER_TEST     (1 << 14)
2338 #define   DP_AUX_CH_CTL_SYNC_TEST           (1 << 13)
2339 #define   DP_AUX_CH_CTL_DEGLITCH_TEST       (1 << 12)
2340 #define   DP_AUX_CH_CTL_PRECHARGE_TEST      (1 << 11)
2341 #define   DP_AUX_CH_CTL_BIT_CLOCK_2X_MASK    (0x7ff)
2342 #define   DP_AUX_CH_CTL_BIT_CLOCK_2X_SHIFT   0
2343
2344 /*
2345  * Computing GMCH M and N values for the Display Port link
2346  *
2347  * GMCH M/N = dot clock * bytes per pixel / ls_clk * # of lanes
2348  *
2349  * ls_clk (we assume) is the DP link clock (1.62 or 2.7 GHz)
2350  *
2351  * The GMCH value is used internally
2352  *
2353  * bytes_per_pixel is the number of bytes coming out of the plane,
2354  * which is after the LUTs, so we want the bytes for our color format.
2355  * For our current usage, this is always 3, one byte for R, G and B.
2356  */
2357 #define _PIPEA_GMCH_DATA_M                      0x70050
2358 #define _PIPEB_GMCH_DATA_M                      0x71050
2359
2360 /* Transfer unit size for display port - 1, default is 0x3f (for TU size 64) */
2361 #define   PIPE_GMCH_DATA_M_TU_SIZE_MASK         (0x3f << 25)
2362 #define   PIPE_GMCH_DATA_M_TU_SIZE_SHIFT        25
2363
2364 #define   PIPE_GMCH_DATA_M_MASK                 (0xffffff)
2365
2366 #define _PIPEA_GMCH_DATA_N                      0x70054
2367 #define _PIPEB_GMCH_DATA_N                      0x71054
2368 #define   PIPE_GMCH_DATA_N_MASK                 (0xffffff)
2369
2370 /*
2371  * Computing Link M and N values for the Display Port link
2372  *
2373  * Link M / N = pixel_clock / ls_clk
2374  *
2375  * (the DP spec calls pixel_clock the 'strm_clk')
2376  *
2377  * The Link value is transmitted in the Main Stream
2378  * Attributes and VB-ID.
2379  */
2380
2381 #define _PIPEA_DP_LINK_M                                0x70060
2382 #define _PIPEB_DP_LINK_M                                0x71060
2383 #define   PIPEA_DP_LINK_M_MASK                  (0xffffff)
2384
2385 #define _PIPEA_DP_LINK_N                                0x70064
2386 #define _PIPEB_DP_LINK_N                                0x71064
2387 #define   PIPEA_DP_LINK_N_MASK                  (0xffffff)
2388
2389 #define PIPE_GMCH_DATA_M(pipe) _PIPE(pipe, _PIPEA_GMCH_DATA_M, _PIPEB_GMCH_DATA_M)
2390 #define PIPE_GMCH_DATA_N(pipe) _PIPE(pipe, _PIPEA_GMCH_DATA_N, _PIPEB_GMCH_DATA_N)
2391 #define PIPE_DP_LINK_M(pipe) _PIPE(pipe, _PIPEA_DP_LINK_M, _PIPEB_DP_LINK_M)
2392 #define PIPE_DP_LINK_N(pipe) _PIPE(pipe, _PIPEA_DP_LINK_N, _PIPEB_DP_LINK_N)
2393
2394 /* Display & cursor control */
2395
2396 /* Pipe A */
2397 #define _PIPEADSL               0x70000
2398 #define   DSL_LINEMASK          0x00000fff
2399 #define _PIPEACONF              0x70008
2400 #define   PIPECONF_ENABLE       (1<<31)
2401 #define   PIPECONF_DISABLE      0
2402 #define   PIPECONF_DOUBLE_WIDE  (1<<30)
2403 #define   I965_PIPECONF_ACTIVE  (1<<30)
2404 #define   PIPECONF_FRAME_START_DELAY_MASK (3<<27)
2405 #define   PIPECONF_SINGLE_WIDE  0
2406 #define   PIPECONF_PIPE_UNLOCKED 0
2407 #define   PIPECONF_PIPE_LOCKED  (1<<25)
2408 #define   PIPECONF_PALETTE      0
2409 #define   PIPECONF_GAMMA                (1<<24)
2410 #define   PIPECONF_FORCE_BORDER (1<<25)
2411 #define   PIPECONF_INTERLACE_MASK       (7 << 21)
2412 /* Note that pre-gen3 does not support interlaced display directly. Panel
2413  * fitting must be disabled on pre-ilk for interlaced. */
2414 #define   PIPECONF_PROGRESSIVE                  (0 << 21)
2415 #define   PIPECONF_INTERLACE_W_SYNC_SHIFT_PANEL (4 << 21) /* gen4 only */
2416 #define   PIPECONF_INTERLACE_W_SYNC_SHIFT       (5 << 21) /* gen4 only */
2417 #define   PIPECONF_INTERLACE_W_FIELD_INDICATION (6 << 21)
2418 #define   PIPECONF_INTERLACE_FIELD_0_ONLY       (7 << 21) /* gen3 only */
2419 /* Ironlake and later have a complete new set of values for interlaced. PFIT
2420  * means panel fitter required, PF means progressive fetch, DBL means power
2421  * saving pixel doubling. */
2422 #define   PIPECONF_PFIT_PF_INTERLACED_ILK       (1 << 21)
2423 #define   PIPECONF_INTERLACED_ILK               (3 << 21)
2424 #define   PIPECONF_INTERLACED_DBL_ILK           (4 << 21) /* ilk/snb only */
2425 #define   PIPECONF_PFIT_PF_INTERLACED_DBL_ILK   (5 << 21) /* ilk/snb only */
2426 #define   PIPECONF_CXSR_DOWNCLOCK       (1<<16)
2427 #define   PIPECONF_BPP_MASK     (0x000000e0)
2428 #define   PIPECONF_BPP_8        (0<<5)
2429 #define   PIPECONF_BPP_10       (1<<5)
2430 #define   PIPECONF_BPP_6        (2<<5)
2431 #define   PIPECONF_BPP_12       (3<<5)
2432 #define   PIPECONF_DITHER_EN    (1<<4)
2433 #define   PIPECONF_DITHER_TYPE_MASK (0x0000000c)
2434 #define   PIPECONF_DITHER_TYPE_SP (0<<2)
2435 #define   PIPECONF_DITHER_TYPE_ST1 (1<<2)
2436 #define   PIPECONF_DITHER_TYPE_ST2 (2<<2)
2437 #define   PIPECONF_DITHER_TYPE_TEMP (3<<2)
2438 #define _PIPEASTAT              0x70024
2439 #define   PIPE_FIFO_UNDERRUN_STATUS             (1UL<<31)
2440 #define   PIPE_CRC_ERROR_ENABLE                 (1UL<<29)
2441 #define   PIPE_CRC_DONE_ENABLE                  (1UL<<28)
2442 #define   PIPE_GMBUS_EVENT_ENABLE               (1UL<<27)
2443 #define   PIPE_HOTPLUG_INTERRUPT_ENABLE         (1UL<<26)
2444 #define   PIPE_VSYNC_INTERRUPT_ENABLE           (1UL<<25)
2445 #define   PIPE_DISPLAY_LINE_COMPARE_ENABLE      (1UL<<24)
2446 #define   PIPE_DPST_EVENT_ENABLE                (1UL<<23)
2447 #define   PIPE_LEGACY_BLC_EVENT_ENABLE          (1UL<<22)
2448 #define   PIPE_ODD_FIELD_INTERRUPT_ENABLE       (1UL<<21)
2449 #define   PIPE_EVEN_FIELD_INTERRUPT_ENABLE      (1UL<<20)
2450 #define   PIPE_HOTPLUG_TV_INTERRUPT_ENABLE      (1UL<<18) /* pre-965 */
2451 #define   PIPE_START_VBLANK_INTERRUPT_ENABLE    (1UL<<18) /* 965 or later */
2452 #define   PIPE_VBLANK_INTERRUPT_ENABLE          (1UL<<17)
2453 #define   PIPE_OVERLAY_UPDATED_ENABLE           (1UL<<16)
2454 #define   PIPE_CRC_ERROR_INTERRUPT_STATUS       (1UL<<13)
2455 #define   PIPE_CRC_DONE_INTERRUPT_STATUS        (1UL<<12)
2456 #define   PIPE_GMBUS_INTERRUPT_STATUS           (1UL<<11)
2457 #define   PIPE_HOTPLUG_INTERRUPT_STATUS         (1UL<<10)
2458 #define   PIPE_VSYNC_INTERRUPT_STATUS           (1UL<<9)
2459 #define   PIPE_DISPLAY_LINE_COMPARE_STATUS      (1UL<<8)
2460 #define   PIPE_DPST_EVENT_STATUS                (1UL<<7)
2461 #define   PIPE_LEGACY_BLC_EVENT_STATUS          (1UL<<6)
2462 #define   PIPE_ODD_FIELD_INTERRUPT_STATUS       (1UL<<5)
2463 #define   PIPE_EVEN_FIELD_INTERRUPT_STATUS      (1UL<<4)
2464 #define   PIPE_HOTPLUG_TV_INTERRUPT_STATUS      (1UL<<2) /* pre-965 */
2465 #define   PIPE_START_VBLANK_INTERRUPT_STATUS    (1UL<<2) /* 965 or later */
2466 #define   PIPE_VBLANK_INTERRUPT_STATUS          (1UL<<1)
2467 #define   PIPE_OVERLAY_UPDATED_STATUS           (1UL<<0)
2468 #define   PIPE_BPC_MASK                         (7 << 5) /* Ironlake */
2469 #define   PIPE_8BPC                             (0 << 5)
2470 #define   PIPE_10BPC                            (1 << 5)
2471 #define   PIPE_6BPC                             (2 << 5)
2472 #define   PIPE_12BPC                            (3 << 5)
2473
2474 #define PIPESRC(pipe) _PIPE(pipe, _PIPEASRC, _PIPEBSRC)
2475 #define PIPECONF(pipe) _PIPE(pipe, _PIPEACONF, _PIPEBCONF)
2476 #define PIPEDSL(pipe)  _PIPE(pipe, _PIPEADSL, _PIPEBDSL)
2477 #define PIPEFRAME(pipe) _PIPE(pipe, _PIPEAFRAMEHIGH, _PIPEBFRAMEHIGH)
2478 #define PIPEFRAMEPIXEL(pipe)  _PIPE(pipe, _PIPEAFRAMEPIXEL, _PIPEBFRAMEPIXEL)
2479 #define PIPESTAT(pipe) _PIPE(pipe, _PIPEASTAT, _PIPEBSTAT)
2480
2481 #define DSPARB                  0x70030
2482 #define   DSPARB_CSTART_MASK    (0x7f << 7)
2483 #define   DSPARB_CSTART_SHIFT   7
2484 #define   DSPARB_BSTART_MASK    (0x7f)
2485 #define   DSPARB_BSTART_SHIFT   0
2486 #define   DSPARB_BEND_SHIFT     9 /* on 855 */
2487 #define   DSPARB_AEND_SHIFT     0
2488
2489 #define DSPFW1                  0x70034
2490 #define   DSPFW_SR_SHIFT        23
2491 #define   DSPFW_SR_MASK         (0x1ff<<23)
2492 #define   DSPFW_CURSORB_SHIFT   16
2493 #define   DSPFW_CURSORB_MASK    (0x3f<<16)
2494 #define   DSPFW_PLANEB_SHIFT    8
2495 #define   DSPFW_PLANEB_MASK     (0x7f<<8)
2496 #define   DSPFW_PLANEA_MASK     (0x7f)
2497 #define DSPFW2                  0x70038
2498 #define   DSPFW_CURSORA_MASK    0x00003f00
2499 #define   DSPFW_CURSORA_SHIFT   8
2500 #define   DSPFW_PLANEC_MASK     (0x7f)
2501 #define DSPFW3                  0x7003c
2502 #define   DSPFW_HPLL_SR_EN      (1<<31)
2503 #define   DSPFW_CURSOR_SR_SHIFT 24
2504 #define   PINEVIEW_SELF_REFRESH_EN      (1<<30)
2505 #define   DSPFW_CURSOR_SR_MASK          (0x3f<<24)
2506 #define   DSPFW_HPLL_CURSOR_SHIFT       16
2507 #define   DSPFW_HPLL_CURSOR_MASK        (0x3f<<16)
2508 #define   DSPFW_HPLL_SR_MASK            (0x1ff)
2509
2510 /* FIFO watermark sizes etc */
2511 #define G4X_FIFO_LINE_SIZE      64
2512 #define I915_FIFO_LINE_SIZE     64
2513 #define I830_FIFO_LINE_SIZE     32
2514
2515 #define G4X_FIFO_SIZE           127
2516 #define I965_FIFO_SIZE          512
2517 #define I945_FIFO_SIZE          127
2518 #define I915_FIFO_SIZE          95
2519 #define I855GM_FIFO_SIZE        127 /* In cachelines */
2520 #define I830_FIFO_SIZE          95
2521
2522 #define G4X_MAX_WM              0x3f
2523 #define I915_MAX_WM             0x3f
2524
2525 #define PINEVIEW_DISPLAY_FIFO   512 /* in 64byte unit */
2526 #define PINEVIEW_FIFO_LINE_SIZE 64
2527 #define PINEVIEW_MAX_WM         0x1ff
2528 #define PINEVIEW_DFT_WM         0x3f
2529 #define PINEVIEW_DFT_HPLLOFF_WM 0
2530 #define PINEVIEW_GUARD_WM               10
2531 #define PINEVIEW_CURSOR_FIFO            64
2532 #define PINEVIEW_CURSOR_MAX_WM  0x3f
2533 #define PINEVIEW_CURSOR_DFT_WM  0
2534 #define PINEVIEW_CURSOR_GUARD_WM        5
2535
2536 #define I965_CURSOR_FIFO        64
2537 #define I965_CURSOR_MAX_WM      32
2538 #define I965_CURSOR_DFT_WM      8
2539
2540 /* define the Watermark register on Ironlake */
2541 #define WM0_PIPEA_ILK           0x45100
2542 #define  WM0_PIPE_PLANE_MASK    (0x7f<<16)
2543 #define  WM0_PIPE_PLANE_SHIFT   16
2544 #define  WM0_PIPE_SPRITE_MASK   (0x3f<<8)
2545 #define  WM0_PIPE_SPRITE_SHIFT  8
2546 #define  WM0_PIPE_CURSOR_MASK   (0x1f)
2547
2548 #define WM0_PIPEB_ILK           0x45104
2549 #define WM0_PIPEC_IVB           0x45200
2550 #define WM1_LP_ILK              0x45108
2551 #define  WM1_LP_SR_EN           (1<<31)
2552 #define  WM1_LP_LATENCY_SHIFT   24
2553 #define  WM1_LP_LATENCY_MASK    (0x7f<<24)
2554 #define  WM1_LP_FBC_MASK        (0xf<<20)
2555 #define  WM1_LP_FBC_SHIFT       20
2556 #define  WM1_LP_SR_MASK         (0x1ff<<8)
2557 #define  WM1_LP_SR_SHIFT        8
2558 #define  WM1_LP_CURSOR_MASK     (0x3f)
2559 #define WM2_LP_ILK              0x4510c
2560 #define  WM2_LP_EN              (1<<31)
2561 #define WM3_LP_ILK              0x45110
2562 #define  WM3_LP_EN              (1<<31)
2563 #define WM1S_LP_ILK             0x45120
2564 #define WM2S_LP_IVB             0x45124
2565 #define WM3S_LP_IVB             0x45128
2566 #define  WM1S_LP_EN             (1<<31)
2567
2568 /* Memory latency timer register */
2569 #define MLTR_ILK                0x11222
2570 #define  MLTR_WM1_SHIFT         0
2571 #define  MLTR_WM2_SHIFT         8
2572 /* the unit of memory self-refresh latency time is 0.5us */
2573 #define  ILK_SRLT_MASK          0x3f
2574 #define ILK_LATENCY(shift)      (I915_READ(MLTR_ILK) >> (shift) & ILK_SRLT_MASK)
2575 #define ILK_READ_WM1_LATENCY()  ILK_LATENCY(MLTR_WM1_SHIFT)
2576 #define ILK_READ_WM2_LATENCY()  ILK_LATENCY(MLTR_WM2_SHIFT)
2577
2578 /* define the fifo size on Ironlake */
2579 #define ILK_DISPLAY_FIFO        128
2580 #define ILK_DISPLAY_MAXWM       64
2581 #define ILK_DISPLAY_DFTWM       8
2582 #define ILK_CURSOR_FIFO         32
2583 #define ILK_CURSOR_MAXWM        16
2584 #define ILK_CURSOR_DFTWM        8
2585
2586 #define ILK_DISPLAY_SR_FIFO     512
2587 #define ILK_DISPLAY_MAX_SRWM    0x1ff
2588 #define ILK_DISPLAY_DFT_SRWM    0x3f
2589 #define ILK_CURSOR_SR_FIFO      64
2590 #define ILK_CURSOR_MAX_SRWM     0x3f
2591 #define ILK_CURSOR_DFT_SRWM     8
2592
2593 #define ILK_FIFO_LINE_SIZE      64
2594
2595 /* define the WM info on Sandybridge */
2596 #define SNB_DISPLAY_FIFO        128
2597 #define SNB_DISPLAY_MAXWM       0x7f    /* bit 16:22 */
2598 #define SNB_DISPLAY_DFTWM       8
2599 #define SNB_CURSOR_FIFO         32
2600 #define SNB_CURSOR_MAXWM        0x1f    /* bit 4:0 */
2601 #define SNB_CURSOR_DFTWM        8
2602
2603 #define SNB_DISPLAY_SR_FIFO     512
2604 #define SNB_DISPLAY_MAX_SRWM    0x1ff   /* bit 16:8 */
2605 #define SNB_DISPLAY_DFT_SRWM    0x3f
2606 #define SNB_CURSOR_SR_FIFO      64
2607 #define SNB_CURSOR_MAX_SRWM     0x3f    /* bit 5:0 */
2608 #define SNB_CURSOR_DFT_SRWM     8
2609
2610 #define SNB_FBC_MAX_SRWM        0xf     /* bit 23:20 */
2611
2612 #define SNB_FIFO_LINE_SIZE      64
2613
2614
2615 /* the address where we get all kinds of latency value */
2616 #define SSKPD                   0x5d10
2617 #define SSKPD_WM_MASK           0x3f
2618 #define SSKPD_WM0_SHIFT         0
2619 #define SSKPD_WM1_SHIFT         8
2620 #define SSKPD_WM2_SHIFT         16
2621 #define SSKPD_WM3_SHIFT         24
2622
2623 #define SNB_LATENCY(shift)      (I915_READ(MCHBAR_MIRROR_BASE_SNB + SSKPD) >> (shift) & SSKPD_WM_MASK)
2624 #define SNB_READ_WM0_LATENCY()          SNB_LATENCY(SSKPD_WM0_SHIFT)
2625 #define SNB_READ_WM1_LATENCY()          SNB_LATENCY(SSKPD_WM1_SHIFT)
2626 #define SNB_READ_WM2_LATENCY()          SNB_LATENCY(SSKPD_WM2_SHIFT)
2627 #define SNB_READ_WM3_LATENCY()          SNB_LATENCY(SSKPD_WM3_SHIFT)
2628
2629 /*
2630  * The two pipe frame counter registers are not synchronized, so
2631  * reading a stable value is somewhat tricky. The following code
2632  * should work:
2633  *
2634  *  do {
2635  *    high1 = ((INREG(PIPEAFRAMEHIGH) & PIPE_FRAME_HIGH_MASK) >>
2636  *             PIPE_FRAME_HIGH_SHIFT;
2637  *    low1 =  ((INREG(PIPEAFRAMEPIXEL) & PIPE_FRAME_LOW_MASK) >>
2638  *             PIPE_FRAME_LOW_SHIFT);
2639  *    high2 = ((INREG(PIPEAFRAMEHIGH) & PIPE_FRAME_HIGH_MASK) >>
2640  *             PIPE_FRAME_HIGH_SHIFT);
2641  *  } while (high1 != high2);
2642  *  frame = (high1 << 8) | low1;
2643  */
2644 #define _PIPEAFRAMEHIGH          0x70040
2645 #define   PIPE_FRAME_HIGH_MASK    0x0000ffff
2646 #define   PIPE_FRAME_HIGH_SHIFT   0
2647 #define _PIPEAFRAMEPIXEL         0x70044
2648 #define   PIPE_FRAME_LOW_MASK     0xff000000
2649 #define   PIPE_FRAME_LOW_SHIFT    24
2650 #define   PIPE_PIXEL_MASK         0x00ffffff
2651 #define   PIPE_PIXEL_SHIFT        0
2652 /* GM45+ just has to be different */
2653 #define _PIPEA_FRMCOUNT_GM45    0x70040
2654 #define _PIPEA_FLIPCOUNT_GM45   0x70044
2655 #define PIPE_FRMCOUNT_GM45(pipe) _PIPE(pipe, _PIPEA_FRMCOUNT_GM45, _PIPEB_FRMCOUNT_GM45)
2656
2657 /* Cursor A & B regs */
2658 #define _CURACNTR               0x70080
2659 /* Old style CUR*CNTR flags (desktop 8xx) */
2660 #define   CURSOR_ENABLE         0x80000000
2661 #define   CURSOR_GAMMA_ENABLE   0x40000000
2662 #define   CURSOR_STRIDE_MASK    0x30000000
2663 #define   CURSOR_FORMAT_SHIFT   24
2664 #define   CURSOR_FORMAT_MASK    (0x07 << CURSOR_FORMAT_SHIFT)
2665 #define   CURSOR_FORMAT_2C      (0x00 << CURSOR_FORMAT_SHIFT)
2666 #define   CURSOR_FORMAT_3C      (0x01 << CURSOR_FORMAT_SHIFT)
2667 #define   CURSOR_FORMAT_4C      (0x02 << CURSOR_FORMAT_SHIFT)
2668 #define   CURSOR_FORMAT_ARGB    (0x04 << CURSOR_FORMAT_SHIFT)
2669 #define   CURSOR_FORMAT_XRGB    (0x05 << CURSOR_FORMAT_SHIFT)
2670 /* New style CUR*CNTR flags */
2671 #define   CURSOR_MODE           0x27
2672 #define   CURSOR_MODE_DISABLE   0x00
2673 #define   CURSOR_MODE_64_32B_AX 0x07
2674 #define   CURSOR_MODE_64_ARGB_AX ((1 << 5) | CURSOR_MODE_64_32B_AX)
2675 #define   MCURSOR_PIPE_SELECT   (1 << 28)
2676 #define   MCURSOR_PIPE_A        0x00
2677 #define   MCURSOR_PIPE_B        (1 << 28)
2678 #define   MCURSOR_GAMMA_ENABLE  (1 << 26)
2679 #define _CURABASE               0x70084
2680 #define _CURAPOS                        0x70088
2681 #define   CURSOR_POS_MASK       0x007FF
2682 #define   CURSOR_POS_SIGN       0x8000
2683 #define   CURSOR_X_SHIFT        0
2684 #define   CURSOR_Y_SHIFT        16
2685 #define CURSIZE                 0x700a0
2686 #define _CURBCNTR               0x700c0
2687 #define _CURBBASE               0x700c4
2688 #define _CURBPOS                        0x700c8
2689
2690 #define _CURBCNTR_IVB           0x71080
2691 #define _CURBBASE_IVB           0x71084
2692 #define _CURBPOS_IVB            0x71088
2693
2694 #define CURCNTR(pipe) _PIPE(pipe, _CURACNTR, _CURBCNTR)
2695 #define CURBASE(pipe) _PIPE(pipe, _CURABASE, _CURBBASE)
2696 #define CURPOS(pipe) _PIPE(pipe, _CURAPOS, _CURBPOS)
2697
2698 #define CURCNTR_IVB(pipe) _PIPE(pipe, _CURACNTR, _CURBCNTR_IVB)
2699 #define CURBASE_IVB(pipe) _PIPE(pipe, _CURABASE, _CURBBASE_IVB)
2700 #define CURPOS_IVB(pipe) _PIPE(pipe, _CURAPOS, _CURBPOS_IVB)
2701
2702 /* Display A control */
2703 #define _DSPACNTR                0x70180
2704 #define   DISPLAY_PLANE_ENABLE                  (1<<31)
2705 #define   DISPLAY_PLANE_DISABLE                 0
2706 #define   DISPPLANE_GAMMA_ENABLE                (1<<30)
2707 #define   DISPPLANE_GAMMA_DISABLE               0
2708 #define   DISPPLANE_PIXFORMAT_MASK              (0xf<<26)
2709 #define   DISPPLANE_8BPP                        (0x2<<26)
2710 #define   DISPPLANE_15_16BPP                    (0x4<<26)
2711 #define   DISPPLANE_16BPP                       (0x5<<26)
2712 #define   DISPPLANE_32BPP_NO_ALPHA              (0x6<<26)
2713 #define   DISPPLANE_32BPP                       (0x7<<26)
2714 #define   DISPPLANE_32BPP_30BIT_NO_ALPHA        (0xa<<26)
2715 #define   DISPPLANE_STEREO_ENABLE               (1<<25)
2716 #define   DISPPLANE_STEREO_DISABLE              0
2717 #define   DISPPLANE_SEL_PIPE_SHIFT              24
2718 #define   DISPPLANE_SEL_PIPE_MASK               (3<<DISPPLANE_SEL_PIPE_SHIFT)
2719 #define   DISPPLANE_SEL_PIPE_A                  0
2720 #define   DISPPLANE_SEL_PIPE_B                  (1<<DISPPLANE_SEL_PIPE_SHIFT)
2721 #define   DISPPLANE_SRC_KEY_ENABLE              (1<<22)
2722 #define   DISPPLANE_SRC_KEY_DISABLE             0
2723 #define   DISPPLANE_LINE_DOUBLE                 (1<<20)
2724 #define   DISPPLANE_NO_LINE_DOUBLE              0
2725 #define   DISPPLANE_STEREO_POLARITY_FIRST       0
2726 #define   DISPPLANE_STEREO_POLARITY_SECOND      (1<<18)
2727 #define   DISPPLANE_TRICKLE_FEED_DISABLE        (1<<14) /* Ironlake */
2728 #define   DISPPLANE_TILED                       (1<<10)
2729 #define _DSPAADDR               0x70184
2730 #define _DSPASTRIDE             0x70188
2731 #define _DSPAPOS                        0x7018C /* reserved */
2732 #define _DSPASIZE               0x70190
2733 #define _DSPASURF               0x7019C /* 965+ only */
2734 #define _DSPATILEOFF            0x701A4 /* 965+ only */
2735
2736 #define DSPCNTR(plane) _PIPE(plane, _DSPACNTR, _DSPBCNTR)
2737 #define DSPADDR(plane) _PIPE(plane, _DSPAADDR, _DSPBADDR)
2738 #define DSPSTRIDE(plane) _PIPE(plane, _DSPASTRIDE, _DSPBSTRIDE)
2739 #define DSPPOS(plane) _PIPE(plane, _DSPAPOS, _DSPBPOS)
2740 #define DSPSIZE(plane) _PIPE(plane, _DSPASIZE, _DSPBSIZE)
2741 #define DSPSURF(plane) _PIPE(plane, _DSPASURF, _DSPBSURF)
2742 #define DSPTILEOFF(plane) _PIPE(plane, _DSPATILEOFF, _DSPBTILEOFF)
2743
2744 /* VBIOS flags */
2745 #define SWF00                   0x71410
2746 #define SWF01                   0x71414
2747 #define SWF02                   0x71418
2748 #define SWF03                   0x7141c
2749 #define SWF04                   0x71420
2750 #define SWF05                   0x71424
2751 #define SWF06                   0x71428
2752 #define SWF10                   0x70410
2753 #define SWF11                   0x70414
2754 #define SWF14                   0x71420
2755 #define SWF30                   0x72414
2756 #define SWF31                   0x72418
2757 #define SWF32                   0x7241c
2758
2759 /* Pipe B */
2760 #define _PIPEBDSL               0x71000
2761 #define _PIPEBCONF              0x71008
2762 #define _PIPEBSTAT              0x71024
2763 #define _PIPEBFRAMEHIGH         0x71040
2764 #define _PIPEBFRAMEPIXEL                0x71044
2765 #define _PIPEB_FRMCOUNT_GM45    0x71040
2766 #define _PIPEB_FLIPCOUNT_GM45   0x71044
2767
2768
2769 /* Display B control */
2770 #define _DSPBCNTR               0x71180
2771 #define   DISPPLANE_ALPHA_TRANS_ENABLE          (1<<15)
2772 #define   DISPPLANE_ALPHA_TRANS_DISABLE         0
2773 #define   DISPPLANE_SPRITE_ABOVE_DISPLAY        0
2774 #define   DISPPLANE_SPRITE_ABOVE_OVERLAY        (1)
2775 #define _DSPBADDR               0x71184
2776 #define _DSPBSTRIDE             0x71188
2777 #define _DSPBPOS                        0x7118C
2778 #define _DSPBSIZE               0x71190
2779 #define _DSPBSURF               0x7119C
2780 #define _DSPBTILEOFF            0x711A4
2781
2782 /* Sprite A control */
2783 #define _DVSACNTR               0x72180
2784 #define   DVS_ENABLE            (1<<31)
2785 #define   DVS_GAMMA_ENABLE      (1<<30)
2786 #define   DVS_PIXFORMAT_MASK    (3<<25)
2787 #define   DVS_FORMAT_YUV422     (0<<25)
2788 #define   DVS_FORMAT_RGBX101010 (1<<25)
2789 #define   DVS_FORMAT_RGBX888    (2<<25)
2790 #define   DVS_FORMAT_RGBX161616 (3<<25)
2791 #define   DVS_SOURCE_KEY        (1<<22)
2792 #define   DVS_RGB_ORDER_XBGR    (1<<20)
2793 #define   DVS_YUV_BYTE_ORDER_MASK (3<<16)
2794 #define   DVS_YUV_ORDER_YUYV    (0<<16)
2795 #define   DVS_YUV_ORDER_UYVY    (1<<16)
2796 #define   DVS_YUV_ORDER_YVYU    (2<<16)
2797 #define   DVS_YUV_ORDER_VYUY    (3<<16)
2798 #define   DVS_DEST_KEY          (1<<2)
2799 #define   DVS_TRICKLE_FEED_DISABLE (1<<14)
2800 #define   DVS_TILED             (1<<10)
2801 #define _DVSALINOFF             0x72184
2802 #define _DVSASTRIDE             0x72188
2803 #define _DVSAPOS                0x7218c
2804 #define _DVSASIZE               0x72190
2805 #define _DVSAKEYVAL             0x72194
2806 #define _DVSAKEYMSK             0x72198
2807 #define _DVSASURF               0x7219c
2808 #define _DVSAKEYMAXVAL          0x721a0
2809 #define _DVSATILEOFF            0x721a4
2810 #define _DVSASURFLIVE           0x721ac
2811 #define _DVSASCALE              0x72204
2812 #define   DVS_SCALE_ENABLE      (1<<31)
2813 #define   DVS_FILTER_MASK       (3<<29)
2814 #define   DVS_FILTER_MEDIUM     (0<<29)
2815 #define   DVS_FILTER_ENHANCING  (1<<29)
2816 #define   DVS_FILTER_SOFTENING  (2<<29)
2817 #define   DVS_VERTICAL_OFFSET_HALF (1<<28) /* must be enabled below */
2818 #define   DVS_VERTICAL_OFFSET_ENABLE (1<<27)
2819 #define _DVSAGAMC               0x72300
2820
2821 #define _DVSBCNTR               0x73180
2822 #define _DVSBLINOFF             0x73184
2823 #define _DVSBSTRIDE             0x73188
2824 #define _DVSBPOS                0x7318c
2825 #define _DVSBSIZE               0x73190
2826 #define _DVSBKEYVAL             0x73194
2827 #define _DVSBKEYMSK             0x73198
2828 #define _DVSBSURF               0x7319c
2829 #define _DVSBKEYMAXVAL          0x731a0
2830 #define _DVSBTILEOFF            0x731a4
2831 #define _DVSBSURFLIVE           0x731ac
2832 #define _DVSBSCALE              0x73204
2833 #define _DVSBGAMC               0x73300
2834
2835 #define DVSCNTR(pipe) _PIPE(pipe, _DVSACNTR, _DVSBCNTR)
2836 #define DVSLINOFF(pipe) _PIPE(pipe, _DVSALINOFF, _DVSBLINOFF)
2837 #define DVSSTRIDE(pipe) _PIPE(pipe, _DVSASTRIDE, _DVSBSTRIDE)
2838 #define DVSPOS(pipe) _PIPE(pipe, _DVSAPOS, _DVSBPOS)
2839 #define DVSSURF(pipe) _PIPE(pipe, _DVSASURF, _DVSBSURF)
2840 #define DVSKEYMAX(pipe) _PIPE(pipe, _DVSAKEYMAXVAL, _DVSBKEYMAXVAL)
2841 #define DVSSIZE(pipe) _PIPE(pipe, _DVSASIZE, _DVSBSIZE)
2842 #define DVSSCALE(pipe) _PIPE(pipe, _DVSASCALE, _DVSBSCALE)
2843 #define DVSTILEOFF(pipe) _PIPE(pipe, _DVSATILEOFF, _DVSBTILEOFF)
2844 #define DVSKEYVAL(pipe) _PIPE(pipe, _DVSAKEYVAL, _DVSBKEYVAL)
2845 #define DVSKEYMSK(pipe) _PIPE(pipe, _DVSAKEYMSK, _DVSBKEYMSK)
2846
2847 #define _SPRA_CTL               0x70280
2848 #define   SPRITE_ENABLE                 (1<<31)
2849 #define   SPRITE_GAMMA_ENABLE           (1<<30)
2850 #define   SPRITE_PIXFORMAT_MASK         (7<<25)
2851 #define   SPRITE_FORMAT_YUV422          (0<<25)
2852 #define   SPRITE_FORMAT_RGBX101010      (1<<25)
2853 #define   SPRITE_FORMAT_RGBX888         (2<<25)
2854 #define   SPRITE_FORMAT_RGBX161616      (3<<25)
2855 #define   SPRITE_FORMAT_YUV444          (4<<25)
2856 #define   SPRITE_FORMAT_XR_BGR101010    (5<<25) /* Extended range */
2857 #define   SPRITE_CSC_ENABLE             (1<<24)
2858 #define   SPRITE_SOURCE_KEY             (1<<22)
2859 #define   SPRITE_RGB_ORDER_RGBX         (1<<20) /* only for 888 and 161616 */
2860 #define   SPRITE_YUV_TO_RGB_CSC_DISABLE (1<<19)
2861 #define   SPRITE_YUV_CSC_FORMAT_BT709   (1<<18) /* 0 is BT601 */
2862 #define   SPRITE_YUV_BYTE_ORDER_MASK    (3<<16)
2863 #define   SPRITE_YUV_ORDER_YUYV         (0<<16)
2864 #define   SPRITE_YUV_ORDER_UYVY         (1<<16)
2865 #define   SPRITE_YUV_ORDER_YVYU         (2<<16)
2866 #define   SPRITE_YUV_ORDER_VYUY         (3<<16)
2867 #define   SPRITE_TRICKLE_FEED_DISABLE   (1<<14)
2868 #define   SPRITE_INT_GAMMA_ENABLE       (1<<13)
2869 #define   SPRITE_TILED                  (1<<10)
2870 #define   SPRITE_DEST_KEY               (1<<2)
2871 #define _SPRA_LINOFF            0x70284
2872 #define _SPRA_STRIDE            0x70288
2873 #define _SPRA_POS               0x7028c
2874 #define _SPRA_SIZE              0x70290
2875 #define _SPRA_KEYVAL            0x70294
2876 #define _SPRA_KEYMSK            0x70298
2877 #define _SPRA_SURF              0x7029c
2878 #define _SPRA_KEYMAX            0x702a0
2879 #define _SPRA_TILEOFF           0x702a4
2880 #define _SPRA_SCALE             0x70304
2881 #define   SPRITE_SCALE_ENABLE   (1<<31)
2882 #define   SPRITE_FILTER_MASK    (3<<29)
2883 #define   SPRITE_FILTER_MEDIUM  (0<<29)
2884 #define   SPRITE_FILTER_ENHANCING       (1<<29)
2885 #define   SPRITE_FILTER_SOFTENING       (2<<29)
2886 #define   SPRITE_VERTICAL_OFFSET_HALF   (1<<28) /* must be enabled below */
2887 #define   SPRITE_VERTICAL_OFFSET_ENABLE (1<<27)
2888 #define _SPRA_GAMC              0x70400
2889
2890 #define _SPRB_CTL               0x71280
2891 #define _SPRB_LINOFF            0x71284
2892 #define _SPRB_STRIDE            0x71288
2893 #define _SPRB_POS               0x7128c
2894 #define _SPRB_SIZE              0x71290
2895 #define _SPRB_KEYVAL            0x71294
2896 #define _SPRB_KEYMSK            0x71298
2897 #define _SPRB_SURF              0x7129c
2898 #define _SPRB_KEYMAX            0x712a0
2899 #define _SPRB_TILEOFF           0x712a4
2900 #define _SPRB_SCALE             0x71304
2901 #define _SPRB_GAMC              0x71400
2902
2903 #define SPRCTL(pipe) _PIPE(pipe, _SPRA_CTL, _SPRB_CTL)
2904 #define SPRLINOFF(pipe) _PIPE(pipe, _SPRA_LINOFF, _SPRB_LINOFF)
2905 #define SPRSTRIDE(pipe) _PIPE(pipe, _SPRA_STRIDE, _SPRB_STRIDE)
2906 #define SPRPOS(pipe) _PIPE(pipe, _SPRA_POS, _SPRB_POS)
2907 #define SPRSIZE(pipe) _PIPE(pipe, _SPRA_SIZE, _SPRB_SIZE)
2908 #define SPRKEYVAL(pipe) _PIPE(pipe, _SPRA_KEYVAL, _SPRB_KEYVAL)
2909 #define SPRKEYMSK(pipe) _PIPE(pipe, _SPRA_KEYMSK, _SPRB_KEYMSK)
2910 #define SPRSURF(pipe) _PIPE(pipe, _SPRA_SURF, _SPRB_SURF)
2911 #define SPRKEYMAX(pipe) _PIPE(pipe, _SPRA_KEYMAX, _SPRB_KEYMAX)
2912 #define SPRTILEOFF(pipe) _PIPE(pipe, _SPRA_TILEOFF, _SPRB_TILEOFF)
2913 #define SPRSCALE(pipe) _PIPE(pipe, _SPRA_SCALE, _SPRB_SCALE)
2914 #define SPRGAMC(pipe) _PIPE(pipe, _SPRA_GAMC, _SPRB_GAMC)
2915
2916 /* VBIOS regs */
2917 #define VGACNTRL                0x71400
2918 # define VGA_DISP_DISABLE                       (1 << 31)
2919 # define VGA_2X_MODE                            (1 << 30)
2920 # define VGA_PIPE_B_SELECT                      (1 << 29)
2921
2922 /* Ironlake */
2923
2924 #define CPU_VGACNTRL    0x41000
2925
2926 #define DIGITAL_PORT_HOTPLUG_CNTRL      0x44030
2927 #define  DIGITAL_PORTA_HOTPLUG_ENABLE           (1 << 4)
2928 #define  DIGITAL_PORTA_SHORT_PULSE_2MS          (0 << 2)
2929 #define  DIGITAL_PORTA_SHORT_PULSE_4_5MS        (1 << 2)
2930 #define  DIGITAL_PORTA_SHORT_PULSE_6MS          (2 << 2)
2931 #define  DIGITAL_PORTA_SHORT_PULSE_100MS        (3 << 2)
2932 #define  DIGITAL_PORTA_NO_DETECT                (0 << 0)
2933 #define  DIGITAL_PORTA_LONG_PULSE_DETECT_MASK   (1 << 1)
2934 #define  DIGITAL_PORTA_SHORT_PULSE_DETECT_MASK  (1 << 0)
2935
2936 /* refresh rate hardware control */
2937 #define RR_HW_CTL       0x45300
2938 #define  RR_HW_LOW_POWER_FRAMES_MASK    0xff
2939 #define  RR_HW_HIGH_POWER_FRAMES_MASK   0xff00
2940
2941 #define FDI_PLL_BIOS_0  0x46000
2942 #define  FDI_PLL_FB_CLOCK_MASK  0xff
2943 #define FDI_PLL_BIOS_1  0x46004
2944 #define FDI_PLL_BIOS_2  0x46008
2945 #define DISPLAY_PORT_PLL_BIOS_0         0x4600c
2946 #define DISPLAY_PORT_PLL_BIOS_1         0x46010
2947 #define DISPLAY_PORT_PLL_BIOS_2         0x46014
2948
2949 #define PCH_DSPCLK_GATE_D       0x42020
2950 # define DPFCUNIT_CLOCK_GATE_DISABLE            (1 << 9)
2951 # define DPFCRUNIT_CLOCK_GATE_DISABLE           (1 << 8)
2952 # define DPFDUNIT_CLOCK_GATE_DISABLE            (1 << 7)
2953 # define DPARBUNIT_CLOCK_GATE_DISABLE           (1 << 5)
2954
2955 #define PCH_3DCGDIS0            0x46020
2956 # define MARIUNIT_CLOCK_GATE_DISABLE            (1 << 18)
2957 # define SVSMUNIT_CLOCK_GATE_DISABLE            (1 << 1)
2958
2959 #define PCH_3DCGDIS1            0x46024
2960 # define VFMUNIT_CLOCK_GATE_DISABLE             (1 << 11)
2961
2962 #define FDI_PLL_FREQ_CTL        0x46030
2963 #define  FDI_PLL_FREQ_CHANGE_REQUEST    (1<<24)
2964 #define  FDI_PLL_FREQ_LOCK_LIMIT_MASK   0xfff00
2965 #define  FDI_PLL_FREQ_DISABLE_COUNT_LIMIT_MASK  0xff
2966
2967
2968 #define _PIPEA_DATA_M1           0x60030
2969 #define  TU_SIZE(x)             (((x)-1) << 25) /* default size 64 */
2970 #define  TU_SIZE_MASK           0x7e000000
2971 #define  PIPE_DATA_M1_OFFSET    0
2972 #define _PIPEA_DATA_N1           0x60034
2973 #define  PIPE_DATA_N1_OFFSET    0
2974
2975 #define _PIPEA_DATA_M2           0x60038
2976 #define  PIPE_DATA_M2_OFFSET    0
2977 #define _PIPEA_DATA_N2           0x6003c
2978 #define  PIPE_DATA_N2_OFFSET    0
2979
2980 #define _PIPEA_LINK_M1           0x60040
2981 #define  PIPE_LINK_M1_OFFSET    0
2982 #define _PIPEA_LINK_N1           0x60044
2983 #define  PIPE_LINK_N1_OFFSET    0
2984
2985 #define _PIPEA_LINK_M2           0x60048
2986 #define  PIPE_LINK_M2_OFFSET    0
2987 #define _PIPEA_LINK_N2           0x6004c
2988 #define  PIPE_LINK_N2_OFFSET    0
2989
2990 /* PIPEB timing regs are same start from 0x61000 */
2991
2992 #define _PIPEB_DATA_M1           0x61030
2993 #define _PIPEB_DATA_N1           0x61034
2994
2995 #define _PIPEB_DATA_M2           0x61038
2996 #define _PIPEB_DATA_N2           0x6103c
2997
2998 #define _PIPEB_LINK_M1           0x61040
2999 #define _PIPEB_LINK_N1           0x61044
3000
3001 #define _PIPEB_LINK_M2           0x61048
3002 #define _PIPEB_LINK_N2           0x6104c
3003
3004 #define PIPE_DATA_M1(pipe) _PIPE(pipe, _PIPEA_DATA_M1, _PIPEB_DATA_M1)
3005 #define PIPE_DATA_N1(pipe) _PIPE(pipe, _PIPEA_DATA_N1, _PIPEB_DATA_N1)
3006 #define PIPE_DATA_M2(pipe) _PIPE(pipe, _PIPEA_DATA_M2, _PIPEB_DATA_M2)
3007 #define PIPE_DATA_N2(pipe) _PIPE(pipe, _PIPEA_DATA_N2, _PIPEB_DATA_N2)
3008 #define PIPE_LINK_M1(pipe) _PIPE(pipe, _PIPEA_LINK_M1, _PIPEB_LINK_M1)
3009 #define PIPE_LINK_N1(pipe) _PIPE(pipe, _PIPEA_LINK_N1, _PIPEB_LINK_N1)
3010 #define PIPE_LINK_M2(pipe) _PIPE(pipe, _PIPEA_LINK_M2, _PIPEB_LINK_M2)
3011 #define PIPE_LINK_N2(pipe) _PIPE(pipe, _PIPEA_LINK_N2, _PIPEB_LINK_N2)
3012
3013 /* CPU panel fitter */
3014 /* IVB+ has 3 fitters, 0 is 7x5 capable, the other two only 3x3 */
3015 #define _PFA_CTL_1               0x68080
3016 #define _PFB_CTL_1               0x68880
3017 #define  PF_ENABLE              (1<<31)
3018 #define  PF_PIPE_SEL_MASK_IVB   (3<<29)
3019 #define  PF_PIPE_SEL_IVB(pipe)  ((pipe)<<29)
3020 #define  PF_FILTER_MASK         (3<<23)
3021 #define  PF_FILTER_PROGRAMMED   (0<<23)
3022 #define  PF_FILTER_MED_3x3      (1<<23)
3023 #define  PF_FILTER_EDGE_ENHANCE (2<<23)
3024 #define  PF_FILTER_EDGE_SOFTEN  (3<<23)
3025 #define _PFA_WIN_SZ             0x68074
3026 #define _PFB_WIN_SZ             0x68874
3027 #define _PFA_WIN_POS            0x68070
3028 #define _PFB_WIN_POS            0x68870
3029 #define _PFA_VSCALE             0x68084
3030 #define _PFB_VSCALE             0x68884
3031 #define _PFA_HSCALE             0x68090
3032 #define _PFB_HSCALE             0x68890
3033
3034 #define PF_CTL(pipe)            _PIPE(pipe, _PFA_CTL_1, _PFB_CTL_1)
3035 #define PF_WIN_SZ(pipe)         _PIPE(pipe, _PFA_WIN_SZ, _PFB_WIN_SZ)
3036 #define PF_WIN_POS(pipe)        _PIPE(pipe, _PFA_WIN_POS, _PFB_WIN_POS)
3037 #define PF_VSCALE(pipe)         _PIPE(pipe, _PFA_VSCALE, _PFB_VSCALE)
3038 #define PF_HSCALE(pipe)         _PIPE(pipe, _PFA_HSCALE, _PFB_HSCALE)
3039
3040 /* legacy palette */
3041 #define _LGC_PALETTE_A           0x4a000
3042 #define _LGC_PALETTE_B           0x4a800
3043 #define LGC_PALETTE(pipe) _PIPE(pipe, _LGC_PALETTE_A, _LGC_PALETTE_B)
3044
3045 /* interrupts */
3046 #define DE_MASTER_IRQ_CONTROL   (1 << 31)
3047 #define DE_SPRITEB_FLIP_DONE    (1 << 29)
3048 #define DE_SPRITEA_FLIP_DONE    (1 << 28)
3049 #define DE_PLANEB_FLIP_DONE     (1 << 27)
3050 #define DE_PLANEA_FLIP_DONE     (1 << 26)
3051 #define DE_PCU_EVENT            (1 << 25)
3052 #define DE_GTT_FAULT            (1 << 24)
3053 #define DE_POISON               (1 << 23)
3054 #define DE_PERFORM_COUNTER      (1 << 22)
3055 #define DE_PCH_EVENT            (1 << 21)
3056 #define DE_AUX_CHANNEL_A        (1 << 20)
3057 #define DE_DP_A_HOTPLUG         (1 << 19)
3058 #define DE_GSE                  (1 << 18)
3059 #define DE_PIPEB_VBLANK         (1 << 15)
3060 #define DE_PIPEB_EVEN_FIELD     (1 << 14)
3061 #define DE_PIPEB_ODD_FIELD      (1 << 13)
3062 #define DE_PIPEB_LINE_COMPARE   (1 << 12)
3063 #define DE_PIPEB_VSYNC          (1 << 11)
3064 #define DE_PIPEB_FIFO_UNDERRUN  (1 << 8)
3065 #define DE_PIPEA_VBLANK         (1 << 7)
3066 #define DE_PIPEA_EVEN_FIELD     (1 << 6)
3067 #define DE_PIPEA_ODD_FIELD      (1 << 5)
3068 #define DE_PIPEA_LINE_COMPARE   (1 << 4)
3069 #define DE_PIPEA_VSYNC          (1 << 3)
3070 #define DE_PIPEA_FIFO_UNDERRUN  (1 << 0)
3071
3072 /* More Ivybridge lolz */
3073 #define DE_ERR_DEBUG_IVB                (1<<30)
3074 #define DE_GSE_IVB                      (1<<29)
3075 #define DE_PCH_EVENT_IVB                (1<<28)
3076 #define DE_DP_A_HOTPLUG_IVB             (1<<27)
3077 #define DE_AUX_CHANNEL_A_IVB            (1<<26)
3078 #define DE_SPRITEB_FLIP_DONE_IVB        (1<<9)
3079 #define DE_SPRITEA_FLIP_DONE_IVB        (1<<4)
3080 #define DE_PLANEB_FLIP_DONE_IVB         (1<<8)
3081 #define DE_PLANEA_FLIP_DONE_IVB         (1<<3)
3082 #define DE_PIPEB_VBLANK_IVB             (1<<5)
3083 #define DE_PIPEA_VBLANK_IVB             (1<<0)
3084
3085 #define DEISR   0x44000
3086 #define DEIMR   0x44004
3087 #define DEIIR   0x44008
3088 #define DEIER   0x4400c
3089
3090 /* GT interrupt */
3091 #define GT_PIPE_NOTIFY          (1 << 4)
3092 #define GT_SYNC_STATUS          (1 << 2)
3093 #define GT_USER_INTERRUPT       (1 << 0)
3094 #define GT_BSD_USER_INTERRUPT   (1 << 5)
3095 #define GT_GEN6_BSD_USER_INTERRUPT      (1 << 12)
3096 #define GT_BLT_USER_INTERRUPT   (1 << 22)
3097
3098 #define GTISR   0x44010
3099 #define GTIMR   0x44014
3100 #define GTIIR   0x44018
3101 #define GTIER   0x4401c
3102
3103 #define ILK_DISPLAY_CHICKEN2    0x42004
3104 /* Required on all Ironlake and Sandybridge according to the B-Spec. */
3105 #define  ILK_ELPIN_409_SELECT   (1 << 25)
3106 #define  ILK_DPARB_GATE (1<<22)
3107 #define  ILK_VSDPFD_FULL        (1<<21)
3108 #define ILK_DISPLAY_CHICKEN_FUSES       0x42014
3109 #define  ILK_INTERNAL_GRAPHICS_DISABLE  (1<<31)
3110 #define  ILK_INTERNAL_DISPLAY_DISABLE   (1<<30)
3111 #define  ILK_DISPLAY_DEBUG_DISABLE      (1<<29)
3112 #define  ILK_HDCP_DISABLE               (1<<25)
3113 #define  ILK_eDP_A_DISABLE              (1<<24)
3114 #define  ILK_DESKTOP                    (1<<23)
3115 #define ILK_DSPCLK_GATE         0x42020
3116 #define  IVB_VRHUNIT_CLK_GATE   (1<<28)
3117 #define  ILK_DPARB_CLK_GATE     (1<<5)
3118 #define  ILK_DPFD_CLK_GATE      (1<<7)
3119
3120 /* According to spec this bit 7/8/9 of 0x42020 should be set to enable FBC */
3121 #define   ILK_CLK_FBC           (1<<7)
3122 #define   ILK_DPFC_DIS1         (1<<8)
3123 #define   ILK_DPFC_DIS2         (1<<9)
3124
3125 #define IVB_CHICKEN3    0x4200c
3126 # define CHICKEN3_DGMG_REQ_OUT_FIX_DISABLE      (1 << 5)
3127 # define CHICKEN3_DGMG_DONE_FIX_DISABLE         (1 << 2)
3128
3129 #define DISP_ARB_CTL    0x45000
3130 #define  DISP_TILE_SURFACE_SWIZZLING    (1<<13)
3131 #define  DISP_FBC_WM_DIS                (1<<15)
3132
3133 /* GEN7 chicken */
3134 #define GEN7_COMMON_SLICE_CHICKEN1              0x7010
3135 # define GEN7_CSC1_RHWO_OPT_DISABLE_IN_RCC      ((1<<10) | (1<<26))
3136
3137 #define GEN7_L3CNTLREG1                         0xB01C
3138 #define  GEN7_WA_FOR_GEN7_L3_CONTROL                    0x3C4FFF8C
3139
3140 #define GEN7_L3_CHICKEN_MODE_REGISTER           0xB030
3141 #define  GEN7_WA_L3_CHICKEN_MODE                                0x20000000
3142
3143 /* WaCatErrorRejectionIssue */
3144 #define GEN7_SQ_CHICKEN_MBCUNIT_CONFIG          0x9030
3145 #define  GEN7_SQ_CHICKEN_MBCUNIT_SQINTMOB       (1<<11)
3146
3147 /* PCH */
3148
3149 /* south display engine interrupt */
3150 #define SDE_AUDIO_POWER_D       (1 << 27)
3151 #define SDE_AUDIO_POWER_C       (1 << 26)
3152 #define SDE_AUDIO_POWER_B       (1 << 25)
3153 #define SDE_AUDIO_POWER_SHIFT   (25)
3154 #define SDE_AUDIO_POWER_MASK    (7 << SDE_AUDIO_POWER_SHIFT)
3155 #define SDE_GMBUS               (1 << 24)
3156 #define SDE_AUDIO_HDCP_TRANSB   (1 << 23)
3157 #define SDE_AUDIO_HDCP_TRANSA   (1 << 22)
3158 #define SDE_AUDIO_HDCP_MASK     (3 << 22)
3159 #define SDE_AUDIO_TRANSB        (1 << 21)
3160 #define SDE_AUDIO_TRANSA        (1 << 20)
3161 #define SDE_AUDIO_TRANS_MASK    (3 << 20)
3162 #define SDE_POISON              (1 << 19)
3163 /* 18 reserved */
3164 #define SDE_FDI_RXB             (1 << 17)
3165 #define SDE_FDI_RXA             (1 << 16)
3166 #define SDE_FDI_MASK            (3 << 16)
3167 #define SDE_AUXD                (1 << 15)
3168 #define SDE_AUXC                (1 << 14)
3169 #define SDE_AUXB                (1 << 13)
3170 #define SDE_AUX_MASK            (7 << 13)
3171 /* 12 reserved */
3172 #define SDE_CRT_HOTPLUG         (1 << 11)
3173 #define SDE_PORTD_HOTPLUG       (1 << 10)
3174 #define SDE_PORTC_HOTPLUG       (1 << 9)
3175 #define SDE_PORTB_HOTPLUG       (1 << 8)
3176 #define SDE_SDVOB_HOTPLUG       (1 << 6)
3177 #define SDE_HOTPLUG_MASK        (0xf << 8)
3178 #define SDE_TRANSB_CRC_DONE     (1 << 5)
3179 #define SDE_TRANSB_CRC_ERR      (1 << 4)
3180 #define SDE_TRANSB_FIFO_UNDER   (1 << 3)
3181 #define SDE_TRANSA_CRC_DONE     (1 << 2)
3182 #define SDE_TRANSA_CRC_ERR      (1 << 1)
3183 #define SDE_TRANSA_FIFO_UNDER   (1 << 0)
3184 #define SDE_TRANS_MASK          (0x3f)
3185 /* CPT */
3186 #define SDE_CRT_HOTPLUG_CPT     (1 << 19)
3187 #define SDE_PORTD_HOTPLUG_CPT   (1 << 23)
3188 #define SDE_PORTC_HOTPLUG_CPT   (1 << 22)
3189 #define SDE_PORTB_HOTPLUG_CPT   (1 << 21)
3190 #define SDE_HOTPLUG_MASK_CPT    (SDE_CRT_HOTPLUG_CPT |          \
3191                                  SDE_PORTD_HOTPLUG_CPT |        \
3192                                  SDE_PORTC_HOTPLUG_CPT |        \
3193                                  SDE_PORTB_HOTPLUG_CPT)
3194
3195 #define SDEISR  0xc4000
3196 #define SDEIMR  0xc4004
3197 #define SDEIIR  0xc4008
3198 #define SDEIER  0xc400c
3199
3200 /* digital port hotplug */
3201 #define PCH_PORT_HOTPLUG        0xc4030         /* SHOTPLUG_CTL */
3202 #define PORTD_HOTPLUG_ENABLE            (1 << 20)
3203 #define PORTD_PULSE_DURATION_2ms        (0)
3204 #define PORTD_PULSE_DURATION_4_5ms      (1 << 18)
3205 #define PORTD_PULSE_DURATION_6ms        (2 << 18)
3206 #define PORTD_PULSE_DURATION_100ms      (3 << 18)
3207 #define PORTD_PULSE_DURATION_MASK       (3 << 18)
3208 #define PORTD_HOTPLUG_NO_DETECT         (0)
3209 #define PORTD_HOTPLUG_SHORT_DETECT      (1 << 16)
3210 #define PORTD_HOTPLUG_LONG_DETECT       (1 << 17)
3211 #define PORTC_HOTPLUG_ENABLE            (1 << 12)
3212 #define PORTC_PULSE_DURATION_2ms        (0)
3213 #define PORTC_PULSE_DURATION_4_5ms      (1 << 10)
3214 #define PORTC_PULSE_DURATION_6ms        (2 << 10)
3215 #define PORTC_PULSE_DURATION_100ms      (3 << 10)
3216 #define PORTC_PULSE_DURATION_MASK       (3 << 10)
3217 #define PORTC_HOTPLUG_NO_DETECT         (0)
3218 #define PORTC_HOTPLUG_SHORT_DETECT      (1 << 8)
3219 #define PORTC_HOTPLUG_LONG_DETECT       (1 << 9)
3220 #define PORTB_HOTPLUG_ENABLE            (1 << 4)
3221 #define PORTB_PULSE_DURATION_2ms        (0)
3222 #define PORTB_PULSE_DURATION_4_5ms      (1 << 2)
3223 #define PORTB_PULSE_DURATION_6ms        (2 << 2)
3224 #define PORTB_PULSE_DURATION_100ms      (3 << 2)
3225 #define PORTB_PULSE_DURATION_MASK       (3 << 2)
3226 #define PORTB_HOTPLUG_NO_DETECT         (0)
3227 #define PORTB_HOTPLUG_SHORT_DETECT      (1 << 0)
3228 #define PORTB_HOTPLUG_LONG_DETECT       (1 << 1)
3229
3230 #define PCH_GPIOA               0xc5010
3231 #define PCH_GPIOB               0xc5014
3232 #define PCH_GPIOC               0xc5018
3233 #define PCH_GPIOD               0xc501c
3234 #define PCH_GPIOE               0xc5020
3235 #define PCH_GPIOF               0xc5024
3236
3237 #define PCH_GMBUS0              0xc5100
3238 #define PCH_GMBUS1              0xc5104
3239 #define PCH_GMBUS2              0xc5108
3240 #define PCH_GMBUS3              0xc510c
3241 #define PCH_GMBUS4              0xc5110
3242 #define PCH_GMBUS5              0xc5120
3243
3244 #define _PCH_DPLL_A              0xc6014
3245 #define _PCH_DPLL_B              0xc6018
3246 #define PCH_DPLL(pipe) (pipe == 0 ?  _PCH_DPLL_A : _PCH_DPLL_B)
3247
3248 #define _PCH_FPA0                0xc6040
3249 #define  FP_CB_TUNE             (0x3<<22)
3250 #define _PCH_FPA1                0xc6044
3251 #define _PCH_FPB0                0xc6048
3252 #define _PCH_FPB1                0xc604c
3253 #define PCH_FP0(pipe) (pipe == 0 ? _PCH_FPA0 : _PCH_FPB0)
3254 #define PCH_FP1(pipe) (pipe == 0 ? _PCH_FPA1 : _PCH_FPB1)
3255
3256 #define PCH_DPLL_TEST           0xc606c
3257
3258 #define PCH_DREF_CONTROL        0xC6200
3259 #define  DREF_CONTROL_MASK      0x7fc3
3260 #define  DREF_CPU_SOURCE_OUTPUT_DISABLE         (0<<13)
3261 #define  DREF_CPU_SOURCE_OUTPUT_DOWNSPREAD      (2<<13)
3262 #define  DREF_CPU_SOURCE_OUTPUT_NONSPREAD       (3<<13)
3263 #define  DREF_CPU_SOURCE_OUTPUT_MASK            (3<<13)
3264 #define  DREF_SSC_SOURCE_DISABLE                (0<<11)
3265 #define  DREF_SSC_SOURCE_ENABLE                 (2<<11)
3266 #define  DREF_SSC_SOURCE_MASK                   (3<<11)
3267 #define  DREF_NONSPREAD_SOURCE_DISABLE          (0<<9)
3268 #define  DREF_NONSPREAD_CK505_ENABLE            (1<<9)
3269 #define  DREF_NONSPREAD_SOURCE_ENABLE           (2<<9)
3270 #define  DREF_NONSPREAD_SOURCE_MASK             (3<<9)
3271 #define  DREF_SUPERSPREAD_SOURCE_DISABLE        (0<<7)
3272 #define  DREF_SUPERSPREAD_SOURCE_ENABLE         (2<<7)
3273 #define  DREF_SUPERSPREAD_SOURCE_MASK           (3<<7)
3274 #define  DREF_SSC4_DOWNSPREAD                   (0<<6)
3275 #define  DREF_SSC4_CENTERSPREAD                 (1<<6)
3276 #define  DREF_SSC1_DISABLE                      (0<<1)
3277 #define  DREF_SSC1_ENABLE                       (1<<1)
3278 #define  DREF_SSC4_DISABLE                      (0)
3279 #define  DREF_SSC4_ENABLE                       (1)
3280
3281 #define PCH_RAWCLK_FREQ         0xc6204
3282 #define  FDL_TP1_TIMER_SHIFT    12
3283 #define  FDL_TP1_TIMER_MASK     (3<<12)
3284 #define  FDL_TP2_TIMER_SHIFT    10
3285 #define  FDL_TP2_TIMER_MASK     (3<<10)
3286 #define  RAWCLK_FREQ_MASK       0x3ff
3287
3288 #define PCH_DPLL_TMR_CFG        0xc6208
3289
3290 #define PCH_SSC4_PARMS          0xc6210
3291 #define PCH_SSC4_AUX_PARMS      0xc6214
3292
3293 #define PCH_DPLL_SEL            0xc7000
3294 #define  TRANSA_DPLL_ENABLE     (1<<3)
3295 #define  TRANSA_DPLLB_SEL       (1<<0)
3296 #define  TRANSA_DPLLA_SEL       0
3297 #define  TRANSB_DPLL_ENABLE     (1<<7)
3298 #define  TRANSB_DPLLB_SEL       (1<<4)
3299 #define  TRANSB_DPLLA_SEL       (0)
3300 #define  TRANSC_DPLL_ENABLE     (1<<11)
3301 #define  TRANSC_DPLLB_SEL       (1<<8)
3302 #define  TRANSC_DPLLA_SEL       (0)
3303
3304 /* transcoder */
3305
3306 #define _TRANS_HTOTAL_A          0xe0000
3307 #define  TRANS_HTOTAL_SHIFT     16
3308 #define  TRANS_HACTIVE_SHIFT    0
3309 #define _TRANS_HBLANK_A          0xe0004
3310 #define  TRANS_HBLANK_END_SHIFT 16
3311 #define  TRANS_HBLANK_START_SHIFT 0
3312 #define _TRANS_HSYNC_A           0xe0008
3313 #define  TRANS_HSYNC_END_SHIFT  16
3314 #define  TRANS_HSYNC_START_SHIFT 0
3315 #define _TRANS_VTOTAL_A          0xe000c
3316 #define  TRANS_VTOTAL_SHIFT     16
3317 #define  TRANS_VACTIVE_SHIFT    0
3318 #define _TRANS_VBLANK_A          0xe0010
3319 #define  TRANS_VBLANK_END_SHIFT 16
3320 #define  TRANS_VBLANK_START_SHIFT 0
3321 #define _TRANS_VSYNC_A           0xe0014
3322 #define  TRANS_VSYNC_END_SHIFT  16
3323 #define  TRANS_VSYNC_START_SHIFT 0
3324 #define _TRANS_VSYNCSHIFT_A     0xe0028
3325
3326 #define _TRANSA_DATA_M1          0xe0030
3327 #define _TRANSA_DATA_N1          0xe0034
3328 #define _TRANSA_DATA_M2          0xe0038
3329 #define _TRANSA_DATA_N2          0xe003c
3330 #define _TRANSA_DP_LINK_M1       0xe0040
3331 #define _TRANSA_DP_LINK_N1       0xe0044
3332 #define _TRANSA_DP_LINK_M2       0xe0048
3333 #define _TRANSA_DP_LINK_N2       0xe004c
3334
3335 /* Per-transcoder DIP controls */
3336
3337 #define _VIDEO_DIP_CTL_A         0xe0200
3338 #define _VIDEO_DIP_DATA_A        0xe0208
3339 #define _VIDEO_DIP_GCP_A         0xe0210
3340
3341 #define _VIDEO_DIP_CTL_B         0xe1200
3342 #define _VIDEO_DIP_DATA_B        0xe1208
3343 #define _VIDEO_DIP_GCP_B         0xe1210
3344
3345 #define TVIDEO_DIP_CTL(pipe) _PIPE(pipe, _VIDEO_DIP_CTL_A, _VIDEO_DIP_CTL_B)
3346 #define TVIDEO_DIP_DATA(pipe) _PIPE(pipe, _VIDEO_DIP_DATA_A, _VIDEO_DIP_DATA_B)
3347 #define TVIDEO_DIP_GCP(pipe) _PIPE(pipe, _VIDEO_DIP_GCP_A, _VIDEO_DIP_GCP_B)
3348
3349 #define _TRANS_HTOTAL_B          0xe1000
3350 #define _TRANS_HBLANK_B          0xe1004
3351 #define _TRANS_HSYNC_B           0xe1008
3352 #define _TRANS_VTOTAL_B          0xe100c
3353 #define _TRANS_VBLANK_B          0xe1010
3354 #define _TRANS_VSYNC_B           0xe1014
3355 #define _TRANS_VSYNCSHIFT_B      0xe1028
3356
3357 #define TRANS_HTOTAL(pipe) _PIPE(pipe, _TRANS_HTOTAL_A, _TRANS_HTOTAL_B)
3358 #define TRANS_HBLANK(pipe) _PIPE(pipe, _TRANS_HBLANK_A, _TRANS_HBLANK_B)
3359 #define TRANS_HSYNC(pipe) _PIPE(pipe, _TRANS_HSYNC_A, _TRANS_HSYNC_B)
3360 #define TRANS_VTOTAL(pipe) _PIPE(pipe, _TRANS_VTOTAL_A, _TRANS_VTOTAL_B)
3361 #define TRANS_VBLANK(pipe) _PIPE(pipe, _TRANS_VBLANK_A, _TRANS_VBLANK_B)
3362 #define TRANS_VSYNC(pipe) _PIPE(pipe, _TRANS_VSYNC_A, _TRANS_VSYNC_B)
3363 #define TRANS_VSYNCSHIFT(pipe) _PIPE(pipe, _TRANS_VSYNCSHIFT_A, \
3364                                      _TRANS_VSYNCSHIFT_B)
3365
3366 #define _TRANSB_DATA_M1          0xe1030
3367 #define _TRANSB_DATA_N1          0xe1034
3368 #define _TRANSB_DATA_M2          0xe1038
3369 #define _TRANSB_DATA_N2          0xe103c
3370 #define _TRANSB_DP_LINK_M1       0xe1040
3371 #define _TRANSB_DP_LINK_N1       0xe1044
3372 #define _TRANSB_DP_LINK_M2       0xe1048
3373 #define _TRANSB_DP_LINK_N2       0xe104c
3374
3375 #define TRANSDATA_M1(pipe) _PIPE(pipe, _TRANSA_DATA_M1, _TRANSB_DATA_M1)
3376 #define TRANSDATA_N1(pipe) _PIPE(pipe, _TRANSA_DATA_N1, _TRANSB_DATA_N1)
3377 #define TRANSDATA_M2(pipe) _PIPE(pipe, _TRANSA_DATA_M2, _TRANSB_DATA_M2)
3378 #define TRANSDATA_N2(pipe) _PIPE(pipe, _TRANSA_DATA_N2, _TRANSB_DATA_N2)
3379 #define TRANSDPLINK_M1(pipe) _PIPE(pipe, _TRANSA_DP_LINK_M1, _TRANSB_DP_LINK_M1)
3380 #define TRANSDPLINK_N1(pipe) _PIPE(pipe, _TRANSA_DP_LINK_N1, _TRANSB_DP_LINK_N1)
3381 #define TRANSDPLINK_M2(pipe) _PIPE(pipe, _TRANSA_DP_LINK_M2, _TRANSB_DP_LINK_M2)
3382 #define TRANSDPLINK_N2(pipe) _PIPE(pipe, _TRANSA_DP_LINK_N2, _TRANSB_DP_LINK_N2)
3383
3384 #define _TRANSACONF              0xf0008
3385 #define _TRANSBCONF              0xf1008
3386 #define TRANSCONF(plane) _PIPE(plane, _TRANSACONF, _TRANSBCONF)
3387 #define  TRANS_DISABLE          (0<<31)
3388 #define  TRANS_ENABLE           (1<<31)
3389 #define  TRANS_STATE_MASK       (1<<30)
3390 #define  TRANS_STATE_DISABLE    (0<<30)
3391 #define  TRANS_STATE_ENABLE     (1<<30)
3392 #define  TRANS_FSYNC_DELAY_HB1  (0<<27)
3393 #define  TRANS_FSYNC_DELAY_HB2  (1<<27)
3394 #define  TRANS_FSYNC_DELAY_HB3  (2<<27)
3395 #define  TRANS_FSYNC_DELAY_HB4  (3<<27)
3396 #define  TRANS_DP_AUDIO_ONLY    (1<<26)
3397 #define  TRANS_DP_VIDEO_AUDIO   (0<<26)
3398 #define  TRANS_INTERLACE_MASK   (7<<21)
3399 #define  TRANS_PROGRESSIVE      (0<<21)
3400 #define  TRANS_INTERLACED       (3<<21)
3401 #define  TRANS_LEGACY_INTERLACED_ILK (2<<21)
3402 #define  TRANS_8BPC             (0<<5)
3403 #define  TRANS_10BPC            (1<<5)
3404 #define  TRANS_6BPC             (2<<5)
3405 #define  TRANS_12BPC            (3<<5)
3406
3407 #define _TRANSA_CHICKEN2         0xf0064
3408 #define _TRANSB_CHICKEN2         0xf1064
3409 #define TRANS_CHICKEN2(pipe) _PIPE(pipe, _TRANSA_CHICKEN2, _TRANSB_CHICKEN2)
3410 #define   TRANS_AUTOTRAIN_GEN_STALL_DIS (1<<31)
3411
3412 #define SOUTH_CHICKEN1          0xc2000
3413 #define  FDIA_PHASE_SYNC_SHIFT_OVR      19
3414 #define  FDIA_PHASE_SYNC_SHIFT_EN       18
3415 #define FDI_PHASE_SYNC_OVR(pipe) (1<<(FDIA_PHASE_SYNC_SHIFT_OVR - ((pipe) * 2)))
3416 #define FDI_PHASE_SYNC_EN(pipe) (1<<(FDIA_PHASE_SYNC_SHIFT_EN - ((pipe) * 2)))
3417 #define SOUTH_CHICKEN2          0xc2004
3418 #define  DPLS_EDP_PPS_FIX_DIS   (1<<0)
3419
3420 #define _FDI_RXA_CHICKEN         0xc200c
3421 #define _FDI_RXB_CHICKEN         0xc2010
3422 #define  FDI_RX_PHASE_SYNC_POINTER_OVR  (1<<1)
3423 #define  FDI_RX_PHASE_SYNC_POINTER_EN   (1<<0)
3424 #define FDI_RX_CHICKEN(pipe) _PIPE(pipe, _FDI_RXA_CHICKEN, _FDI_RXB_CHICKEN)
3425
3426 #define SOUTH_DSPCLK_GATE_D     0xc2020
3427 #define  PCH_DPLSUNIT_CLOCK_GATE_DISABLE (1<<29)
3428
3429 /* CPU: FDI_TX */
3430 #define _FDI_TXA_CTL             0x60100
3431 #define _FDI_TXB_CTL             0x61100
3432 #define FDI_TX_CTL(pipe) _PIPE(pipe, _FDI_TXA_CTL, _FDI_TXB_CTL)
3433 #define  FDI_TX_DISABLE         (0<<31)
3434 #define  FDI_TX_ENABLE          (1<<31)
3435 #define  FDI_LINK_TRAIN_PATTERN_1       (0<<28)
3436 #define  FDI_LINK_TRAIN_PATTERN_2       (1<<28)
3437 #define  FDI_LINK_TRAIN_PATTERN_IDLE    (2<<28)
3438 #define  FDI_LINK_TRAIN_NONE            (3<<28)
3439 #define  FDI_LINK_TRAIN_VOLTAGE_0_4V    (0<<25)
3440 #define  FDI_LINK_TRAIN_VOLTAGE_0_6V    (1<<25)
3441 #define  FDI_LINK_TRAIN_VOLTAGE_0_8V    (2<<25)
3442 #define  FDI_LINK_TRAIN_VOLTAGE_1_2V    (3<<25)
3443 #define  FDI_LINK_TRAIN_PRE_EMPHASIS_NONE (0<<22)
3444 #define  FDI_LINK_TRAIN_PRE_EMPHASIS_1_5X (1<<22)
3445 #define  FDI_LINK_TRAIN_PRE_EMPHASIS_2X   (2<<22)
3446 #define  FDI_LINK_TRAIN_PRE_EMPHASIS_3X   (3<<22)
3447 /* ILK always use 400mV 0dB for voltage swing and pre-emphasis level.
3448    SNB has different settings. */
3449 /* SNB A-stepping */
3450 #define  FDI_LINK_TRAIN_400MV_0DB_SNB_A         (0x38<<22)
3451 #define  FDI_LINK_TRAIN_400MV_6DB_SNB_A         (0x02<<22)
3452 #define  FDI_LINK_TRAIN_600MV_3_5DB_SNB_A       (0x01<<22)
3453 #define  FDI_LINK_TRAIN_800MV_0DB_SNB_A         (0x0<<22)
3454 /* SNB B-stepping */
3455 #define  FDI_LINK_TRAIN_400MV_0DB_SNB_B         (0x0<<22)
3456 #define  FDI_LINK_TRAIN_400MV_6DB_SNB_B         (0x3a<<22)
3457 #define  FDI_LINK_TRAIN_600MV_3_5DB_SNB_B       (0x39<<22)
3458 #define  FDI_LINK_TRAIN_800MV_0DB_SNB_B         (0x38<<22)
3459 #define  FDI_LINK_TRAIN_VOL_EMP_MASK            (0x3f<<22)
3460 #define  FDI_DP_PORT_WIDTH_X1           (0<<19)
3461 #define  FDI_DP_PORT_WIDTH_X2           (1<<19)
3462 #define  FDI_DP_PORT_WIDTH_X3           (2<<19)
3463 #define  FDI_DP_PORT_WIDTH_X4           (3<<19)
3464 #define  FDI_TX_ENHANCE_FRAME_ENABLE    (1<<18)
3465 /* Ironlake: hardwired to 1 */
3466 #define  FDI_TX_PLL_ENABLE              (1<<14)
3467
3468 /* Ivybridge has different bits for lolz */
3469 #define  FDI_LINK_TRAIN_PATTERN_1_IVB       (0<<8)
3470 #define  FDI_LINK_TRAIN_PATTERN_2_IVB       (1<<8)
3471 #define  FDI_LINK_TRAIN_PATTERN_IDLE_IVB    (2<<8)
3472 #define  FDI_LINK_TRAIN_NONE_IVB            (3<<8)
3473
3474 /* both Tx and Rx */
3475 #define  FDI_COMPOSITE_SYNC             (1<<11)
3476 #define  FDI_LINK_TRAIN_AUTO            (1<<10)
3477 #define  FDI_SCRAMBLING_ENABLE          (0<<7)
3478 #define  FDI_SCRAMBLING_DISABLE         (1<<7)
3479
3480 /* FDI_RX, FDI_X is hard-wired to Transcoder_X */
3481 #define _FDI_RXA_CTL             0xf000c
3482 #define _FDI_RXB_CTL             0xf100c
3483 #define FDI_RX_CTL(pipe) _PIPE(pipe, _FDI_RXA_CTL, _FDI_RXB_CTL)
3484 #define  FDI_RX_ENABLE          (1<<31)
3485 /* train, dp width same as FDI_TX */
3486 #define  FDI_FS_ERRC_ENABLE             (1<<27)
3487 #define  FDI_FE_ERRC_ENABLE             (1<<26)
3488 #define  FDI_DP_PORT_WIDTH_X8           (7<<19)
3489 #define  FDI_8BPC                       (0<<16)
3490 #define  FDI_10BPC                      (1<<16)
3491 #define  FDI_6BPC                       (2<<16)
3492 #define  FDI_12BPC                      (3<<16)
3493 #define  FDI_LINK_REVERSE_OVERWRITE     (1<<15)
3494 #define  FDI_DMI_LINK_REVERSE_MASK      (1<<14)
3495 #define  FDI_RX_PLL_ENABLE              (1<<13)
3496 #define  FDI_FS_ERR_CORRECT_ENABLE      (1<<11)
3497 #define  FDI_FE_ERR_CORRECT_ENABLE      (1<<10)
3498 #define  FDI_FS_ERR_REPORT_ENABLE       (1<<9)
3499 #define  FDI_FE_ERR_REPORT_ENABLE       (1<<8)
3500 #define  FDI_RX_ENHANCE_FRAME_ENABLE    (1<<6)
3501 #define  FDI_PCDCLK                     (1<<4)
3502 /* CPT */
3503 #define  FDI_AUTO_TRAINING                      (1<<10)
3504 #define  FDI_LINK_TRAIN_PATTERN_1_CPT           (0<<8)
3505 #define  FDI_LINK_TRAIN_PATTERN_2_CPT           (1<<8)
3506 #define  FDI_LINK_TRAIN_PATTERN_IDLE_CPT        (2<<8)
3507 #define  FDI_LINK_TRAIN_NORMAL_CPT              (3<<8)
3508 #define  FDI_LINK_TRAIN_PATTERN_MASK_CPT        (3<<8)
3509
3510 #define _FDI_RXA_MISC            0xf0010
3511 #define _FDI_RXB_MISC            0xf1010
3512 #define _FDI_RXA_TUSIZE1         0xf0030
3513 #define _FDI_RXA_TUSIZE2         0xf0038
3514 #define _FDI_RXB_TUSIZE1         0xf1030
3515 #define _FDI_RXB_TUSIZE2         0xf1038
3516 #define FDI_RX_MISC(pipe) _PIPE(pipe, _FDI_RXA_MISC, _FDI_RXB_MISC)
3517 #define FDI_RX_TUSIZE1(pipe) _PIPE(pipe, _FDI_RXA_TUSIZE1, _FDI_RXB_TUSIZE1)
3518 #define FDI_RX_TUSIZE2(pipe) _PIPE(pipe, _FDI_RXA_TUSIZE2, _FDI_RXB_TUSIZE2)
3519
3520 /* FDI_RX interrupt register format */
3521 #define FDI_RX_INTER_LANE_ALIGN         (1<<10)
3522 #define FDI_RX_SYMBOL_LOCK              (1<<9) /* train 2 */
3523 #define FDI_RX_BIT_LOCK                 (1<<8) /* train 1 */
3524 #define FDI_RX_TRAIN_PATTERN_2_FAIL     (1<<7)
3525 #define FDI_RX_FS_CODE_ERR              (1<<6)
3526 #define FDI_RX_FE_CODE_ERR              (1<<5)
3527 #define FDI_RX_SYMBOL_ERR_RATE_ABOVE    (1<<4)
3528 #define FDI_RX_HDCP_LINK_FAIL           (1<<3)
3529 #define FDI_RX_PIXEL_FIFO_OVERFLOW      (1<<2)
3530 #define FDI_RX_CROSS_CLOCK_OVERFLOW     (1<<1)
3531 #define FDI_RX_SYMBOL_QUEUE_OVERFLOW    (1<<0)
3532
3533 #define _FDI_RXA_IIR             0xf0014
3534 #define _FDI_RXA_IMR             0xf0018
3535 #define _FDI_RXB_IIR             0xf1014
3536 #define _FDI_RXB_IMR             0xf1018
3537 #define FDI_RX_IIR(pipe) _PIPE(pipe, _FDI_RXA_IIR, _FDI_RXB_IIR)
3538 #define FDI_RX_IMR(pipe) _PIPE(pipe, _FDI_RXA_IMR, _FDI_RXB_IMR)
3539
3540 #define FDI_PLL_CTL_1           0xfe000
3541 #define FDI_PLL_CTL_2           0xfe004
3542
3543 /* CRT */
3544 #define PCH_ADPA                0xe1100
3545 #define  ADPA_TRANS_SELECT_MASK (1<<30)
3546 #define  ADPA_TRANS_A_SELECT    0
3547 #define  ADPA_TRANS_B_SELECT    (1<<30)
3548 #define  ADPA_CRT_HOTPLUG_MASK  0x03ff0000 /* bit 25-16 */
3549 #define  ADPA_CRT_HOTPLUG_MONITOR_NONE  (0<<24)
3550 #define  ADPA_CRT_HOTPLUG_MONITOR_MASK  (3<<24)
3551 #define  ADPA_CRT_HOTPLUG_MONITOR_COLOR (3<<24)
3552 #define  ADPA_CRT_HOTPLUG_MONITOR_MONO  (2<<24)
3553 #define  ADPA_CRT_HOTPLUG_ENABLE        (1<<23)
3554 #define  ADPA_CRT_HOTPLUG_PERIOD_64     (0<<22)
3555 #define  ADPA_CRT_HOTPLUG_PERIOD_128    (1<<22)
3556 #define  ADPA_CRT_HOTPLUG_WARMUP_5MS    (0<<21)
3557 #define  ADPA_CRT_HOTPLUG_WARMUP_10MS   (1<<21)
3558 #define  ADPA_CRT_HOTPLUG_SAMPLE_2S     (0<<20)
3559 #define  ADPA_CRT_HOTPLUG_SAMPLE_4S     (1<<20)
3560 #define  ADPA_CRT_HOTPLUG_VOLTAGE_40    (0<<18)
3561 #define  ADPA_CRT_HOTPLUG_VOLTAGE_50    (1<<18)
3562 #define  ADPA_CRT_HOTPLUG_VOLTAGE_60    (2<<18)
3563 #define  ADPA_CRT_HOTPLUG_VOLTAGE_70    (3<<18)
3564 #define  ADPA_CRT_HOTPLUG_VOLREF_325MV  (0<<17)
3565 #define  ADPA_CRT_HOTPLUG_VOLREF_475MV  (1<<17)
3566 #define  ADPA_CRT_HOTPLUG_FORCE_TRIGGER (1<<16)
3567
3568 /* or SDVOB */
3569 #define HDMIB   0xe1140
3570 #define  PORT_ENABLE    (1 << 31)
3571 #define  TRANSCODER(pipe)       ((pipe) << 30)
3572 #define  TRANSCODER_CPT(pipe)   ((pipe) << 29)
3573 #define  TRANSCODER_MASK        (1 << 30)
3574 #define  TRANSCODER_MASK_CPT    (3 << 29)
3575 #define  COLOR_FORMAT_8bpc      (0)
3576 #define  COLOR_FORMAT_12bpc     (3 << 26)
3577 #define  SDVOB_HOTPLUG_ENABLE   (1 << 23)
3578 #define  SDVO_ENCODING          (0)
3579 #define  TMDS_ENCODING          (2 << 10)
3580 #define  NULL_PACKET_VSYNC_ENABLE       (1 << 9)
3581 /* CPT */
3582 #define  HDMI_MODE_SELECT       (1 << 9)
3583 #define  DVI_MODE_SELECT        (0)
3584 #define  SDVOB_BORDER_ENABLE    (1 << 7)
3585 #define  AUDIO_ENABLE           (1 << 6)
3586 #define  VSYNC_ACTIVE_HIGH      (1 << 4)
3587 #define  HSYNC_ACTIVE_HIGH      (1 << 3)
3588 #define  PORT_DETECTED          (1 << 2)
3589
3590 /* PCH SDVOB multiplex with HDMIB */
3591 #define PCH_SDVOB       HDMIB
3592
3593 #define HDMIC   0xe1150
3594 #define HDMID   0xe1160
3595
3596 #define PCH_LVDS        0xe1180
3597 #define  LVDS_DETECTED  (1 << 1)
3598
3599 #define BLC_PWM_CPU_CTL2        0x48250
3600 #define  PWM_ENABLE             (1 << 31)
3601 #define  PWM_PIPE_A             (0 << 29)
3602 #define  PWM_PIPE_B             (1 << 29)
3603 #define BLC_PWM_CPU_CTL         0x48254
3604
3605 #define BLC_PWM_PCH_CTL1        0xc8250
3606 #define  PWM_PCH_ENABLE         (1 << 31)
3607 #define  PWM_POLARITY_ACTIVE_LOW        (1 << 29)
3608 #define  PWM_POLARITY_ACTIVE_HIGH       (0 << 29)
3609 #define  PWM_POLARITY_ACTIVE_LOW2       (1 << 28)
3610 #define  PWM_POLARITY_ACTIVE_HIGH2      (0 << 28)
3611
3612 #define BLC_PWM_PCH_CTL2        0xc8254
3613
3614 #define PCH_PP_STATUS           0xc7200
3615 #define PCH_PP_CONTROL          0xc7204
3616 #define  PANEL_UNLOCK_REGS      (0xabcd << 16)
3617 #define  PANEL_UNLOCK_MASK      (0xffff << 16)
3618 #define  EDP_FORCE_VDD          (1 << 3)
3619 #define  EDP_BLC_ENABLE         (1 << 2)
3620 #define  PANEL_POWER_RESET      (1 << 1)
3621 #define  PANEL_POWER_OFF        (0 << 0)
3622 #define  PANEL_POWER_ON         (1 << 0)
3623 #define PCH_PP_ON_DELAYS        0xc7208
3624 #define  PANEL_PORT_SELECT_MASK (3 << 30)
3625 #define  PANEL_PORT_SELECT_LVDS (0 << 30)
3626 #define  PANEL_PORT_SELECT_DPA  (1 << 30)
3627 #define  EDP_PANEL              (1 << 30)
3628 #define  PANEL_PORT_SELECT_DPC  (2 << 30)
3629 #define  PANEL_PORT_SELECT_DPD  (3 << 30)
3630 #define  PANEL_POWER_UP_DELAY_MASK      (0x1fff0000)
3631 #define  PANEL_POWER_UP_DELAY_SHIFT     16
3632 #define  PANEL_LIGHT_ON_DELAY_MASK      (0x1fff)
3633 #define  PANEL_LIGHT_ON_DELAY_SHIFT     0
3634
3635 #define PCH_PP_OFF_DELAYS       0xc720c
3636 #define  PANEL_POWER_DOWN_DELAY_MASK    (0x1fff0000)
3637 #define  PANEL_POWER_DOWN_DELAY_SHIFT   16
3638 #define  PANEL_LIGHT_OFF_DELAY_MASK     (0x1fff)
3639 #define  PANEL_LIGHT_OFF_DELAY_SHIFT    0
3640
3641 #define PCH_PP_DIVISOR          0xc7210
3642 #define  PP_REFERENCE_DIVIDER_MASK      (0xffffff00)
3643 #define  PP_REFERENCE_DIVIDER_SHIFT     8
3644 #define  PANEL_POWER_CYCLE_DELAY_MASK   (0x1f)
3645 #define  PANEL_POWER_CYCLE_DELAY_SHIFT  0
3646
3647 #define PCH_DP_B                0xe4100
3648 #define PCH_DPB_AUX_CH_CTL      0xe4110
3649 #define PCH_DPB_AUX_CH_DATA1    0xe4114
3650 #define PCH_DPB_AUX_CH_DATA2    0xe4118
3651 #define PCH_DPB_AUX_CH_DATA3    0xe411c
3652 #define PCH_DPB_AUX_CH_DATA4    0xe4120
3653 #define PCH_DPB_AUX_CH_DATA5    0xe4124
3654
3655 #define PCH_DP_C                0xe4200
3656 #define PCH_DPC_AUX_CH_CTL      0xe4210
3657 #define PCH_DPC_AUX_CH_DATA1    0xe4214
3658 #define PCH_DPC_AUX_CH_DATA2    0xe4218
3659 #define PCH_DPC_AUX_CH_DATA3    0xe421c
3660 #define PCH_DPC_AUX_CH_DATA4    0xe4220
3661 #define PCH_DPC_AUX_CH_DATA5    0xe4224
3662
3663 #define PCH_DP_D                0xe4300
3664 #define PCH_DPD_AUX_CH_CTL      0xe4310
3665 #define PCH_DPD_AUX_CH_DATA1    0xe4314
3666 #define PCH_DPD_AUX_CH_DATA2    0xe4318
3667 #define PCH_DPD_AUX_CH_DATA3    0xe431c
3668 #define PCH_DPD_AUX_CH_DATA4    0xe4320
3669 #define PCH_DPD_AUX_CH_DATA5    0xe4324
3670
3671 /* CPT */
3672 #define  PORT_TRANS_A_SEL_CPT   0
3673 #define  PORT_TRANS_B_SEL_CPT   (1<<29)
3674 #define  PORT_TRANS_C_SEL_CPT   (2<<29)
3675 #define  PORT_TRANS_SEL_MASK    (3<<29)
3676 #define  PORT_TRANS_SEL_CPT(pipe)       ((pipe) << 29)
3677
3678 #define TRANS_DP_CTL_A          0xe0300
3679 #define TRANS_DP_CTL_B          0xe1300
3680 #define TRANS_DP_CTL_C          0xe2300
3681 #define TRANS_DP_CTL(pipe)      (TRANS_DP_CTL_A + (pipe) * 0x01000)
3682 #define  TRANS_DP_OUTPUT_ENABLE (1<<31)
3683 #define  TRANS_DP_PORT_SEL_B    (0<<29)
3684 #define  TRANS_DP_PORT_SEL_C    (1<<29)
3685 #define  TRANS_DP_PORT_SEL_D    (2<<29)
3686 #define  TRANS_DP_PORT_SEL_NONE (3<<29)
3687 #define  TRANS_DP_PORT_SEL_MASK (3<<29)
3688 #define  TRANS_DP_AUDIO_ONLY    (1<<26)
3689 #define  TRANS_DP_ENH_FRAMING   (1<<18)
3690 #define  TRANS_DP_8BPC          (0<<9)
3691 #define  TRANS_DP_10BPC         (1<<9)
3692 #define  TRANS_DP_6BPC          (2<<9)
3693 #define  TRANS_DP_12BPC         (3<<9)
3694 #define  TRANS_DP_BPC_MASK      (3<<9)
3695 #define  TRANS_DP_VSYNC_ACTIVE_HIGH     (1<<4)
3696 #define  TRANS_DP_VSYNC_ACTIVE_LOW      0
3697 #define  TRANS_DP_HSYNC_ACTIVE_HIGH     (1<<3)
3698 #define  TRANS_DP_HSYNC_ACTIVE_LOW      0
3699 #define  TRANS_DP_SYNC_MASK     (3<<3)
3700
3701 /* SNB eDP training params */
3702 /* SNB A-stepping */
3703 #define  EDP_LINK_TRAIN_400MV_0DB_SNB_A         (0x38<<22)
3704 #define  EDP_LINK_TRAIN_400MV_6DB_SNB_A         (0x02<<22)
3705 #define  EDP_LINK_TRAIN_600MV_3_5DB_SNB_A       (0x01<<22)
3706 #define  EDP_LINK_TRAIN_800MV_0DB_SNB_A         (0x0<<22)
3707 /* SNB B-stepping */
3708 #define  EDP_LINK_TRAIN_400_600MV_0DB_SNB_B     (0x0<<22)
3709 #define  EDP_LINK_TRAIN_400MV_3_5DB_SNB_B       (0x1<<22)
3710 #define  EDP_LINK_TRAIN_400_600MV_6DB_SNB_B     (0x3a<<22)
3711 #define  EDP_LINK_TRAIN_600_800MV_3_5DB_SNB_B   (0x39<<22)
3712 #define  EDP_LINK_TRAIN_800_1200MV_0DB_SNB_B    (0x38<<22)
3713 #define  EDP_LINK_TRAIN_VOL_EMP_MASK_SNB        (0x3f<<22)
3714
3715 /* IVB */
3716 #define EDP_LINK_TRAIN_400MV_0DB_IVB            (0x24 <<22)
3717 #define EDP_LINK_TRAIN_400MV_3_5DB_IVB          (0x2a <<22)
3718 #define EDP_LINK_TRAIN_400MV_6DB_IVB            (0x2f <<22)
3719 #define EDP_LINK_TRAIN_600MV_0DB_IVB            (0x30 <<22)
3720 #define EDP_LINK_TRAIN_600MV_3_5DB_IVB          (0x36 <<22)
3721 #define EDP_LINK_TRAIN_800MV_0DB_IVB            (0x38 <<22)
3722 #define EDP_LINK_TRAIN_800MV_3_5DB_IVB          (0x33 <<22)
3723
3724 /* legacy values */
3725 #define EDP_LINK_TRAIN_500MV_0DB_IVB            (0x00 <<22)
3726 #define EDP_LINK_TRAIN_1000MV_0DB_IVB           (0x20 <<22)
3727 #define EDP_LINK_TRAIN_500MV_3_5DB_IVB          (0x02 <<22)
3728 #define EDP_LINK_TRAIN_1000MV_3_5DB_IVB         (0x22 <<22)
3729 #define EDP_LINK_TRAIN_1000MV_6DB_IVB           (0x23 <<22)
3730
3731 #define  EDP_LINK_TRAIN_VOL_EMP_MASK_IVB        (0x3f<<22)
3732
3733 #define  FORCEWAKE                              0xA18C
3734 #define  FORCEWAKE_ACK                          0x130090
3735 #define  FORCEWAKE_MT                           0xa188 /* multi-threaded */
3736 #define  FORCEWAKE_MT_ACK                       0x130040
3737 #define  ECOBUS                                 0xa180
3738 #define    FORCEWAKE_MT_ENABLE                  (1<<5)
3739
3740 #define  GTFIFODBG                              0x120000
3741 #define    GT_FIFO_CPU_ERROR_MASK               7
3742 #define    GT_FIFO_OVFERR                       (1<<2)
3743 #define    GT_FIFO_IAWRERR                      (1<<1)
3744 #define    GT_FIFO_IARDERR                      (1<<0)
3745
3746 #define  GT_FIFO_FREE_ENTRIES                   0x120008
3747 #define    GT_FIFO_NUM_RESERVED_ENTRIES         20
3748
3749 #define GEN6_UCGCTL1                            0x9400
3750 # define GEN6_BLBUNIT_CLOCK_GATE_DISABLE                (1 << 5)
3751
3752 #define GEN6_UCGCTL2                            0x9404
3753 # define GEN6_RCZUNIT_CLOCK_GATE_DISABLE                (1 << 13)
3754 # define GEN6_RCPBUNIT_CLOCK_GATE_DISABLE               (1 << 12)
3755 # define GEN6_RCCUNIT_CLOCK_GATE_DISABLE                (1 << 11)
3756
3757 #define GEN6_RPNSWREQ                           0xA008
3758 #define   GEN6_TURBO_DISABLE                    (1<<31)
3759 #define   GEN6_FREQUENCY(x)                     ((x)<<25)
3760 #define   GEN6_OFFSET(x)                        ((x)<<19)
3761 #define   GEN6_AGGRESSIVE_TURBO                 (0<<15)
3762 #define GEN6_RC_VIDEO_FREQ                      0xA00C
3763 #define GEN6_RC_CONTROL                         0xA090
3764 #define   GEN6_RC_CTL_RC6pp_ENABLE              (1<<16)
3765 #define   GEN6_RC_CTL_RC6p_ENABLE               (1<<17)
3766 #define   GEN6_RC_CTL_RC6_ENABLE                (1<<18)
3767 #define   GEN6_RC_CTL_RC1e_ENABLE               (1<<20)
3768 #define   GEN6_RC_CTL_RC7_ENABLE                (1<<22)
3769 #define   GEN6_RC_CTL_EI_MODE(x)                ((x)<<27)
3770 #define   GEN6_RC_CTL_HW_ENABLE                 (1<<31)
3771 #define GEN6_RP_DOWN_TIMEOUT                    0xA010
3772 #define GEN6_RP_INTERRUPT_LIMITS                0xA014
3773 #define GEN6_RPSTAT1                            0xA01C
3774 #define   GEN6_CAGF_SHIFT                       8
3775 #define   GEN6_CAGF_MASK                        (0x7f << GEN6_CAGF_SHIFT)
3776 #define GEN6_RP_CONTROL                         0xA024
3777 #define   GEN6_RP_MEDIA_TURBO                   (1<<11)
3778 #define   GEN6_RP_MEDIA_MODE_MASK               (3<<9)
3779 #define   GEN6_RP_MEDIA_HW_TURBO_MODE           (3<<9)
3780 #define   GEN6_RP_MEDIA_HW_NORMAL_MODE          (2<<9)
3781 #define   GEN6_RP_MEDIA_HW_MODE                 (1<<9)
3782 #define   GEN6_RP_MEDIA_SW_MODE                 (0<<9)
3783 #define   GEN6_RP_MEDIA_IS_GFX                  (1<<8)
3784 #define   GEN6_RP_ENABLE                        (1<<7)
3785 #define   GEN6_RP_UP_IDLE_MIN                   (0x1<<3)
3786 #define   GEN6_RP_UP_BUSY_AVG                   (0x2<<3)
3787 #define   GEN6_RP_UP_BUSY_CONT                  (0x4<<3)
3788 #define   GEN6_RP_DOWN_IDLE_CONT                (0x1<<0)
3789 #define GEN6_RP_UP_THRESHOLD                    0xA02C
3790 #define GEN6_RP_DOWN_THRESHOLD                  0xA030
3791 #define GEN6_RP_CUR_UP_EI                       0xA050
3792 #define   GEN6_CURICONT_MASK                    0xffffff
3793 #define GEN6_RP_CUR_UP                          0xA054
3794 #define   GEN6_CURBSYTAVG_MASK                  0xffffff
3795 #define GEN6_RP_PREV_UP                         0xA058
3796 #define GEN6_RP_CUR_DOWN_EI                     0xA05C
3797 #define   GEN6_CURIAVG_MASK                     0xffffff
3798 #define GEN6_RP_CUR_DOWN                        0xA060
3799 #define GEN6_RP_PREV_DOWN                       0xA064
3800 #define GEN6_RP_UP_EI                           0xA068
3801 #define GEN6_RP_DOWN_EI                         0xA06C
3802 #define GEN6_RP_IDLE_HYSTERSIS                  0xA070
3803 #define GEN6_RC_STATE                           0xA094
3804 #define GEN6_RC1_WAKE_RATE_LIMIT                0xA098
3805 #define GEN6_RC6_WAKE_RATE_LIMIT                0xA09C
3806 #define GEN6_RC6pp_WAKE_RATE_LIMIT              0xA0A0
3807 #define GEN6_RC_EVALUATION_INTERVAL             0xA0A8
3808 #define GEN6_RC_IDLE_HYSTERSIS                  0xA0AC
3809 #define GEN6_RC_SLEEP                           0xA0B0
3810 #define GEN6_RC1e_THRESHOLD                     0xA0B4
3811 #define GEN6_RC6_THRESHOLD                      0xA0B8
3812 #define GEN6_RC6p_THRESHOLD                     0xA0BC
3813 #define GEN6_RC6pp_THRESHOLD                    0xA0C0
3814 #define GEN6_PMINTRMSK                          0xA168
3815
3816 #define GEN6_PMISR                              0x44020
3817 #define GEN6_PMIMR                              0x44024 /* rps_lock */
3818 #define GEN6_PMIIR                              0x44028
3819 #define GEN6_PMIER                              0x4402C
3820 #define  GEN6_PM_MBOX_EVENT                     (1<<25)
3821 #define  GEN6_PM_THERMAL_EVENT                  (1<<24)
3822 #define  GEN6_PM_RP_DOWN_TIMEOUT                (1<<6)
3823 #define  GEN6_PM_RP_UP_THRESHOLD                (1<<5)
3824 #define  GEN6_PM_RP_DOWN_THRESHOLD              (1<<4)
3825 #define  GEN6_PM_RP_UP_EI_EXPIRED               (1<<2)
3826 #define  GEN6_PM_RP_DOWN_EI_EXPIRED             (1<<1)
3827 #define  GEN6_PM_DEFERRED_EVENTS                (GEN6_PM_RP_UP_THRESHOLD | \
3828                                                  GEN6_PM_RP_DOWN_THRESHOLD | \
3829                                                  GEN6_PM_RP_DOWN_TIMEOUT)
3830
3831 #define GEN6_PCODE_MAILBOX                      0x138124
3832 #define   GEN6_PCODE_READY                      (1<<31)
3833 #define   GEN6_READ_OC_PARAMS                   0xc
3834 #define   GEN6_PCODE_WRITE_MIN_FREQ_TABLE       0x8
3835 #define   GEN6_PCODE_READ_MIN_FREQ_TABLE        0x9
3836 #define GEN6_PCODE_DATA                         0x138128
3837 #define   GEN6_PCODE_FREQ_IA_RATIO_SHIFT        8
3838
3839 #define GEN6_GT_CORE_STATUS             0x138060
3840 #define   GEN6_CORE_CPD_STATE_MASK      (7<<4)
3841 #define   GEN6_RCn_MASK                 7
3842 #define   GEN6_RC0                      0
3843 #define   GEN6_RC3                      2
3844 #define   GEN6_RC6                      3
3845 #define   GEN6_RC7                      4
3846
3847 #define G4X_AUD_VID_DID                 0x62020
3848 #define INTEL_AUDIO_DEVCL               0x808629FB
3849 #define INTEL_AUDIO_DEVBLC              0x80862801
3850 #define INTEL_AUDIO_DEVCTG              0x80862802
3851
3852 #define G4X_AUD_CNTL_ST                 0x620B4
3853 #define G4X_ELDV_DEVCL_DEVBLC           (1 << 13)
3854 #define G4X_ELDV_DEVCTG                 (1 << 14)
3855 #define G4X_ELD_ADDR                    (0xf << 5)
3856 #define G4X_ELD_ACK                     (1 << 4)
3857 #define G4X_HDMIW_HDMIEDID              0x6210C
3858
3859 #define IBX_HDMIW_HDMIEDID_A            0xE2050
3860 #define IBX_AUD_CNTL_ST_A               0xE20B4
3861 #define IBX_ELD_BUFFER_SIZE             (0x1f << 10)
3862 #define IBX_ELD_ADDRESS                 (0x1f << 5)
3863 #define IBX_ELD_ACK                     (1 << 4)
3864 #define IBX_AUD_CNTL_ST2                0xE20C0
3865 #define IBX_ELD_VALIDB                  (1 << 0)
3866 #define IBX_CP_READYB                   (1 << 1)
3867
3868 #define CPT_HDMIW_HDMIEDID_A            0xE5050
3869 #define CPT_AUD_CNTL_ST_A               0xE50B4
3870 #define CPT_AUD_CNTRL_ST2               0xE50C0
3871
3872 /* These are the 4 32-bit write offset registers for each stream
3873  * output buffer.  It determines the offset from the
3874  * 3DSTATE_SO_BUFFERs that the next streamed vertex output goes to.
3875  */
3876 #define GEN7_SO_WRITE_OFFSET(n)         (0x5280 + (n) * 4)
3877
3878 #define IBX_AUD_CONFIG_A                        0xe2000
3879 #define CPT_AUD_CONFIG_A                        0xe5000
3880 #define   AUD_CONFIG_N_VALUE_INDEX              (1 << 29)
3881 #define   AUD_CONFIG_N_PROG_ENABLE              (1 << 28)
3882 #define   AUD_CONFIG_UPPER_N_SHIFT              20
3883 #define   AUD_CONFIG_UPPER_N_VALUE              (0xff << 20)
3884 #define   AUD_CONFIG_LOWER_N_SHIFT              4
3885 #define   AUD_CONFIG_LOWER_N_VALUE              (0xfff << 4)
3886 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_SHIFT     16
3887 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI           (0xf << 16)
3888 #define   AUD_CONFIG_DISABLE_NCTS               (1 << 3)
3889
3890 #endif /* _I915_REG_H_ */