Merge branch 'master' of git://git.kernel.org/pub/scm/linux/kernel/git/kaber/nf-next-2.6
[linux-2.6.git] / drivers / gpu / drm / i915 / i915_reg.h
1 /* Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
2  * All Rights Reserved.
3  *
4  * Permission is hereby granted, free of charge, to any person obtaining a
5  * copy of this software and associated documentation files (the
6  * "Software"), to deal in the Software without restriction, including
7  * without limitation the rights to use, copy, modify, merge, publish,
8  * distribute, sub license, and/or sell copies of the Software, and to
9  * permit persons to whom the Software is furnished to do so, subject to
10  * the following conditions:
11  *
12  * The above copyright notice and this permission notice (including the
13  * next paragraph) shall be included in all copies or substantial portions
14  * of the Software.
15  *
16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
17  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
18  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
19  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
20  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
21  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
22  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
23  */
24
25 #ifndef _I915_REG_H_
26 #define _I915_REG_H_
27
28 /*
29  * The Bridge device's PCI config space has information about the
30  * fb aperture size and the amount of pre-reserved memory.
31  */
32 #define INTEL_GMCH_CTRL         0x52
33 #define INTEL_GMCH_VGA_DISABLE  (1 << 1)
34 #define INTEL_GMCH_ENABLED      0x4
35 #define INTEL_GMCH_MEM_MASK     0x1
36 #define INTEL_GMCH_MEM_64M      0x1
37 #define INTEL_GMCH_MEM_128M     0
38
39 #define INTEL_GMCH_GMS_MASK             (0xf << 4)
40 #define INTEL_855_GMCH_GMS_DISABLED     (0x0 << 4)
41 #define INTEL_855_GMCH_GMS_STOLEN_1M    (0x1 << 4)
42 #define INTEL_855_GMCH_GMS_STOLEN_4M    (0x2 << 4)
43 #define INTEL_855_GMCH_GMS_STOLEN_8M    (0x3 << 4)
44 #define INTEL_855_GMCH_GMS_STOLEN_16M   (0x4 << 4)
45 #define INTEL_855_GMCH_GMS_STOLEN_32M   (0x5 << 4)
46
47 #define INTEL_915G_GMCH_GMS_STOLEN_48M  (0x6 << 4)
48 #define INTEL_915G_GMCH_GMS_STOLEN_64M  (0x7 << 4)
49 #define INTEL_GMCH_GMS_STOLEN_128M      (0x8 << 4)
50 #define INTEL_GMCH_GMS_STOLEN_256M      (0x9 << 4)
51 #define INTEL_GMCH_GMS_STOLEN_96M       (0xa << 4)
52 #define INTEL_GMCH_GMS_STOLEN_160M      (0xb << 4)
53 #define INTEL_GMCH_GMS_STOLEN_224M      (0xc << 4)
54 #define INTEL_GMCH_GMS_STOLEN_352M      (0xd << 4)
55
56 /* PCI config space */
57
58 #define HPLLCC  0xc0 /* 855 only */
59 #define   GC_CLOCK_CONTROL_MASK         (0xf << 0)
60 #define   GC_CLOCK_133_200              (0 << 0)
61 #define   GC_CLOCK_100_200              (1 << 0)
62 #define   GC_CLOCK_100_133              (2 << 0)
63 #define   GC_CLOCK_166_250              (3 << 0)
64 #define GCFGC   0xf0 /* 915+ only */
65 #define   GC_LOW_FREQUENCY_ENABLE       (1 << 7)
66 #define   GC_DISPLAY_CLOCK_190_200_MHZ  (0 << 4)
67 #define   GC_DISPLAY_CLOCK_333_MHZ      (4 << 4)
68 #define   GC_DISPLAY_CLOCK_MASK         (7 << 4)
69 #define   GM45_GC_RENDER_CLOCK_MASK     (0xf << 0)
70 #define   GM45_GC_RENDER_CLOCK_266_MHZ  (8 << 0)
71 #define   GM45_GC_RENDER_CLOCK_320_MHZ  (9 << 0)
72 #define   GM45_GC_RENDER_CLOCK_400_MHZ  (0xb << 0)
73 #define   GM45_GC_RENDER_CLOCK_533_MHZ  (0xc << 0)
74 #define   I965_GC_RENDER_CLOCK_MASK     (0xf << 0)
75 #define   I965_GC_RENDER_CLOCK_267_MHZ  (2 << 0)
76 #define   I965_GC_RENDER_CLOCK_333_MHZ  (3 << 0)
77 #define   I965_GC_RENDER_CLOCK_444_MHZ  (4 << 0)
78 #define   I965_GC_RENDER_CLOCK_533_MHZ  (5 << 0)
79 #define   I945_GC_RENDER_CLOCK_MASK     (7 << 0)
80 #define   I945_GC_RENDER_CLOCK_166_MHZ  (0 << 0)
81 #define   I945_GC_RENDER_CLOCK_200_MHZ  (1 << 0)
82 #define   I945_GC_RENDER_CLOCK_250_MHZ  (3 << 0)
83 #define   I945_GC_RENDER_CLOCK_400_MHZ  (5 << 0)
84 #define   I915_GC_RENDER_CLOCK_MASK     (7 << 0)
85 #define   I915_GC_RENDER_CLOCK_166_MHZ  (0 << 0)
86 #define   I915_GC_RENDER_CLOCK_200_MHZ  (1 << 0)
87 #define   I915_GC_RENDER_CLOCK_333_MHZ  (4 << 0)
88 #define LBB     0xf4
89 #define GDRST 0xc0
90 #define  GDRST_FULL     (0<<2)
91 #define  GDRST_RENDER   (1<<2)
92 #define  GDRST_MEDIA    (3<<2)
93
94 /* VGA stuff */
95
96 #define VGA_ST01_MDA 0x3ba
97 #define VGA_ST01_CGA 0x3da
98
99 #define VGA_MSR_WRITE 0x3c2
100 #define VGA_MSR_READ 0x3cc
101 #define   VGA_MSR_MEM_EN (1<<1)
102 #define   VGA_MSR_CGA_MODE (1<<0)
103
104 #define VGA_SR_INDEX 0x3c4
105 #define VGA_SR_DATA 0x3c5
106
107 #define VGA_AR_INDEX 0x3c0
108 #define   VGA_AR_VID_EN (1<<5)
109 #define VGA_AR_DATA_WRITE 0x3c0
110 #define VGA_AR_DATA_READ 0x3c1
111
112 #define VGA_GR_INDEX 0x3ce
113 #define VGA_GR_DATA 0x3cf
114 /* GR05 */
115 #define   VGA_GR_MEM_READ_MODE_SHIFT 3
116 #define     VGA_GR_MEM_READ_MODE_PLANE 1
117 /* GR06 */
118 #define   VGA_GR_MEM_MODE_MASK 0xc
119 #define   VGA_GR_MEM_MODE_SHIFT 2
120 #define   VGA_GR_MEM_A0000_AFFFF 0
121 #define   VGA_GR_MEM_A0000_BFFFF 1
122 #define   VGA_GR_MEM_B0000_B7FFF 2
123 #define   VGA_GR_MEM_B0000_BFFFF 3
124
125 #define VGA_DACMASK 0x3c6
126 #define VGA_DACRX 0x3c7
127 #define VGA_DACWX 0x3c8
128 #define VGA_DACDATA 0x3c9
129
130 #define VGA_CR_INDEX_MDA 0x3b4
131 #define VGA_CR_DATA_MDA 0x3b5
132 #define VGA_CR_INDEX_CGA 0x3d4
133 #define VGA_CR_DATA_CGA 0x3d5
134
135 /*
136  * Memory interface instructions used by the kernel
137  */
138 #define MI_INSTR(opcode, flags) (((opcode) << 23) | (flags))
139
140 #define MI_NOOP                 MI_INSTR(0, 0)
141 #define MI_USER_INTERRUPT       MI_INSTR(0x02, 0)
142 #define MI_WAIT_FOR_EVENT       MI_INSTR(0x03, 0)
143 #define   MI_WAIT_FOR_PLANE_B_FLIP      (1<<6)
144 #define   MI_WAIT_FOR_PLANE_A_FLIP      (1<<2)
145 #define   MI_WAIT_FOR_PLANE_A_SCANLINES (1<<1)
146 #define MI_FLUSH                MI_INSTR(0x04, 0)
147 #define   MI_READ_FLUSH         (1 << 0)
148 #define   MI_EXE_FLUSH          (1 << 1)
149 #define   MI_NO_WRITE_FLUSH     (1 << 2)
150 #define   MI_SCENE_COUNT        (1 << 3) /* just increment scene count */
151 #define   MI_END_SCENE          (1 << 4) /* flush binner and incr scene count */
152 #define MI_BATCH_BUFFER_END     MI_INSTR(0x0a, 0)
153 #define MI_REPORT_HEAD          MI_INSTR(0x07, 0)
154 #define MI_LOAD_SCAN_LINES_INCL MI_INSTR(0x12, 0)
155 #define MI_STORE_DWORD_IMM      MI_INSTR(0x20, 1)
156 #define   MI_MEM_VIRTUAL        (1 << 22) /* 965+ only */
157 #define MI_STORE_DWORD_INDEX    MI_INSTR(0x21, 1)
158 #define   MI_STORE_DWORD_INDEX_SHIFT 2
159 #define MI_LOAD_REGISTER_IMM    MI_INSTR(0x22, 1)
160 #define MI_BATCH_BUFFER         MI_INSTR(0x30, 1)
161 #define   MI_BATCH_NON_SECURE   (1)
162 #define   MI_BATCH_NON_SECURE_I965 (1<<8)
163 #define MI_BATCH_BUFFER_START   MI_INSTR(0x31, 0)
164
165 /*
166  * 3D instructions used by the kernel
167  */
168 #define GFX_INSTR(opcode, flags) ((0x3 << 29) | ((opcode) << 24) | (flags))
169
170 #define GFX_OP_RASTER_RULES    ((0x3<<29)|(0x7<<24))
171 #define GFX_OP_SCISSOR         ((0x3<<29)|(0x1c<<24)|(0x10<<19))
172 #define   SC_UPDATE_SCISSOR       (0x1<<1)
173 #define   SC_ENABLE_MASK          (0x1<<0)
174 #define   SC_ENABLE               (0x1<<0)
175 #define GFX_OP_LOAD_INDIRECT   ((0x3<<29)|(0x1d<<24)|(0x7<<16))
176 #define GFX_OP_SCISSOR_INFO    ((0x3<<29)|(0x1d<<24)|(0x81<<16)|(0x1))
177 #define   SCI_YMIN_MASK      (0xffff<<16)
178 #define   SCI_XMIN_MASK      (0xffff<<0)
179 #define   SCI_YMAX_MASK      (0xffff<<16)
180 #define   SCI_XMAX_MASK      (0xffff<<0)
181 #define GFX_OP_SCISSOR_ENABLE    ((0x3<<29)|(0x1c<<24)|(0x10<<19))
182 #define GFX_OP_SCISSOR_RECT      ((0x3<<29)|(0x1d<<24)|(0x81<<16)|1)
183 #define GFX_OP_COLOR_FACTOR      ((0x3<<29)|(0x1d<<24)|(0x1<<16)|0x0)
184 #define GFX_OP_STIPPLE           ((0x3<<29)|(0x1d<<24)|(0x83<<16))
185 #define GFX_OP_MAP_INFO          ((0x3<<29)|(0x1d<<24)|0x4)
186 #define GFX_OP_DESTBUFFER_VARS   ((0x3<<29)|(0x1d<<24)|(0x85<<16)|0x0)
187 #define GFX_OP_DESTBUFFER_INFO   ((0x3<<29)|(0x1d<<24)|(0x8e<<16)|1)
188 #define GFX_OP_DRAWRECT_INFO     ((0x3<<29)|(0x1d<<24)|(0x80<<16)|(0x3))
189 #define GFX_OP_DRAWRECT_INFO_I965  ((0x7900<<16)|0x2)
190 #define SRC_COPY_BLT_CMD                ((2<<29)|(0x43<<22)|4)
191 #define XY_SRC_COPY_BLT_CMD             ((2<<29)|(0x53<<22)|6)
192 #define XY_MONO_SRC_COPY_IMM_BLT        ((2<<29)|(0x71<<22)|5)
193 #define XY_SRC_COPY_BLT_WRITE_ALPHA     (1<<21)
194 #define XY_SRC_COPY_BLT_WRITE_RGB       (1<<20)
195 #define   BLT_DEPTH_8                   (0<<24)
196 #define   BLT_DEPTH_16_565              (1<<24)
197 #define   BLT_DEPTH_16_1555             (2<<24)
198 #define   BLT_DEPTH_32                  (3<<24)
199 #define   BLT_ROP_GXCOPY                (0xcc<<16)
200 #define XY_SRC_COPY_BLT_SRC_TILED       (1<<15) /* 965+ only */
201 #define XY_SRC_COPY_BLT_DST_TILED       (1<<11) /* 965+ only */
202 #define CMD_OP_DISPLAYBUFFER_INFO ((0x0<<29)|(0x14<<23)|2)
203 #define   ASYNC_FLIP                (1<<22)
204 #define   DISPLAY_PLANE_A           (0<<20)
205 #define   DISPLAY_PLANE_B           (1<<20)
206
207 /*
208  * Fence registers
209  */
210 #define FENCE_REG_830_0                 0x2000
211 #define FENCE_REG_945_8                 0x3000
212 #define   I830_FENCE_START_MASK         0x07f80000
213 #define   I830_FENCE_TILING_Y_SHIFT     12
214 #define   I830_FENCE_SIZE_BITS(size)    ((ffs((size) >> 19) - 1) << 8)
215 #define   I830_FENCE_PITCH_SHIFT        4
216 #define   I830_FENCE_REG_VALID          (1<<0)
217 #define   I915_FENCE_MAX_PITCH_VAL      0x10
218 #define   I830_FENCE_MAX_PITCH_VAL      6
219 #define   I830_FENCE_MAX_SIZE_VAL       (1<<8)
220
221 #define   I915_FENCE_START_MASK         0x0ff00000
222 #define   I915_FENCE_SIZE_BITS(size)    ((ffs((size) >> 20) - 1) << 8)
223
224 #define FENCE_REG_965_0                 0x03000
225 #define   I965_FENCE_PITCH_SHIFT        2
226 #define   I965_FENCE_TILING_Y_SHIFT     1
227 #define   I965_FENCE_REG_VALID          (1<<0)
228 #define   I965_FENCE_MAX_PITCH_VAL      0x0400
229
230 /*
231  * Instruction and interrupt control regs
232  */
233 #define PGTBL_ER        0x02024
234 #define PRB0_TAIL       0x02030
235 #define PRB0_HEAD       0x02034
236 #define PRB0_START      0x02038
237 #define PRB0_CTL        0x0203c
238 #define   TAIL_ADDR             0x001FFFF8
239 #define   HEAD_WRAP_COUNT       0xFFE00000
240 #define   HEAD_WRAP_ONE         0x00200000
241 #define   HEAD_ADDR             0x001FFFFC
242 #define   RING_NR_PAGES         0x001FF000
243 #define   RING_REPORT_MASK      0x00000006
244 #define   RING_REPORT_64K       0x00000002
245 #define   RING_REPORT_128K      0x00000004
246 #define   RING_NO_REPORT        0x00000000
247 #define   RING_VALID_MASK       0x00000001
248 #define   RING_VALID            0x00000001
249 #define   RING_INVALID          0x00000000
250 #define PRB1_TAIL       0x02040 /* 915+ only */
251 #define PRB1_HEAD       0x02044 /* 915+ only */
252 #define PRB1_START      0x02048 /* 915+ only */
253 #define PRB1_CTL        0x0204c /* 915+ only */
254 #define IPEIR_I965      0x02064
255 #define IPEHR_I965      0x02068
256 #define INSTDONE_I965   0x0206c
257 #define INSTPS          0x02070 /* 965+ only */
258 #define INSTDONE1       0x0207c /* 965+ only */
259 #define ACTHD_I965      0x02074
260 #define HWS_PGA         0x02080
261 #define HWS_ADDRESS_MASK        0xfffff000
262 #define HWS_START_ADDRESS_SHIFT 4
263 #define IPEIR           0x02088
264 #define IPEHR           0x0208c
265 #define INSTDONE        0x02090
266 #define NOPID           0x02094
267 #define HWSTAM          0x02098
268 #define SCPD0           0x0209c /* 915+ only */
269 #define IER             0x020a0
270 #define IIR             0x020a4
271 #define IMR             0x020a8
272 #define ISR             0x020ac
273 #define   I915_PIPE_CONTROL_NOTIFY_INTERRUPT            (1<<18)
274 #define   I915_DISPLAY_PORT_INTERRUPT                   (1<<17)
275 #define   I915_RENDER_COMMAND_PARSER_ERROR_INTERRUPT    (1<<15)
276 #define   I915_GMCH_THERMAL_SENSOR_EVENT_INTERRUPT      (1<<14)
277 #define   I915_HWB_OOM_INTERRUPT                        (1<<13)
278 #define   I915_SYNC_STATUS_INTERRUPT                    (1<<12)
279 #define   I915_DISPLAY_PLANE_A_FLIP_PENDING_INTERRUPT   (1<<11)
280 #define   I915_DISPLAY_PLANE_B_FLIP_PENDING_INTERRUPT   (1<<10)
281 #define   I915_OVERLAY_PLANE_FLIP_PENDING_INTERRUPT     (1<<9)
282 #define   I915_DISPLAY_PLANE_C_FLIP_PENDING_INTERRUPT   (1<<8)
283 #define   I915_DISPLAY_PIPE_A_VBLANK_INTERRUPT          (1<<7)
284 #define   I915_DISPLAY_PIPE_A_EVENT_INTERRUPT           (1<<6)
285 #define   I915_DISPLAY_PIPE_B_VBLANK_INTERRUPT          (1<<5)
286 #define   I915_DISPLAY_PIPE_B_EVENT_INTERRUPT           (1<<4)
287 #define   I915_DEBUG_INTERRUPT                          (1<<2)
288 #define   I915_USER_INTERRUPT                           (1<<1)
289 #define   I915_ASLE_INTERRUPT                           (1<<0)
290 #define EIR             0x020b0
291 #define EMR             0x020b4
292 #define ESR             0x020b8
293 #define   GM45_ERROR_PAGE_TABLE                         (1<<5)
294 #define   GM45_ERROR_MEM_PRIV                           (1<<4)
295 #define   I915_ERROR_PAGE_TABLE                         (1<<4)
296 #define   GM45_ERROR_CP_PRIV                            (1<<3)
297 #define   I915_ERROR_MEMORY_REFRESH                     (1<<1)
298 #define   I915_ERROR_INSTRUCTION                        (1<<0)
299 #define INSTPM          0x020c0
300 #define ACTHD           0x020c8
301 #define FW_BLC          0x020d8
302 #define FW_BLC2         0x020dc
303 #define FW_BLC_SELF     0x020e0 /* 915+ only */
304 #define   FW_BLC_SELF_EN (1<<15)
305 #define MM_BURST_LENGTH     0x00700000
306 #define MM_FIFO_WATERMARK   0x0001F000
307 #define LM_BURST_LENGTH     0x00000700
308 #define LM_FIFO_WATERMARK   0x0000001F
309 #define MI_ARB_STATE    0x020e4 /* 915+ only */
310 #define CACHE_MODE_0    0x02120 /* 915+ only */
311 #define   CM0_MASK_SHIFT          16
312 #define   CM0_IZ_OPT_DISABLE      (1<<6)
313 #define   CM0_ZR_OPT_DISABLE      (1<<5)
314 #define   CM0_DEPTH_EVICT_DISABLE (1<<4)
315 #define   CM0_COLOR_EVICT_DISABLE (1<<3)
316 #define   CM0_DEPTH_WRITE_DISABLE (1<<1)
317 #define   CM0_RC_OP_FLUSH_DISABLE (1<<0)
318 #define GFX_FLSH_CNTL   0x02170 /* 915+ only */
319
320
321 /*
322  * Framebuffer compression (915+ only)
323  */
324
325 #define FBC_CFB_BASE            0x03200 /* 4k page aligned */
326 #define FBC_LL_BASE             0x03204 /* 4k page aligned */
327 #define FBC_CONTROL             0x03208
328 #define   FBC_CTL_EN            (1<<31)
329 #define   FBC_CTL_PERIODIC      (1<<30)
330 #define   FBC_CTL_INTERVAL_SHIFT (16)
331 #define   FBC_CTL_UNCOMPRESSIBLE (1<<14)
332 #define   FBC_CTL_STRIDE_SHIFT  (5)
333 #define   FBC_CTL_FENCENO       (1<<0)
334 #define FBC_COMMAND             0x0320c
335 #define   FBC_CMD_COMPRESS      (1<<0)
336 #define FBC_STATUS              0x03210
337 #define   FBC_STAT_COMPRESSING  (1<<31)
338 #define   FBC_STAT_COMPRESSED   (1<<30)
339 #define   FBC_STAT_MODIFIED     (1<<29)
340 #define   FBC_STAT_CURRENT_LINE (1<<0)
341 #define FBC_CONTROL2            0x03214
342 #define   FBC_CTL_FENCE_DBL     (0<<4)
343 #define   FBC_CTL_IDLE_IMM      (0<<2)
344 #define   FBC_CTL_IDLE_FULL     (1<<2)
345 #define   FBC_CTL_IDLE_LINE     (2<<2)
346 #define   FBC_CTL_IDLE_DEBUG    (3<<2)
347 #define   FBC_CTL_CPU_FENCE     (1<<1)
348 #define   FBC_CTL_PLANEA        (0<<0)
349 #define   FBC_CTL_PLANEB        (1<<0)
350 #define FBC_FENCE_OFF           0x0321b
351 #define FBC_TAG                 0x03300
352
353 #define FBC_LL_SIZE             (1536)
354
355 /* Framebuffer compression for GM45+ */
356 #define DPFC_CB_BASE            0x3200
357 #define DPFC_CONTROL            0x3208
358 #define   DPFC_CTL_EN           (1<<31)
359 #define   DPFC_CTL_PLANEA       (0<<30)
360 #define   DPFC_CTL_PLANEB       (1<<30)
361 #define   DPFC_CTL_FENCE_EN     (1<<29)
362 #define   DPFC_SR_EN            (1<<10)
363 #define   DPFC_CTL_LIMIT_1X     (0<<6)
364 #define   DPFC_CTL_LIMIT_2X     (1<<6)
365 #define   DPFC_CTL_LIMIT_4X     (2<<6)
366 #define DPFC_RECOMP_CTL         0x320c
367 #define   DPFC_RECOMP_STALL_EN  (1<<27)
368 #define   DPFC_RECOMP_STALL_WM_SHIFT (16)
369 #define   DPFC_RECOMP_STALL_WM_MASK (0x07ff0000)
370 #define   DPFC_RECOMP_TIMER_COUNT_SHIFT (0)
371 #define   DPFC_RECOMP_TIMER_COUNT_MASK (0x0000003f)
372 #define DPFC_STATUS             0x3210
373 #define   DPFC_INVAL_SEG_SHIFT  (16)
374 #define   DPFC_INVAL_SEG_MASK   (0x07ff0000)
375 #define   DPFC_COMP_SEG_SHIFT   (0)
376 #define   DPFC_COMP_SEG_MASK    (0x000003ff)
377 #define DPFC_STATUS2            0x3214
378 #define DPFC_FENCE_YOFF         0x3218
379 #define DPFC_CHICKEN            0x3224
380 #define   DPFC_HT_MODIFY        (1<<31)
381
382 /*
383  * GPIO regs
384  */
385 #define GPIOA                   0x5010
386 #define GPIOB                   0x5014
387 #define GPIOC                   0x5018
388 #define GPIOD                   0x501c
389 #define GPIOE                   0x5020
390 #define GPIOF                   0x5024
391 #define GPIOG                   0x5028
392 #define GPIOH                   0x502c
393 # define GPIO_CLOCK_DIR_MASK            (1 << 0)
394 # define GPIO_CLOCK_DIR_IN              (0 << 1)
395 # define GPIO_CLOCK_DIR_OUT             (1 << 1)
396 # define GPIO_CLOCK_VAL_MASK            (1 << 2)
397 # define GPIO_CLOCK_VAL_OUT             (1 << 3)
398 # define GPIO_CLOCK_VAL_IN              (1 << 4)
399 # define GPIO_CLOCK_PULLUP_DISABLE      (1 << 5)
400 # define GPIO_DATA_DIR_MASK             (1 << 8)
401 # define GPIO_DATA_DIR_IN               (0 << 9)
402 # define GPIO_DATA_DIR_OUT              (1 << 9)
403 # define GPIO_DATA_VAL_MASK             (1 << 10)
404 # define GPIO_DATA_VAL_OUT              (1 << 11)
405 # define GPIO_DATA_VAL_IN               (1 << 12)
406 # define GPIO_DATA_PULLUP_DISABLE       (1 << 13)
407
408 /*
409  * Clock control & power management
410  */
411
412 #define VGA0    0x6000
413 #define VGA1    0x6004
414 #define VGA_PD  0x6010
415 #define   VGA0_PD_P2_DIV_4      (1 << 7)
416 #define   VGA0_PD_P1_DIV_2      (1 << 5)
417 #define   VGA0_PD_P1_SHIFT      0
418 #define   VGA0_PD_P1_MASK       (0x1f << 0)
419 #define   VGA1_PD_P2_DIV_4      (1 << 15)
420 #define   VGA1_PD_P1_DIV_2      (1 << 13)
421 #define   VGA1_PD_P1_SHIFT      8
422 #define   VGA1_PD_P1_MASK       (0x1f << 8)
423 #define DPLL_A  0x06014
424 #define DPLL_B  0x06018
425 #define   DPLL_VCO_ENABLE               (1 << 31)
426 #define   DPLL_DVO_HIGH_SPEED           (1 << 30)
427 #define   DPLL_SYNCLOCK_ENABLE          (1 << 29)
428 #define   DPLL_VGA_MODE_DIS             (1 << 28)
429 #define   DPLLB_MODE_DAC_SERIAL         (1 << 26) /* i915 */
430 #define   DPLLB_MODE_LVDS               (2 << 26) /* i915 */
431 #define   DPLL_MODE_MASK                (3 << 26)
432 #define   DPLL_DAC_SERIAL_P2_CLOCK_DIV_10 (0 << 24) /* i915 */
433 #define   DPLL_DAC_SERIAL_P2_CLOCK_DIV_5 (1 << 24) /* i915 */
434 #define   DPLLB_LVDS_P2_CLOCK_DIV_14    (0 << 24) /* i915 */
435 #define   DPLLB_LVDS_P2_CLOCK_DIV_7     (1 << 24) /* i915 */
436 #define   DPLL_P2_CLOCK_DIV_MASK        0x03000000 /* i915 */
437 #define   DPLL_FPA01_P1_POST_DIV_MASK   0x00ff0000 /* i915 */
438 #define   DPLL_FPA01_P1_POST_DIV_MASK_IGD       0x00ff8000 /* IGD */
439
440 #define I915_FIFO_UNDERRUN_STATUS               (1UL<<31)
441 #define I915_CRC_ERROR_ENABLE                   (1UL<<29)
442 #define I915_CRC_DONE_ENABLE                    (1UL<<28)
443 #define I915_GMBUS_EVENT_ENABLE                 (1UL<<27)
444 #define I915_VSYNC_INTERRUPT_ENABLE             (1UL<<25)
445 #define I915_DISPLAY_LINE_COMPARE_ENABLE        (1UL<<24)
446 #define I915_DPST_EVENT_ENABLE                  (1UL<<23)
447 #define I915_LEGACY_BLC_EVENT_ENABLE            (1UL<<22)
448 #define I915_ODD_FIELD_INTERRUPT_ENABLE         (1UL<<21)
449 #define I915_EVEN_FIELD_INTERRUPT_ENABLE        (1UL<<20)
450 #define I915_START_VBLANK_INTERRUPT_ENABLE      (1UL<<18)       /* 965 or later */
451 #define I915_VBLANK_INTERRUPT_ENABLE            (1UL<<17)
452 #define I915_OVERLAY_UPDATED_ENABLE             (1UL<<16)
453 #define I915_CRC_ERROR_INTERRUPT_STATUS         (1UL<<13)
454 #define I915_CRC_DONE_INTERRUPT_STATUS          (1UL<<12)
455 #define I915_GMBUS_INTERRUPT_STATUS             (1UL<<11)
456 #define I915_VSYNC_INTERRUPT_STATUS             (1UL<<9)
457 #define I915_DISPLAY_LINE_COMPARE_STATUS        (1UL<<8)
458 #define I915_DPST_EVENT_STATUS                  (1UL<<7)
459 #define I915_LEGACY_BLC_EVENT_STATUS            (1UL<<6)
460 #define I915_ODD_FIELD_INTERRUPT_STATUS         (1UL<<5)
461 #define I915_EVEN_FIELD_INTERRUPT_STATUS        (1UL<<4)
462 #define I915_START_VBLANK_INTERRUPT_STATUS      (1UL<<2)        /* 965 or later */
463 #define I915_VBLANK_INTERRUPT_STATUS            (1UL<<1)
464 #define I915_OVERLAY_UPDATED_STATUS             (1UL<<0)
465
466 #define SRX_INDEX               0x3c4
467 #define SRX_DATA                0x3c5
468 #define SR01                    1
469 #define SR01_SCREEN_OFF         (1<<5)
470
471 #define PPCR                    0x61204
472 #define PPCR_ON                 (1<<0)
473
474 #define DVOB                    0x61140
475 #define DVOB_ON                 (1<<31)
476 #define DVOC                    0x61160
477 #define DVOC_ON                 (1<<31)
478 #define LVDS                    0x61180
479 #define LVDS_ON                 (1<<31)
480
481 #define ADPA                    0x61100
482 #define ADPA_DPMS_MASK          (~(3<<10))
483 #define ADPA_DPMS_ON            (0<<10)
484 #define ADPA_DPMS_SUSPEND       (1<<10)
485 #define ADPA_DPMS_STANDBY       (2<<10)
486 #define ADPA_DPMS_OFF           (3<<10)
487
488 #define RING_TAIL               0x00
489 #define TAIL_ADDR               0x001FFFF8
490 #define RING_HEAD               0x04
491 #define HEAD_WRAP_COUNT         0xFFE00000
492 #define HEAD_WRAP_ONE           0x00200000
493 #define HEAD_ADDR               0x001FFFFC
494 #define RING_START              0x08
495 #define START_ADDR              0xFFFFF000
496 #define RING_LEN                0x0C
497 #define RING_NR_PAGES           0x001FF000
498 #define RING_REPORT_MASK        0x00000006
499 #define RING_REPORT_64K         0x00000002
500 #define RING_REPORT_128K        0x00000004
501 #define RING_NO_REPORT          0x00000000
502 #define RING_VALID_MASK         0x00000001
503 #define RING_VALID              0x00000001
504 #define RING_INVALID            0x00000000
505
506 /* Scratch pad debug 0 reg:
507  */
508 #define   DPLL_FPA01_P1_POST_DIV_MASK_I830      0x001f0000
509 /*
510  * The i830 generation, in LVDS mode, defines P1 as the bit number set within
511  * this field (only one bit may be set).
512  */
513 #define   DPLL_FPA01_P1_POST_DIV_MASK_I830_LVDS 0x003f0000
514 #define   DPLL_FPA01_P1_POST_DIV_SHIFT  16
515 #define   DPLL_FPA01_P1_POST_DIV_SHIFT_IGD 15
516 /* i830, required in DVO non-gang */
517 #define   PLL_P2_DIVIDE_BY_4            (1 << 23)
518 #define   PLL_P1_DIVIDE_BY_TWO          (1 << 21) /* i830 */
519 #define   PLL_REF_INPUT_DREFCLK         (0 << 13)
520 #define   PLL_REF_INPUT_TVCLKINA        (1 << 13) /* i830 */
521 #define   PLL_REF_INPUT_TVCLKINBC       (2 << 13) /* SDVO TVCLKIN */
522 #define   PLLB_REF_INPUT_SPREADSPECTRUMIN (3 << 13)
523 #define   PLL_REF_INPUT_MASK            (3 << 13)
524 #define   PLL_LOAD_PULSE_PHASE_SHIFT            9
525 /* IGDNG */
526 # define PLL_REF_SDVO_HDMI_MULTIPLIER_SHIFT     9
527 # define PLL_REF_SDVO_HDMI_MULTIPLIER_MASK      (7 << 9)
528 # define PLL_REF_SDVO_HDMI_MULTIPLIER(x)        (((x)-1) << 9)
529 # define DPLL_FPA1_P1_POST_DIV_SHIFT            0
530 # define DPLL_FPA1_P1_POST_DIV_MASK             0xff
531
532 /*
533  * Parallel to Serial Load Pulse phase selection.
534  * Selects the phase for the 10X DPLL clock for the PCIe
535  * digital display port. The range is 4 to 13; 10 or more
536  * is just a flip delay. The default is 6
537  */
538 #define   PLL_LOAD_PULSE_PHASE_MASK             (0xf << PLL_LOAD_PULSE_PHASE_SHIFT)
539 #define   DISPLAY_RATE_SELECT_FPA1              (1 << 8)
540 /*
541  * SDVO multiplier for 945G/GM. Not used on 965.
542  */
543 #define   SDVO_MULTIPLIER_MASK                  0x000000ff
544 #define   SDVO_MULTIPLIER_SHIFT_HIRES           4
545 #define   SDVO_MULTIPLIER_SHIFT_VGA             0
546 #define DPLL_A_MD 0x0601c /* 965+ only */
547 /*
548  * UDI pixel divider, controlling how many pixels are stuffed into a packet.
549  *
550  * Value is pixels minus 1.  Must be set to 1 pixel for SDVO.
551  */
552 #define   DPLL_MD_UDI_DIVIDER_MASK              0x3f000000
553 #define   DPLL_MD_UDI_DIVIDER_SHIFT             24
554 /* UDI pixel divider for VGA, same as DPLL_MD_UDI_DIVIDER_MASK. */
555 #define   DPLL_MD_VGA_UDI_DIVIDER_MASK          0x003f0000
556 #define   DPLL_MD_VGA_UDI_DIVIDER_SHIFT         16
557 /*
558  * SDVO/UDI pixel multiplier.
559  *
560  * SDVO requires that the bus clock rate be between 1 and 2 Ghz, and the bus
561  * clock rate is 10 times the DPLL clock.  At low resolution/refresh rate
562  * modes, the bus rate would be below the limits, so SDVO allows for stuffing
563  * dummy bytes in the datastream at an increased clock rate, with both sides of
564  * the link knowing how many bytes are fill.
565  *
566  * So, for a mode with a dotclock of 65Mhz, we would want to double the clock
567  * rate to 130Mhz to get a bus rate of 1.30Ghz.  The DPLL clock rate would be
568  * set to 130Mhz, and the SDVO multiplier set to 2x in this register and
569  * through an SDVO command.
570  *
571  * This register field has values of multiplication factor minus 1, with
572  * a maximum multiplier of 5 for SDVO.
573  */
574 #define   DPLL_MD_UDI_MULTIPLIER_MASK           0x00003f00
575 #define   DPLL_MD_UDI_MULTIPLIER_SHIFT          8
576 /*
577  * SDVO/UDI pixel multiplier for VGA, same as DPLL_MD_UDI_MULTIPLIER_MASK.
578  * This best be set to the default value (3) or the CRT won't work. No,
579  * I don't entirely understand what this does...
580  */
581 #define   DPLL_MD_VGA_UDI_MULTIPLIER_MASK       0x0000003f
582 #define   DPLL_MD_VGA_UDI_MULTIPLIER_SHIFT      0
583 #define DPLL_B_MD 0x06020 /* 965+ only */
584 #define FPA0    0x06040
585 #define FPA1    0x06044
586 #define FPB0    0x06048
587 #define FPB1    0x0604c
588 #define   FP_N_DIV_MASK         0x003f0000
589 #define   FP_N_IGD_DIV_MASK     0x00ff0000
590 #define   FP_N_DIV_SHIFT                16
591 #define   FP_M1_DIV_MASK        0x00003f00
592 #define   FP_M1_DIV_SHIFT                8
593 #define   FP_M2_DIV_MASK        0x0000003f
594 #define   FP_M2_IGD_DIV_MASK    0x000000ff
595 #define   FP_M2_DIV_SHIFT                0
596 #define DPLL_TEST       0x606c
597 #define   DPLLB_TEST_SDVO_DIV_1         (0 << 22)
598 #define   DPLLB_TEST_SDVO_DIV_2         (1 << 22)
599 #define   DPLLB_TEST_SDVO_DIV_4         (2 << 22)
600 #define   DPLLB_TEST_SDVO_DIV_MASK      (3 << 22)
601 #define   DPLLB_TEST_N_BYPASS           (1 << 19)
602 #define   DPLLB_TEST_M_BYPASS           (1 << 18)
603 #define   DPLLB_INPUT_BUFFER_ENABLE     (1 << 16)
604 #define   DPLLA_TEST_N_BYPASS           (1 << 3)
605 #define   DPLLA_TEST_M_BYPASS           (1 << 2)
606 #define   DPLLA_INPUT_BUFFER_ENABLE     (1 << 0)
607 #define D_STATE         0x6104
608 #define  DSTATE_PLL_D3_OFF                      (1<<3)
609 #define  DSTATE_GFX_CLOCK_GATING                (1<<1)
610 #define  DSTATE_DOT_CLOCK_GATING                (1<<0)
611 #define DSPCLK_GATE_D           0x6200
612 # define DPUNIT_B_CLOCK_GATE_DISABLE            (1 << 30) /* 965 */
613 # define VSUNIT_CLOCK_GATE_DISABLE              (1 << 29) /* 965 */
614 # define VRHUNIT_CLOCK_GATE_DISABLE             (1 << 28) /* 965 */
615 # define VRDUNIT_CLOCK_GATE_DISABLE             (1 << 27) /* 965 */
616 # define AUDUNIT_CLOCK_GATE_DISABLE             (1 << 26) /* 965 */
617 # define DPUNIT_A_CLOCK_GATE_DISABLE            (1 << 25) /* 965 */
618 # define DPCUNIT_CLOCK_GATE_DISABLE             (1 << 24) /* 965 */
619 # define TVRUNIT_CLOCK_GATE_DISABLE             (1 << 23) /* 915-945 */
620 # define TVCUNIT_CLOCK_GATE_DISABLE             (1 << 22) /* 915-945 */
621 # define TVFUNIT_CLOCK_GATE_DISABLE             (1 << 21) /* 915-945 */
622 # define TVEUNIT_CLOCK_GATE_DISABLE             (1 << 20) /* 915-945 */
623 # define DVSUNIT_CLOCK_GATE_DISABLE             (1 << 19) /* 915-945 */
624 # define DSSUNIT_CLOCK_GATE_DISABLE             (1 << 18) /* 915-945 */
625 # define DDBUNIT_CLOCK_GATE_DISABLE             (1 << 17) /* 915-945 */
626 # define DPRUNIT_CLOCK_GATE_DISABLE             (1 << 16) /* 915-945 */
627 # define DPFUNIT_CLOCK_GATE_DISABLE             (1 << 15) /* 915-945 */
628 # define DPBMUNIT_CLOCK_GATE_DISABLE            (1 << 14) /* 915-945 */
629 # define DPLSUNIT_CLOCK_GATE_DISABLE            (1 << 13) /* 915-945 */
630 # define DPLUNIT_CLOCK_GATE_DISABLE             (1 << 12) /* 915-945 */
631 # define DPOUNIT_CLOCK_GATE_DISABLE             (1 << 11)
632 # define DPBUNIT_CLOCK_GATE_DISABLE             (1 << 10)
633 # define DCUNIT_CLOCK_GATE_DISABLE              (1 << 9)
634 # define DPUNIT_CLOCK_GATE_DISABLE              (1 << 8)
635 # define VRUNIT_CLOCK_GATE_DISABLE              (1 << 7) /* 915+: reserved */
636 # define OVHUNIT_CLOCK_GATE_DISABLE             (1 << 6) /* 830-865 */
637 # define DPIOUNIT_CLOCK_GATE_DISABLE            (1 << 6) /* 915-945 */
638 # define OVFUNIT_CLOCK_GATE_DISABLE             (1 << 5)
639 # define OVBUNIT_CLOCK_GATE_DISABLE             (1 << 4)
640 /**
641  * This bit must be set on the 830 to prevent hangs when turning off the
642  * overlay scaler.
643  */
644 # define OVRUNIT_CLOCK_GATE_DISABLE             (1 << 3)
645 # define OVCUNIT_CLOCK_GATE_DISABLE             (1 << 2)
646 # define OVUUNIT_CLOCK_GATE_DISABLE             (1 << 1)
647 # define ZVUNIT_CLOCK_GATE_DISABLE              (1 << 0) /* 830 */
648 # define OVLUNIT_CLOCK_GATE_DISABLE             (1 << 0) /* 845,865 */
649
650 #define RENCLK_GATE_D1          0x6204
651 # define BLITTER_CLOCK_GATE_DISABLE             (1 << 13) /* 945GM only */
652 # define MPEG_CLOCK_GATE_DISABLE                (1 << 12) /* 945GM only */
653 # define PC_FE_CLOCK_GATE_DISABLE               (1 << 11)
654 # define PC_BE_CLOCK_GATE_DISABLE               (1 << 10)
655 # define WINDOWER_CLOCK_GATE_DISABLE            (1 << 9)
656 # define INTERPOLATOR_CLOCK_GATE_DISABLE        (1 << 8)
657 # define COLOR_CALCULATOR_CLOCK_GATE_DISABLE    (1 << 7)
658 # define MOTION_COMP_CLOCK_GATE_DISABLE         (1 << 6)
659 # define MAG_CLOCK_GATE_DISABLE                 (1 << 5)
660 /** This bit must be unset on 855,865 */
661 # define MECI_CLOCK_GATE_DISABLE                (1 << 4)
662 # define DCMP_CLOCK_GATE_DISABLE                (1 << 3)
663 # define MEC_CLOCK_GATE_DISABLE                 (1 << 2)
664 # define MECO_CLOCK_GATE_DISABLE                (1 << 1)
665 /** This bit must be set on 855,865. */
666 # define SV_CLOCK_GATE_DISABLE                  (1 << 0)
667 # define I915_MPEG_CLOCK_GATE_DISABLE           (1 << 16)
668 # define I915_VLD_IP_PR_CLOCK_GATE_DISABLE      (1 << 15)
669 # define I915_MOTION_COMP_CLOCK_GATE_DISABLE    (1 << 14)
670 # define I915_BD_BF_CLOCK_GATE_DISABLE          (1 << 13)
671 # define I915_SF_SE_CLOCK_GATE_DISABLE          (1 << 12)
672 # define I915_WM_CLOCK_GATE_DISABLE             (1 << 11)
673 # define I915_IZ_CLOCK_GATE_DISABLE             (1 << 10)
674 # define I915_PI_CLOCK_GATE_DISABLE             (1 << 9)
675 # define I915_DI_CLOCK_GATE_DISABLE             (1 << 8)
676 # define I915_SH_SV_CLOCK_GATE_DISABLE          (1 << 7)
677 # define I915_PL_DG_QC_FT_CLOCK_GATE_DISABLE    (1 << 6)
678 # define I915_SC_CLOCK_GATE_DISABLE             (1 << 5)
679 # define I915_FL_CLOCK_GATE_DISABLE             (1 << 4)
680 # define I915_DM_CLOCK_GATE_DISABLE             (1 << 3)
681 # define I915_PS_CLOCK_GATE_DISABLE             (1 << 2)
682 # define I915_CC_CLOCK_GATE_DISABLE             (1 << 1)
683 # define I915_BY_CLOCK_GATE_DISABLE             (1 << 0)
684
685 # define I965_RCZ_CLOCK_GATE_DISABLE            (1 << 30)
686 /** This bit must always be set on 965G/965GM */
687 # define I965_RCC_CLOCK_GATE_DISABLE            (1 << 29)
688 # define I965_RCPB_CLOCK_GATE_DISABLE           (1 << 28)
689 # define I965_DAP_CLOCK_GATE_DISABLE            (1 << 27)
690 # define I965_ROC_CLOCK_GATE_DISABLE            (1 << 26)
691 # define I965_GW_CLOCK_GATE_DISABLE             (1 << 25)
692 # define I965_TD_CLOCK_GATE_DISABLE             (1 << 24)
693 /** This bit must always be set on 965G */
694 # define I965_ISC_CLOCK_GATE_DISABLE            (1 << 23)
695 # define I965_IC_CLOCK_GATE_DISABLE             (1 << 22)
696 # define I965_EU_CLOCK_GATE_DISABLE             (1 << 21)
697 # define I965_IF_CLOCK_GATE_DISABLE             (1 << 20)
698 # define I965_TC_CLOCK_GATE_DISABLE             (1 << 19)
699 # define I965_SO_CLOCK_GATE_DISABLE             (1 << 17)
700 # define I965_FBC_CLOCK_GATE_DISABLE            (1 << 16)
701 # define I965_MARI_CLOCK_GATE_DISABLE           (1 << 15)
702 # define I965_MASF_CLOCK_GATE_DISABLE           (1 << 14)
703 # define I965_MAWB_CLOCK_GATE_DISABLE           (1 << 13)
704 # define I965_EM_CLOCK_GATE_DISABLE             (1 << 12)
705 # define I965_UC_CLOCK_GATE_DISABLE             (1 << 11)
706 # define I965_SI_CLOCK_GATE_DISABLE             (1 << 6)
707 # define I965_MT_CLOCK_GATE_DISABLE             (1 << 5)
708 # define I965_PL_CLOCK_GATE_DISABLE             (1 << 4)
709 # define I965_DG_CLOCK_GATE_DISABLE             (1 << 3)
710 # define I965_QC_CLOCK_GATE_DISABLE             (1 << 2)
711 # define I965_FT_CLOCK_GATE_DISABLE             (1 << 1)
712 # define I965_DM_CLOCK_GATE_DISABLE             (1 << 0)
713
714 #define RENCLK_GATE_D2          0x6208
715 #define VF_UNIT_CLOCK_GATE_DISABLE              (1 << 9)
716 #define GS_UNIT_CLOCK_GATE_DISABLE              (1 << 7)
717 #define CL_UNIT_CLOCK_GATE_DISABLE              (1 << 6)
718 #define RAMCLK_GATE_D           0x6210          /* CRL only */
719 #define DEUC                    0x6214          /* CRL only */
720
721 /*
722  * Palette regs
723  */
724
725 #define PALETTE_A               0x0a000
726 #define PALETTE_B               0x0a800
727
728 /* MCH MMIO space */
729
730 /*
731  * MCHBAR mirror.
732  *
733  * This mirrors the MCHBAR MMIO space whose location is determined by
734  * device 0 function 0's pci config register 0x44 or 0x48 and matches it in
735  * every way.  It is not accessible from the CP register read instructions.
736  *
737  */
738 #define MCHBAR_MIRROR_BASE      0x10000
739
740 /** 915-945 and GM965 MCH register controlling DRAM channel access */
741 #define DCC                     0x10200
742 #define DCC_ADDRESSING_MODE_SINGLE_CHANNEL              (0 << 0)
743 #define DCC_ADDRESSING_MODE_DUAL_CHANNEL_ASYMMETRIC     (1 << 0)
744 #define DCC_ADDRESSING_MODE_DUAL_CHANNEL_INTERLEAVED    (2 << 0)
745 #define DCC_ADDRESSING_MODE_MASK                        (3 << 0)
746 #define DCC_CHANNEL_XOR_DISABLE                         (1 << 10)
747 #define DCC_CHANNEL_XOR_BIT_17                          (1 << 9)
748
749 /** 965 MCH register controlling DRAM channel configuration */
750 #define C0DRB3                  0x10206
751 #define C1DRB3                  0x10606
752
753 /* Clocking configuration register */
754 #define CLKCFG                  0x10c00
755 #define CLKCFG_FSB_400                                  (5 << 0)        /* hrawclk 100 */
756 #define CLKCFG_FSB_533                                  (1 << 0)        /* hrawclk 133 */
757 #define CLKCFG_FSB_667                                  (3 << 0)        /* hrawclk 166 */
758 #define CLKCFG_FSB_800                                  (2 << 0)        /* hrawclk 200 */
759 #define CLKCFG_FSB_1067                                 (6 << 0)        /* hrawclk 266 */
760 #define CLKCFG_FSB_1333                                 (7 << 0)        /* hrawclk 333 */
761 /* Note, below two are guess */
762 #define CLKCFG_FSB_1600                                 (4 << 0)        /* hrawclk 400 */
763 #define CLKCFG_FSB_1600_ALT                             (0 << 0)        /* hrawclk 400 */
764 #define CLKCFG_FSB_MASK                                 (7 << 0)
765 #define CLKCFG_MEM_533                                  (1 << 4)
766 #define CLKCFG_MEM_667                                  (2 << 4)
767 #define CLKCFG_MEM_800                                  (3 << 4)
768 #define CLKCFG_MEM_MASK                                 (7 << 4)
769
770 /** GM965 GM45 render standby register */
771 #define MCHBAR_RENDER_STANDBY   0x111B8
772
773 #define PEG_BAND_GAP_DATA       0x14d68
774
775 /*
776  * Overlay regs
777  */
778
779 #define OVADD                   0x30000
780 #define DOVSTA                  0x30008
781 #define OC_BUF                  (0x3<<20)
782 #define OGAMC5                  0x30010
783 #define OGAMC4                  0x30014
784 #define OGAMC3                  0x30018
785 #define OGAMC2                  0x3001c
786 #define OGAMC1                  0x30020
787 #define OGAMC0                  0x30024
788
789 /*
790  * Display engine regs
791  */
792
793 /* Pipe A timing regs */
794 #define HTOTAL_A        0x60000
795 #define HBLANK_A        0x60004
796 #define HSYNC_A         0x60008
797 #define VTOTAL_A        0x6000c
798 #define VBLANK_A        0x60010
799 #define VSYNC_A         0x60014
800 #define PIPEASRC        0x6001c
801 #define BCLRPAT_A       0x60020
802
803 /* Pipe B timing regs */
804 #define HTOTAL_B        0x61000
805 #define HBLANK_B        0x61004
806 #define HSYNC_B         0x61008
807 #define VTOTAL_B        0x6100c
808 #define VBLANK_B        0x61010
809 #define VSYNC_B         0x61014
810 #define PIPEBSRC        0x6101c
811 #define BCLRPAT_B       0x61020
812
813 /* VGA port control */
814 #define ADPA                    0x61100
815 #define   ADPA_DAC_ENABLE       (1<<31)
816 #define   ADPA_DAC_DISABLE      0
817 #define   ADPA_PIPE_SELECT_MASK (1<<30)
818 #define   ADPA_PIPE_A_SELECT    0
819 #define   ADPA_PIPE_B_SELECT    (1<<30)
820 #define   ADPA_USE_VGA_HVPOLARITY (1<<15)
821 #define   ADPA_SETS_HVPOLARITY  0
822 #define   ADPA_VSYNC_CNTL_DISABLE (1<<11)
823 #define   ADPA_VSYNC_CNTL_ENABLE 0
824 #define   ADPA_HSYNC_CNTL_DISABLE (1<<10)
825 #define   ADPA_HSYNC_CNTL_ENABLE 0
826 #define   ADPA_VSYNC_ACTIVE_HIGH (1<<4)
827 #define   ADPA_VSYNC_ACTIVE_LOW 0
828 #define   ADPA_HSYNC_ACTIVE_HIGH (1<<3)
829 #define   ADPA_HSYNC_ACTIVE_LOW 0
830 #define   ADPA_DPMS_MASK        (~(3<<10))
831 #define   ADPA_DPMS_ON          (0<<10)
832 #define   ADPA_DPMS_SUSPEND     (1<<10)
833 #define   ADPA_DPMS_STANDBY     (2<<10)
834 #define   ADPA_DPMS_OFF         (3<<10)
835
836 /* Hotplug control (945+ only) */
837 #define PORT_HOTPLUG_EN         0x61110
838 #define   HDMIB_HOTPLUG_INT_EN                  (1 << 29)
839 #define   DPB_HOTPLUG_INT_EN                    (1 << 29)
840 #define   HDMIC_HOTPLUG_INT_EN                  (1 << 28)
841 #define   DPC_HOTPLUG_INT_EN                    (1 << 28)
842 #define   HDMID_HOTPLUG_INT_EN                  (1 << 27)
843 #define   DPD_HOTPLUG_INT_EN                    (1 << 27)
844 #define   SDVOB_HOTPLUG_INT_EN                  (1 << 26)
845 #define   SDVOC_HOTPLUG_INT_EN                  (1 << 25)
846 #define   TV_HOTPLUG_INT_EN                     (1 << 18)
847 #define   CRT_EOS_INT_EN                        (1 << 10)
848 #define   CRT_HOTPLUG_INT_EN                    (1 << 9)
849 #define   CRT_HOTPLUG_FORCE_DETECT              (1 << 3)
850 #define CRT_HOTPLUG_ACTIVATION_PERIOD_32        (0 << 8)
851 /* must use period 64 on GM45 according to docs */
852 #define CRT_HOTPLUG_ACTIVATION_PERIOD_64        (1 << 8)
853 #define CRT_HOTPLUG_DAC_ON_TIME_2M              (0 << 7)
854 #define CRT_HOTPLUG_DAC_ON_TIME_4M              (1 << 7)
855 #define CRT_HOTPLUG_VOLTAGE_COMPARE_40          (0 << 5)
856 #define CRT_HOTPLUG_VOLTAGE_COMPARE_50          (1 << 5)
857 #define CRT_HOTPLUG_VOLTAGE_COMPARE_60          (2 << 5)
858 #define CRT_HOTPLUG_VOLTAGE_COMPARE_70          (3 << 5)
859 #define CRT_HOTPLUG_VOLTAGE_COMPARE_MASK        (3 << 5)
860 #define CRT_HOTPLUG_DETECT_DELAY_1G             (0 << 4)
861 #define CRT_HOTPLUG_DETECT_DELAY_2G             (1 << 4)
862 #define CRT_HOTPLUG_DETECT_VOLTAGE_325MV        (0 << 2)
863 #define CRT_HOTPLUG_DETECT_VOLTAGE_475MV        (1 << 2)
864 #define CRT_HOTPLUG_MASK                        (0x3fc) /* Bits 9-2 */
865 #define CRT_FORCE_HOTPLUG_MASK                  0xfffffe1f
866 #define HOTPLUG_EN_MASK (HDMIB_HOTPLUG_INT_EN | \
867                          HDMIC_HOTPLUG_INT_EN |   \
868                          HDMID_HOTPLUG_INT_EN |   \
869                          SDVOB_HOTPLUG_INT_EN |   \
870                          SDVOC_HOTPLUG_INT_EN |   \
871                          TV_HOTPLUG_INT_EN |      \
872                          CRT_HOTPLUG_INT_EN)
873
874
875 #define PORT_HOTPLUG_STAT       0x61114
876 #define   HDMIB_HOTPLUG_INT_STATUS              (1 << 29)
877 #define   DPB_HOTPLUG_INT_STATUS                (1 << 29)
878 #define   HDMIC_HOTPLUG_INT_STATUS              (1 << 28)
879 #define   DPC_HOTPLUG_INT_STATUS                (1 << 28)
880 #define   HDMID_HOTPLUG_INT_STATUS              (1 << 27)
881 #define   DPD_HOTPLUG_INT_STATUS                (1 << 27)
882 #define   CRT_EOS_INT_STATUS                    (1 << 12)
883 #define   CRT_HOTPLUG_INT_STATUS                (1 << 11)
884 #define   TV_HOTPLUG_INT_STATUS                 (1 << 10)
885 #define   CRT_HOTPLUG_MONITOR_MASK              (3 << 8)
886 #define   CRT_HOTPLUG_MONITOR_COLOR             (3 << 8)
887 #define   CRT_HOTPLUG_MONITOR_MONO              (2 << 8)
888 #define   CRT_HOTPLUG_MONITOR_NONE              (0 << 8)
889 #define   SDVOC_HOTPLUG_INT_STATUS              (1 << 7)
890 #define   SDVOB_HOTPLUG_INT_STATUS              (1 << 6)
891
892 /* SDVO port control */
893 #define SDVOB                   0x61140
894 #define SDVOC                   0x61160
895 #define   SDVO_ENABLE           (1 << 31)
896 #define   SDVO_PIPE_B_SELECT    (1 << 30)
897 #define   SDVO_STALL_SELECT     (1 << 29)
898 #define   SDVO_INTERRUPT_ENABLE (1 << 26)
899 /**
900  * 915G/GM SDVO pixel multiplier.
901  *
902  * Programmed value is multiplier - 1, up to 5x.
903  *
904  * \sa DPLL_MD_UDI_MULTIPLIER_MASK
905  */
906 #define   SDVO_PORT_MULTIPLY_MASK       (7 << 23)
907 #define   SDVO_PORT_MULTIPLY_SHIFT              23
908 #define   SDVO_PHASE_SELECT_MASK        (15 << 19)
909 #define   SDVO_PHASE_SELECT_DEFAULT     (6 << 19)
910 #define   SDVO_CLOCK_OUTPUT_INVERT      (1 << 18)
911 #define   SDVOC_GANG_MODE               (1 << 16)
912 #define   SDVO_ENCODING_SDVO            (0x0 << 10)
913 #define   SDVO_ENCODING_HDMI            (0x2 << 10)
914 /** Requird for HDMI operation */
915 #define   SDVO_NULL_PACKETS_DURING_VSYNC (1 << 9)
916 #define   SDVO_BORDER_ENABLE            (1 << 7)
917 #define   SDVO_AUDIO_ENABLE             (1 << 6)
918 /** New with 965, default is to be set */
919 #define   SDVO_VSYNC_ACTIVE_HIGH        (1 << 4)
920 /** New with 965, default is to be set */
921 #define   SDVO_HSYNC_ACTIVE_HIGH        (1 << 3)
922 #define   SDVOB_PCIE_CONCURRENCY        (1 << 3)
923 #define   SDVO_DETECTED                 (1 << 2)
924 /* Bits to be preserved when writing */
925 #define   SDVOB_PRESERVE_MASK ((1 << 17) | (1 << 16) | (1 << 14) | (1 << 26))
926 #define   SDVOC_PRESERVE_MASK ((1 << 17) | (1 << 26))
927
928 /* DVO port control */
929 #define DVOA                    0x61120
930 #define DVOB                    0x61140
931 #define DVOC                    0x61160
932 #define   DVO_ENABLE                    (1 << 31)
933 #define   DVO_PIPE_B_SELECT             (1 << 30)
934 #define   DVO_PIPE_STALL_UNUSED         (0 << 28)
935 #define   DVO_PIPE_STALL                (1 << 28)
936 #define   DVO_PIPE_STALL_TV             (2 << 28)
937 #define   DVO_PIPE_STALL_MASK           (3 << 28)
938 #define   DVO_USE_VGA_SYNC              (1 << 15)
939 #define   DVO_DATA_ORDER_I740           (0 << 14)
940 #define   DVO_DATA_ORDER_FP             (1 << 14)
941 #define   DVO_VSYNC_DISABLE             (1 << 11)
942 #define   DVO_HSYNC_DISABLE             (1 << 10)
943 #define   DVO_VSYNC_TRISTATE            (1 << 9)
944 #define   DVO_HSYNC_TRISTATE            (1 << 8)
945 #define   DVO_BORDER_ENABLE             (1 << 7)
946 #define   DVO_DATA_ORDER_GBRG           (1 << 6)
947 #define   DVO_DATA_ORDER_RGGB           (0 << 6)
948 #define   DVO_DATA_ORDER_GBRG_ERRATA    (0 << 6)
949 #define   DVO_DATA_ORDER_RGGB_ERRATA    (1 << 6)
950 #define   DVO_VSYNC_ACTIVE_HIGH         (1 << 4)
951 #define   DVO_HSYNC_ACTIVE_HIGH         (1 << 3)
952 #define   DVO_BLANK_ACTIVE_HIGH         (1 << 2)
953 #define   DVO_OUTPUT_CSTATE_PIXELS      (1 << 1)        /* SDG only */
954 #define   DVO_OUTPUT_SOURCE_SIZE_PIXELS (1 << 0)        /* SDG only */
955 #define   DVO_PRESERVE_MASK             (0x7<<24)
956 #define DVOA_SRCDIM             0x61124
957 #define DVOB_SRCDIM             0x61144
958 #define DVOC_SRCDIM             0x61164
959 #define   DVO_SRCDIM_HORIZONTAL_SHIFT   12
960 #define   DVO_SRCDIM_VERTICAL_SHIFT     0
961
962 /* LVDS port control */
963 #define LVDS                    0x61180
964 /*
965  * Enables the LVDS port.  This bit must be set before DPLLs are enabled, as
966  * the DPLL semantics change when the LVDS is assigned to that pipe.
967  */
968 #define   LVDS_PORT_EN                  (1 << 31)
969 /* Selects pipe B for LVDS data.  Must be set on pre-965. */
970 #define   LVDS_PIPEB_SELECT             (1 << 30)
971 /* Enable border for unscaled (or aspect-scaled) display */
972 #define   LVDS_BORDER_ENABLE            (1 << 15)
973 /*
974  * Enables the A0-A2 data pairs and CLKA, containing 18 bits of color data per
975  * pixel.
976  */
977 #define   LVDS_A0A2_CLKA_POWER_MASK     (3 << 8)
978 #define   LVDS_A0A2_CLKA_POWER_DOWN     (0 << 8)
979 #define   LVDS_A0A2_CLKA_POWER_UP       (3 << 8)
980 /*
981  * Controls the A3 data pair, which contains the additional LSBs for 24 bit
982  * mode.  Only enabled if LVDS_A0A2_CLKA_POWER_UP also indicates it should be
983  * on.
984  */
985 #define   LVDS_A3_POWER_MASK            (3 << 6)
986 #define   LVDS_A3_POWER_DOWN            (0 << 6)
987 #define   LVDS_A3_POWER_UP              (3 << 6)
988 /*
989  * Controls the CLKB pair.  This should only be set when LVDS_B0B3_POWER_UP
990  * is set.
991  */
992 #define   LVDS_CLKB_POWER_MASK          (3 << 4)
993 #define   LVDS_CLKB_POWER_DOWN          (0 << 4)
994 #define   LVDS_CLKB_POWER_UP            (3 << 4)
995 /*
996  * Controls the B0-B3 data pairs.  This must be set to match the DPLL p2
997  * setting for whether we are in dual-channel mode.  The B3 pair will
998  * additionally only be powered up when LVDS_A3_POWER_UP is set.
999  */
1000 #define   LVDS_B0B3_POWER_MASK          (3 << 2)
1001 #define   LVDS_B0B3_POWER_DOWN          (0 << 2)
1002 #define   LVDS_B0B3_POWER_UP            (3 << 2)
1003
1004 /* Panel power sequencing */
1005 #define PP_STATUS       0x61200
1006 #define   PP_ON         (1 << 31)
1007 /*
1008  * Indicates that all dependencies of the panel are on:
1009  *
1010  * - PLL enabled
1011  * - pipe enabled
1012  * - LVDS/DVOB/DVOC on
1013  */
1014 #define   PP_READY              (1 << 30)
1015 #define   PP_SEQUENCE_NONE      (0 << 28)
1016 #define   PP_SEQUENCE_ON        (1 << 28)
1017 #define   PP_SEQUENCE_OFF       (2 << 28)
1018 #define   PP_SEQUENCE_MASK      0x30000000
1019 #define PP_CONTROL      0x61204
1020 #define   POWER_TARGET_ON       (1 << 0)
1021 #define PP_ON_DELAYS    0x61208
1022 #define PP_OFF_DELAYS   0x6120c
1023 #define PP_DIVISOR      0x61210
1024
1025 /* Panel fitting */
1026 #define PFIT_CONTROL    0x61230
1027 #define   PFIT_ENABLE           (1 << 31)
1028 #define   PFIT_PIPE_MASK        (3 << 29)
1029 #define   PFIT_PIPE_SHIFT       29
1030 #define   VERT_INTERP_DISABLE   (0 << 10)
1031 #define   VERT_INTERP_BILINEAR  (1 << 10)
1032 #define   VERT_INTERP_MASK      (3 << 10)
1033 #define   VERT_AUTO_SCALE       (1 << 9)
1034 #define   HORIZ_INTERP_DISABLE  (0 << 6)
1035 #define   HORIZ_INTERP_BILINEAR (1 << 6)
1036 #define   HORIZ_INTERP_MASK     (3 << 6)
1037 #define   HORIZ_AUTO_SCALE      (1 << 5)
1038 #define   PANEL_8TO6_DITHER_ENABLE (1 << 3)
1039 #define   PFIT_FILTER_FUZZY     (0 << 24)
1040 #define   PFIT_SCALING_AUTO     (0 << 26)
1041 #define   PFIT_SCALING_PROGRAMMED (1 << 26)
1042 #define   PFIT_SCALING_PILLAR   (2 << 26)
1043 #define   PFIT_SCALING_LETTER   (3 << 26)
1044 #define PFIT_PGM_RATIOS 0x61234
1045 #define   PFIT_VERT_SCALE_MASK                  0xfff00000
1046 #define   PFIT_HORIZ_SCALE_MASK                 0x0000fff0
1047 /* Pre-965 */
1048 #define         PFIT_VERT_SCALE_SHIFT           20
1049 #define         PFIT_VERT_SCALE_MASK            0xfff00000
1050 #define         PFIT_HORIZ_SCALE_SHIFT          4
1051 #define         PFIT_HORIZ_SCALE_MASK           0x0000fff0
1052 /* 965+ */
1053 #define         PFIT_VERT_SCALE_SHIFT_965       16
1054 #define         PFIT_VERT_SCALE_MASK_965        0x1fff0000
1055 #define         PFIT_HORIZ_SCALE_SHIFT_965      0
1056 #define         PFIT_HORIZ_SCALE_MASK_965       0x00001fff
1057
1058 #define PFIT_AUTO_RATIOS 0x61238
1059
1060 /* Backlight control */
1061 #define BLC_PWM_CTL             0x61254
1062 #define   BACKLIGHT_MODULATION_FREQ_SHIFT               (17)
1063 #define BLC_PWM_CTL2            0x61250 /* 965+ only */
1064 #define   BLM_COMBINATION_MODE (1 << 30)
1065 /*
1066  * This is the most significant 15 bits of the number of backlight cycles in a
1067  * complete cycle of the modulated backlight control.
1068  *
1069  * The actual value is this field multiplied by two.
1070  */
1071 #define   BACKLIGHT_MODULATION_FREQ_MASK                (0x7fff << 17)
1072 #define   BLM_LEGACY_MODE                               (1 << 16)
1073 /*
1074  * This is the number of cycles out of the backlight modulation cycle for which
1075  * the backlight is on.
1076  *
1077  * This field must be no greater than the number of cycles in the complete
1078  * backlight modulation cycle.
1079  */
1080 #define   BACKLIGHT_DUTY_CYCLE_SHIFT            (0)
1081 #define   BACKLIGHT_DUTY_CYCLE_MASK             (0xffff)
1082
1083 #define BLC_HIST_CTL            0x61260
1084
1085 /* TV port control */
1086 #define TV_CTL                  0x68000
1087 /** Enables the TV encoder */
1088 # define TV_ENC_ENABLE                  (1 << 31)
1089 /** Sources the TV encoder input from pipe B instead of A. */
1090 # define TV_ENC_PIPEB_SELECT            (1 << 30)
1091 /** Outputs composite video (DAC A only) */
1092 # define TV_ENC_OUTPUT_COMPOSITE        (0 << 28)
1093 /** Outputs SVideo video (DAC B/C) */
1094 # define TV_ENC_OUTPUT_SVIDEO           (1 << 28)
1095 /** Outputs Component video (DAC A/B/C) */
1096 # define TV_ENC_OUTPUT_COMPONENT        (2 << 28)
1097 /** Outputs Composite and SVideo (DAC A/B/C) */
1098 # define TV_ENC_OUTPUT_SVIDEO_COMPOSITE (3 << 28)
1099 # define TV_TRILEVEL_SYNC               (1 << 21)
1100 /** Enables slow sync generation (945GM only) */
1101 # define TV_SLOW_SYNC                   (1 << 20)
1102 /** Selects 4x oversampling for 480i and 576p */
1103 # define TV_OVERSAMPLE_4X               (0 << 18)
1104 /** Selects 2x oversampling for 720p and 1080i */
1105 # define TV_OVERSAMPLE_2X               (1 << 18)
1106 /** Selects no oversampling for 1080p */
1107 # define TV_OVERSAMPLE_NONE             (2 << 18)
1108 /** Selects 8x oversampling */
1109 # define TV_OVERSAMPLE_8X               (3 << 18)
1110 /** Selects progressive mode rather than interlaced */
1111 # define TV_PROGRESSIVE                 (1 << 17)
1112 /** Sets the colorburst to PAL mode.  Required for non-M PAL modes. */
1113 # define TV_PAL_BURST                   (1 << 16)
1114 /** Field for setting delay of Y compared to C */
1115 # define TV_YC_SKEW_MASK                (7 << 12)
1116 /** Enables a fix for 480p/576p standard definition modes on the 915GM only */
1117 # define TV_ENC_SDP_FIX                 (1 << 11)
1118 /**
1119  * Enables a fix for the 915GM only.
1120  *
1121  * Not sure what it does.
1122  */
1123 # define TV_ENC_C0_FIX                  (1 << 10)
1124 /** Bits that must be preserved by software */
1125 # define TV_CTL_SAVE                    ((1 << 11) | (3 << 9) | (7 << 6) | 0xf)
1126 # define TV_FUSE_STATE_MASK             (3 << 4)
1127 /** Read-only state that reports all features enabled */
1128 # define TV_FUSE_STATE_ENABLED          (0 << 4)
1129 /** Read-only state that reports that Macrovision is disabled in hardware*/
1130 # define TV_FUSE_STATE_NO_MACROVISION   (1 << 4)
1131 /** Read-only state that reports that TV-out is disabled in hardware. */
1132 # define TV_FUSE_STATE_DISABLED         (2 << 4)
1133 /** Normal operation */
1134 # define TV_TEST_MODE_NORMAL            (0 << 0)
1135 /** Encoder test pattern 1 - combo pattern */
1136 # define TV_TEST_MODE_PATTERN_1         (1 << 0)
1137 /** Encoder test pattern 2 - full screen vertical 75% color bars */
1138 # define TV_TEST_MODE_PATTERN_2         (2 << 0)
1139 /** Encoder test pattern 3 - full screen horizontal 75% color bars */
1140 # define TV_TEST_MODE_PATTERN_3         (3 << 0)
1141 /** Encoder test pattern 4 - random noise */
1142 # define TV_TEST_MODE_PATTERN_4         (4 << 0)
1143 /** Encoder test pattern 5 - linear color ramps */
1144 # define TV_TEST_MODE_PATTERN_5         (5 << 0)
1145 /**
1146  * This test mode forces the DACs to 50% of full output.
1147  *
1148  * This is used for load detection in combination with TVDAC_SENSE_MASK
1149  */
1150 # define TV_TEST_MODE_MONITOR_DETECT    (7 << 0)
1151 # define TV_TEST_MODE_MASK              (7 << 0)
1152
1153 #define TV_DAC                  0x68004
1154 /**
1155  * Reports that DAC state change logic has reported change (RO).
1156  *
1157  * This gets cleared when TV_DAC_STATE_EN is cleared
1158 */
1159 # define TVDAC_STATE_CHG                (1 << 31)
1160 # define TVDAC_SENSE_MASK               (7 << 28)
1161 /** Reports that DAC A voltage is above the detect threshold */
1162 # define TVDAC_A_SENSE                  (1 << 30)
1163 /** Reports that DAC B voltage is above the detect threshold */
1164 # define TVDAC_B_SENSE                  (1 << 29)
1165 /** Reports that DAC C voltage is above the detect threshold */
1166 # define TVDAC_C_SENSE                  (1 << 28)
1167 /**
1168  * Enables DAC state detection logic, for load-based TV detection.
1169  *
1170  * The PLL of the chosen pipe (in TV_CTL) must be running, and the encoder set
1171  * to off, for load detection to work.
1172  */
1173 # define TVDAC_STATE_CHG_EN             (1 << 27)
1174 /** Sets the DAC A sense value to high */
1175 # define TVDAC_A_SENSE_CTL              (1 << 26)
1176 /** Sets the DAC B sense value to high */
1177 # define TVDAC_B_SENSE_CTL              (1 << 25)
1178 /** Sets the DAC C sense value to high */
1179 # define TVDAC_C_SENSE_CTL              (1 << 24)
1180 /** Overrides the ENC_ENABLE and DAC voltage levels */
1181 # define DAC_CTL_OVERRIDE               (1 << 7)
1182 /** Sets the slew rate.  Must be preserved in software */
1183 # define ENC_TVDAC_SLEW_FAST            (1 << 6)
1184 # define DAC_A_1_3_V                    (0 << 4)
1185 # define DAC_A_1_1_V                    (1 << 4)
1186 # define DAC_A_0_7_V                    (2 << 4)
1187 # define DAC_A_MASK                     (3 << 4)
1188 # define DAC_B_1_3_V                    (0 << 2)
1189 # define DAC_B_1_1_V                    (1 << 2)
1190 # define DAC_B_0_7_V                    (2 << 2)
1191 # define DAC_B_MASK                     (3 << 2)
1192 # define DAC_C_1_3_V                    (0 << 0)
1193 # define DAC_C_1_1_V                    (1 << 0)
1194 # define DAC_C_0_7_V                    (2 << 0)
1195 # define DAC_C_MASK                     (3 << 0)
1196
1197 /**
1198  * CSC coefficients are stored in a floating point format with 9 bits of
1199  * mantissa and 2 or 3 bits of exponent.  The exponent is represented as 2**-n,
1200  * where 2-bit exponents are unsigned n, and 3-bit exponents are signed n with
1201  * -1 (0x3) being the only legal negative value.
1202  */
1203 #define TV_CSC_Y                0x68010
1204 # define TV_RY_MASK                     0x07ff0000
1205 # define TV_RY_SHIFT                    16
1206 # define TV_GY_MASK                     0x00000fff
1207 # define TV_GY_SHIFT                    0
1208
1209 #define TV_CSC_Y2               0x68014
1210 # define TV_BY_MASK                     0x07ff0000
1211 # define TV_BY_SHIFT                    16
1212 /**
1213  * Y attenuation for component video.
1214  *
1215  * Stored in 1.9 fixed point.
1216  */
1217 # define TV_AY_MASK                     0x000003ff
1218 # define TV_AY_SHIFT                    0
1219
1220 #define TV_CSC_U                0x68018
1221 # define TV_RU_MASK                     0x07ff0000
1222 # define TV_RU_SHIFT                    16
1223 # define TV_GU_MASK                     0x000007ff
1224 # define TV_GU_SHIFT                    0
1225
1226 #define TV_CSC_U2               0x6801c
1227 # define TV_BU_MASK                     0x07ff0000
1228 # define TV_BU_SHIFT                    16
1229 /**
1230  * U attenuation for component video.
1231  *
1232  * Stored in 1.9 fixed point.
1233  */
1234 # define TV_AU_MASK                     0x000003ff
1235 # define TV_AU_SHIFT                    0
1236
1237 #define TV_CSC_V                0x68020
1238 # define TV_RV_MASK                     0x0fff0000
1239 # define TV_RV_SHIFT                    16
1240 # define TV_GV_MASK                     0x000007ff
1241 # define TV_GV_SHIFT                    0
1242
1243 #define TV_CSC_V2               0x68024
1244 # define TV_BV_MASK                     0x07ff0000
1245 # define TV_BV_SHIFT                    16
1246 /**
1247  * V attenuation for component video.
1248  *
1249  * Stored in 1.9 fixed point.
1250  */
1251 # define TV_AV_MASK                     0x000007ff
1252 # define TV_AV_SHIFT                    0
1253
1254 #define TV_CLR_KNOBS            0x68028
1255 /** 2s-complement brightness adjustment */
1256 # define TV_BRIGHTNESS_MASK             0xff000000
1257 # define TV_BRIGHTNESS_SHIFT            24
1258 /** Contrast adjustment, as a 2.6 unsigned floating point number */
1259 # define TV_CONTRAST_MASK               0x00ff0000
1260 # define TV_CONTRAST_SHIFT              16
1261 /** Saturation adjustment, as a 2.6 unsigned floating point number */
1262 # define TV_SATURATION_MASK             0x0000ff00
1263 # define TV_SATURATION_SHIFT            8
1264 /** Hue adjustment, as an integer phase angle in degrees */
1265 # define TV_HUE_MASK                    0x000000ff
1266 # define TV_HUE_SHIFT                   0
1267
1268 #define TV_CLR_LEVEL            0x6802c
1269 /** Controls the DAC level for black */
1270 # define TV_BLACK_LEVEL_MASK            0x01ff0000
1271 # define TV_BLACK_LEVEL_SHIFT           16
1272 /** Controls the DAC level for blanking */
1273 # define TV_BLANK_LEVEL_MASK            0x000001ff
1274 # define TV_BLANK_LEVEL_SHIFT           0
1275
1276 #define TV_H_CTL_1              0x68030
1277 /** Number of pixels in the hsync. */
1278 # define TV_HSYNC_END_MASK              0x1fff0000
1279 # define TV_HSYNC_END_SHIFT             16
1280 /** Total number of pixels minus one in the line (display and blanking). */
1281 # define TV_HTOTAL_MASK                 0x00001fff
1282 # define TV_HTOTAL_SHIFT                0
1283
1284 #define TV_H_CTL_2              0x68034
1285 /** Enables the colorburst (needed for non-component color) */
1286 # define TV_BURST_ENA                   (1 << 31)
1287 /** Offset of the colorburst from the start of hsync, in pixels minus one. */
1288 # define TV_HBURST_START_SHIFT          16
1289 # define TV_HBURST_START_MASK           0x1fff0000
1290 /** Length of the colorburst */
1291 # define TV_HBURST_LEN_SHIFT            0
1292 # define TV_HBURST_LEN_MASK             0x0001fff
1293
1294 #define TV_H_CTL_3              0x68038
1295 /** End of hblank, measured in pixels minus one from start of hsync */
1296 # define TV_HBLANK_END_SHIFT            16
1297 # define TV_HBLANK_END_MASK             0x1fff0000
1298 /** Start of hblank, measured in pixels minus one from start of hsync */
1299 # define TV_HBLANK_START_SHIFT          0
1300 # define TV_HBLANK_START_MASK           0x0001fff
1301
1302 #define TV_V_CTL_1              0x6803c
1303 /** XXX */
1304 # define TV_NBR_END_SHIFT               16
1305 # define TV_NBR_END_MASK                0x07ff0000
1306 /** XXX */
1307 # define TV_VI_END_F1_SHIFT             8
1308 # define TV_VI_END_F1_MASK              0x00003f00
1309 /** XXX */
1310 # define TV_VI_END_F2_SHIFT             0
1311 # define TV_VI_END_F2_MASK              0x0000003f
1312
1313 #define TV_V_CTL_2              0x68040
1314 /** Length of vsync, in half lines */
1315 # define TV_VSYNC_LEN_MASK              0x07ff0000
1316 # define TV_VSYNC_LEN_SHIFT             16
1317 /** Offset of the start of vsync in field 1, measured in one less than the
1318  * number of half lines.
1319  */
1320 # define TV_VSYNC_START_F1_MASK         0x00007f00
1321 # define TV_VSYNC_START_F1_SHIFT        8
1322 /**
1323  * Offset of the start of vsync in field 2, measured in one less than the
1324  * number of half lines.
1325  */
1326 # define TV_VSYNC_START_F2_MASK         0x0000007f
1327 # define TV_VSYNC_START_F2_SHIFT        0
1328
1329 #define TV_V_CTL_3              0x68044
1330 /** Enables generation of the equalization signal */
1331 # define TV_EQUAL_ENA                   (1 << 31)
1332 /** Length of vsync, in half lines */
1333 # define TV_VEQ_LEN_MASK                0x007f0000
1334 # define TV_VEQ_LEN_SHIFT               16
1335 /** Offset of the start of equalization in field 1, measured in one less than
1336  * the number of half lines.
1337  */
1338 # define TV_VEQ_START_F1_MASK           0x0007f00
1339 # define TV_VEQ_START_F1_SHIFT          8
1340 /**
1341  * Offset of the start of equalization in field 2, measured in one less than
1342  * the number of half lines.
1343  */
1344 # define TV_VEQ_START_F2_MASK           0x000007f
1345 # define TV_VEQ_START_F2_SHIFT          0
1346
1347 #define TV_V_CTL_4              0x68048
1348 /**
1349  * Offset to start of vertical colorburst, measured in one less than the
1350  * number of lines from vertical start.
1351  */
1352 # define TV_VBURST_START_F1_MASK        0x003f0000
1353 # define TV_VBURST_START_F1_SHIFT       16
1354 /**
1355  * Offset to the end of vertical colorburst, measured in one less than the
1356  * number of lines from the start of NBR.
1357  */
1358 # define TV_VBURST_END_F1_MASK          0x000000ff
1359 # define TV_VBURST_END_F1_SHIFT         0
1360
1361 #define TV_V_CTL_5              0x6804c
1362 /**
1363  * Offset to start of vertical colorburst, measured in one less than the
1364  * number of lines from vertical start.
1365  */
1366 # define TV_VBURST_START_F2_MASK        0x003f0000
1367 # define TV_VBURST_START_F2_SHIFT       16
1368 /**
1369  * Offset to the end of vertical colorburst, measured in one less than the
1370  * number of lines from the start of NBR.
1371  */
1372 # define TV_VBURST_END_F2_MASK          0x000000ff
1373 # define TV_VBURST_END_F2_SHIFT         0
1374
1375 #define TV_V_CTL_6              0x68050
1376 /**
1377  * Offset to start of vertical colorburst, measured in one less than the
1378  * number of lines from vertical start.
1379  */
1380 # define TV_VBURST_START_F3_MASK        0x003f0000
1381 # define TV_VBURST_START_F3_SHIFT       16
1382 /**
1383  * Offset to the end of vertical colorburst, measured in one less than the
1384  * number of lines from the start of NBR.
1385  */
1386 # define TV_VBURST_END_F3_MASK          0x000000ff
1387 # define TV_VBURST_END_F3_SHIFT         0
1388
1389 #define TV_V_CTL_7              0x68054
1390 /**
1391  * Offset to start of vertical colorburst, measured in one less than the
1392  * number of lines from vertical start.
1393  */
1394 # define TV_VBURST_START_F4_MASK        0x003f0000
1395 # define TV_VBURST_START_F4_SHIFT       16
1396 /**
1397  * Offset to the end of vertical colorburst, measured in one less than the
1398  * number of lines from the start of NBR.
1399  */
1400 # define TV_VBURST_END_F4_MASK          0x000000ff
1401 # define TV_VBURST_END_F4_SHIFT         0
1402
1403 #define TV_SC_CTL_1             0x68060
1404 /** Turns on the first subcarrier phase generation DDA */
1405 # define TV_SC_DDA1_EN                  (1 << 31)
1406 /** Turns on the first subcarrier phase generation DDA */
1407 # define TV_SC_DDA2_EN                  (1 << 30)
1408 /** Turns on the first subcarrier phase generation DDA */
1409 # define TV_SC_DDA3_EN                  (1 << 29)
1410 /** Sets the subcarrier DDA to reset frequency every other field */
1411 # define TV_SC_RESET_EVERY_2            (0 << 24)
1412 /** Sets the subcarrier DDA to reset frequency every fourth field */
1413 # define TV_SC_RESET_EVERY_4            (1 << 24)
1414 /** Sets the subcarrier DDA to reset frequency every eighth field */
1415 # define TV_SC_RESET_EVERY_8            (2 << 24)
1416 /** Sets the subcarrier DDA to never reset the frequency */
1417 # define TV_SC_RESET_NEVER              (3 << 24)
1418 /** Sets the peak amplitude of the colorburst.*/
1419 # define TV_BURST_LEVEL_MASK            0x00ff0000
1420 # define TV_BURST_LEVEL_SHIFT           16
1421 /** Sets the increment of the first subcarrier phase generation DDA */
1422 # define TV_SCDDA1_INC_MASK             0x00000fff
1423 # define TV_SCDDA1_INC_SHIFT            0
1424
1425 #define TV_SC_CTL_2             0x68064
1426 /** Sets the rollover for the second subcarrier phase generation DDA */
1427 # define TV_SCDDA2_SIZE_MASK            0x7fff0000
1428 # define TV_SCDDA2_SIZE_SHIFT           16
1429 /** Sets the increent of the second subcarrier phase generation DDA */
1430 # define TV_SCDDA2_INC_MASK             0x00007fff
1431 # define TV_SCDDA2_INC_SHIFT            0
1432
1433 #define TV_SC_CTL_3             0x68068
1434 /** Sets the rollover for the third subcarrier phase generation DDA */
1435 # define TV_SCDDA3_SIZE_MASK            0x7fff0000
1436 # define TV_SCDDA3_SIZE_SHIFT           16
1437 /** Sets the increent of the third subcarrier phase generation DDA */
1438 # define TV_SCDDA3_INC_MASK             0x00007fff
1439 # define TV_SCDDA3_INC_SHIFT            0
1440
1441 #define TV_WIN_POS              0x68070
1442 /** X coordinate of the display from the start of horizontal active */
1443 # define TV_XPOS_MASK                   0x1fff0000
1444 # define TV_XPOS_SHIFT                  16
1445 /** Y coordinate of the display from the start of vertical active (NBR) */
1446 # define TV_YPOS_MASK                   0x00000fff
1447 # define TV_YPOS_SHIFT                  0
1448
1449 #define TV_WIN_SIZE             0x68074
1450 /** Horizontal size of the display window, measured in pixels*/
1451 # define TV_XSIZE_MASK                  0x1fff0000
1452 # define TV_XSIZE_SHIFT                 16
1453 /**
1454  * Vertical size of the display window, measured in pixels.
1455  *
1456  * Must be even for interlaced modes.
1457  */
1458 # define TV_YSIZE_MASK                  0x00000fff
1459 # define TV_YSIZE_SHIFT                 0
1460
1461 #define TV_FILTER_CTL_1         0x68080
1462 /**
1463  * Enables automatic scaling calculation.
1464  *
1465  * If set, the rest of the registers are ignored, and the calculated values can
1466  * be read back from the register.
1467  */
1468 # define TV_AUTO_SCALE                  (1 << 31)
1469 /**
1470  * Disables the vertical filter.
1471  *
1472  * This is required on modes more than 1024 pixels wide */
1473 # define TV_V_FILTER_BYPASS             (1 << 29)
1474 /** Enables adaptive vertical filtering */
1475 # define TV_VADAPT                      (1 << 28)
1476 # define TV_VADAPT_MODE_MASK            (3 << 26)
1477 /** Selects the least adaptive vertical filtering mode */
1478 # define TV_VADAPT_MODE_LEAST           (0 << 26)
1479 /** Selects the moderately adaptive vertical filtering mode */
1480 # define TV_VADAPT_MODE_MODERATE        (1 << 26)
1481 /** Selects the most adaptive vertical filtering mode */
1482 # define TV_VADAPT_MODE_MOST            (3 << 26)
1483 /**
1484  * Sets the horizontal scaling factor.
1485  *
1486  * This should be the fractional part of the horizontal scaling factor divided
1487  * by the oversampling rate.  TV_HSCALE should be less than 1, and set to:
1488  *
1489  * (src width - 1) / ((oversample * dest width) - 1)
1490  */
1491 # define TV_HSCALE_FRAC_MASK            0x00003fff
1492 # define TV_HSCALE_FRAC_SHIFT           0
1493
1494 #define TV_FILTER_CTL_2         0x68084
1495 /**
1496  * Sets the integer part of the 3.15 fixed-point vertical scaling factor.
1497  *
1498  * TV_VSCALE should be (src height - 1) / ((interlace * dest height) - 1)
1499  */
1500 # define TV_VSCALE_INT_MASK             0x00038000
1501 # define TV_VSCALE_INT_SHIFT            15
1502 /**
1503  * Sets the fractional part of the 3.15 fixed-point vertical scaling factor.
1504  *
1505  * \sa TV_VSCALE_INT_MASK
1506  */
1507 # define TV_VSCALE_FRAC_MASK            0x00007fff
1508 # define TV_VSCALE_FRAC_SHIFT           0
1509
1510 #define TV_FILTER_CTL_3         0x68088
1511 /**
1512  * Sets the integer part of the 3.15 fixed-point vertical scaling factor.
1513  *
1514  * TV_VSCALE should be (src height - 1) / (1/4 * (dest height - 1))
1515  *
1516  * For progressive modes, TV_VSCALE_IP_INT should be set to zeroes.
1517  */
1518 # define TV_VSCALE_IP_INT_MASK          0x00038000
1519 # define TV_VSCALE_IP_INT_SHIFT         15
1520 /**
1521  * Sets the fractional part of the 3.15 fixed-point vertical scaling factor.
1522  *
1523  * For progressive modes, TV_VSCALE_IP_INT should be set to zeroes.
1524  *
1525  * \sa TV_VSCALE_IP_INT_MASK
1526  */
1527 # define TV_VSCALE_IP_FRAC_MASK         0x00007fff
1528 # define TV_VSCALE_IP_FRAC_SHIFT                0
1529
1530 #define TV_CC_CONTROL           0x68090
1531 # define TV_CC_ENABLE                   (1 << 31)
1532 /**
1533  * Specifies which field to send the CC data in.
1534  *
1535  * CC data is usually sent in field 0.
1536  */
1537 # define TV_CC_FID_MASK                 (1 << 27)
1538 # define TV_CC_FID_SHIFT                27
1539 /** Sets the horizontal position of the CC data.  Usually 135. */
1540 # define TV_CC_HOFF_MASK                0x03ff0000
1541 # define TV_CC_HOFF_SHIFT               16
1542 /** Sets the vertical position of the CC data.  Usually 21 */
1543 # define TV_CC_LINE_MASK                0x0000003f
1544 # define TV_CC_LINE_SHIFT               0
1545
1546 #define TV_CC_DATA              0x68094
1547 # define TV_CC_RDY                      (1 << 31)
1548 /** Second word of CC data to be transmitted. */
1549 # define TV_CC_DATA_2_MASK              0x007f0000
1550 # define TV_CC_DATA_2_SHIFT             16
1551 /** First word of CC data to be transmitted. */
1552 # define TV_CC_DATA_1_MASK              0x0000007f
1553 # define TV_CC_DATA_1_SHIFT             0
1554
1555 #define TV_H_LUMA_0             0x68100
1556 #define TV_H_LUMA_59            0x681ec
1557 #define TV_H_CHROMA_0           0x68200
1558 #define TV_H_CHROMA_59          0x682ec
1559 #define TV_V_LUMA_0             0x68300
1560 #define TV_V_LUMA_42            0x683a8
1561 #define TV_V_CHROMA_0           0x68400
1562 #define TV_V_CHROMA_42          0x684a8
1563
1564 /* Display Port */
1565 #define DP_A                            0x64000 /* eDP */
1566 #define DP_B                            0x64100
1567 #define DP_C                            0x64200
1568 #define DP_D                            0x64300
1569
1570 #define   DP_PORT_EN                    (1 << 31)
1571 #define   DP_PIPEB_SELECT               (1 << 30)
1572
1573 /* Link training mode - select a suitable mode for each stage */
1574 #define   DP_LINK_TRAIN_PAT_1           (0 << 28)
1575 #define   DP_LINK_TRAIN_PAT_2           (1 << 28)
1576 #define   DP_LINK_TRAIN_PAT_IDLE        (2 << 28)
1577 #define   DP_LINK_TRAIN_OFF             (3 << 28)
1578 #define   DP_LINK_TRAIN_MASK            (3 << 28)
1579 #define   DP_LINK_TRAIN_SHIFT           28
1580
1581 /* Signal voltages. These are mostly controlled by the other end */
1582 #define   DP_VOLTAGE_0_4                (0 << 25)
1583 #define   DP_VOLTAGE_0_6                (1 << 25)
1584 #define   DP_VOLTAGE_0_8                (2 << 25)
1585 #define   DP_VOLTAGE_1_2                (3 << 25)
1586 #define   DP_VOLTAGE_MASK               (7 << 25)
1587 #define   DP_VOLTAGE_SHIFT              25
1588
1589 /* Signal pre-emphasis levels, like voltages, the other end tells us what
1590  * they want
1591  */
1592 #define   DP_PRE_EMPHASIS_0             (0 << 22)
1593 #define   DP_PRE_EMPHASIS_3_5           (1 << 22)
1594 #define   DP_PRE_EMPHASIS_6             (2 << 22)
1595 #define   DP_PRE_EMPHASIS_9_5           (3 << 22)
1596 #define   DP_PRE_EMPHASIS_MASK          (7 << 22)
1597 #define   DP_PRE_EMPHASIS_SHIFT         22
1598
1599 /* How many wires to use. I guess 3 was too hard */
1600 #define   DP_PORT_WIDTH_1               (0 << 19)
1601 #define   DP_PORT_WIDTH_2               (1 << 19)
1602 #define   DP_PORT_WIDTH_4               (3 << 19)
1603 #define   DP_PORT_WIDTH_MASK            (7 << 19)
1604
1605 /* Mystic DPCD version 1.1 special mode */
1606 #define   DP_ENHANCED_FRAMING           (1 << 18)
1607
1608 /* eDP */
1609 #define   DP_PLL_FREQ_270MHZ            (0 << 16)
1610 #define   DP_PLL_FREQ_160MHZ            (1 << 16)
1611 #define   DP_PLL_FREQ_MASK              (3 << 16)
1612
1613 /** locked once port is enabled */
1614 #define   DP_PORT_REVERSAL              (1 << 15)
1615
1616 /* eDP */
1617 #define   DP_PLL_ENABLE                 (1 << 14)
1618
1619 /** sends the clock on lane 15 of the PEG for debug */
1620 #define   DP_CLOCK_OUTPUT_ENABLE        (1 << 13)
1621
1622 #define   DP_SCRAMBLING_DISABLE         (1 << 12)
1623 #define   DP_SCRAMBLING_DISABLE_IGDNG   (1 << 7)
1624
1625 /** limit RGB values to avoid confusing TVs */
1626 #define   DP_COLOR_RANGE_16_235         (1 << 8)
1627
1628 /** Turn on the audio link */
1629 #define   DP_AUDIO_OUTPUT_ENABLE        (1 << 6)
1630
1631 /** vs and hs sync polarity */
1632 #define   DP_SYNC_VS_HIGH               (1 << 4)
1633 #define   DP_SYNC_HS_HIGH               (1 << 3)
1634
1635 /** A fantasy */
1636 #define   DP_DETECTED                   (1 << 2)
1637
1638 /** The aux channel provides a way to talk to the
1639  * signal sink for DDC etc. Max packet size supported
1640  * is 20 bytes in each direction, hence the 5 fixed
1641  * data registers
1642  */
1643 #define DPA_AUX_CH_CTL                  0x64010
1644 #define DPA_AUX_CH_DATA1                0x64014
1645 #define DPA_AUX_CH_DATA2                0x64018
1646 #define DPA_AUX_CH_DATA3                0x6401c
1647 #define DPA_AUX_CH_DATA4                0x64020
1648 #define DPA_AUX_CH_DATA5                0x64024
1649
1650 #define DPB_AUX_CH_CTL                  0x64110
1651 #define DPB_AUX_CH_DATA1                0x64114
1652 #define DPB_AUX_CH_DATA2                0x64118
1653 #define DPB_AUX_CH_DATA3                0x6411c
1654 #define DPB_AUX_CH_DATA4                0x64120
1655 #define DPB_AUX_CH_DATA5                0x64124
1656
1657 #define DPC_AUX_CH_CTL                  0x64210
1658 #define DPC_AUX_CH_DATA1                0x64214
1659 #define DPC_AUX_CH_DATA2                0x64218
1660 #define DPC_AUX_CH_DATA3                0x6421c
1661 #define DPC_AUX_CH_DATA4                0x64220
1662 #define DPC_AUX_CH_DATA5                0x64224
1663
1664 #define DPD_AUX_CH_CTL                  0x64310
1665 #define DPD_AUX_CH_DATA1                0x64314
1666 #define DPD_AUX_CH_DATA2                0x64318
1667 #define DPD_AUX_CH_DATA3                0x6431c
1668 #define DPD_AUX_CH_DATA4                0x64320
1669 #define DPD_AUX_CH_DATA5                0x64324
1670
1671 #define   DP_AUX_CH_CTL_SEND_BUSY           (1 << 31)
1672 #define   DP_AUX_CH_CTL_DONE                (1 << 30)
1673 #define   DP_AUX_CH_CTL_INTERRUPT           (1 << 29)
1674 #define   DP_AUX_CH_CTL_TIME_OUT_ERROR      (1 << 28)
1675 #define   DP_AUX_CH_CTL_TIME_OUT_400us      (0 << 26)
1676 #define   DP_AUX_CH_CTL_TIME_OUT_600us      (1 << 26)
1677 #define   DP_AUX_CH_CTL_TIME_OUT_800us      (2 << 26)
1678 #define   DP_AUX_CH_CTL_TIME_OUT_1600us     (3 << 26)
1679 #define   DP_AUX_CH_CTL_TIME_OUT_MASK       (3 << 26)
1680 #define   DP_AUX_CH_CTL_RECEIVE_ERROR       (1 << 25)
1681 #define   DP_AUX_CH_CTL_MESSAGE_SIZE_MASK    (0x1f << 20)
1682 #define   DP_AUX_CH_CTL_MESSAGE_SIZE_SHIFT   20
1683 #define   DP_AUX_CH_CTL_PRECHARGE_2US_MASK   (0xf << 16)
1684 #define   DP_AUX_CH_CTL_PRECHARGE_2US_SHIFT  16
1685 #define   DP_AUX_CH_CTL_AUX_AKSV_SELECT     (1 << 15)
1686 #define   DP_AUX_CH_CTL_MANCHESTER_TEST     (1 << 14)
1687 #define   DP_AUX_CH_CTL_SYNC_TEST           (1 << 13)
1688 #define   DP_AUX_CH_CTL_DEGLITCH_TEST       (1 << 12)
1689 #define   DP_AUX_CH_CTL_PRECHARGE_TEST      (1 << 11)
1690 #define   DP_AUX_CH_CTL_BIT_CLOCK_2X_MASK    (0x7ff)
1691 #define   DP_AUX_CH_CTL_BIT_CLOCK_2X_SHIFT   0
1692
1693 /*
1694  * Computing GMCH M and N values for the Display Port link
1695  *
1696  * GMCH M/N = dot clock * bytes per pixel / ls_clk * # of lanes
1697  *
1698  * ls_clk (we assume) is the DP link clock (1.62 or 2.7 GHz)
1699  *
1700  * The GMCH value is used internally
1701  *
1702  * bytes_per_pixel is the number of bytes coming out of the plane,
1703  * which is after the LUTs, so we want the bytes for our color format.
1704  * For our current usage, this is always 3, one byte for R, G and B.
1705  */
1706 #define PIPEA_GMCH_DATA_M                       0x70050
1707 #define PIPEB_GMCH_DATA_M                       0x71050
1708
1709 /* Transfer unit size for display port - 1, default is 0x3f (for TU size 64) */
1710 #define   PIPE_GMCH_DATA_M_TU_SIZE_MASK         (0x3f << 25)
1711 #define   PIPE_GMCH_DATA_M_TU_SIZE_SHIFT        25
1712
1713 #define   PIPE_GMCH_DATA_M_MASK                 (0xffffff)
1714
1715 #define PIPEA_GMCH_DATA_N                       0x70054
1716 #define PIPEB_GMCH_DATA_N                       0x71054
1717 #define   PIPE_GMCH_DATA_N_MASK                 (0xffffff)
1718
1719 /*
1720  * Computing Link M and N values for the Display Port link
1721  *
1722  * Link M / N = pixel_clock / ls_clk
1723  *
1724  * (the DP spec calls pixel_clock the 'strm_clk')
1725  *
1726  * The Link value is transmitted in the Main Stream
1727  * Attributes and VB-ID.
1728  */
1729
1730 #define PIPEA_DP_LINK_M                         0x70060
1731 #define PIPEB_DP_LINK_M                         0x71060
1732 #define   PIPEA_DP_LINK_M_MASK                  (0xffffff)
1733
1734 #define PIPEA_DP_LINK_N                         0x70064
1735 #define PIPEB_DP_LINK_N                         0x71064
1736 #define   PIPEA_DP_LINK_N_MASK                  (0xffffff)
1737
1738 /* Display & cursor control */
1739
1740 /* Pipe A */
1741 #define PIPEADSL                0x70000
1742 #define PIPEACONF               0x70008
1743 #define   PIPEACONF_ENABLE      (1<<31)
1744 #define   PIPEACONF_DISABLE     0
1745 #define   PIPEACONF_DOUBLE_WIDE (1<<30)
1746 #define   I965_PIPECONF_ACTIVE  (1<<30)
1747 #define   PIPEACONF_SINGLE_WIDE 0
1748 #define   PIPEACONF_PIPE_UNLOCKED 0
1749 #define   PIPEACONF_PIPE_LOCKED (1<<25)
1750 #define   PIPEACONF_PALETTE     0
1751 #define   PIPEACONF_GAMMA               (1<<24)
1752 #define   PIPECONF_FORCE_BORDER (1<<25)
1753 #define   PIPECONF_PROGRESSIVE  (0 << 21)
1754 #define   PIPECONF_INTERLACE_W_FIELD_INDICATION (6 << 21)
1755 #define   PIPECONF_INTERLACE_FIELD_0_ONLY               (7 << 21)
1756 #define   PIPECONF_CXSR_DOWNCLOCK       (1<<16)
1757 #define PIPEASTAT               0x70024
1758 #define   PIPE_FIFO_UNDERRUN_STATUS             (1UL<<31)
1759 #define   PIPE_CRC_ERROR_ENABLE                 (1UL<<29)
1760 #define   PIPE_CRC_DONE_ENABLE                  (1UL<<28)
1761 #define   PIPE_GMBUS_EVENT_ENABLE               (1UL<<27)
1762 #define   PIPE_HOTPLUG_INTERRUPT_ENABLE         (1UL<<26)
1763 #define   PIPE_VSYNC_INTERRUPT_ENABLE           (1UL<<25)
1764 #define   PIPE_DISPLAY_LINE_COMPARE_ENABLE      (1UL<<24)
1765 #define   PIPE_DPST_EVENT_ENABLE                (1UL<<23)
1766 #define   PIPE_LEGACY_BLC_EVENT_ENABLE          (1UL<<22)
1767 #define   PIPE_ODD_FIELD_INTERRUPT_ENABLE       (1UL<<21)
1768 #define   PIPE_EVEN_FIELD_INTERRUPT_ENABLE      (1UL<<20)
1769 #define   PIPE_HOTPLUG_TV_INTERRUPT_ENABLE      (1UL<<18) /* pre-965 */
1770 #define   PIPE_START_VBLANK_INTERRUPT_ENABLE    (1UL<<18) /* 965 or later */
1771 #define   PIPE_VBLANK_INTERRUPT_ENABLE          (1UL<<17)
1772 #define   PIPE_OVERLAY_UPDATED_ENABLE           (1UL<<16)
1773 #define   PIPE_CRC_ERROR_INTERRUPT_STATUS       (1UL<<13)
1774 #define   PIPE_CRC_DONE_INTERRUPT_STATUS        (1UL<<12)
1775 #define   PIPE_GMBUS_INTERRUPT_STATUS           (1UL<<11)
1776 #define   PIPE_HOTPLUG_INTERRUPT_STATUS         (1UL<<10)
1777 #define   PIPE_VSYNC_INTERRUPT_STATUS           (1UL<<9)
1778 #define   PIPE_DISPLAY_LINE_COMPARE_STATUS      (1UL<<8)
1779 #define   PIPE_DPST_EVENT_STATUS                (1UL<<7)
1780 #define   PIPE_LEGACY_BLC_EVENT_STATUS          (1UL<<6)
1781 #define   PIPE_ODD_FIELD_INTERRUPT_STATUS       (1UL<<5)
1782 #define   PIPE_EVEN_FIELD_INTERRUPT_STATUS      (1UL<<4)
1783 #define   PIPE_HOTPLUG_TV_INTERRUPT_STATUS      (1UL<<2) /* pre-965 */
1784 #define   PIPE_START_VBLANK_INTERRUPT_STATUS    (1UL<<2) /* 965 or later */
1785 #define   PIPE_VBLANK_INTERRUPT_STATUS          (1UL<<1)
1786 #define   PIPE_OVERLAY_UPDATED_STATUS           (1UL<<0)
1787 #define   PIPE_BPC_MASK                         (7 << 5) /* Ironlake */
1788 #define   PIPE_8BPC                             (0 << 5)
1789 #define   PIPE_10BPC                            (1 << 5)
1790 #define   PIPE_6BPC                             (2 << 5)
1791 #define   PIPE_12BPC                            (3 << 5)
1792
1793 #define DSPARB                  0x70030
1794 #define   DSPARB_CSTART_MASK    (0x7f << 7)
1795 #define   DSPARB_CSTART_SHIFT   7
1796 #define   DSPARB_BSTART_MASK    (0x7f)
1797 #define   DSPARB_BSTART_SHIFT   0
1798 #define   DSPARB_BEND_SHIFT     9 /* on 855 */
1799 #define   DSPARB_AEND_SHIFT     0
1800
1801 #define DSPFW1                  0x70034
1802 #define   DSPFW_SR_SHIFT        23
1803 #define   DSPFW_CURSORB_SHIFT   16
1804 #define   DSPFW_PLANEB_SHIFT    8
1805 #define DSPFW2                  0x70038
1806 #define   DSPFW_CURSORA_MASK    0x00003f00
1807 #define   DSPFW_CURSORA_SHIFT   16
1808 #define DSPFW3                  0x7003c
1809 #define   DSPFW_HPLL_SR_EN      (1<<31)
1810 #define   DSPFW_CURSOR_SR_SHIFT 24
1811 #define   IGD_SELF_REFRESH_EN   (1<<30)
1812
1813 /* FIFO watermark sizes etc */
1814 #define G4X_FIFO_LINE_SIZE      64
1815 #define I915_FIFO_LINE_SIZE     64
1816 #define I830_FIFO_LINE_SIZE     32
1817
1818 #define G4X_FIFO_SIZE           127
1819 #define I945_FIFO_SIZE          127 /* 945 & 965 */
1820 #define I915_FIFO_SIZE          95
1821 #define I855GM_FIFO_SIZE        127 /* In cachelines */
1822 #define I830_FIFO_SIZE          95
1823
1824 #define G4X_MAX_WM              0x3f
1825 #define I915_MAX_WM             0x3f
1826
1827 #define IGD_DISPLAY_FIFO        512 /* in 64byte unit */
1828 #define IGD_FIFO_LINE_SIZE      64
1829 #define IGD_MAX_WM              0x1ff
1830 #define IGD_DFT_WM              0x3f
1831 #define IGD_DFT_HPLLOFF_WM      0
1832 #define IGD_GUARD_WM            10
1833 #define IGD_CURSOR_FIFO         64
1834 #define IGD_CURSOR_MAX_WM       0x3f
1835 #define IGD_CURSOR_DFT_WM       0
1836 #define IGD_CURSOR_GUARD_WM     5
1837
1838 /*
1839  * The two pipe frame counter registers are not synchronized, so
1840  * reading a stable value is somewhat tricky. The following code
1841  * should work:
1842  *
1843  *  do {
1844  *    high1 = ((INREG(PIPEAFRAMEHIGH) & PIPE_FRAME_HIGH_MASK) >>
1845  *             PIPE_FRAME_HIGH_SHIFT;
1846  *    low1 =  ((INREG(PIPEAFRAMEPIXEL) & PIPE_FRAME_LOW_MASK) >>
1847  *             PIPE_FRAME_LOW_SHIFT);
1848  *    high2 = ((INREG(PIPEAFRAMEHIGH) & PIPE_FRAME_HIGH_MASK) >>
1849  *             PIPE_FRAME_HIGH_SHIFT);
1850  *  } while (high1 != high2);
1851  *  frame = (high1 << 8) | low1;
1852  */
1853 #define PIPEAFRAMEHIGH          0x70040
1854 #define   PIPE_FRAME_HIGH_MASK    0x0000ffff
1855 #define   PIPE_FRAME_HIGH_SHIFT   0
1856 #define PIPEAFRAMEPIXEL         0x70044
1857 #define   PIPE_FRAME_LOW_MASK     0xff000000
1858 #define   PIPE_FRAME_LOW_SHIFT    24
1859 #define   PIPE_PIXEL_MASK         0x00ffffff
1860 #define   PIPE_PIXEL_SHIFT        0
1861 /* GM45+ just has to be different */
1862 #define PIPEA_FRMCOUNT_GM45     0x70040
1863 #define PIPEA_FLIPCOUNT_GM45    0x70044
1864
1865 /* Cursor A & B regs */
1866 #define CURACNTR                0x70080
1867 /* Old style CUR*CNTR flags (desktop 8xx) */
1868 #define   CURSOR_ENABLE         0x80000000
1869 #define   CURSOR_GAMMA_ENABLE   0x40000000
1870 #define   CURSOR_STRIDE_MASK    0x30000000
1871 #define   CURSOR_FORMAT_SHIFT   24
1872 #define   CURSOR_FORMAT_MASK    (0x07 << CURSOR_FORMAT_SHIFT)
1873 #define   CURSOR_FORMAT_2C      (0x00 << CURSOR_FORMAT_SHIFT)
1874 #define   CURSOR_FORMAT_3C      (0x01 << CURSOR_FORMAT_SHIFT)
1875 #define   CURSOR_FORMAT_4C      (0x02 << CURSOR_FORMAT_SHIFT)
1876 #define   CURSOR_FORMAT_ARGB    (0x04 << CURSOR_FORMAT_SHIFT)
1877 #define   CURSOR_FORMAT_XRGB    (0x05 << CURSOR_FORMAT_SHIFT)
1878 /* New style CUR*CNTR flags */
1879 #define   CURSOR_MODE           0x27
1880 #define   CURSOR_MODE_DISABLE   0x00
1881 #define   CURSOR_MODE_64_32B_AX 0x07
1882 #define   CURSOR_MODE_64_ARGB_AX ((1 << 5) | CURSOR_MODE_64_32B_AX)
1883 #define   MCURSOR_PIPE_SELECT   (1 << 28)
1884 #define   MCURSOR_PIPE_A        0x00
1885 #define   MCURSOR_PIPE_B        (1 << 28)
1886 #define   MCURSOR_GAMMA_ENABLE  (1 << 26)
1887 #define CURABASE                0x70084
1888 #define CURAPOS                 0x70088
1889 #define   CURSOR_POS_MASK       0x007FF
1890 #define   CURSOR_POS_SIGN       0x8000
1891 #define   CURSOR_X_SHIFT        0
1892 #define   CURSOR_Y_SHIFT        16
1893 #define CURSIZE                 0x700a0
1894 #define CURBCNTR                0x700c0
1895 #define CURBBASE                0x700c4
1896 #define CURBPOS                 0x700c8
1897
1898 /* Display A control */
1899 #define DSPACNTR                0x70180
1900 #define   DISPLAY_PLANE_ENABLE                  (1<<31)
1901 #define   DISPLAY_PLANE_DISABLE                 0
1902 #define   DISPPLANE_GAMMA_ENABLE                (1<<30)
1903 #define   DISPPLANE_GAMMA_DISABLE               0
1904 #define   DISPPLANE_PIXFORMAT_MASK              (0xf<<26)
1905 #define   DISPPLANE_8BPP                        (0x2<<26)
1906 #define   DISPPLANE_15_16BPP                    (0x4<<26)
1907 #define   DISPPLANE_16BPP                       (0x5<<26)
1908 #define   DISPPLANE_32BPP_NO_ALPHA              (0x6<<26)
1909 #define   DISPPLANE_32BPP                       (0x7<<26)
1910 #define   DISPPLANE_STEREO_ENABLE               (1<<25)
1911 #define   DISPPLANE_STEREO_DISABLE              0
1912 #define   DISPPLANE_SEL_PIPE_MASK               (1<<24)
1913 #define   DISPPLANE_SEL_PIPE_A                  0
1914 #define   DISPPLANE_SEL_PIPE_B                  (1<<24)
1915 #define   DISPPLANE_SRC_KEY_ENABLE              (1<<22)
1916 #define   DISPPLANE_SRC_KEY_DISABLE             0
1917 #define   DISPPLANE_LINE_DOUBLE                 (1<<20)
1918 #define   DISPPLANE_NO_LINE_DOUBLE              0
1919 #define   DISPPLANE_STEREO_POLARITY_FIRST       0
1920 #define   DISPPLANE_STEREO_POLARITY_SECOND      (1<<18)
1921 #define   DISPPLANE_TRICKLE_FEED_DISABLE        (1<<14) /* IGDNG */
1922 #define   DISPPLANE_TILED                       (1<<10)
1923 #define DSPAADDR                0x70184
1924 #define DSPASTRIDE              0x70188
1925 #define DSPAPOS                 0x7018C /* reserved */
1926 #define DSPASIZE                0x70190
1927 #define DSPASURF                0x7019C /* 965+ only */
1928 #define DSPATILEOFF             0x701A4 /* 965+ only */
1929
1930 /* VBIOS flags */
1931 #define SWF00                   0x71410
1932 #define SWF01                   0x71414
1933 #define SWF02                   0x71418
1934 #define SWF03                   0x7141c
1935 #define SWF04                   0x71420
1936 #define SWF05                   0x71424
1937 #define SWF06                   0x71428
1938 #define SWF10                   0x70410
1939 #define SWF11                   0x70414
1940 #define SWF14                   0x71420
1941 #define SWF30                   0x72414
1942 #define SWF31                   0x72418
1943 #define SWF32                   0x7241c
1944
1945 /* Pipe B */
1946 #define PIPEBDSL                0x71000
1947 #define PIPEBCONF               0x71008
1948 #define PIPEBSTAT               0x71024
1949 #define PIPEBFRAMEHIGH          0x71040
1950 #define PIPEBFRAMEPIXEL         0x71044
1951 #define PIPEB_FRMCOUNT_GM45     0x71040
1952 #define PIPEB_FLIPCOUNT_GM45    0x71044
1953
1954
1955 /* Display B control */
1956 #define DSPBCNTR                0x71180
1957 #define   DISPPLANE_ALPHA_TRANS_ENABLE          (1<<15)
1958 #define   DISPPLANE_ALPHA_TRANS_DISABLE         0
1959 #define   DISPPLANE_SPRITE_ABOVE_DISPLAY        0
1960 #define   DISPPLANE_SPRITE_ABOVE_OVERLAY        (1)
1961 #define DSPBADDR                0x71184
1962 #define DSPBSTRIDE              0x71188
1963 #define DSPBPOS                 0x7118C
1964 #define DSPBSIZE                0x71190
1965 #define DSPBSURF                0x7119C
1966 #define DSPBTILEOFF             0x711A4
1967
1968 /* VBIOS regs */
1969 #define VGACNTRL                0x71400
1970 # define VGA_DISP_DISABLE                       (1 << 31)
1971 # define VGA_2X_MODE                            (1 << 30)
1972 # define VGA_PIPE_B_SELECT                      (1 << 29)
1973
1974 /* IGDNG */
1975
1976 #define CPU_VGACNTRL    0x41000
1977
1978 #define DIGITAL_PORT_HOTPLUG_CNTRL      0x44030
1979 #define  DIGITAL_PORTA_HOTPLUG_ENABLE           (1 << 4)
1980 #define  DIGITAL_PORTA_SHORT_PULSE_2MS          (0 << 2)
1981 #define  DIGITAL_PORTA_SHORT_PULSE_4_5MS        (1 << 2)
1982 #define  DIGITAL_PORTA_SHORT_PULSE_6MS          (2 << 2)
1983 #define  DIGITAL_PORTA_SHORT_PULSE_100MS        (3 << 2)
1984 #define  DIGITAL_PORTA_NO_DETECT                (0 << 0)
1985 #define  DIGITAL_PORTA_LONG_PULSE_DETECT_MASK   (1 << 1)
1986 #define  DIGITAL_PORTA_SHORT_PULSE_DETECT_MASK  (1 << 0)
1987
1988 /* refresh rate hardware control */
1989 #define RR_HW_CTL       0x45300
1990 #define  RR_HW_LOW_POWER_FRAMES_MASK    0xff
1991 #define  RR_HW_HIGH_POWER_FRAMES_MASK   0xff00
1992
1993 #define FDI_PLL_BIOS_0  0x46000
1994 #define FDI_PLL_BIOS_1  0x46004
1995 #define FDI_PLL_BIOS_2  0x46008
1996 #define DISPLAY_PORT_PLL_BIOS_0         0x4600c
1997 #define DISPLAY_PORT_PLL_BIOS_1         0x46010
1998 #define DISPLAY_PORT_PLL_BIOS_2         0x46014
1999
2000 #define FDI_PLL_FREQ_CTL        0x46030
2001 #define  FDI_PLL_FREQ_CHANGE_REQUEST    (1<<24)
2002 #define  FDI_PLL_FREQ_LOCK_LIMIT_MASK   0xfff00
2003 #define  FDI_PLL_FREQ_DISABLE_COUNT_LIMIT_MASK  0xff
2004
2005
2006 #define PIPEA_DATA_M1           0x60030
2007 #define  TU_SIZE(x)             (((x)-1) << 25) /* default size 64 */
2008 #define  TU_SIZE_MASK           0x7e000000
2009 #define  PIPEA_DATA_M1_OFFSET   0
2010 #define PIPEA_DATA_N1           0x60034
2011 #define  PIPEA_DATA_N1_OFFSET   0
2012
2013 #define PIPEA_DATA_M2           0x60038
2014 #define  PIPEA_DATA_M2_OFFSET   0
2015 #define PIPEA_DATA_N2           0x6003c
2016 #define  PIPEA_DATA_N2_OFFSET   0
2017
2018 #define PIPEA_LINK_M1           0x60040
2019 #define  PIPEA_LINK_M1_OFFSET   0
2020 #define PIPEA_LINK_N1           0x60044
2021 #define  PIPEA_LINK_N1_OFFSET   0
2022
2023 #define PIPEA_LINK_M2           0x60048
2024 #define  PIPEA_LINK_M2_OFFSET   0
2025 #define PIPEA_LINK_N2           0x6004c
2026 #define  PIPEA_LINK_N2_OFFSET   0
2027
2028 /* PIPEB timing regs are same start from 0x61000 */
2029
2030 #define PIPEB_DATA_M1           0x61030
2031 #define  PIPEB_DATA_M1_OFFSET   0
2032 #define PIPEB_DATA_N1           0x61034
2033 #define  PIPEB_DATA_N1_OFFSET   0
2034
2035 #define PIPEB_DATA_M2           0x61038
2036 #define  PIPEB_DATA_M2_OFFSET   0
2037 #define PIPEB_DATA_N2           0x6103c
2038 #define  PIPEB_DATA_N2_OFFSET   0
2039
2040 #define PIPEB_LINK_M1           0x61040
2041 #define  PIPEB_LINK_M1_OFFSET   0
2042 #define PIPEB_LINK_N1           0x61044
2043 #define  PIPEB_LINK_N1_OFFSET   0
2044
2045 #define PIPEB_LINK_M2           0x61048
2046 #define  PIPEB_LINK_M2_OFFSET   0
2047 #define PIPEB_LINK_N2           0x6104c
2048 #define  PIPEB_LINK_N2_OFFSET   0
2049
2050 /* CPU panel fitter */
2051 #define PFA_CTL_1               0x68080
2052 #define PFB_CTL_1               0x68880
2053 #define  PF_ENABLE              (1<<31)
2054 #define  PF_FILTER_MASK         (3<<23)
2055 #define  PF_FILTER_PROGRAMMED   (0<<23)
2056 #define  PF_FILTER_MED_3x3      (1<<23)
2057 #define  PF_FILTER_EDGE_ENHANCE (2<<23)
2058 #define  PF_FILTER_EDGE_SOFTEN  (3<<23)
2059 #define PFA_WIN_SZ              0x68074
2060 #define PFB_WIN_SZ              0x68874
2061 #define PFA_WIN_POS             0x68070
2062 #define PFB_WIN_POS             0x68870
2063
2064 /* legacy palette */
2065 #define LGC_PALETTE_A           0x4a000
2066 #define LGC_PALETTE_B           0x4a800
2067
2068 /* interrupts */
2069 #define DE_MASTER_IRQ_CONTROL   (1 << 31)
2070 #define DE_SPRITEB_FLIP_DONE    (1 << 29)
2071 #define DE_SPRITEA_FLIP_DONE    (1 << 28)
2072 #define DE_PLANEB_FLIP_DONE     (1 << 27)
2073 #define DE_PLANEA_FLIP_DONE     (1 << 26)
2074 #define DE_PCU_EVENT            (1 << 25)
2075 #define DE_GTT_FAULT            (1 << 24)
2076 #define DE_POISON               (1 << 23)
2077 #define DE_PERFORM_COUNTER      (1 << 22)
2078 #define DE_PCH_EVENT            (1 << 21)
2079 #define DE_AUX_CHANNEL_A        (1 << 20)
2080 #define DE_DP_A_HOTPLUG         (1 << 19)
2081 #define DE_GSE                  (1 << 18)
2082 #define DE_PIPEB_VBLANK         (1 << 15)
2083 #define DE_PIPEB_EVEN_FIELD     (1 << 14)
2084 #define DE_PIPEB_ODD_FIELD      (1 << 13)
2085 #define DE_PIPEB_LINE_COMPARE   (1 << 12)
2086 #define DE_PIPEB_VSYNC          (1 << 11)
2087 #define DE_PIPEB_FIFO_UNDERRUN  (1 << 8)
2088 #define DE_PIPEA_VBLANK         (1 << 7)
2089 #define DE_PIPEA_EVEN_FIELD     (1 << 6)
2090 #define DE_PIPEA_ODD_FIELD      (1 << 5)
2091 #define DE_PIPEA_LINE_COMPARE   (1 << 4)
2092 #define DE_PIPEA_VSYNC          (1 << 3)
2093 #define DE_PIPEA_FIFO_UNDERRUN  (1 << 0)
2094
2095 #define DEISR   0x44000
2096 #define DEIMR   0x44004
2097 #define DEIIR   0x44008
2098 #define DEIER   0x4400c
2099
2100 /* GT interrupt */
2101 #define GT_SYNC_STATUS          (1 << 2)
2102 #define GT_USER_INTERRUPT       (1 << 0)
2103
2104 #define GTISR   0x44010
2105 #define GTIMR   0x44014
2106 #define GTIIR   0x44018
2107 #define GTIER   0x4401c
2108
2109 #define DISP_ARB_CTL    0x45000
2110 #define  DISP_TILE_SURFACE_SWIZZLING    (1<<13)
2111
2112 /* PCH */
2113
2114 /* south display engine interrupt */
2115 #define SDE_CRT_HOTPLUG         (1 << 11)
2116 #define SDE_PORTD_HOTPLUG       (1 << 10)
2117 #define SDE_PORTC_HOTPLUG       (1 << 9)
2118 #define SDE_PORTB_HOTPLUG       (1 << 8)
2119 #define SDE_SDVOB_HOTPLUG       (1 << 6)
2120
2121 #define SDEISR  0xc4000
2122 #define SDEIMR  0xc4004
2123 #define SDEIIR  0xc4008
2124 #define SDEIER  0xc400c
2125
2126 /* digital port hotplug */
2127 #define PCH_PORT_HOTPLUG        0xc4030
2128 #define PORTD_HOTPLUG_ENABLE            (1 << 20)
2129 #define PORTD_PULSE_DURATION_2ms        (0)
2130 #define PORTD_PULSE_DURATION_4_5ms      (1 << 18)
2131 #define PORTD_PULSE_DURATION_6ms        (2 << 18)
2132 #define PORTD_PULSE_DURATION_100ms      (3 << 18)
2133 #define PORTD_HOTPLUG_NO_DETECT         (0)
2134 #define PORTD_HOTPLUG_SHORT_DETECT      (1 << 16)
2135 #define PORTD_HOTPLUG_LONG_DETECT       (1 << 17)
2136 #define PORTC_HOTPLUG_ENABLE            (1 << 12)
2137 #define PORTC_PULSE_DURATION_2ms        (0)
2138 #define PORTC_PULSE_DURATION_4_5ms      (1 << 10)
2139 #define PORTC_PULSE_DURATION_6ms        (2 << 10)
2140 #define PORTC_PULSE_DURATION_100ms      (3 << 10)
2141 #define PORTC_HOTPLUG_NO_DETECT         (0)
2142 #define PORTC_HOTPLUG_SHORT_DETECT      (1 << 8)
2143 #define PORTC_HOTPLUG_LONG_DETECT       (1 << 9)
2144 #define PORTB_HOTPLUG_ENABLE            (1 << 4)
2145 #define PORTB_PULSE_DURATION_2ms        (0)
2146 #define PORTB_PULSE_DURATION_4_5ms      (1 << 2)
2147 #define PORTB_PULSE_DURATION_6ms        (2 << 2)
2148 #define PORTB_PULSE_DURATION_100ms      (3 << 2)
2149 #define PORTB_HOTPLUG_NO_DETECT         (0)
2150 #define PORTB_HOTPLUG_SHORT_DETECT      (1 << 0)
2151 #define PORTB_HOTPLUG_LONG_DETECT       (1 << 1)
2152
2153 #define PCH_GPIOA               0xc5010
2154 #define PCH_GPIOB               0xc5014
2155 #define PCH_GPIOC               0xc5018
2156 #define PCH_GPIOD               0xc501c
2157 #define PCH_GPIOE               0xc5020
2158 #define PCH_GPIOF               0xc5024
2159
2160 #define PCH_DPLL_A              0xc6014
2161 #define PCH_DPLL_B              0xc6018
2162
2163 #define PCH_FPA0                0xc6040
2164 #define PCH_FPA1                0xc6044
2165 #define PCH_FPB0                0xc6048
2166 #define PCH_FPB1                0xc604c
2167
2168 #define PCH_DPLL_TEST           0xc606c
2169
2170 #define PCH_DREF_CONTROL        0xC6200
2171 #define  DREF_CONTROL_MASK      0x7fc3
2172 #define  DREF_CPU_SOURCE_OUTPUT_DISABLE         (0<<13)
2173 #define  DREF_CPU_SOURCE_OUTPUT_DOWNSPREAD      (2<<13)
2174 #define  DREF_CPU_SOURCE_OUTPUT_NONSPREAD       (3<<13)
2175 #define  DREF_CPU_SOURCE_OUTPUT_MASK            (3<<13)
2176 #define  DREF_SSC_SOURCE_DISABLE                (0<<11)
2177 #define  DREF_SSC_SOURCE_ENABLE                 (2<<11)
2178 #define  DREF_SSC_SOURCE_MASK                   (3<<11)
2179 #define  DREF_NONSPREAD_SOURCE_DISABLE          (0<<9)
2180 #define  DREF_NONSPREAD_CK505_ENABLE            (1<<9)
2181 #define  DREF_NONSPREAD_SOURCE_ENABLE           (2<<9)
2182 #define  DREF_NONSPREAD_SOURCE_MASK             (3<<9)
2183 #define  DREF_SUPERSPREAD_SOURCE_DISABLE        (0<<7)
2184 #define  DREF_SUPERSPREAD_SOURCE_ENABLE         (2<<7)
2185 #define  DREF_SSC4_DOWNSPREAD                   (0<<6)
2186 #define  DREF_SSC4_CENTERSPREAD                 (1<<6)
2187 #define  DREF_SSC1_DISABLE                      (0<<1)
2188 #define  DREF_SSC1_ENABLE                       (1<<1)
2189 #define  DREF_SSC4_DISABLE                      (0)
2190 #define  DREF_SSC4_ENABLE                       (1)
2191
2192 #define PCH_RAWCLK_FREQ         0xc6204
2193 #define  FDL_TP1_TIMER_SHIFT    12
2194 #define  FDL_TP1_TIMER_MASK     (3<<12)
2195 #define  FDL_TP2_TIMER_SHIFT    10
2196 #define  FDL_TP2_TIMER_MASK     (3<<10)
2197 #define  RAWCLK_FREQ_MASK       0x3ff
2198
2199 #define PCH_DPLL_TMR_CFG        0xc6208
2200
2201 #define PCH_SSC4_PARMS          0xc6210
2202 #define PCH_SSC4_AUX_PARMS      0xc6214
2203
2204 /* transcoder */
2205
2206 #define TRANS_HTOTAL_A          0xe0000
2207 #define  TRANS_HTOTAL_SHIFT     16
2208 #define  TRANS_HACTIVE_SHIFT    0
2209 #define TRANS_HBLANK_A          0xe0004
2210 #define  TRANS_HBLANK_END_SHIFT 16
2211 #define  TRANS_HBLANK_START_SHIFT 0
2212 #define TRANS_HSYNC_A           0xe0008
2213 #define  TRANS_HSYNC_END_SHIFT  16
2214 #define  TRANS_HSYNC_START_SHIFT 0
2215 #define TRANS_VTOTAL_A          0xe000c
2216 #define  TRANS_VTOTAL_SHIFT     16
2217 #define  TRANS_VACTIVE_SHIFT    0
2218 #define TRANS_VBLANK_A          0xe0010
2219 #define  TRANS_VBLANK_END_SHIFT 16
2220 #define  TRANS_VBLANK_START_SHIFT 0
2221 #define TRANS_VSYNC_A           0xe0014
2222 #define  TRANS_VSYNC_END_SHIFT  16
2223 #define  TRANS_VSYNC_START_SHIFT 0
2224
2225 #define TRANSA_DATA_M1          0xe0030
2226 #define TRANSA_DATA_N1          0xe0034
2227 #define TRANSA_DATA_M2          0xe0038
2228 #define TRANSA_DATA_N2          0xe003c
2229 #define TRANSA_DP_LINK_M1       0xe0040
2230 #define TRANSA_DP_LINK_N1       0xe0044
2231 #define TRANSA_DP_LINK_M2       0xe0048
2232 #define TRANSA_DP_LINK_N2       0xe004c
2233
2234 #define TRANS_HTOTAL_B          0xe1000
2235 #define TRANS_HBLANK_B          0xe1004
2236 #define TRANS_HSYNC_B           0xe1008
2237 #define TRANS_VTOTAL_B          0xe100c
2238 #define TRANS_VBLANK_B          0xe1010
2239 #define TRANS_VSYNC_B           0xe1014
2240
2241 #define TRANSB_DATA_M1          0xe1030
2242 #define TRANSB_DATA_N1          0xe1034
2243 #define TRANSB_DATA_M2          0xe1038
2244 #define TRANSB_DATA_N2          0xe103c
2245 #define TRANSB_DP_LINK_M1       0xe1040
2246 #define TRANSB_DP_LINK_N1       0xe1044
2247 #define TRANSB_DP_LINK_M2       0xe1048
2248 #define TRANSB_DP_LINK_N2       0xe104c
2249
2250 #define TRANSACONF              0xf0008
2251 #define TRANSBCONF              0xf1008
2252 #define  TRANS_DISABLE          (0<<31)
2253 #define  TRANS_ENABLE           (1<<31)
2254 #define  TRANS_STATE_MASK       (1<<30)
2255 #define  TRANS_STATE_DISABLE    (0<<30)
2256 #define  TRANS_STATE_ENABLE     (1<<30)
2257 #define  TRANS_FSYNC_DELAY_HB1  (0<<27)
2258 #define  TRANS_FSYNC_DELAY_HB2  (1<<27)
2259 #define  TRANS_FSYNC_DELAY_HB3  (2<<27)
2260 #define  TRANS_FSYNC_DELAY_HB4  (3<<27)
2261 #define  TRANS_DP_AUDIO_ONLY    (1<<26)
2262 #define  TRANS_DP_VIDEO_AUDIO   (0<<26)
2263 #define  TRANS_PROGRESSIVE      (0<<21)
2264 #define  TRANS_8BPC             (0<<5)
2265 #define  TRANS_10BPC            (1<<5)
2266 #define  TRANS_6BPC             (2<<5)
2267 #define  TRANS_12BPC            (3<<5)
2268
2269 #define FDI_RXA_CHICKEN         0xc200c
2270 #define FDI_RXB_CHICKEN         0xc2010
2271 #define  FDI_RX_PHASE_SYNC_POINTER_ENABLE       (1)
2272
2273 /* CPU: FDI_TX */
2274 #define FDI_TXA_CTL             0x60100
2275 #define FDI_TXB_CTL             0x61100
2276 #define  FDI_TX_DISABLE         (0<<31)
2277 #define  FDI_TX_ENABLE          (1<<31)
2278 #define  FDI_LINK_TRAIN_PATTERN_1       (0<<28)
2279 #define  FDI_LINK_TRAIN_PATTERN_2       (1<<28)
2280 #define  FDI_LINK_TRAIN_PATTERN_IDLE    (2<<28)
2281 #define  FDI_LINK_TRAIN_NONE            (3<<28)
2282 #define  FDI_LINK_TRAIN_VOLTAGE_0_4V    (0<<25)
2283 #define  FDI_LINK_TRAIN_VOLTAGE_0_6V    (1<<25)
2284 #define  FDI_LINK_TRAIN_VOLTAGE_0_8V    (2<<25)
2285 #define  FDI_LINK_TRAIN_VOLTAGE_1_2V    (3<<25)
2286 #define  FDI_LINK_TRAIN_PRE_EMPHASIS_NONE (0<<22)
2287 #define  FDI_LINK_TRAIN_PRE_EMPHASIS_1_5X (1<<22)
2288 #define  FDI_LINK_TRAIN_PRE_EMPHASIS_2X   (2<<22)
2289 #define  FDI_LINK_TRAIN_PRE_EMPHASIS_3X   (3<<22)
2290 #define  FDI_DP_PORT_WIDTH_X1           (0<<19)
2291 #define  FDI_DP_PORT_WIDTH_X2           (1<<19)
2292 #define  FDI_DP_PORT_WIDTH_X3           (2<<19)
2293 #define  FDI_DP_PORT_WIDTH_X4           (3<<19)
2294 #define  FDI_TX_ENHANCE_FRAME_ENABLE    (1<<18)
2295 /* IGDNG: hardwired to 1 */
2296 #define  FDI_TX_PLL_ENABLE              (1<<14)
2297 /* both Tx and Rx */
2298 #define  FDI_SCRAMBLING_ENABLE          (0<<7)
2299 #define  FDI_SCRAMBLING_DISABLE         (1<<7)
2300
2301 /* FDI_RX, FDI_X is hard-wired to Transcoder_X */
2302 #define FDI_RXA_CTL             0xf000c
2303 #define FDI_RXB_CTL             0xf100c
2304 #define  FDI_RX_ENABLE          (1<<31)
2305 #define  FDI_RX_DISABLE         (0<<31)
2306 /* train, dp width same as FDI_TX */
2307 #define  FDI_DP_PORT_WIDTH_X8           (7<<19)
2308 #define  FDI_8BPC                       (0<<16)
2309 #define  FDI_10BPC                      (1<<16)
2310 #define  FDI_6BPC                       (2<<16)
2311 #define  FDI_12BPC                      (3<<16)
2312 #define  FDI_LINK_REVERSE_OVERWRITE     (1<<15)
2313 #define  FDI_DMI_LINK_REVERSE_MASK      (1<<14)
2314 #define  FDI_RX_PLL_ENABLE              (1<<13)
2315 #define  FDI_FS_ERR_CORRECT_ENABLE      (1<<11)
2316 #define  FDI_FE_ERR_CORRECT_ENABLE      (1<<10)
2317 #define  FDI_FS_ERR_REPORT_ENABLE       (1<<9)
2318 #define  FDI_FE_ERR_REPORT_ENABLE       (1<<8)
2319 #define  FDI_RX_ENHANCE_FRAME_ENABLE    (1<<6)
2320 #define  FDI_SEL_RAWCLK                 (0<<4)
2321 #define  FDI_SEL_PCDCLK                 (1<<4)
2322
2323 #define FDI_RXA_MISC            0xf0010
2324 #define FDI_RXB_MISC            0xf1010
2325 #define FDI_RXA_TUSIZE1         0xf0030
2326 #define FDI_RXA_TUSIZE2         0xf0038
2327 #define FDI_RXB_TUSIZE1         0xf1030
2328 #define FDI_RXB_TUSIZE2         0xf1038
2329
2330 /* FDI_RX interrupt register format */
2331 #define FDI_RX_INTER_LANE_ALIGN         (1<<10)
2332 #define FDI_RX_SYMBOL_LOCK              (1<<9) /* train 2 */
2333 #define FDI_RX_BIT_LOCK                 (1<<8) /* train 1 */
2334 #define FDI_RX_TRAIN_PATTERN_2_FAIL     (1<<7)
2335 #define FDI_RX_FS_CODE_ERR              (1<<6)
2336 #define FDI_RX_FE_CODE_ERR              (1<<5)
2337 #define FDI_RX_SYMBOL_ERR_RATE_ABOVE    (1<<4)
2338 #define FDI_RX_HDCP_LINK_FAIL           (1<<3)
2339 #define FDI_RX_PIXEL_FIFO_OVERFLOW      (1<<2)
2340 #define FDI_RX_CROSS_CLOCK_OVERFLOW     (1<<1)
2341 #define FDI_RX_SYMBOL_QUEUE_OVERFLOW    (1<<0)
2342
2343 #define FDI_RXA_IIR             0xf0014
2344 #define FDI_RXA_IMR             0xf0018
2345 #define FDI_RXB_IIR             0xf1014
2346 #define FDI_RXB_IMR             0xf1018
2347
2348 #define FDI_PLL_CTL_1           0xfe000
2349 #define FDI_PLL_CTL_2           0xfe004
2350
2351 /* CRT */
2352 #define PCH_ADPA                0xe1100
2353 #define  ADPA_TRANS_SELECT_MASK (1<<30)
2354 #define  ADPA_TRANS_A_SELECT    0
2355 #define  ADPA_TRANS_B_SELECT    (1<<30)
2356 #define  ADPA_CRT_HOTPLUG_MASK  0x03ff0000 /* bit 25-16 */
2357 #define  ADPA_CRT_HOTPLUG_MONITOR_NONE  (0<<24)
2358 #define  ADPA_CRT_HOTPLUG_MONITOR_MASK  (3<<24)
2359 #define  ADPA_CRT_HOTPLUG_MONITOR_COLOR (3<<24)
2360 #define  ADPA_CRT_HOTPLUG_MONITOR_MONO  (2<<24)
2361 #define  ADPA_CRT_HOTPLUG_ENABLE        (1<<23)
2362 #define  ADPA_CRT_HOTPLUG_PERIOD_64     (0<<22)
2363 #define  ADPA_CRT_HOTPLUG_PERIOD_128    (1<<22)
2364 #define  ADPA_CRT_HOTPLUG_WARMUP_5MS    (0<<21)
2365 #define  ADPA_CRT_HOTPLUG_WARMUP_10MS   (1<<21)
2366 #define  ADPA_CRT_HOTPLUG_SAMPLE_2S     (0<<20)
2367 #define  ADPA_CRT_HOTPLUG_SAMPLE_4S     (1<<20)
2368 #define  ADPA_CRT_HOTPLUG_VOLTAGE_40    (0<<18)
2369 #define  ADPA_CRT_HOTPLUG_VOLTAGE_50    (1<<18)
2370 #define  ADPA_CRT_HOTPLUG_VOLTAGE_60    (2<<18)
2371 #define  ADPA_CRT_HOTPLUG_VOLTAGE_70    (3<<18)
2372 #define  ADPA_CRT_HOTPLUG_VOLREF_325MV  (0<<17)
2373 #define  ADPA_CRT_HOTPLUG_VOLREF_475MV  (1<<17)
2374 #define  ADPA_CRT_HOTPLUG_FORCE_TRIGGER (1<<16)
2375
2376 /* or SDVOB */
2377 #define HDMIB   0xe1140
2378 #define  PORT_ENABLE    (1 << 31)
2379 #define  TRANSCODER_A   (0)
2380 #define  TRANSCODER_B   (1 << 30)
2381 #define  COLOR_FORMAT_8bpc      (0)
2382 #define  COLOR_FORMAT_12bpc     (3 << 26)
2383 #define  SDVOB_HOTPLUG_ENABLE   (1 << 23)
2384 #define  SDVO_ENCODING          (0)
2385 #define  TMDS_ENCODING          (2 << 10)
2386 #define  NULL_PACKET_VSYNC_ENABLE       (1 << 9)
2387 #define  SDVOB_BORDER_ENABLE    (1 << 7)
2388 #define  AUDIO_ENABLE           (1 << 6)
2389 #define  VSYNC_ACTIVE_HIGH      (1 << 4)
2390 #define  HSYNC_ACTIVE_HIGH      (1 << 3)
2391 #define  PORT_DETECTED          (1 << 2)
2392
2393 #define HDMIC   0xe1150
2394 #define HDMID   0xe1160
2395
2396 #define PCH_LVDS        0xe1180
2397 #define  LVDS_DETECTED  (1 << 1)
2398
2399 #define BLC_PWM_CPU_CTL2        0x48250
2400 #define  PWM_ENABLE             (1 << 31)
2401 #define  PWM_PIPE_A             (0 << 29)
2402 #define  PWM_PIPE_B             (1 << 29)
2403 #define BLC_PWM_CPU_CTL         0x48254
2404
2405 #define BLC_PWM_PCH_CTL1        0xc8250
2406 #define  PWM_PCH_ENABLE         (1 << 31)
2407 #define  PWM_POLARITY_ACTIVE_LOW        (1 << 29)
2408 #define  PWM_POLARITY_ACTIVE_HIGH       (0 << 29)
2409 #define  PWM_POLARITY_ACTIVE_LOW2       (1 << 28)
2410 #define  PWM_POLARITY_ACTIVE_HIGH2      (0 << 28)
2411
2412 #define BLC_PWM_PCH_CTL2        0xc8254
2413
2414 #define PCH_PP_STATUS           0xc7200
2415 #define PCH_PP_CONTROL          0xc7204
2416 #define  EDP_FORCE_VDD          (1 << 3)
2417 #define  EDP_BLC_ENABLE         (1 << 2)
2418 #define  PANEL_POWER_RESET      (1 << 1)
2419 #define  PANEL_POWER_OFF        (0 << 0)
2420 #define  PANEL_POWER_ON         (1 << 0)
2421 #define PCH_PP_ON_DELAYS        0xc7208
2422 #define  EDP_PANEL              (1 << 30)
2423 #define PCH_PP_OFF_DELAYS       0xc720c
2424 #define PCH_PP_DIVISOR          0xc7210
2425
2426 #define PCH_DP_B                0xe4100
2427 #define PCH_DPB_AUX_CH_CTL      0xe4110
2428 #define PCH_DPB_AUX_CH_DATA1    0xe4114
2429 #define PCH_DPB_AUX_CH_DATA2    0xe4118
2430 #define PCH_DPB_AUX_CH_DATA3    0xe411c
2431 #define PCH_DPB_AUX_CH_DATA4    0xe4120
2432 #define PCH_DPB_AUX_CH_DATA5    0xe4124
2433
2434 #define PCH_DP_C                0xe4200
2435 #define PCH_DPC_AUX_CH_CTL      0xe4210
2436 #define PCH_DPC_AUX_CH_DATA1    0xe4214
2437 #define PCH_DPC_AUX_CH_DATA2    0xe4218
2438 #define PCH_DPC_AUX_CH_DATA3    0xe421c
2439 #define PCH_DPC_AUX_CH_DATA4    0xe4220
2440 #define PCH_DPC_AUX_CH_DATA5    0xe4224
2441
2442 #define PCH_DP_D                0xe4300
2443 #define PCH_DPD_AUX_CH_CTL      0xe4310
2444 #define PCH_DPD_AUX_CH_DATA1    0xe4314
2445 #define PCH_DPD_AUX_CH_DATA2    0xe4318
2446 #define PCH_DPD_AUX_CH_DATA3    0xe431c
2447 #define PCH_DPD_AUX_CH_DATA4    0xe4320
2448 #define PCH_DPD_AUX_CH_DATA5    0xe4324
2449
2450 #endif /* _I915_REG_H_ */