x86/PCI: truncate _CRS windows with _LEN > _MAX - _MIN + 1
[linux-2.6.git] / drivers / gpu / drm / i915 / i915_gem_tiling.c
1 /*
2  * Copyright © 2008 Intel Corporation
3  *
4  * Permission is hereby granted, free of charge, to any person obtaining a
5  * copy of this software and associated documentation files (the "Software"),
6  * to deal in the Software without restriction, including without limitation
7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
8  * and/or sell copies of the Software, and to permit persons to whom the
9  * Software is furnished to do so, subject to the following conditions:
10  *
11  * The above copyright notice and this permission notice (including the next
12  * paragraph) shall be included in all copies or substantial portions of the
13  * Software.
14  *
15  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
16  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
17  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
18  * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
19  * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING
20  * FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS
21  * IN THE SOFTWARE.
22  *
23  * Authors:
24  *    Eric Anholt <eric@anholt.net>
25  *
26  */
27
28 #include "linux/string.h"
29 #include "linux/bitops.h"
30 #include "drmP.h"
31 #include "drm.h"
32 #include "i915_drm.h"
33 #include "i915_drv.h"
34
35 /** @file i915_gem_tiling.c
36  *
37  * Support for managing tiling state of buffer objects.
38  *
39  * The idea behind tiling is to increase cache hit rates by rearranging
40  * pixel data so that a group of pixel accesses are in the same cacheline.
41  * Performance improvement from doing this on the back/depth buffer are on
42  * the order of 30%.
43  *
44  * Intel architectures make this somewhat more complicated, though, by
45  * adjustments made to addressing of data when the memory is in interleaved
46  * mode (matched pairs of DIMMS) to improve memory bandwidth.
47  * For interleaved memory, the CPU sends every sequential 64 bytes
48  * to an alternate memory channel so it can get the bandwidth from both.
49  *
50  * The GPU also rearranges its accesses for increased bandwidth to interleaved
51  * memory, and it matches what the CPU does for non-tiled.  However, when tiled
52  * it does it a little differently, since one walks addresses not just in the
53  * X direction but also Y.  So, along with alternating channels when bit
54  * 6 of the address flips, it also alternates when other bits flip --  Bits 9
55  * (every 512 bytes, an X tile scanline) and 10 (every two X tile scanlines)
56  * are common to both the 915 and 965-class hardware.
57  *
58  * The CPU also sometimes XORs in higher bits as well, to improve
59  * bandwidth doing strided access like we do so frequently in graphics.  This
60  * is called "Channel XOR Randomization" in the MCH documentation.  The result
61  * is that the CPU is XORing in either bit 11 or bit 17 to bit 6 of its address
62  * decode.
63  *
64  * All of this bit 6 XORing has an effect on our memory management,
65  * as we need to make sure that the 3d driver can correctly address object
66  * contents.
67  *
68  * If we don't have interleaved memory, all tiling is safe and no swizzling is
69  * required.
70  *
71  * When bit 17 is XORed in, we simply refuse to tile at all.  Bit
72  * 17 is not just a page offset, so as we page an objet out and back in,
73  * individual pages in it will have different bit 17 addresses, resulting in
74  * each 64 bytes being swapped with its neighbor!
75  *
76  * Otherwise, if interleaved, we have to tell the 3d driver what the address
77  * swizzling it needs to do is, since it's writing with the CPU to the pages
78  * (bit 6 and potentially bit 11 XORed in), and the GPU is reading from the
79  * pages (bit 6, 9, and 10 XORed in), resulting in a cumulative bit swizzling
80  * required by the CPU of XORing in bit 6, 9, 10, and potentially 11, in order
81  * to match what the GPU expects.
82  */
83
84 /**
85  * Detects bit 6 swizzling of address lookup between IGD access and CPU
86  * access through main memory.
87  */
88 void
89 i915_gem_detect_bit_6_swizzle(struct drm_device *dev)
90 {
91         drm_i915_private_t *dev_priv = dev->dev_private;
92         uint32_t swizzle_x = I915_BIT_6_SWIZZLE_UNKNOWN;
93         uint32_t swizzle_y = I915_BIT_6_SWIZZLE_UNKNOWN;
94
95         if (IS_IRONLAKE(dev) || IS_GEN6(dev)) {
96                 /* On Ironlake whatever DRAM config, GPU always do
97                  * same swizzling setup.
98                  */
99                 swizzle_x = I915_BIT_6_SWIZZLE_9_10;
100                 swizzle_y = I915_BIT_6_SWIZZLE_9;
101         } else if (!IS_I9XX(dev)) {
102                 /* As far as we know, the 865 doesn't have these bit 6
103                  * swizzling issues.
104                  */
105                 swizzle_x = I915_BIT_6_SWIZZLE_NONE;
106                 swizzle_y = I915_BIT_6_SWIZZLE_NONE;
107         } else if (IS_MOBILE(dev)) {
108                 uint32_t dcc;
109
110                 /* On mobile 9xx chipsets, channel interleave by the CPU is
111                  * determined by DCC.  For single-channel, neither the CPU
112                  * nor the GPU do swizzling.  For dual channel interleaved,
113                  * the GPU's interleave is bit 9 and 10 for X tiled, and bit
114                  * 9 for Y tiled.  The CPU's interleave is independent, and
115                  * can be based on either bit 11 (haven't seen this yet) or
116                  * bit 17 (common).
117                  */
118                 dcc = I915_READ(DCC);
119                 switch (dcc & DCC_ADDRESSING_MODE_MASK) {
120                 case DCC_ADDRESSING_MODE_SINGLE_CHANNEL:
121                 case DCC_ADDRESSING_MODE_DUAL_CHANNEL_ASYMMETRIC:
122                         swizzle_x = I915_BIT_6_SWIZZLE_NONE;
123                         swizzle_y = I915_BIT_6_SWIZZLE_NONE;
124                         break;
125                 case DCC_ADDRESSING_MODE_DUAL_CHANNEL_INTERLEAVED:
126                         if (dcc & DCC_CHANNEL_XOR_DISABLE) {
127                                 /* This is the base swizzling by the GPU for
128                                  * tiled buffers.
129                                  */
130                                 swizzle_x = I915_BIT_6_SWIZZLE_9_10;
131                                 swizzle_y = I915_BIT_6_SWIZZLE_9;
132                         } else if ((dcc & DCC_CHANNEL_XOR_BIT_17) == 0) {
133                                 /* Bit 11 swizzling by the CPU in addition. */
134                                 swizzle_x = I915_BIT_6_SWIZZLE_9_10_11;
135                                 swizzle_y = I915_BIT_6_SWIZZLE_9_11;
136                         } else {
137                                 /* Bit 17 swizzling by the CPU in addition. */
138                                 swizzle_x = I915_BIT_6_SWIZZLE_9_10_17;
139                                 swizzle_y = I915_BIT_6_SWIZZLE_9_17;
140                         }
141                         break;
142                 }
143                 if (dcc == 0xffffffff) {
144                         DRM_ERROR("Couldn't read from MCHBAR.  "
145                                   "Disabling tiling.\n");
146                         swizzle_x = I915_BIT_6_SWIZZLE_UNKNOWN;
147                         swizzle_y = I915_BIT_6_SWIZZLE_UNKNOWN;
148                 }
149         } else {
150                 /* The 965, G33, and newer, have a very flexible memory
151                  * configuration.  It will enable dual-channel mode
152                  * (interleaving) on as much memory as it can, and the GPU
153                  * will additionally sometimes enable different bit 6
154                  * swizzling for tiled objects from the CPU.
155                  *
156                  * Here's what I found on the G965:
157                  *    slot fill         memory size  swizzling
158                  * 0A   0B   1A   1B    1-ch   2-ch
159                  * 512  0    0    0     512    0     O
160                  * 512  0    512  0     16     1008  X
161                  * 512  0    0    512   16     1008  X
162                  * 0    512  0    512   16     1008  X
163                  * 1024 1024 1024 0     2048   1024  O
164                  *
165                  * We could probably detect this based on either the DRB
166                  * matching, which was the case for the swizzling required in
167                  * the table above, or from the 1-ch value being less than
168                  * the minimum size of a rank.
169                  */
170                 if (I915_READ16(C0DRB3) != I915_READ16(C1DRB3)) {
171                         swizzle_x = I915_BIT_6_SWIZZLE_NONE;
172                         swizzle_y = I915_BIT_6_SWIZZLE_NONE;
173                 } else {
174                         swizzle_x = I915_BIT_6_SWIZZLE_9_10;
175                         swizzle_y = I915_BIT_6_SWIZZLE_9;
176                 }
177         }
178
179         dev_priv->mm.bit_6_swizzle_x = swizzle_x;
180         dev_priv->mm.bit_6_swizzle_y = swizzle_y;
181 }
182
183 /* Check pitch constriants for all chips & tiling formats */
184 bool
185 i915_tiling_ok(struct drm_device *dev, int stride, int size, int tiling_mode)
186 {
187         int tile_width;
188
189         /* Linear is always fine */
190         if (tiling_mode == I915_TILING_NONE)
191                 return true;
192
193         if (!IS_I9XX(dev) ||
194             (tiling_mode == I915_TILING_Y && HAS_128_BYTE_Y_TILING(dev)))
195                 tile_width = 128;
196         else
197                 tile_width = 512;
198
199         /* check maximum stride & object size */
200         if (IS_I965G(dev)) {
201                 /* i965 stores the end address of the gtt mapping in the fence
202                  * reg, so dont bother to check the size */
203                 if (stride / 128 > I965_FENCE_MAX_PITCH_VAL)
204                         return false;
205         } else if (IS_I9XX(dev)) {
206                 uint32_t pitch_val = ffs(stride / tile_width) - 1;
207
208                 /* XXX: For Y tiling, FENCE_MAX_PITCH_VAL is actually 6 (8KB)
209                  * instead of 4 (2KB) on 945s.
210                  */
211                 if (pitch_val > I915_FENCE_MAX_PITCH_VAL ||
212                     size > (I830_FENCE_MAX_SIZE_VAL << 20))
213                         return false;
214         } else {
215                 uint32_t pitch_val = ffs(stride / tile_width) - 1;
216
217                 if (pitch_val > I830_FENCE_MAX_PITCH_VAL ||
218                     size > (I830_FENCE_MAX_SIZE_VAL << 19))
219                         return false;
220         }
221
222         /* 965+ just needs multiples of tile width */
223         if (IS_I965G(dev)) {
224                 if (stride & (tile_width - 1))
225                         return false;
226                 return true;
227         }
228
229         /* Pre-965 needs power of two tile widths */
230         if (stride < tile_width)
231                 return false;
232
233         if (stride & (stride - 1))
234                 return false;
235
236         return true;
237 }
238
239 bool
240 i915_gem_object_fence_offset_ok(struct drm_gem_object *obj, int tiling_mode)
241 {
242         struct drm_device *dev = obj->dev;
243         struct drm_i915_gem_object *obj_priv = obj->driver_private;
244
245         if (obj_priv->gtt_space == NULL)
246                 return true;
247
248         if (tiling_mode == I915_TILING_NONE)
249                 return true;
250
251         if (!IS_I965G(dev)) {
252                 if (obj_priv->gtt_offset & (obj->size - 1))
253                         return false;
254                 if (IS_I9XX(dev)) {
255                         if (obj_priv->gtt_offset & ~I915_FENCE_START_MASK)
256                                 return false;
257                 } else {
258                         if (obj_priv->gtt_offset & ~I830_FENCE_START_MASK)
259                                 return false;
260                 }
261         }
262
263         return true;
264 }
265
266 /**
267  * Sets the tiling mode of an object, returning the required swizzling of
268  * bit 6 of addresses in the object.
269  */
270 int
271 i915_gem_set_tiling(struct drm_device *dev, void *data,
272                    struct drm_file *file_priv)
273 {
274         struct drm_i915_gem_set_tiling *args = data;
275         drm_i915_private_t *dev_priv = dev->dev_private;
276         struct drm_gem_object *obj;
277         struct drm_i915_gem_object *obj_priv;
278         int ret = 0;
279
280         obj = drm_gem_object_lookup(dev, file_priv, args->handle);
281         if (obj == NULL)
282                 return -EINVAL;
283         obj_priv = obj->driver_private;
284
285         if (!i915_tiling_ok(dev, args->stride, obj->size, args->tiling_mode)) {
286                 drm_gem_object_unreference_unlocked(obj);
287                 return -EINVAL;
288         }
289
290         if (args->tiling_mode == I915_TILING_NONE) {
291                 args->swizzle_mode = I915_BIT_6_SWIZZLE_NONE;
292                 args->stride = 0;
293         } else {
294                 if (args->tiling_mode == I915_TILING_X)
295                         args->swizzle_mode = dev_priv->mm.bit_6_swizzle_x;
296                 else
297                         args->swizzle_mode = dev_priv->mm.bit_6_swizzle_y;
298
299                 /* Hide bit 17 swizzling from the user.  This prevents old Mesa
300                  * from aborting the application on sw fallbacks to bit 17,
301                  * and we use the pread/pwrite bit17 paths to swizzle for it.
302                  * If there was a user that was relying on the swizzle
303                  * information for drm_intel_bo_map()ed reads/writes this would
304                  * break it, but we don't have any of those.
305                  */
306                 if (args->swizzle_mode == I915_BIT_6_SWIZZLE_9_17)
307                         args->swizzle_mode = I915_BIT_6_SWIZZLE_9;
308                 if (args->swizzle_mode == I915_BIT_6_SWIZZLE_9_10_17)
309                         args->swizzle_mode = I915_BIT_6_SWIZZLE_9_10;
310
311                 /* If we can't handle the swizzling, make it untiled. */
312                 if (args->swizzle_mode == I915_BIT_6_SWIZZLE_UNKNOWN) {
313                         args->tiling_mode = I915_TILING_NONE;
314                         args->swizzle_mode = I915_BIT_6_SWIZZLE_NONE;
315                         args->stride = 0;
316                 }
317         }
318
319         mutex_lock(&dev->struct_mutex);
320         if (args->tiling_mode != obj_priv->tiling_mode ||
321             args->stride != obj_priv->stride) {
322                 /* We need to rebind the object if its current allocation
323                  * no longer meets the alignment restrictions for its new
324                  * tiling mode. Otherwise we can just leave it alone, but
325                  * need to ensure that any fence register is cleared.
326                  */
327                 if (!i915_gem_object_fence_offset_ok(obj, args->tiling_mode))
328                     ret = i915_gem_object_unbind(obj);
329                 else
330                     ret = i915_gem_object_put_fence_reg(obj);
331                 if (ret != 0) {
332                         WARN(ret != -ERESTARTSYS,
333                              "failed to reset object for tiling switch");
334                         args->tiling_mode = obj_priv->tiling_mode;
335                         args->stride = obj_priv->stride;
336                         goto err;
337                 }
338
339                 obj_priv->tiling_mode = args->tiling_mode;
340                 obj_priv->stride = args->stride;
341         }
342 err:
343         drm_gem_object_unreference(obj);
344         mutex_unlock(&dev->struct_mutex);
345
346         return ret;
347 }
348
349 /**
350  * Returns the current tiling mode and required bit 6 swizzling for the object.
351  */
352 int
353 i915_gem_get_tiling(struct drm_device *dev, void *data,
354                    struct drm_file *file_priv)
355 {
356         struct drm_i915_gem_get_tiling *args = data;
357         drm_i915_private_t *dev_priv = dev->dev_private;
358         struct drm_gem_object *obj;
359         struct drm_i915_gem_object *obj_priv;
360
361         obj = drm_gem_object_lookup(dev, file_priv, args->handle);
362         if (obj == NULL)
363                 return -EINVAL;
364         obj_priv = obj->driver_private;
365
366         mutex_lock(&dev->struct_mutex);
367
368         args->tiling_mode = obj_priv->tiling_mode;
369         switch (obj_priv->tiling_mode) {
370         case I915_TILING_X:
371                 args->swizzle_mode = dev_priv->mm.bit_6_swizzle_x;
372                 break;
373         case I915_TILING_Y:
374                 args->swizzle_mode = dev_priv->mm.bit_6_swizzle_y;
375                 break;
376         case I915_TILING_NONE:
377                 args->swizzle_mode = I915_BIT_6_SWIZZLE_NONE;
378                 break;
379         default:
380                 DRM_ERROR("unknown tiling mode\n");
381         }
382
383         /* Hide bit 17 from the user -- see comment in i915_gem_set_tiling */
384         if (args->swizzle_mode == I915_BIT_6_SWIZZLE_9_17)
385                 args->swizzle_mode = I915_BIT_6_SWIZZLE_9;
386         if (args->swizzle_mode == I915_BIT_6_SWIZZLE_9_10_17)
387                 args->swizzle_mode = I915_BIT_6_SWIZZLE_9_10;
388
389         drm_gem_object_unreference(obj);
390         mutex_unlock(&dev->struct_mutex);
391
392         return 0;
393 }
394
395 /**
396  * Swap every 64 bytes of this page around, to account for it having a new
397  * bit 17 of its physical address and therefore being interpreted differently
398  * by the GPU.
399  */
400 static int
401 i915_gem_swizzle_page(struct page *page)
402 {
403         char *vaddr;
404         int i;
405         char temp[64];
406
407         vaddr = kmap(page);
408         if (vaddr == NULL)
409                 return -ENOMEM;
410
411         for (i = 0; i < PAGE_SIZE; i += 128) {
412                 memcpy(temp, &vaddr[i], 64);
413                 memcpy(&vaddr[i], &vaddr[i + 64], 64);
414                 memcpy(&vaddr[i + 64], temp, 64);
415         }
416
417         kunmap(page);
418
419         return 0;
420 }
421
422 void
423 i915_gem_object_do_bit_17_swizzle(struct drm_gem_object *obj)
424 {
425         struct drm_device *dev = obj->dev;
426         drm_i915_private_t *dev_priv = dev->dev_private;
427         struct drm_i915_gem_object *obj_priv = obj->driver_private;
428         int page_count = obj->size >> PAGE_SHIFT;
429         int i;
430
431         if (dev_priv->mm.bit_6_swizzle_x != I915_BIT_6_SWIZZLE_9_10_17)
432                 return;
433
434         if (obj_priv->bit_17 == NULL)
435                 return;
436
437         for (i = 0; i < page_count; i++) {
438                 char new_bit_17 = page_to_phys(obj_priv->pages[i]) >> 17;
439                 if ((new_bit_17 & 0x1) !=
440                     (test_bit(i, obj_priv->bit_17) != 0)) {
441                         int ret = i915_gem_swizzle_page(obj_priv->pages[i]);
442                         if (ret != 0) {
443                                 DRM_ERROR("Failed to swizzle page\n");
444                                 return;
445                         }
446                         set_page_dirty(obj_priv->pages[i]);
447                 }
448         }
449 }
450
451 void
452 i915_gem_object_save_bit_17_swizzle(struct drm_gem_object *obj)
453 {
454         struct drm_device *dev = obj->dev;
455         drm_i915_private_t *dev_priv = dev->dev_private;
456         struct drm_i915_gem_object *obj_priv = obj->driver_private;
457         int page_count = obj->size >> PAGE_SHIFT;
458         int i;
459
460         if (dev_priv->mm.bit_6_swizzle_x != I915_BIT_6_SWIZZLE_9_10_17)
461                 return;
462
463         if (obj_priv->bit_17 == NULL) {
464                 obj_priv->bit_17 = kmalloc(BITS_TO_LONGS(page_count) *
465                                            sizeof(long), GFP_KERNEL);
466                 if (obj_priv->bit_17 == NULL) {
467                         DRM_ERROR("Failed to allocate memory for bit 17 "
468                                   "record\n");
469                         return;
470                 }
471         }
472
473         for (i = 0; i < page_count; i++) {
474                 if (page_to_phys(obj_priv->pages[i]) & (1 << 17))
475                         __set_bit(i, obj_priv->bit_17);
476                 else
477                         __clear_bit(i, obj_priv->bit_17);
478         }
479 }