Merge branch 'for-davem' of ssh://master.kernel.org/pub/scm/linux/kernel/git/linville...
[linux-2.6.git] / drivers / gpu / drm / i915 / i915_gem_tiling.c
1 /*
2  * Copyright © 2008 Intel Corporation
3  *
4  * Permission is hereby granted, free of charge, to any person obtaining a
5  * copy of this software and associated documentation files (the "Software"),
6  * to deal in the Software without restriction, including without limitation
7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
8  * and/or sell copies of the Software, and to permit persons to whom the
9  * Software is furnished to do so, subject to the following conditions:
10  *
11  * The above copyright notice and this permission notice (including the next
12  * paragraph) shall be included in all copies or substantial portions of the
13  * Software.
14  *
15  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
16  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
17  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
18  * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
19  * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING
20  * FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS
21  * IN THE SOFTWARE.
22  *
23  * Authors:
24  *    Eric Anholt <eric@anholt.net>
25  *
26  */
27
28 #include "linux/string.h"
29 #include "linux/bitops.h"
30 #include "drmP.h"
31 #include "drm.h"
32 #include "i915_drm.h"
33 #include "i915_drv.h"
34
35 /** @file i915_gem_tiling.c
36  *
37  * Support for managing tiling state of buffer objects.
38  *
39  * The idea behind tiling is to increase cache hit rates by rearranging
40  * pixel data so that a group of pixel accesses are in the same cacheline.
41  * Performance improvement from doing this on the back/depth buffer are on
42  * the order of 30%.
43  *
44  * Intel architectures make this somewhat more complicated, though, by
45  * adjustments made to addressing of data when the memory is in interleaved
46  * mode (matched pairs of DIMMS) to improve memory bandwidth.
47  * For interleaved memory, the CPU sends every sequential 64 bytes
48  * to an alternate memory channel so it can get the bandwidth from both.
49  *
50  * The GPU also rearranges its accesses for increased bandwidth to interleaved
51  * memory, and it matches what the CPU does for non-tiled.  However, when tiled
52  * it does it a little differently, since one walks addresses not just in the
53  * X direction but also Y.  So, along with alternating channels when bit
54  * 6 of the address flips, it also alternates when other bits flip --  Bits 9
55  * (every 512 bytes, an X tile scanline) and 10 (every two X tile scanlines)
56  * are common to both the 915 and 965-class hardware.
57  *
58  * The CPU also sometimes XORs in higher bits as well, to improve
59  * bandwidth doing strided access like we do so frequently in graphics.  This
60  * is called "Channel XOR Randomization" in the MCH documentation.  The result
61  * is that the CPU is XORing in either bit 11 or bit 17 to bit 6 of its address
62  * decode.
63  *
64  * All of this bit 6 XORing has an effect on our memory management,
65  * as we need to make sure that the 3d driver can correctly address object
66  * contents.
67  *
68  * If we don't have interleaved memory, all tiling is safe and no swizzling is
69  * required.
70  *
71  * When bit 17 is XORed in, we simply refuse to tile at all.  Bit
72  * 17 is not just a page offset, so as we page an objet out and back in,
73  * individual pages in it will have different bit 17 addresses, resulting in
74  * each 64 bytes being swapped with its neighbor!
75  *
76  * Otherwise, if interleaved, we have to tell the 3d driver what the address
77  * swizzling it needs to do is, since it's writing with the CPU to the pages
78  * (bit 6 and potentially bit 11 XORed in), and the GPU is reading from the
79  * pages (bit 6, 9, and 10 XORed in), resulting in a cumulative bit swizzling
80  * required by the CPU of XORing in bit 6, 9, 10, and potentially 11, in order
81  * to match what the GPU expects.
82  */
83
84 /**
85  * Detects bit 6 swizzling of address lookup between IGD access and CPU
86  * access through main memory.
87  */
88 void
89 i915_gem_detect_bit_6_swizzle(struct drm_device *dev)
90 {
91         drm_i915_private_t *dev_priv = dev->dev_private;
92         uint32_t swizzle_x = I915_BIT_6_SWIZZLE_UNKNOWN;
93         uint32_t swizzle_y = I915_BIT_6_SWIZZLE_UNKNOWN;
94
95         if (IS_GEN5(dev) || IS_GEN6(dev)) {
96                 /* On Ironlake whatever DRAM config, GPU always do
97                  * same swizzling setup.
98                  */
99                 swizzle_x = I915_BIT_6_SWIZZLE_9_10;
100                 swizzle_y = I915_BIT_6_SWIZZLE_9;
101         } else if (IS_GEN2(dev)) {
102                 /* As far as we know, the 865 doesn't have these bit 6
103                  * swizzling issues.
104                  */
105                 swizzle_x = I915_BIT_6_SWIZZLE_NONE;
106                 swizzle_y = I915_BIT_6_SWIZZLE_NONE;
107         } else if (IS_MOBILE(dev)) {
108                 uint32_t dcc;
109
110                 /* On mobile 9xx chipsets, channel interleave by the CPU is
111                  * determined by DCC.  For single-channel, neither the CPU
112                  * nor the GPU do swizzling.  For dual channel interleaved,
113                  * the GPU's interleave is bit 9 and 10 for X tiled, and bit
114                  * 9 for Y tiled.  The CPU's interleave is independent, and
115                  * can be based on either bit 11 (haven't seen this yet) or
116                  * bit 17 (common).
117                  */
118                 dcc = I915_READ(DCC);
119                 switch (dcc & DCC_ADDRESSING_MODE_MASK) {
120                 case DCC_ADDRESSING_MODE_SINGLE_CHANNEL:
121                 case DCC_ADDRESSING_MODE_DUAL_CHANNEL_ASYMMETRIC:
122                         swizzle_x = I915_BIT_6_SWIZZLE_NONE;
123                         swizzle_y = I915_BIT_6_SWIZZLE_NONE;
124                         break;
125                 case DCC_ADDRESSING_MODE_DUAL_CHANNEL_INTERLEAVED:
126                         if (dcc & DCC_CHANNEL_XOR_DISABLE) {
127                                 /* This is the base swizzling by the GPU for
128                                  * tiled buffers.
129                                  */
130                                 swizzle_x = I915_BIT_6_SWIZZLE_9_10;
131                                 swizzle_y = I915_BIT_6_SWIZZLE_9;
132                         } else if ((dcc & DCC_CHANNEL_XOR_BIT_17) == 0) {
133                                 /* Bit 11 swizzling by the CPU in addition. */
134                                 swizzle_x = I915_BIT_6_SWIZZLE_9_10_11;
135                                 swizzle_y = I915_BIT_6_SWIZZLE_9_11;
136                         } else {
137                                 /* Bit 17 swizzling by the CPU in addition. */
138                                 swizzle_x = I915_BIT_6_SWIZZLE_9_10_17;
139                                 swizzle_y = I915_BIT_6_SWIZZLE_9_17;
140                         }
141                         break;
142                 }
143                 if (dcc == 0xffffffff) {
144                         DRM_ERROR("Couldn't read from MCHBAR.  "
145                                   "Disabling tiling.\n");
146                         swizzle_x = I915_BIT_6_SWIZZLE_UNKNOWN;
147                         swizzle_y = I915_BIT_6_SWIZZLE_UNKNOWN;
148                 }
149         } else {
150                 /* The 965, G33, and newer, have a very flexible memory
151                  * configuration.  It will enable dual-channel mode
152                  * (interleaving) on as much memory as it can, and the GPU
153                  * will additionally sometimes enable different bit 6
154                  * swizzling for tiled objects from the CPU.
155                  *
156                  * Here's what I found on the G965:
157                  *    slot fill         memory size  swizzling
158                  * 0A   0B   1A   1B    1-ch   2-ch
159                  * 512  0    0    0     512    0     O
160                  * 512  0    512  0     16     1008  X
161                  * 512  0    0    512   16     1008  X
162                  * 0    512  0    512   16     1008  X
163                  * 1024 1024 1024 0     2048   1024  O
164                  *
165                  * We could probably detect this based on either the DRB
166                  * matching, which was the case for the swizzling required in
167                  * the table above, or from the 1-ch value being less than
168                  * the minimum size of a rank.
169                  */
170                 if (I915_READ16(C0DRB3) != I915_READ16(C1DRB3)) {
171                         swizzle_x = I915_BIT_6_SWIZZLE_NONE;
172                         swizzle_y = I915_BIT_6_SWIZZLE_NONE;
173                 } else {
174                         swizzle_x = I915_BIT_6_SWIZZLE_9_10;
175                         swizzle_y = I915_BIT_6_SWIZZLE_9;
176                 }
177         }
178
179         dev_priv->mm.bit_6_swizzle_x = swizzle_x;
180         dev_priv->mm.bit_6_swizzle_y = swizzle_y;
181 }
182
183 /* Check pitch constriants for all chips & tiling formats */
184 static bool
185 i915_tiling_ok(struct drm_device *dev, int stride, int size, int tiling_mode)
186 {
187         int tile_width, tile_height;
188
189         /* Linear is always fine */
190         if (tiling_mode == I915_TILING_NONE)
191                 return true;
192
193         if (IS_GEN2(dev) ||
194             (tiling_mode == I915_TILING_Y && HAS_128_BYTE_Y_TILING(dev)))
195                 tile_width = 128;
196         else
197                 tile_width = 512;
198
199         /* check maximum stride & object size */
200         if (INTEL_INFO(dev)->gen >= 4) {
201                 /* i965 stores the end address of the gtt mapping in the fence
202                  * reg, so dont bother to check the size */
203                 if (stride / 128 > I965_FENCE_MAX_PITCH_VAL)
204                         return false;
205         } else {
206                 if (stride > 8192)
207                         return false;
208
209                 if (IS_GEN3(dev)) {
210                         if (size > I830_FENCE_MAX_SIZE_VAL << 20)
211                                 return false;
212                 } else {
213                         if (size > I830_FENCE_MAX_SIZE_VAL << 19)
214                                 return false;
215                 }
216         }
217
218         if (IS_GEN2(dev) ||
219             (tiling_mode == I915_TILING_Y && HAS_128_BYTE_Y_TILING(dev)))
220                 tile_height = 32;
221         else
222                 tile_height = 8;
223         /* i8xx is strange: It has 2 interleaved rows of tiles, so needs an even
224          * number of tile rows. */
225         if (IS_GEN2(dev))
226                 tile_height *= 2;
227
228         /* Size needs to be aligned to a full tile row */
229         if (size & (tile_height * stride - 1))
230                 return false;
231
232         /* 965+ just needs multiples of tile width */
233         if (INTEL_INFO(dev)->gen >= 4) {
234                 if (stride & (tile_width - 1))
235                         return false;
236                 return true;
237         }
238
239         /* Pre-965 needs power of two tile widths */
240         if (stride < tile_width)
241                 return false;
242
243         if (stride & (stride - 1))
244                 return false;
245
246         return true;
247 }
248
249 /* Is the current GTT allocation valid for the change in tiling? */
250 static bool
251 i915_gem_object_fence_ok(struct drm_i915_gem_object *obj, int tiling_mode)
252 {
253         u32 size;
254
255         if (tiling_mode == I915_TILING_NONE)
256                 return true;
257
258         if (INTEL_INFO(obj->base.dev)->gen >= 4)
259                 return true;
260
261         if (INTEL_INFO(obj->base.dev)->gen == 3) {
262                 if (obj->gtt_offset & ~I915_FENCE_START_MASK)
263                         return false;
264         } else {
265                 if (obj->gtt_offset & ~I830_FENCE_START_MASK)
266                         return false;
267         }
268
269         /*
270          * Previous chips need to be aligned to the size of the smallest
271          * fence register that can contain the object.
272          */
273         if (INTEL_INFO(obj->base.dev)->gen == 3)
274                 size = 1024*1024;
275         else
276                 size = 512*1024;
277
278         while (size < obj->base.size)
279                 size <<= 1;
280
281         if (obj->gtt_space->size != size)
282                 return false;
283
284         if (obj->gtt_offset & (size - 1))
285                 return false;
286
287         return true;
288 }
289
290 /**
291  * Sets the tiling mode of an object, returning the required swizzling of
292  * bit 6 of addresses in the object.
293  */
294 int
295 i915_gem_set_tiling(struct drm_device *dev, void *data,
296                    struct drm_file *file)
297 {
298         struct drm_i915_gem_set_tiling *args = data;
299         drm_i915_private_t *dev_priv = dev->dev_private;
300         struct drm_i915_gem_object *obj;
301         int ret;
302
303         ret = i915_gem_check_is_wedged(dev);
304         if (ret)
305                 return ret;
306
307         obj = to_intel_bo(drm_gem_object_lookup(dev, file, args->handle));
308         if (obj == NULL)
309                 return -ENOENT;
310
311         if (!i915_tiling_ok(dev,
312                             args->stride, obj->base.size, args->tiling_mode)) {
313                 drm_gem_object_unreference_unlocked(&obj->base);
314                 return -EINVAL;
315         }
316
317         if (obj->pin_count) {
318                 drm_gem_object_unreference_unlocked(&obj->base);
319                 return -EBUSY;
320         }
321
322         if (args->tiling_mode == I915_TILING_NONE) {
323                 args->swizzle_mode = I915_BIT_6_SWIZZLE_NONE;
324                 args->stride = 0;
325         } else {
326                 if (args->tiling_mode == I915_TILING_X)
327                         args->swizzle_mode = dev_priv->mm.bit_6_swizzle_x;
328                 else
329                         args->swizzle_mode = dev_priv->mm.bit_6_swizzle_y;
330
331                 /* Hide bit 17 swizzling from the user.  This prevents old Mesa
332                  * from aborting the application on sw fallbacks to bit 17,
333                  * and we use the pread/pwrite bit17 paths to swizzle for it.
334                  * If there was a user that was relying on the swizzle
335                  * information for drm_intel_bo_map()ed reads/writes this would
336                  * break it, but we don't have any of those.
337                  */
338                 if (args->swizzle_mode == I915_BIT_6_SWIZZLE_9_17)
339                         args->swizzle_mode = I915_BIT_6_SWIZZLE_9;
340                 if (args->swizzle_mode == I915_BIT_6_SWIZZLE_9_10_17)
341                         args->swizzle_mode = I915_BIT_6_SWIZZLE_9_10;
342
343                 /* If we can't handle the swizzling, make it untiled. */
344                 if (args->swizzle_mode == I915_BIT_6_SWIZZLE_UNKNOWN) {
345                         args->tiling_mode = I915_TILING_NONE;
346                         args->swizzle_mode = I915_BIT_6_SWIZZLE_NONE;
347                         args->stride = 0;
348                 }
349         }
350
351         mutex_lock(&dev->struct_mutex);
352         if (args->tiling_mode != obj->tiling_mode ||
353             args->stride != obj->stride) {
354                 /* We need to rebind the object if its current allocation
355                  * no longer meets the alignment restrictions for its new
356                  * tiling mode. Otherwise we can just leave it alone, but
357                  * need to ensure that any fence register is cleared.
358                  */
359                 i915_gem_release_mmap(obj);
360
361                 obj->map_and_fenceable =
362                         obj->gtt_space == NULL ||
363                         (obj->gtt_offset + obj->base.size <= dev_priv->mm.gtt_mappable_end &&
364                          i915_gem_object_fence_ok(obj, args->tiling_mode));
365
366                 obj->tiling_changed = true;
367                 obj->tiling_mode = args->tiling_mode;
368                 obj->stride = args->stride;
369         }
370         drm_gem_object_unreference(&obj->base);
371         mutex_unlock(&dev->struct_mutex);
372
373         return 0;
374 }
375
376 /**
377  * Returns the current tiling mode and required bit 6 swizzling for the object.
378  */
379 int
380 i915_gem_get_tiling(struct drm_device *dev, void *data,
381                    struct drm_file *file)
382 {
383         struct drm_i915_gem_get_tiling *args = data;
384         drm_i915_private_t *dev_priv = dev->dev_private;
385         struct drm_i915_gem_object *obj;
386
387         obj = to_intel_bo(drm_gem_object_lookup(dev, file, args->handle));
388         if (obj == NULL)
389                 return -ENOENT;
390
391         mutex_lock(&dev->struct_mutex);
392
393         args->tiling_mode = obj->tiling_mode;
394         switch (obj->tiling_mode) {
395         case I915_TILING_X:
396                 args->swizzle_mode = dev_priv->mm.bit_6_swizzle_x;
397                 break;
398         case I915_TILING_Y:
399                 args->swizzle_mode = dev_priv->mm.bit_6_swizzle_y;
400                 break;
401         case I915_TILING_NONE:
402                 args->swizzle_mode = I915_BIT_6_SWIZZLE_NONE;
403                 break;
404         default:
405                 DRM_ERROR("unknown tiling mode\n");
406         }
407
408         /* Hide bit 17 from the user -- see comment in i915_gem_set_tiling */
409         if (args->swizzle_mode == I915_BIT_6_SWIZZLE_9_17)
410                 args->swizzle_mode = I915_BIT_6_SWIZZLE_9;
411         if (args->swizzle_mode == I915_BIT_6_SWIZZLE_9_10_17)
412                 args->swizzle_mode = I915_BIT_6_SWIZZLE_9_10;
413
414         drm_gem_object_unreference(&obj->base);
415         mutex_unlock(&dev->struct_mutex);
416
417         return 0;
418 }
419
420 /**
421  * Swap every 64 bytes of this page around, to account for it having a new
422  * bit 17 of its physical address and therefore being interpreted differently
423  * by the GPU.
424  */
425 static void
426 i915_gem_swizzle_page(struct page *page)
427 {
428         char temp[64];
429         char *vaddr;
430         int i;
431
432         vaddr = kmap(page);
433
434         for (i = 0; i < PAGE_SIZE; i += 128) {
435                 memcpy(temp, &vaddr[i], 64);
436                 memcpy(&vaddr[i], &vaddr[i + 64], 64);
437                 memcpy(&vaddr[i + 64], temp, 64);
438         }
439
440         kunmap(page);
441 }
442
443 void
444 i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj)
445 {
446         struct drm_device *dev = obj->base.dev;
447         drm_i915_private_t *dev_priv = dev->dev_private;
448         int page_count = obj->base.size >> PAGE_SHIFT;
449         int i;
450
451         if (dev_priv->mm.bit_6_swizzle_x != I915_BIT_6_SWIZZLE_9_10_17)
452                 return;
453
454         if (obj->bit_17 == NULL)
455                 return;
456
457         for (i = 0; i < page_count; i++) {
458                 char new_bit_17 = page_to_phys(obj->pages[i]) >> 17;
459                 if ((new_bit_17 & 0x1) !=
460                     (test_bit(i, obj->bit_17) != 0)) {
461                         i915_gem_swizzle_page(obj->pages[i]);
462                         set_page_dirty(obj->pages[i]);
463                 }
464         }
465 }
466
467 void
468 i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj)
469 {
470         struct drm_device *dev = obj->base.dev;
471         drm_i915_private_t *dev_priv = dev->dev_private;
472         int page_count = obj->base.size >> PAGE_SHIFT;
473         int i;
474
475         if (dev_priv->mm.bit_6_swizzle_x != I915_BIT_6_SWIZZLE_9_10_17)
476                 return;
477
478         if (obj->bit_17 == NULL) {
479                 obj->bit_17 = kmalloc(BITS_TO_LONGS(page_count) *
480                                            sizeof(long), GFP_KERNEL);
481                 if (obj->bit_17 == NULL) {
482                         DRM_ERROR("Failed to allocate memory for bit 17 "
483                                   "record\n");
484                         return;
485                 }
486         }
487
488         for (i = 0; i < page_count; i++) {
489                 if (page_to_phys(obj->pages[i]) & (1 << 17))
490                         __set_bit(i, obj->bit_17);
491                 else
492                         __clear_bit(i, obj->bit_17);
493         }
494 }