drm/i915: Parse the eDP link configuration from the vBIOS
[linux-2.6.git] / drivers / gpu / drm / i915 / i915_drv.h
1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
2  */
3 /*
4  *
5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
6  * All Rights Reserved.
7  *
8  * Permission is hereby granted, free of charge, to any person obtaining a
9  * copy of this software and associated documentation files (the
10  * "Software"), to deal in the Software without restriction, including
11  * without limitation the rights to use, copy, modify, merge, publish,
12  * distribute, sub license, and/or sell copies of the Software, and to
13  * permit persons to whom the Software is furnished to do so, subject to
14  * the following conditions:
15  *
16  * The above copyright notice and this permission notice (including the
17  * next paragraph) shall be included in all copies or substantial portions
18  * of the Software.
19  *
20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
27  *
28  */
29
30 #ifndef _I915_DRV_H_
31 #define _I915_DRV_H_
32
33 #include "i915_reg.h"
34 #include "intel_bios.h"
35 #include "intel_ringbuffer.h"
36 #include <linux/io-mapping.h>
37 #include <linux/i2c.h>
38 #include <drm/intel-gtt.h>
39
40 /* General customization:
41  */
42
43 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
44
45 #define DRIVER_NAME             "i915"
46 #define DRIVER_DESC             "Intel Graphics"
47 #define DRIVER_DATE             "20080730"
48
49 enum pipe {
50         PIPE_A = 0,
51         PIPE_B,
52 };
53
54 enum plane {
55         PLANE_A = 0,
56         PLANE_B,
57 };
58
59 #define I915_NUM_PIPE   2
60
61 #define I915_GEM_GPU_DOMAINS    (~(I915_GEM_DOMAIN_CPU | I915_GEM_DOMAIN_GTT))
62
63 /* Interface history:
64  *
65  * 1.1: Original.
66  * 1.2: Add Power Management
67  * 1.3: Add vblank support
68  * 1.4: Fix cmdbuffer path, add heap destroy
69  * 1.5: Add vblank pipe configuration
70  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
71  *      - Support vertical blank on secondary display pipe
72  */
73 #define DRIVER_MAJOR            1
74 #define DRIVER_MINOR            6
75 #define DRIVER_PATCHLEVEL       0
76
77 #define WATCH_COHERENCY 0
78 #define WATCH_BUF       0
79 #define WATCH_EXEC      0
80 #define WATCH_LRU       0
81 #define WATCH_RELOC     0
82 #define WATCH_INACTIVE  0
83 #define WATCH_PWRITE    0
84
85 #define I915_GEM_PHYS_CURSOR_0 1
86 #define I915_GEM_PHYS_CURSOR_1 2
87 #define I915_GEM_PHYS_OVERLAY_REGS 3
88 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
89
90 struct drm_i915_gem_phys_object {
91         int id;
92         struct page **page_list;
93         drm_dma_handle_t *handle;
94         struct drm_gem_object *cur_obj;
95 };
96
97 struct mem_block {
98         struct mem_block *next;
99         struct mem_block *prev;
100         int start;
101         int size;
102         struct drm_file *file_priv; /* NULL: free, -1: heap, other: real files */
103 };
104
105 struct opregion_header;
106 struct opregion_acpi;
107 struct opregion_swsci;
108 struct opregion_asle;
109
110 struct intel_opregion {
111         struct opregion_header *header;
112         struct opregion_acpi *acpi;
113         struct opregion_swsci *swsci;
114         struct opregion_asle *asle;
115         void *vbt;
116 };
117 #define OPREGION_SIZE            (8*1024)
118
119 struct intel_overlay;
120 struct intel_overlay_error_state;
121
122 struct drm_i915_master_private {
123         drm_local_map_t *sarea;
124         struct _drm_i915_sarea *sarea_priv;
125 };
126 #define I915_FENCE_REG_NONE -1
127
128 struct drm_i915_fence_reg {
129         struct drm_gem_object *obj;
130         struct list_head lru_list;
131         bool gpu;
132 };
133
134 struct sdvo_device_mapping {
135         u8 dvo_port;
136         u8 slave_addr;
137         u8 dvo_wiring;
138         u8 initialized;
139         u8 ddc_pin;
140 };
141
142 struct drm_i915_error_state {
143         u32 eir;
144         u32 pgtbl_er;
145         u32 pipeastat;
146         u32 pipebstat;
147         u32 ipeir;
148         u32 ipehr;
149         u32 instdone;
150         u32 acthd;
151         u32 instpm;
152         u32 instps;
153         u32 instdone1;
154         u32 seqno;
155         u64 bbaddr;
156         struct timeval time;
157         struct drm_i915_error_object {
158                 int page_count;
159                 u32 gtt_offset;
160                 u32 *pages[0];
161         } *ringbuffer, *batchbuffer[2];
162         struct drm_i915_error_buffer {
163                 size_t size;
164                 u32 name;
165                 u32 seqno;
166                 u32 gtt_offset;
167                 u32 read_domains;
168                 u32 write_domain;
169                 u32 fence_reg;
170                 s32 pinned:2;
171                 u32 tiling:2;
172                 u32 dirty:1;
173                 u32 purgeable:1;
174         } *active_bo;
175         u32 active_bo_count;
176         struct intel_overlay_error_state *overlay;
177 };
178
179 struct drm_i915_display_funcs {
180         void (*dpms)(struct drm_crtc *crtc, int mode);
181         bool (*fbc_enabled)(struct drm_device *dev);
182         void (*enable_fbc)(struct drm_crtc *crtc, unsigned long interval);
183         void (*disable_fbc)(struct drm_device *dev);
184         int (*get_display_clock_speed)(struct drm_device *dev);
185         int (*get_fifo_size)(struct drm_device *dev, int plane);
186         void (*update_wm)(struct drm_device *dev, int planea_clock,
187                           int planeb_clock, int sr_hdisplay, int sr_htotal,
188                           int pixel_size);
189         /* clock updates for mode set */
190         /* cursor updates */
191         /* render clock increase/decrease */
192         /* display clock increase/decrease */
193         /* pll clock increase/decrease */
194         /* clock gating init */
195 };
196
197 struct intel_device_info {
198         u8 gen;
199         u8 is_mobile : 1;
200         u8 is_i85x : 1;
201         u8 is_i915g : 1;
202         u8 is_i945gm : 1;
203         u8 is_g33 : 1;
204         u8 need_gfx_hws : 1;
205         u8 is_g4x : 1;
206         u8 is_pineview : 1;
207         u8 is_broadwater : 1;
208         u8 is_crestline : 1;
209         u8 is_ironlake : 1;
210         u8 has_fbc : 1;
211         u8 has_rc6 : 1;
212         u8 has_pipe_cxsr : 1;
213         u8 has_hotplug : 1;
214         u8 cursor_needs_physical : 1;
215         u8 has_overlay : 1;
216         u8 overlay_needs_physical : 1;
217         u8 supports_tv : 1;
218         u8 has_bsd_ring : 1;
219 };
220
221 enum no_fbc_reason {
222         FBC_NO_OUTPUT, /* no outputs enabled to compress */
223         FBC_STOLEN_TOO_SMALL, /* not enough space to hold compressed buffers */
224         FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
225         FBC_MODE_TOO_LARGE, /* mode too large for compression */
226         FBC_BAD_PLANE, /* fbc not supported on plane */
227         FBC_NOT_TILED, /* buffer not tiled */
228         FBC_MULTIPLE_PIPES, /* more than one pipe active */
229 };
230
231 enum intel_pch {
232         PCH_IBX,        /* Ibexpeak PCH */
233         PCH_CPT,        /* Cougarpoint PCH */
234 };
235
236 #define QUIRK_PIPEA_FORCE (1<<0)
237
238 struct intel_fbdev;
239
240 typedef struct drm_i915_private {
241         struct drm_device *dev;
242
243         const struct intel_device_info *info;
244
245         int has_gem;
246
247         void __iomem *regs;
248
249         struct intel_gmbus {
250                 struct i2c_adapter adapter;
251                 struct i2c_adapter *force_bitbanging;
252                 int pin;
253         } *gmbus;
254
255         struct pci_dev *bridge_dev;
256         struct intel_ring_buffer render_ring;
257         struct intel_ring_buffer bsd_ring;
258         uint32_t next_seqno;
259
260         drm_dma_handle_t *status_page_dmah;
261         void *seqno_page;
262         dma_addr_t dma_status_page;
263         uint32_t counter;
264         unsigned int seqno_gfx_addr;
265         drm_local_map_t hws_map;
266         struct drm_gem_object *seqno_obj;
267         struct drm_gem_object *pwrctx;
268         struct drm_gem_object *renderctx;
269
270         struct resource mch_res;
271
272         unsigned int cpp;
273         int back_offset;
274         int front_offset;
275         int current_page;
276         int page_flipping;
277 #define I915_DEBUG_READ (1<<0)
278 #define I915_DEBUG_WRITE (1<<1)
279         unsigned long debug_flags;
280
281         wait_queue_head_t irq_queue;
282         atomic_t irq_received;
283         /** Protects user_irq_refcount and irq_mask_reg */
284         spinlock_t user_irq_lock;
285         u32 trace_irq_seqno;
286         /** Cached value of IMR to avoid reads in updating the bitfield */
287         u32 irq_mask_reg;
288         u32 pipestat[2];
289         /** splitted irq regs for graphics and display engine on Ironlake,
290             irq_mask_reg is still used for display irq. */
291         u32 gt_irq_mask_reg;
292         u32 gt_irq_enable_reg;
293         u32 de_irq_enable_reg;
294         u32 pch_irq_mask_reg;
295         u32 pch_irq_enable_reg;
296
297         u32 hotplug_supported_mask;
298         struct work_struct hotplug_work;
299
300         int tex_lru_log_granularity;
301         int allow_batchbuffer;
302         struct mem_block *agp_heap;
303         unsigned int sr01, adpa, ppcr, dvob, dvoc, lvds;
304         int vblank_pipe;
305         int num_pipe;
306
307         /* For hangcheck timer */
308 #define DRM_I915_HANGCHECK_PERIOD 250 /* in ms */
309         struct timer_list hangcheck_timer;
310         int hangcheck_count;
311         uint32_t last_acthd;
312         uint32_t last_instdone;
313         uint32_t last_instdone1;
314
315         unsigned long cfb_size;
316         unsigned long cfb_pitch;
317         unsigned long cfb_offset;
318         int cfb_fence;
319         int cfb_plane;
320         int cfb_y;
321
322         int irq_enabled;
323
324         struct intel_opregion opregion;
325
326         /* overlay */
327         struct intel_overlay *overlay;
328
329         /* LVDS info */
330         int backlight_level;  /* restore backlight to this value */
331         struct drm_display_mode *panel_fixed_mode;
332         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
333         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
334
335         /* Feature bits from the VBIOS */
336         unsigned int int_tv_support:1;
337         unsigned int lvds_dither:1;
338         unsigned int lvds_vbt:1;
339         unsigned int int_crt_support:1;
340         unsigned int lvds_use_ssc:1;
341         int lvds_ssc_freq;
342
343         struct {
344                 u8 rate:4;
345                 u8 lanes:4;
346                 u8 preemphasis:4;
347                 u8 vswing:4;
348
349                 u8 initialized:1;
350                 u8 support:1;
351                 u8 bpp:6;
352         } edp;
353
354         struct notifier_block lid_notifier;
355
356         int crt_ddc_pin;
357         struct drm_i915_fence_reg fence_regs[16]; /* assume 965 */
358         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
359         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
360
361         unsigned int fsb_freq, mem_freq, is_ddr3;
362
363         spinlock_t error_lock;
364         struct drm_i915_error_state *first_error;
365         struct work_struct error_work;
366         struct workqueue_struct *wq;
367
368         /* Display functions */
369         struct drm_i915_display_funcs display;
370
371         /* PCH chipset type */
372         enum intel_pch pch_type;
373
374         unsigned long quirks;
375
376         /* Register state */
377         bool modeset_on_lid;
378         u8 saveLBB;
379         u32 saveDSPACNTR;
380         u32 saveDSPBCNTR;
381         u32 saveDSPARB;
382         u32 saveHWS;
383         u32 savePIPEACONF;
384         u32 savePIPEBCONF;
385         u32 savePIPEASRC;
386         u32 savePIPEBSRC;
387         u32 saveFPA0;
388         u32 saveFPA1;
389         u32 saveDPLL_A;
390         u32 saveDPLL_A_MD;
391         u32 saveHTOTAL_A;
392         u32 saveHBLANK_A;
393         u32 saveHSYNC_A;
394         u32 saveVTOTAL_A;
395         u32 saveVBLANK_A;
396         u32 saveVSYNC_A;
397         u32 saveBCLRPAT_A;
398         u32 saveTRANSACONF;
399         u32 saveTRANS_HTOTAL_A;
400         u32 saveTRANS_HBLANK_A;
401         u32 saveTRANS_HSYNC_A;
402         u32 saveTRANS_VTOTAL_A;
403         u32 saveTRANS_VBLANK_A;
404         u32 saveTRANS_VSYNC_A;
405         u32 savePIPEASTAT;
406         u32 saveDSPASTRIDE;
407         u32 saveDSPASIZE;
408         u32 saveDSPAPOS;
409         u32 saveDSPAADDR;
410         u32 saveDSPASURF;
411         u32 saveDSPATILEOFF;
412         u32 savePFIT_PGM_RATIOS;
413         u32 saveBLC_HIST_CTL;
414         u32 saveBLC_PWM_CTL;
415         u32 saveBLC_PWM_CTL2;
416         u32 saveBLC_CPU_PWM_CTL;
417         u32 saveBLC_CPU_PWM_CTL2;
418         u32 saveFPB0;
419         u32 saveFPB1;
420         u32 saveDPLL_B;
421         u32 saveDPLL_B_MD;
422         u32 saveHTOTAL_B;
423         u32 saveHBLANK_B;
424         u32 saveHSYNC_B;
425         u32 saveVTOTAL_B;
426         u32 saveVBLANK_B;
427         u32 saveVSYNC_B;
428         u32 saveBCLRPAT_B;
429         u32 saveTRANSBCONF;
430         u32 saveTRANS_HTOTAL_B;
431         u32 saveTRANS_HBLANK_B;
432         u32 saveTRANS_HSYNC_B;
433         u32 saveTRANS_VTOTAL_B;
434         u32 saveTRANS_VBLANK_B;
435         u32 saveTRANS_VSYNC_B;
436         u32 savePIPEBSTAT;
437         u32 saveDSPBSTRIDE;
438         u32 saveDSPBSIZE;
439         u32 saveDSPBPOS;
440         u32 saveDSPBADDR;
441         u32 saveDSPBSURF;
442         u32 saveDSPBTILEOFF;
443         u32 saveVGA0;
444         u32 saveVGA1;
445         u32 saveVGA_PD;
446         u32 saveVGACNTRL;
447         u32 saveADPA;
448         u32 saveLVDS;
449         u32 savePP_ON_DELAYS;
450         u32 savePP_OFF_DELAYS;
451         u32 saveDVOA;
452         u32 saveDVOB;
453         u32 saveDVOC;
454         u32 savePP_ON;
455         u32 savePP_OFF;
456         u32 savePP_CONTROL;
457         u32 savePP_DIVISOR;
458         u32 savePFIT_CONTROL;
459         u32 save_palette_a[256];
460         u32 save_palette_b[256];
461         u32 saveDPFC_CB_BASE;
462         u32 saveFBC_CFB_BASE;
463         u32 saveFBC_LL_BASE;
464         u32 saveFBC_CONTROL;
465         u32 saveFBC_CONTROL2;
466         u32 saveIER;
467         u32 saveIIR;
468         u32 saveIMR;
469         u32 saveDEIER;
470         u32 saveDEIMR;
471         u32 saveGTIER;
472         u32 saveGTIMR;
473         u32 saveFDI_RXA_IMR;
474         u32 saveFDI_RXB_IMR;
475         u32 saveCACHE_MODE_0;
476         u32 saveMI_ARB_STATE;
477         u32 saveSWF0[16];
478         u32 saveSWF1[16];
479         u32 saveSWF2[3];
480         u8 saveMSR;
481         u8 saveSR[8];
482         u8 saveGR[25];
483         u8 saveAR_INDEX;
484         u8 saveAR[21];
485         u8 saveDACMASK;
486         u8 saveCR[37];
487         uint64_t saveFENCE[16];
488         u32 saveCURACNTR;
489         u32 saveCURAPOS;
490         u32 saveCURABASE;
491         u32 saveCURBCNTR;
492         u32 saveCURBPOS;
493         u32 saveCURBBASE;
494         u32 saveCURSIZE;
495         u32 saveDP_B;
496         u32 saveDP_C;
497         u32 saveDP_D;
498         u32 savePIPEA_GMCH_DATA_M;
499         u32 savePIPEB_GMCH_DATA_M;
500         u32 savePIPEA_GMCH_DATA_N;
501         u32 savePIPEB_GMCH_DATA_N;
502         u32 savePIPEA_DP_LINK_M;
503         u32 savePIPEB_DP_LINK_M;
504         u32 savePIPEA_DP_LINK_N;
505         u32 savePIPEB_DP_LINK_N;
506         u32 saveFDI_RXA_CTL;
507         u32 saveFDI_TXA_CTL;
508         u32 saveFDI_RXB_CTL;
509         u32 saveFDI_TXB_CTL;
510         u32 savePFA_CTL_1;
511         u32 savePFB_CTL_1;
512         u32 savePFA_WIN_SZ;
513         u32 savePFB_WIN_SZ;
514         u32 savePFA_WIN_POS;
515         u32 savePFB_WIN_POS;
516         u32 savePCH_DREF_CONTROL;
517         u32 saveDISP_ARB_CTL;
518         u32 savePIPEA_DATA_M1;
519         u32 savePIPEA_DATA_N1;
520         u32 savePIPEA_LINK_M1;
521         u32 savePIPEA_LINK_N1;
522         u32 savePIPEB_DATA_M1;
523         u32 savePIPEB_DATA_N1;
524         u32 savePIPEB_LINK_M1;
525         u32 savePIPEB_LINK_N1;
526         u32 saveMCHBAR_RENDER_STANDBY;
527
528         struct {
529                 /** Bridge to intel-gtt-ko */
530                 struct intel_gtt *gtt;
531                 /** Memory allocator for GTT stolen memory */
532                 struct drm_mm vram;
533                 /** Memory allocator for GTT */
534                 struct drm_mm gtt_space;
535
536                 struct io_mapping *gtt_mapping;
537                 int gtt_mtrr;
538
539                 /**
540                  * Membership on list of all loaded devices, used to evict
541                  * inactive buffers under memory pressure.
542                  *
543                  * Modifications should only be done whilst holding the
544                  * shrink_list_lock spinlock.
545                  */
546                 struct list_head shrink_list;
547
548                 /**
549                  * List of objects which are not in the ringbuffer but which
550                  * still have a write_domain which needs to be flushed before
551                  * unbinding.
552                  *
553                  * last_rendering_seqno is 0 while an object is in this list.
554                  *
555                  * A reference is held on the buffer while on this list.
556                  */
557                 struct list_head flushing_list;
558
559                 /**
560                  * List of objects currently pending a GPU write flush.
561                  *
562                  * All elements on this list will belong to either the
563                  * active_list or flushing_list, last_rendering_seqno can
564                  * be used to differentiate between the two elements.
565                  */
566                 struct list_head gpu_write_list;
567
568                 /**
569                  * LRU list of objects which are not in the ringbuffer and
570                  * are ready to unbind, but are still in the GTT.
571                  *
572                  * last_rendering_seqno is 0 while an object is in this list.
573                  *
574                  * A reference is not held on the buffer while on this list,
575                  * as merely being GTT-bound shouldn't prevent its being
576                  * freed, and we'll pull it off the list in the free path.
577                  */
578                 struct list_head inactive_list;
579
580                 /**
581                  * LRU list of objects which are not in the ringbuffer but
582                  * are still pinned in the GTT.
583                  */
584                 struct list_head pinned_list;
585
586                 /** LRU list of objects with fence regs on them. */
587                 struct list_head fence_list;
588
589                 /**
590                  * List of objects currently pending being freed.
591                  *
592                  * These objects are no longer in use, but due to a signal
593                  * we were prevented from freeing them at the appointed time.
594                  */
595                 struct list_head deferred_free_list;
596
597                 /**
598                  * We leave the user IRQ off as much as possible,
599                  * but this means that requests will finish and never
600                  * be retired once the system goes idle. Set a timer to
601                  * fire periodically while the ring is running. When it
602                  * fires, go retire requests.
603                  */
604                 struct delayed_work retire_work;
605
606                 /**
607                  * Waiting sequence number, if any
608                  */
609                 uint32_t waiting_gem_seqno;
610
611                 /**
612                  * Last seq seen at irq time
613                  */
614                 uint32_t irq_gem_seqno;
615
616                 /**
617                  * Flag if the X Server, and thus DRM, is not currently in
618                  * control of the device.
619                  *
620                  * This is set between LeaveVT and EnterVT.  It needs to be
621                  * replaced with a semaphore.  It also needs to be
622                  * transitioned away from for kernel modesetting.
623                  */
624                 int suspended;
625
626                 /**
627                  * Flag if the hardware appears to be wedged.
628                  *
629                  * This is set when attempts to idle the device timeout.
630                  * It prevents command submission from occuring and makes
631                  * every pending request fail
632                  */
633                 atomic_t wedged;
634
635                 /** Bit 6 swizzling required for X tiling */
636                 uint32_t bit_6_swizzle_x;
637                 /** Bit 6 swizzling required for Y tiling */
638                 uint32_t bit_6_swizzle_y;
639
640                 /* storage for physical objects */
641                 struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
642
643                 uint32_t flush_rings;
644         } mm;
645         struct sdvo_device_mapping sdvo_mappings[2];
646         /* indicate whether the LVDS_BORDER should be enabled or not */
647         unsigned int lvds_border_bits;
648         /* Panel fitter placement and size for Ironlake+ */
649         u32 pch_pf_pos, pch_pf_size;
650
651         struct drm_crtc *plane_to_crtc_mapping[2];
652         struct drm_crtc *pipe_to_crtc_mapping[2];
653         wait_queue_head_t pending_flip_queue;
654         bool flip_pending_is_done;
655
656         /* Reclocking support */
657         bool render_reclock_avail;
658         bool lvds_downclock_avail;
659         /* indicates the reduced downclock for LVDS*/
660         int lvds_downclock;
661         struct work_struct idle_work;
662         struct timer_list idle_timer;
663         bool busy;
664         u16 orig_clock;
665         int child_dev_num;
666         struct child_device_config *child_dev;
667         struct drm_connector *int_lvds_connector;
668
669         bool mchbar_need_disable;
670
671         u8 cur_delay;
672         u8 min_delay;
673         u8 max_delay;
674         u8 fmax;
675         u8 fstart;
676
677         u64 last_count1;
678         unsigned long last_time1;
679         u64 last_count2;
680         struct timespec last_time2;
681         unsigned long gfx_power;
682         int c_m;
683         int r_t;
684         u8 corr;
685         spinlock_t *mchdev_lock;
686
687         enum no_fbc_reason no_fbc_reason;
688
689         struct drm_mm_node *compressed_fb;
690         struct drm_mm_node *compressed_llb;
691
692         /* list of fbdev register on this device */
693         struct intel_fbdev *fbdev;
694 } drm_i915_private_t;
695
696 /** driver private structure attached to each drm_gem_object */
697 struct drm_i915_gem_object {
698         struct drm_gem_object base;
699
700         /** Current space allocated to this object in the GTT, if any. */
701         struct drm_mm_node *gtt_space;
702
703         /** This object's place on the active/flushing/inactive lists */
704         struct list_head list;
705         /** This object's place on GPU write list */
706         struct list_head gpu_write_list;
707         /** This object's place on eviction list */
708         struct list_head evict_list;
709
710         /**
711          * This is set if the object is on the active or flushing lists
712          * (has pending rendering), and is not set if it's on inactive (ready
713          * to be unbound).
714          */
715         unsigned int active : 1;
716
717         /**
718          * This is set if the object has been written to since last bound
719          * to the GTT
720          */
721         unsigned int dirty : 1;
722
723         /**
724          * Fence register bits (if any) for this object.  Will be set
725          * as needed when mapped into the GTT.
726          * Protected by dev->struct_mutex.
727          *
728          * Size: 4 bits for 16 fences + sign (for FENCE_REG_NONE)
729          */
730         signed int fence_reg : 5;
731
732         /**
733          * Used for checking the object doesn't appear more than once
734          * in an execbuffer object list.
735          */
736         unsigned int in_execbuffer : 1;
737
738         /**
739          * Advice: are the backing pages purgeable?
740          */
741         unsigned int madv : 2;
742
743         /**
744          * Refcount for the pages array. With the current locking scheme, there
745          * are at most two concurrent users: Binding a bo to the gtt and
746          * pwrite/pread using physical addresses. So two bits for a maximum
747          * of two users are enough.
748          */
749         unsigned int pages_refcount : 2;
750 #define DRM_I915_GEM_OBJECT_MAX_PAGES_REFCOUNT 0x3
751
752         /**
753          * Current tiling mode for the object.
754          */
755         unsigned int tiling_mode : 2;
756
757         /** How many users have pinned this object in GTT space. The following
758          * users can each hold at most one reference: pwrite/pread, pin_ioctl
759          * (via user_pin_count), execbuffer (objects are not allowed multiple
760          * times for the same batchbuffer), and the framebuffer code. When
761          * switching/pageflipping, the framebuffer code has at most two buffers
762          * pinned per crtc.
763          *
764          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
765          * bits with absolutely no headroom. So use 4 bits. */
766         unsigned int pin_count : 4;
767 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
768
769         /** AGP memory structure for our GTT binding. */
770         DRM_AGP_MEM *agp_mem;
771
772         struct page **pages;
773
774         /**
775          * Current offset of the object in GTT space.
776          *
777          * This is the same as gtt_space->start
778          */
779         uint32_t gtt_offset;
780
781         /* Which ring is refering to is this object */
782         struct intel_ring_buffer *ring;
783
784         /**
785          * Fake offset for use by mmap(2)
786          */
787         uint64_t mmap_offset;
788
789         /** Breadcrumb of last rendering to the buffer. */
790         uint32_t last_rendering_seqno;
791
792         /** Current tiling stride for the object, if it's tiled. */
793         uint32_t stride;
794
795         /** Record of address bit 17 of each page at last unbind. */
796         unsigned long *bit_17;
797
798         /** AGP mapping type (AGP_USER_MEMORY or AGP_USER_CACHED_MEMORY */
799         uint32_t agp_type;
800
801         /**
802          * If present, while GEM_DOMAIN_CPU is in the read domain this array
803          * flags which individual pages are valid.
804          */
805         uint8_t *page_cpu_valid;
806
807         /** User space pin count and filp owning the pin */
808         uint32_t user_pin_count;
809         struct drm_file *pin_filp;
810
811         /** for phy allocated objects */
812         struct drm_i915_gem_phys_object *phys_obj;
813
814         /**
815          * Number of crtcs where this object is currently the fb, but
816          * will be page flipped away on the next vblank.  When it
817          * reaches 0, dev_priv->pending_flip_queue will be woken up.
818          */
819         atomic_t pending_flip;
820 };
821
822 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
823
824 /**
825  * Request queue structure.
826  *
827  * The request queue allows us to note sequence numbers that have been emitted
828  * and may be associated with active buffers to be retired.
829  *
830  * By keeping this list, we can avoid having to do questionable
831  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
832  * an emission time with seqnos for tracking how far ahead of the GPU we are.
833  */
834 struct drm_i915_gem_request {
835         /** On Which ring this request was generated */
836         struct intel_ring_buffer *ring;
837
838         /** GEM sequence number associated with this request. */
839         uint32_t seqno;
840
841         /** Time at which this request was emitted, in jiffies. */
842         unsigned long emitted_jiffies;
843
844         /** global list entry for this request */
845         struct list_head list;
846
847         /** file_priv list entry for this request */
848         struct list_head client_list;
849 };
850
851 struct drm_i915_file_private {
852         struct {
853                 struct list_head request_list;
854         } mm;
855 };
856
857 enum intel_chip_family {
858         CHIP_I8XX = 0x01,
859         CHIP_I9XX = 0x02,
860         CHIP_I915 = 0x04,
861         CHIP_I965 = 0x08,
862 };
863
864 extern struct drm_ioctl_desc i915_ioctls[];
865 extern int i915_max_ioctl;
866 extern unsigned int i915_fbpercrtc;
867 extern unsigned int i915_powersave;
868 extern unsigned int i915_lvds_downclock;
869
870 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
871 extern int i915_resume(struct drm_device *dev);
872 extern void i915_save_display(struct drm_device *dev);
873 extern void i915_restore_display(struct drm_device *dev);
874 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
875 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
876
877                                 /* i915_dma.c */
878 extern void i915_kernel_lost_context(struct drm_device * dev);
879 extern int i915_driver_load(struct drm_device *, unsigned long flags);
880 extern int i915_driver_unload(struct drm_device *);
881 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
882 extern void i915_driver_lastclose(struct drm_device * dev);
883 extern void i915_driver_preclose(struct drm_device *dev,
884                                  struct drm_file *file_priv);
885 extern void i915_driver_postclose(struct drm_device *dev,
886                                   struct drm_file *file_priv);
887 extern int i915_driver_device_is_agp(struct drm_device * dev);
888 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
889                               unsigned long arg);
890 extern int i915_emit_box(struct drm_device *dev,
891                          struct drm_clip_rect *boxes,
892                          int i, int DR1, int DR4);
893 extern int i915_reset(struct drm_device *dev, u8 flags);
894 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
895 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
896 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
897 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
898
899
900 /* i915_irq.c */
901 void i915_hangcheck_elapsed(unsigned long data);
902 extern int i915_irq_emit(struct drm_device *dev, void *data,
903                          struct drm_file *file_priv);
904 extern int i915_irq_wait(struct drm_device *dev, void *data,
905                          struct drm_file *file_priv);
906 void i915_trace_irq_get(struct drm_device *dev, u32 seqno);
907 extern void i915_enable_interrupt (struct drm_device *dev);
908
909 extern irqreturn_t i915_driver_irq_handler(DRM_IRQ_ARGS);
910 extern void i915_driver_irq_preinstall(struct drm_device * dev);
911 extern int i915_driver_irq_postinstall(struct drm_device *dev);
912 extern void i915_driver_irq_uninstall(struct drm_device * dev);
913 extern int i915_vblank_pipe_set(struct drm_device *dev, void *data,
914                                 struct drm_file *file_priv);
915 extern int i915_vblank_pipe_get(struct drm_device *dev, void *data,
916                                 struct drm_file *file_priv);
917 extern int i915_enable_vblank(struct drm_device *dev, int crtc);
918 extern void i915_disable_vblank(struct drm_device *dev, int crtc);
919 extern u32 i915_get_vblank_counter(struct drm_device *dev, int crtc);
920 extern u32 gm45_get_vblank_counter(struct drm_device *dev, int crtc);
921 extern int i915_vblank_swap(struct drm_device *dev, void *data,
922                             struct drm_file *file_priv);
923 extern void i915_enable_irq(drm_i915_private_t *dev_priv, u32 mask);
924 extern void i915_disable_irq(drm_i915_private_t *dev_priv, u32 mask);
925 extern void ironlake_enable_graphics_irq(drm_i915_private_t *dev_priv,
926                 u32 mask);
927 extern void ironlake_disable_graphics_irq(drm_i915_private_t *dev_priv,
928                 u32 mask);
929
930 void
931 i915_enable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
932
933 void
934 i915_disable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
935
936 void intel_enable_asle (struct drm_device *dev);
937
938 #ifdef CONFIG_DEBUG_FS
939 extern void i915_destroy_error_state(struct drm_device *dev);
940 #else
941 #define i915_destroy_error_state(x)
942 #endif
943
944
945 /* i915_mem.c */
946 extern int i915_mem_alloc(struct drm_device *dev, void *data,
947                           struct drm_file *file_priv);
948 extern int i915_mem_free(struct drm_device *dev, void *data,
949                          struct drm_file *file_priv);
950 extern int i915_mem_init_heap(struct drm_device *dev, void *data,
951                               struct drm_file *file_priv);
952 extern int i915_mem_destroy_heap(struct drm_device *dev, void *data,
953                                  struct drm_file *file_priv);
954 extern void i915_mem_takedown(struct mem_block **heap);
955 extern void i915_mem_release(struct drm_device * dev,
956                              struct drm_file *file_priv, struct mem_block *heap);
957 /* i915_gem.c */
958 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
959                         struct drm_file *file_priv);
960 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
961                           struct drm_file *file_priv);
962 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
963                          struct drm_file *file_priv);
964 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
965                           struct drm_file *file_priv);
966 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
967                         struct drm_file *file_priv);
968 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
969                         struct drm_file *file_priv);
970 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
971                               struct drm_file *file_priv);
972 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
973                              struct drm_file *file_priv);
974 int i915_gem_execbuffer(struct drm_device *dev, void *data,
975                         struct drm_file *file_priv);
976 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
977                          struct drm_file *file_priv);
978 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
979                        struct drm_file *file_priv);
980 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
981                          struct drm_file *file_priv);
982 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
983                         struct drm_file *file_priv);
984 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
985                             struct drm_file *file_priv);
986 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
987                            struct drm_file *file_priv);
988 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
989                            struct drm_file *file_priv);
990 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
991                            struct drm_file *file_priv);
992 int i915_gem_set_tiling(struct drm_device *dev, void *data,
993                         struct drm_file *file_priv);
994 int i915_gem_get_tiling(struct drm_device *dev, void *data,
995                         struct drm_file *file_priv);
996 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
997                                 struct drm_file *file_priv);
998 void i915_gem_load(struct drm_device *dev);
999 int i915_gem_init_object(struct drm_gem_object *obj);
1000 struct drm_gem_object * i915_gem_alloc_object(struct drm_device *dev,
1001                                               size_t size);
1002 void i915_gem_free_object(struct drm_gem_object *obj);
1003 int i915_gem_object_pin(struct drm_gem_object *obj, uint32_t alignment);
1004 void i915_gem_object_unpin(struct drm_gem_object *obj);
1005 int i915_gem_object_unbind(struct drm_gem_object *obj);
1006 void i915_gem_release_mmap(struct drm_gem_object *obj);
1007 void i915_gem_lastclose(struct drm_device *dev);
1008 uint32_t i915_get_gem_seqno(struct drm_device *dev,
1009                 struct intel_ring_buffer *ring);
1010 bool i915_seqno_passed(uint32_t seq1, uint32_t seq2);
1011 int i915_gem_object_get_fence_reg(struct drm_gem_object *obj,
1012                                   bool interruptible);
1013 int i915_gem_object_put_fence_reg(struct drm_gem_object *obj,
1014                                   bool interruptible);
1015 void i915_gem_retire_requests(struct drm_device *dev);
1016 void i915_gem_reset_lists(struct drm_device *dev);
1017 void i915_gem_clflush_object(struct drm_gem_object *obj);
1018 int i915_gem_object_set_domain(struct drm_gem_object *obj,
1019                                uint32_t read_domains,
1020                                uint32_t write_domain);
1021 int i915_gem_init_ringbuffer(struct drm_device *dev);
1022 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
1023 int i915_gem_do_init(struct drm_device *dev, unsigned long start,
1024                      unsigned long end);
1025 int i915_gpu_idle(struct drm_device *dev);
1026 int i915_gem_idle(struct drm_device *dev);
1027 uint32_t i915_add_request(struct drm_device *dev,
1028                           struct drm_file *file_priv,
1029                           struct drm_i915_gem_request *request,
1030                           struct intel_ring_buffer *ring);
1031 int i915_do_wait_request(struct drm_device *dev,
1032                          uint32_t seqno,
1033                          bool interruptible,
1034                          struct intel_ring_buffer *ring);
1035 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
1036 int i915_gem_object_set_to_gtt_domain(struct drm_gem_object *obj,
1037                                       int write);
1038 int i915_gem_object_set_to_display_plane(struct drm_gem_object *obj,
1039                                          bool pipelined);
1040 int i915_gem_attach_phys_object(struct drm_device *dev,
1041                                 struct drm_gem_object *obj,
1042                                 int id,
1043                                 int align);
1044 void i915_gem_detach_phys_object(struct drm_device *dev,
1045                                  struct drm_gem_object *obj);
1046 void i915_gem_free_all_phys_object(struct drm_device *dev);
1047 int i915_gem_object_get_pages(struct drm_gem_object *obj, gfp_t gfpmask);
1048 void i915_gem_object_put_pages(struct drm_gem_object *obj);
1049 void i915_gem_release(struct drm_device * dev, struct drm_file *file_priv);
1050
1051 void i915_gem_shrinker_init(void);
1052 void i915_gem_shrinker_exit(void);
1053
1054 /* i915_gem_evict.c */
1055 int i915_gem_evict_something(struct drm_device *dev, int min_size, unsigned alignment);
1056 int i915_gem_evict_everything(struct drm_device *dev);
1057 int i915_gem_evict_inactive(struct drm_device *dev);
1058
1059 /* i915_gem_tiling.c */
1060 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
1061 void i915_gem_object_do_bit_17_swizzle(struct drm_gem_object *obj);
1062 void i915_gem_object_save_bit_17_swizzle(struct drm_gem_object *obj);
1063 bool i915_tiling_ok(struct drm_device *dev, int stride, int size,
1064                     int tiling_mode);
1065 bool i915_gem_object_fence_offset_ok(struct drm_gem_object *obj,
1066                                      int tiling_mode);
1067
1068 /* i915_gem_debug.c */
1069 void i915_gem_dump_object(struct drm_gem_object *obj, int len,
1070                           const char *where, uint32_t mark);
1071 #if WATCH_INACTIVE
1072 void i915_verify_inactive(struct drm_device *dev, char *file, int line);
1073 #else
1074 #define i915_verify_inactive(dev, file, line)
1075 #endif
1076 void i915_gem_object_check_coherency(struct drm_gem_object *obj, int handle);
1077 void i915_gem_dump_object(struct drm_gem_object *obj, int len,
1078                           const char *where, uint32_t mark);
1079 void i915_dump_lru(struct drm_device *dev, const char *where);
1080
1081 /* i915_debugfs.c */
1082 int i915_debugfs_init(struct drm_minor *minor);
1083 void i915_debugfs_cleanup(struct drm_minor *minor);
1084
1085 /* i915_suspend.c */
1086 extern int i915_save_state(struct drm_device *dev);
1087 extern int i915_restore_state(struct drm_device *dev);
1088
1089 /* i915_suspend.c */
1090 extern int i915_save_state(struct drm_device *dev);
1091 extern int i915_restore_state(struct drm_device *dev);
1092
1093 /* intel_i2c.c */
1094 extern int intel_setup_gmbus(struct drm_device *dev);
1095 extern void intel_teardown_gmbus(struct drm_device *dev);
1096 extern void intel_i2c_reset(struct drm_device *dev);
1097
1098 /* intel_opregion.c */
1099 extern int intel_opregion_setup(struct drm_device *dev);
1100 #ifdef CONFIG_ACPI
1101 extern void intel_opregion_init(struct drm_device *dev);
1102 extern void intel_opregion_fini(struct drm_device *dev);
1103 extern void intel_opregion_asle_intr(struct drm_device *dev);
1104 extern void intel_opregion_gse_intr(struct drm_device *dev);
1105 extern void intel_opregion_enable_asle(struct drm_device *dev);
1106 #else
1107 static inline void intel_opregion_init(struct drm_device *dev) { return; }
1108 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
1109 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
1110 static inline void intel_opregion_gse_intr(struct drm_device *dev) { return; }
1111 static inline void intel_opregion_enable_asle(struct drm_device *dev) { return; }
1112 #endif
1113
1114 /* modesetting */
1115 extern void intel_modeset_init(struct drm_device *dev);
1116 extern void intel_modeset_cleanup(struct drm_device *dev);
1117 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
1118 extern void i8xx_disable_fbc(struct drm_device *dev);
1119 extern void g4x_disable_fbc(struct drm_device *dev);
1120 extern void ironlake_disable_fbc(struct drm_device *dev);
1121 extern void intel_disable_fbc(struct drm_device *dev);
1122 extern void intel_enable_fbc(struct drm_crtc *crtc, unsigned long interval);
1123 extern bool intel_fbc_enabled(struct drm_device *dev);
1124 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
1125 extern void intel_detect_pch (struct drm_device *dev);
1126 extern int intel_trans_dp_port_sel (struct drm_crtc *crtc);
1127
1128 /* overlay */
1129 #ifdef CONFIG_DEBUG_FS
1130 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
1131 extern void intel_overlay_print_error_state(struct seq_file *m, struct intel_overlay_error_state *error);
1132 #endif
1133
1134 /**
1135  * Lock test for when it's just for synchronization of ring access.
1136  *
1137  * In that case, we don't need to do it when GEM is initialized as nobody else
1138  * has access to the ring.
1139  */
1140 #define RING_LOCK_TEST_WITH_RETURN(dev, file_priv) do {                 \
1141         if (((drm_i915_private_t *)dev->dev_private)->render_ring.gem_object \
1142                         == NULL)                                        \
1143                 LOCK_TEST_WITH_RETURN(dev, file_priv);                  \
1144 } while (0)
1145
1146 static inline u32 i915_read(struct drm_i915_private *dev_priv, u32 reg)
1147 {
1148         u32 val;
1149
1150         val = readl(dev_priv->regs + reg);
1151         if (dev_priv->debug_flags & I915_DEBUG_READ)
1152                 printk(KERN_ERR "read 0x%08x from 0x%08x\n", val, reg);
1153         return val;
1154 }
1155
1156 static inline void i915_write(struct drm_i915_private *dev_priv, u32 reg,
1157                               u32 val)
1158 {
1159         writel(val, dev_priv->regs + reg);
1160         if (dev_priv->debug_flags & I915_DEBUG_WRITE)
1161                 printk(KERN_ERR "wrote 0x%08x to 0x%08x\n", val, reg);
1162 }
1163
1164 #define I915_READ(reg)          i915_read(dev_priv, (reg))
1165 #define I915_WRITE(reg, val)    i915_write(dev_priv, (reg), (val))
1166 #define I915_READ16(reg)        readw(dev_priv->regs + (reg))
1167 #define I915_WRITE16(reg, val)  writel(val, dev_priv->regs + (reg))
1168 #define I915_READ8(reg)         readb(dev_priv->regs + (reg))
1169 #define I915_WRITE8(reg, val)   writeb(val, dev_priv->regs + (reg))
1170 #define I915_WRITE64(reg, val)  writeq(val, dev_priv->regs + (reg))
1171 #define I915_READ64(reg)        readq(dev_priv->regs + (reg))
1172 #define POSTING_READ(reg)       (void)I915_READ(reg)
1173 #define POSTING_READ16(reg)     (void)I915_READ16(reg)
1174
1175 #define I915_DEBUG_ENABLE_IO() (dev_priv->debug_flags |= I915_DEBUG_READ | \
1176                                 I915_DEBUG_WRITE)
1177 #define I915_DEBUG_DISABLE_IO() (dev_priv->debug_flags &= ~(I915_DEBUG_READ | \
1178                                                             I915_DEBUG_WRITE))
1179
1180 #define I915_VERBOSE 0
1181
1182 #define BEGIN_LP_RING(n)  do { \
1183         drm_i915_private_t *dev_priv__ = dev->dev_private;                \
1184         if (I915_VERBOSE)                                               \
1185                 DRM_DEBUG("   BEGIN_LP_RING %x\n", (int)(n));           \
1186         intel_ring_begin(dev, &dev_priv__->render_ring, (n));           \
1187 } while (0)
1188
1189
1190 #define OUT_RING(x) do {                                                \
1191         drm_i915_private_t *dev_priv__ = dev->dev_private;              \
1192         if (I915_VERBOSE)                                               \
1193                 DRM_DEBUG("   OUT_RING %x\n", (int)(x));                \
1194         intel_ring_emit(dev, &dev_priv__->render_ring, x);              \
1195 } while (0)
1196
1197 #define ADVANCE_LP_RING() do {                                          \
1198         drm_i915_private_t *dev_priv__ = dev->dev_private;                \
1199         if (I915_VERBOSE)                                               \
1200                 DRM_DEBUG("ADVANCE_LP_RING %x\n",                       \
1201                                 dev_priv__->render_ring.tail);          \
1202         intel_ring_advance(dev, &dev_priv__->render_ring);              \
1203 } while(0)
1204
1205 /**
1206  * Reads a dword out of the status page, which is written to from the command
1207  * queue by automatic updates, MI_REPORT_HEAD, MI_STORE_DATA_INDEX, or
1208  * MI_STORE_DATA_IMM.
1209  *
1210  * The following dwords have a reserved meaning:
1211  * 0x00: ISR copy, updated when an ISR bit not set in the HWSTAM changes.
1212  * 0x04: ring 0 head pointer
1213  * 0x05: ring 1 head pointer (915-class)
1214  * 0x06: ring 2 head pointer (915-class)
1215  * 0x10-0x1b: Context status DWords (GM45)
1216  * 0x1f: Last written status offset. (GM45)
1217  *
1218  * The area from dword 0x20 to 0x3ff is available for driver usage.
1219  */
1220 #define READ_HWSP(dev_priv, reg)  (((volatile u32 *)\
1221                         (dev_priv->render_ring.status_page.page_addr))[reg])
1222 #define READ_BREADCRUMB(dev_priv) READ_HWSP(dev_priv, I915_BREADCRUMB_INDEX)
1223 #define I915_GEM_HWS_INDEX              0x20
1224 #define I915_BREADCRUMB_INDEX           0x21
1225
1226 #define INTEL_INFO(dev) (((struct drm_i915_private *) (dev)->dev_private)->info)
1227
1228 #define IS_I830(dev)            ((dev)->pci_device == 0x3577)
1229 #define IS_845G(dev)            ((dev)->pci_device == 0x2562)
1230 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1231 #define IS_I865G(dev)           ((dev)->pci_device == 0x2572)
1232 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1233 #define IS_I915GM(dev)          ((dev)->pci_device == 0x2592)
1234 #define IS_I945G(dev)           ((dev)->pci_device == 0x2772)
1235 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1236 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1237 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1238 #define IS_GM45(dev)            ((dev)->pci_device == 0x2A42)
1239 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1240 #define IS_PINEVIEW_G(dev)      ((dev)->pci_device == 0xa001)
1241 #define IS_PINEVIEW_M(dev)      ((dev)->pci_device == 0xa011)
1242 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1243 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1244 #define IS_IRONLAKE_D(dev)      ((dev)->pci_device == 0x0042)
1245 #define IS_IRONLAKE_M(dev)      ((dev)->pci_device == 0x0046)
1246 #define IS_IRONLAKE(dev)        (INTEL_INFO(dev)->is_ironlake)
1247 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1248
1249 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
1250 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
1251 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
1252 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
1253 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
1254
1255 #define HAS_BSD(dev)            (INTEL_INFO(dev)->has_bsd_ring)
1256 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1257
1258 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
1259 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
1260
1261 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1262  * rows, which changed the alignment requirements and fence programming.
1263  */
1264 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
1265                                                       IS_I915GM(dev)))
1266 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
1267 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_IRONLAKE(dev))
1268 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_IRONLAKE(dev))
1269 #define SUPPORTS_EDP(dev)               (IS_IRONLAKE_M(dev))
1270 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
1271 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1272 /* dsparb controlled by hw only */
1273 #define DSPARB_HWCONTROL(dev) (IS_G4X(dev) || IS_IRONLAKE(dev))
1274
1275 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
1276 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1277 #define I915_HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1278 #define I915_HAS_RC6(dev) (INTEL_INFO(dev)->has_rc6)
1279
1280 #define HAS_PCH_SPLIT(dev) (IS_IRONLAKE(dev) || \
1281                             IS_GEN6(dev))
1282 #define HAS_PIPE_CONTROL(dev) (IS_IRONLAKE(dev) || IS_GEN6(dev))
1283
1284 #define INTEL_PCH_TYPE(dev) (((struct drm_i915_private *)(dev)->dev_private)->pch_type)
1285 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1286
1287 #define PRIMARY_RINGBUFFER_SIZE         (128*1024)
1288
1289 #endif