gma500: now move the Oaktrail save state into its own structure
[linux-2.6.git] / drivers / gpu / drm / gma500 / psb_drv.h
1 /**************************************************************************
2  * Copyright (c) 2007-2011, Intel Corporation.
3  * All Rights Reserved.
4  *
5  * This program is free software; you can redistribute it and/or modify it
6  * under the terms and conditions of the GNU General Public License,
7  * version 2, as published by the Free Software Foundation.
8  *
9  * This program is distributed in the hope it will be useful, but WITHOUT
10  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
11  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
12  * more details.
13  *
14  * You should have received a copy of the GNU General Public License along with
15  * this program; if not, write to the Free Software Foundation, Inc.,
16  * 51 Franklin St - Fifth Floor, Boston, MA 02110-1301 USA.
17  *
18  **************************************************************************/
19
20 #ifndef _PSB_DRV_H_
21 #define _PSB_DRV_H_
22
23 #include <linux/kref.h>
24
25 #include <drm/drmP.h>
26 #include "drm_global.h"
27 #include "gem_glue.h"
28 #include "gma_drm.h"
29 #include "psb_reg.h"
30 #include "psb_intel_drv.h"
31 #include "gtt.h"
32 #include "power.h"
33 #include "oaktrail.h"
34
35 /* Append new drm mode definition here, align with libdrm definition */
36 #define DRM_MODE_SCALE_NO_SCALE         2
37
38 enum {
39         CHIP_PSB_8108 = 0,              /* Poulsbo */
40         CHIP_PSB_8109 = 1,              /* Poulsbo */
41         CHIP_MRST_4100 = 2,             /* Moorestown/Oaktrail */
42         CHIP_MFLD_0130 = 3,             /* Medfield */
43 };
44
45 #define IS_PSB(dev) (((dev)->pci_device & 0xfffe) == 0x8108)
46 #define IS_MRST(dev) (((dev)->pci_device & 0xfffc) == 0x4100)
47 #define IS_MFLD(dev) (((dev)->pci_device & 0xfff8) == 0x0130)
48
49 /*
50  * Driver definitions
51  */
52
53 #define DRIVER_NAME "gma500"
54 #define DRIVER_DESC "DRM driver for the Intel GMA500"
55
56 #define PSB_DRM_DRIVER_DATE "2011-06-06"
57 #define PSB_DRM_DRIVER_MAJOR 1
58 #define PSB_DRM_DRIVER_MINOR 0
59 #define PSB_DRM_DRIVER_PATCHLEVEL 0
60
61 /*
62  *      Hardware offsets
63  */
64 #define PSB_VDC_OFFSET           0x00000000
65 #define PSB_VDC_SIZE             0x000080000
66 #define MRST_MMIO_SIZE           0x0000C0000
67 #define MDFLD_MMIO_SIZE          0x000100000
68 #define PSB_SGX_SIZE             0x8000
69 #define PSB_SGX_OFFSET           0x00040000
70 #define MRST_SGX_OFFSET          0x00080000
71 /*
72  *      PCI resource identifiers
73  */
74 #define PSB_MMIO_RESOURCE        0
75 #define PSB_GATT_RESOURCE        2
76 #define PSB_GTT_RESOURCE         3
77 /*
78  *      PCI configuration
79  */
80 #define PSB_GMCH_CTRL            0x52
81 #define PSB_BSM                  0x5C
82 #define _PSB_GMCH_ENABLED        0x4
83 #define PSB_PGETBL_CTL           0x2020
84 #define _PSB_PGETBL_ENABLED      0x00000001
85 #define PSB_SGX_2D_SLAVE_PORT    0x4000
86
87 /* To get rid of */
88 #define PSB_TT_PRIV0_LIMIT       (256*1024*1024)
89 #define PSB_TT_PRIV0_PLIMIT      (PSB_TT_PRIV0_LIMIT >> PAGE_SHIFT)
90
91 /*
92  *      SGX side MMU definitions (these can probably go)
93  */
94
95 /*
96  *      Flags for external memory type field.
97  */
98 #define PSB_MMU_CACHED_MEMORY     0x0001        /* Bind to MMU only */
99 #define PSB_MMU_RO_MEMORY         0x0002        /* MMU RO memory */
100 #define PSB_MMU_WO_MEMORY         0x0004        /* MMU WO memory */
101 /*
102  *      PTE's and PDE's
103  */
104 #define PSB_PDE_MASK              0x003FFFFF
105 #define PSB_PDE_SHIFT             22
106 #define PSB_PTE_SHIFT             12
107 /*
108  *      Cache control
109  */
110 #define PSB_PTE_VALID             0x0001        /* PTE / PDE valid */
111 #define PSB_PTE_WO                0x0002        /* Write only */
112 #define PSB_PTE_RO                0x0004        /* Read only */
113 #define PSB_PTE_CACHED            0x0008        /* CPU cache coherent */
114
115 /*
116  *      VDC registers and bits
117  */
118 #define PSB_MSVDX_CLOCKGATING     0x2064
119 #define PSB_TOPAZ_CLOCKGATING     0x2068
120 #define PSB_HWSTAM                0x2098
121 #define PSB_INSTPM                0x20C0
122 #define PSB_INT_IDENTITY_R        0x20A4
123 #define _MDFLD_PIPEC_EVENT_FLAG   (1<<2)
124 #define _MDFLD_PIPEC_VBLANK_FLAG  (1<<3)
125 #define _PSB_DPST_PIPEB_FLAG      (1<<4)
126 #define _MDFLD_PIPEB_EVENT_FLAG   (1<<4)
127 #define _PSB_VSYNC_PIPEB_FLAG     (1<<5)
128 #define _PSB_DPST_PIPEA_FLAG      (1<<6)
129 #define _PSB_PIPEA_EVENT_FLAG     (1<<6)
130 #define _PSB_VSYNC_PIPEA_FLAG     (1<<7)
131 #define _MDFLD_MIPIA_FLAG         (1<<16)
132 #define _MDFLD_MIPIC_FLAG         (1<<17)
133 #define _PSB_IRQ_SGX_FLAG         (1<<18)
134 #define _PSB_IRQ_MSVDX_FLAG       (1<<19)
135 #define _LNC_IRQ_TOPAZ_FLAG       (1<<20)
136
137 #define _PSB_PIPE_EVENT_FLAG    (_PSB_VSYNC_PIPEA_FLAG | \
138                                  _PSB_VSYNC_PIPEB_FLAG)
139
140 /* This flag includes all the display IRQ bits excepts the vblank irqs. */
141 #define _MDFLD_DISP_ALL_IRQ_FLAG (_MDFLD_PIPEC_EVENT_FLAG | \
142                                   _MDFLD_PIPEB_EVENT_FLAG | \
143                                   _PSB_PIPEA_EVENT_FLAG | \
144                                   _PSB_VSYNC_PIPEA_FLAG | \
145                                   _MDFLD_MIPIA_FLAG | \
146                                   _MDFLD_MIPIC_FLAG)
147 #define PSB_INT_IDENTITY_R        0x20A4
148 #define PSB_INT_MASK_R            0x20A8
149 #define PSB_INT_ENABLE_R          0x20A0
150
151 #define _PSB_MMU_ER_MASK      0x0001FF00
152 #define _PSB_MMU_ER_HOST      (1 << 16)
153 #define GPIOA                   0x5010
154 #define GPIOB                   0x5014
155 #define GPIOC                   0x5018
156 #define GPIOD                   0x501c
157 #define GPIOE                   0x5020
158 #define GPIOF                   0x5024
159 #define GPIOG                   0x5028
160 #define GPIOH                   0x502c
161 #define GPIO_CLOCK_DIR_MASK             (1 << 0)
162 #define GPIO_CLOCK_DIR_IN               (0 << 1)
163 #define GPIO_CLOCK_DIR_OUT              (1 << 1)
164 #define GPIO_CLOCK_VAL_MASK             (1 << 2)
165 #define GPIO_CLOCK_VAL_OUT              (1 << 3)
166 #define GPIO_CLOCK_VAL_IN               (1 << 4)
167 #define GPIO_CLOCK_PULLUP_DISABLE       (1 << 5)
168 #define GPIO_DATA_DIR_MASK              (1 << 8)
169 #define GPIO_DATA_DIR_IN                (0 << 9)
170 #define GPIO_DATA_DIR_OUT               (1 << 9)
171 #define GPIO_DATA_VAL_MASK              (1 << 10)
172 #define GPIO_DATA_VAL_OUT               (1 << 11)
173 #define GPIO_DATA_VAL_IN                (1 << 12)
174 #define GPIO_DATA_PULLUP_DISABLE        (1 << 13)
175
176 #define VCLK_DIVISOR_VGA0   0x6000
177 #define VCLK_DIVISOR_VGA1   0x6004
178 #define VCLK_POST_DIV       0x6010
179
180 #define PSB_COMM_2D (PSB_ENGINE_2D << 4)
181 #define PSB_COMM_3D (PSB_ENGINE_3D << 4)
182 #define PSB_COMM_TA (PSB_ENGINE_TA << 4)
183 #define PSB_COMM_HP (PSB_ENGINE_HP << 4)
184 #define PSB_COMM_USER_IRQ (1024 >> 2)
185 #define PSB_COMM_USER_IRQ_LOST (PSB_COMM_USER_IRQ + 1)
186 #define PSB_COMM_FW (2048 >> 2)
187
188 #define PSB_UIRQ_VISTEST               1
189 #define PSB_UIRQ_OOM_REPLY             2
190 #define PSB_UIRQ_FIRE_TA_REPLY         3
191 #define PSB_UIRQ_FIRE_RASTER_REPLY     4
192
193 #define PSB_2D_SIZE (256*1024*1024)
194 #define PSB_MAX_RELOC_PAGES 1024
195
196 #define PSB_LOW_REG_OFFS 0x0204
197 #define PSB_HIGH_REG_OFFS 0x0600
198
199 #define PSB_NUM_VBLANKS 2
200
201
202 #define PSB_2D_SIZE (256*1024*1024)
203 #define PSB_MAX_RELOC_PAGES 1024
204
205 #define PSB_LOW_REG_OFFS 0x0204
206 #define PSB_HIGH_REG_OFFS 0x0600
207
208 #define PSB_NUM_VBLANKS 2
209 #define PSB_WATCHDOG_DELAY (DRM_HZ * 2)
210 #define PSB_LID_DELAY (DRM_HZ / 10)
211
212 #define MDFLD_PNW_B0 0x04
213 #define MDFLD_PNW_C0 0x08
214
215 #define MDFLD_DSR_2D_3D_0       (1 << 0)
216 #define MDFLD_DSR_2D_3D_2       (1 << 1)
217 #define MDFLD_DSR_CURSOR_0      (1 << 2)
218 #define MDFLD_DSR_CURSOR_2      (1 << 3)
219 #define MDFLD_DSR_OVERLAY_0     (1 << 4)
220 #define MDFLD_DSR_OVERLAY_2     (1 << 5)
221 #define MDFLD_DSR_MIPI_CONTROL  (1 << 6)
222 #define MDFLD_DSR_DAMAGE_MASK_0 ((1 << 0) | (1 << 2) | (1 << 4))
223 #define MDFLD_DSR_DAMAGE_MASK_2 ((1 << 1) | (1 << 3) | (1 << 5))
224 #define MDFLD_DSR_2D_3D         (MDFLD_DSR_2D_3D_0 | MDFLD_DSR_2D_3D_2)
225
226 #define MDFLD_DSR_RR            45
227 #define MDFLD_DPU_ENABLE        (1 << 31)
228 #define MDFLD_DSR_FULLSCREEN    (1 << 30)
229 #define MDFLD_DSR_DELAY         (DRM_HZ / MDFLD_DSR_RR)
230
231 #define PSB_PWR_STATE_ON                1
232 #define PSB_PWR_STATE_OFF               2
233
234 #define PSB_PMPOLICY_NOPM               0
235 #define PSB_PMPOLICY_CLOCKGATING        1
236 #define PSB_PMPOLICY_POWERDOWN          2
237
238 #define PSB_PMSTATE_POWERUP             0
239 #define PSB_PMSTATE_CLOCKGATED          1
240 #define PSB_PMSTATE_POWERDOWN           2
241 #define PSB_PCIx_MSI_ADDR_LOC           0x94
242 #define PSB_PCIx_MSI_DATA_LOC           0x98
243
244 /* Medfield crystal settings */
245 #define KSEL_CRYSTAL_19 1
246 #define KSEL_BYPASS_19 5
247 #define KSEL_BYPASS_25 6
248 #define KSEL_BYPASS_83_100 7
249
250 struct opregion_header;
251 struct opregion_acpi;
252 struct opregion_swsci;
253 struct opregion_asle;
254
255 struct psb_intel_opregion {
256         struct opregion_header *header;
257         struct opregion_acpi *acpi;
258         struct opregion_swsci *swsci;
259         struct opregion_asle *asle;
260         int enabled;
261 };
262
263 struct sdvo_device_mapping {
264         u8 initialized;
265         u8 dvo_port;
266         u8 slave_addr;
267         u8 dvo_wiring;
268         u8 i2c_pin;
269         u8 i2c_speed;
270         u8 ddc_pin;
271 };
272
273 struct intel_gmbus {
274         struct i2c_adapter adapter;
275         struct i2c_adapter *force_bit;
276         u32 reg0;
277 };
278
279 /*
280  *      Register save state. This is used to hold the context when the
281  *      device is powered off. In the case of Oaktrail this can (but does not
282  *      yet) include screen blank. Operations occuring during the save
283  *      update the register cache instead.
284  */
285 struct psb_state {
286         uint32_t saveDSPACNTR;
287         uint32_t saveDSPBCNTR;
288         uint32_t savePIPEACONF;
289         uint32_t savePIPEBCONF;
290         uint32_t savePIPEASRC;
291         uint32_t savePIPEBSRC;
292         uint32_t saveFPA0;
293         uint32_t saveFPA1;
294         uint32_t saveDPLL_A;
295         uint32_t saveDPLL_A_MD;
296         uint32_t saveHTOTAL_A;
297         uint32_t saveHBLANK_A;
298         uint32_t saveHSYNC_A;
299         uint32_t saveVTOTAL_A;
300         uint32_t saveVBLANK_A;
301         uint32_t saveVSYNC_A;
302         uint32_t saveDSPASTRIDE;
303         uint32_t saveDSPASIZE;
304         uint32_t saveDSPAPOS;
305         uint32_t saveDSPABASE;
306         uint32_t saveDSPASURF;
307         uint32_t saveDSPASTATUS;
308         uint32_t saveFPB0;
309         uint32_t saveFPB1;
310         uint32_t saveDPLL_B;
311         uint32_t saveDPLL_B_MD;
312         uint32_t saveHTOTAL_B;
313         uint32_t saveHBLANK_B;
314         uint32_t saveHSYNC_B;
315         uint32_t saveVTOTAL_B;
316         uint32_t saveVBLANK_B;
317         uint32_t saveVSYNC_B;
318         uint32_t saveDSPBSTRIDE;
319         uint32_t saveDSPBSIZE;
320         uint32_t saveDSPBPOS;
321         uint32_t saveDSPBBASE;
322         uint32_t saveDSPBSURF;
323         uint32_t saveDSPBSTATUS;
324         uint32_t saveVCLK_DIVISOR_VGA0;
325         uint32_t saveVCLK_DIVISOR_VGA1;
326         uint32_t saveVCLK_POST_DIV;
327         uint32_t saveVGACNTRL;
328         uint32_t saveADPA;
329         uint32_t saveLVDS;
330         uint32_t saveDVOA;
331         uint32_t saveDVOB;
332         uint32_t saveDVOC;
333         uint32_t savePP_ON;
334         uint32_t savePP_OFF;
335         uint32_t savePP_CONTROL;
336         uint32_t savePP_CYCLE;
337         uint32_t savePFIT_CONTROL;
338         uint32_t savePaletteA[256];
339         uint32_t savePaletteB[256];
340         uint32_t saveBLC_PWM_CTL2;
341         uint32_t saveBLC_PWM_CTL;
342         uint32_t saveCLOCKGATING;
343         uint32_t saveDSPARB;
344         uint32_t saveDSPATILEOFF;
345         uint32_t saveDSPBTILEOFF;
346         uint32_t saveDSPAADDR;
347         uint32_t saveDSPBADDR;
348         uint32_t savePFIT_AUTO_RATIOS;
349         uint32_t savePFIT_PGM_RATIOS;
350         uint32_t savePP_ON_DELAYS;
351         uint32_t savePP_OFF_DELAYS;
352         uint32_t savePP_DIVISOR;
353         uint32_t saveBSM;
354         uint32_t saveVBT;
355         uint32_t saveBCLRPAT_A;
356         uint32_t saveBCLRPAT_B;
357         uint32_t saveDSPALINOFF;
358         uint32_t saveDSPBLINOFF;
359         uint32_t savePERF_MODE;
360         uint32_t saveDSPFW1;
361         uint32_t saveDSPFW2;
362         uint32_t saveDSPFW3;
363         uint32_t saveDSPFW4;
364         uint32_t saveDSPFW5;
365         uint32_t saveDSPFW6;
366         uint32_t saveCHICKENBIT;
367         uint32_t saveDSPACURSOR_CTRL;
368         uint32_t saveDSPBCURSOR_CTRL;
369         uint32_t saveDSPACURSOR_BASE;
370         uint32_t saveDSPBCURSOR_BASE;
371         uint32_t saveDSPACURSOR_POS;
372         uint32_t saveDSPBCURSOR_POS;
373         uint32_t save_palette_a[256];
374         uint32_t save_palette_b[256];
375         uint32_t saveOV_OVADD;
376         uint32_t saveOV_OGAMC0;
377         uint32_t saveOV_OGAMC1;
378         uint32_t saveOV_OGAMC2;
379         uint32_t saveOV_OGAMC3;
380         uint32_t saveOV_OGAMC4;
381         uint32_t saveOV_OGAMC5;
382         uint32_t saveOVC_OVADD;
383         uint32_t saveOVC_OGAMC0;
384         uint32_t saveOVC_OGAMC1;
385         uint32_t saveOVC_OGAMC2;
386         uint32_t saveOVC_OGAMC3;
387         uint32_t saveOVC_OGAMC4;
388         uint32_t saveOVC_OGAMC5;
389
390         /* DPST register save */
391         uint32_t saveHISTOGRAM_INT_CONTROL_REG;
392         uint32_t saveHISTOGRAM_LOGIC_CONTROL_REG;
393         uint32_t savePWM_CONTROL_LOGIC;
394 };
395
396 struct psb_ops;
397
398 #define PSB_NUM_PIPE            3
399
400 struct drm_psb_private {
401         struct drm_device *dev;
402         const struct psb_ops *ops;
403
404         struct psb_gtt gtt;
405
406         /* GTT Memory manager */
407         struct psb_gtt_mm *gtt_mm;
408         struct page *scratch_page;
409         u32 *gtt_map;
410         uint32_t stolen_base;
411         void *vram_addr;
412         unsigned long vram_stolen_size;
413         int gtt_initialized;
414         u16 gmch_ctrl;          /* Saved GTT setup */
415         u32 pge_ctl;
416
417         struct mutex gtt_mutex;
418         struct resource *gtt_mem;       /* Our PCI resource */
419
420         struct psb_mmu_driver *mmu;
421         struct psb_mmu_pd *pf_pd;
422
423         /*
424          * Register base
425          */
426
427         uint8_t *sgx_reg;
428         uint8_t *vdc_reg;
429         uint32_t gatt_free_offset;
430
431         /*
432          * Fencing / irq.
433          */
434
435         uint32_t vdc_irq_mask;
436         uint32_t pipestat[PSB_NUM_PIPE];
437
438         spinlock_t irqmask_lock;
439
440         /*
441          * Power
442          */
443
444         bool suspended;
445         bool display_power;
446         int display_count;
447
448         /*
449          * Modesetting
450          */
451         struct psb_intel_mode_device mode_dev;
452
453         struct drm_crtc *plane_to_crtc_mapping[PSB_NUM_PIPE];
454         struct drm_crtc *pipe_to_crtc_mapping[PSB_NUM_PIPE];
455         uint32_t num_pipe;
456
457         /*
458          * OSPM info (Power management base) (can go ?)
459          */
460         uint32_t ospm_base;
461
462         /*
463          * Sizes info
464          */
465
466         u32 fuse_reg_value;
467         u32 video_device_fuse;
468
469         /* PCI revision ID for B0:D2:F0 */
470         uint8_t platform_rev_id;
471
472         /* gmbus */
473         struct intel_gmbus *gmbus;
474
475         /* Used by SDVO */
476         int crt_ddc_pin;
477         /* FIXME: The mappings should be parsed from bios but for now we can
478                   pretend there are no mappings available */
479         struct sdvo_device_mapping sdvo_mappings[2];
480         u32 hotplug_supported_mask;
481         struct drm_property *broadcast_rgb_property;
482         struct drm_property *force_audio_property;
483
484         /*
485          * LVDS info
486          */
487         int backlight_duty_cycle;       /* restore backlight to this value */
488         bool panel_wants_dither;
489         struct drm_display_mode *panel_fixed_mode;
490         struct drm_display_mode *lfp_lvds_vbt_mode;
491         struct drm_display_mode *sdvo_lvds_vbt_mode;
492
493         struct bdb_lvds_backlight *lvds_bl; /* LVDS backlight info from VBT */
494         struct psb_intel_i2c_chan *lvds_i2c_bus; /* FIXME: Remove this? */
495
496         /* Feature bits from the VBIOS */
497         unsigned int int_tv_support:1;
498         unsigned int lvds_dither:1;
499         unsigned int lvds_vbt:1;
500         unsigned int int_crt_support:1;
501         unsigned int lvds_use_ssc:1;
502         int lvds_ssc_freq;
503         bool is_lvds_on;
504         bool is_mipi_on;
505         u32 mipi_ctrl_display;
506
507         unsigned int core_freq;
508         uint32_t iLVDS_enable;
509
510         /* Runtime PM state */
511         int rpm_enabled;
512
513         /* MID specific */
514         struct oaktrail_vbt vbt_data;
515         struct oaktrail_gct_data gct_data;
516
517         /* Oaktrail HDMI state */
518         struct oaktrail_hdmi_dev *hdmi_priv;
519         
520         /*
521          * Register state
522          */
523         struct psb_state regs;
524         /* MSI reg save */
525         uint32_t msi_addr;
526         uint32_t msi_data;
527
528
529         /*
530          * LID-Switch
531          */
532         spinlock_t lid_lock;
533         struct timer_list lid_timer;
534         struct psb_intel_opregion opregion;
535         u32 *lid_state;
536         u32 lid_last_state;
537
538         /*
539          * Watchdog
540          */
541
542         uint32_t apm_reg;
543         uint16_t apm_base;
544
545         /*
546          * Used for modifying backlight from
547          * xrandr -- consider removing and using HAL instead
548          */
549         struct backlight_device *backlight_device;
550         struct drm_property *backlight_property;
551         uint32_t blc_adj1;
552         uint32_t blc_adj2;
553
554         void *fbdev;
555
556         /* 2D acceleration */
557         spinlock_t lock_2d;
558 };
559
560
561 /*
562  *      Operations for each board type
563  */
564  
565 struct psb_ops {
566         const char *name;
567         unsigned int accel_2d:1;
568         int pipes;              /* Number of output pipes */
569         int crtcs;              /* Number of CRTCs */
570         int sgx_offset;         /* Base offset of SGX device */
571
572         /* Sub functions */
573         struct drm_crtc_helper_funcs const *crtc_helper;
574         struct drm_crtc_funcs const *crtc_funcs;
575
576         /* Setup hooks */
577         int (*chip_setup)(struct drm_device *dev);
578         void (*chip_teardown)(struct drm_device *dev);
579
580         /* Display management hooks */
581         int (*output_init)(struct drm_device *dev);
582         /* Power management hooks */
583         void (*init_pm)(struct drm_device *dev);
584         int (*save_regs)(struct drm_device *dev);
585         int (*restore_regs)(struct drm_device *dev);
586         int (*power_up)(struct drm_device *dev);
587         int (*power_down)(struct drm_device *dev);
588
589         void (*lvds_bl_power)(struct drm_device *dev, bool on);
590 #ifdef CONFIG_BACKLIGHT_CLASS_DEVICE
591         /* Backlight */
592         int (*backlight_init)(struct drm_device *dev);
593 #endif
594         int i2c_bus;            /* I2C bus identifier for Moorestown */
595 };
596
597
598
599 struct psb_mmu_driver;
600
601 extern int drm_crtc_probe_output_modes(struct drm_device *dev, int, int);
602 extern int drm_pick_crtcs(struct drm_device *dev);
603
604 static inline struct drm_psb_private *psb_priv(struct drm_device *dev)
605 {
606         return (struct drm_psb_private *) dev->dev_private;
607 }
608
609 /*
610  * MMU stuff.
611  */
612
613 extern struct psb_mmu_driver *psb_mmu_driver_init(uint8_t __iomem * registers,
614                                         int trap_pagefaults,
615                                         int invalid_type,
616                                         struct drm_psb_private *dev_priv);
617 extern void psb_mmu_driver_takedown(struct psb_mmu_driver *driver);
618 extern struct psb_mmu_pd *psb_mmu_get_default_pd(struct psb_mmu_driver
619                                                  *driver);
620 extern void psb_mmu_mirror_gtt(struct psb_mmu_pd *pd, uint32_t mmu_offset,
621                                uint32_t gtt_start, uint32_t gtt_pages);
622 extern struct psb_mmu_pd *psb_mmu_alloc_pd(struct psb_mmu_driver *driver,
623                                            int trap_pagefaults,
624                                            int invalid_type);
625 extern void psb_mmu_free_pagedir(struct psb_mmu_pd *pd);
626 extern void psb_mmu_flush(struct psb_mmu_driver *driver, int rc_prot);
627 extern void psb_mmu_remove_pfn_sequence(struct psb_mmu_pd *pd,
628                                         unsigned long address,
629                                         uint32_t num_pages);
630 extern int psb_mmu_insert_pfn_sequence(struct psb_mmu_pd *pd,
631                                        uint32_t start_pfn,
632                                        unsigned long address,
633                                        uint32_t num_pages, int type);
634 extern int psb_mmu_virtual_to_pfn(struct psb_mmu_pd *pd, uint32_t virtual,
635                                   unsigned long *pfn);
636
637 /*
638  * Enable / disable MMU for different requestors.
639  */
640
641
642 extern void psb_mmu_set_pd_context(struct psb_mmu_pd *pd, int hw_context);
643 extern int psb_mmu_insert_pages(struct psb_mmu_pd *pd, struct page **pages,
644                                 unsigned long address, uint32_t num_pages,
645                                 uint32_t desired_tile_stride,
646                                 uint32_t hw_tile_stride, int type);
647 extern void psb_mmu_remove_pages(struct psb_mmu_pd *pd,
648                                  unsigned long address, uint32_t num_pages,
649                                  uint32_t desired_tile_stride,
650                                  uint32_t hw_tile_stride);
651 /*
652  *psb_irq.c
653  */
654
655 extern irqreturn_t psb_irq_handler(DRM_IRQ_ARGS);
656 extern int psb_irq_enable_dpst(struct drm_device *dev);
657 extern int psb_irq_disable_dpst(struct drm_device *dev);
658 extern void psb_irq_preinstall(struct drm_device *dev);
659 extern int psb_irq_postinstall(struct drm_device *dev);
660 extern void psb_irq_uninstall(struct drm_device *dev);
661 extern void psb_irq_turn_on_dpst(struct drm_device *dev);
662 extern void psb_irq_turn_off_dpst(struct drm_device *dev);
663
664 extern void psb_irq_uninstall_islands(struct drm_device *dev, int hw_islands);
665 extern int psb_vblank_wait2(struct drm_device *dev, unsigned int *sequence);
666 extern int psb_vblank_wait(struct drm_device *dev, unsigned int *sequence);
667 extern int psb_enable_vblank(struct drm_device *dev, int crtc);
668 extern void psb_disable_vblank(struct drm_device *dev, int crtc);
669 void
670 psb_enable_pipestat(struct drm_psb_private *dev_priv, int pipe, u32 mask);
671
672 void
673 psb_disable_pipestat(struct drm_psb_private *dev_priv, int pipe, u32 mask);
674
675 extern u32 psb_get_vblank_counter(struct drm_device *dev, int crtc);
676
677 /*
678  * intel_opregion.c
679  */
680 extern int gma_intel_opregion_init(struct drm_device *dev);
681 extern int gma_intel_opregion_exit(struct drm_device *dev);
682
683 /*
684  * framebuffer.c
685  */
686 extern int psbfb_probed(struct drm_device *dev);
687 extern int psbfb_remove(struct drm_device *dev,
688                         struct drm_framebuffer *fb);
689 /*
690  * accel_2d.c
691  */
692 extern void psbfb_copyarea(struct fb_info *info,
693                                         const struct fb_copyarea *region);
694 extern int psbfb_sync(struct fb_info *info);
695 extern void psb_spank(struct drm_psb_private *dev_priv);
696
697 /*
698  * psb_reset.c
699  */
700
701 extern void psb_lid_timer_init(struct drm_psb_private *dev_priv);
702 extern void psb_lid_timer_takedown(struct drm_psb_private *dev_priv);
703 extern void psb_print_pagefault(struct drm_psb_private *dev_priv);
704
705 /* modesetting */
706 extern void psb_modeset_init(struct drm_device *dev);
707 extern void psb_modeset_cleanup(struct drm_device *dev);
708 extern int psb_fbdev_init(struct drm_device *dev);
709
710 /* backlight.c */
711 int gma_backlight_init(struct drm_device *dev);
712 void gma_backlight_exit(struct drm_device *dev);
713
714 /* oaktrail_crtc.c */
715 extern const struct drm_crtc_helper_funcs oaktrail_helper_funcs;
716
717 /* oaktrail_lvds.c */
718 extern void oaktrail_lvds_init(struct drm_device *dev,
719                     struct psb_intel_mode_device *mode_dev);
720
721 /* psb_intel_display.c */
722 extern const struct drm_crtc_helper_funcs psb_intel_helper_funcs;
723 extern const struct drm_crtc_funcs psb_intel_crtc_funcs;
724
725 /* psb_intel_lvds.c */
726 extern const struct drm_connector_helper_funcs
727                                         psb_intel_lvds_connector_helper_funcs;
728 extern const struct drm_connector_funcs psb_intel_lvds_connector_funcs;
729
730 /* gem.c */
731 extern int psb_gem_init_object(struct drm_gem_object *obj);
732 extern void psb_gem_free_object(struct drm_gem_object *obj);
733 extern int psb_gem_get_aperture(struct drm_device *dev, void *data,
734                         struct drm_file *file);
735 extern int psb_gem_dumb_create(struct drm_file *file, struct drm_device *dev,
736                         struct drm_mode_create_dumb *args);
737 extern int psb_gem_dumb_destroy(struct drm_file *file, struct drm_device *dev,
738                         uint32_t handle);
739 extern int psb_gem_dumb_map_gtt(struct drm_file *file, struct drm_device *dev,
740                         uint32_t handle, uint64_t *offset);
741 extern int psb_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
742 extern int psb_gem_create_ioctl(struct drm_device *dev, void *data,
743                         struct drm_file *file);
744 extern int psb_gem_mmap_ioctl(struct drm_device *dev, void *data,
745                                         struct drm_file *file);
746
747 /* psb_device.c */
748 extern const struct psb_ops psb_chip_ops;
749
750 /* oaktrail_device.c */
751 extern const struct psb_ops oaktrail_chip_ops;
752
753 /* cdv_device.c */
754 extern const struct psb_ops cdv_chip_ops;
755
756 /*
757  * Debug print bits setting
758  */
759 #define PSB_D_GENERAL (1 << 0)
760 #define PSB_D_INIT    (1 << 1)
761 #define PSB_D_IRQ     (1 << 2)
762 #define PSB_D_ENTRY   (1 << 3)
763 /* debug the get H/V BP/FP count */
764 #define PSB_D_HV      (1 << 4)
765 #define PSB_D_DBI_BF  (1 << 5)
766 #define PSB_D_PM      (1 << 6)
767 #define PSB_D_RENDER  (1 << 7)
768 #define PSB_D_REG     (1 << 8)
769 #define PSB_D_MSVDX   (1 << 9)
770 #define PSB_D_TOPAZ   (1 << 10)
771
772 extern int drm_psb_no_fb;
773 extern int drm_idle_check_interval;
774
775 /*
776  *      Utilities
777  */
778
779 static inline u32 MRST_MSG_READ32(uint port, uint offset)
780 {
781         int mcr = (0xD0<<24) | (port << 16) | (offset << 8);
782         uint32_t ret_val = 0;
783         struct pci_dev *pci_root = pci_get_bus_and_slot(0, 0);
784         pci_write_config_dword(pci_root, 0xD0, mcr);
785         pci_read_config_dword(pci_root, 0xD4, &ret_val);
786         pci_dev_put(pci_root);
787         return ret_val;
788 }
789 static inline void MRST_MSG_WRITE32(uint port, uint offset, u32 value)
790 {
791         int mcr = (0xE0<<24) | (port << 16) | (offset << 8) | 0xF0;
792         struct pci_dev *pci_root = pci_get_bus_and_slot(0, 0);
793         pci_write_config_dword(pci_root, 0xD4, value);
794         pci_write_config_dword(pci_root, 0xD0, mcr);
795         pci_dev_put(pci_root);
796 }
797 static inline u32 MDFLD_MSG_READ32(uint port, uint offset)
798 {
799         int mcr = (0x10<<24) | (port << 16) | (offset << 8);
800         uint32_t ret_val = 0;
801         struct pci_dev *pci_root = pci_get_bus_and_slot(0, 0);
802         pci_write_config_dword(pci_root, 0xD0, mcr);
803         pci_read_config_dword(pci_root, 0xD4, &ret_val);
804         pci_dev_put(pci_root);
805         return ret_val;
806 }
807 static inline void MDFLD_MSG_WRITE32(uint port, uint offset, u32 value)
808 {
809         int mcr = (0x11<<24) | (port << 16) | (offset << 8) | 0xF0;
810         struct pci_dev *pci_root = pci_get_bus_and_slot(0, 0);
811         pci_write_config_dword(pci_root, 0xD4, value);
812         pci_write_config_dword(pci_root, 0xD0, mcr);
813         pci_dev_put(pci_root);
814 }
815
816 static inline uint32_t REGISTER_READ(struct drm_device *dev, uint32_t reg)
817 {
818         struct drm_psb_private *dev_priv = dev->dev_private;
819         return ioread32(dev_priv->vdc_reg + reg);
820 }
821
822 #define REG_READ(reg)          REGISTER_READ(dev, (reg))
823
824 static inline void REGISTER_WRITE(struct drm_device *dev, uint32_t reg,
825                                       uint32_t val)
826 {
827         struct drm_psb_private *dev_priv = dev->dev_private;
828         iowrite32((val), dev_priv->vdc_reg + (reg));
829 }
830
831 #define REG_WRITE(reg, val)     REGISTER_WRITE(dev, (reg), (val))
832
833 static inline void REGISTER_WRITE16(struct drm_device *dev,
834                                         uint32_t reg, uint32_t val)
835 {
836         struct drm_psb_private *dev_priv = dev->dev_private;
837         iowrite16((val), dev_priv->vdc_reg + (reg));
838 }
839
840 #define REG_WRITE16(reg, val)     REGISTER_WRITE16(dev, (reg), (val))
841
842 static inline void REGISTER_WRITE8(struct drm_device *dev,
843                                        uint32_t reg, uint32_t val)
844 {
845         struct drm_psb_private *dev_priv = dev->dev_private;
846         iowrite8((val), dev_priv->vdc_reg + (reg));
847 }
848
849 #define REG_WRITE8(reg, val)            REGISTER_WRITE8(dev, (reg), (val))
850
851 #define PSB_WVDC32(_val, _offs)         iowrite32(_val, dev_priv->vdc_reg + (_offs))
852 #define PSB_RVDC32(_offs)               ioread32(dev_priv->vdc_reg + (_offs))
853
854 /* #define TRAP_SGX_PM_FAULT 1 */
855 #ifdef TRAP_SGX_PM_FAULT
856 #define PSB_RSGX32(_offs)                                               \
857 ({                                                                      \
858         if (inl(dev_priv->apm_base + PSB_APM_STS) & 0x3) {              \
859                 printk(KERN_ERR                                         \
860                         "access sgx when it's off!! (READ) %s, %d\n",   \
861                __FILE__, __LINE__);                                     \
862                 melay(1000);                                            \
863         }                                                               \
864         ioread32(dev_priv->sgx_reg + (_offs));                          \
865 })
866 #else
867 #define PSB_RSGX32(_offs)               ioread32(dev_priv->sgx_reg + (_offs))
868 #endif
869 #define PSB_WSGX32(_val, _offs)         iowrite32(_val, dev_priv->sgx_reg + (_offs))
870
871 #define MSVDX_REG_DUMP 0
872
873 #define PSB_WMSVDX32(_val, _offs)       iowrite32(_val, dev_priv->msvdx_reg + (_offs))
874 #define PSB_RMSVDX32(_offs)             ioread32(dev_priv->msvdx_reg + (_offs))
875
876 #endif