i2c: tegra: Add delay before resetting the controller after NACK
[linux-2.6.git] / drivers / dma / mxs-dma.c
1 /*
2  * Copyright 2011 Freescale Semiconductor, Inc. All Rights Reserved.
3  *
4  * Refer to drivers/dma/imx-sdma.c
5  *
6  * This program is free software; you can redistribute it and/or modify
7  * it under the terms of the GNU General Public License version 2 as
8  * published by the Free Software Foundation.
9  */
10
11 #include <linux/init.h>
12 #include <linux/types.h>
13 #include <linux/mm.h>
14 #include <linux/interrupt.h>
15 #include <linux/clk.h>
16 #include <linux/wait.h>
17 #include <linux/sched.h>
18 #include <linux/semaphore.h>
19 #include <linux/device.h>
20 #include <linux/dma-mapping.h>
21 #include <linux/slab.h>
22 #include <linux/platform_device.h>
23 #include <linux/dmaengine.h>
24 #include <linux/delay.h>
25
26 #include <asm/irq.h>
27 #include <mach/mxs.h>
28 #include <mach/dma.h>
29 #include <mach/common.h>
30
31 #include "dmaengine.h"
32
33 /*
34  * NOTE: The term "PIO" throughout the mxs-dma implementation means
35  * PIO mode of mxs apbh-dma and apbx-dma.  With this working mode,
36  * dma can program the controller registers of peripheral devices.
37  */
38
39 #define MXS_DMA_APBH            0
40 #define MXS_DMA_APBX            1
41 #define dma_is_apbh()           (mxs_dma->dev_id == MXS_DMA_APBH)
42
43 #define APBH_VERSION_LATEST     3
44 #define apbh_is_old()           (mxs_dma->version < APBH_VERSION_LATEST)
45
46 #define HW_APBHX_CTRL0                          0x000
47 #define BM_APBH_CTRL0_APB_BURST8_EN             (1 << 29)
48 #define BM_APBH_CTRL0_APB_BURST_EN              (1 << 28)
49 #define BP_APBH_CTRL0_CLKGATE_CHANNEL           8
50 #define BP_APBH_CTRL0_RESET_CHANNEL             16
51 #define HW_APBHX_CTRL1                          0x010
52 #define HW_APBHX_CTRL2                          0x020
53 #define HW_APBHX_CHANNEL_CTRL                   0x030
54 #define BP_APBHX_CHANNEL_CTRL_RESET_CHANNEL     16
55 #define HW_APBH_VERSION                         (cpu_is_mx23() ? 0x3f0 : 0x800)
56 #define HW_APBX_VERSION                         0x800
57 #define BP_APBHX_VERSION_MAJOR                  24
58 #define HW_APBHX_CHn_NXTCMDAR(n) \
59         (((dma_is_apbh() && apbh_is_old()) ? 0x050 : 0x110) + (n) * 0x70)
60 #define HW_APBHX_CHn_SEMA(n) \
61         (((dma_is_apbh() && apbh_is_old()) ? 0x080 : 0x140) + (n) * 0x70)
62
63 /*
64  * ccw bits definitions
65  *
66  * COMMAND:             0..1    (2)
67  * CHAIN:               2       (1)
68  * IRQ:                 3       (1)
69  * NAND_LOCK:           4       (1) - not implemented
70  * NAND_WAIT4READY:     5       (1) - not implemented
71  * DEC_SEM:             6       (1)
72  * WAIT4END:            7       (1)
73  * HALT_ON_TERMINATE:   8       (1)
74  * TERMINATE_FLUSH:     9       (1)
75  * RESERVED:            10..11  (2)
76  * PIO_NUM:             12..15  (4)
77  */
78 #define BP_CCW_COMMAND          0
79 #define BM_CCW_COMMAND          (3 << 0)
80 #define CCW_CHAIN               (1 << 2)
81 #define CCW_IRQ                 (1 << 3)
82 #define CCW_DEC_SEM             (1 << 6)
83 #define CCW_WAIT4END            (1 << 7)
84 #define CCW_HALT_ON_TERM        (1 << 8)
85 #define CCW_TERM_FLUSH          (1 << 9)
86 #define BP_CCW_PIO_NUM          12
87 #define BM_CCW_PIO_NUM          (0xf << 12)
88
89 #define BF_CCW(value, field)    (((value) << BP_CCW_##field) & BM_CCW_##field)
90
91 #define MXS_DMA_CMD_NO_XFER     0
92 #define MXS_DMA_CMD_WRITE       1
93 #define MXS_DMA_CMD_READ        2
94 #define MXS_DMA_CMD_DMA_SENSE   3       /* not implemented */
95
96 struct mxs_dma_ccw {
97         u32             next;
98         u16             bits;
99         u16             xfer_bytes;
100 #define MAX_XFER_BYTES  0xff00
101         u32             bufaddr;
102 #define MXS_PIO_WORDS   16
103         u32             pio_words[MXS_PIO_WORDS];
104 };
105
106 #define NUM_CCW (int)(PAGE_SIZE / sizeof(struct mxs_dma_ccw))
107
108 struct mxs_dma_chan {
109         struct mxs_dma_engine           *mxs_dma;
110         struct dma_chan                 chan;
111         struct dma_async_tx_descriptor  desc;
112         struct tasklet_struct           tasklet;
113         int                             chan_irq;
114         struct mxs_dma_ccw              *ccw;
115         dma_addr_t                      ccw_phys;
116         int                             desc_count;
117         enum dma_status                 status;
118         unsigned int                    flags;
119 #define MXS_DMA_SG_LOOP                 (1 << 0)
120 };
121
122 #define MXS_DMA_CHANNELS                16
123 #define MXS_DMA_CHANNELS_MASK           0xffff
124
125 struct mxs_dma_engine {
126         int                             dev_id;
127         unsigned int                    version;
128         void __iomem                    *base;
129         struct clk                      *clk;
130         struct dma_device               dma_device;
131         struct device_dma_parameters    dma_parms;
132         struct mxs_dma_chan             mxs_chans[MXS_DMA_CHANNELS];
133 };
134
135 static void mxs_dma_reset_chan(struct mxs_dma_chan *mxs_chan)
136 {
137         struct mxs_dma_engine *mxs_dma = mxs_chan->mxs_dma;
138         int chan_id = mxs_chan->chan.chan_id;
139
140         if (dma_is_apbh() && apbh_is_old())
141                 writel(1 << (chan_id + BP_APBH_CTRL0_RESET_CHANNEL),
142                         mxs_dma->base + HW_APBHX_CTRL0 + MXS_SET_ADDR);
143         else
144                 writel(1 << (chan_id + BP_APBHX_CHANNEL_CTRL_RESET_CHANNEL),
145                         mxs_dma->base + HW_APBHX_CHANNEL_CTRL + MXS_SET_ADDR);
146 }
147
148 static void mxs_dma_enable_chan(struct mxs_dma_chan *mxs_chan)
149 {
150         struct mxs_dma_engine *mxs_dma = mxs_chan->mxs_dma;
151         int chan_id = mxs_chan->chan.chan_id;
152
153         /* set cmd_addr up */
154         writel(mxs_chan->ccw_phys,
155                 mxs_dma->base + HW_APBHX_CHn_NXTCMDAR(chan_id));
156
157         /* enable apbh channel clock */
158         if (dma_is_apbh()) {
159                 if (apbh_is_old())
160                         writel(1 << (chan_id + BP_APBH_CTRL0_CLKGATE_CHANNEL),
161                                 mxs_dma->base + HW_APBHX_CTRL0 + MXS_CLR_ADDR);
162                 else
163                         writel(1 << chan_id,
164                                 mxs_dma->base + HW_APBHX_CTRL0 + MXS_CLR_ADDR);
165         }
166
167         /* write 1 to SEMA to kick off the channel */
168         writel(1, mxs_dma->base + HW_APBHX_CHn_SEMA(chan_id));
169 }
170
171 static void mxs_dma_disable_chan(struct mxs_dma_chan *mxs_chan)
172 {
173         struct mxs_dma_engine *mxs_dma = mxs_chan->mxs_dma;
174         int chan_id = mxs_chan->chan.chan_id;
175
176         /* disable apbh channel clock */
177         if (dma_is_apbh()) {
178                 if (apbh_is_old())
179                         writel(1 << (chan_id + BP_APBH_CTRL0_CLKGATE_CHANNEL),
180                                 mxs_dma->base + HW_APBHX_CTRL0 + MXS_SET_ADDR);
181                 else
182                         writel(1 << chan_id,
183                                 mxs_dma->base + HW_APBHX_CTRL0 + MXS_SET_ADDR);
184         }
185
186         mxs_chan->status = DMA_SUCCESS;
187 }
188
189 static void mxs_dma_pause_chan(struct mxs_dma_chan *mxs_chan)
190 {
191         struct mxs_dma_engine *mxs_dma = mxs_chan->mxs_dma;
192         int chan_id = mxs_chan->chan.chan_id;
193
194         /* freeze the channel */
195         if (dma_is_apbh() && apbh_is_old())
196                 writel(1 << chan_id,
197                         mxs_dma->base + HW_APBHX_CTRL0 + MXS_SET_ADDR);
198         else
199                 writel(1 << chan_id,
200                         mxs_dma->base + HW_APBHX_CHANNEL_CTRL + MXS_SET_ADDR);
201
202         mxs_chan->status = DMA_PAUSED;
203 }
204
205 static void mxs_dma_resume_chan(struct mxs_dma_chan *mxs_chan)
206 {
207         struct mxs_dma_engine *mxs_dma = mxs_chan->mxs_dma;
208         int chan_id = mxs_chan->chan.chan_id;
209
210         /* unfreeze the channel */
211         if (dma_is_apbh() && apbh_is_old())
212                 writel(1 << chan_id,
213                         mxs_dma->base + HW_APBHX_CTRL0 + MXS_CLR_ADDR);
214         else
215                 writel(1 << chan_id,
216                         mxs_dma->base + HW_APBHX_CHANNEL_CTRL + MXS_CLR_ADDR);
217
218         mxs_chan->status = DMA_IN_PROGRESS;
219 }
220
221 static struct mxs_dma_chan *to_mxs_dma_chan(struct dma_chan *chan)
222 {
223         return container_of(chan, struct mxs_dma_chan, chan);
224 }
225
226 static dma_cookie_t mxs_dma_tx_submit(struct dma_async_tx_descriptor *tx)
227 {
228         struct mxs_dma_chan *mxs_chan = to_mxs_dma_chan(tx->chan);
229
230         mxs_dma_enable_chan(mxs_chan);
231
232         return dma_cookie_assign(tx);
233 }
234
235 static void mxs_dma_tasklet(unsigned long data)
236 {
237         struct mxs_dma_chan *mxs_chan = (struct mxs_dma_chan *) data;
238
239         if (mxs_chan->desc.callback)
240                 mxs_chan->desc.callback(mxs_chan->desc.callback_param);
241 }
242
243 static irqreturn_t mxs_dma_int_handler(int irq, void *dev_id)
244 {
245         struct mxs_dma_engine *mxs_dma = dev_id;
246         u32 stat1, stat2;
247
248         /* completion status */
249         stat1 = readl(mxs_dma->base + HW_APBHX_CTRL1);
250         stat1 &= MXS_DMA_CHANNELS_MASK;
251         writel(stat1, mxs_dma->base + HW_APBHX_CTRL1 + MXS_CLR_ADDR);
252
253         /* error status */
254         stat2 = readl(mxs_dma->base + HW_APBHX_CTRL2);
255         writel(stat2, mxs_dma->base + HW_APBHX_CTRL2 + MXS_CLR_ADDR);
256
257         /*
258          * When both completion and error of termination bits set at the
259          * same time, we do not take it as an error.  IOW, it only becomes
260          * an error we need to handler here in case of ether it's (1) an bus
261          * error or (2) a termination error with no completion.
262          */
263         stat2 = ((stat2 >> MXS_DMA_CHANNELS) & stat2) | /* (1) */
264                 (~(stat2 >> MXS_DMA_CHANNELS) & stat2 & ~stat1); /* (2) */
265
266         /* combine error and completion status for checking */
267         stat1 = (stat2 << MXS_DMA_CHANNELS) | stat1;
268         while (stat1) {
269                 int channel = fls(stat1) - 1;
270                 struct mxs_dma_chan *mxs_chan =
271                         &mxs_dma->mxs_chans[channel % MXS_DMA_CHANNELS];
272
273                 if (channel >= MXS_DMA_CHANNELS) {
274                         dev_dbg(mxs_dma->dma_device.dev,
275                                 "%s: error in channel %d\n", __func__,
276                                 channel - MXS_DMA_CHANNELS);
277                         mxs_chan->status = DMA_ERROR;
278                         mxs_dma_reset_chan(mxs_chan);
279                 } else {
280                         if (mxs_chan->flags & MXS_DMA_SG_LOOP)
281                                 mxs_chan->status = DMA_IN_PROGRESS;
282                         else
283                                 mxs_chan->status = DMA_SUCCESS;
284                 }
285
286                 stat1 &= ~(1 << channel);
287
288                 if (mxs_chan->status == DMA_SUCCESS)
289                         dma_cookie_complete(&mxs_chan->desc);
290
291                 /* schedule tasklet on this channel */
292                 tasklet_schedule(&mxs_chan->tasklet);
293         }
294
295         return IRQ_HANDLED;
296 }
297
298 static int mxs_dma_alloc_chan_resources(struct dma_chan *chan)
299 {
300         struct mxs_dma_chan *mxs_chan = to_mxs_dma_chan(chan);
301         struct mxs_dma_data *data = chan->private;
302         struct mxs_dma_engine *mxs_dma = mxs_chan->mxs_dma;
303         int ret;
304
305         if (!data)
306                 return -EINVAL;
307
308         mxs_chan->chan_irq = data->chan_irq;
309
310         mxs_chan->ccw = dma_alloc_coherent(mxs_dma->dma_device.dev, PAGE_SIZE,
311                                 &mxs_chan->ccw_phys, GFP_KERNEL);
312         if (!mxs_chan->ccw) {
313                 ret = -ENOMEM;
314                 goto err_alloc;
315         }
316
317         memset(mxs_chan->ccw, 0, PAGE_SIZE);
318
319         if (mxs_chan->chan_irq != NO_IRQ) {
320                 ret = request_irq(mxs_chan->chan_irq, mxs_dma_int_handler,
321                                         0, "mxs-dma", mxs_dma);
322                 if (ret)
323                         goto err_irq;
324         }
325
326         ret = clk_enable(mxs_dma->clk);
327         if (ret)
328                 goto err_clk;
329
330         mxs_dma_reset_chan(mxs_chan);
331
332         dma_async_tx_descriptor_init(&mxs_chan->desc, chan);
333         mxs_chan->desc.tx_submit = mxs_dma_tx_submit;
334
335         /* the descriptor is ready */
336         async_tx_ack(&mxs_chan->desc);
337
338         return 0;
339
340 err_clk:
341         free_irq(mxs_chan->chan_irq, mxs_dma);
342 err_irq:
343         dma_free_coherent(mxs_dma->dma_device.dev, PAGE_SIZE,
344                         mxs_chan->ccw, mxs_chan->ccw_phys);
345 err_alloc:
346         return ret;
347 }
348
349 static void mxs_dma_free_chan_resources(struct dma_chan *chan)
350 {
351         struct mxs_dma_chan *mxs_chan = to_mxs_dma_chan(chan);
352         struct mxs_dma_engine *mxs_dma = mxs_chan->mxs_dma;
353
354         mxs_dma_disable_chan(mxs_chan);
355
356         free_irq(mxs_chan->chan_irq, mxs_dma);
357
358         dma_free_coherent(mxs_dma->dma_device.dev, PAGE_SIZE,
359                         mxs_chan->ccw, mxs_chan->ccw_phys);
360
361         clk_disable(mxs_dma->clk);
362 }
363
364 static struct dma_async_tx_descriptor *mxs_dma_prep_slave_sg(
365                 struct dma_chan *chan, struct scatterlist *sgl,
366                 unsigned int sg_len, enum dma_transfer_direction direction,
367                 unsigned long append, void *context)
368 {
369         struct mxs_dma_chan *mxs_chan = to_mxs_dma_chan(chan);
370         struct mxs_dma_engine *mxs_dma = mxs_chan->mxs_dma;
371         struct mxs_dma_ccw *ccw;
372         struct scatterlist *sg;
373         int i, j;
374         u32 *pio;
375         static int idx;
376
377         if (mxs_chan->status == DMA_IN_PROGRESS && !append)
378                 return NULL;
379
380         if (sg_len + (append ? idx : 0) > NUM_CCW) {
381                 dev_err(mxs_dma->dma_device.dev,
382                                 "maximum number of sg exceeded: %d > %d\n",
383                                 sg_len, NUM_CCW);
384                 goto err_out;
385         }
386
387         mxs_chan->status = DMA_IN_PROGRESS;
388         mxs_chan->flags = 0;
389
390         /*
391          * If the sg is prepared with append flag set, the sg
392          * will be appended to the last prepared sg.
393          */
394         if (append) {
395                 BUG_ON(idx < 1);
396                 ccw = &mxs_chan->ccw[idx - 1];
397                 ccw->next = mxs_chan->ccw_phys + sizeof(*ccw) * idx;
398                 ccw->bits |= CCW_CHAIN;
399                 ccw->bits &= ~CCW_IRQ;
400                 ccw->bits &= ~CCW_DEC_SEM;
401                 ccw->bits &= ~CCW_WAIT4END;
402         } else {
403                 idx = 0;
404         }
405
406         if (direction == DMA_NONE) {
407                 ccw = &mxs_chan->ccw[idx++];
408                 pio = (u32 *) sgl;
409
410                 for (j = 0; j < sg_len;)
411                         ccw->pio_words[j++] = *pio++;
412
413                 ccw->bits = 0;
414                 ccw->bits |= CCW_IRQ;
415                 ccw->bits |= CCW_DEC_SEM;
416                 ccw->bits |= CCW_WAIT4END;
417                 ccw->bits |= CCW_HALT_ON_TERM;
418                 ccw->bits |= CCW_TERM_FLUSH;
419                 ccw->bits |= BF_CCW(sg_len, PIO_NUM);
420                 ccw->bits |= BF_CCW(MXS_DMA_CMD_NO_XFER, COMMAND);
421         } else {
422                 for_each_sg(sgl, sg, sg_len, i) {
423                         if (sg->length > MAX_XFER_BYTES) {
424                                 dev_err(mxs_dma->dma_device.dev, "maximum bytes for sg entry exceeded: %d > %d\n",
425                                                 sg->length, MAX_XFER_BYTES);
426                                 goto err_out;
427                         }
428
429                         ccw = &mxs_chan->ccw[idx++];
430
431                         ccw->next = mxs_chan->ccw_phys + sizeof(*ccw) * idx;
432                         ccw->bufaddr = sg->dma_address;
433                         ccw->xfer_bytes = sg->length;
434
435                         ccw->bits = 0;
436                         ccw->bits |= CCW_CHAIN;
437                         ccw->bits |= CCW_HALT_ON_TERM;
438                         ccw->bits |= CCW_TERM_FLUSH;
439                         ccw->bits |= BF_CCW(direction == DMA_FROM_DEVICE ?
440                                         MXS_DMA_CMD_WRITE : MXS_DMA_CMD_READ,
441                                         COMMAND);
442
443                         if (i + 1 == sg_len) {
444                                 ccw->bits &= ~CCW_CHAIN;
445                                 ccw->bits |= CCW_IRQ;
446                                 ccw->bits |= CCW_DEC_SEM;
447                                 ccw->bits |= CCW_WAIT4END;
448                         }
449                 }
450         }
451
452         return &mxs_chan->desc;
453
454 err_out:
455         mxs_chan->status = DMA_ERROR;
456         return NULL;
457 }
458
459 static struct dma_async_tx_descriptor *mxs_dma_prep_dma_cyclic(
460                 struct dma_chan *chan, dma_addr_t dma_addr, size_t buf_len,
461                 size_t period_len, enum dma_transfer_direction direction,
462                 void *context)
463 {
464         struct mxs_dma_chan *mxs_chan = to_mxs_dma_chan(chan);
465         struct mxs_dma_engine *mxs_dma = mxs_chan->mxs_dma;
466         int num_periods = buf_len / period_len;
467         int i = 0, buf = 0;
468
469         if (mxs_chan->status == DMA_IN_PROGRESS)
470                 return NULL;
471
472         mxs_chan->status = DMA_IN_PROGRESS;
473         mxs_chan->flags |= MXS_DMA_SG_LOOP;
474
475         if (num_periods > NUM_CCW) {
476                 dev_err(mxs_dma->dma_device.dev,
477                                 "maximum number of sg exceeded: %d > %d\n",
478                                 num_periods, NUM_CCW);
479                 goto err_out;
480         }
481
482         if (period_len > MAX_XFER_BYTES) {
483                 dev_err(mxs_dma->dma_device.dev,
484                                 "maximum period size exceeded: %d > %d\n",
485                                 period_len, MAX_XFER_BYTES);
486                 goto err_out;
487         }
488
489         while (buf < buf_len) {
490                 struct mxs_dma_ccw *ccw = &mxs_chan->ccw[i];
491
492                 if (i + 1 == num_periods)
493                         ccw->next = mxs_chan->ccw_phys;
494                 else
495                         ccw->next = mxs_chan->ccw_phys + sizeof(*ccw) * (i + 1);
496
497                 ccw->bufaddr = dma_addr;
498                 ccw->xfer_bytes = period_len;
499
500                 ccw->bits = 0;
501                 ccw->bits |= CCW_CHAIN;
502                 ccw->bits |= CCW_IRQ;
503                 ccw->bits |= CCW_HALT_ON_TERM;
504                 ccw->bits |= CCW_TERM_FLUSH;
505                 ccw->bits |= BF_CCW(direction == DMA_FROM_DEVICE ?
506                                 MXS_DMA_CMD_WRITE : MXS_DMA_CMD_READ, COMMAND);
507
508                 dma_addr += period_len;
509                 buf += period_len;
510
511                 i++;
512         }
513
514         return &mxs_chan->desc;
515
516 err_out:
517         mxs_chan->status = DMA_ERROR;
518         return NULL;
519 }
520
521 static int mxs_dma_control(struct dma_chan *chan, enum dma_ctrl_cmd cmd,
522                 unsigned long arg)
523 {
524         struct mxs_dma_chan *mxs_chan = to_mxs_dma_chan(chan);
525         int ret = 0;
526
527         switch (cmd) {
528         case DMA_TERMINATE_ALL:
529                 mxs_dma_disable_chan(mxs_chan);
530                 mxs_dma_reset_chan(mxs_chan);
531                 break;
532         case DMA_PAUSE:
533                 mxs_dma_pause_chan(mxs_chan);
534                 break;
535         case DMA_RESUME:
536                 mxs_dma_resume_chan(mxs_chan);
537                 break;
538         default:
539                 ret = -ENOSYS;
540         }
541
542         return ret;
543 }
544
545 static enum dma_status mxs_dma_tx_status(struct dma_chan *chan,
546                         dma_cookie_t cookie, struct dma_tx_state *txstate)
547 {
548         struct mxs_dma_chan *mxs_chan = to_mxs_dma_chan(chan);
549         dma_cookie_t last_used;
550
551         last_used = chan->cookie;
552         dma_set_tx_state(txstate, chan->completed_cookie, last_used, 0);
553
554         return mxs_chan->status;
555 }
556
557 static void mxs_dma_issue_pending(struct dma_chan *chan)
558 {
559         /*
560          * Nothing to do. We only have a single descriptor.
561          */
562 }
563
564 static int __init mxs_dma_init(struct mxs_dma_engine *mxs_dma)
565 {
566         int ret;
567
568         ret = clk_enable(mxs_dma->clk);
569         if (ret)
570                 goto err_out;
571
572         ret = mxs_reset_block(mxs_dma->base);
573         if (ret)
574                 goto err_out;
575
576         /* only major version matters */
577         mxs_dma->version = readl(mxs_dma->base +
578                                 ((mxs_dma->dev_id == MXS_DMA_APBX) ?
579                                 HW_APBX_VERSION : HW_APBH_VERSION)) >>
580                                 BP_APBHX_VERSION_MAJOR;
581
582         /* enable apbh burst */
583         if (dma_is_apbh()) {
584                 writel(BM_APBH_CTRL0_APB_BURST_EN,
585                         mxs_dma->base + HW_APBHX_CTRL0 + MXS_SET_ADDR);
586                 writel(BM_APBH_CTRL0_APB_BURST8_EN,
587                         mxs_dma->base + HW_APBHX_CTRL0 + MXS_SET_ADDR);
588         }
589
590         /* enable irq for all the channels */
591         writel(MXS_DMA_CHANNELS_MASK << MXS_DMA_CHANNELS,
592                 mxs_dma->base + HW_APBHX_CTRL1 + MXS_SET_ADDR);
593
594         clk_disable(mxs_dma->clk);
595
596         return 0;
597
598 err_out:
599         return ret;
600 }
601
602 static int __init mxs_dma_probe(struct platform_device *pdev)
603 {
604         const struct platform_device_id *id_entry =
605                                 platform_get_device_id(pdev);
606         struct mxs_dma_engine *mxs_dma;
607         struct resource *iores;
608         int ret, i;
609
610         mxs_dma = kzalloc(sizeof(*mxs_dma), GFP_KERNEL);
611         if (!mxs_dma)
612                 return -ENOMEM;
613
614         mxs_dma->dev_id = id_entry->driver_data;
615
616         iores = platform_get_resource(pdev, IORESOURCE_MEM, 0);
617
618         if (!request_mem_region(iores->start, resource_size(iores),
619                                 pdev->name)) {
620                 ret = -EBUSY;
621                 goto err_request_region;
622         }
623
624         mxs_dma->base = ioremap(iores->start, resource_size(iores));
625         if (!mxs_dma->base) {
626                 ret = -ENOMEM;
627                 goto err_ioremap;
628         }
629
630         mxs_dma->clk = clk_get(&pdev->dev, NULL);
631         if (IS_ERR(mxs_dma->clk)) {
632                 ret = PTR_ERR(mxs_dma->clk);
633                 goto err_clk;
634         }
635
636         dma_cap_set(DMA_SLAVE, mxs_dma->dma_device.cap_mask);
637         dma_cap_set(DMA_CYCLIC, mxs_dma->dma_device.cap_mask);
638
639         INIT_LIST_HEAD(&mxs_dma->dma_device.channels);
640
641         /* Initialize channel parameters */
642         for (i = 0; i < MXS_DMA_CHANNELS; i++) {
643                 struct mxs_dma_chan *mxs_chan = &mxs_dma->mxs_chans[i];
644
645                 mxs_chan->mxs_dma = mxs_dma;
646                 mxs_chan->chan.device = &mxs_dma->dma_device;
647
648                 tasklet_init(&mxs_chan->tasklet, mxs_dma_tasklet,
649                              (unsigned long) mxs_chan);
650
651
652                 /* Add the channel to mxs_chan list */
653                 list_add_tail(&mxs_chan->chan.device_node,
654                         &mxs_dma->dma_device.channels);
655         }
656
657         ret = mxs_dma_init(mxs_dma);
658         if (ret)
659                 goto err_init;
660
661         mxs_dma->dma_device.dev = &pdev->dev;
662
663         /* mxs_dma gets 65535 bytes maximum sg size */
664         mxs_dma->dma_device.dev->dma_parms = &mxs_dma->dma_parms;
665         dma_set_max_seg_size(mxs_dma->dma_device.dev, MAX_XFER_BYTES);
666
667         mxs_dma->dma_device.device_alloc_chan_resources = mxs_dma_alloc_chan_resources;
668         mxs_dma->dma_device.device_free_chan_resources = mxs_dma_free_chan_resources;
669         mxs_dma->dma_device.device_tx_status = mxs_dma_tx_status;
670         mxs_dma->dma_device.device_prep_slave_sg = mxs_dma_prep_slave_sg;
671         mxs_dma->dma_device.device_prep_dma_cyclic = mxs_dma_prep_dma_cyclic;
672         mxs_dma->dma_device.device_control = mxs_dma_control;
673         mxs_dma->dma_device.device_issue_pending = mxs_dma_issue_pending;
674
675         ret = dma_async_device_register(&mxs_dma->dma_device);
676         if (ret) {
677                 dev_err(mxs_dma->dma_device.dev, "unable to register\n");
678                 goto err_init;
679         }
680
681         dev_info(mxs_dma->dma_device.dev, "initialized\n");
682
683         return 0;
684
685 err_init:
686         clk_put(mxs_dma->clk);
687 err_clk:
688         iounmap(mxs_dma->base);
689 err_ioremap:
690         release_mem_region(iores->start, resource_size(iores));
691 err_request_region:
692         kfree(mxs_dma);
693         return ret;
694 }
695
696 static struct platform_device_id mxs_dma_type[] = {
697         {
698                 .name = "mxs-dma-apbh",
699                 .driver_data = MXS_DMA_APBH,
700         }, {
701                 .name = "mxs-dma-apbx",
702                 .driver_data = MXS_DMA_APBX,
703         }, {
704                 /* end of list */
705         }
706 };
707
708 static struct platform_driver mxs_dma_driver = {
709         .driver         = {
710                 .name   = "mxs-dma",
711         },
712         .id_table       = mxs_dma_type,
713 };
714
715 static int __init mxs_dma_module_init(void)
716 {
717         return platform_driver_probe(&mxs_dma_driver, mxs_dma_probe);
718 }
719 subsys_initcall(mxs_dma_module_init);