i2c: tegra: remove support for I2C_M_REV_DIR_ADDR
[linux-2.6.git] / drivers / dma / intel_mid_dma.c
1 /*
2  *  intel_mid_dma.c - Intel Langwell DMA Drivers
3  *
4  *  Copyright (C) 2008-10 Intel Corp
5  *  Author: Vinod Koul <vinod.koul@intel.com>
6  *  The driver design is based on dw_dmac driver
7  *  ~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~
8  *
9  *  This program is free software; you can redistribute it and/or modify
10  *  it under the terms of the GNU General Public License as published by
11  *  the Free Software Foundation; version 2 of the License.
12  *
13  *  This program is distributed in the hope that it will be useful, but
14  *  WITHOUT ANY WARRANTY; without even the implied warranty of
15  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
16  *  General Public License for more details.
17  *
18  *  You should have received a copy of the GNU General Public License along
19  *  with this program; if not, write to the Free Software Foundation, Inc.,
20  *  59 Temple Place, Suite 330, Boston, MA 02111-1307 USA.
21  *
22  * ~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~
23  *
24  *
25  */
26 #include <linux/pci.h>
27 #include <linux/interrupt.h>
28 #include <linux/pm_runtime.h>
29 #include <linux/intel_mid_dma.h>
30
31 #include "dmaengine.h"
32
33 #define MAX_CHAN        4 /*max ch across controllers*/
34 #include "intel_mid_dma_regs.h"
35
36 #define INTEL_MID_DMAC1_ID              0x0814
37 #define INTEL_MID_DMAC2_ID              0x0813
38 #define INTEL_MID_GP_DMAC2_ID           0x0827
39 #define INTEL_MFLD_DMAC1_ID             0x0830
40 #define LNW_PERIPHRAL_MASK_BASE         0xFFAE8008
41 #define LNW_PERIPHRAL_MASK_SIZE         0x10
42 #define LNW_PERIPHRAL_STATUS            0x0
43 #define LNW_PERIPHRAL_MASK              0x8
44
45 struct intel_mid_dma_probe_info {
46         u8 max_chan;
47         u8 ch_base;
48         u16 block_size;
49         u32 pimr_mask;
50 };
51
52 #define INFO(_max_chan, _ch_base, _block_size, _pimr_mask) \
53         ((kernel_ulong_t)&(struct intel_mid_dma_probe_info) {   \
54                 .max_chan = (_max_chan),                        \
55                 .ch_base = (_ch_base),                          \
56                 .block_size = (_block_size),                    \
57                 .pimr_mask = (_pimr_mask),                      \
58         })
59
60 /*****************************************************************************
61 Utility Functions*/
62 /**
63  * get_ch_index -       convert status to channel
64  * @status: status mask
65  * @base: dma ch base value
66  *
67  * Modify the status mask and return the channel index needing
68  * attention (or -1 if neither)
69  */
70 static int get_ch_index(int *status, unsigned int base)
71 {
72         int i;
73         for (i = 0; i < MAX_CHAN; i++) {
74                 if (*status & (1 << (i + base))) {
75                         *status = *status & ~(1 << (i + base));
76                         pr_debug("MDMA: index %d New status %x\n", i, *status);
77                         return i;
78                 }
79         }
80         return -1;
81 }
82
83 /**
84  * get_block_ts -       calculates dma transaction length
85  * @len: dma transfer length
86  * @tx_width: dma transfer src width
87  * @block_size: dma controller max block size
88  *
89  * Based on src width calculate the DMA trsaction length in data items
90  * return data items or FFFF if exceeds max length for block
91  */
92 static int get_block_ts(int len, int tx_width, int block_size)
93 {
94         int byte_width = 0, block_ts = 0;
95
96         switch (tx_width) {
97         case DMA_SLAVE_BUSWIDTH_1_BYTE:
98                 byte_width = 1;
99                 break;
100         case DMA_SLAVE_BUSWIDTH_2_BYTES:
101                 byte_width = 2;
102                 break;
103         case DMA_SLAVE_BUSWIDTH_4_BYTES:
104         default:
105                 byte_width = 4;
106                 break;
107         }
108
109         block_ts = len/byte_width;
110         if (block_ts > block_size)
111                 block_ts = 0xFFFF;
112         return block_ts;
113 }
114
115 /*****************************************************************************
116 DMAC1 interrupt Functions*/
117
118 /**
119  * dmac1_mask_periphral_intr -  mask the periphral interrupt
120  * @midc: dma channel for which masking is required
121  *
122  * Masks the DMA periphral interrupt
123  * this is valid for DMAC1 family controllers only
124  * This controller should have periphral mask registers already mapped
125  */
126 static void dmac1_mask_periphral_intr(struct intel_mid_dma_chan *midc)
127 {
128         u32 pimr;
129         struct middma_device *mid = to_middma_device(midc->chan.device);
130
131         if (mid->pimr_mask) {
132                 pimr = readl(mid->mask_reg + LNW_PERIPHRAL_MASK);
133                 pimr |= mid->pimr_mask;
134                 writel(pimr, mid->mask_reg + LNW_PERIPHRAL_MASK);
135         }
136         return;
137 }
138
139 /**
140  * dmac1_unmask_periphral_intr -        unmask the periphral interrupt
141  * @midc: dma channel for which masking is required
142  *
143  * UnMasks the DMA periphral interrupt,
144  * this is valid for DMAC1 family controllers only
145  * This controller should have periphral mask registers already mapped
146  */
147 static void dmac1_unmask_periphral_intr(struct intel_mid_dma_chan *midc)
148 {
149         u32 pimr;
150         struct middma_device *mid = to_middma_device(midc->chan.device);
151
152         if (mid->pimr_mask) {
153                 pimr = readl(mid->mask_reg + LNW_PERIPHRAL_MASK);
154                 pimr &= ~mid->pimr_mask;
155                 writel(pimr, mid->mask_reg + LNW_PERIPHRAL_MASK);
156         }
157         return;
158 }
159
160 /**
161  * enable_dma_interrupt -       enable the periphral interrupt
162  * @midc: dma channel for which enable interrupt is required
163  *
164  * Enable the DMA periphral interrupt,
165  * this is valid for DMAC1 family controllers only
166  * This controller should have periphral mask registers already mapped
167  */
168 static void enable_dma_interrupt(struct intel_mid_dma_chan *midc)
169 {
170         dmac1_unmask_periphral_intr(midc);
171
172         /*en ch interrupts*/
173         iowrite32(UNMASK_INTR_REG(midc->ch_id), midc->dma_base + MASK_TFR);
174         iowrite32(UNMASK_INTR_REG(midc->ch_id), midc->dma_base + MASK_ERR);
175         return;
176 }
177
178 /**
179  * disable_dma_interrupt -      disable the periphral interrupt
180  * @midc: dma channel for which disable interrupt is required
181  *
182  * Disable the DMA periphral interrupt,
183  * this is valid for DMAC1 family controllers only
184  * This controller should have periphral mask registers already mapped
185  */
186 static void disable_dma_interrupt(struct intel_mid_dma_chan *midc)
187 {
188         /*Check LPE PISR, make sure fwd is disabled*/
189         dmac1_mask_periphral_intr(midc);
190         iowrite32(MASK_INTR_REG(midc->ch_id), midc->dma_base + MASK_BLOCK);
191         iowrite32(MASK_INTR_REG(midc->ch_id), midc->dma_base + MASK_TFR);
192         iowrite32(MASK_INTR_REG(midc->ch_id), midc->dma_base + MASK_ERR);
193         return;
194 }
195
196 /*****************************************************************************
197 DMA channel helper Functions*/
198 /**
199  * mid_desc_get         -       get a descriptor
200  * @midc: dma channel for which descriptor is required
201  *
202  * Obtain a descriptor for the channel. Returns NULL if none are free.
203  * Once the descriptor is returned it is private until put on another
204  * list or freed
205  */
206 static struct intel_mid_dma_desc *midc_desc_get(struct intel_mid_dma_chan *midc)
207 {
208         struct intel_mid_dma_desc *desc, *_desc;
209         struct intel_mid_dma_desc *ret = NULL;
210
211         spin_lock_bh(&midc->lock);
212         list_for_each_entry_safe(desc, _desc, &midc->free_list, desc_node) {
213                 if (async_tx_test_ack(&desc->txd)) {
214                         list_del(&desc->desc_node);
215                         ret = desc;
216                         break;
217                 }
218         }
219         spin_unlock_bh(&midc->lock);
220         return ret;
221 }
222
223 /**
224  * mid_desc_put         -       put a descriptor
225  * @midc: dma channel for which descriptor is required
226  * @desc: descriptor to put
227  *
228  * Return a descriptor from lwn_desc_get back to the free pool
229  */
230 static void midc_desc_put(struct intel_mid_dma_chan *midc,
231                         struct intel_mid_dma_desc *desc)
232 {
233         if (desc) {
234                 spin_lock_bh(&midc->lock);
235                 list_add_tail(&desc->desc_node, &midc->free_list);
236                 spin_unlock_bh(&midc->lock);
237         }
238 }
239 /**
240  * midc_dostart         -               begin a DMA transaction
241  * @midc: channel for which txn is to be started
242  * @first: first descriptor of series
243  *
244  * Load a transaction into the engine. This must be called with midc->lock
245  * held and bh disabled.
246  */
247 static void midc_dostart(struct intel_mid_dma_chan *midc,
248                         struct intel_mid_dma_desc *first)
249 {
250         struct middma_device *mid = to_middma_device(midc->chan.device);
251
252         /*  channel is idle */
253         if (midc->busy && test_ch_en(midc->dma_base, midc->ch_id)) {
254                 /*error*/
255                 pr_err("ERR_MDMA: channel is busy in start\n");
256                 /* The tasklet will hopefully advance the queue... */
257                 return;
258         }
259         midc->busy = true;
260         /*write registers and en*/
261         iowrite32(first->sar, midc->ch_regs + SAR);
262         iowrite32(first->dar, midc->ch_regs + DAR);
263         iowrite32(first->lli_phys, midc->ch_regs + LLP);
264         iowrite32(first->cfg_hi, midc->ch_regs + CFG_HIGH);
265         iowrite32(first->cfg_lo, midc->ch_regs + CFG_LOW);
266         iowrite32(first->ctl_lo, midc->ch_regs + CTL_LOW);
267         iowrite32(first->ctl_hi, midc->ch_regs + CTL_HIGH);
268         pr_debug("MDMA:TX SAR %x,DAR %x,CFGL %x,CFGH %x,CTLH %x, CTLL %x\n",
269                 (int)first->sar, (int)first->dar, first->cfg_hi,
270                 first->cfg_lo, first->ctl_hi, first->ctl_lo);
271         first->status = DMA_IN_PROGRESS;
272
273         iowrite32(ENABLE_CHANNEL(midc->ch_id), mid->dma_base + DMA_CHAN_EN);
274 }
275
276 /**
277  * midc_descriptor_complete     -       process completed descriptor
278  * @midc: channel owning the descriptor
279  * @desc: the descriptor itself
280  *
281  * Process a completed descriptor and perform any callbacks upon
282  * the completion. The completion handling drops the lock during the
283  * callbacks but must be called with the lock held.
284  */
285 static void midc_descriptor_complete(struct intel_mid_dma_chan *midc,
286                struct intel_mid_dma_desc *desc)
287 {
288         struct dma_async_tx_descriptor  *txd = &desc->txd;
289         dma_async_tx_callback callback_txd = NULL;
290         struct intel_mid_dma_lli        *llitem;
291         void *param_txd = NULL;
292
293         dma_cookie_complete(txd);
294         callback_txd = txd->callback;
295         param_txd = txd->callback_param;
296
297         if (desc->lli != NULL) {
298                 /*clear the DONE bit of completed LLI in memory*/
299                 llitem = desc->lli + desc->current_lli;
300                 llitem->ctl_hi &= CLEAR_DONE;
301                 if (desc->current_lli < desc->lli_length-1)
302                         (desc->current_lli)++;
303                 else
304                         desc->current_lli = 0;
305         }
306         spin_unlock_bh(&midc->lock);
307         if (callback_txd) {
308                 pr_debug("MDMA: TXD callback set ... calling\n");
309                 callback_txd(param_txd);
310         }
311         if (midc->raw_tfr) {
312                 desc->status = DMA_SUCCESS;
313                 if (desc->lli != NULL) {
314                         pci_pool_free(desc->lli_pool, desc->lli,
315                                                 desc->lli_phys);
316                         pci_pool_destroy(desc->lli_pool);
317                 }
318                 list_move(&desc->desc_node, &midc->free_list);
319                 midc->busy = false;
320         }
321         spin_lock_bh(&midc->lock);
322
323 }
324 /**
325  * midc_scan_descriptors -              check the descriptors in channel
326  *                                      mark completed when tx is completete
327  * @mid: device
328  * @midc: channel to scan
329  *
330  * Walk the descriptor chain for the device and process any entries
331  * that are complete.
332  */
333 static void midc_scan_descriptors(struct middma_device *mid,
334                                 struct intel_mid_dma_chan *midc)
335 {
336         struct intel_mid_dma_desc *desc = NULL, *_desc = NULL;
337
338         /*tx is complete*/
339         list_for_each_entry_safe(desc, _desc, &midc->active_list, desc_node) {
340                 if (desc->status == DMA_IN_PROGRESS)
341                         midc_descriptor_complete(midc, desc);
342         }
343         return;
344         }
345 /**
346  * midc_lli_fill_sg -           Helper function to convert
347  *                              SG list to Linked List Items.
348  *@midc: Channel
349  *@desc: DMA descriptor
350  *@sglist: Pointer to SG list
351  *@sglen: SG list length
352  *@flags: DMA transaction flags
353  *
354  * Walk through the SG list and convert the SG list into Linked
355  * List Items (LLI).
356  */
357 static int midc_lli_fill_sg(struct intel_mid_dma_chan *midc,
358                                 struct intel_mid_dma_desc *desc,
359                                 struct scatterlist *sglist,
360                                 unsigned int sglen,
361                                 unsigned int flags)
362 {
363         struct intel_mid_dma_slave *mids;
364         struct scatterlist  *sg;
365         dma_addr_t lli_next, sg_phy_addr;
366         struct intel_mid_dma_lli *lli_bloc_desc;
367         union intel_mid_dma_ctl_lo ctl_lo;
368         union intel_mid_dma_ctl_hi ctl_hi;
369         int i;
370
371         pr_debug("MDMA: Entered midc_lli_fill_sg\n");
372         mids = midc->mid_slave;
373
374         lli_bloc_desc = desc->lli;
375         lli_next = desc->lli_phys;
376
377         ctl_lo.ctl_lo = desc->ctl_lo;
378         ctl_hi.ctl_hi = desc->ctl_hi;
379         for_each_sg(sglist, sg, sglen, i) {
380                 /*Populate CTL_LOW and LLI values*/
381                 if (i != sglen - 1) {
382                         lli_next = lli_next +
383                                 sizeof(struct intel_mid_dma_lli);
384                 } else {
385                 /*Check for circular list, otherwise terminate LLI to ZERO*/
386                         if (flags & DMA_PREP_CIRCULAR_LIST) {
387                                 pr_debug("MDMA: LLI is configured in circular mode\n");
388                                 lli_next = desc->lli_phys;
389                         } else {
390                                 lli_next = 0;
391                                 ctl_lo.ctlx.llp_dst_en = 0;
392                                 ctl_lo.ctlx.llp_src_en = 0;
393                         }
394                 }
395                 /*Populate CTL_HI values*/
396                 ctl_hi.ctlx.block_ts = get_block_ts(sg->length,
397                                                         desc->width,
398                                                         midc->dma->block_size);
399                 /*Populate SAR and DAR values*/
400                 sg_phy_addr = sg_phys(sg);
401                 if (desc->dirn ==  DMA_TO_DEVICE) {
402                         lli_bloc_desc->sar  = sg_phy_addr;
403                         lli_bloc_desc->dar  = mids->dma_slave.dst_addr;
404                 } else if (desc->dirn ==  DMA_FROM_DEVICE) {
405                         lli_bloc_desc->sar  = mids->dma_slave.src_addr;
406                         lli_bloc_desc->dar  = sg_phy_addr;
407                 }
408                 /*Copy values into block descriptor in system memroy*/
409                 lli_bloc_desc->llp = lli_next;
410                 lli_bloc_desc->ctl_lo = ctl_lo.ctl_lo;
411                 lli_bloc_desc->ctl_hi = ctl_hi.ctl_hi;
412
413                 lli_bloc_desc++;
414         }
415         /*Copy very first LLI values to descriptor*/
416         desc->ctl_lo = desc->lli->ctl_lo;
417         desc->ctl_hi = desc->lli->ctl_hi;
418         desc->sar = desc->lli->sar;
419         desc->dar = desc->lli->dar;
420
421         return 0;
422 }
423 /*****************************************************************************
424 DMA engine callback Functions*/
425 /**
426  * intel_mid_dma_tx_submit -    callback to submit DMA transaction
427  * @tx: dma engine descriptor
428  *
429  * Submit the DMA trasaction for this descriptor, start if ch idle
430  */
431 static dma_cookie_t intel_mid_dma_tx_submit(struct dma_async_tx_descriptor *tx)
432 {
433         struct intel_mid_dma_desc       *desc = to_intel_mid_dma_desc(tx);
434         struct intel_mid_dma_chan       *midc = to_intel_mid_dma_chan(tx->chan);
435         dma_cookie_t            cookie;
436
437         spin_lock_bh(&midc->lock);
438         cookie = dma_cookie_assign(tx);
439
440         if (list_empty(&midc->active_list))
441                 list_add_tail(&desc->desc_node, &midc->active_list);
442         else
443                 list_add_tail(&desc->desc_node, &midc->queue);
444
445         midc_dostart(midc, desc);
446         spin_unlock_bh(&midc->lock);
447
448         return cookie;
449 }
450
451 /**
452  * intel_mid_dma_issue_pending -        callback to issue pending txn
453  * @chan: chan where pending trascation needs to be checked and submitted
454  *
455  * Call for scan to issue pending descriptors
456  */
457 static void intel_mid_dma_issue_pending(struct dma_chan *chan)
458 {
459         struct intel_mid_dma_chan       *midc = to_intel_mid_dma_chan(chan);
460
461         spin_lock_bh(&midc->lock);
462         if (!list_empty(&midc->queue))
463                 midc_scan_descriptors(to_middma_device(chan->device), midc);
464         spin_unlock_bh(&midc->lock);
465 }
466
467 /**
468  * intel_mid_dma_tx_status -    Return status of txn
469  * @chan: chan for where status needs to be checked
470  * @cookie: cookie for txn
471  * @txstate: DMA txn state
472  *
473  * Return status of DMA txn
474  */
475 static enum dma_status intel_mid_dma_tx_status(struct dma_chan *chan,
476                                                 dma_cookie_t cookie,
477                                                 struct dma_tx_state *txstate)
478 {
479         enum dma_status ret;
480
481         ret = dma_cookie_status(chan, cookie, txstate);
482         if (ret != DMA_SUCCESS) {
483                 midc_scan_descriptors(to_middma_device(chan->device), midc);
484                 ret = dma_cookie_status(chan, cookie, txstate);
485         }
486
487         return ret;
488 }
489
490 static int dma_slave_control(struct dma_chan *chan, unsigned long arg)
491 {
492         struct intel_mid_dma_chan       *midc = to_intel_mid_dma_chan(chan);
493         struct dma_slave_config  *slave = (struct dma_slave_config *)arg;
494         struct intel_mid_dma_slave *mid_slave;
495
496         BUG_ON(!midc);
497         BUG_ON(!slave);
498         pr_debug("MDMA: slave control called\n");
499
500         mid_slave = to_intel_mid_dma_slave(slave);
501
502         BUG_ON(!mid_slave);
503
504         midc->mid_slave = mid_slave;
505         return 0;
506 }
507 /**
508  * intel_mid_dma_device_control -       DMA device control
509  * @chan: chan for DMA control
510  * @cmd: control cmd
511  * @arg: cmd arg value
512  *
513  * Perform DMA control command
514  */
515 static int intel_mid_dma_device_control(struct dma_chan *chan,
516                         enum dma_ctrl_cmd cmd, unsigned long arg)
517 {
518         struct intel_mid_dma_chan       *midc = to_intel_mid_dma_chan(chan);
519         struct middma_device    *mid = to_middma_device(chan->device);
520         struct intel_mid_dma_desc       *desc, *_desc;
521         union intel_mid_dma_cfg_lo cfg_lo;
522
523         if (cmd == DMA_SLAVE_CONFIG)
524                 return dma_slave_control(chan, arg);
525
526         if (cmd != DMA_TERMINATE_ALL)
527                 return -ENXIO;
528
529         spin_lock_bh(&midc->lock);
530         if (midc->busy == false) {
531                 spin_unlock_bh(&midc->lock);
532                 return 0;
533         }
534         /*Suspend and disable the channel*/
535         cfg_lo.cfg_lo = ioread32(midc->ch_regs + CFG_LOW);
536         cfg_lo.cfgx.ch_susp = 1;
537         iowrite32(cfg_lo.cfg_lo, midc->ch_regs + CFG_LOW);
538         iowrite32(DISABLE_CHANNEL(midc->ch_id), mid->dma_base + DMA_CHAN_EN);
539         midc->busy = false;
540         /* Disable interrupts */
541         disable_dma_interrupt(midc);
542         midc->descs_allocated = 0;
543
544         spin_unlock_bh(&midc->lock);
545         list_for_each_entry_safe(desc, _desc, &midc->active_list, desc_node) {
546                 if (desc->lli != NULL) {
547                         pci_pool_free(desc->lli_pool, desc->lli,
548                                                 desc->lli_phys);
549                         pci_pool_destroy(desc->lli_pool);
550                 }
551                 list_move(&desc->desc_node, &midc->free_list);
552         }
553         return 0;
554 }
555
556
557 /**
558  * intel_mid_dma_prep_memcpy -  Prep memcpy txn
559  * @chan: chan for DMA transfer
560  * @dest: destn address
561  * @src: src address
562  * @len: DMA transfer len
563  * @flags: DMA flags
564  *
565  * Perform a DMA memcpy. Note we support slave periphral DMA transfers only
566  * The periphral txn details should be filled in slave structure properly
567  * Returns the descriptor for this txn
568  */
569 static struct dma_async_tx_descriptor *intel_mid_dma_prep_memcpy(
570                         struct dma_chan *chan, dma_addr_t dest,
571                         dma_addr_t src, size_t len, unsigned long flags)
572 {
573         struct intel_mid_dma_chan *midc;
574         struct intel_mid_dma_desc *desc = NULL;
575         struct intel_mid_dma_slave *mids;
576         union intel_mid_dma_ctl_lo ctl_lo;
577         union intel_mid_dma_ctl_hi ctl_hi;
578         union intel_mid_dma_cfg_lo cfg_lo;
579         union intel_mid_dma_cfg_hi cfg_hi;
580         enum dma_slave_buswidth width;
581
582         pr_debug("MDMA: Prep for memcpy\n");
583         BUG_ON(!chan);
584         if (!len)
585                 return NULL;
586
587         midc = to_intel_mid_dma_chan(chan);
588         BUG_ON(!midc);
589
590         mids = midc->mid_slave;
591         BUG_ON(!mids);
592
593         pr_debug("MDMA:called for DMA %x CH %d Length %zu\n",
594                                 midc->dma->pci_id, midc->ch_id, len);
595         pr_debug("MDMA:Cfg passed Mode %x, Dirn %x, HS %x, Width %x\n",
596                         mids->cfg_mode, mids->dma_slave.direction,
597                         mids->hs_mode, mids->dma_slave.src_addr_width);
598
599         /*calculate CFG_LO*/
600         if (mids->hs_mode == LNW_DMA_SW_HS) {
601                 cfg_lo.cfg_lo = 0;
602                 cfg_lo.cfgx.hs_sel_dst = 1;
603                 cfg_lo.cfgx.hs_sel_src = 1;
604         } else if (mids->hs_mode == LNW_DMA_HW_HS)
605                 cfg_lo.cfg_lo = 0x00000;
606
607         /*calculate CFG_HI*/
608         if (mids->cfg_mode == LNW_DMA_MEM_TO_MEM) {
609                 /*SW HS only*/
610                 cfg_hi.cfg_hi = 0;
611         } else {
612                 cfg_hi.cfg_hi = 0;
613                 if (midc->dma->pimr_mask) {
614                         cfg_hi.cfgx.protctl = 0x0; /*default value*/
615                         cfg_hi.cfgx.fifo_mode = 1;
616                         if (mids->dma_slave.direction == DMA_TO_DEVICE) {
617                                 cfg_hi.cfgx.src_per = 0;
618                                 if (mids->device_instance == 0)
619                                         cfg_hi.cfgx.dst_per = 3;
620                                 if (mids->device_instance == 1)
621                                         cfg_hi.cfgx.dst_per = 1;
622                         } else if (mids->dma_slave.direction == DMA_FROM_DEVICE) {
623                                 if (mids->device_instance == 0)
624                                         cfg_hi.cfgx.src_per = 2;
625                                 if (mids->device_instance == 1)
626                                         cfg_hi.cfgx.src_per = 0;
627                                 cfg_hi.cfgx.dst_per = 0;
628                         }
629                 } else {
630                         cfg_hi.cfgx.protctl = 0x1; /*default value*/
631                         cfg_hi.cfgx.src_per = cfg_hi.cfgx.dst_per =
632                                         midc->ch_id - midc->dma->chan_base;
633                 }
634         }
635
636         /*calculate CTL_HI*/
637         ctl_hi.ctlx.reser = 0;
638         ctl_hi.ctlx.done  = 0;
639         width = mids->dma_slave.src_addr_width;
640
641         ctl_hi.ctlx.block_ts = get_block_ts(len, width, midc->dma->block_size);
642         pr_debug("MDMA:calc len %d for block size %d\n",
643                                 ctl_hi.ctlx.block_ts, midc->dma->block_size);
644         /*calculate CTL_LO*/
645         ctl_lo.ctl_lo = 0;
646         ctl_lo.ctlx.int_en = 1;
647         ctl_lo.ctlx.dst_msize = mids->dma_slave.src_maxburst;
648         ctl_lo.ctlx.src_msize = mids->dma_slave.dst_maxburst;
649
650         /*
651          * Here we need some translation from "enum dma_slave_buswidth"
652          * to the format for our dma controller
653          *              standard        intel_mid_dmac's format
654          *               1 Byte                 0b000
655          *               2 Bytes                0b001
656          *               4 Bytes                0b010
657          */
658         ctl_lo.ctlx.dst_tr_width = mids->dma_slave.dst_addr_width / 2;
659         ctl_lo.ctlx.src_tr_width = mids->dma_slave.src_addr_width / 2;
660
661         if (mids->cfg_mode == LNW_DMA_MEM_TO_MEM) {
662                 ctl_lo.ctlx.tt_fc = 0;
663                 ctl_lo.ctlx.sinc = 0;
664                 ctl_lo.ctlx.dinc = 0;
665         } else {
666                 if (mids->dma_slave.direction == DMA_TO_DEVICE) {
667                         ctl_lo.ctlx.sinc = 0;
668                         ctl_lo.ctlx.dinc = 2;
669                         ctl_lo.ctlx.tt_fc = 1;
670                 } else if (mids->dma_slave.direction == DMA_FROM_DEVICE) {
671                         ctl_lo.ctlx.sinc = 2;
672                         ctl_lo.ctlx.dinc = 0;
673                         ctl_lo.ctlx.tt_fc = 2;
674                 }
675         }
676
677         pr_debug("MDMA:Calc CTL LO %x, CTL HI %x, CFG LO %x, CFG HI %x\n",
678                 ctl_lo.ctl_lo, ctl_hi.ctl_hi, cfg_lo.cfg_lo, cfg_hi.cfg_hi);
679
680         enable_dma_interrupt(midc);
681
682         desc = midc_desc_get(midc);
683         if (desc == NULL)
684                 goto err_desc_get;
685         desc->sar = src;
686         desc->dar = dest ;
687         desc->len = len;
688         desc->cfg_hi = cfg_hi.cfg_hi;
689         desc->cfg_lo = cfg_lo.cfg_lo;
690         desc->ctl_lo = ctl_lo.ctl_lo;
691         desc->ctl_hi = ctl_hi.ctl_hi;
692         desc->width = width;
693         desc->dirn = mids->dma_slave.direction;
694         desc->lli_phys = 0;
695         desc->lli = NULL;
696         desc->lli_pool = NULL;
697         return &desc->txd;
698
699 err_desc_get:
700         pr_err("ERR_MDMA: Failed to get desc\n");
701         midc_desc_put(midc, desc);
702         return NULL;
703 }
704 /**
705  * intel_mid_dma_prep_slave_sg -        Prep slave sg txn
706  * @chan: chan for DMA transfer
707  * @sgl: scatter gather list
708  * @sg_len: length of sg txn
709  * @direction: DMA transfer dirtn
710  * @flags: DMA flags
711  * @context: transfer context (ignored)
712  *
713  * Prepares LLI based periphral transfer
714  */
715 static struct dma_async_tx_descriptor *intel_mid_dma_prep_slave_sg(
716                         struct dma_chan *chan, struct scatterlist *sgl,
717                         unsigned int sg_len, enum dma_transfer_direction direction,
718                         unsigned long flags, void *context)
719 {
720         struct intel_mid_dma_chan *midc = NULL;
721         struct intel_mid_dma_slave *mids = NULL;
722         struct intel_mid_dma_desc *desc = NULL;
723         struct dma_async_tx_descriptor *txd = NULL;
724         union intel_mid_dma_ctl_lo ctl_lo;
725
726         pr_debug("MDMA: Prep for slave SG\n");
727
728         if (!sg_len) {
729                 pr_err("MDMA: Invalid SG length\n");
730                 return NULL;
731         }
732         midc = to_intel_mid_dma_chan(chan);
733         BUG_ON(!midc);
734
735         mids = midc->mid_slave;
736         BUG_ON(!mids);
737
738         if (!midc->dma->pimr_mask) {
739                 /* We can still handle sg list with only one item */
740                 if (sg_len == 1) {
741                         txd = intel_mid_dma_prep_memcpy(chan,
742                                                 mids->dma_slave.dst_addr,
743                                                 mids->dma_slave.src_addr,
744                                                 sgl->length,
745                                                 flags);
746                         return txd;
747                 } else {
748                         pr_warn("MDMA: SG list is not supported by this controller\n");
749                         return  NULL;
750                 }
751         }
752
753         pr_debug("MDMA: SG Length = %d, direction = %d, Flags = %#lx\n",
754                         sg_len, direction, flags);
755
756         txd = intel_mid_dma_prep_memcpy(chan, 0, 0, sgl->length, flags);
757         if (NULL == txd) {
758                 pr_err("MDMA: Prep memcpy failed\n");
759                 return NULL;
760         }
761
762         desc = to_intel_mid_dma_desc(txd);
763         desc->dirn = direction;
764         ctl_lo.ctl_lo = desc->ctl_lo;
765         ctl_lo.ctlx.llp_dst_en = 1;
766         ctl_lo.ctlx.llp_src_en = 1;
767         desc->ctl_lo = ctl_lo.ctl_lo;
768         desc->lli_length = sg_len;
769         desc->current_lli = 0;
770         /* DMA coherent memory pool for LLI descriptors*/
771         desc->lli_pool = pci_pool_create("intel_mid_dma_lli_pool",
772                                 midc->dma->pdev,
773                                 (sizeof(struct intel_mid_dma_lli)*sg_len),
774                                 32, 0);
775         if (NULL == desc->lli_pool) {
776                 pr_err("MID_DMA:LLI pool create failed\n");
777                 return NULL;
778         }
779
780         desc->lli = pci_pool_alloc(desc->lli_pool, GFP_KERNEL, &desc->lli_phys);
781         if (!desc->lli) {
782                 pr_err("MID_DMA: LLI alloc failed\n");
783                 pci_pool_destroy(desc->lli_pool);
784                 return NULL;
785         }
786
787         midc_lli_fill_sg(midc, desc, sgl, sg_len, flags);
788         if (flags & DMA_PREP_INTERRUPT) {
789                 iowrite32(UNMASK_INTR_REG(midc->ch_id),
790                                 midc->dma_base + MASK_BLOCK);
791                 pr_debug("MDMA:Enabled Block interrupt\n");
792         }
793         return &desc->txd;
794 }
795
796 /**
797  * intel_mid_dma_free_chan_resources -  Frees dma resources
798  * @chan: chan requiring attention
799  *
800  * Frees the allocated resources on this DMA chan
801  */
802 static void intel_mid_dma_free_chan_resources(struct dma_chan *chan)
803 {
804         struct intel_mid_dma_chan       *midc = to_intel_mid_dma_chan(chan);
805         struct middma_device    *mid = to_middma_device(chan->device);
806         struct intel_mid_dma_desc       *desc, *_desc;
807
808         if (true == midc->busy) {
809                 /*trying to free ch in use!!!!!*/
810                 pr_err("ERR_MDMA: trying to free ch in use\n");
811         }
812         pm_runtime_put(&mid->pdev->dev);
813         spin_lock_bh(&midc->lock);
814         midc->descs_allocated = 0;
815         list_for_each_entry_safe(desc, _desc, &midc->active_list, desc_node) {
816                 list_del(&desc->desc_node);
817                 pci_pool_free(mid->dma_pool, desc, desc->txd.phys);
818         }
819         list_for_each_entry_safe(desc, _desc, &midc->free_list, desc_node) {
820                 list_del(&desc->desc_node);
821                 pci_pool_free(mid->dma_pool, desc, desc->txd.phys);
822         }
823         list_for_each_entry_safe(desc, _desc, &midc->queue, desc_node) {
824                 list_del(&desc->desc_node);
825                 pci_pool_free(mid->dma_pool, desc, desc->txd.phys);
826         }
827         spin_unlock_bh(&midc->lock);
828         midc->in_use = false;
829         midc->busy = false;
830         /* Disable CH interrupts */
831         iowrite32(MASK_INTR_REG(midc->ch_id), mid->dma_base + MASK_BLOCK);
832         iowrite32(MASK_INTR_REG(midc->ch_id), mid->dma_base + MASK_ERR);
833 }
834
835 /**
836  * intel_mid_dma_alloc_chan_resources - Allocate dma resources
837  * @chan: chan requiring attention
838  *
839  * Allocates DMA resources on this chan
840  * Return the descriptors allocated
841  */
842 static int intel_mid_dma_alloc_chan_resources(struct dma_chan *chan)
843 {
844         struct intel_mid_dma_chan       *midc = to_intel_mid_dma_chan(chan);
845         struct middma_device    *mid = to_middma_device(chan->device);
846         struct intel_mid_dma_desc       *desc;
847         dma_addr_t              phys;
848         int     i = 0;
849
850         pm_runtime_get_sync(&mid->pdev->dev);
851
852         if (mid->state == SUSPENDED) {
853                 if (dma_resume(mid->pdev)) {
854                         pr_err("ERR_MDMA: resume failed");
855                         return -EFAULT;
856                 }
857         }
858
859         /* ASSERT:  channel is idle */
860         if (test_ch_en(mid->dma_base, midc->ch_id)) {
861                 /*ch is not idle*/
862                 pr_err("ERR_MDMA: ch not idle\n");
863                 pm_runtime_put(&mid->pdev->dev);
864                 return -EIO;
865         }
866         dma_cookie_init(chan);
867
868         spin_lock_bh(&midc->lock);
869         while (midc->descs_allocated < DESCS_PER_CHANNEL) {
870                 spin_unlock_bh(&midc->lock);
871                 desc = pci_pool_alloc(mid->dma_pool, GFP_KERNEL, &phys);
872                 if (!desc) {
873                         pr_err("ERR_MDMA: desc failed\n");
874                         pm_runtime_put(&mid->pdev->dev);
875                         return -ENOMEM;
876                         /*check*/
877                 }
878                 dma_async_tx_descriptor_init(&desc->txd, chan);
879                 desc->txd.tx_submit = intel_mid_dma_tx_submit;
880                 desc->txd.flags = DMA_CTRL_ACK;
881                 desc->txd.phys = phys;
882                 spin_lock_bh(&midc->lock);
883                 i = ++midc->descs_allocated;
884                 list_add_tail(&desc->desc_node, &midc->free_list);
885         }
886         spin_unlock_bh(&midc->lock);
887         midc->in_use = true;
888         midc->busy = false;
889         pr_debug("MID_DMA: Desc alloc done ret: %d desc\n", i);
890         return i;
891 }
892
893 /**
894  * midc_handle_error -  Handle DMA txn error
895  * @mid: controller where error occurred
896  * @midc: chan where error occurred
897  *
898  * Scan the descriptor for error
899  */
900 static void midc_handle_error(struct middma_device *mid,
901                 struct intel_mid_dma_chan *midc)
902 {
903         midc_scan_descriptors(mid, midc);
904 }
905
906 /**
907  * dma_tasklet -        DMA interrupt tasklet
908  * @data: tasklet arg (the controller structure)
909  *
910  * Scan the controller for interrupts for completion/error
911  * Clear the interrupt and call for handling completion/error
912  */
913 static void dma_tasklet(unsigned long data)
914 {
915         struct middma_device *mid = NULL;
916         struct intel_mid_dma_chan *midc = NULL;
917         u32 status, raw_tfr, raw_block;
918         int i;
919
920         mid = (struct middma_device *)data;
921         if (mid == NULL) {
922                 pr_err("ERR_MDMA: tasklet Null param\n");
923                 return;
924         }
925         pr_debug("MDMA: in tasklet for device %x\n", mid->pci_id);
926         raw_tfr = ioread32(mid->dma_base + RAW_TFR);
927         raw_block = ioread32(mid->dma_base + RAW_BLOCK);
928         status = raw_tfr | raw_block;
929         status &= mid->intr_mask;
930         while (status) {
931                 /*txn interrupt*/
932                 i = get_ch_index(&status, mid->chan_base);
933                 if (i < 0) {
934                         pr_err("ERR_MDMA:Invalid ch index %x\n", i);
935                         return;
936                 }
937                 midc = &mid->ch[i];
938                 if (midc == NULL) {
939                         pr_err("ERR_MDMA:Null param midc\n");
940                         return;
941                 }
942                 pr_debug("MDMA:Tx complete interrupt %x, Ch No %d Index %d\n",
943                                 status, midc->ch_id, i);
944                 midc->raw_tfr = raw_tfr;
945                 midc->raw_block = raw_block;
946                 spin_lock_bh(&midc->lock);
947                 /*clearing this interrupts first*/
948                 iowrite32((1 << midc->ch_id), mid->dma_base + CLEAR_TFR);
949                 if (raw_block) {
950                         iowrite32((1 << midc->ch_id),
951                                 mid->dma_base + CLEAR_BLOCK);
952                 }
953                 midc_scan_descriptors(mid, midc);
954                 pr_debug("MDMA:Scan of desc... complete, unmasking\n");
955                 iowrite32(UNMASK_INTR_REG(midc->ch_id),
956                                 mid->dma_base + MASK_TFR);
957                 if (raw_block) {
958                         iowrite32(UNMASK_INTR_REG(midc->ch_id),
959                                 mid->dma_base + MASK_BLOCK);
960                 }
961                 spin_unlock_bh(&midc->lock);
962         }
963
964         status = ioread32(mid->dma_base + RAW_ERR);
965         status &= mid->intr_mask;
966         while (status) {
967                 /*err interrupt*/
968                 i = get_ch_index(&status, mid->chan_base);
969                 if (i < 0) {
970                         pr_err("ERR_MDMA:Invalid ch index %x\n", i);
971                         return;
972                 }
973                 midc = &mid->ch[i];
974                 if (midc == NULL) {
975                         pr_err("ERR_MDMA:Null param midc\n");
976                         return;
977                 }
978                 pr_debug("MDMA:Tx complete interrupt %x, Ch No %d Index %d\n",
979                                 status, midc->ch_id, i);
980
981                 iowrite32((1 << midc->ch_id), mid->dma_base + CLEAR_ERR);
982                 spin_lock_bh(&midc->lock);
983                 midc_handle_error(mid, midc);
984                 iowrite32(UNMASK_INTR_REG(midc->ch_id),
985                                 mid->dma_base + MASK_ERR);
986                 spin_unlock_bh(&midc->lock);
987         }
988         pr_debug("MDMA:Exiting takslet...\n");
989         return;
990 }
991
992 static void dma_tasklet1(unsigned long data)
993 {
994         pr_debug("MDMA:in takslet1...\n");
995         return dma_tasklet(data);
996 }
997
998 static void dma_tasklet2(unsigned long data)
999 {
1000         pr_debug("MDMA:in takslet2...\n");
1001         return dma_tasklet(data);
1002 }
1003
1004 /**
1005  * intel_mid_dma_interrupt -    DMA ISR
1006  * @irq: IRQ where interrupt occurred
1007  * @data: ISR cllback data (the controller structure)
1008  *
1009  * See if this is our interrupt if so then schedule the tasklet
1010  * otherwise ignore
1011  */
1012 static irqreturn_t intel_mid_dma_interrupt(int irq, void *data)
1013 {
1014         struct middma_device *mid = data;
1015         u32 tfr_status, err_status;
1016         int call_tasklet = 0;
1017
1018         tfr_status = ioread32(mid->dma_base + RAW_TFR);
1019         err_status = ioread32(mid->dma_base + RAW_ERR);
1020         if (!tfr_status && !err_status)
1021                 return IRQ_NONE;
1022
1023         /*DMA Interrupt*/
1024         pr_debug("MDMA:Got an interrupt on irq %d\n", irq);
1025         pr_debug("MDMA: Status %x, Mask %x\n", tfr_status, mid->intr_mask);
1026         tfr_status &= mid->intr_mask;
1027         if (tfr_status) {
1028                 /*need to disable intr*/
1029                 iowrite32((tfr_status << INT_MASK_WE), mid->dma_base + MASK_TFR);
1030                 iowrite32((tfr_status << INT_MASK_WE), mid->dma_base + MASK_BLOCK);
1031                 pr_debug("MDMA: Calling tasklet %x\n", tfr_status);
1032                 call_tasklet = 1;
1033         }
1034         err_status &= mid->intr_mask;
1035         if (err_status) {
1036                 iowrite32(MASK_INTR_REG(err_status), mid->dma_base + MASK_ERR);
1037                 call_tasklet = 1;
1038         }
1039         if (call_tasklet)
1040                 tasklet_schedule(&mid->tasklet);
1041
1042         return IRQ_HANDLED;
1043 }
1044
1045 static irqreturn_t intel_mid_dma_interrupt1(int irq, void *data)
1046 {
1047         return intel_mid_dma_interrupt(irq, data);
1048 }
1049
1050 static irqreturn_t intel_mid_dma_interrupt2(int irq, void *data)
1051 {
1052         return intel_mid_dma_interrupt(irq, data);
1053 }
1054
1055 /**
1056  * mid_setup_dma -      Setup the DMA controller
1057  * @pdev: Controller PCI device structure
1058  *
1059  * Initialize the DMA controller, channels, registers with DMA engine,
1060  * ISR. Initialize DMA controller channels.
1061  */
1062 static int mid_setup_dma(struct pci_dev *pdev)
1063 {
1064         struct middma_device *dma = pci_get_drvdata(pdev);
1065         int err, i;
1066
1067         /* DMA coherent memory pool for DMA descriptor allocations */
1068         dma->dma_pool = pci_pool_create("intel_mid_dma_desc_pool", pdev,
1069                                         sizeof(struct intel_mid_dma_desc),
1070                                         32, 0);
1071         if (NULL == dma->dma_pool) {
1072                 pr_err("ERR_MDMA:pci_pool_create failed\n");
1073                 err = -ENOMEM;
1074                 goto err_dma_pool;
1075         }
1076
1077         INIT_LIST_HEAD(&dma->common.channels);
1078         dma->pci_id = pdev->device;
1079         if (dma->pimr_mask) {
1080                 dma->mask_reg = ioremap(LNW_PERIPHRAL_MASK_BASE,
1081                                         LNW_PERIPHRAL_MASK_SIZE);
1082                 if (dma->mask_reg == NULL) {
1083                         pr_err("ERR_MDMA:Can't map periphral intr space !!\n");
1084                         return -ENOMEM;
1085                 }
1086         } else
1087                 dma->mask_reg = NULL;
1088
1089         pr_debug("MDMA:Adding %d channel for this controller\n", dma->max_chan);
1090         /*init CH structures*/
1091         dma->intr_mask = 0;
1092         dma->state = RUNNING;
1093         for (i = 0; i < dma->max_chan; i++) {
1094                 struct intel_mid_dma_chan *midch = &dma->ch[i];
1095
1096                 midch->chan.device = &dma->common;
1097                 midch->chan.chan_id = i;
1098                 dma_cookie_init(&midch->chan);
1099                 midch->ch_id = dma->chan_base + i;
1100                 pr_debug("MDMA:Init CH %d, ID %d\n", i, midch->ch_id);
1101
1102                 midch->dma_base = dma->dma_base;
1103                 midch->ch_regs = dma->dma_base + DMA_CH_SIZE * midch->ch_id;
1104                 midch->dma = dma;
1105                 dma->intr_mask |= 1 << (dma->chan_base + i);
1106                 spin_lock_init(&midch->lock);
1107
1108                 INIT_LIST_HEAD(&midch->active_list);
1109                 INIT_LIST_HEAD(&midch->queue);
1110                 INIT_LIST_HEAD(&midch->free_list);
1111                 /*mask interrupts*/
1112                 iowrite32(MASK_INTR_REG(midch->ch_id),
1113                         dma->dma_base + MASK_BLOCK);
1114                 iowrite32(MASK_INTR_REG(midch->ch_id),
1115                         dma->dma_base + MASK_SRC_TRAN);
1116                 iowrite32(MASK_INTR_REG(midch->ch_id),
1117                         dma->dma_base + MASK_DST_TRAN);
1118                 iowrite32(MASK_INTR_REG(midch->ch_id),
1119                         dma->dma_base + MASK_ERR);
1120                 iowrite32(MASK_INTR_REG(midch->ch_id),
1121                         dma->dma_base + MASK_TFR);
1122
1123                 disable_dma_interrupt(midch);
1124                 list_add_tail(&midch->chan.device_node, &dma->common.channels);
1125         }
1126         pr_debug("MDMA: Calc Mask as %x for this controller\n", dma->intr_mask);
1127
1128         /*init dma structure*/
1129         dma_cap_zero(dma->common.cap_mask);
1130         dma_cap_set(DMA_MEMCPY, dma->common.cap_mask);
1131         dma_cap_set(DMA_SLAVE, dma->common.cap_mask);
1132         dma_cap_set(DMA_PRIVATE, dma->common.cap_mask);
1133         dma->common.dev = &pdev->dev;
1134         dma->common.chancnt = dma->max_chan;
1135
1136         dma->common.device_alloc_chan_resources =
1137                                         intel_mid_dma_alloc_chan_resources;
1138         dma->common.device_free_chan_resources =
1139                                         intel_mid_dma_free_chan_resources;
1140
1141         dma->common.device_tx_status = intel_mid_dma_tx_status;
1142         dma->common.device_prep_dma_memcpy = intel_mid_dma_prep_memcpy;
1143         dma->common.device_issue_pending = intel_mid_dma_issue_pending;
1144         dma->common.device_prep_slave_sg = intel_mid_dma_prep_slave_sg;
1145         dma->common.device_control = intel_mid_dma_device_control;
1146
1147         /*enable dma cntrl*/
1148         iowrite32(REG_BIT0, dma->dma_base + DMA_CFG);
1149
1150         /*register irq */
1151         if (dma->pimr_mask) {
1152                 pr_debug("MDMA:Requesting irq shared for DMAC1\n");
1153                 err = request_irq(pdev->irq, intel_mid_dma_interrupt1,
1154                         IRQF_SHARED, "INTEL_MID_DMAC1", dma);
1155                 if (0 != err)
1156                         goto err_irq;
1157         } else {
1158                 dma->intr_mask = 0x03;
1159                 pr_debug("MDMA:Requesting irq for DMAC2\n");
1160                 err = request_irq(pdev->irq, intel_mid_dma_interrupt2,
1161                         IRQF_SHARED, "INTEL_MID_DMAC2", dma);
1162                 if (0 != err)
1163                         goto err_irq;
1164         }
1165         /*register device w/ engine*/
1166         err = dma_async_device_register(&dma->common);
1167         if (0 != err) {
1168                 pr_err("ERR_MDMA:device_register failed: %d\n", err);
1169                 goto err_engine;
1170         }
1171         if (dma->pimr_mask) {
1172                 pr_debug("setting up tasklet1 for DMAC1\n");
1173                 tasklet_init(&dma->tasklet, dma_tasklet1, (unsigned long)dma);
1174         } else {
1175                 pr_debug("setting up tasklet2 for DMAC2\n");
1176                 tasklet_init(&dma->tasklet, dma_tasklet2, (unsigned long)dma);
1177         }
1178         return 0;
1179
1180 err_engine:
1181         free_irq(pdev->irq, dma);
1182 err_irq:
1183         pci_pool_destroy(dma->dma_pool);
1184 err_dma_pool:
1185         pr_err("ERR_MDMA:setup_dma failed: %d\n", err);
1186         return err;
1187
1188 }
1189
1190 /**
1191  * middma_shutdown -    Shutdown the DMA controller
1192  * @pdev: Controller PCI device structure
1193  *
1194  * Called by remove
1195  * Unregister DMa controller, clear all structures and free interrupt
1196  */
1197 static void middma_shutdown(struct pci_dev *pdev)
1198 {
1199         struct middma_device *device = pci_get_drvdata(pdev);
1200
1201         dma_async_device_unregister(&device->common);
1202         pci_pool_destroy(device->dma_pool);
1203         if (device->mask_reg)
1204                 iounmap(device->mask_reg);
1205         if (device->dma_base)
1206                 iounmap(device->dma_base);
1207         free_irq(pdev->irq, device);
1208         return;
1209 }
1210
1211 /**
1212  * intel_mid_dma_probe -        PCI Probe
1213  * @pdev: Controller PCI device structure
1214  * @id: pci device id structure
1215  *
1216  * Initialize the PCI device, map BARs, query driver data.
1217  * Call setup_dma to complete contoller and chan initilzation
1218  */
1219 static int __devinit intel_mid_dma_probe(struct pci_dev *pdev,
1220                                         const struct pci_device_id *id)
1221 {
1222         struct middma_device *device;
1223         u32 base_addr, bar_size;
1224         struct intel_mid_dma_probe_info *info;
1225         int err;
1226
1227         pr_debug("MDMA: probe for %x\n", pdev->device);
1228         info = (void *)id->driver_data;
1229         pr_debug("MDMA: CH %d, base %d, block len %d, Periphral mask %x\n",
1230                                 info->max_chan, info->ch_base,
1231                                 info->block_size, info->pimr_mask);
1232
1233         err = pci_enable_device(pdev);
1234         if (err)
1235                 goto err_enable_device;
1236
1237         err = pci_request_regions(pdev, "intel_mid_dmac");
1238         if (err)
1239                 goto err_request_regions;
1240
1241         err = pci_set_dma_mask(pdev, DMA_BIT_MASK(32));
1242         if (err)
1243                 goto err_set_dma_mask;
1244
1245         err = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(32));
1246         if (err)
1247                 goto err_set_dma_mask;
1248
1249         device = kzalloc(sizeof(*device), GFP_KERNEL);
1250         if (!device) {
1251                 pr_err("ERR_MDMA:kzalloc failed probe\n");
1252                 err = -ENOMEM;
1253                 goto err_kzalloc;
1254         }
1255         device->pdev = pci_dev_get(pdev);
1256
1257         base_addr = pci_resource_start(pdev, 0);
1258         bar_size  = pci_resource_len(pdev, 0);
1259         device->dma_base = ioremap_nocache(base_addr, DMA_REG_SIZE);
1260         if (!device->dma_base) {
1261                 pr_err("ERR_MDMA:ioremap failed\n");
1262                 err = -ENOMEM;
1263                 goto err_ioremap;
1264         }
1265         pci_set_drvdata(pdev, device);
1266         pci_set_master(pdev);
1267         device->max_chan = info->max_chan;
1268         device->chan_base = info->ch_base;
1269         device->block_size = info->block_size;
1270         device->pimr_mask = info->pimr_mask;
1271
1272         err = mid_setup_dma(pdev);
1273         if (err)
1274                 goto err_dma;
1275
1276         pm_runtime_put_noidle(&pdev->dev);
1277         pm_runtime_allow(&pdev->dev);
1278         return 0;
1279
1280 err_dma:
1281         iounmap(device->dma_base);
1282 err_ioremap:
1283         pci_dev_put(pdev);
1284         kfree(device);
1285 err_kzalloc:
1286 err_set_dma_mask:
1287         pci_release_regions(pdev);
1288         pci_disable_device(pdev);
1289 err_request_regions:
1290 err_enable_device:
1291         pr_err("ERR_MDMA:Probe failed %d\n", err);
1292         return err;
1293 }
1294
1295 /**
1296  * intel_mid_dma_remove -       PCI remove
1297  * @pdev: Controller PCI device structure
1298  *
1299  * Free up all resources and data
1300  * Call shutdown_dma to complete contoller and chan cleanup
1301  */
1302 static void __devexit intel_mid_dma_remove(struct pci_dev *pdev)
1303 {
1304         struct middma_device *device = pci_get_drvdata(pdev);
1305
1306         pm_runtime_get_noresume(&pdev->dev);
1307         pm_runtime_forbid(&pdev->dev);
1308         middma_shutdown(pdev);
1309         pci_dev_put(pdev);
1310         kfree(device);
1311         pci_release_regions(pdev);
1312         pci_disable_device(pdev);
1313 }
1314
1315 /* Power Management */
1316 /*
1317 * dma_suspend - PCI suspend function
1318 *
1319 * @pci: PCI device structure
1320 * @state: PM message
1321 *
1322 * This function is called by OS when a power event occurs
1323 */
1324 int dma_suspend(struct pci_dev *pci, pm_message_t state)
1325 {
1326         int i;
1327         struct middma_device *device = pci_get_drvdata(pci);
1328         pr_debug("MDMA: dma_suspend called\n");
1329
1330         for (i = 0; i < device->max_chan; i++) {
1331                 if (device->ch[i].in_use)
1332                         return -EAGAIN;
1333         }
1334         device->state = SUSPENDED;
1335         pci_save_state(pci);
1336         pci_disable_device(pci);
1337         pci_set_power_state(pci, PCI_D3hot);
1338         return 0;
1339 }
1340
1341 /**
1342 * dma_resume - PCI resume function
1343 *
1344 * @pci: PCI device structure
1345 *
1346 * This function is called by OS when a power event occurs
1347 */
1348 int dma_resume(struct pci_dev *pci)
1349 {
1350         int ret;
1351         struct middma_device *device = pci_get_drvdata(pci);
1352
1353         pr_debug("MDMA: dma_resume called\n");
1354         pci_set_power_state(pci, PCI_D0);
1355         pci_restore_state(pci);
1356         ret = pci_enable_device(pci);
1357         if (ret) {
1358                 pr_err("MDMA: device can't be enabled for %x\n", pci->device);
1359                 return ret;
1360         }
1361         device->state = RUNNING;
1362         iowrite32(REG_BIT0, device->dma_base + DMA_CFG);
1363         return 0;
1364 }
1365
1366 static int dma_runtime_suspend(struct device *dev)
1367 {
1368         struct pci_dev *pci_dev = to_pci_dev(dev);
1369         struct middma_device *device = pci_get_drvdata(pci_dev);
1370
1371         device->state = SUSPENDED;
1372         return 0;
1373 }
1374
1375 static int dma_runtime_resume(struct device *dev)
1376 {
1377         struct pci_dev *pci_dev = to_pci_dev(dev);
1378         struct middma_device *device = pci_get_drvdata(pci_dev);
1379
1380         device->state = RUNNING;
1381         iowrite32(REG_BIT0, device->dma_base + DMA_CFG);
1382         return 0;
1383 }
1384
1385 static int dma_runtime_idle(struct device *dev)
1386 {
1387         struct pci_dev *pdev = to_pci_dev(dev);
1388         struct middma_device *device = pci_get_drvdata(pdev);
1389         int i;
1390
1391         for (i = 0; i < device->max_chan; i++) {
1392                 if (device->ch[i].in_use)
1393                         return -EAGAIN;
1394         }
1395
1396         return pm_schedule_suspend(dev, 0);
1397 }
1398
1399 /******************************************************************************
1400 * PCI stuff
1401 */
1402 static struct pci_device_id intel_mid_dma_ids[] = {
1403         { PCI_VDEVICE(INTEL, INTEL_MID_DMAC1_ID),       INFO(2, 6, 4095, 0x200020)},
1404         { PCI_VDEVICE(INTEL, INTEL_MID_DMAC2_ID),       INFO(2, 0, 2047, 0)},
1405         { PCI_VDEVICE(INTEL, INTEL_MID_GP_DMAC2_ID),    INFO(2, 0, 2047, 0)},
1406         { PCI_VDEVICE(INTEL, INTEL_MFLD_DMAC1_ID),      INFO(4, 0, 4095, 0x400040)},
1407         { 0, }
1408 };
1409 MODULE_DEVICE_TABLE(pci, intel_mid_dma_ids);
1410
1411 static const struct dev_pm_ops intel_mid_dma_pm = {
1412         .runtime_suspend = dma_runtime_suspend,
1413         .runtime_resume = dma_runtime_resume,
1414         .runtime_idle = dma_runtime_idle,
1415 };
1416
1417 static struct pci_driver intel_mid_dma_pci_driver = {
1418         .name           =       "Intel MID DMA",
1419         .id_table       =       intel_mid_dma_ids,
1420         .probe          =       intel_mid_dma_probe,
1421         .remove         =       __devexit_p(intel_mid_dma_remove),
1422 #ifdef CONFIG_PM
1423         .suspend = dma_suspend,
1424         .resume = dma_resume,
1425         .driver = {
1426                 .pm = &intel_mid_dma_pm,
1427         },
1428 #endif
1429 };
1430
1431 static int __init intel_mid_dma_init(void)
1432 {
1433         pr_debug("INFO_MDMA: LNW DMA Driver Version %s\n",
1434                         INTEL_MID_DMA_DRIVER_VERSION);
1435         return pci_register_driver(&intel_mid_dma_pci_driver);
1436 }
1437 fs_initcall(intel_mid_dma_init);
1438
1439 static void __exit intel_mid_dma_exit(void)
1440 {
1441         pci_unregister_driver(&intel_mid_dma_pci_driver);
1442 }
1443 module_exit(intel_mid_dma_exit);
1444
1445 MODULE_AUTHOR("Vinod Koul <vinod.koul@intel.com>");
1446 MODULE_DESCRIPTION("Intel (R) MID DMAC Driver");
1447 MODULE_LICENSE("GPL v2");
1448 MODULE_VERSION(INTEL_MID_DMA_DRIVER_VERSION);