Merge remote branch 'origin' into secretlab/next-devicetree
[linux-2.6.git] / drivers / dma / fsldma.c
1 /*
2  * Freescale MPC85xx, MPC83xx DMA Engine support
3  *
4  * Copyright (C) 2007 Freescale Semiconductor, Inc. All rights reserved.
5  *
6  * Author:
7  *   Zhang Wei <wei.zhang@freescale.com>, Jul 2007
8  *   Ebony Zhu <ebony.zhu@freescale.com>, May 2007
9  *
10  * Description:
11  *   DMA engine driver for Freescale MPC8540 DMA controller, which is
12  *   also fit for MPC8560, MPC8555, MPC8548, MPC8641, and etc.
13  *   The support for MPC8349 DMA contorller is also added.
14  *
15  * This driver instructs the DMA controller to issue the PCI Read Multiple
16  * command for PCI read operations, instead of using the default PCI Read Line
17  * command. Please be aware that this setting may result in read pre-fetching
18  * on some platforms.
19  *
20  * This is free software; you can redistribute it and/or modify
21  * it under the terms of the GNU General Public License as published by
22  * the Free Software Foundation; either version 2 of the License, or
23  * (at your option) any later version.
24  *
25  */
26
27 #include <linux/init.h>
28 #include <linux/module.h>
29 #include <linux/pci.h>
30 #include <linux/slab.h>
31 #include <linux/interrupt.h>
32 #include <linux/dmaengine.h>
33 #include <linux/delay.h>
34 #include <linux/dma-mapping.h>
35 #include <linux/dmapool.h>
36 #include <linux/of_platform.h>
37
38 #include <asm/fsldma.h>
39 #include "fsldma.h"
40
41 static void dma_init(struct fsldma_chan *chan)
42 {
43         /* Reset the channel */
44         DMA_OUT(chan, &chan->regs->mr, 0, 32);
45
46         switch (chan->feature & FSL_DMA_IP_MASK) {
47         case FSL_DMA_IP_85XX:
48                 /* Set the channel to below modes:
49                  * EIE - Error interrupt enable
50                  * EOSIE - End of segments interrupt enable (basic mode)
51                  * EOLNIE - End of links interrupt enable
52                  */
53                 DMA_OUT(chan, &chan->regs->mr, FSL_DMA_MR_EIE
54                                 | FSL_DMA_MR_EOLNIE | FSL_DMA_MR_EOSIE, 32);
55                 break;
56         case FSL_DMA_IP_83XX:
57                 /* Set the channel to below modes:
58                  * EOTIE - End-of-transfer interrupt enable
59                  * PRC_RM - PCI read multiple
60                  */
61                 DMA_OUT(chan, &chan->regs->mr, FSL_DMA_MR_EOTIE
62                                 | FSL_DMA_MR_PRC_RM, 32);
63                 break;
64         }
65 }
66
67 static void set_sr(struct fsldma_chan *chan, u32 val)
68 {
69         DMA_OUT(chan, &chan->regs->sr, val, 32);
70 }
71
72 static u32 get_sr(struct fsldma_chan *chan)
73 {
74         return DMA_IN(chan, &chan->regs->sr, 32);
75 }
76
77 static void set_desc_cnt(struct fsldma_chan *chan,
78                                 struct fsl_dma_ld_hw *hw, u32 count)
79 {
80         hw->count = CPU_TO_DMA(chan, count, 32);
81 }
82
83 static void set_desc_src(struct fsldma_chan *chan,
84                                 struct fsl_dma_ld_hw *hw, dma_addr_t src)
85 {
86         u64 snoop_bits;
87
88         snoop_bits = ((chan->feature & FSL_DMA_IP_MASK) == FSL_DMA_IP_85XX)
89                 ? ((u64)FSL_DMA_SATR_SREADTYPE_SNOOP_READ << 32) : 0;
90         hw->src_addr = CPU_TO_DMA(chan, snoop_bits | src, 64);
91 }
92
93 static void set_desc_dst(struct fsldma_chan *chan,
94                                 struct fsl_dma_ld_hw *hw, dma_addr_t dst)
95 {
96         u64 snoop_bits;
97
98         snoop_bits = ((chan->feature & FSL_DMA_IP_MASK) == FSL_DMA_IP_85XX)
99                 ? ((u64)FSL_DMA_DATR_DWRITETYPE_SNOOP_WRITE << 32) : 0;
100         hw->dst_addr = CPU_TO_DMA(chan, snoop_bits | dst, 64);
101 }
102
103 static void set_desc_next(struct fsldma_chan *chan,
104                                 struct fsl_dma_ld_hw *hw, dma_addr_t next)
105 {
106         u64 snoop_bits;
107
108         snoop_bits = ((chan->feature & FSL_DMA_IP_MASK) == FSL_DMA_IP_83XX)
109                 ? FSL_DMA_SNEN : 0;
110         hw->next_ln_addr = CPU_TO_DMA(chan, snoop_bits | next, 64);
111 }
112
113 static void set_cdar(struct fsldma_chan *chan, dma_addr_t addr)
114 {
115         DMA_OUT(chan, &chan->regs->cdar, addr | FSL_DMA_SNEN, 64);
116 }
117
118 static dma_addr_t get_cdar(struct fsldma_chan *chan)
119 {
120         return DMA_IN(chan, &chan->regs->cdar, 64) & ~FSL_DMA_SNEN;
121 }
122
123 static dma_addr_t get_ndar(struct fsldma_chan *chan)
124 {
125         return DMA_IN(chan, &chan->regs->ndar, 64);
126 }
127
128 static u32 get_bcr(struct fsldma_chan *chan)
129 {
130         return DMA_IN(chan, &chan->regs->bcr, 32);
131 }
132
133 static int dma_is_idle(struct fsldma_chan *chan)
134 {
135         u32 sr = get_sr(chan);
136         return (!(sr & FSL_DMA_SR_CB)) || (sr & FSL_DMA_SR_CH);
137 }
138
139 static void dma_start(struct fsldma_chan *chan)
140 {
141         u32 mode;
142
143         mode = DMA_IN(chan, &chan->regs->mr, 32);
144
145         if ((chan->feature & FSL_DMA_IP_MASK) == FSL_DMA_IP_85XX) {
146                 if (chan->feature & FSL_DMA_CHAN_PAUSE_EXT) {
147                         DMA_OUT(chan, &chan->regs->bcr, 0, 32);
148                         mode |= FSL_DMA_MR_EMP_EN;
149                 } else {
150                         mode &= ~FSL_DMA_MR_EMP_EN;
151                 }
152         }
153
154         if (chan->feature & FSL_DMA_CHAN_START_EXT)
155                 mode |= FSL_DMA_MR_EMS_EN;
156         else
157                 mode |= FSL_DMA_MR_CS;
158
159         DMA_OUT(chan, &chan->regs->mr, mode, 32);
160 }
161
162 static void dma_halt(struct fsldma_chan *chan)
163 {
164         u32 mode;
165         int i;
166
167         mode = DMA_IN(chan, &chan->regs->mr, 32);
168         mode |= FSL_DMA_MR_CA;
169         DMA_OUT(chan, &chan->regs->mr, mode, 32);
170
171         mode &= ~(FSL_DMA_MR_CS | FSL_DMA_MR_EMS_EN | FSL_DMA_MR_CA);
172         DMA_OUT(chan, &chan->regs->mr, mode, 32);
173
174         for (i = 0; i < 100; i++) {
175                 if (dma_is_idle(chan))
176                         return;
177
178                 udelay(10);
179         }
180
181         if (!dma_is_idle(chan))
182                 dev_err(chan->dev, "DMA halt timeout!\n");
183 }
184
185 static void set_ld_eol(struct fsldma_chan *chan,
186                         struct fsl_desc_sw *desc)
187 {
188         u64 snoop_bits;
189
190         snoop_bits = ((chan->feature & FSL_DMA_IP_MASK) == FSL_DMA_IP_83XX)
191                 ? FSL_DMA_SNEN : 0;
192
193         desc->hw.next_ln_addr = CPU_TO_DMA(chan,
194                 DMA_TO_CPU(chan, desc->hw.next_ln_addr, 64) | FSL_DMA_EOL
195                         | snoop_bits, 64);
196 }
197
198 /**
199  * fsl_chan_set_src_loop_size - Set source address hold transfer size
200  * @chan : Freescale DMA channel
201  * @size     : Address loop size, 0 for disable loop
202  *
203  * The set source address hold transfer size. The source
204  * address hold or loop transfer size is when the DMA transfer
205  * data from source address (SA), if the loop size is 4, the DMA will
206  * read data from SA, SA + 1, SA + 2, SA + 3, then loop back to SA,
207  * SA + 1 ... and so on.
208  */
209 static void fsl_chan_set_src_loop_size(struct fsldma_chan *chan, int size)
210 {
211         u32 mode;
212
213         mode = DMA_IN(chan, &chan->regs->mr, 32);
214
215         switch (size) {
216         case 0:
217                 mode &= ~FSL_DMA_MR_SAHE;
218                 break;
219         case 1:
220         case 2:
221         case 4:
222         case 8:
223                 mode |= FSL_DMA_MR_SAHE | (__ilog2(size) << 14);
224                 break;
225         }
226
227         DMA_OUT(chan, &chan->regs->mr, mode, 32);
228 }
229
230 /**
231  * fsl_chan_set_dst_loop_size - Set destination address hold transfer size
232  * @chan : Freescale DMA channel
233  * @size     : Address loop size, 0 for disable loop
234  *
235  * The set destination address hold transfer size. The destination
236  * address hold or loop transfer size is when the DMA transfer
237  * data to destination address (TA), if the loop size is 4, the DMA will
238  * write data to TA, TA + 1, TA + 2, TA + 3, then loop back to TA,
239  * TA + 1 ... and so on.
240  */
241 static void fsl_chan_set_dst_loop_size(struct fsldma_chan *chan, int size)
242 {
243         u32 mode;
244
245         mode = DMA_IN(chan, &chan->regs->mr, 32);
246
247         switch (size) {
248         case 0:
249                 mode &= ~FSL_DMA_MR_DAHE;
250                 break;
251         case 1:
252         case 2:
253         case 4:
254         case 8:
255                 mode |= FSL_DMA_MR_DAHE | (__ilog2(size) << 16);
256                 break;
257         }
258
259         DMA_OUT(chan, &chan->regs->mr, mode, 32);
260 }
261
262 /**
263  * fsl_chan_set_request_count - Set DMA Request Count for external control
264  * @chan : Freescale DMA channel
265  * @size     : Number of bytes to transfer in a single request
266  *
267  * The Freescale DMA channel can be controlled by the external signal DREQ#.
268  * The DMA request count is how many bytes are allowed to transfer before
269  * pausing the channel, after which a new assertion of DREQ# resumes channel
270  * operation.
271  *
272  * A size of 0 disables external pause control. The maximum size is 1024.
273  */
274 static void fsl_chan_set_request_count(struct fsldma_chan *chan, int size)
275 {
276         u32 mode;
277
278         BUG_ON(size > 1024);
279
280         mode = DMA_IN(chan, &chan->regs->mr, 32);
281         mode |= (__ilog2(size) << 24) & 0x0f000000;
282
283         DMA_OUT(chan, &chan->regs->mr, mode, 32);
284 }
285
286 /**
287  * fsl_chan_toggle_ext_pause - Toggle channel external pause status
288  * @chan : Freescale DMA channel
289  * @enable   : 0 is disabled, 1 is enabled.
290  *
291  * The Freescale DMA channel can be controlled by the external signal DREQ#.
292  * The DMA Request Count feature should be used in addition to this feature
293  * to set the number of bytes to transfer before pausing the channel.
294  */
295 static void fsl_chan_toggle_ext_pause(struct fsldma_chan *chan, int enable)
296 {
297         if (enable)
298                 chan->feature |= FSL_DMA_CHAN_PAUSE_EXT;
299         else
300                 chan->feature &= ~FSL_DMA_CHAN_PAUSE_EXT;
301 }
302
303 /**
304  * fsl_chan_toggle_ext_start - Toggle channel external start status
305  * @chan : Freescale DMA channel
306  * @enable   : 0 is disabled, 1 is enabled.
307  *
308  * If enable the external start, the channel can be started by an
309  * external DMA start pin. So the dma_start() does not start the
310  * transfer immediately. The DMA channel will wait for the
311  * control pin asserted.
312  */
313 static void fsl_chan_toggle_ext_start(struct fsldma_chan *chan, int enable)
314 {
315         if (enable)
316                 chan->feature |= FSL_DMA_CHAN_START_EXT;
317         else
318                 chan->feature &= ~FSL_DMA_CHAN_START_EXT;
319 }
320
321 static void append_ld_queue(struct fsldma_chan *chan,
322                             struct fsl_desc_sw *desc)
323 {
324         struct fsl_desc_sw *tail = to_fsl_desc(chan->ld_pending.prev);
325
326         if (list_empty(&chan->ld_pending))
327                 goto out_splice;
328
329         /*
330          * Add the hardware descriptor to the chain of hardware descriptors
331          * that already exists in memory.
332          *
333          * This will un-set the EOL bit of the existing transaction, and the
334          * last link in this transaction will become the EOL descriptor.
335          */
336         set_desc_next(chan, &tail->hw, desc->async_tx.phys);
337
338         /*
339          * Add the software descriptor and all children to the list
340          * of pending transactions
341          */
342 out_splice:
343         list_splice_tail_init(&desc->tx_list, &chan->ld_pending);
344 }
345
346 static dma_cookie_t fsl_dma_tx_submit(struct dma_async_tx_descriptor *tx)
347 {
348         struct fsldma_chan *chan = to_fsl_chan(tx->chan);
349         struct fsl_desc_sw *desc = tx_to_fsl_desc(tx);
350         struct fsl_desc_sw *child;
351         unsigned long flags;
352         dma_cookie_t cookie;
353
354         spin_lock_irqsave(&chan->desc_lock, flags);
355
356         /*
357          * assign cookies to all of the software descriptors
358          * that make up this transaction
359          */
360         cookie = chan->common.cookie;
361         list_for_each_entry(child, &desc->tx_list, node) {
362                 cookie++;
363                 if (cookie < 0)
364                         cookie = 1;
365
366                 child->async_tx.cookie = cookie;
367         }
368
369         chan->common.cookie = cookie;
370
371         /* put this transaction onto the tail of the pending queue */
372         append_ld_queue(chan, desc);
373
374         spin_unlock_irqrestore(&chan->desc_lock, flags);
375
376         return cookie;
377 }
378
379 /**
380  * fsl_dma_alloc_descriptor - Allocate descriptor from channel's DMA pool.
381  * @chan : Freescale DMA channel
382  *
383  * Return - The descriptor allocated. NULL for failed.
384  */
385 static struct fsl_desc_sw *fsl_dma_alloc_descriptor(
386                                         struct fsldma_chan *chan)
387 {
388         struct fsl_desc_sw *desc;
389         dma_addr_t pdesc;
390
391         desc = dma_pool_alloc(chan->desc_pool, GFP_ATOMIC, &pdesc);
392         if (!desc) {
393                 dev_dbg(chan->dev, "out of memory for link desc\n");
394                 return NULL;
395         }
396
397         memset(desc, 0, sizeof(*desc));
398         INIT_LIST_HEAD(&desc->tx_list);
399         dma_async_tx_descriptor_init(&desc->async_tx, &chan->common);
400         desc->async_tx.tx_submit = fsl_dma_tx_submit;
401         desc->async_tx.phys = pdesc;
402
403         return desc;
404 }
405
406
407 /**
408  * fsl_dma_alloc_chan_resources - Allocate resources for DMA channel.
409  * @chan : Freescale DMA channel
410  *
411  * This function will create a dma pool for descriptor allocation.
412  *
413  * Return - The number of descriptors allocated.
414  */
415 static int fsl_dma_alloc_chan_resources(struct dma_chan *dchan)
416 {
417         struct fsldma_chan *chan = to_fsl_chan(dchan);
418
419         /* Has this channel already been allocated? */
420         if (chan->desc_pool)
421                 return 1;
422
423         /*
424          * We need the descriptor to be aligned to 32bytes
425          * for meeting FSL DMA specification requirement.
426          */
427         chan->desc_pool = dma_pool_create("fsl_dma_engine_desc_pool",
428                                           chan->dev,
429                                           sizeof(struct fsl_desc_sw),
430                                           __alignof__(struct fsl_desc_sw), 0);
431         if (!chan->desc_pool) {
432                 dev_err(chan->dev, "unable to allocate channel %d "
433                                    "descriptor pool\n", chan->id);
434                 return -ENOMEM;
435         }
436
437         /* there is at least one descriptor free to be allocated */
438         return 1;
439 }
440
441 /**
442  * fsldma_free_desc_list - Free all descriptors in a queue
443  * @chan: Freescae DMA channel
444  * @list: the list to free
445  *
446  * LOCKING: must hold chan->desc_lock
447  */
448 static void fsldma_free_desc_list(struct fsldma_chan *chan,
449                                   struct list_head *list)
450 {
451         struct fsl_desc_sw *desc, *_desc;
452
453         list_for_each_entry_safe(desc, _desc, list, node) {
454                 list_del(&desc->node);
455                 dma_pool_free(chan->desc_pool, desc, desc->async_tx.phys);
456         }
457 }
458
459 static void fsldma_free_desc_list_reverse(struct fsldma_chan *chan,
460                                           struct list_head *list)
461 {
462         struct fsl_desc_sw *desc, *_desc;
463
464         list_for_each_entry_safe_reverse(desc, _desc, list, node) {
465                 list_del(&desc->node);
466                 dma_pool_free(chan->desc_pool, desc, desc->async_tx.phys);
467         }
468 }
469
470 /**
471  * fsl_dma_free_chan_resources - Free all resources of the channel.
472  * @chan : Freescale DMA channel
473  */
474 static void fsl_dma_free_chan_resources(struct dma_chan *dchan)
475 {
476         struct fsldma_chan *chan = to_fsl_chan(dchan);
477         unsigned long flags;
478
479         dev_dbg(chan->dev, "Free all channel resources.\n");
480         spin_lock_irqsave(&chan->desc_lock, flags);
481         fsldma_free_desc_list(chan, &chan->ld_pending);
482         fsldma_free_desc_list(chan, &chan->ld_running);
483         spin_unlock_irqrestore(&chan->desc_lock, flags);
484
485         dma_pool_destroy(chan->desc_pool);
486         chan->desc_pool = NULL;
487 }
488
489 static struct dma_async_tx_descriptor *
490 fsl_dma_prep_interrupt(struct dma_chan *dchan, unsigned long flags)
491 {
492         struct fsldma_chan *chan;
493         struct fsl_desc_sw *new;
494
495         if (!dchan)
496                 return NULL;
497
498         chan = to_fsl_chan(dchan);
499
500         new = fsl_dma_alloc_descriptor(chan);
501         if (!new) {
502                 dev_err(chan->dev, "No free memory for link descriptor\n");
503                 return NULL;
504         }
505
506         new->async_tx.cookie = -EBUSY;
507         new->async_tx.flags = flags;
508
509         /* Insert the link descriptor to the LD ring */
510         list_add_tail(&new->node, &new->tx_list);
511
512         /* Set End-of-link to the last link descriptor of new list*/
513         set_ld_eol(chan, new);
514
515         return &new->async_tx;
516 }
517
518 static struct dma_async_tx_descriptor *fsl_dma_prep_memcpy(
519         struct dma_chan *dchan, dma_addr_t dma_dst, dma_addr_t dma_src,
520         size_t len, unsigned long flags)
521 {
522         struct fsldma_chan *chan;
523         struct fsl_desc_sw *first = NULL, *prev = NULL, *new;
524         size_t copy;
525
526         if (!dchan)
527                 return NULL;
528
529         if (!len)
530                 return NULL;
531
532         chan = to_fsl_chan(dchan);
533
534         do {
535
536                 /* Allocate the link descriptor from DMA pool */
537                 new = fsl_dma_alloc_descriptor(chan);
538                 if (!new) {
539                         dev_err(chan->dev,
540                                         "No free memory for link descriptor\n");
541                         goto fail;
542                 }
543 #ifdef FSL_DMA_LD_DEBUG
544                 dev_dbg(chan->dev, "new link desc alloc %p\n", new);
545 #endif
546
547                 copy = min(len, (size_t)FSL_DMA_BCR_MAX_CNT);
548
549                 set_desc_cnt(chan, &new->hw, copy);
550                 set_desc_src(chan, &new->hw, dma_src);
551                 set_desc_dst(chan, &new->hw, dma_dst);
552
553                 if (!first)
554                         first = new;
555                 else
556                         set_desc_next(chan, &prev->hw, new->async_tx.phys);
557
558                 new->async_tx.cookie = 0;
559                 async_tx_ack(&new->async_tx);
560
561                 prev = new;
562                 len -= copy;
563                 dma_src += copy;
564                 dma_dst += copy;
565
566                 /* Insert the link descriptor to the LD ring */
567                 list_add_tail(&new->node, &first->tx_list);
568         } while (len);
569
570         new->async_tx.flags = flags; /* client is in control of this ack */
571         new->async_tx.cookie = -EBUSY;
572
573         /* Set End-of-link to the last link descriptor of new list*/
574         set_ld_eol(chan, new);
575
576         return &first->async_tx;
577
578 fail:
579         if (!first)
580                 return NULL;
581
582         fsldma_free_desc_list_reverse(chan, &first->tx_list);
583         return NULL;
584 }
585
586 /**
587  * fsl_dma_prep_slave_sg - prepare descriptors for a DMA_SLAVE transaction
588  * @chan: DMA channel
589  * @sgl: scatterlist to transfer to/from
590  * @sg_len: number of entries in @scatterlist
591  * @direction: DMA direction
592  * @flags: DMAEngine flags
593  *
594  * Prepare a set of descriptors for a DMA_SLAVE transaction. Following the
595  * DMA_SLAVE API, this gets the device-specific information from the
596  * chan->private variable.
597  */
598 static struct dma_async_tx_descriptor *fsl_dma_prep_slave_sg(
599         struct dma_chan *dchan, struct scatterlist *sgl, unsigned int sg_len,
600         enum dma_data_direction direction, unsigned long flags)
601 {
602         struct fsldma_chan *chan;
603         struct fsl_desc_sw *first = NULL, *prev = NULL, *new = NULL;
604         struct fsl_dma_slave *slave;
605         size_t copy;
606
607         int i;
608         struct scatterlist *sg;
609         size_t sg_used;
610         size_t hw_used;
611         struct fsl_dma_hw_addr *hw;
612         dma_addr_t dma_dst, dma_src;
613
614         if (!dchan)
615                 return NULL;
616
617         if (!dchan->private)
618                 return NULL;
619
620         chan = to_fsl_chan(dchan);
621         slave = dchan->private;
622
623         if (list_empty(&slave->addresses))
624                 return NULL;
625
626         hw = list_first_entry(&slave->addresses, struct fsl_dma_hw_addr, entry);
627         hw_used = 0;
628
629         /*
630          * Build the hardware transaction to copy from the scatterlist to
631          * the hardware, or from the hardware to the scatterlist
632          *
633          * If you are copying from the hardware to the scatterlist and it
634          * takes two hardware entries to fill an entire page, then both
635          * hardware entries will be coalesced into the same page
636          *
637          * If you are copying from the scatterlist to the hardware and a
638          * single page can fill two hardware entries, then the data will
639          * be read out of the page into the first hardware entry, and so on
640          */
641         for_each_sg(sgl, sg, sg_len, i) {
642                 sg_used = 0;
643
644                 /* Loop until the entire scatterlist entry is used */
645                 while (sg_used < sg_dma_len(sg)) {
646
647                         /*
648                          * If we've used up the current hardware address/length
649                          * pair, we need to load a new one
650                          *
651                          * This is done in a while loop so that descriptors with
652                          * length == 0 will be skipped
653                          */
654                         while (hw_used >= hw->length) {
655
656                                 /*
657                                  * If the current hardware entry is the last
658                                  * entry in the list, we're finished
659                                  */
660                                 if (list_is_last(&hw->entry, &slave->addresses))
661                                         goto finished;
662
663                                 /* Get the next hardware address/length pair */
664                                 hw = list_entry(hw->entry.next,
665                                                 struct fsl_dma_hw_addr, entry);
666                                 hw_used = 0;
667                         }
668
669                         /* Allocate the link descriptor from DMA pool */
670                         new = fsl_dma_alloc_descriptor(chan);
671                         if (!new) {
672                                 dev_err(chan->dev, "No free memory for "
673                                                        "link descriptor\n");
674                                 goto fail;
675                         }
676 #ifdef FSL_DMA_LD_DEBUG
677                         dev_dbg(chan->dev, "new link desc alloc %p\n", new);
678 #endif
679
680                         /*
681                          * Calculate the maximum number of bytes to transfer,
682                          * making sure it is less than the DMA controller limit
683                          */
684                         copy = min_t(size_t, sg_dma_len(sg) - sg_used,
685                                              hw->length - hw_used);
686                         copy = min_t(size_t, copy, FSL_DMA_BCR_MAX_CNT);
687
688                         /*
689                          * DMA_FROM_DEVICE
690                          * from the hardware to the scatterlist
691                          *
692                          * DMA_TO_DEVICE
693                          * from the scatterlist to the hardware
694                          */
695                         if (direction == DMA_FROM_DEVICE) {
696                                 dma_src = hw->address + hw_used;
697                                 dma_dst = sg_dma_address(sg) + sg_used;
698                         } else {
699                                 dma_src = sg_dma_address(sg) + sg_used;
700                                 dma_dst = hw->address + hw_used;
701                         }
702
703                         /* Fill in the descriptor */
704                         set_desc_cnt(chan, &new->hw, copy);
705                         set_desc_src(chan, &new->hw, dma_src);
706                         set_desc_dst(chan, &new->hw, dma_dst);
707
708                         /*
709                          * If this is not the first descriptor, chain the
710                          * current descriptor after the previous descriptor
711                          */
712                         if (!first) {
713                                 first = new;
714                         } else {
715                                 set_desc_next(chan, &prev->hw,
716                                               new->async_tx.phys);
717                         }
718
719                         new->async_tx.cookie = 0;
720                         async_tx_ack(&new->async_tx);
721
722                         prev = new;
723                         sg_used += copy;
724                         hw_used += copy;
725
726                         /* Insert the link descriptor into the LD ring */
727                         list_add_tail(&new->node, &first->tx_list);
728                 }
729         }
730
731 finished:
732
733         /* All of the hardware address/length pairs had length == 0 */
734         if (!first || !new)
735                 return NULL;
736
737         new->async_tx.flags = flags;
738         new->async_tx.cookie = -EBUSY;
739
740         /* Set End-of-link to the last link descriptor of new list */
741         set_ld_eol(chan, new);
742
743         /* Enable extra controller features */
744         if (chan->set_src_loop_size)
745                 chan->set_src_loop_size(chan, slave->src_loop_size);
746
747         if (chan->set_dst_loop_size)
748                 chan->set_dst_loop_size(chan, slave->dst_loop_size);
749
750         if (chan->toggle_ext_start)
751                 chan->toggle_ext_start(chan, slave->external_start);
752
753         if (chan->toggle_ext_pause)
754                 chan->toggle_ext_pause(chan, slave->external_pause);
755
756         if (chan->set_request_count)
757                 chan->set_request_count(chan, slave->request_count);
758
759         return &first->async_tx;
760
761 fail:
762         /* If first was not set, then we failed to allocate the very first
763          * descriptor, and we're done */
764         if (!first)
765                 return NULL;
766
767         /*
768          * First is set, so all of the descriptors we allocated have been added
769          * to first->tx_list, INCLUDING "first" itself. Therefore we
770          * must traverse the list backwards freeing each descriptor in turn
771          *
772          * We're re-using variables for the loop, oh well
773          */
774         fsldma_free_desc_list_reverse(chan, &first->tx_list);
775         return NULL;
776 }
777
778 static int fsl_dma_device_control(struct dma_chan *dchan,
779                                   enum dma_ctrl_cmd cmd, unsigned long arg)
780 {
781         struct fsldma_chan *chan;
782         unsigned long flags;
783
784         /* Only supports DMA_TERMINATE_ALL */
785         if (cmd != DMA_TERMINATE_ALL)
786                 return -ENXIO;
787
788         if (!dchan)
789                 return -EINVAL;
790
791         chan = to_fsl_chan(dchan);
792
793         /* Halt the DMA engine */
794         dma_halt(chan);
795
796         spin_lock_irqsave(&chan->desc_lock, flags);
797
798         /* Remove and free all of the descriptors in the LD queue */
799         fsldma_free_desc_list(chan, &chan->ld_pending);
800         fsldma_free_desc_list(chan, &chan->ld_running);
801
802         spin_unlock_irqrestore(&chan->desc_lock, flags);
803
804         return 0;
805 }
806
807 /**
808  * fsl_dma_update_completed_cookie - Update the completed cookie.
809  * @chan : Freescale DMA channel
810  *
811  * CONTEXT: hardirq
812  */
813 static void fsl_dma_update_completed_cookie(struct fsldma_chan *chan)
814 {
815         struct fsl_desc_sw *desc;
816         unsigned long flags;
817         dma_cookie_t cookie;
818
819         spin_lock_irqsave(&chan->desc_lock, flags);
820
821         if (list_empty(&chan->ld_running)) {
822                 dev_dbg(chan->dev, "no running descriptors\n");
823                 goto out_unlock;
824         }
825
826         /* Get the last descriptor, update the cookie to that */
827         desc = to_fsl_desc(chan->ld_running.prev);
828         if (dma_is_idle(chan))
829                 cookie = desc->async_tx.cookie;
830         else {
831                 cookie = desc->async_tx.cookie - 1;
832                 if (unlikely(cookie < DMA_MIN_COOKIE))
833                         cookie = DMA_MAX_COOKIE;
834         }
835
836         chan->completed_cookie = cookie;
837
838 out_unlock:
839         spin_unlock_irqrestore(&chan->desc_lock, flags);
840 }
841
842 /**
843  * fsldma_desc_status - Check the status of a descriptor
844  * @chan: Freescale DMA channel
845  * @desc: DMA SW descriptor
846  *
847  * This function will return the status of the given descriptor
848  */
849 static enum dma_status fsldma_desc_status(struct fsldma_chan *chan,
850                                           struct fsl_desc_sw *desc)
851 {
852         return dma_async_is_complete(desc->async_tx.cookie,
853                                      chan->completed_cookie,
854                                      chan->common.cookie);
855 }
856
857 /**
858  * fsl_chan_ld_cleanup - Clean up link descriptors
859  * @chan : Freescale DMA channel
860  *
861  * This function clean up the ld_queue of DMA channel.
862  */
863 static void fsl_chan_ld_cleanup(struct fsldma_chan *chan)
864 {
865         struct fsl_desc_sw *desc, *_desc;
866         unsigned long flags;
867
868         spin_lock_irqsave(&chan->desc_lock, flags);
869
870         dev_dbg(chan->dev, "chan completed_cookie = %d\n", chan->completed_cookie);
871         list_for_each_entry_safe(desc, _desc, &chan->ld_running, node) {
872                 dma_async_tx_callback callback;
873                 void *callback_param;
874
875                 if (fsldma_desc_status(chan, desc) == DMA_IN_PROGRESS)
876                         break;
877
878                 /* Remove from the list of running transactions */
879                 list_del(&desc->node);
880
881                 /* Run the link descriptor callback function */
882                 callback = desc->async_tx.callback;
883                 callback_param = desc->async_tx.callback_param;
884                 if (callback) {
885                         spin_unlock_irqrestore(&chan->desc_lock, flags);
886                         dev_dbg(chan->dev, "LD %p callback\n", desc);
887                         callback(callback_param);
888                         spin_lock_irqsave(&chan->desc_lock, flags);
889                 }
890
891                 /* Run any dependencies, then free the descriptor */
892                 dma_run_dependencies(&desc->async_tx);
893                 dma_pool_free(chan->desc_pool, desc, desc->async_tx.phys);
894         }
895
896         spin_unlock_irqrestore(&chan->desc_lock, flags);
897 }
898
899 /**
900  * fsl_chan_xfer_ld_queue - transfer any pending transactions
901  * @chan : Freescale DMA channel
902  *
903  * This will make sure that any pending transactions will be run.
904  * If the DMA controller is idle, it will be started. Otherwise,
905  * the DMA controller's interrupt handler will start any pending
906  * transactions when it becomes idle.
907  */
908 static void fsl_chan_xfer_ld_queue(struct fsldma_chan *chan)
909 {
910         struct fsl_desc_sw *desc;
911         unsigned long flags;
912
913         spin_lock_irqsave(&chan->desc_lock, flags);
914
915         /*
916          * If the list of pending descriptors is empty, then we
917          * don't need to do any work at all
918          */
919         if (list_empty(&chan->ld_pending)) {
920                 dev_dbg(chan->dev, "no pending LDs\n");
921                 goto out_unlock;
922         }
923
924         /*
925          * The DMA controller is not idle, which means the interrupt
926          * handler will start any queued transactions when it runs
927          * at the end of the current transaction
928          */
929         if (!dma_is_idle(chan)) {
930                 dev_dbg(chan->dev, "DMA controller still busy\n");
931                 goto out_unlock;
932         }
933
934         /*
935          * TODO:
936          * make sure the dma_halt() function really un-wedges the
937          * controller as much as possible
938          */
939         dma_halt(chan);
940
941         /*
942          * If there are some link descriptors which have not been
943          * transferred, we need to start the controller
944          */
945
946         /*
947          * Move all elements from the queue of pending transactions
948          * onto the list of running transactions
949          */
950         desc = list_first_entry(&chan->ld_pending, struct fsl_desc_sw, node);
951         list_splice_tail_init(&chan->ld_pending, &chan->ld_running);
952
953         /*
954          * Program the descriptor's address into the DMA controller,
955          * then start the DMA transaction
956          */
957         set_cdar(chan, desc->async_tx.phys);
958         dma_start(chan);
959
960 out_unlock:
961         spin_unlock_irqrestore(&chan->desc_lock, flags);
962 }
963
964 /**
965  * fsl_dma_memcpy_issue_pending - Issue the DMA start command
966  * @chan : Freescale DMA channel
967  */
968 static void fsl_dma_memcpy_issue_pending(struct dma_chan *dchan)
969 {
970         struct fsldma_chan *chan = to_fsl_chan(dchan);
971         fsl_chan_xfer_ld_queue(chan);
972 }
973
974 /**
975  * fsl_tx_status - Determine the DMA status
976  * @chan : Freescale DMA channel
977  */
978 static enum dma_status fsl_tx_status(struct dma_chan *dchan,
979                                         dma_cookie_t cookie,
980                                         struct dma_tx_state *txstate)
981 {
982         struct fsldma_chan *chan = to_fsl_chan(dchan);
983         dma_cookie_t last_used;
984         dma_cookie_t last_complete;
985
986         fsl_chan_ld_cleanup(chan);
987
988         last_used = dchan->cookie;
989         last_complete = chan->completed_cookie;
990
991         dma_set_tx_state(txstate, last_complete, last_used, 0);
992
993         return dma_async_is_complete(cookie, last_complete, last_used);
994 }
995
996 /*----------------------------------------------------------------------------*/
997 /* Interrupt Handling                                                         */
998 /*----------------------------------------------------------------------------*/
999
1000 static irqreturn_t fsldma_chan_irq(int irq, void *data)
1001 {
1002         struct fsldma_chan *chan = data;
1003         int update_cookie = 0;
1004         int xfer_ld_q = 0;
1005         u32 stat;
1006
1007         /* save and clear the status register */
1008         stat = get_sr(chan);
1009         set_sr(chan, stat);
1010         dev_dbg(chan->dev, "irq: channel %d, stat = 0x%x\n", chan->id, stat);
1011
1012         stat &= ~(FSL_DMA_SR_CB | FSL_DMA_SR_CH);
1013         if (!stat)
1014                 return IRQ_NONE;
1015
1016         if (stat & FSL_DMA_SR_TE)
1017                 dev_err(chan->dev, "Transfer Error!\n");
1018
1019         /*
1020          * Programming Error
1021          * The DMA_INTERRUPT async_tx is a NULL transfer, which will
1022          * triger a PE interrupt.
1023          */
1024         if (stat & FSL_DMA_SR_PE) {
1025                 dev_dbg(chan->dev, "irq: Programming Error INT\n");
1026                 if (get_bcr(chan) == 0) {
1027                         /* BCR register is 0, this is a DMA_INTERRUPT async_tx.
1028                          * Now, update the completed cookie, and continue the
1029                          * next uncompleted transfer.
1030                          */
1031                         update_cookie = 1;
1032                         xfer_ld_q = 1;
1033                 }
1034                 stat &= ~FSL_DMA_SR_PE;
1035         }
1036
1037         /*
1038          * If the link descriptor segment transfer finishes,
1039          * we will recycle the used descriptor.
1040          */
1041         if (stat & FSL_DMA_SR_EOSI) {
1042                 dev_dbg(chan->dev, "irq: End-of-segments INT\n");
1043                 dev_dbg(chan->dev, "irq: clndar 0x%llx, nlndar 0x%llx\n",
1044                         (unsigned long long)get_cdar(chan),
1045                         (unsigned long long)get_ndar(chan));
1046                 stat &= ~FSL_DMA_SR_EOSI;
1047                 update_cookie = 1;
1048         }
1049
1050         /*
1051          * For MPC8349, EOCDI event need to update cookie
1052          * and start the next transfer if it exist.
1053          */
1054         if (stat & FSL_DMA_SR_EOCDI) {
1055                 dev_dbg(chan->dev, "irq: End-of-Chain link INT\n");
1056                 stat &= ~FSL_DMA_SR_EOCDI;
1057                 update_cookie = 1;
1058                 xfer_ld_q = 1;
1059         }
1060
1061         /*
1062          * If it current transfer is the end-of-transfer,
1063          * we should clear the Channel Start bit for
1064          * prepare next transfer.
1065          */
1066         if (stat & FSL_DMA_SR_EOLNI) {
1067                 dev_dbg(chan->dev, "irq: End-of-link INT\n");
1068                 stat &= ~FSL_DMA_SR_EOLNI;
1069                 xfer_ld_q = 1;
1070         }
1071
1072         if (update_cookie)
1073                 fsl_dma_update_completed_cookie(chan);
1074         if (xfer_ld_q)
1075                 fsl_chan_xfer_ld_queue(chan);
1076         if (stat)
1077                 dev_dbg(chan->dev, "irq: unhandled sr 0x%02x\n", stat);
1078
1079         dev_dbg(chan->dev, "irq: Exit\n");
1080         tasklet_schedule(&chan->tasklet);
1081         return IRQ_HANDLED;
1082 }
1083
1084 static void dma_do_tasklet(unsigned long data)
1085 {
1086         struct fsldma_chan *chan = (struct fsldma_chan *)data;
1087         fsl_chan_ld_cleanup(chan);
1088 }
1089
1090 static irqreturn_t fsldma_ctrl_irq(int irq, void *data)
1091 {
1092         struct fsldma_device *fdev = data;
1093         struct fsldma_chan *chan;
1094         unsigned int handled = 0;
1095         u32 gsr, mask;
1096         int i;
1097
1098         gsr = (fdev->feature & FSL_DMA_BIG_ENDIAN) ? in_be32(fdev->regs)
1099                                                    : in_le32(fdev->regs);
1100         mask = 0xff000000;
1101         dev_dbg(fdev->dev, "IRQ: gsr 0x%.8x\n", gsr);
1102
1103         for (i = 0; i < FSL_DMA_MAX_CHANS_PER_DEVICE; i++) {
1104                 chan = fdev->chan[i];
1105                 if (!chan)
1106                         continue;
1107
1108                 if (gsr & mask) {
1109                         dev_dbg(fdev->dev, "IRQ: chan %d\n", chan->id);
1110                         fsldma_chan_irq(irq, chan);
1111                         handled++;
1112                 }
1113
1114                 gsr &= ~mask;
1115                 mask >>= 8;
1116         }
1117
1118         return IRQ_RETVAL(handled);
1119 }
1120
1121 static void fsldma_free_irqs(struct fsldma_device *fdev)
1122 {
1123         struct fsldma_chan *chan;
1124         int i;
1125
1126         if (fdev->irq != NO_IRQ) {
1127                 dev_dbg(fdev->dev, "free per-controller IRQ\n");
1128                 free_irq(fdev->irq, fdev);
1129                 return;
1130         }
1131
1132         for (i = 0; i < FSL_DMA_MAX_CHANS_PER_DEVICE; i++) {
1133                 chan = fdev->chan[i];
1134                 if (chan && chan->irq != NO_IRQ) {
1135                         dev_dbg(fdev->dev, "free channel %d IRQ\n", chan->id);
1136                         free_irq(chan->irq, chan);
1137                 }
1138         }
1139 }
1140
1141 static int fsldma_request_irqs(struct fsldma_device *fdev)
1142 {
1143         struct fsldma_chan *chan;
1144         int ret;
1145         int i;
1146
1147         /* if we have a per-controller IRQ, use that */
1148         if (fdev->irq != NO_IRQ) {
1149                 dev_dbg(fdev->dev, "request per-controller IRQ\n");
1150                 ret = request_irq(fdev->irq, fsldma_ctrl_irq, IRQF_SHARED,
1151                                   "fsldma-controller", fdev);
1152                 return ret;
1153         }
1154
1155         /* no per-controller IRQ, use the per-channel IRQs */
1156         for (i = 0; i < FSL_DMA_MAX_CHANS_PER_DEVICE; i++) {
1157                 chan = fdev->chan[i];
1158                 if (!chan)
1159                         continue;
1160
1161                 if (chan->irq == NO_IRQ) {
1162                         dev_err(fdev->dev, "no interrupts property defined for "
1163                                            "DMA channel %d. Please fix your "
1164                                            "device tree\n", chan->id);
1165                         ret = -ENODEV;
1166                         goto out_unwind;
1167                 }
1168
1169                 dev_dbg(fdev->dev, "request channel %d IRQ\n", chan->id);
1170                 ret = request_irq(chan->irq, fsldma_chan_irq, IRQF_SHARED,
1171                                   "fsldma-chan", chan);
1172                 if (ret) {
1173                         dev_err(fdev->dev, "unable to request IRQ for DMA "
1174                                            "channel %d\n", chan->id);
1175                         goto out_unwind;
1176                 }
1177         }
1178
1179         return 0;
1180
1181 out_unwind:
1182         for (/* none */; i >= 0; i--) {
1183                 chan = fdev->chan[i];
1184                 if (!chan)
1185                         continue;
1186
1187                 if (chan->irq == NO_IRQ)
1188                         continue;
1189
1190                 free_irq(chan->irq, chan);
1191         }
1192
1193         return ret;
1194 }
1195
1196 /*----------------------------------------------------------------------------*/
1197 /* OpenFirmware Subsystem                                                     */
1198 /*----------------------------------------------------------------------------*/
1199
1200 static int __devinit fsl_dma_chan_probe(struct fsldma_device *fdev,
1201         struct device_node *node, u32 feature, const char *compatible)
1202 {
1203         struct fsldma_chan *chan;
1204         struct resource res;
1205         int err;
1206
1207         /* alloc channel */
1208         chan = kzalloc(sizeof(*chan), GFP_KERNEL);
1209         if (!chan) {
1210                 dev_err(fdev->dev, "no free memory for DMA channels!\n");
1211                 err = -ENOMEM;
1212                 goto out_return;
1213         }
1214
1215         /* ioremap registers for use */
1216         chan->regs = of_iomap(node, 0);
1217         if (!chan->regs) {
1218                 dev_err(fdev->dev, "unable to ioremap registers\n");
1219                 err = -ENOMEM;
1220                 goto out_free_chan;
1221         }
1222
1223         err = of_address_to_resource(node, 0, &res);
1224         if (err) {
1225                 dev_err(fdev->dev, "unable to find 'reg' property\n");
1226                 goto out_iounmap_regs;
1227         }
1228
1229         chan->feature = feature;
1230         if (!fdev->feature)
1231                 fdev->feature = chan->feature;
1232
1233         /*
1234          * If the DMA device's feature is different than the feature
1235          * of its channels, report the bug
1236          */
1237         WARN_ON(fdev->feature != chan->feature);
1238
1239         chan->dev = fdev->dev;
1240         chan->id = ((res.start - 0x100) & 0xfff) >> 7;
1241         if (chan->id >= FSL_DMA_MAX_CHANS_PER_DEVICE) {
1242                 dev_err(fdev->dev, "too many channels for device\n");
1243                 err = -EINVAL;
1244                 goto out_iounmap_regs;
1245         }
1246
1247         fdev->chan[chan->id] = chan;
1248         tasklet_init(&chan->tasklet, dma_do_tasklet, (unsigned long)chan);
1249
1250         /* Initialize the channel */
1251         dma_init(chan);
1252
1253         /* Clear cdar registers */
1254         set_cdar(chan, 0);
1255
1256         switch (chan->feature & FSL_DMA_IP_MASK) {
1257         case FSL_DMA_IP_85XX:
1258                 chan->toggle_ext_pause = fsl_chan_toggle_ext_pause;
1259         case FSL_DMA_IP_83XX:
1260                 chan->toggle_ext_start = fsl_chan_toggle_ext_start;
1261                 chan->set_src_loop_size = fsl_chan_set_src_loop_size;
1262                 chan->set_dst_loop_size = fsl_chan_set_dst_loop_size;
1263                 chan->set_request_count = fsl_chan_set_request_count;
1264         }
1265
1266         spin_lock_init(&chan->desc_lock);
1267         INIT_LIST_HEAD(&chan->ld_pending);
1268         INIT_LIST_HEAD(&chan->ld_running);
1269
1270         chan->common.device = &fdev->common;
1271
1272         /* find the IRQ line, if it exists in the device tree */
1273         chan->irq = irq_of_parse_and_map(node, 0);
1274
1275         /* Add the channel to DMA device channel list */
1276         list_add_tail(&chan->common.device_node, &fdev->common.channels);
1277         fdev->common.chancnt++;
1278
1279         dev_info(fdev->dev, "#%d (%s), irq %d\n", chan->id, compatible,
1280                  chan->irq != NO_IRQ ? chan->irq : fdev->irq);
1281
1282         return 0;
1283
1284 out_iounmap_regs:
1285         iounmap(chan->regs);
1286 out_free_chan:
1287         kfree(chan);
1288 out_return:
1289         return err;
1290 }
1291
1292 static void fsl_dma_chan_remove(struct fsldma_chan *chan)
1293 {
1294         irq_dispose_mapping(chan->irq);
1295         list_del(&chan->common.device_node);
1296         iounmap(chan->regs);
1297         kfree(chan);
1298 }
1299
1300 static int __devinit fsldma_of_probe(struct of_device *op,
1301                         const struct of_device_id *match)
1302 {
1303         struct fsldma_device *fdev;
1304         struct device_node *child;
1305         int err;
1306
1307         fdev = kzalloc(sizeof(*fdev), GFP_KERNEL);
1308         if (!fdev) {
1309                 dev_err(&op->dev, "No enough memory for 'priv'\n");
1310                 err = -ENOMEM;
1311                 goto out_return;
1312         }
1313
1314         fdev->dev = &op->dev;
1315         INIT_LIST_HEAD(&fdev->common.channels);
1316
1317         /* ioremap the registers for use */
1318         fdev->regs = of_iomap(op->dev.of_node, 0);
1319         if (!fdev->regs) {
1320                 dev_err(&op->dev, "unable to ioremap registers\n");
1321                 err = -ENOMEM;
1322                 goto out_free_fdev;
1323         }
1324
1325         /* map the channel IRQ if it exists, but don't hookup the handler yet */
1326         fdev->irq = irq_of_parse_and_map(op->dev.of_node, 0);
1327
1328         dma_cap_set(DMA_MEMCPY, fdev->common.cap_mask);
1329         dma_cap_set(DMA_INTERRUPT, fdev->common.cap_mask);
1330         dma_cap_set(DMA_SLAVE, fdev->common.cap_mask);
1331         fdev->common.device_alloc_chan_resources = fsl_dma_alloc_chan_resources;
1332         fdev->common.device_free_chan_resources = fsl_dma_free_chan_resources;
1333         fdev->common.device_prep_dma_interrupt = fsl_dma_prep_interrupt;
1334         fdev->common.device_prep_dma_memcpy = fsl_dma_prep_memcpy;
1335         fdev->common.device_tx_status = fsl_tx_status;
1336         fdev->common.device_issue_pending = fsl_dma_memcpy_issue_pending;
1337         fdev->common.device_prep_slave_sg = fsl_dma_prep_slave_sg;
1338         fdev->common.device_control = fsl_dma_device_control;
1339         fdev->common.dev = &op->dev;
1340
1341         dev_set_drvdata(&op->dev, fdev);
1342
1343         /*
1344          * We cannot use of_platform_bus_probe() because there is no
1345          * of_platform_bus_remove(). Instead, we manually instantiate every DMA
1346          * channel object.
1347          */
1348         for_each_child_of_node(op->dev.of_node, child) {
1349                 if (of_device_is_compatible(child, "fsl,eloplus-dma-channel")) {
1350                         fsl_dma_chan_probe(fdev, child,
1351                                 FSL_DMA_IP_85XX | FSL_DMA_BIG_ENDIAN,
1352                                 "fsl,eloplus-dma-channel");
1353                 }
1354
1355                 if (of_device_is_compatible(child, "fsl,elo-dma-channel")) {
1356                         fsl_dma_chan_probe(fdev, child,
1357                                 FSL_DMA_IP_83XX | FSL_DMA_LITTLE_ENDIAN,
1358                                 "fsl,elo-dma-channel");
1359                 }
1360         }
1361
1362         /*
1363          * Hookup the IRQ handler(s)
1364          *
1365          * If we have a per-controller interrupt, we prefer that to the
1366          * per-channel interrupts to reduce the number of shared interrupt
1367          * handlers on the same IRQ line
1368          */
1369         err = fsldma_request_irqs(fdev);
1370         if (err) {
1371                 dev_err(fdev->dev, "unable to request IRQs\n");
1372                 goto out_free_fdev;
1373         }
1374
1375         dma_async_device_register(&fdev->common);
1376         return 0;
1377
1378 out_free_fdev:
1379         irq_dispose_mapping(fdev->irq);
1380         kfree(fdev);
1381 out_return:
1382         return err;
1383 }
1384
1385 static int fsldma_of_remove(struct of_device *op)
1386 {
1387         struct fsldma_device *fdev;
1388         unsigned int i;
1389
1390         fdev = dev_get_drvdata(&op->dev);
1391         dma_async_device_unregister(&fdev->common);
1392
1393         fsldma_free_irqs(fdev);
1394
1395         for (i = 0; i < FSL_DMA_MAX_CHANS_PER_DEVICE; i++) {
1396                 if (fdev->chan[i])
1397                         fsl_dma_chan_remove(fdev->chan[i]);
1398         }
1399
1400         iounmap(fdev->regs);
1401         dev_set_drvdata(&op->dev, NULL);
1402         kfree(fdev);
1403
1404         return 0;
1405 }
1406
1407 static const struct of_device_id fsldma_of_ids[] = {
1408         { .compatible = "fsl,eloplus-dma", },
1409         { .compatible = "fsl,elo-dma", },
1410         {}
1411 };
1412
1413 static struct of_platform_driver fsldma_of_driver = {
1414         .driver = {
1415                 .name = "fsl-elo-dma",
1416                 .owner = THIS_MODULE,
1417                 .of_match_table = fsldma_of_ids,
1418         },
1419         .probe = fsldma_of_probe,
1420         .remove = fsldma_of_remove,
1421 };
1422
1423 /*----------------------------------------------------------------------------*/
1424 /* Module Init / Exit                                                         */
1425 /*----------------------------------------------------------------------------*/
1426
1427 static __init int fsldma_init(void)
1428 {
1429         int ret;
1430
1431         pr_info("Freescale Elo / Elo Plus DMA driver\n");
1432
1433         ret = of_register_platform_driver(&fsldma_of_driver);
1434         if (ret)
1435                 pr_err("fsldma: failed to register platform driver\n");
1436
1437         return ret;
1438 }
1439
1440 static void __exit fsldma_exit(void)
1441 {
1442         of_unregister_platform_driver(&fsldma_of_driver);
1443 }
1444
1445 subsys_initcall(fsldma_init);
1446 module_exit(fsldma_exit);
1447
1448 MODULE_DESCRIPTION("Freescale Elo / Elo Plus DMA driver");
1449 MODULE_LICENSE("GPL");