media: tegra: enable a clock for VIP in APB MISC register
[linux-2.6.git] / drivers / dma / at_hdmac.c
1 /*
2  * Driver for the Atmel AHB DMA Controller (aka HDMA or DMAC on AT91 systems)
3  *
4  * Copyright (C) 2008 Atmel Corporation
5  *
6  * This program is free software; you can redistribute it and/or modify
7  * it under the terms of the GNU General Public License as published by
8  * the Free Software Foundation; either version 2 of the License, or
9  * (at your option) any later version.
10  *
11  *
12  * This supports the Atmel AHB DMA Controller,
13  *
14  * The driver has currently been tested with the Atmel AT91SAM9RL
15  * and AT91SAM9G45 series.
16  */
17
18 #include <linux/clk.h>
19 #include <linux/dmaengine.h>
20 #include <linux/dma-mapping.h>
21 #include <linux/dmapool.h>
22 #include <linux/interrupt.h>
23 #include <linux/module.h>
24 #include <linux/platform_device.h>
25 #include <linux/slab.h>
26
27 #include "at_hdmac_regs.h"
28 #include "dmaengine.h"
29
30 /*
31  * Glossary
32  * --------
33  *
34  * at_hdmac             : Name of the ATmel AHB DMA Controller
35  * at_dma_ / atdma      : ATmel DMA controller entity related
36  * atc_ / atchan        : ATmel DMA Channel entity related
37  */
38
39 #define ATC_DEFAULT_CFG         (ATC_FIFOCFG_HALFFIFO)
40 #define ATC_DEFAULT_CTRLA       (0)
41 #define ATC_DEFAULT_CTRLB       (ATC_SIF(AT_DMA_MEM_IF) \
42                                 |ATC_DIF(AT_DMA_MEM_IF))
43
44 /*
45  * Initial number of descriptors to allocate for each channel. This could
46  * be increased during dma usage.
47  */
48 static unsigned int init_nr_desc_per_channel = 64;
49 module_param(init_nr_desc_per_channel, uint, 0644);
50 MODULE_PARM_DESC(init_nr_desc_per_channel,
51                  "initial descriptors per channel (default: 64)");
52
53
54 /* prototypes */
55 static dma_cookie_t atc_tx_submit(struct dma_async_tx_descriptor *tx);
56
57
58 /*----------------------------------------------------------------------*/
59
60 static struct at_desc *atc_first_active(struct at_dma_chan *atchan)
61 {
62         return list_first_entry(&atchan->active_list,
63                                 struct at_desc, desc_node);
64 }
65
66 static struct at_desc *atc_first_queued(struct at_dma_chan *atchan)
67 {
68         return list_first_entry(&atchan->queue,
69                                 struct at_desc, desc_node);
70 }
71
72 /**
73  * atc_alloc_descriptor - allocate and return an initialized descriptor
74  * @chan: the channel to allocate descriptors for
75  * @gfp_flags: GFP allocation flags
76  *
77  * Note: The ack-bit is positioned in the descriptor flag at creation time
78  *       to make initial allocation more convenient. This bit will be cleared
79  *       and control will be given to client at usage time (during
80  *       preparation functions).
81  */
82 static struct at_desc *atc_alloc_descriptor(struct dma_chan *chan,
83                                             gfp_t gfp_flags)
84 {
85         struct at_desc  *desc = NULL;
86         struct at_dma   *atdma = to_at_dma(chan->device);
87         dma_addr_t phys;
88
89         desc = dma_pool_alloc(atdma->dma_desc_pool, gfp_flags, &phys);
90         if (desc) {
91                 memset(desc, 0, sizeof(struct at_desc));
92                 INIT_LIST_HEAD(&desc->tx_list);
93                 dma_async_tx_descriptor_init(&desc->txd, chan);
94                 /* txd.flags will be overwritten in prep functions */
95                 desc->txd.flags = DMA_CTRL_ACK;
96                 desc->txd.tx_submit = atc_tx_submit;
97                 desc->txd.phys = phys;
98         }
99
100         return desc;
101 }
102
103 /**
104  * atc_desc_get - get an unused descriptor from free_list
105  * @atchan: channel we want a new descriptor for
106  */
107 static struct at_desc *atc_desc_get(struct at_dma_chan *atchan)
108 {
109         struct at_desc *desc, *_desc;
110         struct at_desc *ret = NULL;
111         unsigned int i = 0;
112         LIST_HEAD(tmp_list);
113
114         spin_lock_bh(&atchan->lock);
115         list_for_each_entry_safe(desc, _desc, &atchan->free_list, desc_node) {
116                 i++;
117                 if (async_tx_test_ack(&desc->txd)) {
118                         list_del(&desc->desc_node);
119                         ret = desc;
120                         break;
121                 }
122                 dev_dbg(chan2dev(&atchan->chan_common),
123                                 "desc %p not ACKed\n", desc);
124         }
125         spin_unlock_bh(&atchan->lock);
126         dev_vdbg(chan2dev(&atchan->chan_common),
127                 "scanned %u descriptors on freelist\n", i);
128
129         /* no more descriptor available in initial pool: create one more */
130         if (!ret) {
131                 ret = atc_alloc_descriptor(&atchan->chan_common, GFP_ATOMIC);
132                 if (ret) {
133                         spin_lock_bh(&atchan->lock);
134                         atchan->descs_allocated++;
135                         spin_unlock_bh(&atchan->lock);
136                 } else {
137                         dev_err(chan2dev(&atchan->chan_common),
138                                         "not enough descriptors available\n");
139                 }
140         }
141
142         return ret;
143 }
144
145 /**
146  * atc_desc_put - move a descriptor, including any children, to the free list
147  * @atchan: channel we work on
148  * @desc: descriptor, at the head of a chain, to move to free list
149  */
150 static void atc_desc_put(struct at_dma_chan *atchan, struct at_desc *desc)
151 {
152         if (desc) {
153                 struct at_desc *child;
154
155                 spin_lock_bh(&atchan->lock);
156                 list_for_each_entry(child, &desc->tx_list, desc_node)
157                         dev_vdbg(chan2dev(&atchan->chan_common),
158                                         "moving child desc %p to freelist\n",
159                                         child);
160                 list_splice_init(&desc->tx_list, &atchan->free_list);
161                 dev_vdbg(chan2dev(&atchan->chan_common),
162                          "moving desc %p to freelist\n", desc);
163                 list_add(&desc->desc_node, &atchan->free_list);
164                 spin_unlock_bh(&atchan->lock);
165         }
166 }
167
168 /**
169  * atc_desc_chain - build chain adding a descripor
170  * @first: address of first descripor of the chain
171  * @prev: address of previous descripor of the chain
172  * @desc: descriptor to queue
173  *
174  * Called from prep_* functions
175  */
176 static void atc_desc_chain(struct at_desc **first, struct at_desc **prev,
177                            struct at_desc *desc)
178 {
179         if (!(*first)) {
180                 *first = desc;
181         } else {
182                 /* inform the HW lli about chaining */
183                 (*prev)->lli.dscr = desc->txd.phys;
184                 /* insert the link descriptor to the LD ring */
185                 list_add_tail(&desc->desc_node,
186                                 &(*first)->tx_list);
187         }
188         *prev = desc;
189 }
190
191 /**
192  * atc_dostart - starts the DMA engine for real
193  * @atchan: the channel we want to start
194  * @first: first descriptor in the list we want to begin with
195  *
196  * Called with atchan->lock held and bh disabled
197  */
198 static void atc_dostart(struct at_dma_chan *atchan, struct at_desc *first)
199 {
200         struct at_dma   *atdma = to_at_dma(atchan->chan_common.device);
201
202         /* ASSERT:  channel is idle */
203         if (atc_chan_is_enabled(atchan)) {
204                 dev_err(chan2dev(&atchan->chan_common),
205                         "BUG: Attempted to start non-idle channel\n");
206                 dev_err(chan2dev(&atchan->chan_common),
207                         "  channel: s0x%x d0x%x ctrl0x%x:0x%x l0x%x\n",
208                         channel_readl(atchan, SADDR),
209                         channel_readl(atchan, DADDR),
210                         channel_readl(atchan, CTRLA),
211                         channel_readl(atchan, CTRLB),
212                         channel_readl(atchan, DSCR));
213
214                 /* The tasklet will hopefully advance the queue... */
215                 return;
216         }
217
218         vdbg_dump_regs(atchan);
219
220         /* clear any pending interrupt */
221         while (dma_readl(atdma, EBCISR))
222                 cpu_relax();
223
224         channel_writel(atchan, SADDR, 0);
225         channel_writel(atchan, DADDR, 0);
226         channel_writel(atchan, CTRLA, 0);
227         channel_writel(atchan, CTRLB, 0);
228         channel_writel(atchan, DSCR, first->txd.phys);
229         dma_writel(atdma, CHER, atchan->mask);
230
231         vdbg_dump_regs(atchan);
232 }
233
234 /**
235  * atc_chain_complete - finish work for one transaction chain
236  * @atchan: channel we work on
237  * @desc: descriptor at the head of the chain we want do complete
238  *
239  * Called with atchan->lock held and bh disabled */
240 static void
241 atc_chain_complete(struct at_dma_chan *atchan, struct at_desc *desc)
242 {
243         struct dma_async_tx_descriptor  *txd = &desc->txd;
244
245         dev_vdbg(chan2dev(&atchan->chan_common),
246                 "descriptor %u complete\n", txd->cookie);
247
248         dma_cookie_complete(txd);
249
250         /* move children to free_list */
251         list_splice_init(&desc->tx_list, &atchan->free_list);
252         /* move myself to free_list */
253         list_move(&desc->desc_node, &atchan->free_list);
254
255         /* unmap dma addresses (not on slave channels) */
256         if (!atchan->chan_common.private) {
257                 struct device *parent = chan2parent(&atchan->chan_common);
258                 if (!(txd->flags & DMA_COMPL_SKIP_DEST_UNMAP)) {
259                         if (txd->flags & DMA_COMPL_DEST_UNMAP_SINGLE)
260                                 dma_unmap_single(parent,
261                                                 desc->lli.daddr,
262                                                 desc->len, DMA_FROM_DEVICE);
263                         else
264                                 dma_unmap_page(parent,
265                                                 desc->lli.daddr,
266                                                 desc->len, DMA_FROM_DEVICE);
267                 }
268                 if (!(txd->flags & DMA_COMPL_SKIP_SRC_UNMAP)) {
269                         if (txd->flags & DMA_COMPL_SRC_UNMAP_SINGLE)
270                                 dma_unmap_single(parent,
271                                                 desc->lli.saddr,
272                                                 desc->len, DMA_TO_DEVICE);
273                         else
274                                 dma_unmap_page(parent,
275                                                 desc->lli.saddr,
276                                                 desc->len, DMA_TO_DEVICE);
277                 }
278         }
279
280         /* for cyclic transfers,
281          * no need to replay callback function while stopping */
282         if (!test_bit(ATC_IS_CYCLIC, &atchan->status)) {
283                 dma_async_tx_callback   callback = txd->callback;
284                 void                    *param = txd->callback_param;
285
286                 /*
287                  * The API requires that no submissions are done from a
288                  * callback, so we don't need to drop the lock here
289                  */
290                 if (callback)
291                         callback(param);
292         }
293
294         dma_run_dependencies(txd);
295 }
296
297 /**
298  * atc_complete_all - finish work for all transactions
299  * @atchan: channel to complete transactions for
300  *
301  * Eventually submit queued descriptors if any
302  *
303  * Assume channel is idle while calling this function
304  * Called with atchan->lock held and bh disabled
305  */
306 static void atc_complete_all(struct at_dma_chan *atchan)
307 {
308         struct at_desc *desc, *_desc;
309         LIST_HEAD(list);
310
311         dev_vdbg(chan2dev(&atchan->chan_common), "complete all\n");
312
313         BUG_ON(atc_chan_is_enabled(atchan));
314
315         /*
316          * Submit queued descriptors ASAP, i.e. before we go through
317          * the completed ones.
318          */
319         if (!list_empty(&atchan->queue))
320                 atc_dostart(atchan, atc_first_queued(atchan));
321         /* empty active_list now it is completed */
322         list_splice_init(&atchan->active_list, &list);
323         /* empty queue list by moving descriptors (if any) to active_list */
324         list_splice_init(&atchan->queue, &atchan->active_list);
325
326         list_for_each_entry_safe(desc, _desc, &list, desc_node)
327                 atc_chain_complete(atchan, desc);
328 }
329
330 /**
331  * atc_cleanup_descriptors - cleanup up finished descriptors in active_list
332  * @atchan: channel to be cleaned up
333  *
334  * Called with atchan->lock held and bh disabled
335  */
336 static void atc_cleanup_descriptors(struct at_dma_chan *atchan)
337 {
338         struct at_desc  *desc, *_desc;
339         struct at_desc  *child;
340
341         dev_vdbg(chan2dev(&atchan->chan_common), "cleanup descriptors\n");
342
343         list_for_each_entry_safe(desc, _desc, &atchan->active_list, desc_node) {
344                 if (!(desc->lli.ctrla & ATC_DONE))
345                         /* This one is currently in progress */
346                         return;
347
348                 list_for_each_entry(child, &desc->tx_list, desc_node)
349                         if (!(child->lli.ctrla & ATC_DONE))
350                                 /* Currently in progress */
351                                 return;
352
353                 /*
354                  * No descriptors so far seem to be in progress, i.e.
355                  * this chain must be done.
356                  */
357                 atc_chain_complete(atchan, desc);
358         }
359 }
360
361 /**
362  * atc_advance_work - at the end of a transaction, move forward
363  * @atchan: channel where the transaction ended
364  *
365  * Called with atchan->lock held and bh disabled
366  */
367 static void atc_advance_work(struct at_dma_chan *atchan)
368 {
369         dev_vdbg(chan2dev(&atchan->chan_common), "advance_work\n");
370
371         if (list_empty(&atchan->active_list) ||
372             list_is_singular(&atchan->active_list)) {
373                 atc_complete_all(atchan);
374         } else {
375                 atc_chain_complete(atchan, atc_first_active(atchan));
376                 /* advance work */
377                 atc_dostart(atchan, atc_first_active(atchan));
378         }
379 }
380
381
382 /**
383  * atc_handle_error - handle errors reported by DMA controller
384  * @atchan: channel where error occurs
385  *
386  * Called with atchan->lock held and bh disabled
387  */
388 static void atc_handle_error(struct at_dma_chan *atchan)
389 {
390         struct at_desc *bad_desc;
391         struct at_desc *child;
392
393         /*
394          * The descriptor currently at the head of the active list is
395          * broked. Since we don't have any way to report errors, we'll
396          * just have to scream loudly and try to carry on.
397          */
398         bad_desc = atc_first_active(atchan);
399         list_del_init(&bad_desc->desc_node);
400
401         /* As we are stopped, take advantage to push queued descriptors
402          * in active_list */
403         list_splice_init(&atchan->queue, atchan->active_list.prev);
404
405         /* Try to restart the controller */
406         if (!list_empty(&atchan->active_list))
407                 atc_dostart(atchan, atc_first_active(atchan));
408
409         /*
410          * KERN_CRITICAL may seem harsh, but since this only happens
411          * when someone submits a bad physical address in a
412          * descriptor, we should consider ourselves lucky that the
413          * controller flagged an error instead of scribbling over
414          * random memory locations.
415          */
416         dev_crit(chan2dev(&atchan->chan_common),
417                         "Bad descriptor submitted for DMA!\n");
418         dev_crit(chan2dev(&atchan->chan_common),
419                         "  cookie: %d\n", bad_desc->txd.cookie);
420         atc_dump_lli(atchan, &bad_desc->lli);
421         list_for_each_entry(child, &bad_desc->tx_list, desc_node)
422                 atc_dump_lli(atchan, &child->lli);
423
424         /* Pretend the descriptor completed successfully */
425         atc_chain_complete(atchan, bad_desc);
426 }
427
428 /**
429  * atc_handle_cyclic - at the end of a period, run callback function
430  * @atchan: channel used for cyclic operations
431  *
432  * Called with atchan->lock held and bh disabled
433  */
434 static void atc_handle_cyclic(struct at_dma_chan *atchan)
435 {
436         struct at_desc                  *first = atc_first_active(atchan);
437         struct dma_async_tx_descriptor  *txd = &first->txd;
438         dma_async_tx_callback           callback = txd->callback;
439         void                            *param = txd->callback_param;
440
441         dev_vdbg(chan2dev(&atchan->chan_common),
442                         "new cyclic period llp 0x%08x\n",
443                         channel_readl(atchan, DSCR));
444
445         if (callback)
446                 callback(param);
447 }
448
449 /*--  IRQ & Tasklet  ---------------------------------------------------*/
450
451 static void atc_tasklet(unsigned long data)
452 {
453         struct at_dma_chan *atchan = (struct at_dma_chan *)data;
454
455         spin_lock(&atchan->lock);
456         if (test_and_clear_bit(ATC_IS_ERROR, &atchan->status))
457                 atc_handle_error(atchan);
458         else if (test_bit(ATC_IS_CYCLIC, &atchan->status))
459                 atc_handle_cyclic(atchan);
460         else
461                 atc_advance_work(atchan);
462
463         spin_unlock(&atchan->lock);
464 }
465
466 static irqreturn_t at_dma_interrupt(int irq, void *dev_id)
467 {
468         struct at_dma           *atdma = (struct at_dma *)dev_id;
469         struct at_dma_chan      *atchan;
470         int                     i;
471         u32                     status, pending, imr;
472         int                     ret = IRQ_NONE;
473
474         do {
475                 imr = dma_readl(atdma, EBCIMR);
476                 status = dma_readl(atdma, EBCISR);
477                 pending = status & imr;
478
479                 if (!pending)
480                         break;
481
482                 dev_vdbg(atdma->dma_common.dev,
483                         "interrupt: status = 0x%08x, 0x%08x, 0x%08x\n",
484                          status, imr, pending);
485
486                 for (i = 0; i < atdma->dma_common.chancnt; i++) {
487                         atchan = &atdma->chan[i];
488                         if (pending & (AT_DMA_BTC(i) | AT_DMA_ERR(i))) {
489                                 if (pending & AT_DMA_ERR(i)) {
490                                         /* Disable channel on AHB error */
491                                         dma_writel(atdma, CHDR,
492                                                 AT_DMA_RES(i) | atchan->mask);
493                                         /* Give information to tasklet */
494                                         set_bit(ATC_IS_ERROR, &atchan->status);
495                                 }
496                                 tasklet_schedule(&atchan->tasklet);
497                                 ret = IRQ_HANDLED;
498                         }
499                 }
500
501         } while (pending);
502
503         return ret;
504 }
505
506
507 /*--  DMA Engine API  --------------------------------------------------*/
508
509 /**
510  * atc_tx_submit - set the prepared descriptor(s) to be executed by the engine
511  * @desc: descriptor at the head of the transaction chain
512  *
513  * Queue chain if DMA engine is working already
514  *
515  * Cookie increment and adding to active_list or queue must be atomic
516  */
517 static dma_cookie_t atc_tx_submit(struct dma_async_tx_descriptor *tx)
518 {
519         struct at_desc          *desc = txd_to_at_desc(tx);
520         struct at_dma_chan      *atchan = to_at_dma_chan(tx->chan);
521         dma_cookie_t            cookie;
522
523         spin_lock_irqsave(&atchan->lock, flags);
524         cookie = dma_cookie_assign(tx);
525
526         if (list_empty(&atchan->active_list)) {
527                 dev_vdbg(chan2dev(tx->chan), "tx_submit: started %u\n",
528                                 desc->txd.cookie);
529                 atc_dostart(atchan, desc);
530                 list_add_tail(&desc->desc_node, &atchan->active_list);
531         } else {
532                 dev_vdbg(chan2dev(tx->chan), "tx_submit: queued %u\n",
533                                 desc->txd.cookie);
534                 list_add_tail(&desc->desc_node, &atchan->queue);
535         }
536
537         spin_unlock_bh(&atchan->lock);
538
539         return cookie;
540 }
541
542 /**
543  * atc_prep_dma_memcpy - prepare a memcpy operation
544  * @chan: the channel to prepare operation on
545  * @dest: operation virtual destination address
546  * @src: operation virtual source address
547  * @len: operation length
548  * @flags: tx descriptor status flags
549  */
550 static struct dma_async_tx_descriptor *
551 atc_prep_dma_memcpy(struct dma_chan *chan, dma_addr_t dest, dma_addr_t src,
552                 size_t len, unsigned long flags)
553 {
554         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
555         struct at_desc          *desc = NULL;
556         struct at_desc          *first = NULL;
557         struct at_desc          *prev = NULL;
558         size_t                  xfer_count;
559         size_t                  offset;
560         unsigned int            src_width;
561         unsigned int            dst_width;
562         u32                     ctrla;
563         u32                     ctrlb;
564
565         dev_vdbg(chan2dev(chan), "prep_dma_memcpy: d0x%x s0x%x l0x%zx f0x%lx\n",
566                         dest, src, len, flags);
567
568         if (unlikely(!len)) {
569                 dev_dbg(chan2dev(chan), "prep_dma_memcpy: length is zero!\n");
570                 return NULL;
571         }
572
573         ctrla =   ATC_DEFAULT_CTRLA;
574         ctrlb =   ATC_DEFAULT_CTRLB | ATC_IEN
575                 | ATC_SRC_ADDR_MODE_INCR
576                 | ATC_DST_ADDR_MODE_INCR
577                 | ATC_FC_MEM2MEM;
578
579         /*
580          * We can be a lot more clever here, but this should take care
581          * of the most common optimization.
582          */
583         if (!((src | dest  | len) & 3)) {
584                 ctrla |= ATC_SRC_WIDTH_WORD | ATC_DST_WIDTH_WORD;
585                 src_width = dst_width = 2;
586         } else if (!((src | dest | len) & 1)) {
587                 ctrla |= ATC_SRC_WIDTH_HALFWORD | ATC_DST_WIDTH_HALFWORD;
588                 src_width = dst_width = 1;
589         } else {
590                 ctrla |= ATC_SRC_WIDTH_BYTE | ATC_DST_WIDTH_BYTE;
591                 src_width = dst_width = 0;
592         }
593
594         for (offset = 0; offset < len; offset += xfer_count << src_width) {
595                 xfer_count = min_t(size_t, (len - offset) >> src_width,
596                                 ATC_BTSIZE_MAX);
597
598                 desc = atc_desc_get(atchan);
599                 if (!desc)
600                         goto err_desc_get;
601
602                 desc->lli.saddr = src + offset;
603                 desc->lli.daddr = dest + offset;
604                 desc->lli.ctrla = ctrla | xfer_count;
605                 desc->lli.ctrlb = ctrlb;
606
607                 desc->txd.cookie = 0;
608
609                 atc_desc_chain(&first, &prev, desc);
610         }
611
612         /* First descriptor of the chain embedds additional information */
613         first->txd.cookie = -EBUSY;
614         first->len = len;
615
616         /* set end-of-link to the last link descriptor of list*/
617         set_desc_eol(desc);
618
619         first->txd.flags = flags; /* client is in control of this ack */
620
621         return &first->txd;
622
623 err_desc_get:
624         atc_desc_put(atchan, first);
625         return NULL;
626 }
627
628
629 /**
630  * atc_prep_slave_sg - prepare descriptors for a DMA_SLAVE transaction
631  * @chan: DMA channel
632  * @sgl: scatterlist to transfer to/from
633  * @sg_len: number of entries in @scatterlist
634  * @direction: DMA direction
635  * @flags: tx descriptor status flags
636  * @context: transaction context (ignored)
637  */
638 static struct dma_async_tx_descriptor *
639 atc_prep_slave_sg(struct dma_chan *chan, struct scatterlist *sgl,
640                 unsigned int sg_len, enum dma_transfer_direction direction,
641                 unsigned long flags, void *context)
642 {
643         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
644         struct at_dma_slave     *atslave = chan->private;
645         struct at_desc          *first = NULL;
646         struct at_desc          *prev = NULL;
647         u32                     ctrla;
648         u32                     ctrlb;
649         dma_addr_t              reg;
650         unsigned int            reg_width;
651         unsigned int            mem_width;
652         unsigned int            i;
653         struct scatterlist      *sg;
654         size_t                  total_len = 0;
655
656         dev_vdbg(chan2dev(chan), "prep_slave_sg (%d): %s f0x%lx\n",
657                         sg_len,
658                         direction == DMA_TO_DEVICE ? "TO DEVICE" : "FROM DEVICE",
659                         flags);
660
661         if (unlikely(!atslave || !sg_len)) {
662                 dev_dbg(chan2dev(chan), "prep_dma_memcpy: length is zero!\n");
663                 return NULL;
664         }
665
666         reg_width = atslave->reg_width;
667
668         ctrla = ATC_DEFAULT_CTRLA | atslave->ctrla;
669         ctrlb = ATC_IEN;
670
671         switch (direction) {
672         case DMA_TO_DEVICE:
673                 ctrla |=  ATC_DST_WIDTH(reg_width);
674                 ctrlb |=  ATC_DST_ADDR_MODE_FIXED
675                         | ATC_SRC_ADDR_MODE_INCR
676                         | ATC_FC_MEM2PER
677                         | ATC_SIF(AT_DMA_MEM_IF) | ATC_DIF(AT_DMA_PER_IF);
678                 reg = atslave->tx_reg;
679                 for_each_sg(sgl, sg, sg_len, i) {
680                         struct at_desc  *desc;
681                         u32             len;
682                         u32             mem;
683
684                         desc = atc_desc_get(atchan);
685                         if (!desc)
686                                 goto err_desc_get;
687
688                         mem = sg_dma_address(sg);
689                         len = sg_dma_len(sg);
690                         mem_width = 2;
691                         if (unlikely(mem & 3 || len & 3))
692                                 mem_width = 0;
693
694                         desc->lli.saddr = mem;
695                         desc->lli.daddr = reg;
696                         desc->lli.ctrla = ctrla
697                                         | ATC_SRC_WIDTH(mem_width)
698                                         | len >> mem_width;
699                         desc->lli.ctrlb = ctrlb;
700
701                         atc_desc_chain(&first, &prev, desc);
702                         total_len += len;
703                 }
704                 break;
705         case DMA_FROM_DEVICE:
706                 ctrla |=  ATC_SRC_WIDTH(reg_width);
707                 ctrlb |=  ATC_DST_ADDR_MODE_INCR
708                         | ATC_SRC_ADDR_MODE_FIXED
709                         | ATC_FC_PER2MEM
710                         | ATC_SIF(AT_DMA_PER_IF) | ATC_DIF(AT_DMA_MEM_IF);
711
712                 reg = atslave->rx_reg;
713                 for_each_sg(sgl, sg, sg_len, i) {
714                         struct at_desc  *desc;
715                         u32             len;
716                         u32             mem;
717
718                         desc = atc_desc_get(atchan);
719                         if (!desc)
720                                 goto err_desc_get;
721
722                         mem = sg_dma_address(sg);
723                         len = sg_dma_len(sg);
724                         mem_width = 2;
725                         if (unlikely(mem & 3 || len & 3))
726                                 mem_width = 0;
727
728                         desc->lli.saddr = reg;
729                         desc->lli.daddr = mem;
730                         desc->lli.ctrla = ctrla
731                                         | ATC_DST_WIDTH(mem_width)
732                                         | len >> reg_width;
733                         desc->lli.ctrlb = ctrlb;
734
735                         atc_desc_chain(&first, &prev, desc);
736                         total_len += len;
737                 }
738                 break;
739         default:
740                 return NULL;
741         }
742
743         /* set end-of-link to the last link descriptor of list*/
744         set_desc_eol(prev);
745
746         /* First descriptor of the chain embedds additional information */
747         first->txd.cookie = -EBUSY;
748         first->len = total_len;
749
750         /* first link descriptor of list is responsible of flags */
751         first->txd.flags = flags; /* client is in control of this ack */
752
753         return &first->txd;
754
755 err_desc_get:
756         dev_err(chan2dev(chan), "not enough descriptors available\n");
757         atc_desc_put(atchan, first);
758         return NULL;
759 }
760
761 /**
762  * atc_dma_cyclic_check_values
763  * Check for too big/unaligned periods and unaligned DMA buffer
764  */
765 static int
766 atc_dma_cyclic_check_values(unsigned int reg_width, dma_addr_t buf_addr,
767                 size_t period_len, enum dma_data_direction direction)
768 {
769         if (period_len > (ATC_BTSIZE_MAX << reg_width))
770                 goto err_out;
771         if (unlikely(period_len & ((1 << reg_width) - 1)))
772                 goto err_out;
773         if (unlikely(buf_addr & ((1 << reg_width) - 1)))
774                 goto err_out;
775         if (unlikely(!(direction & (DMA_TO_DEVICE | DMA_FROM_DEVICE))))
776                 goto err_out;
777
778         return 0;
779
780 err_out:
781         return -EINVAL;
782 }
783
784 /**
785  * atc_dma_cyclic_fill_desc - Fill one period decriptor
786  */
787 static int
788 atc_dma_cyclic_fill_desc(struct at_dma_slave *atslave, struct at_desc *desc,
789                 unsigned int period_index, dma_addr_t buf_addr,
790                 size_t period_len, enum dma_data_direction direction)
791 {
792         u32             ctrla;
793         unsigned int    reg_width = atslave->reg_width;
794
795         /* prepare common CRTLA value */
796         ctrla =   ATC_DEFAULT_CTRLA | atslave->ctrla
797                 | ATC_DST_WIDTH(reg_width)
798                 | ATC_SRC_WIDTH(reg_width)
799                 | period_len >> reg_width;
800
801         switch (direction) {
802         case DMA_TO_DEVICE:
803                 desc->lli.saddr = buf_addr + (period_len * period_index);
804                 desc->lli.daddr = atslave->tx_reg;
805                 desc->lli.ctrla = ctrla;
806                 desc->lli.ctrlb = ATC_DST_ADDR_MODE_FIXED
807                                 | ATC_SRC_ADDR_MODE_INCR
808                                 | ATC_FC_MEM2PER
809                                 | ATC_SIF(AT_DMA_MEM_IF)
810                                 | ATC_DIF(AT_DMA_PER_IF);
811                 break;
812
813         case DMA_FROM_DEVICE:
814                 desc->lli.saddr = atslave->rx_reg;
815                 desc->lli.daddr = buf_addr + (period_len * period_index);
816                 desc->lli.ctrla = ctrla;
817                 desc->lli.ctrlb = ATC_DST_ADDR_MODE_INCR
818                                 | ATC_SRC_ADDR_MODE_FIXED
819                                 | ATC_FC_PER2MEM
820                                 | ATC_SIF(AT_DMA_PER_IF)
821                                 | ATC_DIF(AT_DMA_MEM_IF);
822                 break;
823
824         default:
825                 return -EINVAL;
826         }
827
828         return 0;
829 }
830
831 /**
832  * atc_prep_dma_cyclic - prepare the cyclic DMA transfer
833  * @chan: the DMA channel to prepare
834  * @buf_addr: physical DMA address where the buffer starts
835  * @buf_len: total number of bytes for the entire buffer
836  * @period_len: number of bytes for each period
837  * @direction: transfer direction, to or from device
838  * @context: transfer context (ignored)
839  */
840 static struct dma_async_tx_descriptor *
841 atc_prep_dma_cyclic(struct dma_chan *chan, dma_addr_t buf_addr, size_t buf_len,
842                 size_t period_len, enum dma_transfer_direction direction,
843                 void *context)
844 {
845         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
846         struct at_dma_slave     *atslave = chan->private;
847         struct at_desc          *first = NULL;
848         struct at_desc          *prev = NULL;
849         unsigned long           was_cyclic;
850         unsigned int            periods = buf_len / period_len;
851         unsigned int            i;
852
853         dev_vdbg(chan2dev(chan), "prep_dma_cyclic: %s buf@0x%08x - %d (%d/%d)\n",
854                         direction == DMA_TO_DEVICE ? "TO DEVICE" : "FROM DEVICE",
855                         buf_addr,
856                         periods, buf_len, period_len);
857
858         if (unlikely(!atslave || !buf_len || !period_len)) {
859                 dev_dbg(chan2dev(chan), "prep_dma_cyclic: length is zero!\n");
860                 return NULL;
861         }
862
863         was_cyclic = test_and_set_bit(ATC_IS_CYCLIC, &atchan->status);
864         if (was_cyclic) {
865                 dev_dbg(chan2dev(chan), "prep_dma_cyclic: channel in use!\n");
866                 return NULL;
867         }
868
869         /* Check for too big/unaligned periods and unaligned DMA buffer */
870         if (atc_dma_cyclic_check_values(atslave->reg_width, buf_addr,
871                                         period_len, direction))
872                 goto err_out;
873
874         /* build cyclic linked list */
875         for (i = 0; i < periods; i++) {
876                 struct at_desc  *desc;
877
878                 desc = atc_desc_get(atchan);
879                 if (!desc)
880                         goto err_desc_get;
881
882                 if (atc_dma_cyclic_fill_desc(atslave, desc, i, buf_addr,
883                                                 period_len, direction))
884                         goto err_desc_get;
885
886                 atc_desc_chain(&first, &prev, desc);
887         }
888
889         /* lets make a cyclic list */
890         prev->lli.dscr = first->txd.phys;
891
892         /* First descriptor of the chain embedds additional information */
893         first->txd.cookie = -EBUSY;
894         first->len = buf_len;
895
896         return &first->txd;
897
898 err_desc_get:
899         dev_err(chan2dev(chan), "not enough descriptors available\n");
900         atc_desc_put(atchan, first);
901 err_out:
902         clear_bit(ATC_IS_CYCLIC, &atchan->status);
903         return NULL;
904 }
905
906
907 static int atc_control(struct dma_chan *chan, enum dma_ctrl_cmd cmd,
908                        unsigned long arg)
909 {
910         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
911         struct at_dma           *atdma = to_at_dma(chan->device);
912         int                     chan_id = atchan->chan_common.chan_id;
913
914         LIST_HEAD(list);
915
916         dev_vdbg(chan2dev(chan), "atc_control (%d)\n", cmd);
917
918         if (cmd == DMA_PAUSE) {
919                 spin_lock_bh(&atchan->lock);
920
921                 dma_writel(atdma, CHER, AT_DMA_SUSP(chan_id));
922                 set_bit(ATC_IS_PAUSED, &atchan->status);
923
924                 spin_unlock_bh(&atchan->lock);
925         } else if (cmd == DMA_RESUME) {
926                 if (!test_bit(ATC_IS_PAUSED, &atchan->status))
927                         return 0;
928
929                 spin_lock_bh(&atchan->lock);
930
931                 dma_writel(atdma, CHDR, AT_DMA_RES(chan_id));
932                 clear_bit(ATC_IS_PAUSED, &atchan->status);
933
934                 spin_unlock_bh(&atchan->lock);
935         } else if (cmd == DMA_TERMINATE_ALL) {
936                 struct at_desc  *desc, *_desc;
937                 /*
938                  * This is only called when something went wrong elsewhere, so
939                  * we don't really care about the data. Just disable the
940                  * channel. We still have to poll the channel enable bit due
941                  * to AHB/HSB limitations.
942                  */
943                 spin_lock_bh(&atchan->lock);
944
945                 /* disabling channel: must also remove suspend state */
946                 dma_writel(atdma, CHDR, AT_DMA_RES(chan_id) | atchan->mask);
947
948                 /* confirm that this channel is disabled */
949                 while (dma_readl(atdma, CHSR) & atchan->mask)
950                         cpu_relax();
951
952                 /* active_list entries will end up before queued entries */
953                 list_splice_init(&atchan->queue, &list);
954                 list_splice_init(&atchan->active_list, &list);
955
956                 /* Flush all pending and queued descriptors */
957                 list_for_each_entry_safe(desc, _desc, &list, desc_node)
958                         atc_chain_complete(atchan, desc);
959
960                 clear_bit(ATC_IS_PAUSED, &atchan->status);
961                 /* if channel dedicated to cyclic operations, free it */
962                 clear_bit(ATC_IS_CYCLIC, &atchan->status);
963
964                 spin_unlock_bh(&atchan->lock);
965         } else {
966                 return -ENXIO;
967         }
968
969         return 0;
970 }
971
972 /**
973  * atc_tx_status - poll for transaction completion
974  * @chan: DMA channel
975  * @cookie: transaction identifier to check status of
976  * @txstate: if not %NULL updated with transaction state
977  *
978  * If @txstate is passed in, upon return it reflect the driver
979  * internal state and can be used with dma_async_is_complete() to check
980  * the status of multiple cookies without re-checking hardware state.
981  */
982 static enum dma_status
983 atc_tx_status(struct dma_chan *chan,
984                 dma_cookie_t cookie,
985                 struct dma_tx_state *txstate)
986 {
987         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
988         dma_cookie_t            last_used;
989         dma_cookie_t            last_complete;
990         enum dma_status         ret;
991
992         spin_lock_bh(&atchan->lock);
993
994         ret = dma_cookie_status(chan, cookie, txstate);
995         if (ret != DMA_SUCCESS) {
996                 atc_cleanup_descriptors(atchan);
997
998                 ret = dma_cookie_status(chan, cookie, txstate);
999         }
1000
1001         last_complete = chan->completed_cookie;
1002         last_used = chan->cookie;
1003
1004         spin_unlock_bh(&atchan->lock);
1005
1006         if (ret != DMA_SUCCESS)
1007                 dma_set_residue(txstate, atc_first_active(atchan)->len);
1008
1009         if (test_bit(ATC_IS_PAUSED, &atchan->status))
1010                 ret = DMA_PAUSED;
1011
1012         dev_vdbg(chan2dev(chan), "tx_status %d: cookie = %d (d%d, u%d)\n",
1013                  ret, cookie, last_complete ? last_complete : 0,
1014                  last_used ? last_used : 0);
1015
1016         return ret;
1017 }
1018
1019 /**
1020  * atc_issue_pending - try to finish work
1021  * @chan: target DMA channel
1022  */
1023 static void atc_issue_pending(struct dma_chan *chan)
1024 {
1025         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
1026
1027         dev_vdbg(chan2dev(chan), "issue_pending\n");
1028
1029         /* Not needed for cyclic transfers */
1030         if (test_bit(ATC_IS_CYCLIC, &atchan->status))
1031                 return;
1032
1033         spin_lock_bh(&atchan->lock);
1034         if (!atc_chan_is_enabled(atchan)) {
1035                 atc_advance_work(atchan);
1036         }
1037         spin_unlock_bh(&atchan->lock);
1038 }
1039
1040 /**
1041  * atc_alloc_chan_resources - allocate resources for DMA channel
1042  * @chan: allocate descriptor resources for this channel
1043  * @client: current client requesting the channel be ready for requests
1044  *
1045  * return - the number of allocated descriptors
1046  */
1047 static int atc_alloc_chan_resources(struct dma_chan *chan)
1048 {
1049         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
1050         struct at_dma           *atdma = to_at_dma(chan->device);
1051         struct at_desc          *desc;
1052         struct at_dma_slave     *atslave;
1053         int                     i;
1054         u32                     cfg;
1055         LIST_HEAD(tmp_list);
1056
1057         dev_vdbg(chan2dev(chan), "alloc_chan_resources\n");
1058
1059         /* ASSERT:  channel is idle */
1060         if (atc_chan_is_enabled(atchan)) {
1061                 dev_dbg(chan2dev(chan), "DMA channel not idle ?\n");
1062                 return -EIO;
1063         }
1064
1065         cfg = ATC_DEFAULT_CFG;
1066
1067         atslave = chan->private;
1068         if (atslave) {
1069                 /*
1070                  * We need controller-specific data to set up slave
1071                  * transfers.
1072                  */
1073                 BUG_ON(!atslave->dma_dev || atslave->dma_dev != atdma->dma_common.dev);
1074
1075                 /* if cfg configuration specified take it instad of default */
1076                 if (atslave->cfg)
1077                         cfg = atslave->cfg;
1078         }
1079
1080         /* have we already been set up?
1081          * reconfigure channel but no need to reallocate descriptors */
1082         if (!list_empty(&atchan->free_list))
1083                 return atchan->descs_allocated;
1084
1085         /* Allocate initial pool of descriptors */
1086         for (i = 0; i < init_nr_desc_per_channel; i++) {
1087                 desc = atc_alloc_descriptor(chan, GFP_KERNEL);
1088                 if (!desc) {
1089                         dev_err(atdma->dma_common.dev,
1090                                 "Only %d initial descriptors\n", i);
1091                         break;
1092                 }
1093                 list_add_tail(&desc->desc_node, &tmp_list);
1094         }
1095
1096         spin_lock_bh(&atchan->lock);
1097         atchan->descs_allocated = i;
1098         list_splice(&tmp_list, &atchan->free_list);
1099         dma_cookie_init(chan);
1100         spin_unlock_bh(&atchan->lock);
1101
1102         /* channel parameters */
1103         channel_writel(atchan, CFG, cfg);
1104
1105         dev_dbg(chan2dev(chan),
1106                 "alloc_chan_resources: allocated %d descriptors\n",
1107                 atchan->descs_allocated);
1108
1109         return atchan->descs_allocated;
1110 }
1111
1112 /**
1113  * atc_free_chan_resources - free all channel resources
1114  * @chan: DMA channel
1115  */
1116 static void atc_free_chan_resources(struct dma_chan *chan)
1117 {
1118         struct at_dma_chan      *atchan = to_at_dma_chan(chan);
1119         struct at_dma           *atdma = to_at_dma(chan->device);
1120         struct at_desc          *desc, *_desc;
1121         LIST_HEAD(list);
1122
1123         dev_dbg(chan2dev(chan), "free_chan_resources: (descs allocated=%u)\n",
1124                 atchan->descs_allocated);
1125
1126         /* ASSERT:  channel is idle */
1127         BUG_ON(!list_empty(&atchan->active_list));
1128         BUG_ON(!list_empty(&atchan->queue));
1129         BUG_ON(atc_chan_is_enabled(atchan));
1130
1131         list_for_each_entry_safe(desc, _desc, &atchan->free_list, desc_node) {
1132                 dev_vdbg(chan2dev(chan), "  freeing descriptor %p\n", desc);
1133                 list_del(&desc->desc_node);
1134                 /* free link descriptor */
1135                 dma_pool_free(atdma->dma_desc_pool, desc, desc->txd.phys);
1136         }
1137         list_splice_init(&atchan->free_list, &list);
1138         atchan->descs_allocated = 0;
1139         atchan->status = 0;
1140
1141         dev_vdbg(chan2dev(chan), "free_chan_resources: done\n");
1142 }
1143
1144
1145 /*--  Module Management  -----------------------------------------------*/
1146
1147 /**
1148  * at_dma_off - disable DMA controller
1149  * @atdma: the Atmel HDAMC device
1150  */
1151 static void at_dma_off(struct at_dma *atdma)
1152 {
1153         dma_writel(atdma, EN, 0);
1154
1155         /* disable all interrupts */
1156         dma_writel(atdma, EBCIDR, -1L);
1157
1158         /* confirm that all channels are disabled */
1159         while (dma_readl(atdma, CHSR) & atdma->all_chan_mask)
1160                 cpu_relax();
1161 }
1162
1163 static int __init at_dma_probe(struct platform_device *pdev)
1164 {
1165         struct at_dma_platform_data *pdata;
1166         struct resource         *io;
1167         struct at_dma           *atdma;
1168         size_t                  size;
1169         int                     irq;
1170         int                     err;
1171         int                     i;
1172
1173         /* get DMA Controller parameters from platform */
1174         pdata = pdev->dev.platform_data;
1175         if (!pdata || pdata->nr_channels > AT_DMA_MAX_NR_CHANNELS)
1176                 return -EINVAL;
1177
1178         io = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1179         if (!io)
1180                 return -EINVAL;
1181
1182         irq = platform_get_irq(pdev, 0);
1183         if (irq < 0)
1184                 return irq;
1185
1186         size = sizeof(struct at_dma);
1187         size += pdata->nr_channels * sizeof(struct at_dma_chan);
1188         atdma = kzalloc(size, GFP_KERNEL);
1189         if (!atdma)
1190                 return -ENOMEM;
1191
1192         /* discover transaction capabilites from the platform data */
1193         atdma->dma_common.cap_mask = pdata->cap_mask;
1194         atdma->all_chan_mask = (1 << pdata->nr_channels) - 1;
1195
1196         size = resource_size(io);
1197         if (!request_mem_region(io->start, size, pdev->dev.driver->name)) {
1198                 err = -EBUSY;
1199                 goto err_kfree;
1200         }
1201
1202         atdma->regs = ioremap(io->start, size);
1203         if (!atdma->regs) {
1204                 err = -ENOMEM;
1205                 goto err_release_r;
1206         }
1207
1208         atdma->clk = clk_get(&pdev->dev, "dma_clk");
1209         if (IS_ERR(atdma->clk)) {
1210                 err = PTR_ERR(atdma->clk);
1211                 goto err_clk;
1212         }
1213         clk_enable(atdma->clk);
1214
1215         /* force dma off, just in case */
1216         at_dma_off(atdma);
1217
1218         err = request_irq(irq, at_dma_interrupt, 0, "at_hdmac", atdma);
1219         if (err)
1220                 goto err_irq;
1221
1222         platform_set_drvdata(pdev, atdma);
1223
1224         /* create a pool of consistent memory blocks for hardware descriptors */
1225         atdma->dma_desc_pool = dma_pool_create("at_hdmac_desc_pool",
1226                         &pdev->dev, sizeof(struct at_desc),
1227                         4 /* word alignment */, 0);
1228         if (!atdma->dma_desc_pool) {
1229                 dev_err(&pdev->dev, "No memory for descriptors dma pool\n");
1230                 err = -ENOMEM;
1231                 goto err_pool_create;
1232         }
1233
1234         /* clear any pending interrupt */
1235         while (dma_readl(atdma, EBCISR))
1236                 cpu_relax();
1237
1238         /* initialize channels related values */
1239         INIT_LIST_HEAD(&atdma->dma_common.channels);
1240         for (i = 0; i < pdata->nr_channels; i++, atdma->dma_common.chancnt++) {
1241                 struct at_dma_chan      *atchan = &atdma->chan[i];
1242
1243                 atchan->chan_common.device = &atdma->dma_common;
1244                 atchan->chan_common.chan_id = i;
1245                 dma_cookie_init(&atchan->chan_common);
1246                 list_add_tail(&atchan->chan_common.device_node,
1247                                 &atdma->dma_common.channels);
1248
1249                 atchan->ch_regs = atdma->regs + ch_regs(i);
1250                 spin_lock_init(&atchan->lock);
1251                 atchan->mask = 1 << i;
1252
1253                 INIT_LIST_HEAD(&atchan->active_list);
1254                 INIT_LIST_HEAD(&atchan->queue);
1255                 INIT_LIST_HEAD(&atchan->free_list);
1256
1257                 tasklet_init(&atchan->tasklet, atc_tasklet,
1258                                 (unsigned long)atchan);
1259                 atc_enable_irq(atchan);
1260         }
1261
1262         /* set base routines */
1263         atdma->dma_common.device_alloc_chan_resources = atc_alloc_chan_resources;
1264         atdma->dma_common.device_free_chan_resources = atc_free_chan_resources;
1265         atdma->dma_common.device_tx_status = atc_tx_status;
1266         atdma->dma_common.device_issue_pending = atc_issue_pending;
1267         atdma->dma_common.dev = &pdev->dev;
1268
1269         /* set prep routines based on capability */
1270         if (dma_has_cap(DMA_MEMCPY, atdma->dma_common.cap_mask))
1271                 atdma->dma_common.device_prep_dma_memcpy = atc_prep_dma_memcpy;
1272
1273         if (dma_has_cap(DMA_SLAVE, atdma->dma_common.cap_mask))
1274                 atdma->dma_common.device_prep_slave_sg = atc_prep_slave_sg;
1275
1276         if (dma_has_cap(DMA_CYCLIC, atdma->dma_common.cap_mask))
1277                 atdma->dma_common.device_prep_dma_cyclic = atc_prep_dma_cyclic;
1278
1279         if (dma_has_cap(DMA_SLAVE, atdma->dma_common.cap_mask) ||
1280             dma_has_cap(DMA_CYCLIC, atdma->dma_common.cap_mask))
1281                 atdma->dma_common.device_control = atc_control;
1282
1283         dma_writel(atdma, EN, AT_DMA_ENABLE);
1284
1285         dev_info(&pdev->dev, "Atmel AHB DMA Controller ( %s%s), %d channels\n",
1286           dma_has_cap(DMA_MEMCPY, atdma->dma_common.cap_mask) ? "cpy " : "",
1287           dma_has_cap(DMA_SLAVE, atdma->dma_common.cap_mask)  ? "slave " : "",
1288           atdma->dma_common.chancnt);
1289
1290         dma_async_device_register(&atdma->dma_common);
1291
1292         return 0;
1293
1294 err_pool_create:
1295         platform_set_drvdata(pdev, NULL);
1296         free_irq(platform_get_irq(pdev, 0), atdma);
1297 err_irq:
1298         clk_disable(atdma->clk);
1299         clk_put(atdma->clk);
1300 err_clk:
1301         iounmap(atdma->regs);
1302         atdma->regs = NULL;
1303 err_release_r:
1304         release_mem_region(io->start, size);
1305 err_kfree:
1306         kfree(atdma);
1307         return err;
1308 }
1309
1310 static int __exit at_dma_remove(struct platform_device *pdev)
1311 {
1312         struct at_dma           *atdma = platform_get_drvdata(pdev);
1313         struct dma_chan         *chan, *_chan;
1314         struct resource         *io;
1315
1316         at_dma_off(atdma);
1317         dma_async_device_unregister(&atdma->dma_common);
1318
1319         dma_pool_destroy(atdma->dma_desc_pool);
1320         platform_set_drvdata(pdev, NULL);
1321         free_irq(platform_get_irq(pdev, 0), atdma);
1322
1323         list_for_each_entry_safe(chan, _chan, &atdma->dma_common.channels,
1324                         device_node) {
1325                 struct at_dma_chan      *atchan = to_at_dma_chan(chan);
1326
1327                 /* Disable interrupts */
1328                 atc_disable_irq(atchan);
1329                 tasklet_disable(&atchan->tasklet);
1330
1331                 tasklet_kill(&atchan->tasklet);
1332                 list_del(&chan->device_node);
1333         }
1334
1335         clk_disable(atdma->clk);
1336         clk_put(atdma->clk);
1337
1338         iounmap(atdma->regs);
1339         atdma->regs = NULL;
1340
1341         io = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1342         release_mem_region(io->start, resource_size(io));
1343
1344         kfree(atdma);
1345
1346         return 0;
1347 }
1348
1349 static void at_dma_shutdown(struct platform_device *pdev)
1350 {
1351         struct at_dma   *atdma = platform_get_drvdata(pdev);
1352
1353         at_dma_off(platform_get_drvdata(pdev));
1354         clk_disable(atdma->clk);
1355 }
1356
1357 static int at_dma_suspend_noirq(struct device *dev)
1358 {
1359         struct platform_device *pdev = to_platform_device(dev);
1360         struct at_dma *atdma = platform_get_drvdata(pdev);
1361
1362         at_dma_off(platform_get_drvdata(pdev));
1363         clk_disable(atdma->clk);
1364         return 0;
1365 }
1366
1367 static int at_dma_resume_noirq(struct device *dev)
1368 {
1369         struct platform_device *pdev = to_platform_device(dev);
1370         struct at_dma *atdma = platform_get_drvdata(pdev);
1371
1372         clk_enable(atdma->clk);
1373         dma_writel(atdma, EN, AT_DMA_ENABLE);
1374         return 0;
1375 }
1376
1377 static const struct dev_pm_ops at_dma_dev_pm_ops = {
1378         .suspend_noirq = at_dma_suspend_noirq,
1379         .resume_noirq = at_dma_resume_noirq,
1380 };
1381
1382 static struct platform_driver at_dma_driver = {
1383         .remove         = __exit_p(at_dma_remove),
1384         .shutdown       = at_dma_shutdown,
1385         .driver = {
1386                 .name   = "at_hdmac",
1387                 .pm     = &at_dma_dev_pm_ops,
1388         },
1389 };
1390
1391 static int __init at_dma_init(void)
1392 {
1393         return platform_driver_probe(&at_dma_driver, at_dma_probe);
1394 }
1395 subsys_initcall(at_dma_init);
1396
1397 static void __exit at_dma_exit(void)
1398 {
1399         platform_driver_unregister(&at_dma_driver);
1400 }
1401 module_exit(at_dma_exit);
1402
1403 MODULE_DESCRIPTION("Atmel AHB DMA Controller driver");
1404 MODULE_AUTHOR("Nicolas Ferre <nicolas.ferre@atmel.com>");
1405 MODULE_LICENSE("GPL");
1406 MODULE_ALIAS("platform:at_hdmac");