9aa2bd4452d38f46d63c199cf53eee468a1e3b62
[linux-2.6.git] / drivers / dma / amba-pl08x.c
1 /*
2  * Copyright (c) 2006 ARM Ltd.
3  * Copyright (c) 2010 ST-Ericsson SA
4  *
5  * Author: Peter Pearse <peter.pearse@arm.com>
6  * Author: Linus Walleij <linus.walleij@stericsson.com>
7  *
8  * This program is free software; you can redistribute it and/or modify it
9  * under the terms of the GNU General Public License as published by the Free
10  * Software Foundation; either version 2 of the License, or (at your option)
11  * any later version.
12  *
13  * This program is distributed in the hope that it will be useful, but WITHOUT
14  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
15  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
16  * more details.
17  *
18  * You should have received a copy of the GNU General Public License along with
19  * this program; if not, write to the Free Software Foundation, Inc., 59
20  * Temple Place - Suite 330, Boston, MA  02111-1307, USA.
21  *
22  * The full GNU General Public License is in this distribution in the file
23  * called COPYING.
24  *
25  * Documentation: ARM DDI 0196G == PL080
26  * Documentation: ARM DDI 0218E == PL081
27  *
28  * PL080 & PL081 both have 16 sets of DMA signals that can be routed to any
29  * channel.
30  *
31  * The PL080 has 8 channels available for simultaneous use, and the PL081
32  * has only two channels. So on these DMA controllers the number of channels
33  * and the number of incoming DMA signals are two totally different things.
34  * It is usually not possible to theoretically handle all physical signals,
35  * so a multiplexing scheme with possible denial of use is necessary.
36  *
37  * The PL080 has a dual bus master, PL081 has a single master.
38  *
39  * Memory to peripheral transfer may be visualized as
40  *      Get data from memory to DMAC
41  *      Until no data left
42  *              On burst request from peripheral
43  *                      Destination burst from DMAC to peripheral
44  *                      Clear burst request
45  *      Raise terminal count interrupt
46  *
47  * For peripherals with a FIFO:
48  * Source      burst size == half the depth of the peripheral FIFO
49  * Destination burst size == the depth of the peripheral FIFO
50  *
51  * (Bursts are irrelevant for mem to mem transfers - there are no burst
52  * signals, the DMA controller will simply facilitate its AHB master.)
53  *
54  * ASSUMES default (little) endianness for DMA transfers
55  *
56  * The PL08x has two flow control settings:
57  *  - DMAC flow control: the transfer size defines the number of transfers
58  *    which occur for the current LLI entry, and the DMAC raises TC at the
59  *    end of every LLI entry.  Observed behaviour shows the DMAC listening
60  *    to both the BREQ and SREQ signals (contrary to documented),
61  *    transferring data if either is active.  The LBREQ and LSREQ signals
62  *    are ignored.
63  *
64  *  - Peripheral flow control: the transfer size is ignored (and should be
65  *    zero).  The data is transferred from the current LLI entry, until
66  *    after the final transfer signalled by LBREQ or LSREQ.  The DMAC
67  *    will then move to the next LLI entry.
68  *
69  * Only the former works sanely with scatter lists, so we only implement
70  * the DMAC flow control method.  However, peripherals which use the LBREQ
71  * and LSREQ signals (eg, MMCI) are unable to use this mode, which through
72  * these hardware restrictions prevents them from using scatter DMA.
73  *
74  * Global TODO:
75  * - Break out common code from arch/arm/mach-s3c64xx and share
76  */
77 #include <linux/device.h>
78 #include <linux/init.h>
79 #include <linux/module.h>
80 #include <linux/interrupt.h>
81 #include <linux/slab.h>
82 #include <linux/delay.h>
83 #include <linux/dmapool.h>
84 #include <linux/dmaengine.h>
85 #include <linux/amba/bus.h>
86 #include <linux/amba/pl08x.h>
87 #include <linux/debugfs.h>
88 #include <linux/seq_file.h>
89
90 #include <asm/hardware/pl080.h>
91
92 #define DRIVER_NAME     "pl08xdmac"
93
94 /**
95  * struct vendor_data - vendor-specific config parameters for PL08x derivatives
96  * @channels: the number of channels available in this variant
97  * @dualmaster: whether this version supports dual AHB masters or not.
98  */
99 struct vendor_data {
100         u8 channels;
101         bool dualmaster;
102 };
103
104 /*
105  * PL08X private data structures
106  * An LLI struct - see PL08x TRM.  Note that next uses bit[0] as a bus bit,
107  * start & end do not - their bus bit info is in cctl.  Also note that these
108  * are fixed 32-bit quantities.
109  */
110 struct pl08x_lli {
111         u32 src;
112         u32 dst;
113         u32 lli;
114         u32 cctl;
115 };
116
117 /**
118  * struct pl08x_driver_data - the local state holder for the PL08x
119  * @slave: slave engine for this instance
120  * @memcpy: memcpy engine for this instance
121  * @base: virtual memory base (remapped) for the PL08x
122  * @adev: the corresponding AMBA (PrimeCell) bus entry
123  * @vd: vendor data for this PL08x variant
124  * @pd: platform data passed in from the platform/machine
125  * @phy_chans: array of data for the physical channels
126  * @pool: a pool for the LLI descriptors
127  * @pool_ctr: counter of LLIs in the pool
128  * @lli_buses: bitmask to or in to LLI pointer selecting AHB port for LLI fetches
129  * @mem_buses: set to indicate memory transfers on AHB2.
130  * @lock: a spinlock for this struct
131  */
132 struct pl08x_driver_data {
133         struct dma_device slave;
134         struct dma_device memcpy;
135         void __iomem *base;
136         struct amba_device *adev;
137         const struct vendor_data *vd;
138         struct pl08x_platform_data *pd;
139         struct pl08x_phy_chan *phy_chans;
140         struct dma_pool *pool;
141         int pool_ctr;
142         u8 lli_buses;
143         u8 mem_buses;
144         spinlock_t lock;
145 };
146
147 /*
148  * PL08X specific defines
149  */
150
151 /*
152  * Memory boundaries: the manual for PL08x says that the controller
153  * cannot read past a 1KiB boundary, so these defines are used to
154  * create transfer LLIs that do not cross such boundaries.
155  */
156 #define PL08X_BOUNDARY_SHIFT            (10)    /* 1KB 0x400 */
157 #define PL08X_BOUNDARY_SIZE             (1 << PL08X_BOUNDARY_SHIFT)
158
159 /* Size (bytes) of each LLI buffer allocated for one transfer */
160 # define PL08X_LLI_TSFR_SIZE    0x2000
161
162 /* Maximum times we call dma_pool_alloc on this pool without freeing */
163 #define MAX_NUM_TSFR_LLIS       (PL08X_LLI_TSFR_SIZE/sizeof(struct pl08x_lli))
164 #define PL08X_ALIGN             8
165
166 static inline struct pl08x_dma_chan *to_pl08x_chan(struct dma_chan *chan)
167 {
168         return container_of(chan, struct pl08x_dma_chan, chan);
169 }
170
171 static inline struct pl08x_txd *to_pl08x_txd(struct dma_async_tx_descriptor *tx)
172 {
173         return container_of(tx, struct pl08x_txd, tx);
174 }
175
176 /*
177  * Physical channel handling
178  */
179
180 /* Whether a certain channel is busy or not */
181 static int pl08x_phy_channel_busy(struct pl08x_phy_chan *ch)
182 {
183         unsigned int val;
184
185         val = readl(ch->base + PL080_CH_CONFIG);
186         return val & PL080_CONFIG_ACTIVE;
187 }
188
189 /*
190  * Set the initial DMA register values i.e. those for the first LLI
191  * The next LLI pointer and the configuration interrupt bit have
192  * been set when the LLIs were constructed.  Poke them into the hardware
193  * and start the transfer.
194  */
195 static void pl08x_start_txd(struct pl08x_dma_chan *plchan,
196         struct pl08x_txd *txd)
197 {
198         struct pl08x_driver_data *pl08x = plchan->host;
199         struct pl08x_phy_chan *phychan = plchan->phychan;
200         struct pl08x_lli *lli = &txd->llis_va[0];
201         u32 val;
202
203         plchan->at = txd;
204
205         /* Wait for channel inactive */
206         while (pl08x_phy_channel_busy(phychan))
207                 cpu_relax();
208
209         dev_vdbg(&pl08x->adev->dev,
210                 "WRITE channel %d: csrc=0x%08x, cdst=0x%08x, "
211                 "clli=0x%08x, cctl=0x%08x, ccfg=0x%08x\n",
212                 phychan->id, lli->src, lli->dst, lli->lli, lli->cctl,
213                 txd->ccfg);
214
215         writel(lli->src, phychan->base + PL080_CH_SRC_ADDR);
216         writel(lli->dst, phychan->base + PL080_CH_DST_ADDR);
217         writel(lli->lli, phychan->base + PL080_CH_LLI);
218         writel(lli->cctl, phychan->base + PL080_CH_CONTROL);
219         writel(txd->ccfg, phychan->base + PL080_CH_CONFIG);
220
221         /* Enable the DMA channel */
222         /* Do not access config register until channel shows as disabled */
223         while (readl(pl08x->base + PL080_EN_CHAN) & (1 << phychan->id))
224                 cpu_relax();
225
226         /* Do not access config register until channel shows as inactive */
227         val = readl(phychan->base + PL080_CH_CONFIG);
228         while ((val & PL080_CONFIG_ACTIVE) || (val & PL080_CONFIG_ENABLE))
229                 val = readl(phychan->base + PL080_CH_CONFIG);
230
231         writel(val | PL080_CONFIG_ENABLE, phychan->base + PL080_CH_CONFIG);
232 }
233
234 /*
235  * Pause the channel by setting the HALT bit.
236  *
237  * For M->P transfers, pause the DMAC first and then stop the peripheral -
238  * the FIFO can only drain if the peripheral is still requesting data.
239  * (note: this can still timeout if the DMAC FIFO never drains of data.)
240  *
241  * For P->M transfers, disable the peripheral first to stop it filling
242  * the DMAC FIFO, and then pause the DMAC.
243  */
244 static void pl08x_pause_phy_chan(struct pl08x_phy_chan *ch)
245 {
246         u32 val;
247         int timeout;
248
249         /* Set the HALT bit and wait for the FIFO to drain */
250         val = readl(ch->base + PL080_CH_CONFIG);
251         val |= PL080_CONFIG_HALT;
252         writel(val, ch->base + PL080_CH_CONFIG);
253
254         /* Wait for channel inactive */
255         for (timeout = 1000; timeout; timeout--) {
256                 if (!pl08x_phy_channel_busy(ch))
257                         break;
258                 udelay(1);
259         }
260         if (pl08x_phy_channel_busy(ch))
261                 pr_err("pl08x: channel%u timeout waiting for pause\n", ch->id);
262 }
263
264 static void pl08x_resume_phy_chan(struct pl08x_phy_chan *ch)
265 {
266         u32 val;
267
268         /* Clear the HALT bit */
269         val = readl(ch->base + PL080_CH_CONFIG);
270         val &= ~PL080_CONFIG_HALT;
271         writel(val, ch->base + PL080_CH_CONFIG);
272 }
273
274
275 /*
276  * pl08x_terminate_phy_chan() stops the channel, clears the FIFO and
277  * clears any pending interrupt status.  This should not be used for
278  * an on-going transfer, but as a method of shutting down a channel
279  * (eg, when it's no longer used) or terminating a transfer.
280  */
281 static void pl08x_terminate_phy_chan(struct pl08x_driver_data *pl08x,
282         struct pl08x_phy_chan *ch)
283 {
284         u32 val = readl(ch->base + PL080_CH_CONFIG);
285
286         val &= ~(PL080_CONFIG_ENABLE | PL080_CONFIG_ERR_IRQ_MASK |
287                  PL080_CONFIG_TC_IRQ_MASK);
288
289         writel(val, ch->base + PL080_CH_CONFIG);
290
291         writel(1 << ch->id, pl08x->base + PL080_ERR_CLEAR);
292         writel(1 << ch->id, pl08x->base + PL080_TC_CLEAR);
293 }
294
295 static inline u32 get_bytes_in_cctl(u32 cctl)
296 {
297         /* The source width defines the number of bytes */
298         u32 bytes = cctl & PL080_CONTROL_TRANSFER_SIZE_MASK;
299
300         switch (cctl >> PL080_CONTROL_SWIDTH_SHIFT) {
301         case PL080_WIDTH_8BIT:
302                 break;
303         case PL080_WIDTH_16BIT:
304                 bytes *= 2;
305                 break;
306         case PL080_WIDTH_32BIT:
307                 bytes *= 4;
308                 break;
309         }
310         return bytes;
311 }
312
313 /* The channel should be paused when calling this */
314 static u32 pl08x_getbytes_chan(struct pl08x_dma_chan *plchan)
315 {
316         struct pl08x_phy_chan *ch;
317         struct pl08x_txd *txd;
318         unsigned long flags;
319         size_t bytes = 0;
320
321         spin_lock_irqsave(&plchan->lock, flags);
322         ch = plchan->phychan;
323         txd = plchan->at;
324
325         /*
326          * Follow the LLIs to get the number of remaining
327          * bytes in the currently active transaction.
328          */
329         if (ch && txd) {
330                 u32 clli = readl(ch->base + PL080_CH_LLI) & ~PL080_LLI_LM_AHB2;
331
332                 /* First get the remaining bytes in the active transfer */
333                 bytes = get_bytes_in_cctl(readl(ch->base + PL080_CH_CONTROL));
334
335                 if (clli) {
336                         struct pl08x_lli *llis_va = txd->llis_va;
337                         dma_addr_t llis_bus = txd->llis_bus;
338                         int index;
339
340                         BUG_ON(clli < llis_bus || clli >= llis_bus +
341                                 sizeof(struct pl08x_lli) * MAX_NUM_TSFR_LLIS);
342
343                         /*
344                          * Locate the next LLI - as this is an array,
345                          * it's simple maths to find.
346                          */
347                         index = (clli - llis_bus) / sizeof(struct pl08x_lli);
348
349                         for (; index < MAX_NUM_TSFR_LLIS; index++) {
350                                 bytes += get_bytes_in_cctl(llis_va[index].cctl);
351
352                                 /*
353                                  * A LLI pointer of 0 terminates the LLI list
354                                  */
355                                 if (!llis_va[index].lli)
356                                         break;
357                         }
358                 }
359         }
360
361         /* Sum up all queued transactions */
362         if (!list_empty(&plchan->pend_list)) {
363                 struct pl08x_txd *txdi;
364                 list_for_each_entry(txdi, &plchan->pend_list, node) {
365                         bytes += txdi->len;
366                 }
367         }
368
369         spin_unlock_irqrestore(&plchan->lock, flags);
370
371         return bytes;
372 }
373
374 /*
375  * Allocate a physical channel for a virtual channel
376  *
377  * Try to locate a physical channel to be used for this transfer. If all
378  * are taken return NULL and the requester will have to cope by using
379  * some fallback PIO mode or retrying later.
380  */
381 static struct pl08x_phy_chan *
382 pl08x_get_phy_channel(struct pl08x_driver_data *pl08x,
383                       struct pl08x_dma_chan *virt_chan)
384 {
385         struct pl08x_phy_chan *ch = NULL;
386         unsigned long flags;
387         int i;
388
389         for (i = 0; i < pl08x->vd->channels; i++) {
390                 ch = &pl08x->phy_chans[i];
391
392                 spin_lock_irqsave(&ch->lock, flags);
393
394                 if (!ch->serving) {
395                         ch->serving = virt_chan;
396                         ch->signal = -1;
397                         spin_unlock_irqrestore(&ch->lock, flags);
398                         break;
399                 }
400
401                 spin_unlock_irqrestore(&ch->lock, flags);
402         }
403
404         if (i == pl08x->vd->channels) {
405                 /* No physical channel available, cope with it */
406                 return NULL;
407         }
408
409         return ch;
410 }
411
412 static inline void pl08x_put_phy_channel(struct pl08x_driver_data *pl08x,
413                                          struct pl08x_phy_chan *ch)
414 {
415         unsigned long flags;
416
417         spin_lock_irqsave(&ch->lock, flags);
418
419         /* Stop the channel and clear its interrupts */
420         pl08x_terminate_phy_chan(pl08x, ch);
421
422         /* Mark it as free */
423         ch->serving = NULL;
424         spin_unlock_irqrestore(&ch->lock, flags);
425 }
426
427 /*
428  * LLI handling
429  */
430
431 static inline unsigned int pl08x_get_bytes_for_cctl(unsigned int coded)
432 {
433         switch (coded) {
434         case PL080_WIDTH_8BIT:
435                 return 1;
436         case PL080_WIDTH_16BIT:
437                 return 2;
438         case PL080_WIDTH_32BIT:
439                 return 4;
440         default:
441                 break;
442         }
443         BUG();
444         return 0;
445 }
446
447 static inline u32 pl08x_cctl_bits(u32 cctl, u8 srcwidth, u8 dstwidth,
448                                   size_t tsize)
449 {
450         u32 retbits = cctl;
451
452         /* Remove all src, dst and transfer size bits */
453         retbits &= ~PL080_CONTROL_DWIDTH_MASK;
454         retbits &= ~PL080_CONTROL_SWIDTH_MASK;
455         retbits &= ~PL080_CONTROL_TRANSFER_SIZE_MASK;
456
457         /* Then set the bits according to the parameters */
458         switch (srcwidth) {
459         case 1:
460                 retbits |= PL080_WIDTH_8BIT << PL080_CONTROL_SWIDTH_SHIFT;
461                 break;
462         case 2:
463                 retbits |= PL080_WIDTH_16BIT << PL080_CONTROL_SWIDTH_SHIFT;
464                 break;
465         case 4:
466                 retbits |= PL080_WIDTH_32BIT << PL080_CONTROL_SWIDTH_SHIFT;
467                 break;
468         default:
469                 BUG();
470                 break;
471         }
472
473         switch (dstwidth) {
474         case 1:
475                 retbits |= PL080_WIDTH_8BIT << PL080_CONTROL_DWIDTH_SHIFT;
476                 break;
477         case 2:
478                 retbits |= PL080_WIDTH_16BIT << PL080_CONTROL_DWIDTH_SHIFT;
479                 break;
480         case 4:
481                 retbits |= PL080_WIDTH_32BIT << PL080_CONTROL_DWIDTH_SHIFT;
482                 break;
483         default:
484                 BUG();
485                 break;
486         }
487
488         retbits |= tsize << PL080_CONTROL_TRANSFER_SIZE_SHIFT;
489         return retbits;
490 }
491
492 struct pl08x_lli_build_data {
493         struct pl08x_txd *txd;
494         struct pl08x_bus_data srcbus;
495         struct pl08x_bus_data dstbus;
496         size_t remainder;
497         u32 lli_bus;
498 };
499
500 /*
501  * Autoselect a master bus to use for the transfer this prefers the
502  * destination bus if both available if fixed address on one bus the
503  * other will be chosen
504  */
505 static void pl08x_choose_master_bus(struct pl08x_lli_build_data *bd,
506         struct pl08x_bus_data **mbus, struct pl08x_bus_data **sbus, u32 cctl)
507 {
508         if (!(cctl & PL080_CONTROL_DST_INCR)) {
509                 *mbus = &bd->srcbus;
510                 *sbus = &bd->dstbus;
511         } else if (!(cctl & PL080_CONTROL_SRC_INCR)) {
512                 *mbus = &bd->dstbus;
513                 *sbus = &bd->srcbus;
514         } else {
515                 if (bd->dstbus.buswidth == 4) {
516                         *mbus = &bd->dstbus;
517                         *sbus = &bd->srcbus;
518                 } else if (bd->srcbus.buswidth == 4) {
519                         *mbus = &bd->srcbus;
520                         *sbus = &bd->dstbus;
521                 } else if (bd->dstbus.buswidth == 2) {
522                         *mbus = &bd->dstbus;
523                         *sbus = &bd->srcbus;
524                 } else if (bd->srcbus.buswidth == 2) {
525                         *mbus = &bd->srcbus;
526                         *sbus = &bd->dstbus;
527                 } else {
528                         /* bd->srcbus.buswidth == 1 */
529                         *mbus = &bd->dstbus;
530                         *sbus = &bd->srcbus;
531                 }
532         }
533 }
534
535 /*
536  * Fills in one LLI for a certain transfer descriptor and advance the counter
537  */
538 static void pl08x_fill_lli_for_desc(struct pl08x_lli_build_data *bd,
539         int num_llis, int len, u32 cctl)
540 {
541         struct pl08x_lli *llis_va = bd->txd->llis_va;
542         dma_addr_t llis_bus = bd->txd->llis_bus;
543
544         BUG_ON(num_llis >= MAX_NUM_TSFR_LLIS);
545
546         llis_va[num_llis].cctl = cctl;
547         llis_va[num_llis].src = bd->srcbus.addr;
548         llis_va[num_llis].dst = bd->dstbus.addr;
549         llis_va[num_llis].lli = llis_bus + (num_llis + 1) * sizeof(struct pl08x_lli);
550         llis_va[num_llis].lli |= bd->lli_bus;
551
552         if (cctl & PL080_CONTROL_SRC_INCR)
553                 bd->srcbus.addr += len;
554         if (cctl & PL080_CONTROL_DST_INCR)
555                 bd->dstbus.addr += len;
556
557         BUG_ON(bd->remainder < len);
558
559         bd->remainder -= len;
560 }
561
562 /*
563  * Return number of bytes to fill to boundary, or len.
564  * This calculation works for any value of addr.
565  */
566 static inline size_t pl08x_pre_boundary(u32 addr, size_t len)
567 {
568         size_t boundary_len = PL08X_BOUNDARY_SIZE -
569                         (addr & (PL08X_BOUNDARY_SIZE - 1));
570
571         return min(boundary_len, len);
572 }
573
574 /*
575  * This fills in the table of LLIs for the transfer descriptor
576  * Note that we assume we never have to change the burst sizes
577  * Return 0 for error
578  */
579 static int pl08x_fill_llis_for_desc(struct pl08x_driver_data *pl08x,
580                               struct pl08x_txd *txd)
581 {
582         struct pl08x_bus_data *mbus, *sbus;
583         struct pl08x_lli_build_data bd;
584         int num_llis = 0;
585         u32 cctl;
586         size_t max_bytes_per_lli;
587         size_t total_bytes = 0;
588         struct pl08x_lli *llis_va;
589
590         txd->llis_va = dma_pool_alloc(pl08x->pool, GFP_NOWAIT,
591                                       &txd->llis_bus);
592         if (!txd->llis_va) {
593                 dev_err(&pl08x->adev->dev, "%s no memory for llis\n", __func__);
594                 return 0;
595         }
596
597         pl08x->pool_ctr++;
598
599         /* Get the default CCTL */
600         cctl = txd->cctl;
601
602         bd.txd = txd;
603         bd.srcbus.addr = txd->src_addr;
604         bd.dstbus.addr = txd->dst_addr;
605         bd.lli_bus = (pl08x->lli_buses & PL08X_AHB2) ? PL080_LLI_LM_AHB2 : 0;
606
607         /* Find maximum width of the source bus */
608         bd.srcbus.maxwidth =
609                 pl08x_get_bytes_for_cctl((cctl & PL080_CONTROL_SWIDTH_MASK) >>
610                                        PL080_CONTROL_SWIDTH_SHIFT);
611
612         /* Find maximum width of the destination bus */
613         bd.dstbus.maxwidth =
614                 pl08x_get_bytes_for_cctl((cctl & PL080_CONTROL_DWIDTH_MASK) >>
615                                        PL080_CONTROL_DWIDTH_SHIFT);
616
617         /* Set up the bus widths to the maximum */
618         bd.srcbus.buswidth = bd.srcbus.maxwidth;
619         bd.dstbus.buswidth = bd.dstbus.maxwidth;
620
621         /*
622          * Bytes transferred == tsize * MIN(buswidths), not max(buswidths)
623          */
624         max_bytes_per_lli = min(bd.srcbus.buswidth, bd.dstbus.buswidth) *
625                 PL080_CONTROL_TRANSFER_SIZE_MASK;
626
627         /* We need to count this down to zero */
628         bd.remainder = txd->len;
629
630         /*
631          * Choose bus to align to
632          * - prefers destination bus if both available
633          * - if fixed address on one bus chooses other
634          */
635         pl08x_choose_master_bus(&bd, &mbus, &sbus, cctl);
636
637         dev_vdbg(&pl08x->adev->dev, "src=0x%08x%s/%u dst=0x%08x%s/%u len=%zu llimax=%zu\n",
638                  bd.srcbus.addr, cctl & PL080_CONTROL_SRC_INCR ? "+" : "",
639                  bd.srcbus.buswidth,
640                  bd.dstbus.addr, cctl & PL080_CONTROL_DST_INCR ? "+" : "",
641                  bd.dstbus.buswidth,
642                  bd.remainder, max_bytes_per_lli);
643         dev_vdbg(&pl08x->adev->dev, "mbus=%s sbus=%s\n",
644                  mbus == &bd.srcbus ? "src" : "dst",
645                  sbus == &bd.srcbus ? "src" : "dst");
646
647         if (txd->len < mbus->buswidth) {
648                 /* Less than a bus width available - send as single bytes */
649                 while (bd.remainder) {
650                         dev_vdbg(&pl08x->adev->dev,
651                                  "%s single byte LLIs for a transfer of "
652                                  "less than a bus width (remain 0x%08x)\n",
653                                  __func__, bd.remainder);
654                         cctl = pl08x_cctl_bits(cctl, 1, 1, 1);
655                         pl08x_fill_lli_for_desc(&bd, num_llis++, 1, cctl);
656                         total_bytes++;
657                 }
658         } else {
659                 /* Make one byte LLIs until master bus is aligned */
660                 while ((mbus->addr) % (mbus->buswidth)) {
661                         dev_vdbg(&pl08x->adev->dev,
662                                 "%s adjustment lli for less than bus width "
663                                  "(remain 0x%08x)\n",
664                                  __func__, bd.remainder);
665                         cctl = pl08x_cctl_bits(cctl, 1, 1, 1);
666                         pl08x_fill_lli_for_desc(&bd, num_llis++, 1, cctl);
667                         total_bytes++;
668                 }
669
670                 /*
671                  * Master now aligned
672                  * - if slave is not then we must set its width down
673                  */
674                 if (sbus->addr % sbus->buswidth) {
675                         dev_dbg(&pl08x->adev->dev,
676                                 "%s set down bus width to one byte\n",
677                                  __func__);
678
679                         sbus->buswidth = 1;
680                 }
681
682                 /*
683                  * Make largest possible LLIs until less than one bus
684                  * width left
685                  */
686                 while (bd.remainder > (mbus->buswidth - 1)) {
687                         size_t lli_len, target_len, tsize, odd_bytes;
688
689                         /*
690                          * If enough left try to send max possible,
691                          * otherwise try to send the remainder
692                          */
693                         target_len = min(bd.remainder, max_bytes_per_lli);
694
695                         /*
696                          * Set bus lengths for incrementing buses to the
697                          * number of bytes which fill to next memory boundary,
698                          * limiting on the target length calculated above.
699                          */
700                         if (cctl & PL080_CONTROL_SRC_INCR)
701                                 bd.srcbus.fill_bytes =
702                                         pl08x_pre_boundary(bd.srcbus.addr,
703                                                 target_len);
704                         else
705                                 bd.srcbus.fill_bytes = target_len;
706
707                         if (cctl & PL080_CONTROL_DST_INCR)
708                                 bd.dstbus.fill_bytes =
709                                         pl08x_pre_boundary(bd.dstbus.addr,
710                                                 target_len);
711                         else
712                                 bd.dstbus.fill_bytes = target_len;
713
714                         /* Find the nearest */
715                         lli_len = min(bd.srcbus.fill_bytes,
716                                       bd.dstbus.fill_bytes);
717
718                         BUG_ON(lli_len > bd.remainder);
719
720                         if (lli_len <= 0) {
721                                 dev_err(&pl08x->adev->dev,
722                                         "%s lli_len is %zu, <= 0\n",
723                                                 __func__, lli_len);
724                                 return 0;
725                         }
726
727                         if (lli_len == target_len) {
728                                 /*
729                                  * Can send what we wanted.
730                                  * Maintain alignment
731                                  */
732                                 lli_len = (lli_len/mbus->buswidth) *
733                                                         mbus->buswidth;
734                                 odd_bytes = 0;
735                         } else {
736                                 /*
737                                  * So now we know how many bytes to transfer
738                                  * to get to the nearest boundary.  The next
739                                  * LLI will past the boundary.  However, we
740                                  * may be working to a boundary on the slave
741                                  * bus.  We need to ensure the master stays
742                                  * aligned, and that we are working in
743                                  * multiples of the bus widths.
744                                  */
745                                 odd_bytes = lli_len % mbus->buswidth;
746                                 lli_len -= odd_bytes;
747
748                         }
749
750                         if (lli_len) {
751                                 /*
752                                  * Check against minimum bus alignment:
753                                  * Calculate actual transfer size in relation
754                                  * to bus width an get a maximum remainder of
755                                  * the smallest bus width - 1
756                                  */
757                                 /* FIXME: use round_down()? */
758                                 tsize = lli_len / min(mbus->buswidth,
759                                                       sbus->buswidth);
760                                 lli_len = tsize * min(mbus->buswidth,
761                                                       sbus->buswidth);
762
763                                 if (target_len != lli_len) {
764                                         dev_vdbg(&pl08x->adev->dev,
765                                         "%s can't send what we want. Desired 0x%08zx, lli of 0x%08zx bytes in txd of 0x%08zx\n",
766                                         __func__, target_len, lli_len, txd->len);
767                                 }
768
769                                 cctl = pl08x_cctl_bits(cctl,
770                                                        bd.srcbus.buswidth,
771                                                        bd.dstbus.buswidth,
772                                                        tsize);
773
774                                 dev_vdbg(&pl08x->adev->dev,
775                                         "%s fill lli with single lli chunk of size 0x%08zx (remainder 0x%08zx)\n",
776                                         __func__, lli_len, bd.remainder);
777                                 pl08x_fill_lli_for_desc(&bd, num_llis++,
778                                         lli_len, cctl);
779                                 total_bytes += lli_len;
780                         }
781
782
783                         if (odd_bytes) {
784                                 /*
785                                  * Creep past the boundary, maintaining
786                                  * master alignment
787                                  */
788                                 int j;
789                                 for (j = 0; (j < mbus->buswidth)
790                                                 && (bd.remainder); j++) {
791                                         cctl = pl08x_cctl_bits(cctl, 1, 1, 1);
792                                         dev_vdbg(&pl08x->adev->dev,
793                                                 "%s align with boundary, single byte (remain 0x%08zx)\n",
794                                                 __func__, bd.remainder);
795                                         pl08x_fill_lli_for_desc(&bd,
796                                                 num_llis++, 1, cctl);
797                                         total_bytes++;
798                                 }
799                         }
800                 }
801
802                 /*
803                  * Send any odd bytes
804                  */
805                 while (bd.remainder) {
806                         cctl = pl08x_cctl_bits(cctl, 1, 1, 1);
807                         dev_vdbg(&pl08x->adev->dev,
808                                 "%s align with boundary, single odd byte (remain %zu)\n",
809                                 __func__, bd.remainder);
810                         pl08x_fill_lli_for_desc(&bd, num_llis++, 1, cctl);
811                         total_bytes++;
812                 }
813         }
814         if (total_bytes != txd->len) {
815                 dev_err(&pl08x->adev->dev,
816                         "%s size of encoded lli:s don't match total txd, transferred 0x%08zx from size 0x%08zx\n",
817                         __func__, total_bytes, txd->len);
818                 return 0;
819         }
820
821         if (num_llis >= MAX_NUM_TSFR_LLIS) {
822                 dev_err(&pl08x->adev->dev,
823                         "%s need to increase MAX_NUM_TSFR_LLIS from 0x%08x\n",
824                         __func__, (u32) MAX_NUM_TSFR_LLIS);
825                 return 0;
826         }
827
828         llis_va = txd->llis_va;
829         /* The final LLI terminates the LLI. */
830         llis_va[num_llis - 1].lli = 0;
831         /* The final LLI element shall also fire an interrupt. */
832         llis_va[num_llis - 1].cctl |= PL080_CONTROL_TC_IRQ_EN;
833
834 #ifdef VERBOSE_DEBUG
835         {
836                 int i;
837
838                 dev_vdbg(&pl08x->adev->dev,
839                          "%-3s %-9s  %-10s %-10s %-10s %s\n",
840                          "lli", "", "csrc", "cdst", "clli", "cctl");
841                 for (i = 0; i < num_llis; i++) {
842                         dev_vdbg(&pl08x->adev->dev,
843                                  "%3d @%p: 0x%08x 0x%08x 0x%08x 0x%08x\n",
844                                  i, &llis_va[i], llis_va[i].src,
845                                  llis_va[i].dst, llis_va[i].lli, llis_va[i].cctl
846                                 );
847                 }
848         }
849 #endif
850
851         return num_llis;
852 }
853
854 /* You should call this with the struct pl08x lock held */
855 static void pl08x_free_txd(struct pl08x_driver_data *pl08x,
856                            struct pl08x_txd *txd)
857 {
858         /* Free the LLI */
859         dma_pool_free(pl08x->pool, txd->llis_va, txd->llis_bus);
860
861         pl08x->pool_ctr--;
862
863         kfree(txd);
864 }
865
866 static void pl08x_free_txd_list(struct pl08x_driver_data *pl08x,
867                                 struct pl08x_dma_chan *plchan)
868 {
869         struct pl08x_txd *txdi = NULL;
870         struct pl08x_txd *next;
871
872         if (!list_empty(&plchan->pend_list)) {
873                 list_for_each_entry_safe(txdi,
874                                          next, &plchan->pend_list, node) {
875                         list_del(&txdi->node);
876                         pl08x_free_txd(pl08x, txdi);
877                 }
878         }
879 }
880
881 /*
882  * The DMA ENGINE API
883  */
884 static int pl08x_alloc_chan_resources(struct dma_chan *chan)
885 {
886         return 0;
887 }
888
889 static void pl08x_free_chan_resources(struct dma_chan *chan)
890 {
891 }
892
893 /*
894  * This should be called with the channel plchan->lock held
895  */
896 static int prep_phy_channel(struct pl08x_dma_chan *plchan,
897                             struct pl08x_txd *txd)
898 {
899         struct pl08x_driver_data *pl08x = plchan->host;
900         struct pl08x_phy_chan *ch;
901         int ret;
902
903         /* Check if we already have a channel */
904         if (plchan->phychan)
905                 return 0;
906
907         ch = pl08x_get_phy_channel(pl08x, plchan);
908         if (!ch) {
909                 /* No physical channel available, cope with it */
910                 dev_dbg(&pl08x->adev->dev, "no physical channel available for xfer on %s\n", plchan->name);
911                 return -EBUSY;
912         }
913
914         /*
915          * OK we have a physical channel: for memcpy() this is all we
916          * need, but for slaves the physical signals may be muxed!
917          * Can the platform allow us to use this channel?
918          */
919         if (plchan->slave &&
920             ch->signal < 0 &&
921             pl08x->pd->get_signal) {
922                 ret = pl08x->pd->get_signal(plchan);
923                 if (ret < 0) {
924                         dev_dbg(&pl08x->adev->dev,
925                                 "unable to use physical channel %d for transfer on %s due to platform restrictions\n",
926                                 ch->id, plchan->name);
927                         /* Release physical channel & return */
928                         pl08x_put_phy_channel(pl08x, ch);
929                         return -EBUSY;
930                 }
931                 ch->signal = ret;
932
933                 /* Assign the flow control signal to this channel */
934                 if (txd->direction == DMA_TO_DEVICE)
935                         txd->ccfg |= ch->signal << PL080_CONFIG_DST_SEL_SHIFT;
936                 else if (txd->direction == DMA_FROM_DEVICE)
937                         txd->ccfg |= ch->signal << PL080_CONFIG_SRC_SEL_SHIFT;
938         }
939
940         dev_dbg(&pl08x->adev->dev, "allocated physical channel %d and signal %d for xfer on %s\n",
941                  ch->id,
942                  ch->signal,
943                  plchan->name);
944
945         plchan->phychan_hold++;
946         plchan->phychan = ch;
947
948         return 0;
949 }
950
951 static void release_phy_channel(struct pl08x_dma_chan *plchan)
952 {
953         struct pl08x_driver_data *pl08x = plchan->host;
954
955         if ((plchan->phychan->signal >= 0) && pl08x->pd->put_signal) {
956                 pl08x->pd->put_signal(plchan);
957                 plchan->phychan->signal = -1;
958         }
959         pl08x_put_phy_channel(pl08x, plchan->phychan);
960         plchan->phychan = NULL;
961 }
962
963 static dma_cookie_t pl08x_tx_submit(struct dma_async_tx_descriptor *tx)
964 {
965         struct pl08x_dma_chan *plchan = to_pl08x_chan(tx->chan);
966         struct pl08x_txd *txd = to_pl08x_txd(tx);
967         unsigned long flags;
968
969         spin_lock_irqsave(&plchan->lock, flags);
970
971         plchan->chan.cookie += 1;
972         if (plchan->chan.cookie < 0)
973                 plchan->chan.cookie = 1;
974         tx->cookie = plchan->chan.cookie;
975
976         /* Put this onto the pending list */
977         list_add_tail(&txd->node, &plchan->pend_list);
978
979         /*
980          * If there was no physical channel available for this memcpy,
981          * stack the request up and indicate that the channel is waiting
982          * for a free physical channel.
983          */
984         if (!plchan->slave && !plchan->phychan) {
985                 /* Do this memcpy whenever there is a channel ready */
986                 plchan->state = PL08X_CHAN_WAITING;
987                 plchan->waiting = txd;
988         } else {
989                 plchan->phychan_hold--;
990         }
991
992         spin_unlock_irqrestore(&plchan->lock, flags);
993
994         return tx->cookie;
995 }
996
997 static struct dma_async_tx_descriptor *pl08x_prep_dma_interrupt(
998                 struct dma_chan *chan, unsigned long flags)
999 {
1000         struct dma_async_tx_descriptor *retval = NULL;
1001
1002         return retval;
1003 }
1004
1005 /*
1006  * Code accessing dma_async_is_complete() in a tight loop may give problems.
1007  * If slaves are relying on interrupts to signal completion this function
1008  * must not be called with interrupts disabled.
1009  */
1010 static enum dma_status
1011 pl08x_dma_tx_status(struct dma_chan *chan,
1012                     dma_cookie_t cookie,
1013                     struct dma_tx_state *txstate)
1014 {
1015         struct pl08x_dma_chan *plchan = to_pl08x_chan(chan);
1016         dma_cookie_t last_used;
1017         dma_cookie_t last_complete;
1018         enum dma_status ret;
1019         u32 bytesleft = 0;
1020
1021         last_used = plchan->chan.cookie;
1022         last_complete = plchan->lc;
1023
1024         ret = dma_async_is_complete(cookie, last_complete, last_used);
1025         if (ret == DMA_SUCCESS) {
1026                 dma_set_tx_state(txstate, last_complete, last_used, 0);
1027                 return ret;
1028         }
1029
1030         /*
1031          * This cookie not complete yet
1032          */
1033         last_used = plchan->chan.cookie;
1034         last_complete = plchan->lc;
1035
1036         /* Get number of bytes left in the active transactions and queue */
1037         bytesleft = pl08x_getbytes_chan(plchan);
1038
1039         dma_set_tx_state(txstate, last_complete, last_used,
1040                          bytesleft);
1041
1042         if (plchan->state == PL08X_CHAN_PAUSED)
1043                 return DMA_PAUSED;
1044
1045         /* Whether waiting or running, we're in progress */
1046         return DMA_IN_PROGRESS;
1047 }
1048
1049 /* PrimeCell DMA extension */
1050 struct burst_table {
1051         u32 burstwords;
1052         u32 reg;
1053 };
1054
1055 static const struct burst_table burst_sizes[] = {
1056         {
1057                 .burstwords = 256,
1058                 .reg = PL080_BSIZE_256,
1059         },
1060         {
1061                 .burstwords = 128,
1062                 .reg = PL080_BSIZE_128,
1063         },
1064         {
1065                 .burstwords = 64,
1066                 .reg = PL080_BSIZE_64,
1067         },
1068         {
1069                 .burstwords = 32,
1070                 .reg = PL080_BSIZE_32,
1071         },
1072         {
1073                 .burstwords = 16,
1074                 .reg = PL080_BSIZE_16,
1075         },
1076         {
1077                 .burstwords = 8,
1078                 .reg = PL080_BSIZE_8,
1079         },
1080         {
1081                 .burstwords = 4,
1082                 .reg = PL080_BSIZE_4,
1083         },
1084         {
1085                 .burstwords = 0,
1086                 .reg = PL080_BSIZE_1,
1087         },
1088 };
1089
1090 /*
1091  * Given the source and destination available bus masks, select which
1092  * will be routed to each port.  We try to have source and destination
1093  * on separate ports, but always respect the allowable settings.
1094  */
1095 static u32 pl08x_select_bus(u8 src, u8 dst)
1096 {
1097         u32 cctl = 0;
1098
1099         if (!(dst & PL08X_AHB1) || ((dst & PL08X_AHB2) && (src & PL08X_AHB1)))
1100                 cctl |= PL080_CONTROL_DST_AHB2;
1101         if (!(src & PL08X_AHB1) || ((src & PL08X_AHB2) && !(dst & PL08X_AHB2)))
1102                 cctl |= PL080_CONTROL_SRC_AHB2;
1103
1104         return cctl;
1105 }
1106
1107 static u32 pl08x_cctl(u32 cctl)
1108 {
1109         cctl &= ~(PL080_CONTROL_SRC_AHB2 | PL080_CONTROL_DST_AHB2 |
1110                   PL080_CONTROL_SRC_INCR | PL080_CONTROL_DST_INCR |
1111                   PL080_CONTROL_PROT_MASK);
1112
1113         /* Access the cell in privileged mode, non-bufferable, non-cacheable */
1114         return cctl | PL080_CONTROL_PROT_SYS;
1115 }
1116
1117 static u32 pl08x_width(enum dma_slave_buswidth width)
1118 {
1119         switch (width) {
1120         case DMA_SLAVE_BUSWIDTH_1_BYTE:
1121                 return PL080_WIDTH_8BIT;
1122         case DMA_SLAVE_BUSWIDTH_2_BYTES:
1123                 return PL080_WIDTH_16BIT;
1124         case DMA_SLAVE_BUSWIDTH_4_BYTES:
1125                 return PL080_WIDTH_32BIT;
1126         }
1127         return ~0;
1128 }
1129
1130 static u32 pl08x_burst(u32 maxburst)
1131 {
1132         int i;
1133
1134         for (i = 0; i < ARRAY_SIZE(burst_sizes); i++)
1135                 if (burst_sizes[i].burstwords <= maxburst)
1136                         break;
1137
1138         return burst_sizes[i].reg;
1139 }
1140
1141 static int dma_set_runtime_config(struct dma_chan *chan,
1142                                   struct dma_slave_config *config)
1143 {
1144         struct pl08x_dma_chan *plchan = to_pl08x_chan(chan);
1145         struct pl08x_driver_data *pl08x = plchan->host;
1146         enum dma_slave_buswidth addr_width;
1147         u32 width, burst, maxburst;
1148         u32 cctl = 0;
1149
1150         if (!plchan->slave)
1151                 return -EINVAL;
1152
1153         /* Transfer direction */
1154         plchan->runtime_direction = config->direction;
1155         if (config->direction == DMA_TO_DEVICE) {
1156                 addr_width = config->dst_addr_width;
1157                 maxburst = config->dst_maxburst;
1158         } else if (config->direction == DMA_FROM_DEVICE) {
1159                 addr_width = config->src_addr_width;
1160                 maxburst = config->src_maxburst;
1161         } else {
1162                 dev_err(&pl08x->adev->dev,
1163                         "bad runtime_config: alien transfer direction\n");
1164                 return -EINVAL;
1165         }
1166
1167         width = pl08x_width(addr_width);
1168         if (width == ~0) {
1169                 dev_err(&pl08x->adev->dev,
1170                         "bad runtime_config: alien address width\n");
1171                 return -EINVAL;
1172         }
1173
1174         cctl |= width << PL080_CONTROL_SWIDTH_SHIFT;
1175         cctl |= width << PL080_CONTROL_DWIDTH_SHIFT;
1176
1177         /*
1178          * If this channel will only request single transfers, set this
1179          * down to ONE element.  Also select one element if no maxburst
1180          * is specified.
1181          */
1182         if (plchan->cd->single)
1183                 maxburst = 1;
1184
1185         burst = pl08x_burst(maxburst);
1186         cctl |= burst << PL080_CONTROL_SB_SIZE_SHIFT;
1187         cctl |= burst << PL080_CONTROL_DB_SIZE_SHIFT;
1188
1189         if (plchan->runtime_direction == DMA_FROM_DEVICE) {
1190                 plchan->src_addr = config->src_addr;
1191                 plchan->src_cctl = pl08x_cctl(cctl) | PL080_CONTROL_DST_INCR |
1192                         pl08x_select_bus(plchan->cd->periph_buses,
1193                                          pl08x->mem_buses);
1194         } else {
1195                 plchan->dst_addr = config->dst_addr;
1196                 plchan->dst_cctl = pl08x_cctl(cctl) | PL080_CONTROL_SRC_INCR |
1197                         pl08x_select_bus(pl08x->mem_buses,
1198                                          plchan->cd->periph_buses);
1199         }
1200
1201         dev_dbg(&pl08x->adev->dev,
1202                 "configured channel %s (%s) for %s, data width %d, "
1203                 "maxburst %d words, LE, CCTL=0x%08x\n",
1204                 dma_chan_name(chan), plchan->name,
1205                 (config->direction == DMA_FROM_DEVICE) ? "RX" : "TX",
1206                 addr_width,
1207                 maxburst,
1208                 cctl);
1209
1210         return 0;
1211 }
1212
1213 /*
1214  * Slave transactions callback to the slave device to allow
1215  * synchronization of slave DMA signals with the DMAC enable
1216  */
1217 static void pl08x_issue_pending(struct dma_chan *chan)
1218 {
1219         struct pl08x_dma_chan *plchan = to_pl08x_chan(chan);
1220         unsigned long flags;
1221
1222         spin_lock_irqsave(&plchan->lock, flags);
1223         /* Something is already active, or we're waiting for a channel... */
1224         if (plchan->at || plchan->state == PL08X_CHAN_WAITING) {
1225                 spin_unlock_irqrestore(&plchan->lock, flags);
1226                 return;
1227         }
1228
1229         /* Take the first element in the queue and execute it */
1230         if (!list_empty(&plchan->pend_list)) {
1231                 struct pl08x_txd *next;
1232
1233                 next = list_first_entry(&plchan->pend_list,
1234                                         struct pl08x_txd,
1235                                         node);
1236                 list_del(&next->node);
1237                 plchan->state = PL08X_CHAN_RUNNING;
1238
1239                 pl08x_start_txd(plchan, next);
1240         }
1241
1242         spin_unlock_irqrestore(&plchan->lock, flags);
1243 }
1244
1245 static int pl08x_prep_channel_resources(struct pl08x_dma_chan *plchan,
1246                                         struct pl08x_txd *txd)
1247 {
1248         struct pl08x_driver_data *pl08x = plchan->host;
1249         unsigned long flags;
1250         int num_llis, ret;
1251
1252         num_llis = pl08x_fill_llis_for_desc(pl08x, txd);
1253         if (!num_llis) {
1254                 kfree(txd);
1255                 return -EINVAL;
1256         }
1257
1258         spin_lock_irqsave(&plchan->lock, flags);
1259
1260         /*
1261          * See if we already have a physical channel allocated,
1262          * else this is the time to try to get one.
1263          */
1264         ret = prep_phy_channel(plchan, txd);
1265         if (ret) {
1266                 /*
1267                  * No physical channel was available.
1268                  *
1269                  * memcpy transfers can be sorted out at submission time.
1270                  *
1271                  * Slave transfers may have been denied due to platform
1272                  * channel muxing restrictions.  Since there is no guarantee
1273                  * that this will ever be resolved, and the signal must be
1274                  * acquired AFTER acquiring the physical channel, we will let
1275                  * them be NACK:ed with -EBUSY here. The drivers can retry
1276                  * the prep() call if they are eager on doing this using DMA.
1277                  */
1278                 if (plchan->slave) {
1279                         pl08x_free_txd_list(pl08x, plchan);
1280                         pl08x_free_txd(pl08x, txd);
1281                         spin_unlock_irqrestore(&plchan->lock, flags);
1282                         return -EBUSY;
1283                 }
1284         } else
1285                 /*
1286                  * Else we're all set, paused and ready to roll, status
1287                  * will switch to PL08X_CHAN_RUNNING when we call
1288                  * issue_pending(). If there is something running on the
1289                  * channel already we don't change its state.
1290                  */
1291                 if (plchan->state == PL08X_CHAN_IDLE)
1292                         plchan->state = PL08X_CHAN_PAUSED;
1293
1294         spin_unlock_irqrestore(&plchan->lock, flags);
1295
1296         return 0;
1297 }
1298
1299 static struct pl08x_txd *pl08x_get_txd(struct pl08x_dma_chan *plchan,
1300         unsigned long flags)
1301 {
1302         struct pl08x_txd *txd = kzalloc(sizeof(struct pl08x_txd), GFP_NOWAIT);
1303
1304         if (txd) {
1305                 dma_async_tx_descriptor_init(&txd->tx, &plchan->chan);
1306                 txd->tx.flags = flags;
1307                 txd->tx.tx_submit = pl08x_tx_submit;
1308                 INIT_LIST_HEAD(&txd->node);
1309
1310                 /* Always enable error and terminal interrupts */
1311                 txd->ccfg = PL080_CONFIG_ERR_IRQ_MASK |
1312                             PL080_CONFIG_TC_IRQ_MASK;
1313         }
1314         return txd;
1315 }
1316
1317 /*
1318  * Initialize a descriptor to be used by memcpy submit
1319  */
1320 static struct dma_async_tx_descriptor *pl08x_prep_dma_memcpy(
1321                 struct dma_chan *chan, dma_addr_t dest, dma_addr_t src,
1322                 size_t len, unsigned long flags)
1323 {
1324         struct pl08x_dma_chan *plchan = to_pl08x_chan(chan);
1325         struct pl08x_driver_data *pl08x = plchan->host;
1326         struct pl08x_txd *txd;
1327         int ret;
1328
1329         txd = pl08x_get_txd(plchan, flags);
1330         if (!txd) {
1331                 dev_err(&pl08x->adev->dev,
1332                         "%s no memory for descriptor\n", __func__);
1333                 return NULL;
1334         }
1335
1336         txd->direction = DMA_NONE;
1337         txd->src_addr = src;
1338         txd->dst_addr = dest;
1339         txd->len = len;
1340
1341         /* Set platform data for m2m */
1342         txd->ccfg |= PL080_FLOW_MEM2MEM << PL080_CONFIG_FLOW_CONTROL_SHIFT;
1343         txd->cctl = pl08x->pd->memcpy_channel.cctl &
1344                         ~(PL080_CONTROL_DST_AHB2 | PL080_CONTROL_SRC_AHB2);
1345
1346         /* Both to be incremented or the code will break */
1347         txd->cctl |= PL080_CONTROL_SRC_INCR | PL080_CONTROL_DST_INCR;
1348
1349         if (pl08x->vd->dualmaster)
1350                 txd->cctl |= pl08x_select_bus(pl08x->mem_buses,
1351                                               pl08x->mem_buses);
1352
1353         ret = pl08x_prep_channel_resources(plchan, txd);
1354         if (ret)
1355                 return NULL;
1356
1357         return &txd->tx;
1358 }
1359
1360 static struct dma_async_tx_descriptor *pl08x_prep_slave_sg(
1361                 struct dma_chan *chan, struct scatterlist *sgl,
1362                 unsigned int sg_len, enum dma_data_direction direction,
1363                 unsigned long flags)
1364 {
1365         struct pl08x_dma_chan *plchan = to_pl08x_chan(chan);
1366         struct pl08x_driver_data *pl08x = plchan->host;
1367         struct pl08x_txd *txd;
1368         int ret;
1369
1370         /*
1371          * Current implementation ASSUMES only one sg
1372          */
1373         if (sg_len != 1) {
1374                 dev_err(&pl08x->adev->dev, "%s prepared too long sglist\n",
1375                         __func__);
1376                 BUG();
1377         }
1378
1379         dev_dbg(&pl08x->adev->dev, "%s prepare transaction of %d bytes from %s\n",
1380                 __func__, sgl->length, plchan->name);
1381
1382         txd = pl08x_get_txd(plchan, flags);
1383         if (!txd) {
1384                 dev_err(&pl08x->adev->dev, "%s no txd\n", __func__);
1385                 return NULL;
1386         }
1387
1388         if (direction != plchan->runtime_direction)
1389                 dev_err(&pl08x->adev->dev, "%s DMA setup does not match "
1390                         "the direction configured for the PrimeCell\n",
1391                         __func__);
1392
1393         /*
1394          * Set up addresses, the PrimeCell configured address
1395          * will take precedence since this may configure the
1396          * channel target address dynamically at runtime.
1397          */
1398         txd->direction = direction;
1399         txd->len = sgl->length;
1400
1401         if (direction == DMA_TO_DEVICE) {
1402                 txd->ccfg |= PL080_FLOW_MEM2PER << PL080_CONFIG_FLOW_CONTROL_SHIFT;
1403                 txd->cctl = plchan->dst_cctl;
1404                 txd->src_addr = sgl->dma_address;
1405                 txd->dst_addr = plchan->dst_addr;
1406         } else if (direction == DMA_FROM_DEVICE) {
1407                 txd->ccfg |= PL080_FLOW_PER2MEM << PL080_CONFIG_FLOW_CONTROL_SHIFT;
1408                 txd->cctl = plchan->src_cctl;
1409                 txd->src_addr = plchan->src_addr;
1410                 txd->dst_addr = sgl->dma_address;
1411         } else {
1412                 dev_err(&pl08x->adev->dev,
1413                         "%s direction unsupported\n", __func__);
1414                 return NULL;
1415         }
1416
1417         ret = pl08x_prep_channel_resources(plchan, txd);
1418         if (ret)
1419                 return NULL;
1420
1421         return &txd->tx;
1422 }
1423
1424 static int pl08x_control(struct dma_chan *chan, enum dma_ctrl_cmd cmd,
1425                          unsigned long arg)
1426 {
1427         struct pl08x_dma_chan *plchan = to_pl08x_chan(chan);
1428         struct pl08x_driver_data *pl08x = plchan->host;
1429         unsigned long flags;
1430         int ret = 0;
1431
1432         /* Controls applicable to inactive channels */
1433         if (cmd == DMA_SLAVE_CONFIG) {
1434                 return dma_set_runtime_config(chan,
1435                                               (struct dma_slave_config *)arg);
1436         }
1437
1438         /*
1439          * Anything succeeds on channels with no physical allocation and
1440          * no queued transfers.
1441          */
1442         spin_lock_irqsave(&plchan->lock, flags);
1443         if (!plchan->phychan && !plchan->at) {
1444                 spin_unlock_irqrestore(&plchan->lock, flags);
1445                 return 0;
1446         }
1447
1448         switch (cmd) {
1449         case DMA_TERMINATE_ALL:
1450                 plchan->state = PL08X_CHAN_IDLE;
1451
1452                 if (plchan->phychan) {
1453                         pl08x_terminate_phy_chan(pl08x, plchan->phychan);
1454
1455                         /*
1456                          * Mark physical channel as free and free any slave
1457                          * signal
1458                          */
1459                         release_phy_channel(plchan);
1460                 }
1461                 /* Dequeue jobs and free LLIs */
1462                 if (plchan->at) {
1463                         pl08x_free_txd(pl08x, plchan->at);
1464                         plchan->at = NULL;
1465                 }
1466                 /* Dequeue jobs not yet fired as well */
1467                 pl08x_free_txd_list(pl08x, plchan);
1468                 break;
1469         case DMA_PAUSE:
1470                 pl08x_pause_phy_chan(plchan->phychan);
1471                 plchan->state = PL08X_CHAN_PAUSED;
1472                 break;
1473         case DMA_RESUME:
1474                 pl08x_resume_phy_chan(plchan->phychan);
1475                 plchan->state = PL08X_CHAN_RUNNING;
1476                 break;
1477         default:
1478                 /* Unknown command */
1479                 ret = -ENXIO;
1480                 break;
1481         }
1482
1483         spin_unlock_irqrestore(&plchan->lock, flags);
1484
1485         return ret;
1486 }
1487
1488 bool pl08x_filter_id(struct dma_chan *chan, void *chan_id)
1489 {
1490         struct pl08x_dma_chan *plchan = to_pl08x_chan(chan);
1491         char *name = chan_id;
1492
1493         /* Check that the channel is not taken! */
1494         if (!strcmp(plchan->name, name))
1495                 return true;
1496
1497         return false;
1498 }
1499
1500 /*
1501  * Just check that the device is there and active
1502  * TODO: turn this bit on/off depending on the number of physical channels
1503  * actually used, if it is zero... well shut it off. That will save some
1504  * power. Cut the clock at the same time.
1505  */
1506 static void pl08x_ensure_on(struct pl08x_driver_data *pl08x)
1507 {
1508         u32 val;
1509
1510         val = readl(pl08x->base + PL080_CONFIG);
1511         val &= ~(PL080_CONFIG_M2_BE | PL080_CONFIG_M1_BE | PL080_CONFIG_ENABLE);
1512         /* We implicitly clear bit 1 and that means little-endian mode */
1513         val |= PL080_CONFIG_ENABLE;
1514         writel(val, pl08x->base + PL080_CONFIG);
1515 }
1516
1517 static void pl08x_unmap_buffers(struct pl08x_txd *txd)
1518 {
1519         struct device *dev = txd->tx.chan->device->dev;
1520
1521         if (!(txd->tx.flags & DMA_COMPL_SKIP_SRC_UNMAP)) {
1522                 if (txd->tx.flags & DMA_COMPL_SRC_UNMAP_SINGLE)
1523                         dma_unmap_single(dev, txd->src_addr, txd->len,
1524                                 DMA_TO_DEVICE);
1525                 else
1526                         dma_unmap_page(dev, txd->src_addr, txd->len,
1527                                 DMA_TO_DEVICE);
1528         }
1529         if (!(txd->tx.flags & DMA_COMPL_SKIP_DEST_UNMAP)) {
1530                 if (txd->tx.flags & DMA_COMPL_DEST_UNMAP_SINGLE)
1531                         dma_unmap_single(dev, txd->dst_addr, txd->len,
1532                                 DMA_FROM_DEVICE);
1533                 else
1534                         dma_unmap_page(dev, txd->dst_addr, txd->len,
1535                                 DMA_FROM_DEVICE);
1536         }
1537 }
1538
1539 static void pl08x_tasklet(unsigned long data)
1540 {
1541         struct pl08x_dma_chan *plchan = (struct pl08x_dma_chan *) data;
1542         struct pl08x_driver_data *pl08x = plchan->host;
1543         struct pl08x_txd *txd;
1544         unsigned long flags;
1545
1546         spin_lock_irqsave(&plchan->lock, flags);
1547
1548         txd = plchan->at;
1549         plchan->at = NULL;
1550
1551         if (txd) {
1552                 /* Update last completed */
1553                 plchan->lc = txd->tx.cookie;
1554         }
1555
1556         /* If a new descriptor is queued, set it up plchan->at is NULL here */
1557         if (!list_empty(&plchan->pend_list)) {
1558                 struct pl08x_txd *next;
1559
1560                 next = list_first_entry(&plchan->pend_list,
1561                                         struct pl08x_txd,
1562                                         node);
1563                 list_del(&next->node);
1564
1565                 pl08x_start_txd(plchan, next);
1566         } else if (plchan->phychan_hold) {
1567                 /*
1568                  * This channel is still in use - we have a new txd being
1569                  * prepared and will soon be queued.  Don't give up the
1570                  * physical channel.
1571                  */
1572         } else {
1573                 struct pl08x_dma_chan *waiting = NULL;
1574
1575                 /*
1576                  * No more jobs, so free up the physical channel
1577                  * Free any allocated signal on slave transfers too
1578                  */
1579                 release_phy_channel(plchan);
1580                 plchan->state = PL08X_CHAN_IDLE;
1581
1582                 /*
1583                  * And NOW before anyone else can grab that free:d up
1584                  * physical channel, see if there is some memcpy pending
1585                  * that seriously needs to start because of being stacked
1586                  * up while we were choking the physical channels with data.
1587                  */
1588                 list_for_each_entry(waiting, &pl08x->memcpy.channels,
1589                                     chan.device_node) {
1590                   if (waiting->state == PL08X_CHAN_WAITING &&
1591                             waiting->waiting != NULL) {
1592                                 int ret;
1593
1594                                 /* This should REALLY not fail now */
1595                                 ret = prep_phy_channel(waiting,
1596                                                        waiting->waiting);
1597                                 BUG_ON(ret);
1598                                 waiting->phychan_hold--;
1599                                 waiting->state = PL08X_CHAN_RUNNING;
1600                                 waiting->waiting = NULL;
1601                                 pl08x_issue_pending(&waiting->chan);
1602                                 break;
1603                         }
1604                 }
1605         }
1606
1607         spin_unlock_irqrestore(&plchan->lock, flags);
1608
1609         if (txd) {
1610                 dma_async_tx_callback callback = txd->tx.callback;
1611                 void *callback_param = txd->tx.callback_param;
1612
1613                 /* Don't try to unmap buffers on slave channels */
1614                 if (!plchan->slave)
1615                         pl08x_unmap_buffers(txd);
1616
1617                 /* Free the descriptor */
1618                 spin_lock_irqsave(&plchan->lock, flags);
1619                 pl08x_free_txd(pl08x, txd);
1620                 spin_unlock_irqrestore(&plchan->lock, flags);
1621
1622                 /* Callback to signal completion */
1623                 if (callback)
1624                         callback(callback_param);
1625         }
1626 }
1627
1628 static irqreturn_t pl08x_irq(int irq, void *dev)
1629 {
1630         struct pl08x_driver_data *pl08x = dev;
1631         u32 mask = 0;
1632         u32 val;
1633         int i;
1634
1635         val = readl(pl08x->base + PL080_ERR_STATUS);
1636         if (val) {
1637                 /* An error interrupt (on one or more channels) */
1638                 dev_err(&pl08x->adev->dev,
1639                         "%s error interrupt, register value 0x%08x\n",
1640                                 __func__, val);
1641                 /*
1642                  * Simply clear ALL PL08X error interrupts,
1643                  * regardless of channel and cause
1644                  * FIXME: should be 0x00000003 on PL081 really.
1645                  */
1646                 writel(0x000000FF, pl08x->base + PL080_ERR_CLEAR);
1647         }
1648         val = readl(pl08x->base + PL080_INT_STATUS);
1649         for (i = 0; i < pl08x->vd->channels; i++) {
1650                 if ((1 << i) & val) {
1651                         /* Locate physical channel */
1652                         struct pl08x_phy_chan *phychan = &pl08x->phy_chans[i];
1653                         struct pl08x_dma_chan *plchan = phychan->serving;
1654
1655                         /* Schedule tasklet on this channel */
1656                         tasklet_schedule(&plchan->tasklet);
1657
1658                         mask |= (1 << i);
1659                 }
1660         }
1661         /* Clear only the terminal interrupts on channels we processed */
1662         writel(mask, pl08x->base + PL080_TC_CLEAR);
1663
1664         return mask ? IRQ_HANDLED : IRQ_NONE;
1665 }
1666
1667 static void pl08x_dma_slave_init(struct pl08x_dma_chan *chan)
1668 {
1669         u32 cctl = pl08x_cctl(chan->cd->cctl);
1670
1671         chan->slave = true;
1672         chan->name = chan->cd->bus_id;
1673         chan->src_addr = chan->cd->addr;
1674         chan->dst_addr = chan->cd->addr;
1675         chan->src_cctl = cctl | PL080_CONTROL_DST_INCR |
1676                 pl08x_select_bus(chan->cd->periph_buses, chan->host->mem_buses);
1677         chan->dst_cctl = cctl | PL080_CONTROL_SRC_INCR |
1678                 pl08x_select_bus(chan->host->mem_buses, chan->cd->periph_buses);
1679 }
1680
1681 /*
1682  * Initialise the DMAC memcpy/slave channels.
1683  * Make a local wrapper to hold required data
1684  */
1685 static int pl08x_dma_init_virtual_channels(struct pl08x_driver_data *pl08x,
1686                                            struct dma_device *dmadev,
1687                                            unsigned int channels,
1688                                            bool slave)
1689 {
1690         struct pl08x_dma_chan *chan;
1691         int i;
1692
1693         INIT_LIST_HEAD(&dmadev->channels);
1694
1695         /*
1696          * Register as many many memcpy as we have physical channels,
1697          * we won't always be able to use all but the code will have
1698          * to cope with that situation.
1699          */
1700         for (i = 0; i < channels; i++) {
1701                 chan = kzalloc(sizeof(struct pl08x_dma_chan), GFP_KERNEL);
1702                 if (!chan) {
1703                         dev_err(&pl08x->adev->dev,
1704                                 "%s no memory for channel\n", __func__);
1705                         return -ENOMEM;
1706                 }
1707
1708                 chan->host = pl08x;
1709                 chan->state = PL08X_CHAN_IDLE;
1710
1711                 if (slave) {
1712                         chan->cd = &pl08x->pd->slave_channels[i];
1713                         pl08x_dma_slave_init(chan);
1714                 } else {
1715                         chan->cd = &pl08x->pd->memcpy_channel;
1716                         chan->name = kasprintf(GFP_KERNEL, "memcpy%d", i);
1717                         if (!chan->name) {
1718                                 kfree(chan);
1719                                 return -ENOMEM;
1720                         }
1721                 }
1722                 if (chan->cd->circular_buffer) {
1723                         dev_err(&pl08x->adev->dev,
1724                                 "channel %s: circular buffers not supported\n",
1725                                 chan->name);
1726                         kfree(chan);
1727                         continue;
1728                 }
1729                 dev_info(&pl08x->adev->dev,
1730                          "initialize virtual channel \"%s\"\n",
1731                          chan->name);
1732
1733                 chan->chan.device = dmadev;
1734                 chan->chan.cookie = 0;
1735                 chan->lc = 0;
1736
1737                 spin_lock_init(&chan->lock);
1738                 INIT_LIST_HEAD(&chan->pend_list);
1739                 tasklet_init(&chan->tasklet, pl08x_tasklet,
1740                              (unsigned long) chan);
1741
1742                 list_add_tail(&chan->chan.device_node, &dmadev->channels);
1743         }
1744         dev_info(&pl08x->adev->dev, "initialized %d virtual %s channels\n",
1745                  i, slave ? "slave" : "memcpy");
1746         return i;
1747 }
1748
1749 static void pl08x_free_virtual_channels(struct dma_device *dmadev)
1750 {
1751         struct pl08x_dma_chan *chan = NULL;
1752         struct pl08x_dma_chan *next;
1753
1754         list_for_each_entry_safe(chan,
1755                                  next, &dmadev->channels, chan.device_node) {
1756                 list_del(&chan->chan.device_node);
1757                 kfree(chan);
1758         }
1759 }
1760
1761 #ifdef CONFIG_DEBUG_FS
1762 static const char *pl08x_state_str(enum pl08x_dma_chan_state state)
1763 {
1764         switch (state) {
1765         case PL08X_CHAN_IDLE:
1766                 return "idle";
1767         case PL08X_CHAN_RUNNING:
1768                 return "running";
1769         case PL08X_CHAN_PAUSED:
1770                 return "paused";
1771         case PL08X_CHAN_WAITING:
1772                 return "waiting";
1773         default:
1774                 break;
1775         }
1776         return "UNKNOWN STATE";
1777 }
1778
1779 static int pl08x_debugfs_show(struct seq_file *s, void *data)
1780 {
1781         struct pl08x_driver_data *pl08x = s->private;
1782         struct pl08x_dma_chan *chan;
1783         struct pl08x_phy_chan *ch;
1784         unsigned long flags;
1785         int i;
1786
1787         seq_printf(s, "PL08x physical channels:\n");
1788         seq_printf(s, "CHANNEL:\tUSER:\n");
1789         seq_printf(s, "--------\t-----\n");
1790         for (i = 0; i < pl08x->vd->channels; i++) {
1791                 struct pl08x_dma_chan *virt_chan;
1792
1793                 ch = &pl08x->phy_chans[i];
1794
1795                 spin_lock_irqsave(&ch->lock, flags);
1796                 virt_chan = ch->serving;
1797
1798                 seq_printf(s, "%d\t\t%s\n",
1799                            ch->id, virt_chan ? virt_chan->name : "(none)");
1800
1801                 spin_unlock_irqrestore(&ch->lock, flags);
1802         }
1803
1804         seq_printf(s, "\nPL08x virtual memcpy channels:\n");
1805         seq_printf(s, "CHANNEL:\tSTATE:\n");
1806         seq_printf(s, "--------\t------\n");
1807         list_for_each_entry(chan, &pl08x->memcpy.channels, chan.device_node) {
1808                 seq_printf(s, "%s\t\t%s\n", chan->name,
1809                            pl08x_state_str(chan->state));
1810         }
1811
1812         seq_printf(s, "\nPL08x virtual slave channels:\n");
1813         seq_printf(s, "CHANNEL:\tSTATE:\n");
1814         seq_printf(s, "--------\t------\n");
1815         list_for_each_entry(chan, &pl08x->slave.channels, chan.device_node) {
1816                 seq_printf(s, "%s\t\t%s\n", chan->name,
1817                            pl08x_state_str(chan->state));
1818         }
1819
1820         return 0;
1821 }
1822
1823 static int pl08x_debugfs_open(struct inode *inode, struct file *file)
1824 {
1825         return single_open(file, pl08x_debugfs_show, inode->i_private);
1826 }
1827
1828 static const struct file_operations pl08x_debugfs_operations = {
1829         .open           = pl08x_debugfs_open,
1830         .read           = seq_read,
1831         .llseek         = seq_lseek,
1832         .release        = single_release,
1833 };
1834
1835 static void init_pl08x_debugfs(struct pl08x_driver_data *pl08x)
1836 {
1837         /* Expose a simple debugfs interface to view all clocks */
1838         (void) debugfs_create_file(dev_name(&pl08x->adev->dev), S_IFREG | S_IRUGO,
1839                                    NULL, pl08x,
1840                                    &pl08x_debugfs_operations);
1841 }
1842
1843 #else
1844 static inline void init_pl08x_debugfs(struct pl08x_driver_data *pl08x)
1845 {
1846 }
1847 #endif
1848
1849 static int pl08x_probe(struct amba_device *adev, const struct amba_id *id)
1850 {
1851         struct pl08x_driver_data *pl08x;
1852         const struct vendor_data *vd = id->data;
1853         int ret = 0;
1854         int i;
1855
1856         ret = amba_request_regions(adev, NULL);
1857         if (ret)
1858                 return ret;
1859
1860         /* Create the driver state holder */
1861         pl08x = kzalloc(sizeof(struct pl08x_driver_data), GFP_KERNEL);
1862         if (!pl08x) {
1863                 ret = -ENOMEM;
1864                 goto out_no_pl08x;
1865         }
1866
1867         /* Initialize memcpy engine */
1868         dma_cap_set(DMA_MEMCPY, pl08x->memcpy.cap_mask);
1869         pl08x->memcpy.dev = &adev->dev;
1870         pl08x->memcpy.device_alloc_chan_resources = pl08x_alloc_chan_resources;
1871         pl08x->memcpy.device_free_chan_resources = pl08x_free_chan_resources;
1872         pl08x->memcpy.device_prep_dma_memcpy = pl08x_prep_dma_memcpy;
1873         pl08x->memcpy.device_prep_dma_interrupt = pl08x_prep_dma_interrupt;
1874         pl08x->memcpy.device_tx_status = pl08x_dma_tx_status;
1875         pl08x->memcpy.device_issue_pending = pl08x_issue_pending;
1876         pl08x->memcpy.device_control = pl08x_control;
1877
1878         /* Initialize slave engine */
1879         dma_cap_set(DMA_SLAVE, pl08x->slave.cap_mask);
1880         pl08x->slave.dev = &adev->dev;
1881         pl08x->slave.device_alloc_chan_resources = pl08x_alloc_chan_resources;
1882         pl08x->slave.device_free_chan_resources = pl08x_free_chan_resources;
1883         pl08x->slave.device_prep_dma_interrupt = pl08x_prep_dma_interrupt;
1884         pl08x->slave.device_tx_status = pl08x_dma_tx_status;
1885         pl08x->slave.device_issue_pending = pl08x_issue_pending;
1886         pl08x->slave.device_prep_slave_sg = pl08x_prep_slave_sg;
1887         pl08x->slave.device_control = pl08x_control;
1888
1889         /* Get the platform data */
1890         pl08x->pd = dev_get_platdata(&adev->dev);
1891         if (!pl08x->pd) {
1892                 dev_err(&adev->dev, "no platform data supplied\n");
1893                 goto out_no_platdata;
1894         }
1895
1896         /* Assign useful pointers to the driver state */
1897         pl08x->adev = adev;
1898         pl08x->vd = vd;
1899
1900         /* By default, AHB1 only.  If dualmaster, from platform */
1901         pl08x->lli_buses = PL08X_AHB1;
1902         pl08x->mem_buses = PL08X_AHB1;
1903         if (pl08x->vd->dualmaster) {
1904                 pl08x->lli_buses = pl08x->pd->lli_buses;
1905                 pl08x->mem_buses = pl08x->pd->mem_buses;
1906         }
1907
1908         /* A DMA memory pool for LLIs, align on 1-byte boundary */
1909         pl08x->pool = dma_pool_create(DRIVER_NAME, &pl08x->adev->dev,
1910                         PL08X_LLI_TSFR_SIZE, PL08X_ALIGN, 0);
1911         if (!pl08x->pool) {
1912                 ret = -ENOMEM;
1913                 goto out_no_lli_pool;
1914         }
1915
1916         spin_lock_init(&pl08x->lock);
1917
1918         pl08x->base = ioremap(adev->res.start, resource_size(&adev->res));
1919         if (!pl08x->base) {
1920                 ret = -ENOMEM;
1921                 goto out_no_ioremap;
1922         }
1923
1924         /* Turn on the PL08x */
1925         pl08x_ensure_on(pl08x);
1926
1927         /* Attach the interrupt handler */
1928         writel(0x000000FF, pl08x->base + PL080_ERR_CLEAR);
1929         writel(0x000000FF, pl08x->base + PL080_TC_CLEAR);
1930
1931         ret = request_irq(adev->irq[0], pl08x_irq, IRQF_DISABLED,
1932                           DRIVER_NAME, pl08x);
1933         if (ret) {
1934                 dev_err(&adev->dev, "%s failed to request interrupt %d\n",
1935                         __func__, adev->irq[0]);
1936                 goto out_no_irq;
1937         }
1938
1939         /* Initialize physical channels */
1940         pl08x->phy_chans = kmalloc((vd->channels * sizeof(struct pl08x_phy_chan)),
1941                         GFP_KERNEL);
1942         if (!pl08x->phy_chans) {
1943                 dev_err(&adev->dev, "%s failed to allocate "
1944                         "physical channel holders\n",
1945                         __func__);
1946                 goto out_no_phychans;
1947         }
1948
1949         for (i = 0; i < vd->channels; i++) {
1950                 struct pl08x_phy_chan *ch = &pl08x->phy_chans[i];
1951
1952                 ch->id = i;
1953                 ch->base = pl08x->base + PL080_Cx_BASE(i);
1954                 spin_lock_init(&ch->lock);
1955                 ch->serving = NULL;
1956                 ch->signal = -1;
1957                 dev_info(&adev->dev,
1958                          "physical channel %d is %s\n", i,
1959                          pl08x_phy_channel_busy(ch) ? "BUSY" : "FREE");
1960         }
1961
1962         /* Register as many memcpy channels as there are physical channels */
1963         ret = pl08x_dma_init_virtual_channels(pl08x, &pl08x->memcpy,
1964                                               pl08x->vd->channels, false);
1965         if (ret <= 0) {
1966                 dev_warn(&pl08x->adev->dev,
1967                          "%s failed to enumerate memcpy channels - %d\n",
1968                          __func__, ret);
1969                 goto out_no_memcpy;
1970         }
1971         pl08x->memcpy.chancnt = ret;
1972
1973         /* Register slave channels */
1974         ret = pl08x_dma_init_virtual_channels(pl08x, &pl08x->slave,
1975                                               pl08x->pd->num_slave_channels,
1976                                               true);
1977         if (ret <= 0) {
1978                 dev_warn(&pl08x->adev->dev,
1979                         "%s failed to enumerate slave channels - %d\n",
1980                                 __func__, ret);
1981                 goto out_no_slave;
1982         }
1983         pl08x->slave.chancnt = ret;
1984
1985         ret = dma_async_device_register(&pl08x->memcpy);
1986         if (ret) {
1987                 dev_warn(&pl08x->adev->dev,
1988                         "%s failed to register memcpy as an async device - %d\n",
1989                         __func__, ret);
1990                 goto out_no_memcpy_reg;
1991         }
1992
1993         ret = dma_async_device_register(&pl08x->slave);
1994         if (ret) {
1995                 dev_warn(&pl08x->adev->dev,
1996                         "%s failed to register slave as an async device - %d\n",
1997                         __func__, ret);
1998                 goto out_no_slave_reg;
1999         }
2000
2001         amba_set_drvdata(adev, pl08x);
2002         init_pl08x_debugfs(pl08x);
2003         dev_info(&pl08x->adev->dev, "DMA: PL%03x rev%u at 0x%08llx irq %d\n",
2004                  amba_part(adev), amba_rev(adev),
2005                  (unsigned long long)adev->res.start, adev->irq[0]);
2006         return 0;
2007
2008 out_no_slave_reg:
2009         dma_async_device_unregister(&pl08x->memcpy);
2010 out_no_memcpy_reg:
2011         pl08x_free_virtual_channels(&pl08x->slave);
2012 out_no_slave:
2013         pl08x_free_virtual_channels(&pl08x->memcpy);
2014 out_no_memcpy:
2015         kfree(pl08x->phy_chans);
2016 out_no_phychans:
2017         free_irq(adev->irq[0], pl08x);
2018 out_no_irq:
2019         iounmap(pl08x->base);
2020 out_no_ioremap:
2021         dma_pool_destroy(pl08x->pool);
2022 out_no_lli_pool:
2023 out_no_platdata:
2024         kfree(pl08x);
2025 out_no_pl08x:
2026         amba_release_regions(adev);
2027         return ret;
2028 }
2029
2030 /* PL080 has 8 channels and the PL080 have just 2 */
2031 static struct vendor_data vendor_pl080 = {
2032         .channels = 8,
2033         .dualmaster = true,
2034 };
2035
2036 static struct vendor_data vendor_pl081 = {
2037         .channels = 2,
2038         .dualmaster = false,
2039 };
2040
2041 static struct amba_id pl08x_ids[] = {
2042         /* PL080 */
2043         {
2044                 .id     = 0x00041080,
2045                 .mask   = 0x000fffff,
2046                 .data   = &vendor_pl080,
2047         },
2048         /* PL081 */
2049         {
2050                 .id     = 0x00041081,
2051                 .mask   = 0x000fffff,
2052                 .data   = &vendor_pl081,
2053         },
2054         /* Nomadik 8815 PL080 variant */
2055         {
2056                 .id     = 0x00280880,
2057                 .mask   = 0x00ffffff,
2058                 .data   = &vendor_pl080,
2059         },
2060         { 0, 0 },
2061 };
2062
2063 static struct amba_driver pl08x_amba_driver = {
2064         .drv.name       = DRIVER_NAME,
2065         .id_table       = pl08x_ids,
2066         .probe          = pl08x_probe,
2067 };
2068
2069 static int __init pl08x_init(void)
2070 {
2071         int retval;
2072         retval = amba_driver_register(&pl08x_amba_driver);
2073         if (retval)
2074                 printk(KERN_WARNING DRIVER_NAME
2075                        "failed to register as an AMBA device (%d)\n",
2076                        retval);
2077         return retval;
2078 }
2079 subsys_initcall(pl08x_init);