crypto: tegra-aes: reduce ivsize to 16 bytes and priority to 100
[linux-2.6.git] / drivers / crypto / tegra-aes.c
1 /*
2  * drivers/crypto/tegra-aes.c
3  *
4  * aes driver for NVIDIA tegra aes hardware
5  *
6  * Copyright (c) 2010, NVIDIA Corporation.
7  *
8  * This program is free software; you can redistribute it and/or modify
9  * it under the terms of the GNU General Public License as published by
10  * the Free Software Foundation; either version 2 of the License, or
11  * (at your option) any later version.
12  *
13  * This program is distributed in the hope that it will be useful, but WITHOUT
14  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
15  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
16  * more details.
17  *
18  * You should have received a copy of the GNU General Public License along
19  * with this program; if not, write to the Free Software Foundation, Inc.,
20  * 51 Franklin Street, Fifth Floor, Boston, MA  02110-1301, USA.
21  */
22
23 #include <linux/module.h>
24 #include <linux/init.h>
25 #include <linux/errno.h>
26 #include <linux/kernel.h>
27 #include <linux/clk.h>
28 #include <linux/platform_device.h>
29 #include <linux/scatterlist.h>
30 #include <linux/dma-mapping.h>
31 #include <linux/io.h>
32 #include <linux/mutex.h>
33 #include <linux/interrupt.h>
34 #include <linux/completion.h>
35 #include <linux/delay.h>
36
37 #include <mach/arb_sema.h>
38 #include <mach/clk.h>
39
40 #include <crypto/scatterwalk.h>
41 #include <crypto/aes.h>
42 #include <crypto/internal/rng.h>
43
44 #include "tegra-aes.h"
45
46 #define FLAGS_MODE_MASK         0x000f
47 #define FLAGS_ENCRYPT           BIT(0)
48 #define FLAGS_CBC               BIT(1)
49 #define FLAGS_GIV               BIT(2)
50 #define FLAGS_RNG               BIT(3)
51 #define FLAGS_NEW_KEY           BIT(4)
52 #define FLAGS_NEW_IV            BIT(5)
53 #define FLAGS_INIT              BIT(6)
54 #define FLAGS_FAST              BIT(7)
55 #define FLAGS_BUSY              8
56
57 /*
58  * Defines AES engine Max process bytes size in one go, which takes 1 msec.
59  * AES engine spends about 176 cycles/16-bytes or 11 cycles/byte
60  * The duration CPU can use the BSE to 1 msec, then the number of available
61  * cycles of AVP/BSE is 216K. In this duration, AES can process 216/11 ~= 19KB
62  * Based on this AES_HW_DMA_BUFFER_SIZE_BYTES is configured to 16KB.
63  */
64 #define AES_HW_DMA_BUFFER_SIZE_BYTES 0x4000
65
66 /*
67  * The key table length is 64 bytes
68  * (This includes first upto 32 bytes key + 16 bytes original initial vector
69  * and 16 bytes updated initial vector)
70  */
71 #define AES_HW_KEY_TABLE_LENGTH_BYTES 64
72
73 #define AES_HW_IV_SIZE 16
74 #define AES_HW_KEYSCHEDULE_LEN 256
75 #define ARB_SEMA_TIMEOUT 500
76
77 /*
78  * The memory being used is divides as follows:
79  * 1. Key - 32 bytes
80  * 2. Original IV - 16 bytes
81  * 3. Updated IV - 16 bytes
82  * 4. Key schedule - 256 bytes
83  *
84  * 1+2+3 constitute the hw key table.
85  */
86 #define AES_IVKEY_SIZE (AES_HW_KEY_TABLE_LENGTH_BYTES + AES_HW_KEYSCHEDULE_LEN)
87
88 #define DEFAULT_RNG_BLK_SZ 16
89
90 /* As of now only 5 commands are USED for AES encryption/Decryption */
91 #define AES_HW_MAX_ICQ_LENGTH 5
92
93 #define ICQBITSHIFT_BLKCNT 0
94
95 /* memdma_vd command */
96 #define MEMDMA_DIR_DTOVRAM      0
97 #define MEMDMA_DIR_VTODRAM      1
98 #define MEMDMABITSHIFT_DIR      25
99 #define MEMDMABITSHIFT_NUM_WORDS        12
100
101 /* Define AES Interactive command Queue commands Bit positions */
102 enum {
103         ICQBITSHIFT_KEYTABLEADDR = 0,
104         ICQBITSHIFT_KEYTABLEID = 17,
105         ICQBITSHIFT_VRAMSEL = 23,
106         ICQBITSHIFT_TABLESEL = 24,
107         ICQBITSHIFT_OPCODE = 26,
108 };
109
110 /* Define Ucq opcodes required for AES operation */
111 enum {
112         UCQOPCODE_BLKSTARTENGINE = 0x0E,
113         UCQOPCODE_DMASETUP = 0x10,
114         UCQOPCODE_DMACOMPLETE = 0x11,
115         UCQOPCODE_SETTABLE = 0x15,
116         UCQOPCODE_MEMDMAVD = 0x22,
117 };
118
119 /* Define Aes command values */
120 enum {
121         UCQCMD_VRAM_SEL = 0x1,
122         UCQCMD_CRYPTO_TABLESEL = 0x3,
123         UCQCMD_KEYSCHEDTABLESEL = 0x4,
124         UCQCMD_KEYTABLESEL = 0x8,
125 };
126
127 #define UCQCMD_KEYTABLEADDRMASK 0x1FFFF
128
129 #define AES_NR_KEYSLOTS 8
130 #define SSK_SLOT_NUM    4
131
132 struct tegra_aes_slot {
133         struct list_head node;
134         int slot_num;
135         bool available;
136 };
137
138 static struct tegra_aes_slot ssk = {
139         .slot_num = SSK_SLOT_NUM,
140         .available = true,
141 };
142
143 struct tegra_aes_reqctx {
144         unsigned long mode;
145 };
146
147 #define TEGRA_AES_QUEUE_LENGTH 1
148 #define TEGRA_AES_CACHE_SIZE 0
149
150 struct tegra_aes_dev {
151         struct device *dev;
152         unsigned long phys_base;
153         void __iomem *io_base;
154         dma_addr_t ivkey_phys_base;
155         void __iomem *ivkey_base;
156         struct clk *iclk;
157         struct clk *pclk;
158         struct tegra_aes_ctx *ctx;
159         unsigned long flags;
160         struct completion op_complete;
161         u32 *buf_in;
162         dma_addr_t dma_buf_in;
163         u32 *buf_out;
164         dma_addr_t dma_buf_out;
165         u8 *iv;
166         u8 dt[DEFAULT_RNG_BLK_SZ];
167         int ivlen;
168         u64 ctr;
169         int res_id;
170         spinlock_t lock;
171         struct crypto_queue queue;
172         struct tegra_aes_slot *slots;
173         struct ablkcipher_request *req;
174         size_t total;
175         struct scatterlist *in_sg;
176         size_t in_offset;
177         struct scatterlist *out_sg;
178         size_t out_offset;
179 };
180
181 static struct tegra_aes_dev *aes_dev;
182
183 struct tegra_aes_ctx {
184         struct tegra_aes_dev *dd;
185         unsigned long flags;
186         struct tegra_aes_slot *slot;
187         int keylen;
188 };
189
190 static struct tegra_aes_ctx rng_ctx = {
191         .flags = FLAGS_NEW_KEY,
192         .keylen = AES_KEYSIZE_128,
193 };
194
195 /* keep registered devices data here */
196 static LIST_HEAD(dev_list);
197 static DEFINE_SPINLOCK(list_lock);
198 static DEFINE_MUTEX(aes_lock);
199
200 extern unsigned long long tegra_chip_uid(void);
201
202 static inline u32 aes_readl(struct tegra_aes_dev *dd, u32 offset)
203 {
204         return readl(dd->io_base + offset);
205 }
206
207 static inline void aes_writel(struct tegra_aes_dev *dd, u32 val, u32 offset)
208 {
209         writel(val, dd->io_base + offset);
210 }
211
212 static int aes_hw_init(struct tegra_aes_dev *dd)
213 {
214         int ret = 0;
215
216         ret = clk_enable(dd->pclk);
217         if (ret < 0) {
218                 dev_err(dd->dev, "%s: pclock enable fail(%d)\n", __func__, ret);
219                 return ret;
220         }
221
222         tegra_periph_reset_assert(dd->iclk);
223         udelay(50);
224         tegra_periph_reset_deassert(dd->iclk);
225         udelay(50);
226
227         ret = clk_enable(dd->iclk);
228         if (ret < 0) {
229                 dev_err(dd->dev, "%s: iclock enable fail(%d)\n", __func__, ret);
230                 clk_disable(dd->pclk);
231                 return ret;
232         }
233
234         aes_writel(dd, 0x33, INT_ENB);
235         return ret;
236 }
237
238 static int aes_start_crypt(struct tegra_aes_dev *dd, u32 in_addr, u32 out_addr,
239         int nblocks, int mode, bool upd_iv)
240 {
241         u32 cmdq[AES_HW_MAX_ICQ_LENGTH];
242         int qlen = 0, i, eng_busy, icq_empty, dma_busy, ret = 0;
243         u32 value;
244
245         ret = aes_hw_init(dd);
246         if (ret < 0) {
247                 dev_err(dd->dev, "%s: hw init fail(%d)\n", __func__, ret);
248                 return ret;
249         }
250
251         cmdq[qlen++] = UCQOPCODE_DMASETUP << ICQBITSHIFT_OPCODE;
252         cmdq[qlen++] = in_addr;
253         cmdq[qlen++] = UCQOPCODE_BLKSTARTENGINE << ICQBITSHIFT_OPCODE |
254                 (nblocks-1) << ICQBITSHIFT_BLKCNT;
255         cmdq[qlen++] = UCQOPCODE_DMACOMPLETE << ICQBITSHIFT_OPCODE;
256
257         value = aes_readl(dd, CMDQUE_CONTROL);
258         /* access SDRAM through AHB */
259         value &= ~CMDQ_CTRL_SRC_STM_SEL_FIELD;
260         value &= ~CMDQ_CTRL_DST_STM_SEL_FIELD;
261         value |= (CMDQ_CTRL_SRC_STM_SEL_FIELD | CMDQ_CTRL_DST_STM_SEL_FIELD |
262                 CMDQ_CTRL_ICMDQEN_FIELD);
263         aes_writel(dd, value, CMDQUE_CONTROL);
264         dev_dbg(dd->dev, "cmd_q_ctrl=0x%x", value);
265
266         value = 0;
267         value |= CONFIG_ENDIAN_ENB_FIELD;
268         aes_writel(dd, value, CONFIG);
269         dev_dbg(dd->dev, "config=0x%x", value);
270
271         value = aes_readl(dd, SECURE_CONFIG_EXT);
272         value &= ~SECURE_OFFSET_CNT_FIELD;
273         aes_writel(dd, value, SECURE_CONFIG_EXT);
274         dev_dbg(dd->dev, "secure_cfg_xt=0x%x", value);
275
276         if (mode & FLAGS_CBC) {
277                 value = ((0x1 << SECURE_INPUT_ALG_SEL_SHIFT) |
278                         ((dd->ctx->keylen * 8) << SECURE_INPUT_KEY_LEN_SHIFT) |
279                         ((u32)upd_iv << SECURE_IV_SELECT_SHIFT) |
280                         (((mode & FLAGS_ENCRYPT) ? 2 : 3)
281                                 << SECURE_XOR_POS_SHIFT) |
282                         (0 << SECURE_INPUT_SEL_SHIFT) |
283                         (((mode & FLAGS_ENCRYPT) ? 2 : 3)
284                                 << SECURE_VCTRAM_SEL_SHIFT) |
285                         ((mode & FLAGS_ENCRYPT) ? 1 : 0)
286                                 << SECURE_CORE_SEL_SHIFT |
287                         (0 << SECURE_RNG_ENB_SHIFT) |
288                         (0 << SECURE_HASH_ENB_SHIFT));
289         } else if (mode & FLAGS_RNG){
290                 value = ((0x1 << SECURE_INPUT_ALG_SEL_SHIFT) |
291                         ((dd->ctx->keylen * 8) << SECURE_INPUT_KEY_LEN_SHIFT) |
292                         ((u32)upd_iv << SECURE_IV_SELECT_SHIFT) |
293                         (0 << SECURE_XOR_POS_SHIFT) |
294                         (0 << SECURE_INPUT_SEL_SHIFT) |
295                         ((mode & FLAGS_ENCRYPT) ? 1 : 0)
296                                 << SECURE_CORE_SEL_SHIFT |
297                         (1 << SECURE_RNG_ENB_SHIFT) |
298                         (0 << SECURE_HASH_ENB_SHIFT));
299         } else {
300                 value = ((0x1 << SECURE_INPUT_ALG_SEL_SHIFT) |
301                         ((dd->ctx->keylen * 8) << SECURE_INPUT_KEY_LEN_SHIFT) |
302                         ((u32)upd_iv << SECURE_IV_SELECT_SHIFT) |
303                         (0 << SECURE_XOR_POS_SHIFT) |
304                         (0 << SECURE_INPUT_SEL_SHIFT) |
305                         (((mode & FLAGS_ENCRYPT) ? 1 : 0)
306                                 << SECURE_CORE_SEL_SHIFT) |
307                         (0 << SECURE_RNG_ENB_SHIFT) |
308                                 (0 << SECURE_HASH_ENB_SHIFT));
309         }
310         dev_dbg(dd->dev, "secure_in_sel=0x%x", value);
311         aes_writel(dd, value, SECURE_INPUT_SELECT);
312
313         aes_writel(dd, out_addr, SECURE_DEST_ADDR);
314
315         for (i = 0; i < qlen - 1; i++) {
316                 do {
317                         value = aes_readl(dd, INTR_STATUS);
318                         eng_busy = value & (0x1);
319                         icq_empty = value & (0x1<<3);
320                         dma_busy = value & (0x1<<23);
321                 } while (eng_busy & (!icq_empty) & dma_busy);
322                 aes_writel(dd, cmdq[i], ICMDQUE_WR);
323         }
324
325         INIT_COMPLETION(dd->op_complete);
326         ret = wait_for_completion_timeout(&dd->op_complete, msecs_to_jiffies(150));
327         if (ret == 0) {
328                 dev_err(dd->dev, "timed out (0x%x)\n",
329                         aes_readl(dd, INTR_STATUS));
330                 clk_disable(dd->iclk);
331                 clk_disable(dd->pclk);
332                 return -ETIMEDOUT;
333         }
334
335         aes_writel(dd, cmdq[qlen - 1], ICMDQUE_WR);
336         do {
337                 value = aes_readl(dd, INTR_STATUS);
338                 eng_busy = value & (0x1);
339                 icq_empty = value & (0x1<<3);
340                 dma_busy = value & (0x1<<23);
341         } while (eng_busy & (!icq_empty) & dma_busy);
342
343         clk_disable(dd->iclk);
344         clk_disable(dd->pclk);
345         return 0;
346 }
347
348 static void aes_release_key_slot(struct tegra_aes_dev *dd)
349 {
350         spin_lock(&list_lock);
351         dd->ctx->slot->available = true;
352         dd->ctx->slot = NULL;
353         dd->ctx = NULL;
354         spin_unlock(&list_lock);
355 }
356
357 static struct tegra_aes_slot *aes_find_key_slot(struct tegra_aes_dev *dd)
358 {
359         struct tegra_aes_slot *slot = NULL;
360         bool found = false;
361
362         spin_lock(&list_lock);
363         list_for_each_entry(slot, &dev_list, node) {
364                 dev_dbg(dd->dev, "empty:%d, num:%d\n", slot->available,
365                         slot->slot_num);
366                 if (slot->available) {
367                         slot->available = false;
368                         found = true;
369                         break;
370                 }
371         }
372         spin_unlock(&list_lock);
373         return found ? slot : NULL;
374 }
375
376 static int aes_set_key(struct tegra_aes_dev *dd)
377 {
378         u32 value, cmdq[2];
379         struct tegra_aes_ctx *ctx = dd->ctx;
380         int i, eng_busy, icq_empty, dma_busy, ret = 0;
381         bool use_ssk = false;
382
383         /* use ssk? */
384         if (!dd->ctx->slot) {
385                 dev_dbg(dd->dev, "using ssk");
386                 dd->ctx->slot = &ssk;
387                 use_ssk = true;
388         }
389
390         ret = aes_hw_init(dd);
391         if (ret < 0) {
392                 dev_err(dd->dev, "%s: hw init fail(%d)\n", __func__, ret);
393                 return ret;
394         }
395
396         /* disable key read from hw */
397         value = aes_readl(dd, SECURE_SEC_SEL0+(ctx->slot->slot_num*4));
398         value &= ~SECURE_SEL0_KEYREAD_ENB0_FIELD;
399         aes_writel(dd, value, SECURE_SEC_SEL0+(ctx->slot->slot_num*4));
400
401         /* enable key schedule generation in hardware */
402         value = aes_readl(dd, SECURE_CONFIG_EXT);
403         value &= ~SECURE_KEY_SCH_DIS_FIELD;
404         aes_writel(dd, value, SECURE_CONFIG_EXT);
405
406         /* select the key slot */
407         value = aes_readl(dd, SECURE_CONFIG);
408         value &= ~SECURE_KEY_INDEX_FIELD;
409         value |= (ctx->slot->slot_num << SECURE_KEY_INDEX_SHIFT);
410         aes_writel(dd, value, SECURE_CONFIG);
411
412         if (use_ssk)
413                 goto out;
414
415         /* copy the key table from sdram to vram */
416         cmdq[0] = 0;
417         cmdq[0] = UCQOPCODE_MEMDMAVD << ICQBITSHIFT_OPCODE |
418                 (MEMDMA_DIR_DTOVRAM << MEMDMABITSHIFT_DIR) |
419                 (AES_HW_KEY_TABLE_LENGTH_BYTES/sizeof(u32))
420                         << MEMDMABITSHIFT_NUM_WORDS;
421         cmdq[1] = (u32)dd->ivkey_phys_base;
422         for (i = 0; i < ARRAY_SIZE(cmdq); i++) {
423                 aes_writel(dd, cmdq[i], ICMDQUE_WR);
424                 do {
425                         value = aes_readl(dd, INTR_STATUS);
426                         eng_busy = value & (0x1);
427                         icq_empty = value & (0x1<<3);
428                         dma_busy = value & (0x1<<23);
429                 } while (eng_busy & (!icq_empty) & dma_busy);
430         }
431
432         /* settable command to get key into internal registers */
433         value = 0;
434         value = UCQOPCODE_SETTABLE << ICQBITSHIFT_OPCODE |
435                 UCQCMD_CRYPTO_TABLESEL << ICQBITSHIFT_TABLESEL |
436                 UCQCMD_VRAM_SEL << ICQBITSHIFT_VRAMSEL |
437                 (UCQCMD_KEYTABLESEL | ctx->slot->slot_num)
438                         << ICQBITSHIFT_KEYTABLEID;
439         aes_writel(dd, value, ICMDQUE_WR);
440         do {
441                 value = aes_readl(dd, INTR_STATUS);
442                 eng_busy = value & (0x1);
443                 icq_empty = value & (0x1<<3);
444         } while (eng_busy & (!icq_empty));
445
446 out:
447         clk_disable(dd->iclk);
448         clk_disable(dd->pclk);
449         return 0;
450 }
451
452 static int tegra_aes_handle_req(struct tegra_aes_dev *dd)
453 {
454         struct crypto_async_request *async_req, *backlog;
455         struct tegra_aes_ctx *ctx;
456         struct tegra_aes_reqctx *rctx;
457         struct ablkcipher_request *req;
458         unsigned long flags;
459         int dma_max = AES_HW_DMA_BUFFER_SIZE_BYTES;
460         int ret = 0, nblocks, total;
461         int count = 0;
462         dma_addr_t addr_in, addr_out;
463         struct scatterlist *in_sg, *out_sg;
464
465         if (!dd)
466                 return -EINVAL;
467
468         spin_lock_irqsave(&dd->lock, flags);
469         backlog = crypto_get_backlog(&dd->queue);
470         async_req = crypto_dequeue_request(&dd->queue);
471         if (!async_req)
472                 clear_bit(FLAGS_BUSY, &dd->flags);
473         spin_unlock_irqrestore(&dd->lock, flags);
474
475         if (!async_req) {
476                 dev_err(dd->dev, "no request");
477                 return 0;
478         }
479
480         if (backlog)
481                 backlog->complete(backlog, -EINPROGRESS);
482
483         req = ablkcipher_request_cast(async_req);
484
485         dev_dbg(dd->dev, "%s: get new req\n", __func__);
486
487         /* assign new request to device */
488         dd->req = req;
489         dd->total = req->nbytes;
490         dd->in_offset = 0;
491         dd->in_sg = req->src;
492         dd->out_offset = 0;
493         dd->out_sg = req->dst;
494
495         rctx = ablkcipher_request_ctx(req);
496         ctx = crypto_ablkcipher_ctx(crypto_ablkcipher_reqtfm(req));
497         rctx->mode &= FLAGS_MODE_MASK;
498         dd->flags = (dd->flags & ~FLAGS_MODE_MASK) | rctx->mode;
499
500         dd->iv = (u8 *)req->info;
501         dd->ivlen = AES_BLOCK_SIZE;
502
503         if ((dd->flags & FLAGS_CBC) && dd->iv)
504                 dd->flags |= FLAGS_NEW_IV;
505         else
506                 dd->flags &= ~FLAGS_NEW_IV;
507
508         ctx->dd = dd;
509         if (dd->ctx != ctx) {
510                 /* assign new context to device */
511                 dd->ctx = ctx;
512                 ctx->flags |= FLAGS_NEW_KEY;
513         }
514
515         /* take mutex to access the aes hw */
516         mutex_lock(&aes_lock);
517
518         /* take the hardware semaphore */
519         if (tegra_arb_mutex_lock_timeout(dd->res_id, ARB_SEMA_TIMEOUT) < 0) {
520                 dev_err(dd->dev, "aes hardware not available\n");
521                 mutex_unlock(&aes_lock);
522                 return -EBUSY;
523         }
524
525         total = dd->total;
526         in_sg = dd->in_sg;
527         out_sg = dd->out_sg;
528
529         aes_set_key(dd);
530
531         /* set iv to the aes hw slot */
532         memset(dd->buf_in, 0 , AES_BLOCK_SIZE);
533         memcpy(dd->buf_in, dd->iv, dd->ivlen);
534         ret = aes_start_crypt(dd, (u32)dd->dma_buf_in,
535           (u32)dd->dma_buf_out, 1, FLAGS_CBC, false);
536         if (ret < 0) {
537                 dev_err(dd->dev, "aes_start_crypt fail(%d)\n", ret);
538                 goto out;
539         }
540         memset(dd->buf_in, 0, AES_BLOCK_SIZE);
541
542         while (total) {
543                 dev_dbg(dd->dev, "remain: 0x%x\n", total);
544
545                 ret = dma_map_sg(dd->dev, in_sg, 1, DMA_TO_DEVICE);
546                 if (!ret) {
547                         dev_err(dd->dev, "dma_map_sg() error\n");
548                         goto out;
549                 }
550
551                 ret = dma_map_sg(dd->dev, out_sg, 1, DMA_FROM_DEVICE);
552                 if (!ret) {
553                                 dev_err(dd->dev, "dma_map_sg() error\n");
554                                 dma_unmap_sg(dd->dev, dd->in_sg,
555                                         1, DMA_TO_DEVICE);
556                                 goto out;
557                         }
558
559                 addr_in = sg_dma_address(in_sg);
560                 addr_out = sg_dma_address(out_sg);
561                 dd->flags |= FLAGS_FAST;
562                 count = min((int)sg_dma_len(in_sg), (int)dma_max);
563                 WARN_ON(sg_dma_len(in_sg) != sg_dma_len(out_sg));
564                 nblocks = DIV_ROUND_UP(count, AES_BLOCK_SIZE);
565
566                 ret = aes_start_crypt(dd, addr_in, addr_out, nblocks,
567                         dd->flags, true);
568
569                 dma_unmap_sg(dd->dev, out_sg, 1, DMA_FROM_DEVICE);
570                 dma_unmap_sg(dd->dev, in_sg, 1, DMA_TO_DEVICE);
571
572                 if (ret < 0) {
573                         dev_err(dd->dev, "aes_start_crypt fail(%d)\n", ret);
574                         goto out;
575                 }
576                 dd->flags &= ~FLAGS_FAST;
577
578                 dev_dbg(dd->dev, "out: copied 0x%x\n", count);
579                 total -= count;
580                 in_sg = sg_next(in_sg);
581                 out_sg = sg_next(out_sg);
582                 WARN_ON(((total != 0) && (!in_sg || !out_sg)));
583         }
584
585 out:
586         /* release the hardware semaphore */
587         tegra_arb_mutex_unlock(dd->res_id);
588
589         /* release the mutex */
590         mutex_unlock(&aes_lock);
591
592         dd->total = total;
593         if (!dd->total) {
594                 clear_bit(FLAGS_BUSY, &dd->flags);
595                 aes_release_key_slot(dd);
596         }
597
598         dev_dbg(dd->dev, "exit\n");
599         return ret;
600 }
601
602 static int tegra_aes_crypt(struct ablkcipher_request *req, unsigned long mode)
603 {
604         struct tegra_aes_reqctx *rctx = ablkcipher_request_ctx(req);
605         struct tegra_aes_dev *dd = aes_dev;
606         unsigned long flags;
607         int err = 0;
608
609         dev_dbg(dd->dev, "nbytes: %d, enc: %d, cbc: %d\n", req->nbytes,
610                 !!(mode & FLAGS_ENCRYPT),
611                 !!(mode & FLAGS_CBC));
612
613         rctx->mode = mode;
614
615         spin_lock_irqsave(&dd->lock, flags);
616         err = ablkcipher_enqueue_request(&dd->queue, req);
617         spin_unlock_irqrestore(&dd->lock, flags);
618
619         if (!test_and_set_bit(FLAGS_BUSY, &dd->flags))
620                 err = tegra_aes_handle_req(dd);
621         else
622                 err = -EBUSY;
623
624         if (dd->req->base.complete)
625                 dd->req->base.complete(&dd->req->base, err);
626
627         return err;
628 }
629
630 static int tegra_aes_setkey(struct crypto_ablkcipher *tfm, const u8 *key,
631         unsigned int keylen)
632 {
633         struct tegra_aes_ctx *ctx = crypto_ablkcipher_ctx(tfm);
634         struct tegra_aes_dev *dd = aes_dev;
635         struct tegra_aes_slot *key_slot;
636
637         if (!ctx || !dd) {
638                 dev_err(dd->dev, "ctx=0x%x, dd=0x%x\n",
639                         (unsigned int)ctx, (unsigned int)dd);
640                 return -EINVAL;
641         }
642
643         if ((keylen != AES_KEYSIZE_128) && (keylen != AES_KEYSIZE_192) &&
644                 (keylen != AES_KEYSIZE_256)) {
645                 dev_err(dd->dev, "unsupported key size\n");
646                 return -EINVAL;
647         }
648
649         dev_dbg(dd->dev, "keylen: %d\n", keylen);
650
651         key_slot = aes_find_key_slot(dd);
652         if (!key_slot) {
653                 dev_err(dd->dev, "no empty slot\n");
654                 return -ENOMEM;
655         }
656
657         ctx->dd = dd;
658         dd->ctx = ctx;
659
660         ctx->slot = key_slot;
661         ctx->keylen = keylen;
662         ctx->flags |= FLAGS_NEW_KEY;
663
664         /* copy the key */
665         memset(dd->ivkey_base, 0, AES_HW_KEY_TABLE_LENGTH_BYTES);
666         memcpy(dd->ivkey_base, key, keylen);
667
668         dev_dbg(dd->dev, "done\n");
669         return 0;
670 }
671
672 static int tegra_aes_ecb_encrypt(struct ablkcipher_request *req)
673 {
674         return tegra_aes_crypt(req, FLAGS_ENCRYPT);
675 }
676
677 static int tegra_aes_ecb_decrypt(struct ablkcipher_request *req)
678 {
679         return tegra_aes_crypt(req, 0);
680 }
681
682 static int tegra_aes_cbc_encrypt(struct ablkcipher_request *req)
683 {
684         return tegra_aes_crypt(req, FLAGS_ENCRYPT | FLAGS_CBC);
685 }
686
687 static int tegra_aes_cbc_decrypt(struct ablkcipher_request *req)
688 {
689         return tegra_aes_crypt(req, FLAGS_CBC);
690 }
691
692 static int tegra_aes_get_random(struct crypto_rng *tfm, u8 *rdata,
693         unsigned int dlen)
694 {
695         struct tegra_aes_dev *dd = aes_dev;
696         struct tegra_aes_ctx *ctx = &rng_ctx;
697         int ret, i;
698         u8 *dest = rdata, *dt = dd->dt;
699
700         /* take mutex to access the aes hw */
701         mutex_lock(&aes_lock);
702
703         /* take the hardware semaphore */
704         if (tegra_arb_mutex_lock_timeout(dd->res_id, ARB_SEMA_TIMEOUT) < 0) {
705                 dev_err(dd->dev, "aes hardware not available\n");
706                 mutex_unlock(&aes_lock);
707                 return -EBUSY;
708         }
709
710         ctx->dd = dd;
711         dd->ctx = ctx;
712         dd->flags = FLAGS_ENCRYPT | FLAGS_RNG;
713
714         memset(dd->buf_in, 0, AES_BLOCK_SIZE);
715         memcpy(dd->buf_in, dt, DEFAULT_RNG_BLK_SZ);
716
717         ret = aes_start_crypt(dd, (u32)dd->dma_buf_in,
718                 (u32)dd->dma_buf_out, 1, dd->flags, true);
719         if (ret < 0) {
720                 dev_err(dd->dev, "aes_start_crypt fail(%d)\n", ret);
721                 dlen = ret;
722                 goto out;
723         }
724         memcpy(dest, dd->buf_out, dlen);
725
726         /* update the DT */
727         for (i = DEFAULT_RNG_BLK_SZ - 1; i >= 0; i--) {
728                 dt[i] += 1;
729                 if (dt[i] != 0)
730                         break;
731         }
732
733 out:
734         /* release the hardware semaphore */
735         tegra_arb_mutex_unlock(dd->res_id);
736         mutex_unlock(&aes_lock);
737         dev_dbg(dd->dev, "%s: done\n", __func__);
738         return dlen;
739 }
740
741 static int tegra_aes_rng_reset(struct crypto_rng *tfm, u8 *seed,
742         unsigned int slen)
743 {
744         struct tegra_aes_dev *dd = aes_dev;
745         struct tegra_aes_ctx *ctx = &rng_ctx;
746         struct tegra_aes_slot *key_slot;
747         struct timespec ts;
748         int ret = 0;
749         u64 nsec, tmp[2];
750         u8 *dt;
751
752         if (!ctx || !dd) {
753                 dev_err(dd->dev, "ctx=0x%x, dd=0x%x\n",
754                         (unsigned int)ctx, (unsigned int)dd);
755                 return -EINVAL;
756         }
757
758         if (slen < (DEFAULT_RNG_BLK_SZ + AES_KEYSIZE_128)) {
759                 dev_err(dd->dev, "seed size invalid");
760                 return -ENOMEM;
761         }
762
763         /* take mutex to access the aes hw */
764         mutex_lock(&aes_lock);
765
766         if (!ctx->slot) {
767                 key_slot = aes_find_key_slot(dd);
768                 if (!key_slot) {
769                         dev_err(dd->dev, "no empty slot\n");
770                         mutex_unlock(&aes_lock);
771                         return -ENOMEM;
772                 }
773                 ctx->slot = key_slot;
774         }
775
776         ctx->dd = dd;
777         dd->ctx = ctx;
778         dd->ctr = 0;
779
780         ctx->keylen = AES_KEYSIZE_128;
781         ctx->flags |= FLAGS_NEW_KEY;
782
783         /* copy the key to the key slot */
784         memset(dd->ivkey_base, 0, AES_HW_KEY_TABLE_LENGTH_BYTES);
785         memcpy(dd->ivkey_base, seed + DEFAULT_RNG_BLK_SZ, AES_KEYSIZE_128);
786
787         dd->iv = seed;
788         dd->ivlen = slen;
789
790         dd->flags = FLAGS_ENCRYPT | FLAGS_RNG;
791
792         /* take the hardware semaphore */
793         if (tegra_arb_mutex_lock_timeout(dd->res_id, ARB_SEMA_TIMEOUT) < 0) {
794                 dev_err(dd->dev, "aes hardware not available\n");
795                 mutex_unlock(&aes_lock);
796                 return -EBUSY;
797         }
798
799         aes_set_key(dd);
800
801         /* set seed to the aes hw slot */
802         memset(dd->buf_in, 0, AES_BLOCK_SIZE);
803         memcpy(dd->buf_in, dd->iv, DEFAULT_RNG_BLK_SZ);
804         ret = aes_start_crypt(dd, (u32)dd->dma_buf_in,
805           (u32)dd->dma_buf_out, 1, FLAGS_CBC, false);
806         if (ret < 0) {
807                 dev_err(dd->dev, "aes_start_crypt fail(%d)\n", ret);
808                 goto out;
809         }
810
811         if (dd->ivlen >= (2 * DEFAULT_RNG_BLK_SZ + AES_KEYSIZE_128)) {
812                 dt = dd->iv + DEFAULT_RNG_BLK_SZ + AES_KEYSIZE_128;
813         } else {
814                 getnstimeofday(&ts);
815                 nsec = timespec_to_ns(&ts);
816                 do_div(nsec, 1000);
817                 nsec ^= dd->ctr << 56;
818                 dd->ctr++;
819                 tmp[0] = nsec;
820                 tmp[1] = tegra_chip_uid();
821                 dt = (u8 *)tmp;
822         }
823         memcpy(dd->dt, dt, DEFAULT_RNG_BLK_SZ);
824
825 out:
826         /* release the hardware semaphore */
827         tegra_arb_mutex_unlock(dd->res_id);
828         mutex_unlock(&aes_lock);
829
830         dev_dbg(dd->dev, "%s: done\n", __func__);
831         return ret;
832 }
833
834 static int tegra_aes_cra_init(struct crypto_tfm *tfm)
835 {
836         tfm->crt_ablkcipher.reqsize = sizeof(struct tegra_aes_reqctx);
837
838         return 0;
839 }
840
841 static struct crypto_alg algs[] = {
842         {
843                 .cra_name = "ecb(aes)",
844                 .cra_driver_name = "ecb-aes-tegra",
845                 .cra_priority = 100,
846                 .cra_flags = CRYPTO_ALG_TYPE_ABLKCIPHER | CRYPTO_ALG_ASYNC,
847                 .cra_blocksize = AES_BLOCK_SIZE,
848                 .cra_ctxsize = sizeof(struct tegra_aes_ctx),
849                 .cra_alignmask = 3,
850                 .cra_type = &crypto_ablkcipher_type,
851                 .cra_module = THIS_MODULE,
852                 .cra_init = tegra_aes_cra_init,
853                 .cra_u.ablkcipher = {
854                         .min_keysize = AES_MIN_KEY_SIZE,
855                         .max_keysize = AES_MAX_KEY_SIZE,
856                         .setkey = tegra_aes_setkey,
857                         .encrypt = tegra_aes_ecb_encrypt,
858                         .decrypt = tegra_aes_ecb_decrypt,
859                 },
860         }, {
861                 .cra_name = "cbc(aes)",
862                 .cra_driver_name = "cbc-aes-tegra",
863                 .cra_priority = 100,
864                 .cra_flags = CRYPTO_ALG_TYPE_ABLKCIPHER | CRYPTO_ALG_ASYNC,
865                 .cra_blocksize = AES_BLOCK_SIZE,
866                 .cra_ctxsize  = sizeof(struct tegra_aes_ctx),
867                 .cra_alignmask = 3,
868                 .cra_type = &crypto_ablkcipher_type,
869                 .cra_module = THIS_MODULE,
870                 .cra_init = tegra_aes_cra_init,
871                 .cra_u.ablkcipher = {
872                         .min_keysize = AES_MIN_KEY_SIZE,
873                         .max_keysize = AES_MAX_KEY_SIZE,
874                         .ivsize = AES_MIN_KEY_SIZE,
875                         .setkey = tegra_aes_setkey,
876                         .encrypt = tegra_aes_cbc_encrypt,
877                         .decrypt = tegra_aes_cbc_decrypt,
878                 }
879         }, {
880                 .cra_name = "ansi_cprng",
881                 .cra_driver_name = "rng-aes-tegra",
882                 .cra_priority = 100,
883                 .cra_flags = CRYPTO_ALG_TYPE_RNG,
884                 .cra_ctxsize = sizeof(struct tegra_aes_ctx),
885                 .cra_type = &crypto_rng_type,
886                 .cra_module = THIS_MODULE,
887                 .cra_init = tegra_aes_cra_init,
888                 .cra_u.rng = {
889                         .rng_make_random = tegra_aes_get_random,
890                         .rng_reset = tegra_aes_rng_reset,
891                         .seedsize = AES_KEYSIZE_128 + (2 * DEFAULT_RNG_BLK_SZ),
892                 }
893         }
894 };
895
896 static irqreturn_t aes_irq(int irq, void *dev_id)
897 {
898         struct tegra_aes_dev *dd = (struct tegra_aes_dev *)dev_id;
899         u32 value = aes_readl(dd, INTR_STATUS);
900
901         dev_dbg(dd->dev, "irq_stat: 0x%x", value);
902         if (!((value & ENGINE_BUSY_FIELD) & !(value & ICQ_EMPTY_FIELD)))
903                 complete(&dd->op_complete);
904
905         return IRQ_HANDLED;
906 }
907
908 static int tegra_aes_probe(struct platform_device *pdev)
909 {
910         struct device *dev = &pdev->dev;
911         struct tegra_aes_dev *dd;
912         struct resource *res;
913         int err = -ENOMEM, i = 0, j;
914
915         if (aes_dev)
916                 return -EEXIST;
917
918         dd = kzalloc(sizeof(struct tegra_aes_dev), GFP_KERNEL);
919         if (dd == NULL) {
920                 dev_err(dev, "unable to alloc data struct.\n");
921                 return -ENOMEM;;
922         }
923         dd->dev = dev;
924         platform_set_drvdata(pdev, dd);
925
926         dd->slots = kzalloc(sizeof(struct tegra_aes_slot) * AES_NR_KEYSLOTS,
927                 GFP_KERNEL);
928         if (dd->slots == NULL) {
929                 dev_err(dev, "unable to alloc slot struct.\n");
930                 goto out;
931         }
932
933         spin_lock_init(&dd->lock);
934         crypto_init_queue(&dd->queue, TEGRA_AES_QUEUE_LENGTH);
935
936         /* Get the module base address */
937         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
938         if (!res) {
939                 dev_err(dev, "invalid resource type: base\n");
940                 err = -ENODEV;
941                 goto out;
942         }
943         dd->phys_base = res->start;
944
945         dd->io_base = ioremap(dd->phys_base, resource_size(res));
946         if (!dd->io_base) {
947                 dev_err(dev, "can't ioremap phys_base\n");
948                 err = -ENOMEM;
949                 goto out;
950         }
951
952         dd->res_id = TEGRA_ARB_AES;
953
954         /* Initialise the master bsev clock */
955         dd->pclk = clk_get(dev, "bsev");
956         if (!dd->pclk) {
957                 dev_err(dev, "pclock intialization failed.\n");
958                 err = -ENODEV;
959                 goto out;
960         }
961
962         /* Initialize the vde clock */
963         dd->iclk = clk_get(dev, "vde");
964         if (!dd->iclk) {
965                 dev_err(dev, "iclock intialization failed.\n");
966                 err = -ENODEV;
967                 goto out;
968         }
969
970         /*
971          * the foll contiguous memory is allocated as follows -
972          * - hardware key table
973          * - key schedule
974          */
975         dd->ivkey_base = dma_alloc_coherent(dev, SZ_512, &dd->ivkey_phys_base,
976                 GFP_KERNEL);
977         if (!dd->ivkey_base) {
978                 dev_err(dev, "can not allocate iv/key buffer\n");
979                 err = -ENOMEM;
980                 goto out;
981         }
982
983         dd->buf_in = dma_alloc_coherent(dev, AES_HW_DMA_BUFFER_SIZE_BYTES,
984                 &dd->dma_buf_in, GFP_KERNEL);
985         if (!dd->buf_in) {
986                 dev_err(dev, "can not allocate dma-in buffer\n");
987                 err = -ENOMEM;
988                 goto out;
989         }
990
991         dd->buf_out = dma_alloc_coherent(dev, AES_HW_DMA_BUFFER_SIZE_BYTES,
992                 &dd->dma_buf_out, GFP_KERNEL);
993         if (!dd->buf_out) {
994                 dev_err(dev, "can not allocate dma-out buffer\n");
995                 err = -ENOMEM;
996                 goto out;
997         }
998
999         init_completion(&dd->op_complete);
1000
1001         /* get the irq */
1002         err = request_irq(INT_VDE_BSE_V, aes_irq, IRQF_TRIGGER_HIGH,
1003                 "tegra-aes", dd);
1004         if (err) {
1005                 dev_err(dev, "request_irq failed\n");
1006                 goto out;
1007         }
1008
1009         spin_lock_init(&list_lock);
1010         spin_lock(&list_lock);
1011         for (i = 0; i < AES_NR_KEYSLOTS; i++) {
1012                 dd->slots[i].available = true;
1013                 dd->slots[i].slot_num = i;
1014                 INIT_LIST_HEAD(&dd->slots[i].node);
1015                 list_add_tail(&dd->slots[i].node, &dev_list);
1016         }
1017         spin_unlock(&list_lock);
1018
1019         aes_dev = dd;
1020         for (i = 0; i < ARRAY_SIZE(algs); i++) {
1021                 INIT_LIST_HEAD(&algs[i].cra_list);
1022                 err = crypto_register_alg(&algs[i]);
1023                 if (err)
1024                         goto out;
1025         }
1026
1027         dev_info(dev, "registered");
1028         return 0;
1029
1030 out:
1031         for (j = 0; j < i; j++)
1032                 crypto_unregister_alg(&algs[j]);
1033         if (dd->ivkey_base)
1034                 dma_free_coherent(dev, SZ_512, dd->ivkey_base,
1035                         dd->ivkey_phys_base);
1036         if (dd->buf_in)
1037                 dma_free_coherent(dev, AES_HW_DMA_BUFFER_SIZE_BYTES,
1038                         dd->buf_in, dd->dma_buf_in);
1039         if (dd->buf_out)
1040                 dma_free_coherent(dev, AES_HW_DMA_BUFFER_SIZE_BYTES,
1041                         dd->buf_out, dd->dma_buf_out);
1042         if (dd->io_base)
1043                 iounmap(dd->io_base);
1044         if (dd->iclk)
1045                 clk_put(dd->iclk);
1046         if (dd->pclk)
1047                 clk_put(dd->pclk);
1048
1049         free_irq(INT_VDE_BSE_V, dd);
1050         spin_lock(&list_lock);
1051         list_del(&dev_list);
1052         spin_unlock(&list_lock);
1053
1054         kfree(dd->slots);
1055         kfree(dd);
1056         aes_dev = NULL;
1057         dev_err(dev, "%s: initialization failed.\n", __func__);
1058         return err;
1059 }
1060
1061 static int __devexit tegra_aes_remove(struct platform_device *pdev)
1062 {
1063         struct device *dev = &pdev->dev;
1064         struct tegra_aes_dev *dd = platform_get_drvdata(pdev);
1065         int i;
1066
1067         if (!dd)
1068                 return -ENODEV;
1069
1070         free_irq(INT_VDE_BSE_V, dd);
1071         spin_lock(&list_lock);
1072         list_del(&dev_list);
1073         spin_unlock(&list_lock);
1074
1075         for (i = 0; i < ARRAY_SIZE(algs); i++)
1076                 crypto_unregister_alg(&algs[i]);
1077
1078         dma_free_coherent(dev, SZ_512, dd->ivkey_base,
1079                 dd->ivkey_phys_base);
1080         dma_free_coherent(dev, AES_HW_DMA_BUFFER_SIZE_BYTES,
1081                 dd->buf_in, dd->dma_buf_in);
1082         dma_free_coherent(dev, AES_HW_DMA_BUFFER_SIZE_BYTES,
1083                 dd->buf_out, dd->dma_buf_out);
1084         iounmap(dd->io_base);
1085         clk_put(dd->iclk);
1086         clk_put(dd->pclk);
1087         kfree(dd->slots);
1088         kfree(dd);
1089         aes_dev = NULL;
1090
1091         return 0;
1092 }
1093
1094 static struct platform_driver tegra_aes_driver = {
1095         .probe  = tegra_aes_probe,
1096         .remove = __devexit_p(tegra_aes_remove),
1097         .driver = {
1098                 .name   = "tegra-aes",
1099                 .owner  = THIS_MODULE,
1100         },
1101 };
1102
1103 static int __init tegra_aes_mod_init(void)
1104 {
1105         mutex_init(&aes_lock);
1106         INIT_LIST_HEAD(&dev_list);
1107         return  platform_driver_register(&tegra_aes_driver);
1108 }
1109
1110 static void __exit tegra_aes_mod_exit(void)
1111 {
1112         platform_driver_unregister(&tegra_aes_driver);
1113 }
1114
1115 module_init(tegra_aes_mod_init);
1116 module_exit(tegra_aes_mod_exit);
1117
1118 MODULE_DESCRIPTION("Tegra AES hw acceleration support.");
1119 MODULE_AUTHOR("NVIDIA Corporation");
1120 MODULE_LICENSE("GPLv2");