crytpo: tegra-aes: make aes_handle_req aynschronous
[linux-2.6.git] / drivers / crypto / tegra-aes.c
1 /*
2  * drivers/crypto/tegra-aes.c
3  *
4  * aes driver for NVIDIA tegra aes hardware
5  *
6  * Copyright (c) 2010, NVIDIA Corporation.
7  *
8  * This program is free software; you can redistribute it and/or modify
9  * it under the terms of the GNU General Public License as published by
10  * the Free Software Foundation; either version 2 of the License, or
11  * (at your option) any later version.
12  *
13  * This program is distributed in the hope that it will be useful, but WITHOUT
14  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
15  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
16  * more details.
17  *
18  * You should have received a copy of the GNU General Public License along
19  * with this program; if not, write to the Free Software Foundation, Inc.,
20  * 51 Franklin Street, Fifth Floor, Boston, MA  02110-1301, USA.
21  */
22
23 #include <linux/module.h>
24 #include <linux/init.h>
25 #include <linux/errno.h>
26 #include <linux/kernel.h>
27 #include <linux/clk.h>
28 #include <linux/platform_device.h>
29 #include <linux/scatterlist.h>
30 #include <linux/dma-mapping.h>
31 #include <linux/io.h>
32 #include <linux/mutex.h>
33 #include <linux/interrupt.h>
34 #include <linux/completion.h>
35 #include <linux/delay.h>
36 #include <linux/workqueue.h>
37
38 #include <mach/arb_sema.h>
39 #include <mach/clk.h>
40
41 #include <crypto/scatterwalk.h>
42 #include <crypto/aes.h>
43 #include <crypto/internal/rng.h>
44
45 #include "tegra-aes.h"
46
47 #define FLAGS_MODE_MASK         0x000f
48 #define FLAGS_ENCRYPT           BIT(0)
49 #define FLAGS_CBC               BIT(1)
50 #define FLAGS_GIV               BIT(2)
51 #define FLAGS_RNG               BIT(3)
52 #define FLAGS_NEW_KEY           BIT(4)
53 #define FLAGS_NEW_IV            BIT(5)
54 #define FLAGS_INIT              BIT(6)
55 #define FLAGS_FAST              BIT(7)
56 #define FLAGS_BUSY              8
57
58 /*
59  * Defines AES engine Max process bytes size in one go, which takes 1 msec.
60  * AES engine spends about 176 cycles/16-bytes or 11 cycles/byte
61  * The duration CPU can use the BSE to 1 msec, then the number of available
62  * cycles of AVP/BSE is 216K. In this duration, AES can process 216/11 ~= 19KB
63  * Based on this AES_HW_DMA_BUFFER_SIZE_BYTES is configured to 16KB.
64  */
65 #define AES_HW_DMA_BUFFER_SIZE_BYTES 0x4000
66
67 /*
68  * The key table length is 64 bytes
69  * (This includes first upto 32 bytes key + 16 bytes original initial vector
70  * and 16 bytes updated initial vector)
71  */
72 #define AES_HW_KEY_TABLE_LENGTH_BYTES 64
73
74 #define AES_HW_IV_SIZE 16
75 #define AES_HW_KEYSCHEDULE_LEN 256
76 #define ARB_SEMA_TIMEOUT 500
77
78 /*
79  * The memory being used is divides as follows:
80  * 1. Key - 32 bytes
81  * 2. Original IV - 16 bytes
82  * 3. Updated IV - 16 bytes
83  * 4. Key schedule - 256 bytes
84  *
85  * 1+2+3 constitute the hw key table.
86  */
87 #define AES_IVKEY_SIZE (AES_HW_KEY_TABLE_LENGTH_BYTES + AES_HW_KEYSCHEDULE_LEN)
88
89 #define DEFAULT_RNG_BLK_SZ 16
90
91 /* As of now only 5 commands are USED for AES encryption/Decryption */
92 #define AES_HW_MAX_ICQ_LENGTH 5
93
94 #define ICQBITSHIFT_BLKCNT 0
95
96 /* memdma_vd command */
97 #define MEMDMA_DIR_DTOVRAM      0
98 #define MEMDMA_DIR_VTODRAM      1
99 #define MEMDMABITSHIFT_DIR      25
100 #define MEMDMABITSHIFT_NUM_WORDS        12
101
102 /* Define AES Interactive command Queue commands Bit positions */
103 enum {
104         ICQBITSHIFT_KEYTABLEADDR = 0,
105         ICQBITSHIFT_KEYTABLEID = 17,
106         ICQBITSHIFT_VRAMSEL = 23,
107         ICQBITSHIFT_TABLESEL = 24,
108         ICQBITSHIFT_OPCODE = 26,
109 };
110
111 /* Define Ucq opcodes required for AES operation */
112 enum {
113         UCQOPCODE_BLKSTARTENGINE = 0x0E,
114         UCQOPCODE_DMASETUP = 0x10,
115         UCQOPCODE_DMACOMPLETE = 0x11,
116         UCQOPCODE_SETTABLE = 0x15,
117         UCQOPCODE_MEMDMAVD = 0x22,
118 };
119
120 /* Define Aes command values */
121 enum {
122         UCQCMD_VRAM_SEL = 0x1,
123         UCQCMD_CRYPTO_TABLESEL = 0x3,
124         UCQCMD_KEYSCHEDTABLESEL = 0x4,
125         UCQCMD_KEYTABLESEL = 0x8,
126 };
127
128 #define UCQCMD_KEYTABLEADDRMASK 0x1FFFF
129
130 #define AES_NR_KEYSLOTS 8
131 #define SSK_SLOT_NUM    4
132
133 struct tegra_aes_slot {
134         struct list_head node;
135         int slot_num;
136         bool available;
137 };
138
139 static struct tegra_aes_slot ssk = {
140         .slot_num = SSK_SLOT_NUM,
141         .available = true,
142 };
143
144 struct tegra_aes_reqctx {
145         unsigned long mode;
146 };
147
148 #define TEGRA_AES_QUEUE_LENGTH 50
149
150 struct tegra_aes_dev {
151         struct device *dev;
152         unsigned long phys_base;
153         void __iomem *io_base;
154         dma_addr_t ivkey_phys_base;
155         void __iomem *ivkey_base;
156         struct clk *iclk;
157         struct clk *pclk;
158         struct tegra_aes_ctx *ctx;
159         unsigned long flags;
160         struct completion op_complete;
161         u32 *buf_in;
162         dma_addr_t dma_buf_in;
163         u32 *buf_out;
164         dma_addr_t dma_buf_out;
165         u8 *iv;
166         u8 dt[DEFAULT_RNG_BLK_SZ];
167         int ivlen;
168         u64 ctr;
169         int res_id;
170         spinlock_t lock;
171         struct crypto_queue queue;
172         struct tegra_aes_slot *slots;
173         struct ablkcipher_request *req;
174         size_t total;
175         struct scatterlist *in_sg;
176         size_t in_offset;
177         struct scatterlist *out_sg;
178         size_t out_offset;
179 };
180
181 static struct tegra_aes_dev *aes_dev;
182
183 struct tegra_aes_ctx {
184         struct tegra_aes_dev *dd;
185         unsigned long flags;
186         struct tegra_aes_slot *slot;
187         int keylen;
188 };
189
190 static struct tegra_aes_ctx rng_ctx = {
191         .flags = FLAGS_NEW_KEY,
192         .keylen = AES_KEYSIZE_128,
193 };
194
195 /* keep registered devices data here */
196 static LIST_HEAD(dev_list);
197 static DEFINE_SPINLOCK(list_lock);
198 static DEFINE_MUTEX(aes_lock);
199
200 static void aes_workqueue_handler(struct work_struct *work);
201 static DECLARE_WORK(aes_wq, aes_workqueue_handler);
202
203 extern unsigned long long tegra_chip_uid(void);
204
205 static inline u32 aes_readl(struct tegra_aes_dev *dd, u32 offset)
206 {
207         return readl(dd->io_base + offset);
208 }
209
210 static inline void aes_writel(struct tegra_aes_dev *dd, u32 val, u32 offset)
211 {
212         writel(val, dd->io_base + offset);
213 }
214
215 static int aes_hw_init(struct tegra_aes_dev *dd)
216 {
217         int ret = 0;
218
219         ret = clk_enable(dd->pclk);
220         if (ret < 0) {
221                 dev_err(dd->dev, "%s: pclock enable fail(%d)\n", __func__, ret);
222                 return ret;
223         }
224
225         tegra_periph_reset_assert(dd->iclk);
226         udelay(50);
227         tegra_periph_reset_deassert(dd->iclk);
228         udelay(50);
229
230         ret = clk_enable(dd->iclk);
231         if (ret < 0) {
232                 dev_err(dd->dev, "%s: iclock enable fail(%d)\n", __func__, ret);
233                 clk_disable(dd->pclk);
234                 return ret;
235         }
236
237         aes_writel(dd, 0x33, INT_ENB);
238         return ret;
239 }
240
241 static int aes_start_crypt(struct tegra_aes_dev *dd, u32 in_addr, u32 out_addr,
242         int nblocks, int mode, bool upd_iv)
243 {
244         u32 cmdq[AES_HW_MAX_ICQ_LENGTH];
245         int qlen = 0, i, eng_busy, icq_empty, dma_busy, ret = 0;
246         u32 value;
247
248         ret = aes_hw_init(dd);
249         if (ret < 0) {
250                 dev_err(dd->dev, "%s: hw init fail(%d)\n", __func__, ret);
251                 return ret;
252         }
253
254         cmdq[qlen++] = UCQOPCODE_DMASETUP << ICQBITSHIFT_OPCODE;
255         cmdq[qlen++] = in_addr;
256         cmdq[qlen++] = UCQOPCODE_BLKSTARTENGINE << ICQBITSHIFT_OPCODE |
257                 (nblocks-1) << ICQBITSHIFT_BLKCNT;
258         cmdq[qlen++] = UCQOPCODE_DMACOMPLETE << ICQBITSHIFT_OPCODE;
259
260         value = aes_readl(dd, CMDQUE_CONTROL);
261         /* access SDRAM through AHB */
262         value &= ~CMDQ_CTRL_SRC_STM_SEL_FIELD;
263         value &= ~CMDQ_CTRL_DST_STM_SEL_FIELD;
264         value |= (CMDQ_CTRL_SRC_STM_SEL_FIELD | CMDQ_CTRL_DST_STM_SEL_FIELD |
265                 CMDQ_CTRL_ICMDQEN_FIELD);
266         aes_writel(dd, value, CMDQUE_CONTROL);
267         dev_dbg(dd->dev, "cmd_q_ctrl=0x%x", value);
268
269         value = 0;
270         value |= CONFIG_ENDIAN_ENB_FIELD;
271         aes_writel(dd, value, CONFIG);
272         dev_dbg(dd->dev, "config=0x%x", value);
273
274         value = aes_readl(dd, SECURE_CONFIG_EXT);
275         value &= ~SECURE_OFFSET_CNT_FIELD;
276         aes_writel(dd, value, SECURE_CONFIG_EXT);
277         dev_dbg(dd->dev, "secure_cfg_xt=0x%x", value);
278
279         if (mode & FLAGS_CBC) {
280                 value = ((0x1 << SECURE_INPUT_ALG_SEL_SHIFT) |
281                         ((dd->ctx->keylen * 8) << SECURE_INPUT_KEY_LEN_SHIFT) |
282                         ((u32)upd_iv << SECURE_IV_SELECT_SHIFT) |
283                         (((mode & FLAGS_ENCRYPT) ? 2 : 3)
284                                 << SECURE_XOR_POS_SHIFT) |
285                         (0 << SECURE_INPUT_SEL_SHIFT) |
286                         (((mode & FLAGS_ENCRYPT) ? 2 : 3)
287                                 << SECURE_VCTRAM_SEL_SHIFT) |
288                         ((mode & FLAGS_ENCRYPT) ? 1 : 0)
289                                 << SECURE_CORE_SEL_SHIFT |
290                         (0 << SECURE_RNG_ENB_SHIFT) |
291                         (0 << SECURE_HASH_ENB_SHIFT));
292         } else if (mode & FLAGS_RNG){
293                 value = ((0x1 << SECURE_INPUT_ALG_SEL_SHIFT) |
294                         ((dd->ctx->keylen * 8) << SECURE_INPUT_KEY_LEN_SHIFT) |
295                         ((u32)upd_iv << SECURE_IV_SELECT_SHIFT) |
296                         (0 << SECURE_XOR_POS_SHIFT) |
297                         (0 << SECURE_INPUT_SEL_SHIFT) |
298                         ((mode & FLAGS_ENCRYPT) ? 1 : 0)
299                                 << SECURE_CORE_SEL_SHIFT |
300                         (1 << SECURE_RNG_ENB_SHIFT) |
301                         (0 << SECURE_HASH_ENB_SHIFT));
302         } else {
303                 value = ((0x1 << SECURE_INPUT_ALG_SEL_SHIFT) |
304                         ((dd->ctx->keylen * 8) << SECURE_INPUT_KEY_LEN_SHIFT) |
305                         ((u32)upd_iv << SECURE_IV_SELECT_SHIFT) |
306                         (0 << SECURE_XOR_POS_SHIFT) |
307                         (0 << SECURE_INPUT_SEL_SHIFT) |
308                         (((mode & FLAGS_ENCRYPT) ? 1 : 0)
309                                 << SECURE_CORE_SEL_SHIFT) |
310                         (0 << SECURE_RNG_ENB_SHIFT) |
311                                 (0 << SECURE_HASH_ENB_SHIFT));
312         }
313         dev_dbg(dd->dev, "secure_in_sel=0x%x", value);
314         aes_writel(dd, value, SECURE_INPUT_SELECT);
315
316         aes_writel(dd, out_addr, SECURE_DEST_ADDR);
317
318         for (i = 0; i < qlen - 1; i++) {
319                 do {
320                         value = aes_readl(dd, INTR_STATUS);
321                         eng_busy = value & (0x1);
322                         icq_empty = value & (0x1<<3);
323                         dma_busy = value & (0x1<<23);
324                 } while (eng_busy & (!icq_empty) & dma_busy);
325                 aes_writel(dd, cmdq[i], ICMDQUE_WR);
326         }
327
328         INIT_COMPLETION(dd->op_complete);
329         ret = wait_for_completion_timeout(&dd->op_complete, msecs_to_jiffies(150));
330         if (ret == 0) {
331                 dev_err(dd->dev, "timed out (0x%x)\n",
332                         aes_readl(dd, INTR_STATUS));
333                 clk_disable(dd->iclk);
334                 clk_disable(dd->pclk);
335                 return -ETIMEDOUT;
336         }
337
338         aes_writel(dd, cmdq[qlen - 1], ICMDQUE_WR);
339         do {
340                 value = aes_readl(dd, INTR_STATUS);
341                 eng_busy = value & (0x1);
342                 icq_empty = value & (0x1<<3);
343                 dma_busy = value & (0x1<<23);
344         } while (eng_busy & (!icq_empty) & dma_busy);
345
346         clk_disable(dd->iclk);
347         clk_disable(dd->pclk);
348         return 0;
349 }
350
351 static void aes_release_key_slot(struct tegra_aes_dev *dd)
352 {
353         spin_lock(&list_lock);
354         dd->ctx->slot->available = true;
355         dd->ctx->slot = NULL;
356         spin_unlock(&list_lock);
357 }
358
359 static struct tegra_aes_slot *aes_find_key_slot(struct tegra_aes_dev *dd)
360 {
361         struct tegra_aes_slot *slot = NULL;
362         bool found = false;
363
364         spin_lock(&list_lock);
365         list_for_each_entry(slot, &dev_list, node) {
366                 dev_dbg(dd->dev, "empty:%d, num:%d\n", slot->available,
367                         slot->slot_num);
368                 if (slot->available) {
369                         slot->available = false;
370                         found = true;
371                         break;
372                 }
373         }
374         spin_unlock(&list_lock);
375         return found ? slot : NULL;
376 }
377
378 static int aes_set_key(struct tegra_aes_dev *dd)
379 {
380         u32 value, cmdq[2];
381         struct tegra_aes_ctx *ctx = dd->ctx;
382         int i, eng_busy, icq_empty, dma_busy, ret = 0;
383         bool use_ssk = false;
384
385         if (!ctx) {
386                 dev_err(dd->dev, "%s: context invalid\n", __func__);
387                 return -EINVAL;
388         }
389
390         /* use ssk? */
391         if (!dd->ctx->slot) {
392                 dev_dbg(dd->dev, "using ssk");
393                 dd->ctx->slot = &ssk;
394                 use_ssk = true;
395         }
396
397         ret = aes_hw_init(dd);
398         if (ret < 0) {
399                 dev_err(dd->dev, "%s: hw init fail(%d)\n", __func__, ret);
400                 return ret;
401         }
402
403         /* disable key read from hw */
404         value = aes_readl(dd, SECURE_SEC_SEL0+(ctx->slot->slot_num*4));
405         value &= ~SECURE_SEL0_KEYREAD_ENB0_FIELD;
406         aes_writel(dd, value, SECURE_SEC_SEL0+(ctx->slot->slot_num*4));
407
408         /* enable key schedule generation in hardware */
409         value = aes_readl(dd, SECURE_CONFIG_EXT);
410         value &= ~SECURE_KEY_SCH_DIS_FIELD;
411         aes_writel(dd, value, SECURE_CONFIG_EXT);
412
413         /* select the key slot */
414         value = aes_readl(dd, SECURE_CONFIG);
415         value &= ~SECURE_KEY_INDEX_FIELD;
416         value |= (ctx->slot->slot_num << SECURE_KEY_INDEX_SHIFT);
417         aes_writel(dd, value, SECURE_CONFIG);
418
419         if (use_ssk)
420                 goto out;
421
422         /* copy the key table from sdram to vram */
423         cmdq[0] = 0;
424         cmdq[0] = UCQOPCODE_MEMDMAVD << ICQBITSHIFT_OPCODE |
425                 (MEMDMA_DIR_DTOVRAM << MEMDMABITSHIFT_DIR) |
426                 (AES_HW_KEY_TABLE_LENGTH_BYTES/sizeof(u32))
427                         << MEMDMABITSHIFT_NUM_WORDS;
428         cmdq[1] = (u32)dd->ivkey_phys_base;
429         for (i = 0; i < ARRAY_SIZE(cmdq); i++) {
430                 aes_writel(dd, cmdq[i], ICMDQUE_WR);
431                 do {
432                         value = aes_readl(dd, INTR_STATUS);
433                         eng_busy = value & (0x1);
434                         icq_empty = value & (0x1<<3);
435                         dma_busy = value & (0x1<<23);
436                 } while (eng_busy & (!icq_empty) & dma_busy);
437         }
438
439         /* settable command to get key into internal registers */
440         value = 0;
441         value = UCQOPCODE_SETTABLE << ICQBITSHIFT_OPCODE |
442                 UCQCMD_CRYPTO_TABLESEL << ICQBITSHIFT_TABLESEL |
443                 UCQCMD_VRAM_SEL << ICQBITSHIFT_VRAMSEL |
444                 (UCQCMD_KEYTABLESEL | ctx->slot->slot_num)
445                         << ICQBITSHIFT_KEYTABLEID;
446         aes_writel(dd, value, ICMDQUE_WR);
447         do {
448                 value = aes_readl(dd, INTR_STATUS);
449                 eng_busy = value & (0x1);
450                 icq_empty = value & (0x1<<3);
451         } while (eng_busy & (!icq_empty));
452
453 out:
454         clk_disable(dd->iclk);
455         clk_disable(dd->pclk);
456         return 0;
457 }
458
459 static int tegra_aes_handle_req(struct tegra_aes_dev *dd)
460 {
461         struct crypto_async_request *async_req, *backlog;
462         struct tegra_aes_ctx *ctx;
463         struct tegra_aes_reqctx *rctx;
464         struct ablkcipher_request *req;
465         unsigned long flags;
466         int dma_max = AES_HW_DMA_BUFFER_SIZE_BYTES;
467         int ret = 0, nblocks, total;
468         int count = 0;
469         dma_addr_t addr_in, addr_out;
470         struct scatterlist *in_sg, *out_sg;
471
472         if (!dd)
473                 return -EINVAL;
474
475         spin_lock_irqsave(&dd->lock, flags);
476         backlog = crypto_get_backlog(&dd->queue);
477         async_req = crypto_dequeue_request(&dd->queue);
478         if (!async_req)
479                 clear_bit(FLAGS_BUSY, &dd->flags);
480         spin_unlock_irqrestore(&dd->lock, flags);
481
482         if (!async_req)
483                 return -ENODATA;
484
485         if (backlog)
486                 backlog->complete(backlog, -EINPROGRESS);
487
488         req = ablkcipher_request_cast(async_req);
489
490         dev_dbg(dd->dev, "%s: get new req\n", __func__);
491
492         /* take mutex to access the aes hw */
493         mutex_lock(&aes_lock);
494
495         /* assign new request to device */
496         dd->req = req;
497         dd->total = req->nbytes;
498         dd->in_offset = 0;
499         dd->in_sg = req->src;
500         dd->out_offset = 0;
501         dd->out_sg = req->dst;
502
503         in_sg = dd->in_sg;
504         out_sg = dd->out_sg;
505
506         if (!in_sg || !out_sg) {
507                 mutex_unlock(&aes_lock);
508                 return -EINVAL;
509         }
510
511         total = dd->total;
512         rctx = ablkcipher_request_ctx(req);
513         ctx = crypto_ablkcipher_ctx(crypto_ablkcipher_reqtfm(req));
514         rctx->mode &= FLAGS_MODE_MASK;
515         dd->flags = (dd->flags & ~FLAGS_MODE_MASK) | rctx->mode;
516
517         dd->iv = (u8 *)req->info;
518         dd->ivlen = AES_BLOCK_SIZE;
519
520         if ((dd->flags & FLAGS_CBC) && dd->iv)
521                 dd->flags |= FLAGS_NEW_IV;
522         else
523                 dd->flags &= ~FLAGS_NEW_IV;
524
525         ctx->dd = dd;
526         if (dd->ctx != ctx) {
527                 /* assign new context to device */
528                 dd->ctx = ctx;
529                 ctx->flags |= FLAGS_NEW_KEY;
530         }
531
532         /* take the hardware semaphore */
533         if (tegra_arb_mutex_lock_timeout(dd->res_id, ARB_SEMA_TIMEOUT) < 0) {
534                 dev_err(dd->dev, "aes hardware not available\n");
535                 mutex_unlock(&aes_lock);
536                 return -EBUSY;
537         }
538
539         aes_set_key(dd);
540
541         /* set iv to the aes hw slot */
542         memset(dd->buf_in, 0 , AES_BLOCK_SIZE);
543         ret = copy_from_user((void *)dd->buf_in, (void __user *)dd->iv,
544                 dd->ivlen);
545         if (ret < 0) {
546                 dev_err(dd->dev, "copy_from_user fail(%d)\n", ret);
547                 goto out;
548         }
549
550         ret = aes_start_crypt(dd, (u32)dd->dma_buf_in,
551           (u32)dd->dma_buf_out, 1, FLAGS_CBC, false);
552         if (ret < 0) {
553                 dev_err(dd->dev, "aes_start_crypt fail(%d)\n", ret);
554                 goto out;
555         }
556         memset(dd->buf_in, 0, AES_BLOCK_SIZE);
557
558         while (total) {
559                 dev_dbg(dd->dev, "remain: 0x%x\n", total);
560
561                 ret = dma_map_sg(dd->dev, in_sg, 1, DMA_TO_DEVICE);
562                 if (!ret) {
563                         dev_err(dd->dev, "dma_map_sg() error\n");
564                         goto out;
565                 }
566
567                 ret = dma_map_sg(dd->dev, out_sg, 1, DMA_FROM_DEVICE);
568                 if (!ret) {
569                                 dev_err(dd->dev, "dma_map_sg() error\n");
570                                 dma_unmap_sg(dd->dev, dd->in_sg,
571                                         1, DMA_TO_DEVICE);
572                                 goto out;
573                         }
574
575                 addr_in = sg_dma_address(in_sg);
576                 addr_out = sg_dma_address(out_sg);
577                 dd->flags |= FLAGS_FAST;
578                 count = min((int)sg_dma_len(in_sg), (int)dma_max);
579                 WARN_ON(sg_dma_len(in_sg) != sg_dma_len(out_sg));
580                 nblocks = DIV_ROUND_UP(count, AES_BLOCK_SIZE);
581
582                 ret = aes_start_crypt(dd, addr_in, addr_out, nblocks,
583                         dd->flags, true);
584
585                 dma_unmap_sg(dd->dev, out_sg, 1, DMA_FROM_DEVICE);
586                 dma_unmap_sg(dd->dev, in_sg, 1, DMA_TO_DEVICE);
587
588                 if (ret < 0) {
589                         dev_err(dd->dev, "aes_start_crypt fail(%d)\n", ret);
590                         goto out;
591                 }
592                 dd->flags &= ~FLAGS_FAST;
593
594                 dev_dbg(dd->dev, "out: copied 0x%x\n", count);
595                 total -= count;
596                 in_sg = sg_next(in_sg);
597                 out_sg = sg_next(out_sg);
598                 WARN_ON(((total != 0) && (!in_sg || !out_sg)));
599         }
600
601 out:
602         /* release the hardware semaphore */
603         tegra_arb_mutex_unlock(dd->res_id);
604
605         dd->total = total;
606
607         /* release the mutex */
608         mutex_unlock(&aes_lock);
609
610         if (dd->req->base.complete)
611                 dd->req->base.complete(&dd->req->base, ret);
612
613         dev_dbg(dd->dev, "%s: exit\n", __func__);
614         return ret;
615 }
616
617 static int tegra_aes_setkey(struct crypto_ablkcipher *tfm, const u8 *key,
618         unsigned int keylen)
619 {
620         struct tegra_aes_ctx *ctx = crypto_ablkcipher_ctx(tfm);
621         struct tegra_aes_dev *dd = aes_dev;
622         struct tegra_aes_slot *key_slot;
623
624         if (!ctx || !dd) {
625                 dev_err(dd->dev, "ctx=0x%x, dd=0x%x\n",
626                         (unsigned int)ctx, (unsigned int)dd);
627                 return -EINVAL;
628         }
629
630         if ((keylen != AES_KEYSIZE_128) && (keylen != AES_KEYSIZE_192) &&
631                 (keylen != AES_KEYSIZE_256)) {
632                 dev_err(dd->dev, "unsupported key size\n");
633                 return -EINVAL;
634         }
635
636         dev_dbg(dd->dev, "keylen: %d\n", keylen);
637
638         ctx->dd = dd;
639         dd->ctx = ctx;
640
641         if (ctx->slot)
642                 aes_release_key_slot(dd);
643
644         key_slot = aes_find_key_slot(dd);
645         if (!key_slot) {
646                 dev_err(dd->dev, "no empty slot\n");
647                 return -ENOMEM;
648         }
649
650         ctx->slot = key_slot;
651         ctx->keylen = keylen;
652         ctx->flags |= FLAGS_NEW_KEY;
653
654         /* copy the key */
655         memset(dd->ivkey_base, 0, AES_HW_KEY_TABLE_LENGTH_BYTES);
656         memcpy(dd->ivkey_base, key, keylen);
657
658         dev_dbg(dd->dev, "done\n");
659         return 0;
660 }
661
662 static void aes_workqueue_handler(struct work_struct *work)
663 {
664         struct tegra_aes_dev *dd = aes_dev;
665         int ret;
666
667         set_bit(FLAGS_BUSY, &dd->flags);
668
669         do {
670                 ret = tegra_aes_handle_req(dd);
671         } while (!ret);
672 }
673
674 static irqreturn_t aes_irq(int irq, void *dev_id)
675 {
676         struct tegra_aes_dev *dd = (struct tegra_aes_dev *)dev_id;
677         u32 value = aes_readl(dd, INTR_STATUS);
678
679         dev_dbg(dd->dev, "irq_stat: 0x%x", value);
680         if (!((value & ENGINE_BUSY_FIELD) & !(value & ICQ_EMPTY_FIELD)))
681                 complete(&dd->op_complete);
682
683         return IRQ_HANDLED;
684 }
685
686 static int tegra_aes_crypt(struct ablkcipher_request *req, unsigned long mode)
687 {
688         struct tegra_aes_reqctx *rctx = ablkcipher_request_ctx(req);
689         struct tegra_aes_dev *dd = aes_dev;
690         unsigned long flags;
691         int err = 0;
692         int busy;
693
694         dev_dbg(dd->dev, "nbytes: %d, enc: %d, cbc: %d\n", req->nbytes,
695                 !!(mode & FLAGS_ENCRYPT),
696                 !!(mode & FLAGS_CBC));
697
698         rctx->mode = mode;
699
700         spin_lock_irqsave(&dd->lock, flags);
701         err = ablkcipher_enqueue_request(&dd->queue, req);
702         busy = test_and_set_bit(FLAGS_BUSY, &dd->flags);
703         spin_unlock_irqrestore(&dd->lock, flags);
704
705         if (!busy)
706                 schedule_work(&aes_wq);
707
708         return err;
709 }
710
711 static int tegra_aes_ecb_encrypt(struct ablkcipher_request *req)
712 {
713         return tegra_aes_crypt(req, FLAGS_ENCRYPT);
714 }
715
716 static int tegra_aes_ecb_decrypt(struct ablkcipher_request *req)
717 {
718         return tegra_aes_crypt(req, 0);
719 }
720
721 static int tegra_aes_cbc_encrypt(struct ablkcipher_request *req)
722 {
723         return tegra_aes_crypt(req, FLAGS_ENCRYPT | FLAGS_CBC);
724 }
725
726 static int tegra_aes_cbc_decrypt(struct ablkcipher_request *req)
727 {
728         return tegra_aes_crypt(req, FLAGS_CBC);
729 }
730
731 static int tegra_aes_get_random(struct crypto_rng *tfm, u8 *rdata,
732         unsigned int dlen)
733 {
734         struct tegra_aes_dev *dd = aes_dev;
735         struct tegra_aes_ctx *ctx = &rng_ctx;
736         int ret, i;
737         u8 *dest = rdata, *dt = dd->dt;
738
739         /* take mutex to access the aes hw */
740         mutex_lock(&aes_lock);
741
742         /* take the hardware semaphore */
743         if (tegra_arb_mutex_lock_timeout(dd->res_id, ARB_SEMA_TIMEOUT) < 0) {
744                 dev_err(dd->dev, "aes hardware not available\n");
745                 mutex_unlock(&aes_lock);
746                 return -EBUSY;
747         }
748
749         ctx->dd = dd;
750         dd->ctx = ctx;
751         dd->flags = FLAGS_ENCRYPT | FLAGS_RNG;
752
753         memset(dd->buf_in, 0, AES_BLOCK_SIZE);
754         memcpy(dd->buf_in, dt, DEFAULT_RNG_BLK_SZ);
755
756         ret = aes_start_crypt(dd, (u32)dd->dma_buf_in,
757                 (u32)dd->dma_buf_out, 1, dd->flags, true);
758         if (ret < 0) {
759                 dev_err(dd->dev, "aes_start_crypt fail(%d)\n", ret);
760                 dlen = ret;
761                 goto out;
762         }
763         memcpy(dest, dd->buf_out, dlen);
764
765         /* update the DT */
766         for (i = DEFAULT_RNG_BLK_SZ - 1; i >= 0; i--) {
767                 dt[i] += 1;
768                 if (dt[i] != 0)
769                         break;
770         }
771
772 out:
773         /* release the hardware semaphore */
774         tegra_arb_mutex_unlock(dd->res_id);
775         mutex_unlock(&aes_lock);
776         dev_dbg(dd->dev, "%s: done\n", __func__);
777         return dlen;
778 }
779
780 static int tegra_aes_rng_reset(struct crypto_rng *tfm, u8 *seed,
781         unsigned int slen)
782 {
783         struct tegra_aes_dev *dd = aes_dev;
784         struct tegra_aes_ctx *ctx = &rng_ctx;
785         struct tegra_aes_slot *key_slot;
786         struct timespec ts;
787         int ret = 0;
788         u64 nsec, tmp[2];
789         u8 *dt;
790
791         if (!ctx || !dd) {
792                 dev_err(dd->dev, "ctx=0x%x, dd=0x%x\n",
793                         (unsigned int)ctx, (unsigned int)dd);
794                 return -EINVAL;
795         }
796
797         if (slen < (DEFAULT_RNG_BLK_SZ + AES_KEYSIZE_128)) {
798                 dev_err(dd->dev, "seed size invalid");
799                 return -ENOMEM;
800         }
801
802         /* take mutex to access the aes hw */
803         mutex_lock(&aes_lock);
804
805         if (!ctx->slot) {
806                 key_slot = aes_find_key_slot(dd);
807                 if (!key_slot) {
808                         dev_err(dd->dev, "no empty slot\n");
809                         mutex_unlock(&aes_lock);
810                         return -ENOMEM;
811                 }
812                 ctx->slot = key_slot;
813         }
814
815         ctx->dd = dd;
816         dd->ctx = ctx;
817         dd->ctr = 0;
818
819         ctx->keylen = AES_KEYSIZE_128;
820         ctx->flags |= FLAGS_NEW_KEY;
821
822         /* copy the key to the key slot */
823         memset(dd->ivkey_base, 0, AES_HW_KEY_TABLE_LENGTH_BYTES);
824         memcpy(dd->ivkey_base, seed + DEFAULT_RNG_BLK_SZ, AES_KEYSIZE_128);
825
826         dd->iv = seed;
827         dd->ivlen = slen;
828
829         dd->flags = FLAGS_ENCRYPT | FLAGS_RNG;
830
831         /* take the hardware semaphore */
832         if (tegra_arb_mutex_lock_timeout(dd->res_id, ARB_SEMA_TIMEOUT) < 0) {
833                 dev_err(dd->dev, "aes hardware not available\n");
834                 mutex_unlock(&aes_lock);
835                 return -EBUSY;
836         }
837
838         aes_set_key(dd);
839
840         /* set seed to the aes hw slot */
841         memset(dd->buf_in, 0, AES_BLOCK_SIZE);
842         memcpy(dd->buf_in, dd->iv, DEFAULT_RNG_BLK_SZ);
843         ret = aes_start_crypt(dd, (u32)dd->dma_buf_in,
844           (u32)dd->dma_buf_out, 1, FLAGS_CBC, false);
845         if (ret < 0) {
846                 dev_err(dd->dev, "aes_start_crypt fail(%d)\n", ret);
847                 goto out;
848         }
849
850         if (dd->ivlen >= (2 * DEFAULT_RNG_BLK_SZ + AES_KEYSIZE_128)) {
851                 dt = dd->iv + DEFAULT_RNG_BLK_SZ + AES_KEYSIZE_128;
852         } else {
853                 getnstimeofday(&ts);
854                 nsec = timespec_to_ns(&ts);
855                 do_div(nsec, 1000);
856                 nsec ^= dd->ctr << 56;
857                 dd->ctr++;
858                 tmp[0] = nsec;
859                 tmp[1] = tegra_chip_uid();
860                 dt = (u8 *)tmp;
861         }
862         memcpy(dd->dt, dt, DEFAULT_RNG_BLK_SZ);
863
864 out:
865         /* release the hardware semaphore */
866         tegra_arb_mutex_unlock(dd->res_id);
867         mutex_unlock(&aes_lock);
868
869         dev_dbg(dd->dev, "%s: done\n", __func__);
870         return ret;
871 }
872
873 static int tegra_aes_cra_init(struct crypto_tfm *tfm)
874 {
875         tfm->crt_ablkcipher.reqsize = sizeof(struct tegra_aes_reqctx);
876
877         return 0;
878 }
879
880 static struct crypto_alg algs[] = {
881         {
882                 .cra_name = "ecb(aes)",
883                 .cra_driver_name = "ecb-aes-tegra",
884                 .cra_priority = 100,
885                 .cra_flags = CRYPTO_ALG_TYPE_ABLKCIPHER | CRYPTO_ALG_ASYNC,
886                 .cra_blocksize = AES_BLOCK_SIZE,
887                 .cra_ctxsize = sizeof(struct tegra_aes_ctx),
888                 .cra_alignmask = 3,
889                 .cra_type = &crypto_ablkcipher_type,
890                 .cra_module = THIS_MODULE,
891                 .cra_init = tegra_aes_cra_init,
892                 .cra_u.ablkcipher = {
893                         .min_keysize = AES_MIN_KEY_SIZE,
894                         .max_keysize = AES_MAX_KEY_SIZE,
895                         .setkey = tegra_aes_setkey,
896                         .encrypt = tegra_aes_ecb_encrypt,
897                         .decrypt = tegra_aes_ecb_decrypt,
898                 },
899         }, {
900                 .cra_name = "cbc(aes)",
901                 .cra_driver_name = "cbc-aes-tegra",
902                 .cra_priority = 100,
903                 .cra_flags = CRYPTO_ALG_TYPE_ABLKCIPHER | CRYPTO_ALG_ASYNC,
904                 .cra_blocksize = AES_BLOCK_SIZE,
905                 .cra_ctxsize  = sizeof(struct tegra_aes_ctx),
906                 .cra_alignmask = 3,
907                 .cra_type = &crypto_ablkcipher_type,
908                 .cra_module = THIS_MODULE,
909                 .cra_init = tegra_aes_cra_init,
910                 .cra_u.ablkcipher = {
911                         .min_keysize = AES_MIN_KEY_SIZE,
912                         .max_keysize = AES_MAX_KEY_SIZE,
913                         .ivsize = AES_MIN_KEY_SIZE,
914                         .setkey = tegra_aes_setkey,
915                         .encrypt = tegra_aes_cbc_encrypt,
916                         .decrypt = tegra_aes_cbc_decrypt,
917                 }
918         }, {
919                 .cra_name = "ansi_cprng",
920                 .cra_driver_name = "rng-aes-tegra",
921                 .cra_priority = 100,
922                 .cra_flags = CRYPTO_ALG_TYPE_RNG,
923                 .cra_ctxsize = sizeof(struct tegra_aes_ctx),
924                 .cra_type = &crypto_rng_type,
925                 .cra_module = THIS_MODULE,
926                 .cra_init = tegra_aes_cra_init,
927                 .cra_u.rng = {
928                         .rng_make_random = tegra_aes_get_random,
929                         .rng_reset = tegra_aes_rng_reset,
930                         .seedsize = AES_KEYSIZE_128 + (2 * DEFAULT_RNG_BLK_SZ),
931                 }
932         }
933 };
934
935 static int tegra_aes_probe(struct platform_device *pdev)
936 {
937         struct device *dev = &pdev->dev;
938         struct tegra_aes_dev *dd;
939         struct resource *res;
940         int err = -ENOMEM, i = 0, j;
941
942         if (aes_dev)
943                 return -EEXIST;
944
945         dd = kzalloc(sizeof(struct tegra_aes_dev), GFP_KERNEL);
946         if (dd == NULL) {
947                 dev_err(dev, "unable to alloc data struct.\n");
948                 return -ENOMEM;;
949         }
950         dd->dev = dev;
951         platform_set_drvdata(pdev, dd);
952
953         dd->slots = kzalloc(sizeof(struct tegra_aes_slot) * AES_NR_KEYSLOTS,
954                 GFP_KERNEL);
955         if (dd->slots == NULL) {
956                 dev_err(dev, "unable to alloc slot struct.\n");
957                 goto out;
958         }
959
960         spin_lock_init(&dd->lock);
961         crypto_init_queue(&dd->queue, TEGRA_AES_QUEUE_LENGTH);
962
963         /* Get the module base address */
964         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
965         if (!res) {
966                 dev_err(dev, "invalid resource type: base\n");
967                 err = -ENODEV;
968                 goto out;
969         }
970         dd->phys_base = res->start;
971
972         dd->io_base = ioremap(dd->phys_base, resource_size(res));
973         if (!dd->io_base) {
974                 dev_err(dev, "can't ioremap phys_base\n");
975                 err = -ENOMEM;
976                 goto out;
977         }
978
979         dd->res_id = TEGRA_ARB_AES;
980
981         /* Initialise the master bsev clock */
982         dd->pclk = clk_get(dev, "bsev");
983         if (!dd->pclk) {
984                 dev_err(dev, "pclock intialization failed.\n");
985                 err = -ENODEV;
986                 goto out;
987         }
988
989         /* Initialize the vde clock */
990         dd->iclk = clk_get(dev, "vde");
991         if (!dd->iclk) {
992                 dev_err(dev, "iclock intialization failed.\n");
993                 err = -ENODEV;
994                 goto out;
995         }
996
997         /*
998          * the foll contiguous memory is allocated as follows -
999          * - hardware key table
1000          * - key schedule
1001          */
1002         dd->ivkey_base = dma_alloc_coherent(dev, SZ_512, &dd->ivkey_phys_base,
1003                 GFP_KERNEL);
1004         if (!dd->ivkey_base) {
1005                 dev_err(dev, "can not allocate iv/key buffer\n");
1006                 err = -ENOMEM;
1007                 goto out;
1008         }
1009
1010         dd->buf_in = dma_alloc_coherent(dev, AES_HW_DMA_BUFFER_SIZE_BYTES,
1011                 &dd->dma_buf_in, GFP_KERNEL);
1012         if (!dd->buf_in) {
1013                 dev_err(dev, "can not allocate dma-in buffer\n");
1014                 err = -ENOMEM;
1015                 goto out;
1016         }
1017
1018         dd->buf_out = dma_alloc_coherent(dev, AES_HW_DMA_BUFFER_SIZE_BYTES,
1019                 &dd->dma_buf_out, GFP_KERNEL);
1020         if (!dd->buf_out) {
1021                 dev_err(dev, "can not allocate dma-out buffer\n");
1022                 err = -ENOMEM;
1023                 goto out;
1024         }
1025
1026         init_completion(&dd->op_complete);
1027
1028         /* get the irq */
1029         err = request_irq(INT_VDE_BSE_V, aes_irq, IRQF_TRIGGER_HIGH,
1030                 "tegra-aes", dd);
1031         if (err) {
1032                 dev_err(dev, "request_irq failed\n");
1033                 goto out;
1034         }
1035
1036         spin_lock_init(&list_lock);
1037         spin_lock(&list_lock);
1038         for (i = 0; i < AES_NR_KEYSLOTS; i++) {
1039                 dd->slots[i].available = true;
1040                 dd->slots[i].slot_num = i;
1041                 INIT_LIST_HEAD(&dd->slots[i].node);
1042                 list_add_tail(&dd->slots[i].node, &dev_list);
1043         }
1044         spin_unlock(&list_lock);
1045
1046         aes_dev = dd;
1047         for (i = 0; i < ARRAY_SIZE(algs); i++) {
1048                 INIT_LIST_HEAD(&algs[i].cra_list);
1049                 err = crypto_register_alg(&algs[i]);
1050                 if (err)
1051                         goto out;
1052         }
1053
1054         dev_info(dev, "registered");
1055         return 0;
1056
1057 out:
1058         for (j = 0; j < i; j++)
1059                 crypto_unregister_alg(&algs[j]);
1060         if (dd->ivkey_base)
1061                 dma_free_coherent(dev, SZ_512, dd->ivkey_base,
1062                         dd->ivkey_phys_base);
1063         if (dd->buf_in)
1064                 dma_free_coherent(dev, AES_HW_DMA_BUFFER_SIZE_BYTES,
1065                         dd->buf_in, dd->dma_buf_in);
1066         if (dd->buf_out)
1067                 dma_free_coherent(dev, AES_HW_DMA_BUFFER_SIZE_BYTES,
1068                         dd->buf_out, dd->dma_buf_out);
1069         if (dd->io_base)
1070                 iounmap(dd->io_base);
1071         if (dd->iclk)
1072                 clk_put(dd->iclk);
1073         if (dd->pclk)
1074                 clk_put(dd->pclk);
1075
1076         free_irq(INT_VDE_BSE_V, dd);
1077         spin_lock(&list_lock);
1078         list_del(&dev_list);
1079         spin_unlock(&list_lock);
1080
1081         kfree(dd->slots);
1082         kfree(dd);
1083         aes_dev = NULL;
1084         dev_err(dev, "%s: initialization failed.\n", __func__);
1085         return err;
1086 }
1087
1088 static int __devexit tegra_aes_remove(struct platform_device *pdev)
1089 {
1090         struct device *dev = &pdev->dev;
1091         struct tegra_aes_dev *dd = platform_get_drvdata(pdev);
1092         int i;
1093
1094         if (!dd)
1095                 return -ENODEV;
1096
1097         cancel_work_sync(&aes_wq);
1098         free_irq(INT_VDE_BSE_V, dd);
1099         spin_lock(&list_lock);
1100         list_del(&dev_list);
1101         spin_unlock(&list_lock);
1102
1103         for (i = 0; i < ARRAY_SIZE(algs); i++)
1104                 crypto_unregister_alg(&algs[i]);
1105
1106         dma_free_coherent(dev, SZ_512, dd->ivkey_base,
1107                 dd->ivkey_phys_base);
1108         dma_free_coherent(dev, AES_HW_DMA_BUFFER_SIZE_BYTES,
1109                 dd->buf_in, dd->dma_buf_in);
1110         dma_free_coherent(dev, AES_HW_DMA_BUFFER_SIZE_BYTES,
1111                 dd->buf_out, dd->dma_buf_out);
1112         iounmap(dd->io_base);
1113         clk_put(dd->iclk);
1114         clk_put(dd->pclk);
1115         kfree(dd->slots);
1116         kfree(dd);
1117         aes_dev = NULL;
1118
1119         return 0;
1120 }
1121
1122 static struct platform_driver tegra_aes_driver = {
1123         .probe  = tegra_aes_probe,
1124         .remove = __devexit_p(tegra_aes_remove),
1125         .driver = {
1126                 .name   = "tegra-aes",
1127                 .owner  = THIS_MODULE,
1128         },
1129 };
1130
1131 static int __init tegra_aes_mod_init(void)
1132 {
1133         mutex_init(&aes_lock);
1134         INIT_LIST_HEAD(&dev_list);
1135         return  platform_driver_register(&tegra_aes_driver);
1136 }
1137
1138 static void __exit tegra_aes_mod_exit(void)
1139 {
1140         platform_driver_unregister(&tegra_aes_driver);
1141 }
1142
1143 module_init(tegra_aes_mod_init);
1144 module_exit(tegra_aes_mod_exit);
1145
1146 MODULE_DESCRIPTION("Tegra AES hw acceleration support.");
1147 MODULE_AUTHOR("NVIDIA Corporation");
1148 MODULE_LICENSE("GPLv2");