crypto: tegra-aes: set vde clock to max in _probe
[linux-2.6.git] / drivers / crypto / tegra-aes.c
1 /*
2  * drivers/crypto/tegra-aes.c
3  *
4  * aes driver for NVIDIA tegra aes hardware
5  *
6  * Copyright (c) 2010, NVIDIA Corporation.
7  *
8  * This program is free software; you can redistribute it and/or modify
9  * it under the terms of the GNU General Public License as published by
10  * the Free Software Foundation; either version 2 of the License, or
11  * (at your option) any later version.
12  *
13  * This program is distributed in the hope that it will be useful, but WITHOUT
14  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
15  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
16  * more details.
17  *
18  * You should have received a copy of the GNU General Public License along
19  * with this program; if not, write to the Free Software Foundation, Inc.,
20  * 51 Franklin Street, Fifth Floor, Boston, MA  02110-1301, USA.
21  */
22
23 #include <linux/module.h>
24 #include <linux/init.h>
25 #include <linux/errno.h>
26 #include <linux/kernel.h>
27 #include <linux/clk.h>
28 #include <linux/platform_device.h>
29 #include <linux/scatterlist.h>
30 #include <linux/dma-mapping.h>
31 #include <linux/io.h>
32 #include <linux/mutex.h>
33 #include <linux/interrupt.h>
34 #include <linux/completion.h>
35 #include <linux/workqueue.h>
36
37 #include <mach/arb_sema.h>
38 #include <mach/clk.h>
39
40 #include <crypto/scatterwalk.h>
41 #include <crypto/aes.h>
42 #include <crypto/internal/rng.h>
43
44 #include "tegra-aes.h"
45
46 #define FLAGS_MODE_MASK         0x000f
47 #define FLAGS_ENCRYPT           BIT(0)
48 #define FLAGS_CBC               BIT(1)
49 #define FLAGS_GIV               BIT(2)
50 #define FLAGS_RNG               BIT(3)
51 #define FLAGS_NEW_KEY           BIT(4)
52 #define FLAGS_NEW_IV            BIT(5)
53 #define FLAGS_INIT              BIT(6)
54 #define FLAGS_FAST              BIT(7)
55 #define FLAGS_BUSY              8
56
57 /*
58  * Defines AES engine Max process bytes size in one go, which takes 1 msec.
59  * AES engine spends about 176 cycles/16-bytes or 11 cycles/byte
60  * The duration CPU can use the BSE to 1 msec, then the number of available
61  * cycles of AVP/BSE is 216K. In this duration, AES can process 216/11 ~= 19KB
62  * Based on this AES_HW_DMA_BUFFER_SIZE_BYTES is configured to 16KB.
63  */
64 #define AES_HW_DMA_BUFFER_SIZE_BYTES 0x4000
65
66 /*
67  * The key table length is 64 bytes
68  * (This includes first upto 32 bytes key + 16 bytes original initial vector
69  * and 16 bytes updated initial vector)
70  */
71 #define AES_HW_KEY_TABLE_LENGTH_BYTES 64
72
73 #define AES_HW_IV_SIZE 16
74 #define AES_HW_KEYSCHEDULE_LEN 256
75 #define ARB_SEMA_TIMEOUT 500
76
77 /*
78  * The memory being used is divides as follows:
79  * 1. Key - 32 bytes
80  * 2. Original IV - 16 bytes
81  * 3. Updated IV - 16 bytes
82  * 4. Key schedule - 256 bytes
83  *
84  * 1+2+3 constitute the hw key table.
85  */
86 #define AES_IVKEY_SIZE (AES_HW_KEY_TABLE_LENGTH_BYTES + AES_HW_KEYSCHEDULE_LEN)
87
88 #define DEFAULT_RNG_BLK_SZ 16
89
90 /* As of now only 5 commands are USED for AES encryption/Decryption */
91 #define AES_HW_MAX_ICQ_LENGTH 5
92
93 #define ICQBITSHIFT_BLKCNT 0
94
95 /* memdma_vd command */
96 #define MEMDMA_DIR_DTOVRAM      0
97 #define MEMDMA_DIR_VTODRAM      1
98 #define MEMDMABITSHIFT_DIR      25
99 #define MEMDMABITSHIFT_NUM_WORDS        12
100
101 /* Define AES Interactive command Queue commands Bit positions */
102 enum {
103         ICQBITSHIFT_KEYTABLEADDR = 0,
104         ICQBITSHIFT_KEYTABLEID = 17,
105         ICQBITSHIFT_VRAMSEL = 23,
106         ICQBITSHIFT_TABLESEL = 24,
107         ICQBITSHIFT_OPCODE = 26,
108 };
109
110 /* Define Ucq opcodes required for AES operation */
111 enum {
112         UCQOPCODE_BLKSTARTENGINE = 0x0E,
113         UCQOPCODE_DMASETUP = 0x10,
114         UCQOPCODE_DMACOMPLETE = 0x11,
115         UCQOPCODE_SETTABLE = 0x15,
116         UCQOPCODE_MEMDMAVD = 0x22,
117 };
118
119 /* Define Aes command values */
120 enum {
121         UCQCMD_VRAM_SEL = 0x1,
122         UCQCMD_CRYPTO_TABLESEL = 0x3,
123         UCQCMD_KEYSCHEDTABLESEL = 0x4,
124         UCQCMD_KEYTABLESEL = 0x8,
125 };
126
127 #define UCQCMD_KEYTABLEADDRMASK 0x1FFFF
128
129 #define AES_NR_KEYSLOTS 8
130 #define SSK_SLOT_NUM    4
131
132 struct tegra_aes_slot {
133         struct list_head node;
134         int slot_num;
135         bool available;
136 };
137
138 static struct tegra_aes_slot ssk = {
139         .slot_num = SSK_SLOT_NUM,
140         .available = true,
141 };
142
143 struct tegra_aes_reqctx {
144         unsigned long mode;
145 };
146
147 #define TEGRA_AES_QUEUE_LENGTH 50
148
149 struct tegra_aes_dev {
150         struct device *dev;
151         unsigned long phys_base;
152         void __iomem *io_base;
153         dma_addr_t ivkey_phys_base;
154         void __iomem *ivkey_base;
155         struct clk *iclk;
156         struct clk *pclk;
157         struct tegra_aes_ctx *ctx;
158         unsigned long flags;
159         struct completion op_complete;
160         u32 *buf_in;
161         dma_addr_t dma_buf_in;
162         u32 *buf_out;
163         dma_addr_t dma_buf_out;
164         u8 *iv;
165         u8 dt[DEFAULT_RNG_BLK_SZ];
166         int ivlen;
167         u64 ctr;
168         int res_id;
169         spinlock_t lock;
170         struct crypto_queue queue;
171         struct tegra_aes_slot *slots;
172         struct ablkcipher_request *req;
173         size_t total;
174         struct scatterlist *in_sg;
175         size_t in_offset;
176         struct scatterlist *out_sg;
177         size_t out_offset;
178 };
179
180 static struct tegra_aes_dev *aes_dev;
181
182 struct tegra_aes_ctx {
183         struct tegra_aes_dev *dd;
184         unsigned long flags;
185         struct tegra_aes_slot *slot;
186         int keylen;
187 };
188
189 static struct tegra_aes_ctx rng_ctx = {
190         .flags = FLAGS_NEW_KEY,
191         .keylen = AES_KEYSIZE_128,
192 };
193
194 /* keep registered devices data here */
195 static LIST_HEAD(dev_list);
196 static DEFINE_SPINLOCK(list_lock);
197 static DEFINE_MUTEX(aes_lock);
198
199 static void aes_workqueue_handler(struct work_struct *work);
200 static DECLARE_WORK(aes_work, aes_workqueue_handler);
201 static struct workqueue_struct *aes_wq;
202
203 extern unsigned long long tegra_chip_uid(void);
204
205 static inline u32 aes_readl(struct tegra_aes_dev *dd, u32 offset)
206 {
207         return readl(dd->io_base + offset);
208 }
209
210 static inline void aes_writel(struct tegra_aes_dev *dd, u32 val, u32 offset)
211 {
212         writel(val, dd->io_base + offset);
213 }
214
215 static int aes_hw_init(struct tegra_aes_dev *dd)
216 {
217         int ret = 0;
218
219         ret = clk_enable(dd->pclk);
220         if (ret < 0) {
221                 dev_err(dd->dev, "%s: pclock enable fail(%d)\n", __func__, ret);
222                 return ret;
223         }
224
225         ret = clk_enable(dd->iclk);
226         if (ret < 0) {
227                 dev_err(dd->dev, "%s: iclock enable fail(%d)\n", __func__, ret);
228                 clk_disable(dd->pclk);
229                 return ret;
230         }
231
232         aes_writel(dd, 0x33, INT_ENB);
233         return ret;
234 }
235
236 static void aes_hw_deinit(struct tegra_aes_dev *dd)
237 {
238         clk_disable(dd->iclk);
239         clk_disable(dd->pclk);
240 }
241
242 static int aes_start_crypt(struct tegra_aes_dev *dd, u32 in_addr, u32 out_addr,
243         int nblocks, int mode, bool upd_iv)
244 {
245         u32 cmdq[AES_HW_MAX_ICQ_LENGTH];
246         int qlen = 0, i, eng_busy, icq_empty, dma_busy, ret = 0;
247         u32 value;
248
249         cmdq[qlen++] = UCQOPCODE_DMASETUP << ICQBITSHIFT_OPCODE;
250         cmdq[qlen++] = in_addr;
251         cmdq[qlen++] = UCQOPCODE_BLKSTARTENGINE << ICQBITSHIFT_OPCODE |
252                 (nblocks-1) << ICQBITSHIFT_BLKCNT;
253         cmdq[qlen++] = UCQOPCODE_DMACOMPLETE << ICQBITSHIFT_OPCODE;
254
255         value = aes_readl(dd, CMDQUE_CONTROL);
256         /* access SDRAM through AHB */
257         value &= ~CMDQ_CTRL_SRC_STM_SEL_FIELD;
258         value &= ~CMDQ_CTRL_DST_STM_SEL_FIELD;
259         value |= (CMDQ_CTRL_SRC_STM_SEL_FIELD | CMDQ_CTRL_DST_STM_SEL_FIELD |
260                 CMDQ_CTRL_ICMDQEN_FIELD);
261         aes_writel(dd, value, CMDQUE_CONTROL);
262         dev_dbg(dd->dev, "cmd_q_ctrl=0x%x", value);
263
264         value = 0;
265         value |= CONFIG_ENDIAN_ENB_FIELD;
266         aes_writel(dd, value, CONFIG);
267         dev_dbg(dd->dev, "config=0x%x", value);
268
269         value = aes_readl(dd, SECURE_CONFIG_EXT);
270         value &= ~SECURE_OFFSET_CNT_FIELD;
271         aes_writel(dd, value, SECURE_CONFIG_EXT);
272         dev_dbg(dd->dev, "secure_cfg_xt=0x%x", value);
273
274         if (mode & FLAGS_CBC) {
275                 value = ((0x1 << SECURE_INPUT_ALG_SEL_SHIFT) |
276                         ((dd->ctx->keylen * 8) << SECURE_INPUT_KEY_LEN_SHIFT) |
277                         ((u32)upd_iv << SECURE_IV_SELECT_SHIFT) |
278                         (((mode & FLAGS_ENCRYPT) ? 2 : 3)
279                                 << SECURE_XOR_POS_SHIFT) |
280                         (0 << SECURE_INPUT_SEL_SHIFT) |
281                         (((mode & FLAGS_ENCRYPT) ? 2 : 3)
282                                 << SECURE_VCTRAM_SEL_SHIFT) |
283                         ((mode & FLAGS_ENCRYPT) ? 1 : 0)
284                                 << SECURE_CORE_SEL_SHIFT |
285                         (0 << SECURE_RNG_ENB_SHIFT) |
286                         (0 << SECURE_HASH_ENB_SHIFT));
287         } else if (mode & FLAGS_RNG){
288                 value = ((0x1 << SECURE_INPUT_ALG_SEL_SHIFT) |
289                         ((dd->ctx->keylen * 8) << SECURE_INPUT_KEY_LEN_SHIFT) |
290                         ((u32)upd_iv << SECURE_IV_SELECT_SHIFT) |
291                         (0 << SECURE_XOR_POS_SHIFT) |
292                         (0 << SECURE_INPUT_SEL_SHIFT) |
293                         ((mode & FLAGS_ENCRYPT) ? 1 : 0)
294                                 << SECURE_CORE_SEL_SHIFT |
295                         (1 << SECURE_RNG_ENB_SHIFT) |
296                         (0 << SECURE_HASH_ENB_SHIFT));
297         } else {
298                 value = ((0x1 << SECURE_INPUT_ALG_SEL_SHIFT) |
299                         ((dd->ctx->keylen * 8) << SECURE_INPUT_KEY_LEN_SHIFT) |
300                         ((u32)upd_iv << SECURE_IV_SELECT_SHIFT) |
301                         (0 << SECURE_XOR_POS_SHIFT) |
302                         (0 << SECURE_INPUT_SEL_SHIFT) |
303                         (((mode & FLAGS_ENCRYPT) ? 1 : 0)
304                                 << SECURE_CORE_SEL_SHIFT) |
305                         (0 << SECURE_RNG_ENB_SHIFT) |
306                                 (0 << SECURE_HASH_ENB_SHIFT));
307         }
308         dev_dbg(dd->dev, "secure_in_sel=0x%x", value);
309         aes_writel(dd, value, SECURE_INPUT_SELECT);
310
311         aes_writel(dd, out_addr, SECURE_DEST_ADDR);
312         INIT_COMPLETION(dd->op_complete);
313
314         for (i = 0; i < qlen - 1; i++) {
315                 do {
316                         value = aes_readl(dd, INTR_STATUS);
317                         eng_busy = value & (0x1);
318                         icq_empty = value & (0x1<<3);
319                         dma_busy = value & (0x1<<23);
320                 } while (eng_busy & (!icq_empty) & dma_busy);
321                 aes_writel(dd, cmdq[i], ICMDQUE_WR);
322         }
323
324         ret = wait_for_completion_timeout(&dd->op_complete, msecs_to_jiffies(150));
325         if (ret == 0) {
326                 dev_err(dd->dev, "timed out (0x%x)\n",
327                         aes_readl(dd, INTR_STATUS));
328                 return -ETIMEDOUT;
329         }
330
331         aes_writel(dd, cmdq[qlen - 1], ICMDQUE_WR);
332         return 0;
333 }
334
335 static void aes_release_key_slot(struct tegra_aes_dev *dd)
336 {
337         spin_lock(&list_lock);
338         dd->ctx->slot->available = true;
339         dd->ctx->slot = NULL;
340         spin_unlock(&list_lock);
341 }
342
343 static struct tegra_aes_slot *aes_find_key_slot(struct tegra_aes_dev *dd)
344 {
345         struct tegra_aes_slot *slot = NULL;
346         bool found = false;
347
348         spin_lock(&list_lock);
349         list_for_each_entry(slot, &dev_list, node) {
350                 dev_dbg(dd->dev, "empty:%d, num:%d\n", slot->available,
351                         slot->slot_num);
352                 if (slot->available) {
353                         slot->available = false;
354                         found = true;
355                         break;
356                 }
357         }
358         spin_unlock(&list_lock);
359         return found ? slot : NULL;
360 }
361
362 static int aes_set_key(struct tegra_aes_dev *dd)
363 {
364         u32 value, cmdq[2];
365         struct tegra_aes_ctx *ctx = dd->ctx;
366         int i, eng_busy, icq_empty, dma_busy;
367         bool use_ssk = false;
368
369         if (!ctx) {
370                 dev_err(dd->dev, "%s: context invalid\n", __func__);
371                 return -EINVAL;
372         }
373
374         /* use ssk? */
375         if (!dd->ctx->slot) {
376                 dev_dbg(dd->dev, "using ssk");
377                 dd->ctx->slot = &ssk;
378                 use_ssk = true;
379         }
380
381         /* disable key read from hw */
382         value = aes_readl(dd, SECURE_SEC_SEL0+(ctx->slot->slot_num*4));
383         value &= ~SECURE_SEL0_KEYREAD_ENB0_FIELD;
384         aes_writel(dd, value, SECURE_SEC_SEL0+(ctx->slot->slot_num*4));
385
386         /* enable key schedule generation in hardware */
387         value = aes_readl(dd, SECURE_CONFIG_EXT);
388         value &= ~SECURE_KEY_SCH_DIS_FIELD;
389         aes_writel(dd, value, SECURE_CONFIG_EXT);
390
391         /* select the key slot */
392         value = aes_readl(dd, SECURE_CONFIG);
393         value &= ~SECURE_KEY_INDEX_FIELD;
394         value |= (ctx->slot->slot_num << SECURE_KEY_INDEX_SHIFT);
395         aes_writel(dd, value, SECURE_CONFIG);
396
397         if (use_ssk)
398                 goto out;
399
400         /* copy the key table from sdram to vram */
401         cmdq[0] = 0;
402         cmdq[0] = UCQOPCODE_MEMDMAVD << ICQBITSHIFT_OPCODE |
403                 (MEMDMA_DIR_DTOVRAM << MEMDMABITSHIFT_DIR) |
404                 (AES_HW_KEY_TABLE_LENGTH_BYTES/sizeof(u32))
405                         << MEMDMABITSHIFT_NUM_WORDS;
406         cmdq[1] = (u32)dd->ivkey_phys_base;
407
408         for (i = 0; i < ARRAY_SIZE(cmdq); i++)
409                 aes_writel(dd, cmdq[i], ICMDQUE_WR);
410
411         do {
412                 value = aes_readl(dd, INTR_STATUS);
413                 eng_busy = value & (0x1);
414                 icq_empty = value & (0x1<<3);
415                 dma_busy = value & (0x1<<23);
416         } while (eng_busy & (!icq_empty) & dma_busy);
417
418         /* settable command to get key into internal registers */
419         value = 0;
420         value = UCQOPCODE_SETTABLE << ICQBITSHIFT_OPCODE |
421                 UCQCMD_CRYPTO_TABLESEL << ICQBITSHIFT_TABLESEL |
422                 UCQCMD_VRAM_SEL << ICQBITSHIFT_VRAMSEL |
423                 (UCQCMD_KEYTABLESEL | ctx->slot->slot_num)
424                         << ICQBITSHIFT_KEYTABLEID;
425         aes_writel(dd, value, ICMDQUE_WR);
426         do {
427                 value = aes_readl(dd, INTR_STATUS);
428                 eng_busy = value & (0x1);
429                 icq_empty = value & (0x1<<3);
430         } while (eng_busy & (!icq_empty));
431
432 out:
433         return 0;
434 }
435
436 static int tegra_aes_handle_req(struct tegra_aes_dev *dd)
437 {
438         struct crypto_async_request *async_req, *backlog;
439         struct tegra_aes_ctx *ctx;
440         struct tegra_aes_reqctx *rctx;
441         struct ablkcipher_request *req;
442         unsigned long flags;
443         int dma_max = AES_HW_DMA_BUFFER_SIZE_BYTES;
444         int ret = 0, nblocks, total;
445         int count = 0;
446         dma_addr_t addr_in, addr_out;
447         struct scatterlist *in_sg, *out_sg;
448
449         if (!dd)
450                 return -EINVAL;
451
452         spin_lock_irqsave(&dd->lock, flags);
453         backlog = crypto_get_backlog(&dd->queue);
454         async_req = crypto_dequeue_request(&dd->queue);
455         if (!async_req)
456                 clear_bit(FLAGS_BUSY, &dd->flags);
457         spin_unlock_irqrestore(&dd->lock, flags);
458
459         if (!async_req)
460                 return -ENODATA;
461
462         if (backlog)
463                 backlog->complete(backlog, -EINPROGRESS);
464
465         req = ablkcipher_request_cast(async_req);
466
467         dev_dbg(dd->dev, "%s: get new req\n", __func__);
468
469         /* take mutex to access the aes hw */
470         mutex_lock(&aes_lock);
471
472         /* assign new request to device */
473         dd->req = req;
474         dd->total = req->nbytes;
475         dd->in_offset = 0;
476         dd->in_sg = req->src;
477         dd->out_offset = 0;
478         dd->out_sg = req->dst;
479
480         in_sg = dd->in_sg;
481         out_sg = dd->out_sg;
482
483         if (!in_sg || !out_sg) {
484                 mutex_unlock(&aes_lock);
485                 return -EINVAL;
486         }
487
488         total = dd->total;
489         rctx = ablkcipher_request_ctx(req);
490         ctx = crypto_ablkcipher_ctx(crypto_ablkcipher_reqtfm(req));
491         rctx->mode &= FLAGS_MODE_MASK;
492         dd->flags = (dd->flags & ~FLAGS_MODE_MASK) | rctx->mode;
493
494         dd->iv = (u8 *)req->info;
495         dd->ivlen = AES_BLOCK_SIZE;
496
497         if ((dd->flags & FLAGS_CBC) && dd->iv)
498                 dd->flags |= FLAGS_NEW_IV;
499         else
500                 dd->flags &= ~FLAGS_NEW_IV;
501
502         ctx->dd = dd;
503         if (dd->ctx != ctx) {
504                 /* assign new context to device */
505                 dd->ctx = ctx;
506                 ctx->flags |= FLAGS_NEW_KEY;
507         }
508
509         /* take the hardware semaphore */
510         if (tegra_arb_mutex_lock_timeout(dd->res_id, ARB_SEMA_TIMEOUT) < 0) {
511                 dev_err(dd->dev, "aes hardware not available\n");
512                 mutex_unlock(&aes_lock);
513                 return -EBUSY;
514         }
515
516         ret = aes_hw_init(dd);
517         if (ret < 0) {
518                 dev_err(dd->dev, "%s: hw init fail(%d)\n", __func__, ret);
519                 goto fail;
520         }
521
522         aes_set_key(dd);
523
524         /* set iv to the aes hw slot */
525         memset(dd->buf_in, 0 , AES_BLOCK_SIZE);
526         memcpy(dd->buf_in, dd->iv, dd->ivlen);
527
528         ret = aes_start_crypt(dd, (u32)dd->dma_buf_in,
529           (u32)dd->dma_buf_out, 1, FLAGS_CBC, false);
530         if (ret < 0) {
531                 dev_err(dd->dev, "aes_start_crypt fail(%d)\n", ret);
532                 goto out;
533         }
534
535         while (total) {
536                 dev_dbg(dd->dev, "remain: 0x%x\n", total);
537
538                 ret = dma_map_sg(dd->dev, in_sg, 1, DMA_TO_DEVICE);
539                 if (!ret) {
540                         dev_err(dd->dev, "dma_map_sg() error\n");
541                         goto out;
542                 }
543
544                 ret = dma_map_sg(dd->dev, out_sg, 1, DMA_FROM_DEVICE);
545                 if (!ret) {
546                                 dev_err(dd->dev, "dma_map_sg() error\n");
547                                 dma_unmap_sg(dd->dev, dd->in_sg,
548                                         1, DMA_TO_DEVICE);
549                                 goto out;
550                         }
551
552                 addr_in = sg_dma_address(in_sg);
553                 addr_out = sg_dma_address(out_sg);
554                 dd->flags |= FLAGS_FAST;
555                 count = min((int)sg_dma_len(in_sg), (int)dma_max);
556                 WARN_ON(sg_dma_len(in_sg) != sg_dma_len(out_sg));
557                 nblocks = DIV_ROUND_UP(count, AES_BLOCK_SIZE);
558
559                 ret = aes_start_crypt(dd, addr_in, addr_out, nblocks,
560                         dd->flags, true);
561
562                 dma_unmap_sg(dd->dev, out_sg, 1, DMA_FROM_DEVICE);
563                 dma_unmap_sg(dd->dev, in_sg, 1, DMA_TO_DEVICE);
564
565                 if (ret < 0) {
566                         dev_err(dd->dev, "aes_start_crypt fail(%d)\n", ret);
567                         goto out;
568                 }
569                 dd->flags &= ~FLAGS_FAST;
570
571                 dev_dbg(dd->dev, "out: copied 0x%x\n", count);
572                 total -= count;
573                 in_sg = sg_next(in_sg);
574                 out_sg = sg_next(out_sg);
575                 WARN_ON(((total != 0) && (!in_sg || !out_sg)));
576         }
577
578 out:
579         aes_hw_deinit(dd);
580
581 fail:
582         /* release the hardware semaphore */
583         tegra_arb_mutex_unlock(dd->res_id);
584
585         dd->total = total;
586
587         /* release the mutex */
588         mutex_unlock(&aes_lock);
589
590         if (dd->req->base.complete)
591                 dd->req->base.complete(&dd->req->base, ret);
592
593         dev_dbg(dd->dev, "%s: exit\n", __func__);
594         return ret;
595 }
596
597 static int tegra_aes_setkey(struct crypto_ablkcipher *tfm, const u8 *key,
598         unsigned int keylen)
599 {
600         struct tegra_aes_ctx *ctx = crypto_ablkcipher_ctx(tfm);
601         struct tegra_aes_dev *dd = aes_dev;
602         struct tegra_aes_slot *key_slot;
603
604         if (!ctx || !dd) {
605                 dev_err(dd->dev, "ctx=0x%x, dd=0x%x\n",
606                         (unsigned int)ctx, (unsigned int)dd);
607                 return -EINVAL;
608         }
609
610         if ((keylen != AES_KEYSIZE_128) && (keylen != AES_KEYSIZE_192) &&
611                 (keylen != AES_KEYSIZE_256)) {
612                 dev_err(dd->dev, "unsupported key size\n");
613                 return -EINVAL;
614         }
615
616         dev_dbg(dd->dev, "keylen: %d\n", keylen);
617
618         ctx->dd = dd;
619         dd->ctx = ctx;
620
621         if (ctx->slot)
622                 aes_release_key_slot(dd);
623
624         key_slot = aes_find_key_slot(dd);
625         if (!key_slot) {
626                 dev_err(dd->dev, "no empty slot\n");
627                 return -ENOMEM;
628         }
629
630         ctx->slot = key_slot;
631         ctx->keylen = keylen;
632         ctx->flags |= FLAGS_NEW_KEY;
633
634         /* copy the key */
635         memset(dd->ivkey_base, 0, AES_HW_KEY_TABLE_LENGTH_BYTES);
636         memcpy(dd->ivkey_base, key, keylen);
637
638         dev_dbg(dd->dev, "done\n");
639         return 0;
640 }
641
642 static void aes_workqueue_handler(struct work_struct *work)
643 {
644         struct tegra_aes_dev *dd = aes_dev;
645         int ret;
646
647         set_bit(FLAGS_BUSY, &dd->flags);
648
649         do {
650                 ret = tegra_aes_handle_req(dd);
651         } while (!ret);
652 }
653
654 static irqreturn_t aes_irq(int irq, void *dev_id)
655 {
656         struct tegra_aes_dev *dd = (struct tegra_aes_dev *)dev_id;
657         u32 value = aes_readl(dd, INTR_STATUS);
658
659         dev_dbg(dd->dev, "irq_stat: 0x%x", value);
660         if (!((value & ENGINE_BUSY_FIELD) & !(value & ICQ_EMPTY_FIELD)))
661                 complete(&dd->op_complete);
662
663         return IRQ_HANDLED;
664 }
665
666 static int tegra_aes_crypt(struct ablkcipher_request *req, unsigned long mode)
667 {
668         struct tegra_aes_reqctx *rctx = ablkcipher_request_ctx(req);
669         struct tegra_aes_dev *dd = aes_dev;
670         unsigned long flags;
671         int err = 0;
672         int busy;
673
674         dev_dbg(dd->dev, "nbytes: %d, enc: %d, cbc: %d\n", req->nbytes,
675                 !!(mode & FLAGS_ENCRYPT),
676                 !!(mode & FLAGS_CBC));
677
678         rctx->mode = mode;
679
680         spin_lock_irqsave(&dd->lock, flags);
681         err = ablkcipher_enqueue_request(&dd->queue, req);
682         busy = test_and_set_bit(FLAGS_BUSY, &dd->flags);
683         spin_unlock_irqrestore(&dd->lock, flags);
684
685         if (!busy)
686                 queue_work(aes_wq, &aes_work);
687
688         return err;
689 }
690
691 static int tegra_aes_ecb_encrypt(struct ablkcipher_request *req)
692 {
693         return tegra_aes_crypt(req, FLAGS_ENCRYPT);
694 }
695
696 static int tegra_aes_ecb_decrypt(struct ablkcipher_request *req)
697 {
698         return tegra_aes_crypt(req, 0);
699 }
700
701 static int tegra_aes_cbc_encrypt(struct ablkcipher_request *req)
702 {
703         return tegra_aes_crypt(req, FLAGS_ENCRYPT | FLAGS_CBC);
704 }
705
706 static int tegra_aes_cbc_decrypt(struct ablkcipher_request *req)
707 {
708         return tegra_aes_crypt(req, FLAGS_CBC);
709 }
710
711 static int tegra_aes_get_random(struct crypto_rng *tfm, u8 *rdata,
712         unsigned int dlen)
713 {
714         struct tegra_aes_dev *dd = aes_dev;
715         struct tegra_aes_ctx *ctx = &rng_ctx;
716         int ret, i;
717         u8 *dest = rdata, *dt = dd->dt;
718
719         /* take mutex to access the aes hw */
720         mutex_lock(&aes_lock);
721
722         /* take the hardware semaphore */
723         if (tegra_arb_mutex_lock_timeout(dd->res_id, ARB_SEMA_TIMEOUT) < 0) {
724                 dev_err(dd->dev, "aes hardware not available\n");
725                 mutex_unlock(&aes_lock);
726                 return -EBUSY;
727         }
728
729         ret = aes_hw_init(dd);
730         if (ret < 0) {
731                 dev_err(dd->dev, "%s: hw init fail(%d)\n", __func__, ret);
732                 dlen = ret;
733                 goto fail;
734         }
735
736         ctx->dd = dd;
737         dd->ctx = ctx;
738         dd->flags = FLAGS_ENCRYPT | FLAGS_RNG;
739
740         memset(dd->buf_in, 0, AES_BLOCK_SIZE);
741         memcpy(dd->buf_in, dt, DEFAULT_RNG_BLK_SZ);
742
743         ret = aes_start_crypt(dd, (u32)dd->dma_buf_in,
744                 (u32)dd->dma_buf_out, 1, dd->flags, true);
745         if (ret < 0) {
746                 dev_err(dd->dev, "aes_start_crypt fail(%d)\n", ret);
747                 dlen = ret;
748                 goto out;
749         }
750         memcpy(dest, dd->buf_out, dlen);
751
752         /* update the DT */
753         for (i = DEFAULT_RNG_BLK_SZ - 1; i >= 0; i--) {
754                 dt[i] += 1;
755                 if (dt[i] != 0)
756                         break;
757         }
758
759 out:
760         aes_hw_deinit(dd);
761
762 fail:
763         /* release the hardware semaphore */
764         tegra_arb_mutex_unlock(dd->res_id);
765         mutex_unlock(&aes_lock);
766         dev_dbg(dd->dev, "%s: done\n", __func__);
767         return dlen;
768 }
769
770 static int tegra_aes_rng_reset(struct crypto_rng *tfm, u8 *seed,
771         unsigned int slen)
772 {
773         struct tegra_aes_dev *dd = aes_dev;
774         struct tegra_aes_ctx *ctx = &rng_ctx;
775         struct tegra_aes_slot *key_slot;
776         struct timespec ts;
777         int ret = 0;
778         u64 nsec, tmp[2];
779         u8 *dt;
780
781         if (!ctx || !dd) {
782                 dev_err(dd->dev, "ctx=0x%x, dd=0x%x\n",
783                         (unsigned int)ctx, (unsigned int)dd);
784                 return -EINVAL;
785         }
786
787         if (slen < (DEFAULT_RNG_BLK_SZ + AES_KEYSIZE_128)) {
788                 dev_err(dd->dev, "seed size invalid");
789                 return -ENOMEM;
790         }
791
792         /* take mutex to access the aes hw */
793         mutex_lock(&aes_lock);
794
795         if (!ctx->slot) {
796                 key_slot = aes_find_key_slot(dd);
797                 if (!key_slot) {
798                         dev_err(dd->dev, "no empty slot\n");
799                         mutex_unlock(&aes_lock);
800                         return -ENOMEM;
801                 }
802                 ctx->slot = key_slot;
803         }
804
805         ctx->dd = dd;
806         dd->ctx = ctx;
807         dd->ctr = 0;
808
809         ctx->keylen = AES_KEYSIZE_128;
810         ctx->flags |= FLAGS_NEW_KEY;
811
812         /* copy the key to the key slot */
813         memset(dd->ivkey_base, 0, AES_HW_KEY_TABLE_LENGTH_BYTES);
814         memcpy(dd->ivkey_base, seed + DEFAULT_RNG_BLK_SZ, AES_KEYSIZE_128);
815
816         dd->iv = seed;
817         dd->ivlen = slen;
818
819         dd->flags = FLAGS_ENCRYPT | FLAGS_RNG;
820
821         /* take the hardware semaphore */
822         if (tegra_arb_mutex_lock_timeout(dd->res_id, ARB_SEMA_TIMEOUT) < 0) {
823                 dev_err(dd->dev, "aes hardware not available\n");
824                 mutex_unlock(&aes_lock);
825                 return -EBUSY;
826         }
827
828         ret = aes_hw_init(dd);
829         if (ret < 0) {
830                 dev_err(dd->dev, "%s: hw init fail(%d)\n", __func__, ret);
831                 goto fail;
832         }
833
834         aes_set_key(dd);
835
836         /* set seed to the aes hw slot */
837         memset(dd->buf_in, 0, AES_BLOCK_SIZE);
838         memcpy(dd->buf_in, dd->iv, DEFAULT_RNG_BLK_SZ);
839         ret = aes_start_crypt(dd, (u32)dd->dma_buf_in,
840           (u32)dd->dma_buf_out, 1, FLAGS_CBC, false);
841         if (ret < 0) {
842                 dev_err(dd->dev, "aes_start_crypt fail(%d)\n", ret);
843                 goto out;
844         }
845
846         if (dd->ivlen >= (2 * DEFAULT_RNG_BLK_SZ + AES_KEYSIZE_128)) {
847                 dt = dd->iv + DEFAULT_RNG_BLK_SZ + AES_KEYSIZE_128;
848         } else {
849                 getnstimeofday(&ts);
850                 nsec = timespec_to_ns(&ts);
851                 do_div(nsec, 1000);
852                 nsec ^= dd->ctr << 56;
853                 dd->ctr++;
854                 tmp[0] = nsec;
855                 tmp[1] = tegra_chip_uid();
856                 dt = (u8 *)tmp;
857         }
858         memcpy(dd->dt, dt, DEFAULT_RNG_BLK_SZ);
859
860 out:
861         aes_hw_deinit(dd);
862
863 fail:
864         /* release the hardware semaphore */
865         tegra_arb_mutex_unlock(dd->res_id);
866         mutex_unlock(&aes_lock);
867
868         dev_dbg(dd->dev, "%s: done\n", __func__);
869         return ret;
870 }
871
872 static int tegra_aes_cra_init(struct crypto_tfm *tfm)
873 {
874         tfm->crt_ablkcipher.reqsize = sizeof(struct tegra_aes_reqctx);
875
876         return 0;
877 }
878
879 static struct crypto_alg algs[] = {
880         {
881                 .cra_name = "disabled_ecb(aes)",
882                 .cra_driver_name = "ecb-aes-tegra",
883                 .cra_priority = 100,
884                 .cra_flags = CRYPTO_ALG_TYPE_ABLKCIPHER | CRYPTO_ALG_ASYNC,
885                 .cra_blocksize = AES_BLOCK_SIZE,
886                 .cra_ctxsize = sizeof(struct tegra_aes_ctx),
887                 .cra_alignmask = 3,
888                 .cra_type = &crypto_ablkcipher_type,
889                 .cra_module = THIS_MODULE,
890                 .cra_init = tegra_aes_cra_init,
891                 .cra_u.ablkcipher = {
892                         .min_keysize = AES_MIN_KEY_SIZE,
893                         .max_keysize = AES_MAX_KEY_SIZE,
894                         .setkey = tegra_aes_setkey,
895                         .encrypt = tegra_aes_ecb_encrypt,
896                         .decrypt = tegra_aes_ecb_decrypt,
897                 },
898         }, {
899                 .cra_name = "disabled_cbc(aes)",
900                 .cra_driver_name = "cbc-aes-tegra",
901                 .cra_priority = 100,
902                 .cra_flags = CRYPTO_ALG_TYPE_ABLKCIPHER | CRYPTO_ALG_ASYNC,
903                 .cra_blocksize = AES_BLOCK_SIZE,
904                 .cra_ctxsize  = sizeof(struct tegra_aes_ctx),
905                 .cra_alignmask = 3,
906                 .cra_type = &crypto_ablkcipher_type,
907                 .cra_module = THIS_MODULE,
908                 .cra_init = tegra_aes_cra_init,
909                 .cra_u.ablkcipher = {
910                         .min_keysize = AES_MIN_KEY_SIZE,
911                         .max_keysize = AES_MAX_KEY_SIZE,
912                         .ivsize = AES_MIN_KEY_SIZE,
913                         .setkey = tegra_aes_setkey,
914                         .encrypt = tegra_aes_cbc_encrypt,
915                         .decrypt = tegra_aes_cbc_decrypt,
916                 }
917         }, {
918                 .cra_name = "disabled_ansi_cprng",
919                 .cra_driver_name = "rng-aes-tegra",
920                 .cra_priority = 100,
921                 .cra_flags = CRYPTO_ALG_TYPE_RNG,
922                 .cra_ctxsize = sizeof(struct tegra_aes_ctx),
923                 .cra_type = &crypto_rng_type,
924                 .cra_module = THIS_MODULE,
925                 .cra_init = tegra_aes_cra_init,
926                 .cra_u.rng = {
927                         .rng_make_random = tegra_aes_get_random,
928                         .rng_reset = tegra_aes_rng_reset,
929                         .seedsize = AES_KEYSIZE_128 + (2 * DEFAULT_RNG_BLK_SZ),
930                 }
931         }
932 };
933
934 static int tegra_aes_probe(struct platform_device *pdev)
935 {
936         struct device *dev = &pdev->dev;
937         struct tegra_aes_dev *dd;
938         struct resource *res;
939         int err = -ENOMEM, i = 0, j;
940
941         if (aes_dev)
942                 return -EEXIST;
943
944         dd = kzalloc(sizeof(struct tegra_aes_dev), GFP_KERNEL);
945         if (dd == NULL) {
946                 dev_err(dev, "unable to alloc data struct.\n");
947                 return -ENOMEM;;
948         }
949         dd->dev = dev;
950         platform_set_drvdata(pdev, dd);
951
952         dd->slots = kzalloc(sizeof(struct tegra_aes_slot) * AES_NR_KEYSLOTS,
953                 GFP_KERNEL);
954         if (dd->slots == NULL) {
955                 dev_err(dev, "unable to alloc slot struct.\n");
956                 goto out;
957         }
958
959         spin_lock_init(&dd->lock);
960         crypto_init_queue(&dd->queue, TEGRA_AES_QUEUE_LENGTH);
961
962         /* Get the module base address */
963         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
964         if (!res) {
965                 dev_err(dev, "invalid resource type: base\n");
966                 err = -ENODEV;
967                 goto out;
968         }
969         dd->phys_base = res->start;
970
971         dd->io_base = ioremap(dd->phys_base, resource_size(res));
972         if (!dd->io_base) {
973                 dev_err(dev, "can't ioremap phys_base\n");
974                 err = -ENOMEM;
975                 goto out;
976         }
977
978         dd->res_id = TEGRA_ARB_AES;
979
980         /* Initialise the master bsev clock */
981         dd->pclk = clk_get(dev, "bsev");
982         if (!dd->pclk) {
983                 dev_err(dev, "pclock intialization failed.\n");
984                 err = -ENODEV;
985                 goto out;
986         }
987
988         /* Initialize the vde clock */
989         dd->iclk = clk_get(dev, "vde");
990         if (!dd->iclk) {
991                 dev_err(dev, "iclock intialization failed.\n");
992                 err = -ENODEV;
993                 goto out;
994         }
995
996         err = clk_set_rate(dd->iclk, ULONG_MAX);
997         if (err) {
998                 dev_err(dd->dev, "iclk set_rate fail(%d)\n", err);
999                 goto out;
1000         }
1001
1002         /*
1003          * the foll contiguous memory is allocated as follows -
1004          * - hardware key table
1005          * - key schedule
1006          */
1007         dd->ivkey_base = dma_alloc_coherent(dev, SZ_512, &dd->ivkey_phys_base,
1008                 GFP_KERNEL);
1009         if (!dd->ivkey_base) {
1010                 dev_err(dev, "can not allocate iv/key buffer\n");
1011                 err = -ENOMEM;
1012                 goto out;
1013         }
1014
1015         dd->buf_in = dma_alloc_coherent(dev, AES_HW_DMA_BUFFER_SIZE_BYTES,
1016                 &dd->dma_buf_in, GFP_KERNEL);
1017         if (!dd->buf_in) {
1018                 dev_err(dev, "can not allocate dma-in buffer\n");
1019                 err = -ENOMEM;
1020                 goto out;
1021         }
1022
1023         dd->buf_out = dma_alloc_coherent(dev, AES_HW_DMA_BUFFER_SIZE_BYTES,
1024                 &dd->dma_buf_out, GFP_KERNEL);
1025         if (!dd->buf_out) {
1026                 dev_err(dev, "can not allocate dma-out buffer\n");
1027                 err = -ENOMEM;
1028                 goto out;
1029         }
1030
1031         init_completion(&dd->op_complete);
1032         aes_wq = alloc_workqueue("aes_wq", WQ_HIGHPRI, 16);
1033         if (!aes_wq) {
1034                 dev_err(dev, "alloc_workqueue failed\n");
1035                 goto out;
1036         }
1037
1038         /* get the irq */
1039         err = request_irq(INT_VDE_BSE_V, aes_irq, IRQF_TRIGGER_HIGH,
1040                 "tegra-aes", dd);
1041         if (err) {
1042                 dev_err(dev, "request_irq failed\n");
1043                 goto out;
1044         }
1045
1046         spin_lock_init(&list_lock);
1047         spin_lock(&list_lock);
1048         for (i = 0; i < AES_NR_KEYSLOTS; i++) {
1049                 dd->slots[i].available = true;
1050                 dd->slots[i].slot_num = i;
1051                 INIT_LIST_HEAD(&dd->slots[i].node);
1052                 list_add_tail(&dd->slots[i].node, &dev_list);
1053         }
1054         spin_unlock(&list_lock);
1055
1056         aes_dev = dd;
1057         for (i = 0; i < ARRAY_SIZE(algs); i++) {
1058                 INIT_LIST_HEAD(&algs[i].cra_list);
1059                 err = crypto_register_alg(&algs[i]);
1060                 if (err)
1061                         goto out;
1062         }
1063
1064         dev_info(dev, "registered");
1065         return 0;
1066
1067 out:
1068         for (j = 0; j < i; j++)
1069                 crypto_unregister_alg(&algs[j]);
1070         if (dd->ivkey_base)
1071                 dma_free_coherent(dev, SZ_512, dd->ivkey_base,
1072                         dd->ivkey_phys_base);
1073         if (dd->buf_in)
1074                 dma_free_coherent(dev, AES_HW_DMA_BUFFER_SIZE_BYTES,
1075                         dd->buf_in, dd->dma_buf_in);
1076         if (dd->buf_out)
1077                 dma_free_coherent(dev, AES_HW_DMA_BUFFER_SIZE_BYTES,
1078                         dd->buf_out, dd->dma_buf_out);
1079         if (dd->io_base)
1080                 iounmap(dd->io_base);
1081         if (dd->iclk)
1082                 clk_put(dd->iclk);
1083         if (dd->pclk)
1084                 clk_put(dd->pclk);
1085         if (aes_wq)
1086                 destroy_workqueue(aes_wq);
1087         free_irq(INT_VDE_BSE_V, dd);
1088         spin_lock(&list_lock);
1089         list_del(&dev_list);
1090         spin_unlock(&list_lock);
1091
1092         kfree(dd->slots);
1093         kfree(dd);
1094         aes_dev = NULL;
1095         dev_err(dev, "%s: initialization failed.\n", __func__);
1096         return err;
1097 }
1098
1099 static int __devexit tegra_aes_remove(struct platform_device *pdev)
1100 {
1101         struct device *dev = &pdev->dev;
1102         struct tegra_aes_dev *dd = platform_get_drvdata(pdev);
1103         int i;
1104
1105         if (!dd)
1106                 return -ENODEV;
1107
1108         cancel_work_sync(&aes_work);
1109         destroy_workqueue(aes_wq);
1110         free_irq(INT_VDE_BSE_V, dd);
1111         spin_lock(&list_lock);
1112         list_del(&dev_list);
1113         spin_unlock(&list_lock);
1114
1115         for (i = 0; i < ARRAY_SIZE(algs); i++)
1116                 crypto_unregister_alg(&algs[i]);
1117
1118         dma_free_coherent(dev, SZ_512, dd->ivkey_base,
1119                 dd->ivkey_phys_base);
1120         dma_free_coherent(dev, AES_HW_DMA_BUFFER_SIZE_BYTES,
1121                 dd->buf_in, dd->dma_buf_in);
1122         dma_free_coherent(dev, AES_HW_DMA_BUFFER_SIZE_BYTES,
1123                 dd->buf_out, dd->dma_buf_out);
1124         iounmap(dd->io_base);
1125         clk_put(dd->iclk);
1126         clk_put(dd->pclk);
1127         kfree(dd->slots);
1128         kfree(dd);
1129         aes_dev = NULL;
1130
1131         return 0;
1132 }
1133
1134 static struct platform_driver tegra_aes_driver = {
1135         .probe  = tegra_aes_probe,
1136         .remove = __devexit_p(tegra_aes_remove),
1137         .driver = {
1138                 .name   = "tegra-aes",
1139                 .owner  = THIS_MODULE,
1140         },
1141 };
1142
1143 static int __init tegra_aes_mod_init(void)
1144 {
1145         mutex_init(&aes_lock);
1146         INIT_LIST_HEAD(&dev_list);
1147         return  platform_driver_register(&tegra_aes_driver);
1148 }
1149
1150 static void __exit tegra_aes_mod_exit(void)
1151 {
1152         platform_driver_unregister(&tegra_aes_driver);
1153 }
1154
1155 module_init(tegra_aes_mod_init);
1156 module_exit(tegra_aes_mod_exit);
1157
1158 MODULE_DESCRIPTION("Tegra AES hw acceleration support.");
1159 MODULE_AUTHOR("NVIDIA Corporation");
1160 MODULE_LICENSE("GPLv2");