sata_mv: group genIIe flags
[linux-2.6.git] / drivers / ata / sata_mv.c
1 /*
2  * sata_mv.c - Marvell SATA support
3  *
4  * Copyright 2008: Marvell Corporation, all rights reserved.
5  * Copyright 2005: EMC Corporation, all rights reserved.
6  * Copyright 2005 Red Hat, Inc.  All rights reserved.
7  *
8  * Please ALWAYS copy linux-ide@vger.kernel.org on emails.
9  *
10  * This program is free software; you can redistribute it and/or modify
11  * it under the terms of the GNU General Public License as published by
12  * the Free Software Foundation; version 2 of the License.
13  *
14  * This program is distributed in the hope that it will be useful,
15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
17  * GNU General Public License for more details.
18  *
19  * You should have received a copy of the GNU General Public License
20  * along with this program; if not, write to the Free Software
21  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
22  *
23  */
24
25 /*
26  * sata_mv TODO list:
27  *
28  * --> Errata workaround for NCQ device errors.
29  *
30  * --> More errata workarounds for PCI-X.
31  *
32  * --> Complete a full errata audit for all chipsets to identify others.
33  *
34  * --> ATAPI support (Marvell claims the 60xx/70xx chips can do it).
35  *
36  * --> Investigate problems with PCI Message Signalled Interrupts (MSI).
37  *
38  * --> Cache frequently-accessed registers in mv_port_priv to reduce overhead.
39  *
40  * --> Develop a low-power-consumption strategy, and implement it.
41  *
42  * --> [Experiment, low priority] Investigate interrupt coalescing.
43  *       Quite often, especially with PCI Message Signalled Interrupts (MSI),
44  *       the overhead reduced by interrupt mitigation is quite often not
45  *       worth the latency cost.
46  *
47  * --> [Experiment, Marvell value added] Is it possible to use target
48  *       mode to cross-connect two Linux boxes with Marvell cards?  If so,
49  *       creating LibATA target mode support would be very interesting.
50  *
51  *       Target mode, for those without docs, is the ability to directly
52  *       connect two SATA ports.
53  */
54
55 #include <linux/kernel.h>
56 #include <linux/module.h>
57 #include <linux/pci.h>
58 #include <linux/init.h>
59 #include <linux/blkdev.h>
60 #include <linux/delay.h>
61 #include <linux/interrupt.h>
62 #include <linux/dmapool.h>
63 #include <linux/dma-mapping.h>
64 #include <linux/device.h>
65 #include <linux/platform_device.h>
66 #include <linux/ata_platform.h>
67 #include <linux/mbus.h>
68 #include <linux/bitops.h>
69 #include <scsi/scsi_host.h>
70 #include <scsi/scsi_cmnd.h>
71 #include <scsi/scsi_device.h>
72 #include <linux/libata.h>
73
74 #define DRV_NAME        "sata_mv"
75 #define DRV_VERSION     "1.20"
76
77 enum {
78         /* BAR's are enumerated in terms of pci_resource_start() terms */
79         MV_PRIMARY_BAR          = 0,    /* offset 0x10: memory space */
80         MV_IO_BAR               = 2,    /* offset 0x18: IO space */
81         MV_MISC_BAR             = 3,    /* offset 0x1c: FLASH, NVRAM, SRAM */
82
83         MV_MAJOR_REG_AREA_SZ    = 0x10000,      /* 64KB */
84         MV_MINOR_REG_AREA_SZ    = 0x2000,       /* 8KB */
85
86         MV_PCI_REG_BASE         = 0,
87         MV_IRQ_COAL_REG_BASE    = 0x18000,      /* 6xxx part only */
88         MV_IRQ_COAL_CAUSE               = (MV_IRQ_COAL_REG_BASE + 0x08),
89         MV_IRQ_COAL_CAUSE_LO            = (MV_IRQ_COAL_REG_BASE + 0x88),
90         MV_IRQ_COAL_CAUSE_HI            = (MV_IRQ_COAL_REG_BASE + 0x8c),
91         MV_IRQ_COAL_THRESHOLD           = (MV_IRQ_COAL_REG_BASE + 0xcc),
92         MV_IRQ_COAL_TIME_THRESHOLD      = (MV_IRQ_COAL_REG_BASE + 0xd0),
93
94         MV_SATAHC0_REG_BASE     = 0x20000,
95         MV_FLASH_CTL_OFS        = 0x1046c,
96         MV_GPIO_PORT_CTL_OFS    = 0x104f0,
97         MV_RESET_CFG_OFS        = 0x180d8,
98
99         MV_PCI_REG_SZ           = MV_MAJOR_REG_AREA_SZ,
100         MV_SATAHC_REG_SZ        = MV_MAJOR_REG_AREA_SZ,
101         MV_SATAHC_ARBTR_REG_SZ  = MV_MINOR_REG_AREA_SZ,         /* arbiter */
102         MV_PORT_REG_SZ          = MV_MINOR_REG_AREA_SZ,
103
104         MV_MAX_Q_DEPTH          = 32,
105         MV_MAX_Q_DEPTH_MASK     = MV_MAX_Q_DEPTH - 1,
106
107         /* CRQB needs alignment on a 1KB boundary. Size == 1KB
108          * CRPB needs alignment on a 256B boundary. Size == 256B
109          * ePRD (SG) entries need alignment on a 16B boundary. Size == 16B
110          */
111         MV_CRQB_Q_SZ            = (32 * MV_MAX_Q_DEPTH),
112         MV_CRPB_Q_SZ            = (8 * MV_MAX_Q_DEPTH),
113         MV_MAX_SG_CT            = 256,
114         MV_SG_TBL_SZ            = (16 * MV_MAX_SG_CT),
115
116         /* Determine hc from 0-7 port: hc = port >> MV_PORT_HC_SHIFT */
117         MV_PORT_HC_SHIFT        = 2,
118         MV_PORTS_PER_HC         = (1 << MV_PORT_HC_SHIFT), /* 4 */
119         /* Determine hc port from 0-7 port: hardport = port & MV_PORT_MASK */
120         MV_PORT_MASK            = (MV_PORTS_PER_HC - 1),   /* 3 */
121
122         /* Host Flags */
123         MV_FLAG_DUAL_HC         = (1 << 30),  /* two SATA Host Controllers */
124         MV_FLAG_IRQ_COALESCE    = (1 << 29),  /* IRQ coalescing capability */
125         /* SoC integrated controllers, no PCI interface */
126         MV_FLAG_SOC             = (1 << 28),
127
128         MV_COMMON_FLAGS         = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
129                                   ATA_FLAG_MMIO | ATA_FLAG_NO_ATAPI |
130                                   ATA_FLAG_PIO_POLLING,
131
132         MV_6XXX_FLAGS           = MV_FLAG_IRQ_COALESCE,
133
134         MV_GENIIE_FLAGS         = MV_COMMON_FLAGS | MV_6XXX_FLAGS |
135                                   ATA_FLAG_PMP | ATA_FLAG_ACPI_SATA |
136                                   ATA_FLAG_NCQ,
137
138         CRQB_FLAG_READ          = (1 << 0),
139         CRQB_TAG_SHIFT          = 1,
140         CRQB_IOID_SHIFT         = 6,    /* CRQB Gen-II/IIE IO Id shift */
141         CRQB_PMP_SHIFT          = 12,   /* CRQB Gen-II/IIE PMP shift */
142         CRQB_HOSTQ_SHIFT        = 17,   /* CRQB Gen-II/IIE HostQueTag shift */
143         CRQB_CMD_ADDR_SHIFT     = 8,
144         CRQB_CMD_CS             = (0x2 << 11),
145         CRQB_CMD_LAST           = (1 << 15),
146
147         CRPB_FLAG_STATUS_SHIFT  = 8,
148         CRPB_IOID_SHIFT_6       = 5,    /* CRPB Gen-II IO Id shift */
149         CRPB_IOID_SHIFT_7       = 7,    /* CRPB Gen-IIE IO Id shift */
150
151         EPRD_FLAG_END_OF_TBL    = (1 << 31),
152
153         /* PCI interface registers */
154
155         PCI_COMMAND_OFS         = 0xc00,
156         PCI_COMMAND_MRDTRIG     = (1 << 7),     /* PCI Master Read Trigger */
157
158         PCI_MAIN_CMD_STS_OFS    = 0xd30,
159         STOP_PCI_MASTER         = (1 << 2),
160         PCI_MASTER_EMPTY        = (1 << 3),
161         GLOB_SFT_RST            = (1 << 4),
162
163         MV_PCI_MODE_OFS         = 0xd00,
164         MV_PCI_MODE_MASK        = 0x30,
165
166         MV_PCI_EXP_ROM_BAR_CTL  = 0xd2c,
167         MV_PCI_DISC_TIMER       = 0xd04,
168         MV_PCI_MSI_TRIGGER      = 0xc38,
169         MV_PCI_SERR_MASK        = 0xc28,
170         MV_PCI_XBAR_TMOUT_OFS   = 0x1d04,
171         MV_PCI_ERR_LOW_ADDRESS  = 0x1d40,
172         MV_PCI_ERR_HIGH_ADDRESS = 0x1d44,
173         MV_PCI_ERR_ATTRIBUTE    = 0x1d48,
174         MV_PCI_ERR_COMMAND      = 0x1d50,
175
176         PCI_IRQ_CAUSE_OFS       = 0x1d58,
177         PCI_IRQ_MASK_OFS        = 0x1d5c,
178         PCI_UNMASK_ALL_IRQS     = 0x7fffff,     /* bits 22-0 */
179
180         PCIE_IRQ_CAUSE_OFS      = 0x1900,
181         PCIE_IRQ_MASK_OFS       = 0x1910,
182         PCIE_UNMASK_ALL_IRQS    = 0x40a,        /* assorted bits */
183
184         /* Host Controller Main Interrupt Cause/Mask registers (1 per-chip) */
185         PCI_HC_MAIN_IRQ_CAUSE_OFS = 0x1d60,
186         PCI_HC_MAIN_IRQ_MASK_OFS  = 0x1d64,
187         SOC_HC_MAIN_IRQ_CAUSE_OFS = 0x20020,
188         SOC_HC_MAIN_IRQ_MASK_OFS  = 0x20024,
189         ERR_IRQ                 = (1 << 0),     /* shift by port # */
190         DONE_IRQ                = (1 << 1),     /* shift by port # */
191         HC0_IRQ_PEND            = 0x1ff,        /* bits 0-8 = HC0's ports */
192         HC_SHIFT                = 9,            /* bits 9-17 = HC1's ports */
193         PCI_ERR                 = (1 << 18),
194         TRAN_LO_DONE            = (1 << 19),    /* 6xxx: IRQ coalescing */
195         TRAN_HI_DONE            = (1 << 20),    /* 6xxx: IRQ coalescing */
196         PORTS_0_3_COAL_DONE     = (1 << 8),
197         PORTS_4_7_COAL_DONE     = (1 << 17),
198         PORTS_0_7_COAL_DONE     = (1 << 21),    /* 6xxx: IRQ coalescing */
199         GPIO_INT                = (1 << 22),
200         SELF_INT                = (1 << 23),
201         TWSI_INT                = (1 << 24),
202         HC_MAIN_RSVD            = (0x7f << 25), /* bits 31-25 */
203         HC_MAIN_RSVD_5          = (0x1fff << 19), /* bits 31-19 */
204         HC_MAIN_RSVD_SOC        = (0x3fffffb << 6),     /* bits 31-9, 7-6 */
205         HC_MAIN_MASKED_IRQS     = (TRAN_LO_DONE | TRAN_HI_DONE |
206                                    PORTS_0_3_COAL_DONE | PORTS_4_7_COAL_DONE |
207                                    PORTS_0_7_COAL_DONE | GPIO_INT | TWSI_INT |
208                                    HC_MAIN_RSVD),
209         HC_MAIN_MASKED_IRQS_5   = (PORTS_0_3_COAL_DONE | PORTS_4_7_COAL_DONE |
210                                    HC_MAIN_RSVD_5),
211         HC_MAIN_MASKED_IRQS_SOC = (PORTS_0_3_COAL_DONE | HC_MAIN_RSVD_SOC),
212
213         /* SATAHC registers */
214         HC_CFG_OFS              = 0,
215
216         HC_IRQ_CAUSE_OFS        = 0x14,
217         DMA_IRQ                 = (1 << 0),     /* shift by port # */
218         HC_COAL_IRQ             = (1 << 4),     /* IRQ coalescing */
219         DEV_IRQ                 = (1 << 8),     /* shift by port # */
220
221         /* Shadow block registers */
222         SHD_BLK_OFS             = 0x100,
223         SHD_CTL_AST_OFS         = 0x20,         /* ofs from SHD_BLK_OFS */
224
225         /* SATA registers */
226         SATA_STATUS_OFS         = 0x300,  /* ctrl, err regs follow status */
227         SATA_ACTIVE_OFS         = 0x350,
228         SATA_FIS_IRQ_CAUSE_OFS  = 0x364,
229
230         LTMODE_OFS              = 0x30c,
231         LTMODE_BIT8             = (1 << 8),     /* unknown, but necessary */
232
233         PHY_MODE3               = 0x310,
234         PHY_MODE4               = 0x314,
235         PHY_MODE2               = 0x330,
236         SATA_IFCTL_OFS          = 0x344,
237         SATA_TESTCTL_OFS        = 0x348,
238         SATA_IFSTAT_OFS         = 0x34c,
239         VENDOR_UNIQUE_FIS_OFS   = 0x35c,
240
241         FISCFG_OFS              = 0x360,
242         FISCFG_WAIT_DEV_ERR     = (1 << 8),     /* wait for host on DevErr */
243         FISCFG_SINGLE_SYNC      = (1 << 16),    /* SYNC on DMA activation */
244
245         MV5_PHY_MODE            = 0x74,
246         MV5_LTMODE_OFS          = 0x30,
247         MV5_PHY_CTL_OFS         = 0x0C,
248         SATA_INTERFACE_CFG_OFS  = 0x050,
249
250         MV_M2_PREAMP_MASK       = 0x7e0,
251
252         /* Port registers */
253         EDMA_CFG_OFS            = 0,
254         EDMA_CFG_Q_DEPTH        = 0x1f,         /* max device queue depth */
255         EDMA_CFG_NCQ            = (1 << 5),     /* for R/W FPDMA queued */
256         EDMA_CFG_NCQ_GO_ON_ERR  = (1 << 14),    /* continue on error */
257         EDMA_CFG_RD_BRST_EXT    = (1 << 11),    /* read burst 512B */
258         EDMA_CFG_WR_BUFF_LEN    = (1 << 13),    /* write buffer 512B */
259         EDMA_CFG_EDMA_FBS       = (1 << 16),    /* EDMA FIS-Based Switching */
260         EDMA_CFG_FBS            = (1 << 26),    /* FIS-Based Switching */
261
262         EDMA_ERR_IRQ_CAUSE_OFS  = 0x8,
263         EDMA_ERR_IRQ_MASK_OFS   = 0xc,
264         EDMA_ERR_D_PAR          = (1 << 0),     /* UDMA data parity err */
265         EDMA_ERR_PRD_PAR        = (1 << 1),     /* UDMA PRD parity err */
266         EDMA_ERR_DEV            = (1 << 2),     /* device error */
267         EDMA_ERR_DEV_DCON       = (1 << 3),     /* device disconnect */
268         EDMA_ERR_DEV_CON        = (1 << 4),     /* device connected */
269         EDMA_ERR_SERR           = (1 << 5),     /* SError bits [WBDST] raised */
270         EDMA_ERR_SELF_DIS       = (1 << 7),     /* Gen II/IIE self-disable */
271         EDMA_ERR_SELF_DIS_5     = (1 << 8),     /* Gen I self-disable */
272         EDMA_ERR_BIST_ASYNC     = (1 << 8),     /* BIST FIS or Async Notify */
273         EDMA_ERR_TRANS_IRQ_7    = (1 << 8),     /* Gen IIE transprt layer irq */
274         EDMA_ERR_CRQB_PAR       = (1 << 9),     /* CRQB parity error */
275         EDMA_ERR_CRPB_PAR       = (1 << 10),    /* CRPB parity error */
276         EDMA_ERR_INTRL_PAR      = (1 << 11),    /* internal parity error */
277         EDMA_ERR_IORDY          = (1 << 12),    /* IORdy timeout */
278
279         EDMA_ERR_LNK_CTRL_RX    = (0xf << 13),  /* link ctrl rx error */
280         EDMA_ERR_LNK_CTRL_RX_0  = (1 << 13),    /* transient: CRC err */
281         EDMA_ERR_LNK_CTRL_RX_1  = (1 << 14),    /* transient: FIFO err */
282         EDMA_ERR_LNK_CTRL_RX_2  = (1 << 15),    /* fatal: caught SYNC */
283         EDMA_ERR_LNK_CTRL_RX_3  = (1 << 16),    /* transient: FIS rx err */
284
285         EDMA_ERR_LNK_DATA_RX    = (0xf << 17),  /* link data rx error */
286
287         EDMA_ERR_LNK_CTRL_TX    = (0x1f << 21), /* link ctrl tx error */
288         EDMA_ERR_LNK_CTRL_TX_0  = (1 << 21),    /* transient: CRC err */
289         EDMA_ERR_LNK_CTRL_TX_1  = (1 << 22),    /* transient: FIFO err */
290         EDMA_ERR_LNK_CTRL_TX_2  = (1 << 23),    /* transient: caught SYNC */
291         EDMA_ERR_LNK_CTRL_TX_3  = (1 << 24),    /* transient: caught DMAT */
292         EDMA_ERR_LNK_CTRL_TX_4  = (1 << 25),    /* transient: FIS collision */
293
294         EDMA_ERR_LNK_DATA_TX    = (0x1f << 26), /* link data tx error */
295
296         EDMA_ERR_TRANS_PROTO    = (1 << 31),    /* transport protocol error */
297         EDMA_ERR_OVERRUN_5      = (1 << 5),
298         EDMA_ERR_UNDERRUN_5     = (1 << 6),
299
300         EDMA_ERR_IRQ_TRANSIENT  = EDMA_ERR_LNK_CTRL_RX_0 |
301                                   EDMA_ERR_LNK_CTRL_RX_1 |
302                                   EDMA_ERR_LNK_CTRL_RX_3 |
303                                   EDMA_ERR_LNK_CTRL_TX,
304
305         EDMA_EH_FREEZE          = EDMA_ERR_D_PAR |
306                                   EDMA_ERR_PRD_PAR |
307                                   EDMA_ERR_DEV_DCON |
308                                   EDMA_ERR_DEV_CON |
309                                   EDMA_ERR_SERR |
310                                   EDMA_ERR_SELF_DIS |
311                                   EDMA_ERR_CRQB_PAR |
312                                   EDMA_ERR_CRPB_PAR |
313                                   EDMA_ERR_INTRL_PAR |
314                                   EDMA_ERR_IORDY |
315                                   EDMA_ERR_LNK_CTRL_RX_2 |
316                                   EDMA_ERR_LNK_DATA_RX |
317                                   EDMA_ERR_LNK_DATA_TX |
318                                   EDMA_ERR_TRANS_PROTO,
319
320         EDMA_EH_FREEZE_5        = EDMA_ERR_D_PAR |
321                                   EDMA_ERR_PRD_PAR |
322                                   EDMA_ERR_DEV_DCON |
323                                   EDMA_ERR_DEV_CON |
324                                   EDMA_ERR_OVERRUN_5 |
325                                   EDMA_ERR_UNDERRUN_5 |
326                                   EDMA_ERR_SELF_DIS_5 |
327                                   EDMA_ERR_CRQB_PAR |
328                                   EDMA_ERR_CRPB_PAR |
329                                   EDMA_ERR_INTRL_PAR |
330                                   EDMA_ERR_IORDY,
331
332         EDMA_REQ_Q_BASE_HI_OFS  = 0x10,
333         EDMA_REQ_Q_IN_PTR_OFS   = 0x14,         /* also contains BASE_LO */
334
335         EDMA_REQ_Q_OUT_PTR_OFS  = 0x18,
336         EDMA_REQ_Q_PTR_SHIFT    = 5,
337
338         EDMA_RSP_Q_BASE_HI_OFS  = 0x1c,
339         EDMA_RSP_Q_IN_PTR_OFS   = 0x20,
340         EDMA_RSP_Q_OUT_PTR_OFS  = 0x24,         /* also contains BASE_LO */
341         EDMA_RSP_Q_PTR_SHIFT    = 3,
342
343         EDMA_CMD_OFS            = 0x28,         /* EDMA command register */
344         EDMA_EN                 = (1 << 0),     /* enable EDMA */
345         EDMA_DS                 = (1 << 1),     /* disable EDMA; self-negated */
346         EDMA_RESET              = (1 << 2),     /* reset eng/trans/link/phy */
347
348         EDMA_STATUS_OFS         = 0x30,         /* EDMA engine status */
349         EDMA_STATUS_CACHE_EMPTY = (1 << 6),     /* GenIIe command cache empty */
350         EDMA_STATUS_IDLE        = (1 << 7),     /* GenIIe EDMA enabled/idle */
351
352         EDMA_IORDY_TMOUT_OFS    = 0x34,
353         EDMA_ARB_CFG_OFS        = 0x38,
354
355         EDMA_HALTCOND_OFS       = 0x60,         /* GenIIe halt conditions */
356
357         GEN_II_NCQ_MAX_SECTORS  = 256,          /* max sects/io on Gen2 w/NCQ */
358
359         /* Host private flags (hp_flags) */
360         MV_HP_FLAG_MSI          = (1 << 0),
361         MV_HP_ERRATA_50XXB0     = (1 << 1),
362         MV_HP_ERRATA_50XXB2     = (1 << 2),
363         MV_HP_ERRATA_60X1B2     = (1 << 3),
364         MV_HP_ERRATA_60X1C0     = (1 << 4),
365         MV_HP_ERRATA_XX42A0     = (1 << 5),
366         MV_HP_GEN_I             = (1 << 6),     /* Generation I: 50xx */
367         MV_HP_GEN_II            = (1 << 7),     /* Generation II: 60xx */
368         MV_HP_GEN_IIE           = (1 << 8),     /* Generation IIE: 6042/7042 */
369         MV_HP_PCIE              = (1 << 9),     /* PCIe bus/regs: 7042 */
370         MV_HP_CUT_THROUGH       = (1 << 10),    /* can use EDMA cut-through */
371
372         /* Port private flags (pp_flags) */
373         MV_PP_FLAG_EDMA_EN      = (1 << 0),     /* is EDMA engine enabled? */
374         MV_PP_FLAG_NCQ_EN       = (1 << 1),     /* is EDMA set up for NCQ? */
375         MV_PP_FLAG_FBS_EN       = (1 << 2),     /* is EDMA set up for FBS? */
376         MV_PP_FLAG_DELAYED_EH   = (1 << 3),     /* delayed dev err handling */
377 };
378
379 #define IS_GEN_I(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_I)
380 #define IS_GEN_II(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_II)
381 #define IS_GEN_IIE(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_IIE)
382 #define IS_PCIE(hpriv) ((hpriv)->hp_flags & MV_HP_PCIE)
383 #define HAS_PCI(host) (!((host)->ports[0]->flags & MV_FLAG_SOC))
384
385 #define WINDOW_CTRL(i)          (0x20030 + ((i) << 4))
386 #define WINDOW_BASE(i)          (0x20034 + ((i) << 4))
387
388 enum {
389         /* DMA boundary 0xffff is required by the s/g splitting
390          * we need on /length/ in mv_fill-sg().
391          */
392         MV_DMA_BOUNDARY         = 0xffffU,
393
394         /* mask of register bits containing lower 32 bits
395          * of EDMA request queue DMA address
396          */
397         EDMA_REQ_Q_BASE_LO_MASK = 0xfffffc00U,
398
399         /* ditto, for response queue */
400         EDMA_RSP_Q_BASE_LO_MASK = 0xffffff00U,
401 };
402
403 enum chip_type {
404         chip_504x,
405         chip_508x,
406         chip_5080,
407         chip_604x,
408         chip_608x,
409         chip_6042,
410         chip_7042,
411         chip_soc,
412 };
413
414 /* Command ReQuest Block: 32B */
415 struct mv_crqb {
416         __le32                  sg_addr;
417         __le32                  sg_addr_hi;
418         __le16                  ctrl_flags;
419         __le16                  ata_cmd[11];
420 };
421
422 struct mv_crqb_iie {
423         __le32                  addr;
424         __le32                  addr_hi;
425         __le32                  flags;
426         __le32                  len;
427         __le32                  ata_cmd[4];
428 };
429
430 /* Command ResPonse Block: 8B */
431 struct mv_crpb {
432         __le16                  id;
433         __le16                  flags;
434         __le32                  tmstmp;
435 };
436
437 /* EDMA Physical Region Descriptor (ePRD); A.K.A. SG */
438 struct mv_sg {
439         __le32                  addr;
440         __le32                  flags_size;
441         __le32                  addr_hi;
442         __le32                  reserved;
443 };
444
445 struct mv_port_priv {
446         struct mv_crqb          *crqb;
447         dma_addr_t              crqb_dma;
448         struct mv_crpb          *crpb;
449         dma_addr_t              crpb_dma;
450         struct mv_sg            *sg_tbl[MV_MAX_Q_DEPTH];
451         dma_addr_t              sg_tbl_dma[MV_MAX_Q_DEPTH];
452
453         unsigned int            req_idx;
454         unsigned int            resp_idx;
455
456         u32                     pp_flags;
457         unsigned int            delayed_eh_pmp_map;
458 };
459
460 struct mv_port_signal {
461         u32                     amps;
462         u32                     pre;
463 };
464
465 struct mv_host_priv {
466         u32                     hp_flags;
467         struct mv_port_signal   signal[8];
468         const struct mv_hw_ops  *ops;
469         int                     n_ports;
470         void __iomem            *base;
471         void __iomem            *main_irq_cause_addr;
472         void __iomem            *main_irq_mask_addr;
473         u32                     irq_cause_ofs;
474         u32                     irq_mask_ofs;
475         u32                     unmask_all_irqs;
476         /*
477          * These consistent DMA memory pools give us guaranteed
478          * alignment for hardware-accessed data structures,
479          * and less memory waste in accomplishing the alignment.
480          */
481         struct dma_pool         *crqb_pool;
482         struct dma_pool         *crpb_pool;
483         struct dma_pool         *sg_tbl_pool;
484 };
485
486 struct mv_hw_ops {
487         void (*phy_errata)(struct mv_host_priv *hpriv, void __iomem *mmio,
488                            unsigned int port);
489         void (*enable_leds)(struct mv_host_priv *hpriv, void __iomem *mmio);
490         void (*read_preamp)(struct mv_host_priv *hpriv, int idx,
491                            void __iomem *mmio);
492         int (*reset_hc)(struct mv_host_priv *hpriv, void __iomem *mmio,
493                         unsigned int n_hc);
494         void (*reset_flash)(struct mv_host_priv *hpriv, void __iomem *mmio);
495         void (*reset_bus)(struct ata_host *host, void __iomem *mmio);
496 };
497
498 static int mv_scr_read(struct ata_port *ap, unsigned int sc_reg_in, u32 *val);
499 static int mv_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val);
500 static int mv5_scr_read(struct ata_port *ap, unsigned int sc_reg_in, u32 *val);
501 static int mv5_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val);
502 static int mv_port_start(struct ata_port *ap);
503 static void mv_port_stop(struct ata_port *ap);
504 static int mv_qc_defer(struct ata_queued_cmd *qc);
505 static void mv_qc_prep(struct ata_queued_cmd *qc);
506 static void mv_qc_prep_iie(struct ata_queued_cmd *qc);
507 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc);
508 static int mv_hardreset(struct ata_link *link, unsigned int *class,
509                         unsigned long deadline);
510 static void mv_eh_freeze(struct ata_port *ap);
511 static void mv_eh_thaw(struct ata_port *ap);
512 static void mv6_dev_config(struct ata_device *dev);
513
514 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
515                            unsigned int port);
516 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
517 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
518                            void __iomem *mmio);
519 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
520                         unsigned int n_hc);
521 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
522 static void mv5_reset_bus(struct ata_host *host, void __iomem *mmio);
523
524 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
525                            unsigned int port);
526 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
527 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
528                            void __iomem *mmio);
529 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
530                         unsigned int n_hc);
531 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
532 static void mv_soc_enable_leds(struct mv_host_priv *hpriv,
533                                       void __iomem *mmio);
534 static void mv_soc_read_preamp(struct mv_host_priv *hpriv, int idx,
535                                       void __iomem *mmio);
536 static int mv_soc_reset_hc(struct mv_host_priv *hpriv,
537                                   void __iomem *mmio, unsigned int n_hc);
538 static void mv_soc_reset_flash(struct mv_host_priv *hpriv,
539                                       void __iomem *mmio);
540 static void mv_soc_reset_bus(struct ata_host *host, void __iomem *mmio);
541 static void mv_reset_pci_bus(struct ata_host *host, void __iomem *mmio);
542 static void mv_reset_channel(struct mv_host_priv *hpriv, void __iomem *mmio,
543                              unsigned int port_no);
544 static int mv_stop_edma(struct ata_port *ap);
545 static int mv_stop_edma_engine(void __iomem *port_mmio);
546 static void mv_edma_cfg(struct ata_port *ap, int want_ncq);
547
548 static void mv_pmp_select(struct ata_port *ap, int pmp);
549 static int mv_pmp_hardreset(struct ata_link *link, unsigned int *class,
550                                 unsigned long deadline);
551 static int  mv_softreset(struct ata_link *link, unsigned int *class,
552                                 unsigned long deadline);
553 static void mv_pmp_error_handler(struct ata_port *ap);
554 static void mv_process_crpb_entries(struct ata_port *ap,
555                                         struct mv_port_priv *pp);
556
557 /* .sg_tablesize is (MV_MAX_SG_CT / 2) in the structures below
558  * because we have to allow room for worst case splitting of
559  * PRDs for 64K boundaries in mv_fill_sg().
560  */
561 static struct scsi_host_template mv5_sht = {
562         ATA_BASE_SHT(DRV_NAME),
563         .sg_tablesize           = MV_MAX_SG_CT / 2,
564         .dma_boundary           = MV_DMA_BOUNDARY,
565 };
566
567 static struct scsi_host_template mv6_sht = {
568         ATA_NCQ_SHT(DRV_NAME),
569         .can_queue              = MV_MAX_Q_DEPTH - 1,
570         .sg_tablesize           = MV_MAX_SG_CT / 2,
571         .dma_boundary           = MV_DMA_BOUNDARY,
572 };
573
574 static struct ata_port_operations mv5_ops = {
575         .inherits               = &ata_sff_port_ops,
576
577         .qc_defer               = mv_qc_defer,
578         .qc_prep                = mv_qc_prep,
579         .qc_issue               = mv_qc_issue,
580
581         .freeze                 = mv_eh_freeze,
582         .thaw                   = mv_eh_thaw,
583         .hardreset              = mv_hardreset,
584         .error_handler          = ata_std_error_handler, /* avoid SFF EH */
585         .post_internal_cmd      = ATA_OP_NULL,
586
587         .scr_read               = mv5_scr_read,
588         .scr_write              = mv5_scr_write,
589
590         .port_start             = mv_port_start,
591         .port_stop              = mv_port_stop,
592 };
593
594 static struct ata_port_operations mv6_ops = {
595         .inherits               = &mv5_ops,
596         .dev_config             = mv6_dev_config,
597         .scr_read               = mv_scr_read,
598         .scr_write              = mv_scr_write,
599
600         .pmp_hardreset          = mv_pmp_hardreset,
601         .pmp_softreset          = mv_softreset,
602         .softreset              = mv_softreset,
603         .error_handler          = mv_pmp_error_handler,
604 };
605
606 static struct ata_port_operations mv_iie_ops = {
607         .inherits               = &mv6_ops,
608         .dev_config             = ATA_OP_NULL,
609         .qc_prep                = mv_qc_prep_iie,
610 };
611
612 static const struct ata_port_info mv_port_info[] = {
613         {  /* chip_504x */
614                 .flags          = MV_COMMON_FLAGS,
615                 .pio_mask       = 0x1f, /* pio0-4 */
616                 .udma_mask      = ATA_UDMA6,
617                 .port_ops       = &mv5_ops,
618         },
619         {  /* chip_508x */
620                 .flags          = MV_COMMON_FLAGS | MV_FLAG_DUAL_HC,
621                 .pio_mask       = 0x1f, /* pio0-4 */
622                 .udma_mask      = ATA_UDMA6,
623                 .port_ops       = &mv5_ops,
624         },
625         {  /* chip_5080 */
626                 .flags          = MV_COMMON_FLAGS | MV_FLAG_DUAL_HC,
627                 .pio_mask       = 0x1f, /* pio0-4 */
628                 .udma_mask      = ATA_UDMA6,
629                 .port_ops       = &mv5_ops,
630         },
631         {  /* chip_604x */
632                 .flags          = MV_COMMON_FLAGS | MV_6XXX_FLAGS |
633                                   ATA_FLAG_PMP | ATA_FLAG_ACPI_SATA |
634                                   ATA_FLAG_NCQ,
635                 .pio_mask       = 0x1f, /* pio0-4 */
636                 .udma_mask      = ATA_UDMA6,
637                 .port_ops       = &mv6_ops,
638         },
639         {  /* chip_608x */
640                 .flags          = MV_COMMON_FLAGS | MV_6XXX_FLAGS |
641                                   ATA_FLAG_PMP | ATA_FLAG_ACPI_SATA |
642                                   ATA_FLAG_NCQ | MV_FLAG_DUAL_HC,
643                 .pio_mask       = 0x1f, /* pio0-4 */
644                 .udma_mask      = ATA_UDMA6,
645                 .port_ops       = &mv6_ops,
646         },
647         {  /* chip_6042 */
648                 .flags          = MV_GENIIE_FLAGS,
649                 .pio_mask       = 0x1f, /* pio0-4 */
650                 .udma_mask      = ATA_UDMA6,
651                 .port_ops       = &mv_iie_ops,
652         },
653         {  /* chip_7042 */
654                 .flags          = MV_GENIIE_FLAGS,
655                 .pio_mask       = 0x1f, /* pio0-4 */
656                 .udma_mask      = ATA_UDMA6,
657                 .port_ops       = &mv_iie_ops,
658         },
659         {  /* chip_soc */
660                 .flags          = MV_GENIIE_FLAGS | MV_FLAG_SOC,
661                 .pio_mask       = 0x1f, /* pio0-4 */
662                 .udma_mask      = ATA_UDMA6,
663                 .port_ops       = &mv_iie_ops,
664         },
665 };
666
667 static const struct pci_device_id mv_pci_tbl[] = {
668         { PCI_VDEVICE(MARVELL, 0x5040), chip_504x },
669         { PCI_VDEVICE(MARVELL, 0x5041), chip_504x },
670         { PCI_VDEVICE(MARVELL, 0x5080), chip_5080 },
671         { PCI_VDEVICE(MARVELL, 0x5081), chip_508x },
672         /* RocketRAID 1740/174x have different identifiers */
673         { PCI_VDEVICE(TTI, 0x1740), chip_508x },
674         { PCI_VDEVICE(TTI, 0x1742), chip_508x },
675
676         { PCI_VDEVICE(MARVELL, 0x6040), chip_604x },
677         { PCI_VDEVICE(MARVELL, 0x6041), chip_604x },
678         { PCI_VDEVICE(MARVELL, 0x6042), chip_6042 },
679         { PCI_VDEVICE(MARVELL, 0x6080), chip_608x },
680         { PCI_VDEVICE(MARVELL, 0x6081), chip_608x },
681
682         { PCI_VDEVICE(ADAPTEC2, 0x0241), chip_604x },
683
684         /* Adaptec 1430SA */
685         { PCI_VDEVICE(ADAPTEC2, 0x0243), chip_7042 },
686
687         /* Marvell 7042 support */
688         { PCI_VDEVICE(MARVELL, 0x7042), chip_7042 },
689
690         /* Highpoint RocketRAID PCIe series */
691         { PCI_VDEVICE(TTI, 0x2300), chip_7042 },
692         { PCI_VDEVICE(TTI, 0x2310), chip_7042 },
693
694         { }                     /* terminate list */
695 };
696
697 static const struct mv_hw_ops mv5xxx_ops = {
698         .phy_errata             = mv5_phy_errata,
699         .enable_leds            = mv5_enable_leds,
700         .read_preamp            = mv5_read_preamp,
701         .reset_hc               = mv5_reset_hc,
702         .reset_flash            = mv5_reset_flash,
703         .reset_bus              = mv5_reset_bus,
704 };
705
706 static const struct mv_hw_ops mv6xxx_ops = {
707         .phy_errata             = mv6_phy_errata,
708         .enable_leds            = mv6_enable_leds,
709         .read_preamp            = mv6_read_preamp,
710         .reset_hc               = mv6_reset_hc,
711         .reset_flash            = mv6_reset_flash,
712         .reset_bus              = mv_reset_pci_bus,
713 };
714
715 static const struct mv_hw_ops mv_soc_ops = {
716         .phy_errata             = mv6_phy_errata,
717         .enable_leds            = mv_soc_enable_leds,
718         .read_preamp            = mv_soc_read_preamp,
719         .reset_hc               = mv_soc_reset_hc,
720         .reset_flash            = mv_soc_reset_flash,
721         .reset_bus              = mv_soc_reset_bus,
722 };
723
724 /*
725  * Functions
726  */
727
728 static inline void writelfl(unsigned long data, void __iomem *addr)
729 {
730         writel(data, addr);
731         (void) readl(addr);     /* flush to avoid PCI posted write */
732 }
733
734 static inline unsigned int mv_hc_from_port(unsigned int port)
735 {
736         return port >> MV_PORT_HC_SHIFT;
737 }
738
739 static inline unsigned int mv_hardport_from_port(unsigned int port)
740 {
741         return port & MV_PORT_MASK;
742 }
743
744 /*
745  * Consolidate some rather tricky bit shift calculations.
746  * This is hot-path stuff, so not a function.
747  * Simple code, with two return values, so macro rather than inline.
748  *
749  * port is the sole input, in range 0..7.
750  * shift is one output, for use with main_irq_cause / main_irq_mask registers.
751  * hardport is the other output, in range 0..3.
752  *
753  * Note that port and hardport may be the same variable in some cases.
754  */
755 #define MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport)    \
756 {                                                               \
757         shift    = mv_hc_from_port(port) * HC_SHIFT;            \
758         hardport = mv_hardport_from_port(port);                 \
759         shift   += hardport * 2;                                \
760 }
761
762 static inline void __iomem *mv_hc_base(void __iomem *base, unsigned int hc)
763 {
764         return (base + MV_SATAHC0_REG_BASE + (hc * MV_SATAHC_REG_SZ));
765 }
766
767 static inline void __iomem *mv_hc_base_from_port(void __iomem *base,
768                                                  unsigned int port)
769 {
770         return mv_hc_base(base, mv_hc_from_port(port));
771 }
772
773 static inline void __iomem *mv_port_base(void __iomem *base, unsigned int port)
774 {
775         return  mv_hc_base_from_port(base, port) +
776                 MV_SATAHC_ARBTR_REG_SZ +
777                 (mv_hardport_from_port(port) * MV_PORT_REG_SZ);
778 }
779
780 static void __iomem *mv5_phy_base(void __iomem *mmio, unsigned int port)
781 {
782         void __iomem *hc_mmio = mv_hc_base_from_port(mmio, port);
783         unsigned long ofs = (mv_hardport_from_port(port) + 1) * 0x100UL;
784
785         return hc_mmio + ofs;
786 }
787
788 static inline void __iomem *mv_host_base(struct ata_host *host)
789 {
790         struct mv_host_priv *hpriv = host->private_data;
791         return hpriv->base;
792 }
793
794 static inline void __iomem *mv_ap_base(struct ata_port *ap)
795 {
796         return mv_port_base(mv_host_base(ap->host), ap->port_no);
797 }
798
799 static inline int mv_get_hc_count(unsigned long port_flags)
800 {
801         return ((port_flags & MV_FLAG_DUAL_HC) ? 2 : 1);
802 }
803
804 static void mv_set_edma_ptrs(void __iomem *port_mmio,
805                              struct mv_host_priv *hpriv,
806                              struct mv_port_priv *pp)
807 {
808         u32 index;
809
810         /*
811          * initialize request queue
812          */
813         pp->req_idx &= MV_MAX_Q_DEPTH_MASK;     /* paranoia */
814         index = pp->req_idx << EDMA_REQ_Q_PTR_SHIFT;
815
816         WARN_ON(pp->crqb_dma & 0x3ff);
817         writel((pp->crqb_dma >> 16) >> 16, port_mmio + EDMA_REQ_Q_BASE_HI_OFS);
818         writelfl((pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK) | index,
819                  port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
820
821         if (hpriv->hp_flags & MV_HP_ERRATA_XX42A0)
822                 writelfl((pp->crqb_dma & 0xffffffff) | index,
823                          port_mmio + EDMA_REQ_Q_OUT_PTR_OFS);
824         else
825                 writelfl(index, port_mmio + EDMA_REQ_Q_OUT_PTR_OFS);
826
827         /*
828          * initialize response queue
829          */
830         pp->resp_idx &= MV_MAX_Q_DEPTH_MASK;    /* paranoia */
831         index = pp->resp_idx << EDMA_RSP_Q_PTR_SHIFT;
832
833         WARN_ON(pp->crpb_dma & 0xff);
834         writel((pp->crpb_dma >> 16) >> 16, port_mmio + EDMA_RSP_Q_BASE_HI_OFS);
835
836         if (hpriv->hp_flags & MV_HP_ERRATA_XX42A0)
837                 writelfl((pp->crpb_dma & 0xffffffff) | index,
838                          port_mmio + EDMA_RSP_Q_IN_PTR_OFS);
839         else
840                 writelfl(index, port_mmio + EDMA_RSP_Q_IN_PTR_OFS);
841
842         writelfl((pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK) | index,
843                  port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
844 }
845
846 /**
847  *      mv_start_dma - Enable eDMA engine
848  *      @base: port base address
849  *      @pp: port private data
850  *
851  *      Verify the local cache of the eDMA state is accurate with a
852  *      WARN_ON.
853  *
854  *      LOCKING:
855  *      Inherited from caller.
856  */
857 static void mv_start_dma(struct ata_port *ap, void __iomem *port_mmio,
858                          struct mv_port_priv *pp, u8 protocol)
859 {
860         int want_ncq = (protocol == ATA_PROT_NCQ);
861
862         if (pp->pp_flags & MV_PP_FLAG_EDMA_EN) {
863                 int using_ncq = ((pp->pp_flags & MV_PP_FLAG_NCQ_EN) != 0);
864                 if (want_ncq != using_ncq)
865                         mv_stop_edma(ap);
866         }
867         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN)) {
868                 struct mv_host_priv *hpriv = ap->host->private_data;
869                 int hardport = mv_hardport_from_port(ap->port_no);
870                 void __iomem *hc_mmio = mv_hc_base_from_port(
871                                         mv_host_base(ap->host), hardport);
872                 u32 hc_irq_cause, ipending;
873
874                 /* clear EDMA event indicators, if any */
875                 writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
876
877                 /* clear EDMA interrupt indicator, if any */
878                 hc_irq_cause = readl(hc_mmio + HC_IRQ_CAUSE_OFS);
879                 ipending = (DEV_IRQ | DMA_IRQ) << hardport;
880                 if (hc_irq_cause & ipending) {
881                         writelfl(hc_irq_cause & ~ipending,
882                                  hc_mmio + HC_IRQ_CAUSE_OFS);
883                 }
884
885                 mv_edma_cfg(ap, want_ncq);
886
887                 /* clear FIS IRQ Cause */
888                 if (IS_GEN_IIE(hpriv))
889                         writelfl(0, port_mmio + SATA_FIS_IRQ_CAUSE_OFS);
890
891                 mv_set_edma_ptrs(port_mmio, hpriv, pp);
892
893                 writelfl(EDMA_EN, port_mmio + EDMA_CMD_OFS);
894                 pp->pp_flags |= MV_PP_FLAG_EDMA_EN;
895         }
896 }
897
898 static void mv_wait_for_edma_empty_idle(struct ata_port *ap)
899 {
900         void __iomem *port_mmio = mv_ap_base(ap);
901         const u32 empty_idle = (EDMA_STATUS_CACHE_EMPTY | EDMA_STATUS_IDLE);
902         const int per_loop = 5, timeout = (15 * 1000 / per_loop);
903         int i;
904
905         /*
906          * Wait for the EDMA engine to finish transactions in progress.
907          * No idea what a good "timeout" value might be, but measurements
908          * indicate that it often requires hundreds of microseconds
909          * with two drives in-use.  So we use the 15msec value above
910          * as a rough guess at what even more drives might require.
911          */
912         for (i = 0; i < timeout; ++i) {
913                 u32 edma_stat = readl(port_mmio + EDMA_STATUS_OFS);
914                 if ((edma_stat & empty_idle) == empty_idle)
915                         break;
916                 udelay(per_loop);
917         }
918         /* ata_port_printk(ap, KERN_INFO, "%s: %u+ usecs\n", __func__, i); */
919 }
920
921 /**
922  *      mv_stop_edma_engine - Disable eDMA engine
923  *      @port_mmio: io base address
924  *
925  *      LOCKING:
926  *      Inherited from caller.
927  */
928 static int mv_stop_edma_engine(void __iomem *port_mmio)
929 {
930         int i;
931
932         /* Disable eDMA.  The disable bit auto clears. */
933         writelfl(EDMA_DS, port_mmio + EDMA_CMD_OFS);
934
935         /* Wait for the chip to confirm eDMA is off. */
936         for (i = 10000; i > 0; i--) {
937                 u32 reg = readl(port_mmio + EDMA_CMD_OFS);
938                 if (!(reg & EDMA_EN))
939                         return 0;
940                 udelay(10);
941         }
942         return -EIO;
943 }
944
945 static int mv_stop_edma(struct ata_port *ap)
946 {
947         void __iomem *port_mmio = mv_ap_base(ap);
948         struct mv_port_priv *pp = ap->private_data;
949
950         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN))
951                 return 0;
952         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
953         mv_wait_for_edma_empty_idle(ap);
954         if (mv_stop_edma_engine(port_mmio)) {
955                 ata_port_printk(ap, KERN_ERR, "Unable to stop eDMA\n");
956                 return -EIO;
957         }
958         return 0;
959 }
960
961 #ifdef ATA_DEBUG
962 static void mv_dump_mem(void __iomem *start, unsigned bytes)
963 {
964         int b, w;
965         for (b = 0; b < bytes; ) {
966                 DPRINTK("%p: ", start + b);
967                 for (w = 0; b < bytes && w < 4; w++) {
968                         printk("%08x ", readl(start + b));
969                         b += sizeof(u32);
970                 }
971                 printk("\n");
972         }
973 }
974 #endif
975
976 static void mv_dump_pci_cfg(struct pci_dev *pdev, unsigned bytes)
977 {
978 #ifdef ATA_DEBUG
979         int b, w;
980         u32 dw;
981         for (b = 0; b < bytes; ) {
982                 DPRINTK("%02x: ", b);
983                 for (w = 0; b < bytes && w < 4; w++) {
984                         (void) pci_read_config_dword(pdev, b, &dw);
985                         printk("%08x ", dw);
986                         b += sizeof(u32);
987                 }
988                 printk("\n");
989         }
990 #endif
991 }
992 static void mv_dump_all_regs(void __iomem *mmio_base, int port,
993                              struct pci_dev *pdev)
994 {
995 #ifdef ATA_DEBUG
996         void __iomem *hc_base = mv_hc_base(mmio_base,
997                                            port >> MV_PORT_HC_SHIFT);
998         void __iomem *port_base;
999         int start_port, num_ports, p, start_hc, num_hcs, hc;
1000
1001         if (0 > port) {
1002                 start_hc = start_port = 0;
1003                 num_ports = 8;          /* shld be benign for 4 port devs */
1004                 num_hcs = 2;
1005         } else {
1006                 start_hc = port >> MV_PORT_HC_SHIFT;
1007                 start_port = port;
1008                 num_ports = num_hcs = 1;
1009         }
1010         DPRINTK("All registers for port(s) %u-%u:\n", start_port,
1011                 num_ports > 1 ? num_ports - 1 : start_port);
1012
1013         if (NULL != pdev) {
1014                 DPRINTK("PCI config space regs:\n");
1015                 mv_dump_pci_cfg(pdev, 0x68);
1016         }
1017         DPRINTK("PCI regs:\n");
1018         mv_dump_mem(mmio_base+0xc00, 0x3c);
1019         mv_dump_mem(mmio_base+0xd00, 0x34);
1020         mv_dump_mem(mmio_base+0xf00, 0x4);
1021         mv_dump_mem(mmio_base+0x1d00, 0x6c);
1022         for (hc = start_hc; hc < start_hc + num_hcs; hc++) {
1023                 hc_base = mv_hc_base(mmio_base, hc);
1024                 DPRINTK("HC regs (HC %i):\n", hc);
1025                 mv_dump_mem(hc_base, 0x1c);
1026         }
1027         for (p = start_port; p < start_port + num_ports; p++) {
1028                 port_base = mv_port_base(mmio_base, p);
1029                 DPRINTK("EDMA regs (port %i):\n", p);
1030                 mv_dump_mem(port_base, 0x54);
1031                 DPRINTK("SATA regs (port %i):\n", p);
1032                 mv_dump_mem(port_base+0x300, 0x60);
1033         }
1034 #endif
1035 }
1036
1037 static unsigned int mv_scr_offset(unsigned int sc_reg_in)
1038 {
1039         unsigned int ofs;
1040
1041         switch (sc_reg_in) {
1042         case SCR_STATUS:
1043         case SCR_CONTROL:
1044         case SCR_ERROR:
1045                 ofs = SATA_STATUS_OFS + (sc_reg_in * sizeof(u32));
1046                 break;
1047         case SCR_ACTIVE:
1048                 ofs = SATA_ACTIVE_OFS;   /* active is not with the others */
1049                 break;
1050         default:
1051                 ofs = 0xffffffffU;
1052                 break;
1053         }
1054         return ofs;
1055 }
1056
1057 static int mv_scr_read(struct ata_port *ap, unsigned int sc_reg_in, u32 *val)
1058 {
1059         unsigned int ofs = mv_scr_offset(sc_reg_in);
1060
1061         if (ofs != 0xffffffffU) {
1062                 *val = readl(mv_ap_base(ap) + ofs);
1063                 return 0;
1064         } else
1065                 return -EINVAL;
1066 }
1067
1068 static int mv_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val)
1069 {
1070         unsigned int ofs = mv_scr_offset(sc_reg_in);
1071
1072         if (ofs != 0xffffffffU) {
1073                 writelfl(val, mv_ap_base(ap) + ofs);
1074                 return 0;
1075         } else
1076                 return -EINVAL;
1077 }
1078
1079 static void mv6_dev_config(struct ata_device *adev)
1080 {
1081         /*
1082          * Deal with Gen-II ("mv6") hardware quirks/restrictions:
1083          *
1084          * Gen-II does not support NCQ over a port multiplier
1085          *  (no FIS-based switching).
1086          *
1087          * We don't have hob_nsect when doing NCQ commands on Gen-II.
1088          * See mv_qc_prep() for more info.
1089          */
1090         if (adev->flags & ATA_DFLAG_NCQ) {
1091                 if (sata_pmp_attached(adev->link->ap)) {
1092                         adev->flags &= ~ATA_DFLAG_NCQ;
1093                         ata_dev_printk(adev, KERN_INFO,
1094                                 "NCQ disabled for command-based switching\n");
1095                 } else if (adev->max_sectors > GEN_II_NCQ_MAX_SECTORS) {
1096                         adev->max_sectors = GEN_II_NCQ_MAX_SECTORS;
1097                         ata_dev_printk(adev, KERN_INFO,
1098                                 "max_sectors limited to %u for NCQ\n",
1099                                 adev->max_sectors);
1100                 }
1101         }
1102 }
1103
1104 static int mv_qc_defer(struct ata_queued_cmd *qc)
1105 {
1106         struct ata_link *link = qc->dev->link;
1107         struct ata_port *ap = link->ap;
1108         struct mv_port_priv *pp = ap->private_data;
1109
1110         /*
1111          * Don't allow new commands if we're in a delayed EH state
1112          * for NCQ and/or FIS-based switching.
1113          */
1114         if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH)
1115                 return ATA_DEFER_PORT;
1116         /*
1117          * If the port is completely idle, then allow the new qc.
1118          */
1119         if (ap->nr_active_links == 0)
1120                 return 0;
1121
1122         if (pp->pp_flags & MV_PP_FLAG_EDMA_EN) {
1123                 /*
1124                  * The port is operating in host queuing mode (EDMA).
1125                  * It can accomodate a new qc if the qc protocol
1126                  * is compatible with the current host queue mode.
1127                  */
1128                 if (pp->pp_flags & MV_PP_FLAG_NCQ_EN) {
1129                         /*
1130                          * The host queue (EDMA) is in NCQ mode.
1131                          * If the new qc is also an NCQ command,
1132                          * then allow the new qc.
1133                          */
1134                         if (qc->tf.protocol == ATA_PROT_NCQ)
1135                                 return 0;
1136                 } else {
1137                         /*
1138                          * The host queue (EDMA) is in non-NCQ, DMA mode.
1139                          * If the new qc is also a non-NCQ, DMA command,
1140                          * then allow the new qc.
1141                          */
1142                         if (qc->tf.protocol == ATA_PROT_DMA)
1143                                 return 0;
1144                 }
1145         }
1146         return ATA_DEFER_PORT;
1147 }
1148
1149 static void mv_config_fbs(void __iomem *port_mmio, int want_ncq, int want_fbs)
1150 {
1151         u32 new_fiscfg, old_fiscfg;
1152         u32 new_ltmode, old_ltmode;
1153         u32 new_haltcond, old_haltcond;
1154
1155         old_fiscfg   = readl(port_mmio + FISCFG_OFS);
1156         old_ltmode   = readl(port_mmio + LTMODE_OFS);
1157         old_haltcond = readl(port_mmio + EDMA_HALTCOND_OFS);
1158
1159         new_fiscfg   = old_fiscfg & ~(FISCFG_SINGLE_SYNC | FISCFG_WAIT_DEV_ERR);
1160         new_ltmode   = old_ltmode & ~LTMODE_BIT8;
1161         new_haltcond = old_haltcond | EDMA_ERR_DEV;
1162
1163         if (want_fbs) {
1164                 new_fiscfg = old_fiscfg | FISCFG_SINGLE_SYNC;
1165                 new_ltmode = old_ltmode | LTMODE_BIT8;
1166                 if (want_ncq)
1167                         new_haltcond &= ~EDMA_ERR_DEV;
1168                 else
1169                         new_fiscfg |=  FISCFG_WAIT_DEV_ERR;
1170         }
1171
1172         if (new_fiscfg != old_fiscfg)
1173                 writelfl(new_fiscfg, port_mmio + FISCFG_OFS);
1174         if (new_ltmode != old_ltmode)
1175                 writelfl(new_ltmode, port_mmio + LTMODE_OFS);
1176         if (new_haltcond != old_haltcond)
1177                 writelfl(new_haltcond, port_mmio + EDMA_HALTCOND_OFS);
1178 }
1179
1180 static void mv_60x1_errata_sata25(struct ata_port *ap, int want_ncq)
1181 {
1182         struct mv_host_priv *hpriv = ap->host->private_data;
1183         u32 old, new;
1184
1185         /* workaround for 88SX60x1 FEr SATA#25 (part 1) */
1186         old = readl(hpriv->base + MV_GPIO_PORT_CTL_OFS);
1187         if (want_ncq)
1188                 new = old | (1 << 22);
1189         else
1190                 new = old & ~(1 << 22);
1191         if (new != old)
1192                 writel(new, hpriv->base + MV_GPIO_PORT_CTL_OFS);
1193 }
1194
1195 static void mv_edma_cfg(struct ata_port *ap, int want_ncq)
1196 {
1197         u32 cfg;
1198         struct mv_port_priv *pp    = ap->private_data;
1199         struct mv_host_priv *hpriv = ap->host->private_data;
1200         void __iomem *port_mmio    = mv_ap_base(ap);
1201
1202         /* set up non-NCQ EDMA configuration */
1203         cfg = EDMA_CFG_Q_DEPTH;         /* always 0x1f for *all* chips */
1204         pp->pp_flags &= ~MV_PP_FLAG_FBS_EN;
1205
1206         if (IS_GEN_I(hpriv))
1207                 cfg |= (1 << 8);        /* enab config burst size mask */
1208
1209         else if (IS_GEN_II(hpriv)) {
1210                 cfg |= EDMA_CFG_RD_BRST_EXT | EDMA_CFG_WR_BUFF_LEN;
1211                 mv_60x1_errata_sata25(ap, want_ncq);
1212
1213         } else if (IS_GEN_IIE(hpriv)) {
1214                 int want_fbs = sata_pmp_attached(ap);
1215                 /*
1216                  * Possible future enhancement:
1217                  *
1218                  * The chip can use FBS with non-NCQ, if we allow it,
1219                  * But first we need to have the error handling in place
1220                  * for this mode (datasheet section 7.3.15.4.2.3).
1221                  * So disallow non-NCQ FBS for now.
1222                  */
1223                 want_fbs &= want_ncq;
1224
1225                 mv_config_fbs(port_mmio, want_ncq, want_fbs);
1226
1227                 if (want_fbs) {
1228                         pp->pp_flags |= MV_PP_FLAG_FBS_EN;
1229                         cfg |= EDMA_CFG_EDMA_FBS; /* FIS-based switching */
1230                 }
1231
1232                 cfg |= (1 << 23);       /* do not mask PM field in rx'd FIS */
1233                 cfg |= (1 << 22);       /* enab 4-entry host queue cache */
1234                 if (HAS_PCI(ap->host))
1235                         cfg |= (1 << 18);       /* enab early completion */
1236                 if (hpriv->hp_flags & MV_HP_CUT_THROUGH)
1237                         cfg |= (1 << 17); /* enab cut-thru (dis stor&forwrd) */
1238         }
1239
1240         if (want_ncq) {
1241                 cfg |= EDMA_CFG_NCQ;
1242                 pp->pp_flags |=  MV_PP_FLAG_NCQ_EN;
1243         } else
1244                 pp->pp_flags &= ~MV_PP_FLAG_NCQ_EN;
1245
1246         writelfl(cfg, port_mmio + EDMA_CFG_OFS);
1247 }
1248
1249 static void mv_port_free_dma_mem(struct ata_port *ap)
1250 {
1251         struct mv_host_priv *hpriv = ap->host->private_data;
1252         struct mv_port_priv *pp = ap->private_data;
1253         int tag;
1254
1255         if (pp->crqb) {
1256                 dma_pool_free(hpriv->crqb_pool, pp->crqb, pp->crqb_dma);
1257                 pp->crqb = NULL;
1258         }
1259         if (pp->crpb) {
1260                 dma_pool_free(hpriv->crpb_pool, pp->crpb, pp->crpb_dma);
1261                 pp->crpb = NULL;
1262         }
1263         /*
1264          * For GEN_I, there's no NCQ, so we have only a single sg_tbl.
1265          * For later hardware, we have one unique sg_tbl per NCQ tag.
1266          */
1267         for (tag = 0; tag < MV_MAX_Q_DEPTH; ++tag) {
1268                 if (pp->sg_tbl[tag]) {
1269                         if (tag == 0 || !IS_GEN_I(hpriv))
1270                                 dma_pool_free(hpriv->sg_tbl_pool,
1271                                               pp->sg_tbl[tag],
1272                                               pp->sg_tbl_dma[tag]);
1273                         pp->sg_tbl[tag] = NULL;
1274                 }
1275         }
1276 }
1277
1278 /**
1279  *      mv_port_start - Port specific init/start routine.
1280  *      @ap: ATA channel to manipulate
1281  *
1282  *      Allocate and point to DMA memory, init port private memory,
1283  *      zero indices.
1284  *
1285  *      LOCKING:
1286  *      Inherited from caller.
1287  */
1288 static int mv_port_start(struct ata_port *ap)
1289 {
1290         struct device *dev = ap->host->dev;
1291         struct mv_host_priv *hpriv = ap->host->private_data;
1292         struct mv_port_priv *pp;
1293         int tag;
1294
1295         pp = devm_kzalloc(dev, sizeof(*pp), GFP_KERNEL);
1296         if (!pp)
1297                 return -ENOMEM;
1298         ap->private_data = pp;
1299
1300         pp->crqb = dma_pool_alloc(hpriv->crqb_pool, GFP_KERNEL, &pp->crqb_dma);
1301         if (!pp->crqb)
1302                 return -ENOMEM;
1303         memset(pp->crqb, 0, MV_CRQB_Q_SZ);
1304
1305         pp->crpb = dma_pool_alloc(hpriv->crpb_pool, GFP_KERNEL, &pp->crpb_dma);
1306         if (!pp->crpb)
1307                 goto out_port_free_dma_mem;
1308         memset(pp->crpb, 0, MV_CRPB_Q_SZ);
1309
1310         /*
1311          * For GEN_I, there's no NCQ, so we only allocate a single sg_tbl.
1312          * For later hardware, we need one unique sg_tbl per NCQ tag.
1313          */
1314         for (tag = 0; tag < MV_MAX_Q_DEPTH; ++tag) {
1315                 if (tag == 0 || !IS_GEN_I(hpriv)) {
1316                         pp->sg_tbl[tag] = dma_pool_alloc(hpriv->sg_tbl_pool,
1317                                               GFP_KERNEL, &pp->sg_tbl_dma[tag]);
1318                         if (!pp->sg_tbl[tag])
1319                                 goto out_port_free_dma_mem;
1320                 } else {
1321                         pp->sg_tbl[tag]     = pp->sg_tbl[0];
1322                         pp->sg_tbl_dma[tag] = pp->sg_tbl_dma[0];
1323                 }
1324         }
1325         return 0;
1326
1327 out_port_free_dma_mem:
1328         mv_port_free_dma_mem(ap);
1329         return -ENOMEM;
1330 }
1331
1332 /**
1333  *      mv_port_stop - Port specific cleanup/stop routine.
1334  *      @ap: ATA channel to manipulate
1335  *
1336  *      Stop DMA, cleanup port memory.
1337  *
1338  *      LOCKING:
1339  *      This routine uses the host lock to protect the DMA stop.
1340  */
1341 static void mv_port_stop(struct ata_port *ap)
1342 {
1343         mv_stop_edma(ap);
1344         mv_port_free_dma_mem(ap);
1345 }
1346
1347 /**
1348  *      mv_fill_sg - Fill out the Marvell ePRD (scatter gather) entries
1349  *      @qc: queued command whose SG list to source from
1350  *
1351  *      Populate the SG list and mark the last entry.
1352  *
1353  *      LOCKING:
1354  *      Inherited from caller.
1355  */
1356 static void mv_fill_sg(struct ata_queued_cmd *qc)
1357 {
1358         struct mv_port_priv *pp = qc->ap->private_data;
1359         struct scatterlist *sg;
1360         struct mv_sg *mv_sg, *last_sg = NULL;
1361         unsigned int si;
1362
1363         mv_sg = pp->sg_tbl[qc->tag];
1364         for_each_sg(qc->sg, sg, qc->n_elem, si) {
1365                 dma_addr_t addr = sg_dma_address(sg);
1366                 u32 sg_len = sg_dma_len(sg);
1367
1368                 while (sg_len) {
1369                         u32 offset = addr & 0xffff;
1370                         u32 len = sg_len;
1371
1372                         if ((offset + sg_len > 0x10000))
1373                                 len = 0x10000 - offset;
1374
1375                         mv_sg->addr = cpu_to_le32(addr & 0xffffffff);
1376                         mv_sg->addr_hi = cpu_to_le32((addr >> 16) >> 16);
1377                         mv_sg->flags_size = cpu_to_le32(len & 0xffff);
1378
1379                         sg_len -= len;
1380                         addr += len;
1381
1382                         last_sg = mv_sg;
1383                         mv_sg++;
1384                 }
1385         }
1386
1387         if (likely(last_sg))
1388                 last_sg->flags_size |= cpu_to_le32(EPRD_FLAG_END_OF_TBL);
1389 }
1390
1391 static void mv_crqb_pack_cmd(__le16 *cmdw, u8 data, u8 addr, unsigned last)
1392 {
1393         u16 tmp = data | (addr << CRQB_CMD_ADDR_SHIFT) | CRQB_CMD_CS |
1394                 (last ? CRQB_CMD_LAST : 0);
1395         *cmdw = cpu_to_le16(tmp);
1396 }
1397
1398 /**
1399  *      mv_qc_prep - Host specific command preparation.
1400  *      @qc: queued command to prepare
1401  *
1402  *      This routine simply redirects to the general purpose routine
1403  *      if command is not DMA.  Else, it handles prep of the CRQB
1404  *      (command request block), does some sanity checking, and calls
1405  *      the SG load routine.
1406  *
1407  *      LOCKING:
1408  *      Inherited from caller.
1409  */
1410 static void mv_qc_prep(struct ata_queued_cmd *qc)
1411 {
1412         struct ata_port *ap = qc->ap;
1413         struct mv_port_priv *pp = ap->private_data;
1414         __le16 *cw;
1415         struct ata_taskfile *tf;
1416         u16 flags = 0;
1417         unsigned in_index;
1418
1419         if ((qc->tf.protocol != ATA_PROT_DMA) &&
1420             (qc->tf.protocol != ATA_PROT_NCQ))
1421                 return;
1422
1423         /* Fill in command request block
1424          */
1425         if (!(qc->tf.flags & ATA_TFLAG_WRITE))
1426                 flags |= CRQB_FLAG_READ;
1427         WARN_ON(MV_MAX_Q_DEPTH <= qc->tag);
1428         flags |= qc->tag << CRQB_TAG_SHIFT;
1429         flags |= (qc->dev->link->pmp & 0xf) << CRQB_PMP_SHIFT;
1430
1431         /* get current queue index from software */
1432         in_index = pp->req_idx;
1433
1434         pp->crqb[in_index].sg_addr =
1435                 cpu_to_le32(pp->sg_tbl_dma[qc->tag] & 0xffffffff);
1436         pp->crqb[in_index].sg_addr_hi =
1437                 cpu_to_le32((pp->sg_tbl_dma[qc->tag] >> 16) >> 16);
1438         pp->crqb[in_index].ctrl_flags = cpu_to_le16(flags);
1439
1440         cw = &pp->crqb[in_index].ata_cmd[0];
1441         tf = &qc->tf;
1442
1443         /* Sadly, the CRQB cannot accomodate all registers--there are
1444          * only 11 bytes...so we must pick and choose required
1445          * registers based on the command.  So, we drop feature and
1446          * hob_feature for [RW] DMA commands, but they are needed for
1447          * NCQ.  NCQ will drop hob_nsect.
1448          */
1449         switch (tf->command) {
1450         case ATA_CMD_READ:
1451         case ATA_CMD_READ_EXT:
1452         case ATA_CMD_WRITE:
1453         case ATA_CMD_WRITE_EXT:
1454         case ATA_CMD_WRITE_FUA_EXT:
1455                 mv_crqb_pack_cmd(cw++, tf->hob_nsect, ATA_REG_NSECT, 0);
1456                 break;
1457         case ATA_CMD_FPDMA_READ:
1458         case ATA_CMD_FPDMA_WRITE:
1459                 mv_crqb_pack_cmd(cw++, tf->hob_feature, ATA_REG_FEATURE, 0);
1460                 mv_crqb_pack_cmd(cw++, tf->feature, ATA_REG_FEATURE, 0);
1461                 break;
1462         default:
1463                 /* The only other commands EDMA supports in non-queued and
1464                  * non-NCQ mode are: [RW] STREAM DMA and W DMA FUA EXT, none
1465                  * of which are defined/used by Linux.  If we get here, this
1466                  * driver needs work.
1467                  *
1468                  * FIXME: modify libata to give qc_prep a return value and
1469                  * return error here.
1470                  */
1471                 BUG_ON(tf->command);
1472                 break;
1473         }
1474         mv_crqb_pack_cmd(cw++, tf->nsect, ATA_REG_NSECT, 0);
1475         mv_crqb_pack_cmd(cw++, tf->hob_lbal, ATA_REG_LBAL, 0);
1476         mv_crqb_pack_cmd(cw++, tf->lbal, ATA_REG_LBAL, 0);
1477         mv_crqb_pack_cmd(cw++, tf->hob_lbam, ATA_REG_LBAM, 0);
1478         mv_crqb_pack_cmd(cw++, tf->lbam, ATA_REG_LBAM, 0);
1479         mv_crqb_pack_cmd(cw++, tf->hob_lbah, ATA_REG_LBAH, 0);
1480         mv_crqb_pack_cmd(cw++, tf->lbah, ATA_REG_LBAH, 0);
1481         mv_crqb_pack_cmd(cw++, tf->device, ATA_REG_DEVICE, 0);
1482         mv_crqb_pack_cmd(cw++, tf->command, ATA_REG_CMD, 1);    /* last */
1483
1484         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
1485                 return;
1486         mv_fill_sg(qc);
1487 }
1488
1489 /**
1490  *      mv_qc_prep_iie - Host specific command preparation.
1491  *      @qc: queued command to prepare
1492  *
1493  *      This routine simply redirects to the general purpose routine
1494  *      if command is not DMA.  Else, it handles prep of the CRQB
1495  *      (command request block), does some sanity checking, and calls
1496  *      the SG load routine.
1497  *
1498  *      LOCKING:
1499  *      Inherited from caller.
1500  */
1501 static void mv_qc_prep_iie(struct ata_queued_cmd *qc)
1502 {
1503         struct ata_port *ap = qc->ap;
1504         struct mv_port_priv *pp = ap->private_data;
1505         struct mv_crqb_iie *crqb;
1506         struct ata_taskfile *tf;
1507         unsigned in_index;
1508         u32 flags = 0;
1509
1510         if ((qc->tf.protocol != ATA_PROT_DMA) &&
1511             (qc->tf.protocol != ATA_PROT_NCQ))
1512                 return;
1513
1514         /* Fill in Gen IIE command request block */
1515         if (!(qc->tf.flags & ATA_TFLAG_WRITE))
1516                 flags |= CRQB_FLAG_READ;
1517
1518         WARN_ON(MV_MAX_Q_DEPTH <= qc->tag);
1519         flags |= qc->tag << CRQB_TAG_SHIFT;
1520         flags |= qc->tag << CRQB_HOSTQ_SHIFT;
1521         flags |= (qc->dev->link->pmp & 0xf) << CRQB_PMP_SHIFT;
1522
1523         /* get current queue index from software */
1524         in_index = pp->req_idx;
1525
1526         crqb = (struct mv_crqb_iie *) &pp->crqb[in_index];
1527         crqb->addr = cpu_to_le32(pp->sg_tbl_dma[qc->tag] & 0xffffffff);
1528         crqb->addr_hi = cpu_to_le32((pp->sg_tbl_dma[qc->tag] >> 16) >> 16);
1529         crqb->flags = cpu_to_le32(flags);
1530
1531         tf = &qc->tf;
1532         crqb->ata_cmd[0] = cpu_to_le32(
1533                         (tf->command << 16) |
1534                         (tf->feature << 24)
1535                 );
1536         crqb->ata_cmd[1] = cpu_to_le32(
1537                         (tf->lbal << 0) |
1538                         (tf->lbam << 8) |
1539                         (tf->lbah << 16) |
1540                         (tf->device << 24)
1541                 );
1542         crqb->ata_cmd[2] = cpu_to_le32(
1543                         (tf->hob_lbal << 0) |
1544                         (tf->hob_lbam << 8) |
1545                         (tf->hob_lbah << 16) |
1546                         (tf->hob_feature << 24)
1547                 );
1548         crqb->ata_cmd[3] = cpu_to_le32(
1549                         (tf->nsect << 0) |
1550                         (tf->hob_nsect << 8)
1551                 );
1552
1553         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
1554                 return;
1555         mv_fill_sg(qc);
1556 }
1557
1558 /**
1559  *      mv_qc_issue - Initiate a command to the host
1560  *      @qc: queued command to start
1561  *
1562  *      This routine simply redirects to the general purpose routine
1563  *      if command is not DMA.  Else, it sanity checks our local
1564  *      caches of the request producer/consumer indices then enables
1565  *      DMA and bumps the request producer index.
1566  *
1567  *      LOCKING:
1568  *      Inherited from caller.
1569  */
1570 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc)
1571 {
1572         struct ata_port *ap = qc->ap;
1573         void __iomem *port_mmio = mv_ap_base(ap);
1574         struct mv_port_priv *pp = ap->private_data;
1575         u32 in_index;
1576
1577         if ((qc->tf.protocol != ATA_PROT_DMA) &&
1578             (qc->tf.protocol != ATA_PROT_NCQ)) {
1579                 /*
1580                  * We're about to send a non-EDMA capable command to the
1581                  * port.  Turn off EDMA so there won't be problems accessing
1582                  * shadow block, etc registers.
1583                  */
1584                 mv_stop_edma(ap);
1585                 mv_pmp_select(ap, qc->dev->link->pmp);
1586                 return ata_sff_qc_issue(qc);
1587         }
1588
1589         mv_start_dma(ap, port_mmio, pp, qc->tf.protocol);
1590
1591         pp->req_idx = (pp->req_idx + 1) & MV_MAX_Q_DEPTH_MASK;
1592         in_index = pp->req_idx << EDMA_REQ_Q_PTR_SHIFT;
1593
1594         /* and write the request in pointer to kick the EDMA to life */
1595         writelfl((pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK) | in_index,
1596                  port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
1597
1598         return 0;
1599 }
1600
1601 static struct ata_queued_cmd *mv_get_active_qc(struct ata_port *ap)
1602 {
1603         struct mv_port_priv *pp = ap->private_data;
1604         struct ata_queued_cmd *qc;
1605
1606         if (pp->pp_flags & MV_PP_FLAG_NCQ_EN)
1607                 return NULL;
1608         qc = ata_qc_from_tag(ap, ap->link.active_tag);
1609         if (qc && (qc->tf.flags & ATA_TFLAG_POLLING))
1610                 qc = NULL;
1611         return qc;
1612 }
1613
1614 static void mv_pmp_error_handler(struct ata_port *ap)
1615 {
1616         unsigned int pmp, pmp_map;
1617         struct mv_port_priv *pp = ap->private_data;
1618
1619         if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH) {
1620                 /*
1621                  * Perform NCQ error analysis on failed PMPs
1622                  * before we freeze the port entirely.
1623                  *
1624                  * The failed PMPs are marked earlier by mv_pmp_eh_prep().
1625                  */
1626                 pmp_map = pp->delayed_eh_pmp_map;
1627                 pp->pp_flags &= ~MV_PP_FLAG_DELAYED_EH;
1628                 for (pmp = 0; pmp_map != 0; pmp++) {
1629                         unsigned int this_pmp = (1 << pmp);
1630                         if (pmp_map & this_pmp) {
1631                                 struct ata_link *link = &ap->pmp_link[pmp];
1632                                 pmp_map &= ~this_pmp;
1633                                 ata_eh_analyze_ncq_error(link);
1634                         }
1635                 }
1636                 ata_port_freeze(ap);
1637         }
1638         sata_pmp_error_handler(ap);
1639 }
1640
1641 static unsigned int mv_get_err_pmp_map(struct ata_port *ap)
1642 {
1643         void __iomem *port_mmio = mv_ap_base(ap);
1644
1645         return readl(port_mmio + SATA_TESTCTL_OFS) >> 16;
1646 }
1647
1648 static void mv_pmp_eh_prep(struct ata_port *ap, unsigned int pmp_map)
1649 {
1650         struct ata_eh_info *ehi;
1651         unsigned int pmp;
1652
1653         /*
1654          * Initialize EH info for PMPs which saw device errors
1655          */
1656         ehi = &ap->link.eh_info;
1657         for (pmp = 0; pmp_map != 0; pmp++) {
1658                 unsigned int this_pmp = (1 << pmp);
1659                 if (pmp_map & this_pmp) {
1660                         struct ata_link *link = &ap->pmp_link[pmp];
1661
1662                         pmp_map &= ~this_pmp;
1663                         ehi = &link->eh_info;
1664                         ata_ehi_clear_desc(ehi);
1665                         ata_ehi_push_desc(ehi, "dev err");
1666                         ehi->err_mask |= AC_ERR_DEV;
1667                         ehi->action |= ATA_EH_RESET;
1668                         ata_link_abort(link);
1669                 }
1670         }
1671 }
1672
1673 static int mv_handle_fbs_ncq_dev_err(struct ata_port *ap)
1674 {
1675         struct mv_port_priv *pp = ap->private_data;
1676         int failed_links;
1677         unsigned int old_map, new_map;
1678
1679         /*
1680          * Device error during FBS+NCQ operation:
1681          *
1682          * Set a port flag to prevent further I/O being enqueued.
1683          * Leave the EDMA running to drain outstanding commands from this port.
1684          * Perform the post-mortem/EH only when all responses are complete.
1685          * Follow recovery sequence from 6042/7042 datasheet (7.3.15.4.2.2).
1686          */
1687         if (!(pp->pp_flags & MV_PP_FLAG_DELAYED_EH)) {
1688                 pp->pp_flags |= MV_PP_FLAG_DELAYED_EH;
1689                 pp->delayed_eh_pmp_map = 0;
1690         }
1691         old_map = pp->delayed_eh_pmp_map;
1692         new_map = old_map | mv_get_err_pmp_map(ap);
1693
1694         if (old_map != new_map) {
1695                 pp->delayed_eh_pmp_map = new_map;
1696                 mv_pmp_eh_prep(ap, new_map & ~old_map);
1697         }
1698         failed_links = hweight16(new_map);
1699
1700         ata_port_printk(ap, KERN_INFO, "%s: pmp_map=%04x qc_map=%04x "
1701                         "failed_links=%d nr_active_links=%d\n",
1702                         __func__, pp->delayed_eh_pmp_map,
1703                         ap->qc_active, failed_links,
1704                         ap->nr_active_links);
1705
1706         if (ap->nr_active_links <= failed_links) {
1707                 mv_process_crpb_entries(ap, pp);
1708                 mv_stop_edma(ap);
1709                 mv_eh_freeze(ap);
1710                 ata_port_printk(ap, KERN_INFO, "%s: done\n", __func__);
1711                 return 1;       /* handled */
1712         }
1713         ata_port_printk(ap, KERN_INFO, "%s: waiting\n", __func__);
1714         return 1;       /* handled */
1715 }
1716
1717 static int mv_handle_fbs_non_ncq_dev_err(struct ata_port *ap)
1718 {
1719         /*
1720          * Possible future enhancement:
1721          *
1722          * FBS+non-NCQ operation is not yet implemented.
1723          * See related notes in mv_edma_cfg().
1724          *
1725          * Device error during FBS+non-NCQ operation:
1726          *
1727          * We need to snapshot the shadow registers for each failed command.
1728          * Follow recovery sequence from 6042/7042 datasheet (7.3.15.4.2.3).
1729          */
1730         return 0;       /* not handled */
1731 }
1732
1733 static int mv_handle_dev_err(struct ata_port *ap, u32 edma_err_cause)
1734 {
1735         struct mv_port_priv *pp = ap->private_data;
1736
1737         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN))
1738                 return 0;       /* EDMA was not active: not handled */
1739         if (!(pp->pp_flags & MV_PP_FLAG_FBS_EN))
1740                 return 0;       /* FBS was not active: not handled */
1741
1742         if (!(edma_err_cause & EDMA_ERR_DEV))
1743                 return 0;       /* non DEV error: not handled */
1744         edma_err_cause &= ~EDMA_ERR_IRQ_TRANSIENT;
1745         if (edma_err_cause & ~(EDMA_ERR_DEV | EDMA_ERR_SELF_DIS))
1746                 return 0;       /* other problems: not handled */
1747
1748         if (pp->pp_flags & MV_PP_FLAG_NCQ_EN) {
1749                 /*
1750                  * EDMA should NOT have self-disabled for this case.
1751                  * If it did, then something is wrong elsewhere,
1752                  * and we cannot handle it here.
1753                  */
1754                 if (edma_err_cause & EDMA_ERR_SELF_DIS) {
1755                         ata_port_printk(ap, KERN_WARNING,
1756                                 "%s: err_cause=0x%x pp_flags=0x%x\n",
1757                                 __func__, edma_err_cause, pp->pp_flags);
1758                         return 0; /* not handled */
1759                 }
1760                 return mv_handle_fbs_ncq_dev_err(ap);
1761         } else {
1762                 /*
1763                  * EDMA should have self-disabled for this case.
1764                  * If it did not, then something is wrong elsewhere,
1765                  * and we cannot handle it here.
1766                  */
1767                 if (!(edma_err_cause & EDMA_ERR_SELF_DIS)) {
1768                         ata_port_printk(ap, KERN_WARNING,
1769                                 "%s: err_cause=0x%x pp_flags=0x%x\n",
1770                                 __func__, edma_err_cause, pp->pp_flags);
1771                         return 0; /* not handled */
1772                 }
1773                 return mv_handle_fbs_non_ncq_dev_err(ap);
1774         }
1775         return 0;       /* not handled */
1776 }
1777
1778 static void mv_unexpected_intr(struct ata_port *ap, int edma_was_enabled)
1779 {
1780         struct ata_eh_info *ehi = &ap->link.eh_info;
1781         char *when = "idle";
1782
1783         ata_ehi_clear_desc(ehi);
1784         if (!ap || (ap->flags & ATA_FLAG_DISABLED)) {
1785                 when = "disabled";
1786         } else if (edma_was_enabled) {
1787                 when = "EDMA enabled";
1788         } else {
1789                 struct ata_queued_cmd *qc = ata_qc_from_tag(ap, ap->link.active_tag);
1790                 if (qc && (qc->tf.flags & ATA_TFLAG_POLLING))
1791                         when = "polling";
1792         }
1793         ata_ehi_push_desc(ehi, "unexpected device interrupt while %s", when);
1794         ehi->err_mask |= AC_ERR_OTHER;
1795         ehi->action   |= ATA_EH_RESET;
1796         ata_port_freeze(ap);
1797 }
1798
1799 /**
1800  *      mv_err_intr - Handle error interrupts on the port
1801  *      @ap: ATA channel to manipulate
1802  *      @qc: affected command (non-NCQ), or NULL
1803  *
1804  *      Most cases require a full reset of the chip's state machine,
1805  *      which also performs a COMRESET.
1806  *      Also, if the port disabled DMA, update our cached copy to match.
1807  *
1808  *      LOCKING:
1809  *      Inherited from caller.
1810  */
1811 static void mv_err_intr(struct ata_port *ap)
1812 {
1813         void __iomem *port_mmio = mv_ap_base(ap);
1814         u32 edma_err_cause, eh_freeze_mask, serr = 0;
1815         u32 fis_cause = 0;
1816         struct mv_port_priv *pp = ap->private_data;
1817         struct mv_host_priv *hpriv = ap->host->private_data;
1818         unsigned int action = 0, err_mask = 0;
1819         struct ata_eh_info *ehi = &ap->link.eh_info;
1820         struct ata_queued_cmd *qc;
1821         int abort = 0;
1822
1823         /*
1824          * Read and clear the SError and err_cause bits.
1825          * For GenIIe, if EDMA_ERR_TRANS_IRQ_7 is set, we also must read/clear
1826          * the FIS_IRQ_CAUSE register before clearing edma_err_cause.
1827          */
1828         sata_scr_read(&ap->link, SCR_ERROR, &serr);
1829         sata_scr_write_flush(&ap->link, SCR_ERROR, serr);
1830
1831         edma_err_cause = readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1832         if (IS_GEN_IIE(hpriv) && (edma_err_cause & EDMA_ERR_TRANS_IRQ_7)) {
1833                 fis_cause = readl(port_mmio + SATA_FIS_IRQ_CAUSE_OFS);
1834                 writelfl(~fis_cause, port_mmio + SATA_FIS_IRQ_CAUSE_OFS);
1835         }
1836         writelfl(~edma_err_cause, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1837
1838         if (edma_err_cause & EDMA_ERR_DEV) {
1839                 /*
1840                  * Device errors during FIS-based switching operation
1841                  * require special handling.
1842                  */
1843                 if (mv_handle_dev_err(ap, edma_err_cause))
1844                         return;
1845         }
1846
1847         qc = mv_get_active_qc(ap);
1848         ata_ehi_clear_desc(ehi);
1849         ata_ehi_push_desc(ehi, "edma_err_cause=%08x pp_flags=%08x",
1850                           edma_err_cause, pp->pp_flags);
1851
1852         if (IS_GEN_IIE(hpriv) && (edma_err_cause & EDMA_ERR_TRANS_IRQ_7))
1853                 ata_ehi_push_desc(ehi, "fis_cause=%08x", fis_cause);
1854         /*
1855          * All generations share these EDMA error cause bits:
1856          */
1857         if (edma_err_cause & EDMA_ERR_DEV) {
1858                 err_mask |= AC_ERR_DEV;
1859                 action |= ATA_EH_RESET;
1860                 ata_ehi_push_desc(ehi, "dev error");
1861         }
1862         if (edma_err_cause & (EDMA_ERR_D_PAR | EDMA_ERR_PRD_PAR |
1863                         EDMA_ERR_CRQB_PAR | EDMA_ERR_CRPB_PAR |
1864                         EDMA_ERR_INTRL_PAR)) {
1865                 err_mask |= AC_ERR_ATA_BUS;
1866                 action |= ATA_EH_RESET;
1867                 ata_ehi_push_desc(ehi, "parity error");
1868         }
1869         if (edma_err_cause & (EDMA_ERR_DEV_DCON | EDMA_ERR_DEV_CON)) {
1870                 ata_ehi_hotplugged(ehi);
1871                 ata_ehi_push_desc(ehi, edma_err_cause & EDMA_ERR_DEV_DCON ?
1872                         "dev disconnect" : "dev connect");
1873                 action |= ATA_EH_RESET;
1874         }
1875
1876         /*
1877          * Gen-I has a different SELF_DIS bit,
1878          * different FREEZE bits, and no SERR bit:
1879          */
1880         if (IS_GEN_I(hpriv)) {
1881                 eh_freeze_mask = EDMA_EH_FREEZE_5;
1882                 if (edma_err_cause & EDMA_ERR_SELF_DIS_5) {
1883                         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
1884                         ata_ehi_push_desc(ehi, "EDMA self-disable");
1885                 }
1886         } else {
1887                 eh_freeze_mask = EDMA_EH_FREEZE;
1888                 if (edma_err_cause & EDMA_ERR_SELF_DIS) {
1889                         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
1890                         ata_ehi_push_desc(ehi, "EDMA self-disable");
1891                 }
1892                 if (edma_err_cause & EDMA_ERR_SERR) {
1893                         ata_ehi_push_desc(ehi, "SError=%08x", serr);
1894                         err_mask |= AC_ERR_ATA_BUS;
1895                         action |= ATA_EH_RESET;
1896                 }
1897         }
1898
1899         if (!err_mask) {
1900                 err_mask = AC_ERR_OTHER;
1901                 action |= ATA_EH_RESET;
1902         }
1903
1904         ehi->serror |= serr;
1905         ehi->action |= action;
1906
1907         if (qc)
1908                 qc->err_mask |= err_mask;
1909         else
1910                 ehi->err_mask |= err_mask;
1911
1912         if (err_mask == AC_ERR_DEV) {
1913                 /*
1914                  * Cannot do ata_port_freeze() here,
1915                  * because it would kill PIO access,
1916                  * which is needed for further diagnosis.
1917                  */
1918                 mv_eh_freeze(ap);
1919                 abort = 1;
1920         } else if (edma_err_cause & eh_freeze_mask) {
1921                 /*
1922                  * Note to self: ata_port_freeze() calls ata_port_abort()
1923                  */
1924                 ata_port_freeze(ap);
1925         } else {
1926                 abort = 1;
1927         }
1928
1929         if (abort) {
1930                 if (qc)
1931                         ata_link_abort(qc->dev->link);
1932                 else
1933                         ata_port_abort(ap);
1934         }
1935 }
1936
1937 static void mv_process_crpb_response(struct ata_port *ap,
1938                 struct mv_crpb *response, unsigned int tag, int ncq_enabled)
1939 {
1940         struct ata_queued_cmd *qc = ata_qc_from_tag(ap, tag);
1941
1942         if (qc) {
1943                 u8 ata_status;
1944                 u16 edma_status = le16_to_cpu(response->flags);
1945                 /*
1946                  * edma_status from a response queue entry:
1947                  *   LSB is from EDMA_ERR_IRQ_CAUSE_OFS (non-NCQ only).
1948                  *   MSB is saved ATA status from command completion.
1949                  */
1950                 if (!ncq_enabled) {
1951                         u8 err_cause = edma_status & 0xff & ~EDMA_ERR_DEV;
1952                         if (err_cause) {
1953                                 /*
1954                                  * Error will be seen/handled by mv_err_intr().
1955                                  * So do nothing at all here.
1956                                  */
1957                                 return;
1958                         }
1959                 }
1960                 ata_status = edma_status >> CRPB_FLAG_STATUS_SHIFT;
1961                 if (!ac_err_mask(ata_status))
1962                         ata_qc_complete(qc);
1963                 /* else: leave it for mv_err_intr() */
1964         } else {
1965                 ata_port_printk(ap, KERN_ERR, "%s: no qc for tag=%d\n",
1966                                 __func__, tag);
1967         }
1968 }
1969
1970 static void mv_process_crpb_entries(struct ata_port *ap, struct mv_port_priv *pp)
1971 {
1972         void __iomem *port_mmio = mv_ap_base(ap);
1973         struct mv_host_priv *hpriv = ap->host->private_data;
1974         u32 in_index;
1975         bool work_done = false;
1976         int ncq_enabled = (pp->pp_flags & MV_PP_FLAG_NCQ_EN);
1977
1978         /* Get the hardware queue position index */
1979         in_index = (readl(port_mmio + EDMA_RSP_Q_IN_PTR_OFS)
1980                         >> EDMA_RSP_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
1981
1982         /* Process new responses from since the last time we looked */
1983         while (in_index != pp->resp_idx) {
1984                 unsigned int tag;
1985                 struct mv_crpb *response = &pp->crpb[pp->resp_idx];
1986
1987                 pp->resp_idx = (pp->resp_idx + 1) & MV_MAX_Q_DEPTH_MASK;
1988
1989                 if (IS_GEN_I(hpriv)) {
1990                         /* 50xx: no NCQ, only one command active at a time */
1991                         tag = ap->link.active_tag;
1992                 } else {
1993                         /* Gen II/IIE: get command tag from CRPB entry */
1994                         tag = le16_to_cpu(response->id) & 0x1f;
1995                 }
1996                 mv_process_crpb_response(ap, response, tag, ncq_enabled);
1997                 work_done = true;
1998         }
1999
2000         /* Update the software queue position index in hardware */
2001         if (work_done)
2002                 writelfl((pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK) |
2003                          (pp->resp_idx << EDMA_RSP_Q_PTR_SHIFT),
2004                          port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
2005 }
2006
2007 static void mv_port_intr(struct ata_port *ap, u32 port_cause)
2008 {
2009         struct mv_port_priv *pp;
2010         int edma_was_enabled;
2011
2012         if (!ap || (ap->flags & ATA_FLAG_DISABLED)) {
2013                 mv_unexpected_intr(ap, 0);
2014                 return;
2015         }
2016         /*
2017          * Grab a snapshot of the EDMA_EN flag setting,
2018          * so that we have a consistent view for this port,
2019          * even if something we call of our routines changes it.
2020          */
2021         pp = ap->private_data;
2022         edma_was_enabled = (pp->pp_flags & MV_PP_FLAG_EDMA_EN);
2023         /*
2024          * Process completed CRPB response(s) before other events.
2025          */
2026         if (edma_was_enabled && (port_cause & DONE_IRQ)) {
2027                 mv_process_crpb_entries(ap, pp);
2028                 if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH)
2029                         mv_handle_fbs_ncq_dev_err(ap);
2030         }
2031         /*
2032          * Handle chip-reported errors, or continue on to handle PIO.
2033          */
2034         if (unlikely(port_cause & ERR_IRQ)) {
2035                 mv_err_intr(ap);
2036         } else if (!edma_was_enabled) {
2037                 struct ata_queued_cmd *qc = mv_get_active_qc(ap);
2038                 if (qc)
2039                         ata_sff_host_intr(ap, qc);
2040                 else
2041                         mv_unexpected_intr(ap, edma_was_enabled);
2042         }
2043 }
2044
2045 /**
2046  *      mv_host_intr - Handle all interrupts on the given host controller
2047  *      @host: host specific structure
2048  *      @main_irq_cause: Main interrupt cause register for the chip.
2049  *
2050  *      LOCKING:
2051  *      Inherited from caller.
2052  */
2053 static int mv_host_intr(struct ata_host *host, u32 main_irq_cause)
2054 {
2055         struct mv_host_priv *hpriv = host->private_data;
2056         void __iomem *mmio = hpriv->base, *hc_mmio;
2057         unsigned int handled = 0, port;
2058
2059         for (port = 0; port < hpriv->n_ports; port++) {
2060                 struct ata_port *ap = host->ports[port];
2061                 unsigned int p, shift, hardport, port_cause;
2062
2063                 MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport);
2064                 /*
2065                  * Each hc within the host has its own hc_irq_cause register,
2066                  * where the interrupting ports bits get ack'd.
2067                  */
2068                 if (hardport == 0) {    /* first port on this hc ? */
2069                         u32 hc_cause = (main_irq_cause >> shift) & HC0_IRQ_PEND;
2070                         u32 port_mask, ack_irqs;
2071                         /*
2072                          * Skip this entire hc if nothing pending for any ports
2073                          */
2074                         if (!hc_cause) {
2075                                 port += MV_PORTS_PER_HC - 1;
2076                                 continue;
2077                         }
2078                         /*
2079                          * We don't need/want to read the hc_irq_cause register,
2080                          * because doing so hurts performance, and
2081                          * main_irq_cause already gives us everything we need.
2082                          *
2083                          * But we do have to *write* to the hc_irq_cause to ack
2084                          * the ports that we are handling this time through.
2085                          *
2086                          * This requires that we create a bitmap for those
2087                          * ports which interrupted us, and use that bitmap
2088                          * to ack (only) those ports via hc_irq_cause.
2089                          */
2090                         ack_irqs = 0;
2091                         for (p = 0; p < MV_PORTS_PER_HC; ++p) {
2092                                 if ((port + p) >= hpriv->n_ports)
2093                                         break;
2094                                 port_mask = (DONE_IRQ | ERR_IRQ) << (p * 2);
2095                                 if (hc_cause & port_mask)
2096                                         ack_irqs |= (DMA_IRQ | DEV_IRQ) << p;
2097                         }
2098                         hc_mmio = mv_hc_base_from_port(mmio, port);
2099                         writelfl(~ack_irqs, hc_mmio + HC_IRQ_CAUSE_OFS);
2100                         handled = 1;
2101                 }
2102                 /*
2103                  * Handle interrupts signalled for this port:
2104                  */
2105                 port_cause = (main_irq_cause >> shift) & (DONE_IRQ | ERR_IRQ);
2106                 if (port_cause)
2107                         mv_port_intr(ap, port_cause);
2108         }
2109         return handled;
2110 }
2111
2112 static int mv_pci_error(struct ata_host *host, void __iomem *mmio)
2113 {
2114         struct mv_host_priv *hpriv = host->private_data;
2115         struct ata_port *ap;
2116         struct ata_queued_cmd *qc;
2117         struct ata_eh_info *ehi;
2118         unsigned int i, err_mask, printed = 0;
2119         u32 err_cause;
2120
2121         err_cause = readl(mmio + hpriv->irq_cause_ofs);
2122
2123         dev_printk(KERN_ERR, host->dev, "PCI ERROR; PCI IRQ cause=0x%08x\n",
2124                    err_cause);
2125
2126         DPRINTK("All regs @ PCI error\n");
2127         mv_dump_all_regs(mmio, -1, to_pci_dev(host->dev));
2128
2129         writelfl(0, mmio + hpriv->irq_cause_ofs);
2130
2131         for (i = 0; i < host->n_ports; i++) {
2132                 ap = host->ports[i];
2133                 if (!ata_link_offline(&ap->link)) {
2134                         ehi = &ap->link.eh_info;
2135                         ata_ehi_clear_desc(ehi);
2136                         if (!printed++)
2137                                 ata_ehi_push_desc(ehi,
2138                                         "PCI err cause 0x%08x", err_cause);
2139                         err_mask = AC_ERR_HOST_BUS;
2140                         ehi->action = ATA_EH_RESET;
2141                         qc = ata_qc_from_tag(ap, ap->link.active_tag);
2142                         if (qc)
2143                                 qc->err_mask |= err_mask;
2144                         else
2145                                 ehi->err_mask |= err_mask;
2146
2147                         ata_port_freeze(ap);
2148                 }
2149         }
2150         return 1;       /* handled */
2151 }
2152
2153 /**
2154  *      mv_interrupt - Main interrupt event handler
2155  *      @irq: unused
2156  *      @dev_instance: private data; in this case the host structure
2157  *
2158  *      Read the read only register to determine if any host
2159  *      controllers have pending interrupts.  If so, call lower level
2160  *      routine to handle.  Also check for PCI errors which are only
2161  *      reported here.
2162  *
2163  *      LOCKING:
2164  *      This routine holds the host lock while processing pending
2165  *      interrupts.
2166  */
2167 static irqreturn_t mv_interrupt(int irq, void *dev_instance)
2168 {
2169         struct ata_host *host = dev_instance;
2170         struct mv_host_priv *hpriv = host->private_data;
2171         unsigned int handled = 0;
2172         u32 main_irq_cause, main_irq_mask;
2173
2174         spin_lock(&host->lock);
2175         main_irq_cause = readl(hpriv->main_irq_cause_addr);
2176         main_irq_mask  = readl(hpriv->main_irq_mask_addr);
2177         /*
2178          * Deal with cases where we either have nothing pending, or have read
2179          * a bogus register value which can indicate HW removal or PCI fault.
2180          */
2181         if ((main_irq_cause & main_irq_mask) && (main_irq_cause != 0xffffffffU)) {
2182                 if (unlikely((main_irq_cause & PCI_ERR) && HAS_PCI(host)))
2183                         handled = mv_pci_error(host, hpriv->base);
2184                 else
2185                         handled = mv_host_intr(host, main_irq_cause);
2186         }
2187         spin_unlock(&host->lock);
2188         return IRQ_RETVAL(handled);
2189 }
2190
2191 static unsigned int mv5_scr_offset(unsigned int sc_reg_in)
2192 {
2193         unsigned int ofs;
2194
2195         switch (sc_reg_in) {
2196         case SCR_STATUS:
2197         case SCR_ERROR:
2198         case SCR_CONTROL:
2199                 ofs = sc_reg_in * sizeof(u32);
2200                 break;
2201         default:
2202                 ofs = 0xffffffffU;
2203                 break;
2204         }
2205         return ofs;
2206 }
2207
2208 static int mv5_scr_read(struct ata_port *ap, unsigned int sc_reg_in, u32 *val)
2209 {
2210         struct mv_host_priv *hpriv = ap->host->private_data;
2211         void __iomem *mmio = hpriv->base;
2212         void __iomem *addr = mv5_phy_base(mmio, ap->port_no);
2213         unsigned int ofs = mv5_scr_offset(sc_reg_in);
2214
2215         if (ofs != 0xffffffffU) {
2216                 *val = readl(addr + ofs);
2217                 return 0;
2218         } else
2219                 return -EINVAL;
2220 }
2221
2222 static int mv5_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val)
2223 {
2224         struct mv_host_priv *hpriv = ap->host->private_data;
2225         void __iomem *mmio = hpriv->base;
2226         void __iomem *addr = mv5_phy_base(mmio, ap->port_no);
2227         unsigned int ofs = mv5_scr_offset(sc_reg_in);
2228
2229         if (ofs != 0xffffffffU) {
2230                 writelfl(val, addr + ofs);
2231                 return 0;
2232         } else
2233                 return -EINVAL;
2234 }
2235
2236 static void mv5_reset_bus(struct ata_host *host, void __iomem *mmio)
2237 {
2238         struct pci_dev *pdev = to_pci_dev(host->dev);
2239         int early_5080;
2240
2241         early_5080 = (pdev->device == 0x5080) && (pdev->revision == 0);
2242
2243         if (!early_5080) {
2244                 u32 tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
2245                 tmp |= (1 << 0);
2246                 writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
2247         }
2248
2249         mv_reset_pci_bus(host, mmio);
2250 }
2251
2252 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
2253 {
2254         writel(0x0fcfffff, mmio + MV_FLASH_CTL_OFS);
2255 }
2256
2257 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
2258                            void __iomem *mmio)
2259 {
2260         void __iomem *phy_mmio = mv5_phy_base(mmio, idx);
2261         u32 tmp;
2262
2263         tmp = readl(phy_mmio + MV5_PHY_MODE);
2264
2265         hpriv->signal[idx].pre = tmp & 0x1800;  /* bits 12:11 */
2266         hpriv->signal[idx].amps = tmp & 0xe0;   /* bits 7:5 */
2267 }
2268
2269 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
2270 {
2271         u32 tmp;
2272
2273         writel(0, mmio + MV_GPIO_PORT_CTL_OFS);
2274
2275         /* FIXME: handle MV_HP_ERRATA_50XXB2 errata */
2276
2277         tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
2278         tmp |= ~(1 << 0);
2279         writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
2280 }
2281
2282 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
2283                            unsigned int port)
2284 {
2285         void __iomem *phy_mmio = mv5_phy_base(mmio, port);
2286         const u32 mask = (1<<12) | (1<<11) | (1<<7) | (1<<6) | (1<<5);
2287         u32 tmp;
2288         int fix_apm_sq = (hpriv->hp_flags & MV_HP_ERRATA_50XXB0);
2289
2290         if (fix_apm_sq) {
2291                 tmp = readl(phy_mmio + MV5_LTMODE_OFS);
2292                 tmp |= (1 << 19);
2293                 writel(tmp, phy_mmio + MV5_LTMODE_OFS);
2294
2295                 tmp = readl(phy_mmio + MV5_PHY_CTL_OFS);
2296                 tmp &= ~0x3;
2297                 tmp |= 0x1;
2298                 writel(tmp, phy_mmio + MV5_PHY_CTL_OFS);
2299         }
2300
2301         tmp = readl(phy_mmio + MV5_PHY_MODE);
2302         tmp &= ~mask;
2303         tmp |= hpriv->signal[port].pre;
2304         tmp |= hpriv->signal[port].amps;
2305         writel(tmp, phy_mmio + MV5_PHY_MODE);
2306 }
2307
2308
2309 #undef ZERO
2310 #define ZERO(reg) writel(0, port_mmio + (reg))
2311 static void mv5_reset_hc_port(struct mv_host_priv *hpriv, void __iomem *mmio,
2312                              unsigned int port)
2313 {
2314         void __iomem *port_mmio = mv_port_base(mmio, port);
2315
2316         mv_reset_channel(hpriv, mmio, port);
2317
2318         ZERO(0x028);    /* command */
2319         writel(0x11f, port_mmio + EDMA_CFG_OFS);
2320         ZERO(0x004);    /* timer */
2321         ZERO(0x008);    /* irq err cause */
2322         ZERO(0x00c);    /* irq err mask */
2323         ZERO(0x010);    /* rq bah */
2324         ZERO(0x014);    /* rq inp */
2325         ZERO(0x018);    /* rq outp */
2326         ZERO(0x01c);    /* respq bah */
2327         ZERO(0x024);    /* respq outp */
2328         ZERO(0x020);    /* respq inp */
2329         ZERO(0x02c);    /* test control */
2330         writel(0xbc, port_mmio + EDMA_IORDY_TMOUT_OFS);
2331 }
2332 #undef ZERO
2333
2334 #define ZERO(reg) writel(0, hc_mmio + (reg))
2335 static void mv5_reset_one_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
2336                         unsigned int hc)
2337 {
2338         void __iomem *hc_mmio = mv_hc_base(mmio, hc);
2339         u32 tmp;
2340
2341         ZERO(0x00c);
2342         ZERO(0x010);
2343         ZERO(0x014);
2344         ZERO(0x018);
2345
2346         tmp = readl(hc_mmio + 0x20);
2347         tmp &= 0x1c1c1c1c;
2348         tmp |= 0x03030303;
2349         writel(tmp, hc_mmio + 0x20);
2350 }
2351 #undef ZERO
2352
2353 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
2354                         unsigned int n_hc)
2355 {
2356         unsigned int hc, port;
2357
2358         for (hc = 0; hc < n_hc; hc++) {
2359                 for (port = 0; port < MV_PORTS_PER_HC; port++)
2360                         mv5_reset_hc_port(hpriv, mmio,
2361                                           (hc * MV_PORTS_PER_HC) + port);
2362
2363                 mv5_reset_one_hc(hpriv, mmio, hc);
2364         }
2365
2366         return 0;
2367 }
2368
2369 #undef ZERO
2370 #define ZERO(reg) writel(0, mmio + (reg))
2371 static void mv_reset_pci_bus(struct ata_host *host, void __iomem *mmio)
2372 {
2373         struct mv_host_priv *hpriv = host->private_data;
2374         u32 tmp;
2375
2376         tmp = readl(mmio + MV_PCI_MODE_OFS);
2377         tmp &= 0xff00ffff;
2378         writel(tmp, mmio + MV_PCI_MODE_OFS);
2379
2380         ZERO(MV_PCI_DISC_TIMER);
2381         ZERO(MV_PCI_MSI_TRIGGER);
2382         writel(0x000100ff, mmio + MV_PCI_XBAR_TMOUT_OFS);
2383         ZERO(PCI_HC_MAIN_IRQ_MASK_OFS);
2384         ZERO(MV_PCI_SERR_MASK);
2385         ZERO(hpriv->irq_cause_ofs);
2386         ZERO(hpriv->irq_mask_ofs);
2387         ZERO(MV_PCI_ERR_LOW_ADDRESS);
2388         ZERO(MV_PCI_ERR_HIGH_ADDRESS);
2389         ZERO(MV_PCI_ERR_ATTRIBUTE);
2390         ZERO(MV_PCI_ERR_COMMAND);
2391 }
2392 #undef ZERO
2393
2394 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
2395 {
2396         u32 tmp;
2397
2398         mv5_reset_flash(hpriv, mmio);
2399
2400         tmp = readl(mmio + MV_GPIO_PORT_CTL_OFS);
2401         tmp &= 0x3;
2402         tmp |= (1 << 5) | (1 << 6);
2403         writel(tmp, mmio + MV_GPIO_PORT_CTL_OFS);
2404 }
2405
2406 /**
2407  *      mv6_reset_hc - Perform the 6xxx global soft reset
2408  *      @mmio: base address of the HBA
2409  *
2410  *      This routine only applies to 6xxx parts.
2411  *
2412  *      LOCKING:
2413  *      Inherited from caller.
2414  */
2415 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
2416                         unsigned int n_hc)
2417 {
2418         void __iomem *reg = mmio + PCI_MAIN_CMD_STS_OFS;
2419         int i, rc = 0;
2420         u32 t;
2421
2422         /* Following procedure defined in PCI "main command and status
2423          * register" table.
2424          */
2425         t = readl(reg);
2426         writel(t | STOP_PCI_MASTER, reg);
2427
2428         for (i = 0; i < 1000; i++) {
2429                 udelay(1);
2430                 t = readl(reg);
2431                 if (PCI_MASTER_EMPTY & t)
2432                         break;
2433         }
2434         if (!(PCI_MASTER_EMPTY & t)) {
2435                 printk(KERN_ERR DRV_NAME ": PCI master won't flush\n");
2436                 rc = 1;
2437                 goto done;
2438         }
2439
2440         /* set reset */
2441         i = 5;
2442         do {
2443                 writel(t | GLOB_SFT_RST, reg);
2444                 t = readl(reg);
2445                 udelay(1);
2446         } while (!(GLOB_SFT_RST & t) && (i-- > 0));
2447
2448         if (!(GLOB_SFT_RST & t)) {
2449                 printk(KERN_ERR DRV_NAME ": can't set global reset\n");
2450                 rc = 1;
2451                 goto done;
2452         }
2453
2454         /* clear reset and *reenable the PCI master* (not mentioned in spec) */
2455         i = 5;
2456         do {
2457                 writel(t & ~(GLOB_SFT_RST | STOP_PCI_MASTER), reg);
2458                 t = readl(reg);
2459                 udelay(1);
2460         } while ((GLOB_SFT_RST & t) && (i-- > 0));
2461
2462         if (GLOB_SFT_RST & t) {
2463                 printk(KERN_ERR DRV_NAME ": can't clear global reset\n");
2464                 rc = 1;
2465         }
2466 done:
2467         return rc;
2468 }
2469
2470 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
2471                            void __iomem *mmio)
2472 {
2473         void __iomem *port_mmio;
2474         u32 tmp;
2475
2476         tmp = readl(mmio + MV_RESET_CFG_OFS);
2477         if ((tmp & (1 << 0)) == 0) {
2478                 hpriv->signal[idx].amps = 0x7 << 8;
2479                 hpriv->signal[idx].pre = 0x1 << 5;
2480                 return;
2481         }
2482
2483         port_mmio = mv_port_base(mmio, idx);
2484         tmp = readl(port_mmio + PHY_MODE2);
2485
2486         hpriv->signal[idx].amps = tmp & 0x700;  /* bits 10:8 */
2487         hpriv->signal[idx].pre = tmp & 0xe0;    /* bits 7:5 */
2488 }
2489
2490 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
2491 {
2492         writel(0x00000060, mmio + MV_GPIO_PORT_CTL_OFS);
2493 }
2494
2495 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
2496                            unsigned int port)
2497 {
2498         void __iomem *port_mmio = mv_port_base(mmio, port);
2499
2500         u32 hp_flags = hpriv->hp_flags;
2501         int fix_phy_mode2 =
2502                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
2503         int fix_phy_mode4 =
2504                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
2505         u32 m2, tmp;
2506
2507         if (fix_phy_mode2) {
2508                 m2 = readl(port_mmio + PHY_MODE2);
2509                 m2 &= ~(1 << 16);
2510                 m2 |= (1 << 31);
2511                 writel(m2, port_mmio + PHY_MODE2);
2512
2513                 udelay(200);
2514
2515                 m2 = readl(port_mmio + PHY_MODE2);
2516                 m2 &= ~((1 << 16) | (1 << 31));
2517                 writel(m2, port_mmio + PHY_MODE2);
2518
2519                 udelay(200);
2520         }
2521
2522         /* who knows what this magic does */
2523         tmp = readl(port_mmio + PHY_MODE3);
2524         tmp &= ~0x7F800000;
2525         tmp |= 0x2A800000;
2526         writel(tmp, port_mmio + PHY_MODE3);
2527
2528         if (fix_phy_mode4) {
2529                 u32 m4;
2530
2531                 m4 = readl(port_mmio + PHY_MODE4);
2532
2533                 if (hp_flags & MV_HP_ERRATA_60X1B2)
2534                         tmp = readl(port_mmio + PHY_MODE3);
2535
2536                 /* workaround for errata FEr SATA#10 (part 1) */
2537                 m4 = (m4 & ~(1 << 1)) | (1 << 0);
2538
2539                 writel(m4, port_mmio + PHY_MODE4);
2540
2541                 if (hp_flags & MV_HP_ERRATA_60X1B2)
2542                         writel(tmp, port_mmio + PHY_MODE3);
2543         }
2544
2545         /* Revert values of pre-emphasis and signal amps to the saved ones */
2546         m2 = readl(port_mmio + PHY_MODE2);
2547
2548         m2 &= ~MV_M2_PREAMP_MASK;
2549         m2 |= hpriv->signal[port].amps;
2550         m2 |= hpriv->signal[port].pre;
2551         m2 &= ~(1 << 16);
2552
2553         /* according to mvSata 3.6.1, some IIE values are fixed */
2554         if (IS_GEN_IIE(hpriv)) {
2555                 m2 &= ~0xC30FF01F;
2556                 m2 |= 0x0000900F;
2557         }
2558
2559         writel(m2, port_mmio + PHY_MODE2);
2560 }
2561
2562 /* TODO: use the generic LED interface to configure the SATA Presence */
2563 /* & Acitivy LEDs on the board */
2564 static void mv_soc_enable_leds(struct mv_host_priv *hpriv,
2565                                       void __iomem *mmio)
2566 {
2567         return;
2568 }
2569
2570 static void mv_soc_read_preamp(struct mv_host_priv *hpriv, int idx,
2571                            void __iomem *mmio)
2572 {
2573         void __iomem *port_mmio;
2574         u32 tmp;
2575
2576         port_mmio = mv_port_base(mmio, idx);
2577         tmp = readl(port_mmio + PHY_MODE2);
2578
2579         hpriv->signal[idx].amps = tmp & 0x700;  /* bits 10:8 */
2580         hpriv->signal[idx].pre = tmp & 0xe0;    /* bits 7:5 */
2581 }
2582
2583 #undef ZERO
2584 #define ZERO(reg) writel(0, port_mmio + (reg))
2585 static void mv_soc_reset_hc_port(struct mv_host_priv *hpriv,
2586                                         void __iomem *mmio, unsigned int port)
2587 {
2588         void __iomem *port_mmio = mv_port_base(mmio, port);
2589
2590         mv_reset_channel(hpriv, mmio, port);
2591
2592         ZERO(0x028);            /* command */
2593         writel(0x101f, port_mmio + EDMA_CFG_OFS);
2594         ZERO(0x004);            /* timer */
2595         ZERO(0x008);            /* irq err cause */
2596         ZERO(0x00c);            /* irq err mask */
2597         ZERO(0x010);            /* rq bah */
2598         ZERO(0x014);            /* rq inp */
2599         ZERO(0x018);            /* rq outp */
2600         ZERO(0x01c);            /* respq bah */
2601         ZERO(0x024);            /* respq outp */
2602         ZERO(0x020);            /* respq inp */
2603         ZERO(0x02c);            /* test control */
2604         writel(0xbc, port_mmio + EDMA_IORDY_TMOUT_OFS);
2605 }
2606
2607 #undef ZERO
2608
2609 #define ZERO(reg) writel(0, hc_mmio + (reg))
2610 static void mv_soc_reset_one_hc(struct mv_host_priv *hpriv,
2611                                        void __iomem *mmio)
2612 {
2613         void __iomem *hc_mmio = mv_hc_base(mmio, 0);
2614
2615         ZERO(0x00c);
2616         ZERO(0x010);
2617         ZERO(0x014);
2618
2619 }
2620
2621 #undef ZERO
2622
2623 static int mv_soc_reset_hc(struct mv_host_priv *hpriv,
2624                                   void __iomem *mmio, unsigned int n_hc)
2625 {
2626         unsigned int port;
2627
2628         for (port = 0; port < hpriv->n_ports; port++)
2629                 mv_soc_reset_hc_port(hpriv, mmio, port);
2630
2631         mv_soc_reset_one_hc(hpriv, mmio);
2632
2633         return 0;
2634 }
2635
2636 static void mv_soc_reset_flash(struct mv_host_priv *hpriv,
2637                                       void __iomem *mmio)
2638 {
2639         return;
2640 }
2641
2642 static void mv_soc_reset_bus(struct ata_host *host, void __iomem *mmio)
2643 {
2644         return;
2645 }
2646
2647 static void mv_setup_ifcfg(void __iomem *port_mmio, int want_gen2i)
2648 {
2649         u32 ifcfg = readl(port_mmio + SATA_INTERFACE_CFG_OFS);
2650
2651         ifcfg = (ifcfg & 0xf7f) | 0x9b1000;     /* from chip spec */
2652         if (want_gen2i)
2653                 ifcfg |= (1 << 7);              /* enable gen2i speed */
2654         writelfl(ifcfg, port_mmio + SATA_INTERFACE_CFG_OFS);
2655 }
2656
2657 static void mv_reset_channel(struct mv_host_priv *hpriv, void __iomem *mmio,
2658                              unsigned int port_no)
2659 {
2660         void __iomem *port_mmio = mv_port_base(mmio, port_no);
2661
2662         /*
2663          * The datasheet warns against setting EDMA_RESET when EDMA is active
2664          * (but doesn't say what the problem might be).  So we first try
2665          * to disable the EDMA engine before doing the EDMA_RESET operation.
2666          */
2667         mv_stop_edma_engine(port_mmio);
2668         writelfl(EDMA_RESET, port_mmio + EDMA_CMD_OFS);
2669
2670         if (!IS_GEN_I(hpriv)) {
2671                 /* Enable 3.0gb/s link speed: this survives EDMA_RESET */
2672                 mv_setup_ifcfg(port_mmio, 1);
2673         }
2674         /*
2675          * Strobing EDMA_RESET here causes a hard reset of the SATA transport,
2676          * link, and physical layers.  It resets all SATA interface registers
2677          * (except for SATA_INTERFACE_CFG), and issues a COMRESET to the dev.
2678          */
2679         writelfl(EDMA_RESET, port_mmio + EDMA_CMD_OFS);
2680         udelay(25);     /* allow reset propagation */
2681         writelfl(0, port_mmio + EDMA_CMD_OFS);
2682
2683         hpriv->ops->phy_errata(hpriv, mmio, port_no);
2684
2685         if (IS_GEN_I(hpriv))
2686                 mdelay(1);
2687 }
2688
2689 static void mv_pmp_select(struct ata_port *ap, int pmp)
2690 {
2691         if (sata_pmp_supported(ap)) {
2692                 void __iomem *port_mmio = mv_ap_base(ap);
2693                 u32 reg = readl(port_mmio + SATA_IFCTL_OFS);
2694                 int old = reg & 0xf;
2695
2696                 if (old != pmp) {
2697                         reg = (reg & ~0xf) | pmp;
2698                         writelfl(reg, port_mmio + SATA_IFCTL_OFS);
2699                 }
2700         }
2701 }
2702
2703 static int mv_pmp_hardreset(struct ata_link *link, unsigned int *class,
2704                                 unsigned long deadline)
2705 {
2706         mv_pmp_select(link->ap, sata_srst_pmp(link));
2707         return sata_std_hardreset(link, class, deadline);
2708 }
2709
2710 static int mv_softreset(struct ata_link *link, unsigned int *class,
2711                                 unsigned long deadline)
2712 {
2713         mv_pmp_select(link->ap, sata_srst_pmp(link));
2714         return ata_sff_softreset(link, class, deadline);
2715 }
2716
2717 static int mv_hardreset(struct ata_link *link, unsigned int *class,
2718                         unsigned long deadline)
2719 {
2720         struct ata_port *ap = link->ap;
2721         struct mv_host_priv *hpriv = ap->host->private_data;
2722         struct mv_port_priv *pp = ap->private_data;
2723         void __iomem *mmio = hpriv->base;
2724         int rc, attempts = 0, extra = 0;
2725         u32 sstatus;
2726         bool online;
2727
2728         mv_reset_channel(hpriv, mmio, ap->port_no);
2729         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
2730
2731         /* Workaround for errata FEr SATA#10 (part 2) */
2732         do {
2733                 const unsigned long *timing =
2734                                 sata_ehc_deb_timing(&link->eh_context);
2735
2736                 rc = sata_link_hardreset(link, timing, deadline + extra,
2737                                          &online, NULL);
2738                 rc = online ? -EAGAIN : rc;
2739                 if (rc)
2740                         return rc;
2741                 sata_scr_read(link, SCR_STATUS, &sstatus);
2742                 if (!IS_GEN_I(hpriv) && ++attempts >= 5 && sstatus == 0x121) {
2743                         /* Force 1.5gb/s link speed and try again */
2744                         mv_setup_ifcfg(mv_ap_base(ap), 0);
2745                         if (time_after(jiffies + HZ, deadline))
2746                                 extra = HZ; /* only extend it once, max */
2747                 }
2748         } while (sstatus != 0x0 && sstatus != 0x113 && sstatus != 0x123);
2749
2750         return rc;
2751 }
2752
2753 static void mv_eh_freeze(struct ata_port *ap)
2754 {
2755         struct mv_host_priv *hpriv = ap->host->private_data;
2756         unsigned int shift, hardport, port = ap->port_no;
2757         u32 main_irq_mask;
2758
2759         /* FIXME: handle coalescing completion events properly */
2760
2761         mv_stop_edma(ap);
2762         MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport);
2763
2764         /* disable assertion of portN err, done events */
2765         main_irq_mask = readl(hpriv->main_irq_mask_addr);
2766         main_irq_mask &= ~((DONE_IRQ | ERR_IRQ) << shift);
2767         writelfl(main_irq_mask, hpriv->main_irq_mask_addr);
2768 }
2769
2770 static void mv_eh_thaw(struct ata_port *ap)
2771 {
2772         struct mv_host_priv *hpriv = ap->host->private_data;
2773         unsigned int shift, hardport, port = ap->port_no;
2774         void __iomem *hc_mmio = mv_hc_base_from_port(hpriv->base, port);
2775         void __iomem *port_mmio = mv_ap_base(ap);
2776         u32 main_irq_mask, hc_irq_cause;
2777
2778         /* FIXME: handle coalescing completion events properly */
2779
2780         MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport);
2781
2782         /* clear EDMA errors on this port */
2783         writel(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
2784
2785         /* clear pending irq events */
2786         hc_irq_cause = readl(hc_mmio + HC_IRQ_CAUSE_OFS);
2787         hc_irq_cause &= ~((DEV_IRQ | DMA_IRQ) << hardport);
2788         writelfl(hc_irq_cause, hc_mmio + HC_IRQ_CAUSE_OFS);
2789
2790         /* enable assertion of portN err, done events */
2791         main_irq_mask = readl(hpriv->main_irq_mask_addr);
2792         main_irq_mask |= ((DONE_IRQ | ERR_IRQ) << shift);
2793         writelfl(main_irq_mask, hpriv->main_irq_mask_addr);
2794 }
2795
2796 /**
2797  *      mv_port_init - Perform some early initialization on a single port.
2798  *      @port: libata data structure storing shadow register addresses
2799  *      @port_mmio: base address of the port
2800  *
2801  *      Initialize shadow register mmio addresses, clear outstanding
2802  *      interrupts on the port, and unmask interrupts for the future
2803  *      start of the port.
2804  *
2805  *      LOCKING:
2806  *      Inherited from caller.
2807  */
2808 static void mv_port_init(struct ata_ioports *port,  void __iomem *port_mmio)
2809 {
2810         void __iomem *shd_base = port_mmio + SHD_BLK_OFS;
2811         unsigned serr_ofs;
2812
2813         /* PIO related setup
2814          */
2815         port->data_addr = shd_base + (sizeof(u32) * ATA_REG_DATA);
2816         port->error_addr =
2817                 port->feature_addr = shd_base + (sizeof(u32) * ATA_REG_ERR);
2818         port->nsect_addr = shd_base + (sizeof(u32) * ATA_REG_NSECT);
2819         port->lbal_addr = shd_base + (sizeof(u32) * ATA_REG_LBAL);
2820         port->lbam_addr = shd_base + (sizeof(u32) * ATA_REG_LBAM);
2821         port->lbah_addr = shd_base + (sizeof(u32) * ATA_REG_LBAH);
2822         port->device_addr = shd_base + (sizeof(u32) * ATA_REG_DEVICE);
2823         port->status_addr =
2824                 port->command_addr = shd_base + (sizeof(u32) * ATA_REG_STATUS);
2825         /* special case: control/altstatus doesn't have ATA_REG_ address */
2826         port->altstatus_addr = port->ctl_addr = shd_base + SHD_CTL_AST_OFS;
2827
2828         /* unused: */
2829         port->cmd_addr = port->bmdma_addr = port->scr_addr = NULL;
2830
2831         /* Clear any currently outstanding port interrupt conditions */
2832         serr_ofs = mv_scr_offset(SCR_ERROR);
2833         writelfl(readl(port_mmio + serr_ofs), port_mmio + serr_ofs);
2834         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
2835
2836         /* unmask all non-transient EDMA error interrupts */
2837         writelfl(~EDMA_ERR_IRQ_TRANSIENT, port_mmio + EDMA_ERR_IRQ_MASK_OFS);
2838
2839         VPRINTK("EDMA cfg=0x%08x EDMA IRQ err cause/mask=0x%08x/0x%08x\n",
2840                 readl(port_mmio + EDMA_CFG_OFS),
2841                 readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS),
2842                 readl(port_mmio + EDMA_ERR_IRQ_MASK_OFS));
2843 }
2844
2845 static unsigned int mv_in_pcix_mode(struct ata_host *host)
2846 {
2847         struct mv_host_priv *hpriv = host->private_data;
2848         void __iomem *mmio = hpriv->base;
2849         u32 reg;
2850
2851         if (!HAS_PCI(host) || !IS_PCIE(hpriv))
2852                 return 0;       /* not PCI-X capable */
2853         reg = readl(mmio + MV_PCI_MODE_OFS);
2854         if ((reg & MV_PCI_MODE_MASK) == 0)
2855                 return 0;       /* conventional PCI mode */
2856         return 1;       /* chip is in PCI-X mode */
2857 }
2858
2859 static int mv_pci_cut_through_okay(struct ata_host *host)
2860 {
2861         struct mv_host_priv *hpriv = host->private_data;
2862         void __iomem *mmio = hpriv->base;
2863         u32 reg;
2864
2865         if (!mv_in_pcix_mode(host)) {
2866                 reg = readl(mmio + PCI_COMMAND_OFS);
2867                 if (reg & PCI_COMMAND_MRDTRIG)
2868                         return 0; /* not okay */
2869         }
2870         return 1; /* okay */
2871 }
2872
2873 static int mv_chip_id(struct ata_host *host, unsigned int board_idx)
2874 {
2875         struct pci_dev *pdev = to_pci_dev(host->dev);
2876         struct mv_host_priv *hpriv = host->private_data;
2877         u32 hp_flags = hpriv->hp_flags;
2878
2879         switch (board_idx) {
2880         case chip_5080:
2881                 hpriv->ops = &mv5xxx_ops;
2882                 hp_flags |= MV_HP_GEN_I;
2883
2884                 switch (pdev->revision) {
2885                 case 0x1:
2886                         hp_flags |= MV_HP_ERRATA_50XXB0;
2887                         break;
2888                 case 0x3:
2889                         hp_flags |= MV_HP_ERRATA_50XXB2;
2890                         break;
2891                 default:
2892                         dev_printk(KERN_WARNING, &pdev->dev,
2893                            "Applying 50XXB2 workarounds to unknown rev\n");
2894                         hp_flags |= MV_HP_ERRATA_50XXB2;
2895                         break;
2896                 }
2897                 break;
2898
2899         case chip_504x:
2900         case chip_508x:
2901                 hpriv->ops = &mv5xxx_ops;
2902                 hp_flags |= MV_HP_GEN_I;
2903
2904                 switch (pdev->revision) {
2905                 case 0x0:
2906                         hp_flags |= MV_HP_ERRATA_50XXB0;
2907                         break;
2908                 case 0x3:
2909                         hp_flags |= MV_HP_ERRATA_50XXB2;
2910                         break;
2911                 default:
2912                         dev_printk(KERN_WARNING, &pdev->dev,
2913                            "Applying B2 workarounds to unknown rev\n");
2914                         hp_flags |= MV_HP_ERRATA_50XXB2;
2915                         break;
2916                 }
2917                 break;
2918
2919         case chip_604x:
2920         case chip_608x:
2921                 hpriv->ops = &mv6xxx_ops;
2922                 hp_flags |= MV_HP_GEN_II;
2923
2924                 switch (pdev->revision) {
2925                 case 0x7:
2926                         hp_flags |= MV_HP_ERRATA_60X1B2;
2927                         break;
2928                 case 0x9:
2929                         hp_flags |= MV_HP_ERRATA_60X1C0;
2930                         break;
2931                 default:
2932                         dev_printk(KERN_WARNING, &pdev->dev,
2933                                    "Applying B2 workarounds to unknown rev\n");
2934                         hp_flags |= MV_HP_ERRATA_60X1B2;
2935                         break;
2936                 }
2937                 break;
2938
2939         case chip_7042:
2940                 hp_flags |= MV_HP_PCIE | MV_HP_CUT_THROUGH;
2941                 if (pdev->vendor == PCI_VENDOR_ID_TTI &&
2942                     (pdev->device == 0x2300 || pdev->device == 0x2310))
2943                 {
2944                         /*
2945                          * Highpoint RocketRAID PCIe 23xx series cards:
2946                          *
2947                          * Unconfigured drives are treated as "Legacy"
2948                          * by the BIOS, and it overwrites sector 8 with
2949                          * a "Lgcy" metadata block prior to Linux boot.
2950                          *
2951                          * Configured drives (RAID or JBOD) leave sector 8
2952                          * alone, but instead overwrite a high numbered
2953                          * sector for the RAID metadata.  This sector can
2954                          * be determined exactly, by truncating the physical
2955                          * drive capacity to a nice even GB value.
2956                          *
2957                          * RAID metadata is at: (dev->n_sectors & ~0xfffff)
2958                          *
2959                          * Warn the user, lest they think we're just buggy.
2960                          */
2961                         printk(KERN_WARNING DRV_NAME ": Highpoint RocketRAID"
2962                                 " BIOS CORRUPTS DATA on all attached drives,"
2963                                 " regardless of if/how they are configured."
2964                                 " BEWARE!\n");
2965                         printk(KERN_WARNING DRV_NAME ": For data safety, do not"
2966                                 " use sectors 8-9 on \"Legacy\" drives,"
2967                                 " and avoid the final two gigabytes on"
2968                                 " all RocketRAID BIOS initialized drives.\n");
2969                 }
2970                 /* drop through */
2971         case chip_6042:
2972                 hpriv->ops = &mv6xxx_ops;
2973                 hp_flags |= MV_HP_GEN_IIE;
2974                 if (board_idx == chip_6042 && mv_pci_cut_through_okay(host))
2975                         hp_flags |= MV_HP_CUT_THROUGH;
2976
2977                 switch (pdev->revision) {
2978                 case 0x0:
2979                         hp_flags |= MV_HP_ERRATA_XX42A0;
2980                         break;
2981                 case 0x1:
2982                         hp_flags |= MV_HP_ERRATA_60X1C0;
2983                         break;
2984                 default:
2985                         dev_printk(KERN_WARNING, &pdev->dev,
2986                            "Applying 60X1C0 workarounds to unknown rev\n");
2987                         hp_flags |= MV_HP_ERRATA_60X1C0;
2988                         break;
2989                 }
2990                 break;
2991         case chip_soc:
2992                 hpriv->ops = &mv_soc_ops;
2993                 hp_flags |= MV_HP_ERRATA_60X1C0;
2994                 break;
2995
2996         default:
2997                 dev_printk(KERN_ERR, host->dev,
2998                            "BUG: invalid board index %u\n", board_idx);
2999                 return 1;
3000         }
3001
3002         hpriv->hp_flags = hp_flags;
3003         if (hp_flags & MV_HP_PCIE) {
3004                 hpriv->irq_cause_ofs    = PCIE_IRQ_CAUSE_OFS;
3005                 hpriv->irq_mask_ofs     = PCIE_IRQ_MASK_OFS;
3006                 hpriv->unmask_all_irqs  = PCIE_UNMASK_ALL_IRQS;
3007         } else {
3008                 hpriv->irq_cause_ofs    = PCI_IRQ_CAUSE_OFS;
3009                 hpriv->irq_mask_ofs     = PCI_IRQ_MASK_OFS;
3010                 hpriv->unmask_all_irqs  = PCI_UNMASK_ALL_IRQS;
3011         }
3012
3013         return 0;
3014 }
3015
3016 /**
3017  *      mv_init_host - Perform some early initialization of the host.
3018  *      @host: ATA host to initialize
3019  *      @board_idx: controller index
3020  *
3021  *      If possible, do an early global reset of the host.  Then do
3022  *      our port init and clear/unmask all/relevant host interrupts.
3023  *
3024  *      LOCKING:
3025  *      Inherited from caller.
3026  */
3027 static int mv_init_host(struct ata_host *host, unsigned int board_idx)
3028 {
3029         int rc = 0, n_hc, port, hc;
3030         struct mv_host_priv *hpriv = host->private_data;
3031         void __iomem *mmio = hpriv->base;
3032
3033         rc = mv_chip_id(host, board_idx);
3034         if (rc)
3035                 goto done;
3036
3037         if (HAS_PCI(host)) {
3038                 hpriv->main_irq_cause_addr = mmio + PCI_HC_MAIN_IRQ_CAUSE_OFS;
3039                 hpriv->main_irq_mask_addr  = mmio + PCI_HC_MAIN_IRQ_MASK_OFS;
3040         } else {
3041                 hpriv->main_irq_cause_addr = mmio + SOC_HC_MAIN_IRQ_CAUSE_OFS;
3042                 hpriv->main_irq_mask_addr  = mmio + SOC_HC_MAIN_IRQ_MASK_OFS;
3043         }
3044
3045         /* global interrupt mask: 0 == mask everything */
3046         writel(0, hpriv->main_irq_mask_addr);
3047
3048         n_hc = mv_get_hc_count(host->ports[0]->flags);
3049
3050         for (port = 0; port < host->n_ports; port++)
3051                 hpriv->ops->read_preamp(hpriv, port, mmio);
3052
3053         rc = hpriv->ops->reset_hc(hpriv, mmio, n_hc);
3054         if (rc)
3055                 goto done;
3056
3057         hpriv->ops->reset_flash(hpriv, mmio);
3058         hpriv->ops->reset_bus(host, mmio);
3059         hpriv->ops->enable_leds(hpriv, mmio);
3060
3061         for (port = 0; port < host->n_ports; port++) {
3062                 struct ata_port *ap = host->ports[port];
3063                 void __iomem *port_mmio = mv_port_base(mmio, port);
3064
3065                 mv_port_init(&ap->ioaddr, port_mmio);
3066
3067 #ifdef CONFIG_PCI
3068                 if (HAS_PCI(host)) {
3069                         unsigned int offset = port_mmio - mmio;
3070                         ata_port_pbar_desc(ap, MV_PRIMARY_BAR, -1, "mmio");
3071                         ata_port_pbar_desc(ap, MV_PRIMARY_BAR, offset, "port");
3072                 }
3073 #endif
3074         }
3075
3076         for (hc = 0; hc < n_hc; hc++) {
3077                 void __iomem *hc_mmio = mv_hc_base(mmio, hc);
3078
3079                 VPRINTK("HC%i: HC config=0x%08x HC IRQ cause "
3080                         "(before clear)=0x%08x\n", hc,
3081                         readl(hc_mmio + HC_CFG_OFS),
3082                         readl(hc_mmio + HC_IRQ_CAUSE_OFS));
3083
3084                 /* Clear any currently outstanding hc interrupt conditions */
3085                 writelfl(0, hc_mmio + HC_IRQ_CAUSE_OFS);
3086         }
3087
3088         if (HAS_PCI(host)) {
3089                 /* Clear any currently outstanding host interrupt conditions */
3090                 writelfl(0, mmio + hpriv->irq_cause_ofs);
3091
3092                 /* and unmask interrupt generation for host regs */
3093                 writelfl(hpriv->unmask_all_irqs, mmio + hpriv->irq_mask_ofs);
3094                 if (IS_GEN_I(hpriv))
3095                         writelfl(~HC_MAIN_MASKED_IRQS_5,
3096                                  hpriv->main_irq_mask_addr);
3097                 else
3098                         writelfl(~HC_MAIN_MASKED_IRQS,
3099                                  hpriv->main_irq_mask_addr);
3100
3101                 VPRINTK("HC MAIN IRQ cause/mask=0x%08x/0x%08x "
3102                         "PCI int cause/mask=0x%08x/0x%08x\n",
3103                         readl(hpriv->main_irq_cause_addr),
3104                         readl(hpriv->main_irq_mask_addr),
3105                         readl(mmio + hpriv->irq_cause_ofs),
3106                         readl(mmio + hpriv->irq_mask_ofs));
3107         } else {
3108                 writelfl(~HC_MAIN_MASKED_IRQS_SOC,
3109                          hpriv->main_irq_mask_addr);
3110                 VPRINTK("HC MAIN IRQ cause/mask=0x%08x/0x%08x\n",
3111                         readl(hpriv->main_irq_cause_addr),
3112                         readl(hpriv->main_irq_mask_addr));
3113         }
3114 done:
3115         return rc;
3116 }
3117
3118 static int mv_create_dma_pools(struct mv_host_priv *hpriv, struct device *dev)
3119 {
3120         hpriv->crqb_pool   = dmam_pool_create("crqb_q", dev, MV_CRQB_Q_SZ,
3121                                                              MV_CRQB_Q_SZ, 0);
3122         if (!hpriv->crqb_pool)
3123                 return -ENOMEM;
3124
3125         hpriv->crpb_pool   = dmam_pool_create("crpb_q", dev, MV_CRPB_Q_SZ,
3126                                                              MV_CRPB_Q_SZ, 0);
3127         if (!hpriv->crpb_pool)
3128                 return -ENOMEM;
3129
3130         hpriv->sg_tbl_pool = dmam_pool_create("sg_tbl", dev, MV_SG_TBL_SZ,
3131                                                              MV_SG_TBL_SZ, 0);
3132         if (!hpriv->sg_tbl_pool)
3133                 return -ENOMEM;
3134
3135         return 0;
3136 }
3137
3138 static void mv_conf_mbus_windows(struct mv_host_priv *hpriv,
3139                                  struct mbus_dram_target_info *dram)
3140 {
3141         int i;
3142
3143         for (i = 0; i < 4; i++) {
3144                 writel(0, hpriv->base + WINDOW_CTRL(i));
3145                 writel(0, hpriv->base + WINDOW_BASE(i));
3146         }
3147
3148         for (i = 0; i < dram->num_cs; i++) {
3149                 struct mbus_dram_window *cs = dram->cs + i;
3150
3151                 writel(((cs->size - 1) & 0xffff0000) |
3152                         (cs->mbus_attr << 8) |
3153                         (dram->mbus_dram_target_id << 4) | 1,
3154                         hpriv->base + WINDOW_CTRL(i));
3155                 writel(cs->base, hpriv->base + WINDOW_BASE(i));
3156         }
3157 }
3158
3159 /**
3160  *      mv_platform_probe - handle a positive probe of an soc Marvell
3161  *      host
3162  *      @pdev: platform device found
3163  *
3164  *      LOCKING:
3165  *      Inherited from caller.
3166  */
3167 static int mv_platform_probe(struct platform_device *pdev)
3168 {
3169         static int printed_version;
3170         const struct mv_sata_platform_data *mv_platform_data;
3171         const struct ata_port_info *ppi[] =
3172             { &mv_port_info[chip_soc], NULL };
3173         struct ata_host *host;
3174         struct mv_host_priv *hpriv;
3175         struct resource *res;
3176         int n_ports, rc;
3177
3178         if (!printed_version++)
3179                 dev_printk(KERN_INFO, &pdev->dev, "version " DRV_VERSION "\n");
3180
3181         /*
3182          * Simple resource validation ..
3183          */
3184         if (unlikely(pdev->num_resources != 2)) {
3185                 dev_err(&pdev->dev, "invalid number of resources\n");
3186                 return -EINVAL;
3187         }
3188
3189         /*
3190          * Get the register base first
3191          */
3192         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
3193         if (res == NULL)
3194                 return -EINVAL;
3195
3196         /* allocate host */
3197         mv_platform_data = pdev->dev.platform_data;
3198         n_ports = mv_platform_data->n_ports;
3199
3200         host = ata_host_alloc_pinfo(&pdev->dev, ppi, n_ports);
3201         hpriv = devm_kzalloc(&pdev->dev, sizeof(*hpriv), GFP_KERNEL);
3202
3203         if (!host || !hpriv)
3204                 return -ENOMEM;
3205         host->private_data = hpriv;
3206         hpriv->n_ports = n_ports;
3207
3208         host->iomap = NULL;
3209         hpriv->base = devm_ioremap(&pdev->dev, res->start,
3210                                    res->end - res->start + 1);
3211         hpriv->base -= MV_SATAHC0_REG_BASE;
3212
3213         /*
3214          * (Re-)program MBUS remapping windows if we are asked to.
3215          */
3216         if (mv_platform_data->dram != NULL)
3217                 mv_conf_mbus_windows(hpriv, mv_platform_data->dram);
3218
3219         rc = mv_create_dma_pools(hpriv, &pdev->dev);
3220         if (rc)
3221                 return rc;
3222
3223         /* initialize adapter */
3224         rc = mv_init_host(host, chip_soc);
3225         if (rc)
3226                 return rc;
3227
3228         dev_printk(KERN_INFO, &pdev->dev,
3229                    "slots %u ports %d\n", (unsigned)MV_MAX_Q_DEPTH,
3230                    host->n_ports);
3231
3232         return ata_host_activate(host, platform_get_irq(pdev, 0), mv_interrupt,
3233                                  IRQF_SHARED, &mv6_sht);
3234 }
3235
3236 /*
3237  *
3238  *      mv_platform_remove    -       unplug a platform interface
3239  *      @pdev: platform device
3240  *
3241  *      A platform bus SATA device has been unplugged. Perform the needed
3242  *      cleanup. Also called on module unload for any active devices.
3243  */
3244 static int __devexit mv_platform_remove(struct platform_device *pdev)
3245 {
3246         struct device *dev = &pdev->dev;
3247         struct ata_host *host = dev_get_drvdata(dev);
3248
3249         ata_host_detach(host);
3250         return 0;
3251 }
3252
3253 static struct platform_driver mv_platform_driver = {
3254         .probe                  = mv_platform_probe,
3255         .remove                 = __devexit_p(mv_platform_remove),
3256         .driver                 = {
3257                                    .name = DRV_NAME,
3258                                    .owner = THIS_MODULE,
3259                                   },
3260 };
3261
3262
3263 #ifdef CONFIG_PCI
3264 static int mv_pci_init_one(struct pci_dev *pdev,
3265                            const struct pci_device_id *ent);
3266
3267
3268 static struct pci_driver mv_pci_driver = {
3269         .name                   = DRV_NAME,
3270         .id_table               = mv_pci_tbl,
3271         .probe                  = mv_pci_init_one,
3272         .remove                 = ata_pci_remove_one,
3273 };
3274
3275 /*
3276  * module options
3277  */
3278 static int msi;       /* Use PCI msi; either zero (off, default) or non-zero */
3279
3280
3281 /* move to PCI layer or libata core? */
3282 static int pci_go_64(struct pci_dev *pdev)
3283 {
3284         int rc;
3285
3286         if (!pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
3287                 rc = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
3288                 if (rc) {
3289                         rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
3290                         if (rc) {
3291                                 dev_printk(KERN_ERR, &pdev->dev,
3292                                            "64-bit DMA enable failed\n");
3293                                 return rc;
3294                         }
3295                 }
3296         } else {
3297                 rc = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
3298                 if (rc) {
3299                         dev_printk(KERN_ERR, &pdev->dev,
3300                                    "32-bit DMA enable failed\n");
3301                         return rc;
3302                 }
3303                 rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
3304                 if (rc) {
3305                         dev_printk(KERN_ERR, &pdev->dev,
3306                                    "32-bit consistent DMA enable failed\n");
3307                         return rc;
3308                 }
3309         }
3310
3311         return rc;
3312 }
3313
3314 /**
3315  *      mv_print_info - Dump key info to kernel log for perusal.
3316  *      @host: ATA host to print info about
3317  *
3318  *      FIXME: complete this.
3319  *
3320  *      LOCKING:
3321  *      Inherited from caller.
3322  */
3323 static void mv_print_info(struct ata_host *host)
3324 {
3325         struct pci_dev *pdev = to_pci_dev(host->dev);
3326         struct mv_host_priv *hpriv = host->private_data;
3327         u8 scc;
3328         const char *scc_s, *gen;
3329
3330         /* Use this to determine the HW stepping of the chip so we know
3331          * what errata to workaround
3332          */
3333         pci_read_config_byte(pdev, PCI_CLASS_DEVICE, &scc);
3334         if (scc == 0)
3335                 scc_s = "SCSI";
3336         else if (scc == 0x01)
3337                 scc_s = "RAID";
3338         else
3339                 scc_s = "?";
3340
3341         if (IS_GEN_I(hpriv))
3342                 gen = "I";
3343         else if (IS_GEN_II(hpriv))
3344                 gen = "II";
3345         else if (IS_GEN_IIE(hpriv))
3346                 gen = "IIE";
3347         else
3348                 gen = "?";
3349
3350         dev_printk(KERN_INFO, &pdev->dev,
3351                "Gen-%s %u slots %u ports %s mode IRQ via %s\n",
3352                gen, (unsigned)MV_MAX_Q_DEPTH, host->n_ports,
3353                scc_s, (MV_HP_FLAG_MSI & hpriv->hp_flags) ? "MSI" : "INTx");
3354 }
3355
3356 /**
3357  *      mv_pci_init_one - handle a positive probe of a PCI Marvell host
3358  *      @pdev: PCI device found
3359  *      @ent: PCI device ID entry for the matched host
3360  *
3361  *      LOCKING:
3362  *      Inherited from caller.
3363  */
3364 static int mv_pci_init_one(struct pci_dev *pdev,
3365                            const struct pci_device_id *ent)
3366 {
3367         static int printed_version;
3368         unsigned int board_idx = (unsigned int)ent->driver_data;
3369         const struct ata_port_info *ppi[] = { &mv_port_info[board_idx], NULL };
3370         struct ata_host *host;
3371         struct mv_host_priv *hpriv;
3372         int n_ports, rc;
3373
3374         if (!printed_version++)
3375                 dev_printk(KERN_INFO, &pdev->dev, "version " DRV_VERSION "\n");
3376
3377         /* allocate host */
3378         n_ports = mv_get_hc_count(ppi[0]->flags) * MV_PORTS_PER_HC;
3379
3380         host = ata_host_alloc_pinfo(&pdev->dev, ppi, n_ports);
3381         hpriv = devm_kzalloc(&pdev->dev, sizeof(*hpriv), GFP_KERNEL);
3382         if (!host || !hpriv)
3383                 return -ENOMEM;
3384         host->private_data = hpriv;
3385         hpriv->n_ports = n_ports;
3386
3387         /* acquire resources */
3388         rc = pcim_enable_device(pdev);
3389         if (rc)
3390                 return rc;
3391
3392         rc = pcim_iomap_regions(pdev, 1 << MV_PRIMARY_BAR, DRV_NAME);
3393         if (rc == -EBUSY)
3394                 pcim_pin_device(pdev);
3395         if (rc)
3396                 return rc;
3397         host->iomap = pcim_iomap_table(pdev);
3398         hpriv->base = host->iomap[MV_PRIMARY_BAR];
3399
3400         rc = pci_go_64(pdev);
3401         if (rc)
3402                 return rc;
3403
3404         rc = mv_create_dma_pools(hpriv, &pdev->dev);
3405         if (rc)
3406                 return rc;
3407
3408         /* initialize adapter */
3409         rc = mv_init_host(host, board_idx);
3410         if (rc)
3411                 return rc;
3412
3413         /* Enable interrupts */
3414         if (msi && pci_enable_msi(pdev))
3415                 pci_intx(pdev, 1);
3416
3417         mv_dump_pci_cfg(pdev, 0x68);
3418         mv_print_info(host);
3419
3420         pci_set_master(pdev);
3421         pci_try_set_mwi(pdev);
3422         return ata_host_activate(host, pdev->irq, mv_interrupt, IRQF_SHARED,
3423                                  IS_GEN_I(hpriv) ? &mv5_sht : &mv6_sht);
3424 }
3425 #endif
3426
3427 static int mv_platform_probe(struct platform_device *pdev);
3428 static int __devexit mv_platform_remove(struct platform_device *pdev);
3429
3430 static int __init mv_init(void)
3431 {
3432         int rc = -ENODEV;
3433 #ifdef CONFIG_PCI
3434         rc = pci_register_driver(&mv_pci_driver);
3435         if (rc < 0)
3436                 return rc;
3437 #endif
3438         rc = platform_driver_register(&mv_platform_driver);
3439
3440 #ifdef CONFIG_PCI
3441         if (rc < 0)
3442                 pci_unregister_driver(&mv_pci_driver);
3443 #endif
3444         return rc;
3445 }
3446
3447 static void __exit mv_exit(void)
3448 {
3449 #ifdef CONFIG_PCI
3450         pci_unregister_driver(&mv_pci_driver);
3451 #endif
3452         platform_driver_unregister(&mv_platform_driver);
3453 }
3454
3455 MODULE_AUTHOR("Brett Russ");
3456 MODULE_DESCRIPTION("SCSI low-level driver for Marvell SATA controllers");
3457 MODULE_LICENSE("GPL");
3458 MODULE_DEVICE_TABLE(pci, mv_pci_tbl);
3459 MODULE_VERSION(DRV_VERSION);
3460 MODULE_ALIAS("platform:" DRV_NAME);
3461
3462 #ifdef CONFIG_PCI
3463 module_param(msi, int, 0444);
3464 MODULE_PARM_DESC(msi, "Enable use of PCI MSI (0=off, 1=on)");
3465 #endif
3466
3467 module_init(mv_init);
3468 module_exit(mv_exit);