sata_mv: cleanup chipset GENeration FLAGS
[linux-2.6.git] / drivers / ata / sata_mv.c
1 /*
2  * sata_mv.c - Marvell SATA support
3  *
4  * Copyright 2008: Marvell Corporation, all rights reserved.
5  * Copyright 2005: EMC Corporation, all rights reserved.
6  * Copyright 2005 Red Hat, Inc.  All rights reserved.
7  *
8  * Please ALWAYS copy linux-ide@vger.kernel.org on emails.
9  *
10  * This program is free software; you can redistribute it and/or modify
11  * it under the terms of the GNU General Public License as published by
12  * the Free Software Foundation; version 2 of the License.
13  *
14  * This program is distributed in the hope that it will be useful,
15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
17  * GNU General Public License for more details.
18  *
19  * You should have received a copy of the GNU General Public License
20  * along with this program; if not, write to the Free Software
21  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
22  *
23  */
24
25 /*
26  * sata_mv TODO list:
27  *
28  * --> Errata workaround for NCQ device errors.
29  *
30  * --> More errata workarounds for PCI-X.
31  *
32  * --> Complete a full errata audit for all chipsets to identify others.
33  *
34  * --> ATAPI support (Marvell claims the 60xx/70xx chips can do it).
35  *
36  * --> Develop a low-power-consumption strategy, and implement it.
37  *
38  * --> [Experiment, low priority] Investigate interrupt coalescing.
39  *       Quite often, especially with PCI Message Signalled Interrupts (MSI),
40  *       the overhead reduced by interrupt mitigation is quite often not
41  *       worth the latency cost.
42  *
43  * --> [Experiment, Marvell value added] Is it possible to use target
44  *       mode to cross-connect two Linux boxes with Marvell cards?  If so,
45  *       creating LibATA target mode support would be very interesting.
46  *
47  *       Target mode, for those without docs, is the ability to directly
48  *       connect two SATA ports.
49  */
50
51 #include <linux/kernel.h>
52 #include <linux/module.h>
53 #include <linux/pci.h>
54 #include <linux/init.h>
55 #include <linux/blkdev.h>
56 #include <linux/delay.h>
57 #include <linux/interrupt.h>
58 #include <linux/dmapool.h>
59 #include <linux/dma-mapping.h>
60 #include <linux/device.h>
61 #include <linux/platform_device.h>
62 #include <linux/ata_platform.h>
63 #include <linux/mbus.h>
64 #include <linux/bitops.h>
65 #include <scsi/scsi_host.h>
66 #include <scsi/scsi_cmnd.h>
67 #include <scsi/scsi_device.h>
68 #include <linux/libata.h>
69
70 #define DRV_NAME        "sata_mv"
71 #define DRV_VERSION     "1.25"
72
73 enum {
74         /* BAR's are enumerated in terms of pci_resource_start() terms */
75         MV_PRIMARY_BAR          = 0,    /* offset 0x10: memory space */
76         MV_IO_BAR               = 2,    /* offset 0x18: IO space */
77         MV_MISC_BAR             = 3,    /* offset 0x1c: FLASH, NVRAM, SRAM */
78
79         MV_MAJOR_REG_AREA_SZ    = 0x10000,      /* 64KB */
80         MV_MINOR_REG_AREA_SZ    = 0x2000,       /* 8KB */
81
82         MV_PCI_REG_BASE         = 0,
83         MV_IRQ_COAL_REG_BASE    = 0x18000,      /* 6xxx part only */
84         MV_IRQ_COAL_CAUSE               = (MV_IRQ_COAL_REG_BASE + 0x08),
85         MV_IRQ_COAL_CAUSE_LO            = (MV_IRQ_COAL_REG_BASE + 0x88),
86         MV_IRQ_COAL_CAUSE_HI            = (MV_IRQ_COAL_REG_BASE + 0x8c),
87         MV_IRQ_COAL_THRESHOLD           = (MV_IRQ_COAL_REG_BASE + 0xcc),
88         MV_IRQ_COAL_TIME_THRESHOLD      = (MV_IRQ_COAL_REG_BASE + 0xd0),
89
90         MV_SATAHC0_REG_BASE     = 0x20000,
91         MV_FLASH_CTL_OFS        = 0x1046c,
92         MV_GPIO_PORT_CTL_OFS    = 0x104f0,
93         MV_RESET_CFG_OFS        = 0x180d8,
94
95         MV_PCI_REG_SZ           = MV_MAJOR_REG_AREA_SZ,
96         MV_SATAHC_REG_SZ        = MV_MAJOR_REG_AREA_SZ,
97         MV_SATAHC_ARBTR_REG_SZ  = MV_MINOR_REG_AREA_SZ,         /* arbiter */
98         MV_PORT_REG_SZ          = MV_MINOR_REG_AREA_SZ,
99
100         MV_MAX_Q_DEPTH          = 32,
101         MV_MAX_Q_DEPTH_MASK     = MV_MAX_Q_DEPTH - 1,
102
103         /* CRQB needs alignment on a 1KB boundary. Size == 1KB
104          * CRPB needs alignment on a 256B boundary. Size == 256B
105          * ePRD (SG) entries need alignment on a 16B boundary. Size == 16B
106          */
107         MV_CRQB_Q_SZ            = (32 * MV_MAX_Q_DEPTH),
108         MV_CRPB_Q_SZ            = (8 * MV_MAX_Q_DEPTH),
109         MV_MAX_SG_CT            = 256,
110         MV_SG_TBL_SZ            = (16 * MV_MAX_SG_CT),
111
112         /* Determine hc from 0-7 port: hc = port >> MV_PORT_HC_SHIFT */
113         MV_PORT_HC_SHIFT        = 2,
114         MV_PORTS_PER_HC         = (1 << MV_PORT_HC_SHIFT), /* 4 */
115         /* Determine hc port from 0-7 port: hardport = port & MV_PORT_MASK */
116         MV_PORT_MASK            = (MV_PORTS_PER_HC - 1),   /* 3 */
117
118         /* Host Flags */
119         MV_FLAG_DUAL_HC         = (1 << 30),  /* two SATA Host Controllers */
120         MV_FLAG_IRQ_COALESCE    = (1 << 29),  /* IRQ coalescing capability */
121
122         MV_COMMON_FLAGS         = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
123                                   ATA_FLAG_MMIO | ATA_FLAG_PIO_POLLING,
124
125         MV_GEN_I_FLAGS          = MV_COMMON_FLAGS | ATA_FLAG_NO_ATAPI,
126
127         MV_GEN_II_FLAGS         = MV_COMMON_FLAGS | MV_FLAG_IRQ_COALESCE |
128                                   ATA_FLAG_PMP | ATA_FLAG_ACPI_SATA |
129                                   ATA_FLAG_NCQ | ATA_FLAG_NO_ATAPI,
130
131         MV_GEN_IIE_FLAGS        = MV_GEN_II_FLAGS | ATA_FLAG_AN,
132
133         CRQB_FLAG_READ          = (1 << 0),
134         CRQB_TAG_SHIFT          = 1,
135         CRQB_IOID_SHIFT         = 6,    /* CRQB Gen-II/IIE IO Id shift */
136         CRQB_PMP_SHIFT          = 12,   /* CRQB Gen-II/IIE PMP shift */
137         CRQB_HOSTQ_SHIFT        = 17,   /* CRQB Gen-II/IIE HostQueTag shift */
138         CRQB_CMD_ADDR_SHIFT     = 8,
139         CRQB_CMD_CS             = (0x2 << 11),
140         CRQB_CMD_LAST           = (1 << 15),
141
142         CRPB_FLAG_STATUS_SHIFT  = 8,
143         CRPB_IOID_SHIFT_6       = 5,    /* CRPB Gen-II IO Id shift */
144         CRPB_IOID_SHIFT_7       = 7,    /* CRPB Gen-IIE IO Id shift */
145
146         EPRD_FLAG_END_OF_TBL    = (1 << 31),
147
148         /* PCI interface registers */
149
150         PCI_COMMAND_OFS         = 0xc00,
151         PCI_COMMAND_MRDTRIG     = (1 << 7),     /* PCI Master Read Trigger */
152
153         PCI_MAIN_CMD_STS_OFS    = 0xd30,
154         STOP_PCI_MASTER         = (1 << 2),
155         PCI_MASTER_EMPTY        = (1 << 3),
156         GLOB_SFT_RST            = (1 << 4),
157
158         MV_PCI_MODE_OFS         = 0xd00,
159         MV_PCI_MODE_MASK        = 0x30,
160
161         MV_PCI_EXP_ROM_BAR_CTL  = 0xd2c,
162         MV_PCI_DISC_TIMER       = 0xd04,
163         MV_PCI_MSI_TRIGGER      = 0xc38,
164         MV_PCI_SERR_MASK        = 0xc28,
165         MV_PCI_XBAR_TMOUT_OFS   = 0x1d04,
166         MV_PCI_ERR_LOW_ADDRESS  = 0x1d40,
167         MV_PCI_ERR_HIGH_ADDRESS = 0x1d44,
168         MV_PCI_ERR_ATTRIBUTE    = 0x1d48,
169         MV_PCI_ERR_COMMAND      = 0x1d50,
170
171         PCI_IRQ_CAUSE_OFS       = 0x1d58,
172         PCI_IRQ_MASK_OFS        = 0x1d5c,
173         PCI_UNMASK_ALL_IRQS     = 0x7fffff,     /* bits 22-0 */
174
175         PCIE_IRQ_CAUSE_OFS      = 0x1900,
176         PCIE_IRQ_MASK_OFS       = 0x1910,
177         PCIE_UNMASK_ALL_IRQS    = 0x40a,        /* assorted bits */
178
179         /* Host Controller Main Interrupt Cause/Mask registers (1 per-chip) */
180         PCI_HC_MAIN_IRQ_CAUSE_OFS = 0x1d60,
181         PCI_HC_MAIN_IRQ_MASK_OFS  = 0x1d64,
182         SOC_HC_MAIN_IRQ_CAUSE_OFS = 0x20020,
183         SOC_HC_MAIN_IRQ_MASK_OFS  = 0x20024,
184         ERR_IRQ                 = (1 << 0),     /* shift by port # */
185         DONE_IRQ                = (1 << 1),     /* shift by port # */
186         HC0_IRQ_PEND            = 0x1ff,        /* bits 0-8 = HC0's ports */
187         HC_SHIFT                = 9,            /* bits 9-17 = HC1's ports */
188         PCI_ERR                 = (1 << 18),
189         TRAN_LO_DONE            = (1 << 19),    /* 6xxx: IRQ coalescing */
190         TRAN_HI_DONE            = (1 << 20),    /* 6xxx: IRQ coalescing */
191         PORTS_0_3_COAL_DONE     = (1 << 8),
192         PORTS_4_7_COAL_DONE     = (1 << 17),
193         PORTS_0_7_COAL_DONE     = (1 << 21),    /* 6xxx: IRQ coalescing */
194         GPIO_INT                = (1 << 22),
195         SELF_INT                = (1 << 23),
196         TWSI_INT                = (1 << 24),
197         HC_MAIN_RSVD            = (0x7f << 25), /* bits 31-25 */
198         HC_MAIN_RSVD_5          = (0x1fff << 19), /* bits 31-19 */
199         HC_MAIN_RSVD_SOC        = (0x3fffffb << 6),     /* bits 31-9, 7-6 */
200
201         /* SATAHC registers */
202         HC_CFG_OFS              = 0,
203
204         HC_IRQ_CAUSE_OFS        = 0x14,
205         DMA_IRQ                 = (1 << 0),     /* shift by port # */
206         HC_COAL_IRQ             = (1 << 4),     /* IRQ coalescing */
207         DEV_IRQ                 = (1 << 8),     /* shift by port # */
208
209         /* Shadow block registers */
210         SHD_BLK_OFS             = 0x100,
211         SHD_CTL_AST_OFS         = 0x20,         /* ofs from SHD_BLK_OFS */
212
213         /* SATA registers */
214         SATA_STATUS_OFS         = 0x300,  /* ctrl, err regs follow status */
215         SATA_ACTIVE_OFS         = 0x350,
216         SATA_FIS_IRQ_CAUSE_OFS  = 0x364,
217         SATA_FIS_IRQ_AN         = (1 << 9),     /* async notification */
218
219         LTMODE_OFS              = 0x30c,
220         LTMODE_BIT8             = (1 << 8),     /* unknown, but necessary */
221
222         PHY_MODE3               = 0x310,
223         PHY_MODE4               = 0x314,
224         PHY_MODE4_CFG_MASK      = 0x00000003,   /* phy internal config field */
225         PHY_MODE4_CFG_VALUE     = 0x00000001,   /* phy internal config field */
226         PHY_MODE4_RSVD_ZEROS    = 0x5de3fffa,   /* Gen2e always write zeros */
227         PHY_MODE4_RSVD_ONES     = 0x00000005,   /* Gen2e always write ones */
228
229         PHY_MODE2               = 0x330,
230         SATA_IFCTL_OFS          = 0x344,
231         SATA_TESTCTL_OFS        = 0x348,
232         SATA_IFSTAT_OFS         = 0x34c,
233         VENDOR_UNIQUE_FIS_OFS   = 0x35c,
234
235         FISCFG_OFS              = 0x360,
236         FISCFG_WAIT_DEV_ERR     = (1 << 8),     /* wait for host on DevErr */
237         FISCFG_SINGLE_SYNC      = (1 << 16),    /* SYNC on DMA activation */
238
239         MV5_PHY_MODE            = 0x74,
240         MV5_LTMODE_OFS          = 0x30,
241         MV5_PHY_CTL_OFS         = 0x0C,
242         SATA_INTERFACE_CFG_OFS  = 0x050,
243
244         MV_M2_PREAMP_MASK       = 0x7e0,
245
246         /* Port registers */
247         EDMA_CFG_OFS            = 0,
248         EDMA_CFG_Q_DEPTH        = 0x1f,         /* max device queue depth */
249         EDMA_CFG_NCQ            = (1 << 5),     /* for R/W FPDMA queued */
250         EDMA_CFG_NCQ_GO_ON_ERR  = (1 << 14),    /* continue on error */
251         EDMA_CFG_RD_BRST_EXT    = (1 << 11),    /* read burst 512B */
252         EDMA_CFG_WR_BUFF_LEN    = (1 << 13),    /* write buffer 512B */
253         EDMA_CFG_EDMA_FBS       = (1 << 16),    /* EDMA FIS-Based Switching */
254         EDMA_CFG_FBS            = (1 << 26),    /* FIS-Based Switching */
255
256         EDMA_ERR_IRQ_CAUSE_OFS  = 0x8,
257         EDMA_ERR_IRQ_MASK_OFS   = 0xc,
258         EDMA_ERR_D_PAR          = (1 << 0),     /* UDMA data parity err */
259         EDMA_ERR_PRD_PAR        = (1 << 1),     /* UDMA PRD parity err */
260         EDMA_ERR_DEV            = (1 << 2),     /* device error */
261         EDMA_ERR_DEV_DCON       = (1 << 3),     /* device disconnect */
262         EDMA_ERR_DEV_CON        = (1 << 4),     /* device connected */
263         EDMA_ERR_SERR           = (1 << 5),     /* SError bits [WBDST] raised */
264         EDMA_ERR_SELF_DIS       = (1 << 7),     /* Gen II/IIE self-disable */
265         EDMA_ERR_SELF_DIS_5     = (1 << 8),     /* Gen I self-disable */
266         EDMA_ERR_BIST_ASYNC     = (1 << 8),     /* BIST FIS or Async Notify */
267         EDMA_ERR_TRANS_IRQ_7    = (1 << 8),     /* Gen IIE transprt layer irq */
268         EDMA_ERR_CRQB_PAR       = (1 << 9),     /* CRQB parity error */
269         EDMA_ERR_CRPB_PAR       = (1 << 10),    /* CRPB parity error */
270         EDMA_ERR_INTRL_PAR      = (1 << 11),    /* internal parity error */
271         EDMA_ERR_IORDY          = (1 << 12),    /* IORdy timeout */
272
273         EDMA_ERR_LNK_CTRL_RX    = (0xf << 13),  /* link ctrl rx error */
274         EDMA_ERR_LNK_CTRL_RX_0  = (1 << 13),    /* transient: CRC err */
275         EDMA_ERR_LNK_CTRL_RX_1  = (1 << 14),    /* transient: FIFO err */
276         EDMA_ERR_LNK_CTRL_RX_2  = (1 << 15),    /* fatal: caught SYNC */
277         EDMA_ERR_LNK_CTRL_RX_3  = (1 << 16),    /* transient: FIS rx err */
278
279         EDMA_ERR_LNK_DATA_RX    = (0xf << 17),  /* link data rx error */
280
281         EDMA_ERR_LNK_CTRL_TX    = (0x1f << 21), /* link ctrl tx error */
282         EDMA_ERR_LNK_CTRL_TX_0  = (1 << 21),    /* transient: CRC err */
283         EDMA_ERR_LNK_CTRL_TX_1  = (1 << 22),    /* transient: FIFO err */
284         EDMA_ERR_LNK_CTRL_TX_2  = (1 << 23),    /* transient: caught SYNC */
285         EDMA_ERR_LNK_CTRL_TX_3  = (1 << 24),    /* transient: caught DMAT */
286         EDMA_ERR_LNK_CTRL_TX_4  = (1 << 25),    /* transient: FIS collision */
287
288         EDMA_ERR_LNK_DATA_TX    = (0x1f << 26), /* link data tx error */
289
290         EDMA_ERR_TRANS_PROTO    = (1 << 31),    /* transport protocol error */
291         EDMA_ERR_OVERRUN_5      = (1 << 5),
292         EDMA_ERR_UNDERRUN_5     = (1 << 6),
293
294         EDMA_ERR_IRQ_TRANSIENT  = EDMA_ERR_LNK_CTRL_RX_0 |
295                                   EDMA_ERR_LNK_CTRL_RX_1 |
296                                   EDMA_ERR_LNK_CTRL_RX_3 |
297                                   EDMA_ERR_LNK_CTRL_TX,
298
299         EDMA_EH_FREEZE          = EDMA_ERR_D_PAR |
300                                   EDMA_ERR_PRD_PAR |
301                                   EDMA_ERR_DEV_DCON |
302                                   EDMA_ERR_DEV_CON |
303                                   EDMA_ERR_SERR |
304                                   EDMA_ERR_SELF_DIS |
305                                   EDMA_ERR_CRQB_PAR |
306                                   EDMA_ERR_CRPB_PAR |
307                                   EDMA_ERR_INTRL_PAR |
308                                   EDMA_ERR_IORDY |
309                                   EDMA_ERR_LNK_CTRL_RX_2 |
310                                   EDMA_ERR_LNK_DATA_RX |
311                                   EDMA_ERR_LNK_DATA_TX |
312                                   EDMA_ERR_TRANS_PROTO,
313
314         EDMA_EH_FREEZE_5        = EDMA_ERR_D_PAR |
315                                   EDMA_ERR_PRD_PAR |
316                                   EDMA_ERR_DEV_DCON |
317                                   EDMA_ERR_DEV_CON |
318                                   EDMA_ERR_OVERRUN_5 |
319                                   EDMA_ERR_UNDERRUN_5 |
320                                   EDMA_ERR_SELF_DIS_5 |
321                                   EDMA_ERR_CRQB_PAR |
322                                   EDMA_ERR_CRPB_PAR |
323                                   EDMA_ERR_INTRL_PAR |
324                                   EDMA_ERR_IORDY,
325
326         EDMA_REQ_Q_BASE_HI_OFS  = 0x10,
327         EDMA_REQ_Q_IN_PTR_OFS   = 0x14,         /* also contains BASE_LO */
328
329         EDMA_REQ_Q_OUT_PTR_OFS  = 0x18,
330         EDMA_REQ_Q_PTR_SHIFT    = 5,
331
332         EDMA_RSP_Q_BASE_HI_OFS  = 0x1c,
333         EDMA_RSP_Q_IN_PTR_OFS   = 0x20,
334         EDMA_RSP_Q_OUT_PTR_OFS  = 0x24,         /* also contains BASE_LO */
335         EDMA_RSP_Q_PTR_SHIFT    = 3,
336
337         EDMA_CMD_OFS            = 0x28,         /* EDMA command register */
338         EDMA_EN                 = (1 << 0),     /* enable EDMA */
339         EDMA_DS                 = (1 << 1),     /* disable EDMA; self-negated */
340         EDMA_RESET              = (1 << 2),     /* reset eng/trans/link/phy */
341
342         EDMA_STATUS_OFS         = 0x30,         /* EDMA engine status */
343         EDMA_STATUS_CACHE_EMPTY = (1 << 6),     /* GenIIe command cache empty */
344         EDMA_STATUS_IDLE        = (1 << 7),     /* GenIIe EDMA enabled/idle */
345
346         EDMA_IORDY_TMOUT_OFS    = 0x34,
347         EDMA_ARB_CFG_OFS        = 0x38,
348
349         EDMA_HALTCOND_OFS       = 0x60,         /* GenIIe halt conditions */
350
351         /* Host private flags (hp_flags) */
352         MV_HP_FLAG_MSI          = (1 << 0),
353         MV_HP_ERRATA_50XXB0     = (1 << 1),
354         MV_HP_ERRATA_50XXB2     = (1 << 2),
355         MV_HP_ERRATA_60X1B2     = (1 << 3),
356         MV_HP_ERRATA_60X1C0     = (1 << 4),
357         MV_HP_GEN_I             = (1 << 6),     /* Generation I: 50xx */
358         MV_HP_GEN_II            = (1 << 7),     /* Generation II: 60xx */
359         MV_HP_GEN_IIE           = (1 << 8),     /* Generation IIE: 6042/7042 */
360         MV_HP_PCIE              = (1 << 9),     /* PCIe bus/regs: 7042 */
361         MV_HP_CUT_THROUGH       = (1 << 10),    /* can use EDMA cut-through */
362         MV_HP_FLAG_SOC          = (1 << 11),    /* SystemOnChip, no PCI */
363
364         /* Port private flags (pp_flags) */
365         MV_PP_FLAG_EDMA_EN      = (1 << 0),     /* is EDMA engine enabled? */
366         MV_PP_FLAG_NCQ_EN       = (1 << 1),     /* is EDMA set up for NCQ? */
367         MV_PP_FLAG_FBS_EN       = (1 << 2),     /* is EDMA set up for FBS? */
368         MV_PP_FLAG_DELAYED_EH   = (1 << 3),     /* delayed dev err handling */
369 };
370
371 #define IS_GEN_I(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_I)
372 #define IS_GEN_II(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_II)
373 #define IS_GEN_IIE(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_IIE)
374 #define IS_PCIE(hpriv) ((hpriv)->hp_flags & MV_HP_PCIE)
375 #define IS_SOC(hpriv) ((hpriv)->hp_flags & MV_HP_FLAG_SOC)
376
377 #define WINDOW_CTRL(i)          (0x20030 + ((i) << 4))
378 #define WINDOW_BASE(i)          (0x20034 + ((i) << 4))
379
380 enum {
381         /* DMA boundary 0xffff is required by the s/g splitting
382          * we need on /length/ in mv_fill-sg().
383          */
384         MV_DMA_BOUNDARY         = 0xffffU,
385
386         /* mask of register bits containing lower 32 bits
387          * of EDMA request queue DMA address
388          */
389         EDMA_REQ_Q_BASE_LO_MASK = 0xfffffc00U,
390
391         /* ditto, for response queue */
392         EDMA_RSP_Q_BASE_LO_MASK = 0xffffff00U,
393 };
394
395 enum chip_type {
396         chip_504x,
397         chip_508x,
398         chip_5080,
399         chip_604x,
400         chip_608x,
401         chip_6042,
402         chip_7042,
403         chip_soc,
404 };
405
406 /* Command ReQuest Block: 32B */
407 struct mv_crqb {
408         __le32                  sg_addr;
409         __le32                  sg_addr_hi;
410         __le16                  ctrl_flags;
411         __le16                  ata_cmd[11];
412 };
413
414 struct mv_crqb_iie {
415         __le32                  addr;
416         __le32                  addr_hi;
417         __le32                  flags;
418         __le32                  len;
419         __le32                  ata_cmd[4];
420 };
421
422 /* Command ResPonse Block: 8B */
423 struct mv_crpb {
424         __le16                  id;
425         __le16                  flags;
426         __le32                  tmstmp;
427 };
428
429 /* EDMA Physical Region Descriptor (ePRD); A.K.A. SG */
430 struct mv_sg {
431         __le32                  addr;
432         __le32                  flags_size;
433         __le32                  addr_hi;
434         __le32                  reserved;
435 };
436
437 struct mv_port_priv {
438         struct mv_crqb          *crqb;
439         dma_addr_t              crqb_dma;
440         struct mv_crpb          *crpb;
441         dma_addr_t              crpb_dma;
442         struct mv_sg            *sg_tbl[MV_MAX_Q_DEPTH];
443         dma_addr_t              sg_tbl_dma[MV_MAX_Q_DEPTH];
444
445         unsigned int            req_idx;
446         unsigned int            resp_idx;
447
448         u32                     pp_flags;
449         unsigned int            delayed_eh_pmp_map;
450 };
451
452 struct mv_port_signal {
453         u32                     amps;
454         u32                     pre;
455 };
456
457 struct mv_host_priv {
458         u32                     hp_flags;
459         u32                     main_irq_mask;
460         struct mv_port_signal   signal[8];
461         const struct mv_hw_ops  *ops;
462         int                     n_ports;
463         void __iomem            *base;
464         void __iomem            *main_irq_cause_addr;
465         void __iomem            *main_irq_mask_addr;
466         u32                     irq_cause_ofs;
467         u32                     irq_mask_ofs;
468         u32                     unmask_all_irqs;
469         /*
470          * These consistent DMA memory pools give us guaranteed
471          * alignment for hardware-accessed data structures,
472          * and less memory waste in accomplishing the alignment.
473          */
474         struct dma_pool         *crqb_pool;
475         struct dma_pool         *crpb_pool;
476         struct dma_pool         *sg_tbl_pool;
477 };
478
479 struct mv_hw_ops {
480         void (*phy_errata)(struct mv_host_priv *hpriv, void __iomem *mmio,
481                            unsigned int port);
482         void (*enable_leds)(struct mv_host_priv *hpriv, void __iomem *mmio);
483         void (*read_preamp)(struct mv_host_priv *hpriv, int idx,
484                            void __iomem *mmio);
485         int (*reset_hc)(struct mv_host_priv *hpriv, void __iomem *mmio,
486                         unsigned int n_hc);
487         void (*reset_flash)(struct mv_host_priv *hpriv, void __iomem *mmio);
488         void (*reset_bus)(struct ata_host *host, void __iomem *mmio);
489 };
490
491 static int mv_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val);
492 static int mv_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val);
493 static int mv5_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val);
494 static int mv5_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val);
495 static int mv_port_start(struct ata_port *ap);
496 static void mv_port_stop(struct ata_port *ap);
497 static int mv_qc_defer(struct ata_queued_cmd *qc);
498 static void mv_qc_prep(struct ata_queued_cmd *qc);
499 static void mv_qc_prep_iie(struct ata_queued_cmd *qc);
500 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc);
501 static int mv_hardreset(struct ata_link *link, unsigned int *class,
502                         unsigned long deadline);
503 static void mv_eh_freeze(struct ata_port *ap);
504 static void mv_eh_thaw(struct ata_port *ap);
505 static void mv6_dev_config(struct ata_device *dev);
506
507 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
508                            unsigned int port);
509 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
510 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
511                            void __iomem *mmio);
512 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
513                         unsigned int n_hc);
514 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
515 static void mv5_reset_bus(struct ata_host *host, void __iomem *mmio);
516
517 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
518                            unsigned int port);
519 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
520 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
521                            void __iomem *mmio);
522 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
523                         unsigned int n_hc);
524 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
525 static void mv_soc_enable_leds(struct mv_host_priv *hpriv,
526                                       void __iomem *mmio);
527 static void mv_soc_read_preamp(struct mv_host_priv *hpriv, int idx,
528                                       void __iomem *mmio);
529 static int mv_soc_reset_hc(struct mv_host_priv *hpriv,
530                                   void __iomem *mmio, unsigned int n_hc);
531 static void mv_soc_reset_flash(struct mv_host_priv *hpriv,
532                                       void __iomem *mmio);
533 static void mv_soc_reset_bus(struct ata_host *host, void __iomem *mmio);
534 static void mv_reset_pci_bus(struct ata_host *host, void __iomem *mmio);
535 static void mv_reset_channel(struct mv_host_priv *hpriv, void __iomem *mmio,
536                              unsigned int port_no);
537 static int mv_stop_edma(struct ata_port *ap);
538 static int mv_stop_edma_engine(void __iomem *port_mmio);
539 static void mv_edma_cfg(struct ata_port *ap, int want_ncq);
540
541 static void mv_pmp_select(struct ata_port *ap, int pmp);
542 static int mv_pmp_hardreset(struct ata_link *link, unsigned int *class,
543                                 unsigned long deadline);
544 static int  mv_softreset(struct ata_link *link, unsigned int *class,
545                                 unsigned long deadline);
546 static void mv_pmp_error_handler(struct ata_port *ap);
547 static void mv_process_crpb_entries(struct ata_port *ap,
548                                         struct mv_port_priv *pp);
549
550 /* .sg_tablesize is (MV_MAX_SG_CT / 2) in the structures below
551  * because we have to allow room for worst case splitting of
552  * PRDs for 64K boundaries in mv_fill_sg().
553  */
554 static struct scsi_host_template mv5_sht = {
555         ATA_BASE_SHT(DRV_NAME),
556         .sg_tablesize           = MV_MAX_SG_CT / 2,
557         .dma_boundary           = MV_DMA_BOUNDARY,
558 };
559
560 static struct scsi_host_template mv6_sht = {
561         ATA_NCQ_SHT(DRV_NAME),
562         .can_queue              = MV_MAX_Q_DEPTH - 1,
563         .sg_tablesize           = MV_MAX_SG_CT / 2,
564         .dma_boundary           = MV_DMA_BOUNDARY,
565 };
566
567 static struct ata_port_operations mv5_ops = {
568         .inherits               = &ata_sff_port_ops,
569
570         .qc_defer               = mv_qc_defer,
571         .qc_prep                = mv_qc_prep,
572         .qc_issue               = mv_qc_issue,
573
574         .freeze                 = mv_eh_freeze,
575         .thaw                   = mv_eh_thaw,
576         .hardreset              = mv_hardreset,
577         .error_handler          = ata_std_error_handler, /* avoid SFF EH */
578         .post_internal_cmd      = ATA_OP_NULL,
579
580         .scr_read               = mv5_scr_read,
581         .scr_write              = mv5_scr_write,
582
583         .port_start             = mv_port_start,
584         .port_stop              = mv_port_stop,
585 };
586
587 static struct ata_port_operations mv6_ops = {
588         .inherits               = &mv5_ops,
589         .dev_config             = mv6_dev_config,
590         .scr_read               = mv_scr_read,
591         .scr_write              = mv_scr_write,
592
593         .pmp_hardreset          = mv_pmp_hardreset,
594         .pmp_softreset          = mv_softreset,
595         .softreset              = mv_softreset,
596         .error_handler          = mv_pmp_error_handler,
597 };
598
599 static struct ata_port_operations mv_iie_ops = {
600         .inherits               = &mv6_ops,
601         .dev_config             = ATA_OP_NULL,
602         .qc_prep                = mv_qc_prep_iie,
603 };
604
605 static const struct ata_port_info mv_port_info[] = {
606         {  /* chip_504x */
607                 .flags          = MV_GEN_I_FLAGS,
608                 .pio_mask       = 0x1f, /* pio0-4 */
609                 .udma_mask      = ATA_UDMA6,
610                 .port_ops       = &mv5_ops,
611         },
612         {  /* chip_508x */
613                 .flags          = MV_GEN_I_FLAGS | MV_FLAG_DUAL_HC,
614                 .pio_mask       = 0x1f, /* pio0-4 */
615                 .udma_mask      = ATA_UDMA6,
616                 .port_ops       = &mv5_ops,
617         },
618         {  /* chip_5080 */
619                 .flags          = MV_GEN_I_FLAGS | MV_FLAG_DUAL_HC,
620                 .pio_mask       = 0x1f, /* pio0-4 */
621                 .udma_mask      = ATA_UDMA6,
622                 .port_ops       = &mv5_ops,
623         },
624         {  /* chip_604x */
625                 .flags          = MV_GEN_II_FLAGS,
626                 .pio_mask       = 0x1f, /* pio0-4 */
627                 .udma_mask      = ATA_UDMA6,
628                 .port_ops       = &mv6_ops,
629         },
630         {  /* chip_608x */
631                 .flags          = MV_GEN_II_FLAGS | MV_FLAG_DUAL_HC,
632                 .pio_mask       = 0x1f, /* pio0-4 */
633                 .udma_mask      = ATA_UDMA6,
634                 .port_ops       = &mv6_ops,
635         },
636         {  /* chip_6042 */
637                 .flags          = MV_GEN_IIE_FLAGS,
638                 .pio_mask       = 0x1f, /* pio0-4 */
639                 .udma_mask      = ATA_UDMA6,
640                 .port_ops       = &mv_iie_ops,
641         },
642         {  /* chip_7042 */
643                 .flags          = MV_GEN_IIE_FLAGS,
644                 .pio_mask       = 0x1f, /* pio0-4 */
645                 .udma_mask      = ATA_UDMA6,
646                 .port_ops       = &mv_iie_ops,
647         },
648         {  /* chip_soc */
649                 .flags          = MV_GEN_IIE_FLAGS,
650                 .pio_mask       = 0x1f, /* pio0-4 */
651                 .udma_mask      = ATA_UDMA6,
652                 .port_ops       = &mv_iie_ops,
653         },
654 };
655
656 static const struct pci_device_id mv_pci_tbl[] = {
657         { PCI_VDEVICE(MARVELL, 0x5040), chip_504x },
658         { PCI_VDEVICE(MARVELL, 0x5041), chip_504x },
659         { PCI_VDEVICE(MARVELL, 0x5080), chip_5080 },
660         { PCI_VDEVICE(MARVELL, 0x5081), chip_508x },
661         /* RocketRAID 1720/174x have different identifiers */
662         { PCI_VDEVICE(TTI, 0x1720), chip_6042 },
663         { PCI_VDEVICE(TTI, 0x1740), chip_6042 },
664         { PCI_VDEVICE(TTI, 0x1742), chip_6042 },
665
666         { PCI_VDEVICE(MARVELL, 0x6040), chip_604x },
667         { PCI_VDEVICE(MARVELL, 0x6041), chip_604x },
668         { PCI_VDEVICE(MARVELL, 0x6042), chip_6042 },
669         { PCI_VDEVICE(MARVELL, 0x6080), chip_608x },
670         { PCI_VDEVICE(MARVELL, 0x6081), chip_608x },
671
672         { PCI_VDEVICE(ADAPTEC2, 0x0241), chip_604x },
673
674         /* Adaptec 1430SA */
675         { PCI_VDEVICE(ADAPTEC2, 0x0243), chip_7042 },
676
677         /* Marvell 7042 support */
678         { PCI_VDEVICE(MARVELL, 0x7042), chip_7042 },
679
680         /* Highpoint RocketRAID PCIe series */
681         { PCI_VDEVICE(TTI, 0x2300), chip_7042 },
682         { PCI_VDEVICE(TTI, 0x2310), chip_7042 },
683
684         { }                     /* terminate list */
685 };
686
687 static const struct mv_hw_ops mv5xxx_ops = {
688         .phy_errata             = mv5_phy_errata,
689         .enable_leds            = mv5_enable_leds,
690         .read_preamp            = mv5_read_preamp,
691         .reset_hc               = mv5_reset_hc,
692         .reset_flash            = mv5_reset_flash,
693         .reset_bus              = mv5_reset_bus,
694 };
695
696 static const struct mv_hw_ops mv6xxx_ops = {
697         .phy_errata             = mv6_phy_errata,
698         .enable_leds            = mv6_enable_leds,
699         .read_preamp            = mv6_read_preamp,
700         .reset_hc               = mv6_reset_hc,
701         .reset_flash            = mv6_reset_flash,
702         .reset_bus              = mv_reset_pci_bus,
703 };
704
705 static const struct mv_hw_ops mv_soc_ops = {
706         .phy_errata             = mv6_phy_errata,
707         .enable_leds            = mv_soc_enable_leds,
708         .read_preamp            = mv_soc_read_preamp,
709         .reset_hc               = mv_soc_reset_hc,
710         .reset_flash            = mv_soc_reset_flash,
711         .reset_bus              = mv_soc_reset_bus,
712 };
713
714 /*
715  * Functions
716  */
717
718 static inline void writelfl(unsigned long data, void __iomem *addr)
719 {
720         writel(data, addr);
721         (void) readl(addr);     /* flush to avoid PCI posted write */
722 }
723
724 static inline unsigned int mv_hc_from_port(unsigned int port)
725 {
726         return port >> MV_PORT_HC_SHIFT;
727 }
728
729 static inline unsigned int mv_hardport_from_port(unsigned int port)
730 {
731         return port & MV_PORT_MASK;
732 }
733
734 /*
735  * Consolidate some rather tricky bit shift calculations.
736  * This is hot-path stuff, so not a function.
737  * Simple code, with two return values, so macro rather than inline.
738  *
739  * port is the sole input, in range 0..7.
740  * shift is one output, for use with main_irq_cause / main_irq_mask registers.
741  * hardport is the other output, in range 0..3.
742  *
743  * Note that port and hardport may be the same variable in some cases.
744  */
745 #define MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport)    \
746 {                                                               \
747         shift    = mv_hc_from_port(port) * HC_SHIFT;            \
748         hardport = mv_hardport_from_port(port);                 \
749         shift   += hardport * 2;                                \
750 }
751
752 static inline void __iomem *mv_hc_base(void __iomem *base, unsigned int hc)
753 {
754         return (base + MV_SATAHC0_REG_BASE + (hc * MV_SATAHC_REG_SZ));
755 }
756
757 static inline void __iomem *mv_hc_base_from_port(void __iomem *base,
758                                                  unsigned int port)
759 {
760         return mv_hc_base(base, mv_hc_from_port(port));
761 }
762
763 static inline void __iomem *mv_port_base(void __iomem *base, unsigned int port)
764 {
765         return  mv_hc_base_from_port(base, port) +
766                 MV_SATAHC_ARBTR_REG_SZ +
767                 (mv_hardport_from_port(port) * MV_PORT_REG_SZ);
768 }
769
770 static void __iomem *mv5_phy_base(void __iomem *mmio, unsigned int port)
771 {
772         void __iomem *hc_mmio = mv_hc_base_from_port(mmio, port);
773         unsigned long ofs = (mv_hardport_from_port(port) + 1) * 0x100UL;
774
775         return hc_mmio + ofs;
776 }
777
778 static inline void __iomem *mv_host_base(struct ata_host *host)
779 {
780         struct mv_host_priv *hpriv = host->private_data;
781         return hpriv->base;
782 }
783
784 static inline void __iomem *mv_ap_base(struct ata_port *ap)
785 {
786         return mv_port_base(mv_host_base(ap->host), ap->port_no);
787 }
788
789 static inline int mv_get_hc_count(unsigned long port_flags)
790 {
791         return ((port_flags & MV_FLAG_DUAL_HC) ? 2 : 1);
792 }
793
794 static void mv_set_edma_ptrs(void __iomem *port_mmio,
795                              struct mv_host_priv *hpriv,
796                              struct mv_port_priv *pp)
797 {
798         u32 index;
799
800         /*
801          * initialize request queue
802          */
803         pp->req_idx &= MV_MAX_Q_DEPTH_MASK;     /* paranoia */
804         index = pp->req_idx << EDMA_REQ_Q_PTR_SHIFT;
805
806         WARN_ON(pp->crqb_dma & 0x3ff);
807         writel((pp->crqb_dma >> 16) >> 16, port_mmio + EDMA_REQ_Q_BASE_HI_OFS);
808         writelfl((pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK) | index,
809                  port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
810         writelfl(index, port_mmio + EDMA_REQ_Q_OUT_PTR_OFS);
811
812         /*
813          * initialize response queue
814          */
815         pp->resp_idx &= MV_MAX_Q_DEPTH_MASK;    /* paranoia */
816         index = pp->resp_idx << EDMA_RSP_Q_PTR_SHIFT;
817
818         WARN_ON(pp->crpb_dma & 0xff);
819         writel((pp->crpb_dma >> 16) >> 16, port_mmio + EDMA_RSP_Q_BASE_HI_OFS);
820         writelfl(index, port_mmio + EDMA_RSP_Q_IN_PTR_OFS);
821         writelfl((pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK) | index,
822                  port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
823 }
824
825 static void mv_set_main_irq_mask(struct ata_host *host,
826                                  u32 disable_bits, u32 enable_bits)
827 {
828         struct mv_host_priv *hpriv = host->private_data;
829         u32 old_mask, new_mask;
830
831         old_mask = hpriv->main_irq_mask;
832         new_mask = (old_mask & ~disable_bits) | enable_bits;
833         if (new_mask != old_mask) {
834                 hpriv->main_irq_mask = new_mask;
835                 writelfl(new_mask, hpriv->main_irq_mask_addr);
836         }
837 }
838
839 static void mv_enable_port_irqs(struct ata_port *ap,
840                                      unsigned int port_bits)
841 {
842         unsigned int shift, hardport, port = ap->port_no;
843         u32 disable_bits, enable_bits;
844
845         MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport);
846
847         disable_bits = (DONE_IRQ | ERR_IRQ) << shift;
848         enable_bits  = port_bits << shift;
849         mv_set_main_irq_mask(ap->host, disable_bits, enable_bits);
850 }
851
852 /**
853  *      mv_start_dma - Enable eDMA engine
854  *      @base: port base address
855  *      @pp: port private data
856  *
857  *      Verify the local cache of the eDMA state is accurate with a
858  *      WARN_ON.
859  *
860  *      LOCKING:
861  *      Inherited from caller.
862  */
863 static void mv_start_dma(struct ata_port *ap, void __iomem *port_mmio,
864                          struct mv_port_priv *pp, u8 protocol)
865 {
866         int want_ncq = (protocol == ATA_PROT_NCQ);
867
868         if (pp->pp_flags & MV_PP_FLAG_EDMA_EN) {
869                 int using_ncq = ((pp->pp_flags & MV_PP_FLAG_NCQ_EN) != 0);
870                 if (want_ncq != using_ncq)
871                         mv_stop_edma(ap);
872         }
873         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN)) {
874                 struct mv_host_priv *hpriv = ap->host->private_data;
875                 int hardport = mv_hardport_from_port(ap->port_no);
876                 void __iomem *hc_mmio = mv_hc_base_from_port(
877                                         mv_host_base(ap->host), ap->port_no);
878                 u32 hc_irq_cause;
879
880                 /* clear EDMA event indicators, if any */
881                 writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
882
883                 /* clear pending irq events */
884                 hc_irq_cause = ~((DEV_IRQ | DMA_IRQ) << hardport);
885                 writelfl(hc_irq_cause, hc_mmio + HC_IRQ_CAUSE_OFS);
886
887                 mv_edma_cfg(ap, want_ncq);
888
889                 /* clear FIS IRQ Cause */
890                 if (IS_GEN_IIE(hpriv))
891                         writelfl(0, port_mmio + SATA_FIS_IRQ_CAUSE_OFS);
892
893                 mv_set_edma_ptrs(port_mmio, hpriv, pp);
894                 mv_enable_port_irqs(ap, DONE_IRQ|ERR_IRQ);
895
896                 writelfl(EDMA_EN, port_mmio + EDMA_CMD_OFS);
897                 pp->pp_flags |= MV_PP_FLAG_EDMA_EN;
898         }
899 }
900
901 static void mv_wait_for_edma_empty_idle(struct ata_port *ap)
902 {
903         void __iomem *port_mmio = mv_ap_base(ap);
904         const u32 empty_idle = (EDMA_STATUS_CACHE_EMPTY | EDMA_STATUS_IDLE);
905         const int per_loop = 5, timeout = (15 * 1000 / per_loop);
906         int i;
907
908         /*
909          * Wait for the EDMA engine to finish transactions in progress.
910          * No idea what a good "timeout" value might be, but measurements
911          * indicate that it often requires hundreds of microseconds
912          * with two drives in-use.  So we use the 15msec value above
913          * as a rough guess at what even more drives might require.
914          */
915         for (i = 0; i < timeout; ++i) {
916                 u32 edma_stat = readl(port_mmio + EDMA_STATUS_OFS);
917                 if ((edma_stat & empty_idle) == empty_idle)
918                         break;
919                 udelay(per_loop);
920         }
921         /* ata_port_printk(ap, KERN_INFO, "%s: %u+ usecs\n", __func__, i); */
922 }
923
924 /**
925  *      mv_stop_edma_engine - Disable eDMA engine
926  *      @port_mmio: io base address
927  *
928  *      LOCKING:
929  *      Inherited from caller.
930  */
931 static int mv_stop_edma_engine(void __iomem *port_mmio)
932 {
933         int i;
934
935         /* Disable eDMA.  The disable bit auto clears. */
936         writelfl(EDMA_DS, port_mmio + EDMA_CMD_OFS);
937
938         /* Wait for the chip to confirm eDMA is off. */
939         for (i = 10000; i > 0; i--) {
940                 u32 reg = readl(port_mmio + EDMA_CMD_OFS);
941                 if (!(reg & EDMA_EN))
942                         return 0;
943                 udelay(10);
944         }
945         return -EIO;
946 }
947
948 static int mv_stop_edma(struct ata_port *ap)
949 {
950         void __iomem *port_mmio = mv_ap_base(ap);
951         struct mv_port_priv *pp = ap->private_data;
952
953         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN))
954                 return 0;
955         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
956         mv_wait_for_edma_empty_idle(ap);
957         if (mv_stop_edma_engine(port_mmio)) {
958                 ata_port_printk(ap, KERN_ERR, "Unable to stop eDMA\n");
959                 return -EIO;
960         }
961         return 0;
962 }
963
964 #ifdef ATA_DEBUG
965 static void mv_dump_mem(void __iomem *start, unsigned bytes)
966 {
967         int b, w;
968         for (b = 0; b < bytes; ) {
969                 DPRINTK("%p: ", start + b);
970                 for (w = 0; b < bytes && w < 4; w++) {
971                         printk("%08x ", readl(start + b));
972                         b += sizeof(u32);
973                 }
974                 printk("\n");
975         }
976 }
977 #endif
978
979 static void mv_dump_pci_cfg(struct pci_dev *pdev, unsigned bytes)
980 {
981 #ifdef ATA_DEBUG
982         int b, w;
983         u32 dw;
984         for (b = 0; b < bytes; ) {
985                 DPRINTK("%02x: ", b);
986                 for (w = 0; b < bytes && w < 4; w++) {
987                         (void) pci_read_config_dword(pdev, b, &dw);
988                         printk("%08x ", dw);
989                         b += sizeof(u32);
990                 }
991                 printk("\n");
992         }
993 #endif
994 }
995 static void mv_dump_all_regs(void __iomem *mmio_base, int port,
996                              struct pci_dev *pdev)
997 {
998 #ifdef ATA_DEBUG
999         void __iomem *hc_base = mv_hc_base(mmio_base,
1000                                            port >> MV_PORT_HC_SHIFT);
1001         void __iomem *port_base;
1002         int start_port, num_ports, p, start_hc, num_hcs, hc;
1003
1004         if (0 > port) {
1005                 start_hc = start_port = 0;
1006                 num_ports = 8;          /* shld be benign for 4 port devs */
1007                 num_hcs = 2;
1008         } else {
1009                 start_hc = port >> MV_PORT_HC_SHIFT;
1010                 start_port = port;
1011                 num_ports = num_hcs = 1;
1012         }
1013         DPRINTK("All registers for port(s) %u-%u:\n", start_port,
1014                 num_ports > 1 ? num_ports - 1 : start_port);
1015
1016         if (NULL != pdev) {
1017                 DPRINTK("PCI config space regs:\n");
1018                 mv_dump_pci_cfg(pdev, 0x68);
1019         }
1020         DPRINTK("PCI regs:\n");
1021         mv_dump_mem(mmio_base+0xc00, 0x3c);
1022         mv_dump_mem(mmio_base+0xd00, 0x34);
1023         mv_dump_mem(mmio_base+0xf00, 0x4);
1024         mv_dump_mem(mmio_base+0x1d00, 0x6c);
1025         for (hc = start_hc; hc < start_hc + num_hcs; hc++) {
1026                 hc_base = mv_hc_base(mmio_base, hc);
1027                 DPRINTK("HC regs (HC %i):\n", hc);
1028                 mv_dump_mem(hc_base, 0x1c);
1029         }
1030         for (p = start_port; p < start_port + num_ports; p++) {
1031                 port_base = mv_port_base(mmio_base, p);
1032                 DPRINTK("EDMA regs (port %i):\n", p);
1033                 mv_dump_mem(port_base, 0x54);
1034                 DPRINTK("SATA regs (port %i):\n", p);
1035                 mv_dump_mem(port_base+0x300, 0x60);
1036         }
1037 #endif
1038 }
1039
1040 static unsigned int mv_scr_offset(unsigned int sc_reg_in)
1041 {
1042         unsigned int ofs;
1043
1044         switch (sc_reg_in) {
1045         case SCR_STATUS:
1046         case SCR_CONTROL:
1047         case SCR_ERROR:
1048                 ofs = SATA_STATUS_OFS + (sc_reg_in * sizeof(u32));
1049                 break;
1050         case SCR_ACTIVE:
1051                 ofs = SATA_ACTIVE_OFS;   /* active is not with the others */
1052                 break;
1053         default:
1054                 ofs = 0xffffffffU;
1055                 break;
1056         }
1057         return ofs;
1058 }
1059
1060 static int mv_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val)
1061 {
1062         unsigned int ofs = mv_scr_offset(sc_reg_in);
1063
1064         if (ofs != 0xffffffffU) {
1065                 *val = readl(mv_ap_base(link->ap) + ofs);
1066                 return 0;
1067         } else
1068                 return -EINVAL;
1069 }
1070
1071 static int mv_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val)
1072 {
1073         unsigned int ofs = mv_scr_offset(sc_reg_in);
1074
1075         if (ofs != 0xffffffffU) {
1076                 writelfl(val, mv_ap_base(link->ap) + ofs);
1077                 return 0;
1078         } else
1079                 return -EINVAL;
1080 }
1081
1082 static void mv6_dev_config(struct ata_device *adev)
1083 {
1084         /*
1085          * Deal with Gen-II ("mv6") hardware quirks/restrictions:
1086          *
1087          * Gen-II does not support NCQ over a port multiplier
1088          *  (no FIS-based switching).
1089          */
1090         if (adev->flags & ATA_DFLAG_NCQ) {
1091                 if (sata_pmp_attached(adev->link->ap)) {
1092                         adev->flags &= ~ATA_DFLAG_NCQ;
1093                         ata_dev_printk(adev, KERN_INFO,
1094                                 "NCQ disabled for command-based switching\n");
1095                 }
1096         }
1097 }
1098
1099 static int mv_qc_defer(struct ata_queued_cmd *qc)
1100 {
1101         struct ata_link *link = qc->dev->link;
1102         struct ata_port *ap = link->ap;
1103         struct mv_port_priv *pp = ap->private_data;
1104
1105         /*
1106          * Don't allow new commands if we're in a delayed EH state
1107          * for NCQ and/or FIS-based switching.
1108          */
1109         if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH)
1110                 return ATA_DEFER_PORT;
1111         /*
1112          * If the port is completely idle, then allow the new qc.
1113          */
1114         if (ap->nr_active_links == 0)
1115                 return 0;
1116
1117         /*
1118          * The port is operating in host queuing mode (EDMA) with NCQ
1119          * enabled, allow multiple NCQ commands.  EDMA also allows
1120          * queueing multiple DMA commands but libata core currently
1121          * doesn't allow it.
1122          */
1123         if ((pp->pp_flags & MV_PP_FLAG_EDMA_EN) &&
1124             (pp->pp_flags & MV_PP_FLAG_NCQ_EN) && ata_is_ncq(qc->tf.protocol))
1125                 return 0;
1126
1127         return ATA_DEFER_PORT;
1128 }
1129
1130 static void mv_config_fbs(void __iomem *port_mmio, int want_ncq, int want_fbs)
1131 {
1132         u32 new_fiscfg, old_fiscfg;
1133         u32 new_ltmode, old_ltmode;
1134         u32 new_haltcond, old_haltcond;
1135
1136         old_fiscfg   = readl(port_mmio + FISCFG_OFS);
1137         old_ltmode   = readl(port_mmio + LTMODE_OFS);
1138         old_haltcond = readl(port_mmio + EDMA_HALTCOND_OFS);
1139
1140         new_fiscfg   = old_fiscfg & ~(FISCFG_SINGLE_SYNC | FISCFG_WAIT_DEV_ERR);
1141         new_ltmode   = old_ltmode & ~LTMODE_BIT8;
1142         new_haltcond = old_haltcond | EDMA_ERR_DEV;
1143
1144         if (want_fbs) {
1145                 new_fiscfg = old_fiscfg | FISCFG_SINGLE_SYNC;
1146                 new_ltmode = old_ltmode | LTMODE_BIT8;
1147                 if (want_ncq)
1148                         new_haltcond &= ~EDMA_ERR_DEV;
1149                 else
1150                         new_fiscfg |=  FISCFG_WAIT_DEV_ERR;
1151         }
1152
1153         if (new_fiscfg != old_fiscfg)
1154                 writelfl(new_fiscfg, port_mmio + FISCFG_OFS);
1155         if (new_ltmode != old_ltmode)
1156                 writelfl(new_ltmode, port_mmio + LTMODE_OFS);
1157         if (new_haltcond != old_haltcond)
1158                 writelfl(new_haltcond, port_mmio + EDMA_HALTCOND_OFS);
1159 }
1160
1161 static void mv_60x1_errata_sata25(struct ata_port *ap, int want_ncq)
1162 {
1163         struct mv_host_priv *hpriv = ap->host->private_data;
1164         u32 old, new;
1165
1166         /* workaround for 88SX60x1 FEr SATA#25 (part 1) */
1167         old = readl(hpriv->base + MV_GPIO_PORT_CTL_OFS);
1168         if (want_ncq)
1169                 new = old | (1 << 22);
1170         else
1171                 new = old & ~(1 << 22);
1172         if (new != old)
1173                 writel(new, hpriv->base + MV_GPIO_PORT_CTL_OFS);
1174 }
1175
1176 static void mv_edma_cfg(struct ata_port *ap, int want_ncq)
1177 {
1178         u32 cfg;
1179         struct mv_port_priv *pp    = ap->private_data;
1180         struct mv_host_priv *hpriv = ap->host->private_data;
1181         void __iomem *port_mmio    = mv_ap_base(ap);
1182
1183         /* set up non-NCQ EDMA configuration */
1184         cfg = EDMA_CFG_Q_DEPTH;         /* always 0x1f for *all* chips */
1185         pp->pp_flags &= ~MV_PP_FLAG_FBS_EN;
1186
1187         if (IS_GEN_I(hpriv))
1188                 cfg |= (1 << 8);        /* enab config burst size mask */
1189
1190         else if (IS_GEN_II(hpriv)) {
1191                 cfg |= EDMA_CFG_RD_BRST_EXT | EDMA_CFG_WR_BUFF_LEN;
1192                 mv_60x1_errata_sata25(ap, want_ncq);
1193
1194         } else if (IS_GEN_IIE(hpriv)) {
1195                 int want_fbs = sata_pmp_attached(ap);
1196                 /*
1197                  * Possible future enhancement:
1198                  *
1199                  * The chip can use FBS with non-NCQ, if we allow it,
1200                  * But first we need to have the error handling in place
1201                  * for this mode (datasheet section 7.3.15.4.2.3).
1202                  * So disallow non-NCQ FBS for now.
1203                  */
1204                 want_fbs &= want_ncq;
1205
1206                 mv_config_fbs(port_mmio, want_ncq, want_fbs);
1207
1208                 if (want_fbs) {
1209                         pp->pp_flags |= MV_PP_FLAG_FBS_EN;
1210                         cfg |= EDMA_CFG_EDMA_FBS; /* FIS-based switching */
1211                 }
1212
1213                 cfg |= (1 << 23);       /* do not mask PM field in rx'd FIS */
1214                 cfg |= (1 << 22);       /* enab 4-entry host queue cache */
1215                 if (!IS_SOC(hpriv))
1216                         cfg |= (1 << 18);       /* enab early completion */
1217                 if (hpriv->hp_flags & MV_HP_CUT_THROUGH)
1218                         cfg |= (1 << 17); /* enab cut-thru (dis stor&forwrd) */
1219         }
1220
1221         if (want_ncq) {
1222                 cfg |= EDMA_CFG_NCQ;
1223                 pp->pp_flags |=  MV_PP_FLAG_NCQ_EN;
1224         } else
1225                 pp->pp_flags &= ~MV_PP_FLAG_NCQ_EN;
1226
1227         writelfl(cfg, port_mmio + EDMA_CFG_OFS);
1228 }
1229
1230 static void mv_port_free_dma_mem(struct ata_port *ap)
1231 {
1232         struct mv_host_priv *hpriv = ap->host->private_data;
1233         struct mv_port_priv *pp = ap->private_data;
1234         int tag;
1235
1236         if (pp->crqb) {
1237                 dma_pool_free(hpriv->crqb_pool, pp->crqb, pp->crqb_dma);
1238                 pp->crqb = NULL;
1239         }
1240         if (pp->crpb) {
1241                 dma_pool_free(hpriv->crpb_pool, pp->crpb, pp->crpb_dma);
1242                 pp->crpb = NULL;
1243         }
1244         /*
1245          * For GEN_I, there's no NCQ, so we have only a single sg_tbl.
1246          * For later hardware, we have one unique sg_tbl per NCQ tag.
1247          */
1248         for (tag = 0; tag < MV_MAX_Q_DEPTH; ++tag) {
1249                 if (pp->sg_tbl[tag]) {
1250                         if (tag == 0 || !IS_GEN_I(hpriv))
1251                                 dma_pool_free(hpriv->sg_tbl_pool,
1252                                               pp->sg_tbl[tag],
1253                                               pp->sg_tbl_dma[tag]);
1254                         pp->sg_tbl[tag] = NULL;
1255                 }
1256         }
1257 }
1258
1259 /**
1260  *      mv_port_start - Port specific init/start routine.
1261  *      @ap: ATA channel to manipulate
1262  *
1263  *      Allocate and point to DMA memory, init port private memory,
1264  *      zero indices.
1265  *
1266  *      LOCKING:
1267  *      Inherited from caller.
1268  */
1269 static int mv_port_start(struct ata_port *ap)
1270 {
1271         struct device *dev = ap->host->dev;
1272         struct mv_host_priv *hpriv = ap->host->private_data;
1273         struct mv_port_priv *pp;
1274         int tag;
1275
1276         pp = devm_kzalloc(dev, sizeof(*pp), GFP_KERNEL);
1277         if (!pp)
1278                 return -ENOMEM;
1279         ap->private_data = pp;
1280
1281         pp->crqb = dma_pool_alloc(hpriv->crqb_pool, GFP_KERNEL, &pp->crqb_dma);
1282         if (!pp->crqb)
1283                 return -ENOMEM;
1284         memset(pp->crqb, 0, MV_CRQB_Q_SZ);
1285
1286         pp->crpb = dma_pool_alloc(hpriv->crpb_pool, GFP_KERNEL, &pp->crpb_dma);
1287         if (!pp->crpb)
1288                 goto out_port_free_dma_mem;
1289         memset(pp->crpb, 0, MV_CRPB_Q_SZ);
1290
1291         /* 6041/6081 Rev. "C0" (and newer) are okay with async notify */
1292         if (hpriv->hp_flags & MV_HP_ERRATA_60X1C0)
1293                 ap->flags |= ATA_FLAG_AN;
1294         /*
1295          * For GEN_I, there's no NCQ, so we only allocate a single sg_tbl.
1296          * For later hardware, we need one unique sg_tbl per NCQ tag.
1297          */
1298         for (tag = 0; tag < MV_MAX_Q_DEPTH; ++tag) {
1299                 if (tag == 0 || !IS_GEN_I(hpriv)) {
1300                         pp->sg_tbl[tag] = dma_pool_alloc(hpriv->sg_tbl_pool,
1301                                               GFP_KERNEL, &pp->sg_tbl_dma[tag]);
1302                         if (!pp->sg_tbl[tag])
1303                                 goto out_port_free_dma_mem;
1304                 } else {
1305                         pp->sg_tbl[tag]     = pp->sg_tbl[0];
1306                         pp->sg_tbl_dma[tag] = pp->sg_tbl_dma[0];
1307                 }
1308         }
1309         return 0;
1310
1311 out_port_free_dma_mem:
1312         mv_port_free_dma_mem(ap);
1313         return -ENOMEM;
1314 }
1315
1316 /**
1317  *      mv_port_stop - Port specific cleanup/stop routine.
1318  *      @ap: ATA channel to manipulate
1319  *
1320  *      Stop DMA, cleanup port memory.
1321  *
1322  *      LOCKING:
1323  *      This routine uses the host lock to protect the DMA stop.
1324  */
1325 static void mv_port_stop(struct ata_port *ap)
1326 {
1327         mv_stop_edma(ap);
1328         mv_enable_port_irqs(ap, 0);
1329         mv_port_free_dma_mem(ap);
1330 }
1331
1332 /**
1333  *      mv_fill_sg - Fill out the Marvell ePRD (scatter gather) entries
1334  *      @qc: queued command whose SG list to source from
1335  *
1336  *      Populate the SG list and mark the last entry.
1337  *
1338  *      LOCKING:
1339  *      Inherited from caller.
1340  */
1341 static void mv_fill_sg(struct ata_queued_cmd *qc)
1342 {
1343         struct mv_port_priv *pp = qc->ap->private_data;
1344         struct scatterlist *sg;
1345         struct mv_sg *mv_sg, *last_sg = NULL;
1346         unsigned int si;
1347
1348         mv_sg = pp->sg_tbl[qc->tag];
1349         for_each_sg(qc->sg, sg, qc->n_elem, si) {
1350                 dma_addr_t addr = sg_dma_address(sg);
1351                 u32 sg_len = sg_dma_len(sg);
1352
1353                 while (sg_len) {
1354                         u32 offset = addr & 0xffff;
1355                         u32 len = sg_len;
1356
1357                         if ((offset + sg_len > 0x10000))
1358                                 len = 0x10000 - offset;
1359
1360                         mv_sg->addr = cpu_to_le32(addr & 0xffffffff);
1361                         mv_sg->addr_hi = cpu_to_le32((addr >> 16) >> 16);
1362                         mv_sg->flags_size = cpu_to_le32(len & 0xffff);
1363
1364                         sg_len -= len;
1365                         addr += len;
1366
1367                         last_sg = mv_sg;
1368                         mv_sg++;
1369                 }
1370         }
1371
1372         if (likely(last_sg))
1373                 last_sg->flags_size |= cpu_to_le32(EPRD_FLAG_END_OF_TBL);
1374 }
1375
1376 static void mv_crqb_pack_cmd(__le16 *cmdw, u8 data, u8 addr, unsigned last)
1377 {
1378         u16 tmp = data | (addr << CRQB_CMD_ADDR_SHIFT) | CRQB_CMD_CS |
1379                 (last ? CRQB_CMD_LAST : 0);
1380         *cmdw = cpu_to_le16(tmp);
1381 }
1382
1383 /**
1384  *      mv_qc_prep - Host specific command preparation.
1385  *      @qc: queued command to prepare
1386  *
1387  *      This routine simply redirects to the general purpose routine
1388  *      if command is not DMA.  Else, it handles prep of the CRQB
1389  *      (command request block), does some sanity checking, and calls
1390  *      the SG load routine.
1391  *
1392  *      LOCKING:
1393  *      Inherited from caller.
1394  */
1395 static void mv_qc_prep(struct ata_queued_cmd *qc)
1396 {
1397         struct ata_port *ap = qc->ap;
1398         struct mv_port_priv *pp = ap->private_data;
1399         __le16 *cw;
1400         struct ata_taskfile *tf;
1401         u16 flags = 0;
1402         unsigned in_index;
1403
1404         if ((qc->tf.protocol != ATA_PROT_DMA) &&
1405             (qc->tf.protocol != ATA_PROT_NCQ))
1406                 return;
1407
1408         /* Fill in command request block
1409          */
1410         if (!(qc->tf.flags & ATA_TFLAG_WRITE))
1411                 flags |= CRQB_FLAG_READ;
1412         WARN_ON(MV_MAX_Q_DEPTH <= qc->tag);
1413         flags |= qc->tag << CRQB_TAG_SHIFT;
1414         flags |= (qc->dev->link->pmp & 0xf) << CRQB_PMP_SHIFT;
1415
1416         /* get current queue index from software */
1417         in_index = pp->req_idx;
1418
1419         pp->crqb[in_index].sg_addr =
1420                 cpu_to_le32(pp->sg_tbl_dma[qc->tag] & 0xffffffff);
1421         pp->crqb[in_index].sg_addr_hi =
1422                 cpu_to_le32((pp->sg_tbl_dma[qc->tag] >> 16) >> 16);
1423         pp->crqb[in_index].ctrl_flags = cpu_to_le16(flags);
1424
1425         cw = &pp->crqb[in_index].ata_cmd[0];
1426         tf = &qc->tf;
1427
1428         /* Sadly, the CRQB cannot accomodate all registers--there are
1429          * only 11 bytes...so we must pick and choose required
1430          * registers based on the command.  So, we drop feature and
1431          * hob_feature for [RW] DMA commands, but they are needed for
1432          * NCQ.  NCQ will drop hob_nsect, which is not needed there
1433          * (nsect is used only for the tag; feat/hob_feat hold true nsect).
1434          */
1435         switch (tf->command) {
1436         case ATA_CMD_READ:
1437         case ATA_CMD_READ_EXT:
1438         case ATA_CMD_WRITE:
1439         case ATA_CMD_WRITE_EXT:
1440         case ATA_CMD_WRITE_FUA_EXT:
1441                 mv_crqb_pack_cmd(cw++, tf->hob_nsect, ATA_REG_NSECT, 0);
1442                 break;
1443         case ATA_CMD_FPDMA_READ:
1444         case ATA_CMD_FPDMA_WRITE:
1445                 mv_crqb_pack_cmd(cw++, tf->hob_feature, ATA_REG_FEATURE, 0);
1446                 mv_crqb_pack_cmd(cw++, tf->feature, ATA_REG_FEATURE, 0);
1447                 break;
1448         default:
1449                 /* The only other commands EDMA supports in non-queued and
1450                  * non-NCQ mode are: [RW] STREAM DMA and W DMA FUA EXT, none
1451                  * of which are defined/used by Linux.  If we get here, this
1452                  * driver needs work.
1453                  *
1454                  * FIXME: modify libata to give qc_prep a return value and
1455                  * return error here.
1456                  */
1457                 BUG_ON(tf->command);
1458                 break;
1459         }
1460         mv_crqb_pack_cmd(cw++, tf->nsect, ATA_REG_NSECT, 0);
1461         mv_crqb_pack_cmd(cw++, tf->hob_lbal, ATA_REG_LBAL, 0);
1462         mv_crqb_pack_cmd(cw++, tf->lbal, ATA_REG_LBAL, 0);
1463         mv_crqb_pack_cmd(cw++, tf->hob_lbam, ATA_REG_LBAM, 0);
1464         mv_crqb_pack_cmd(cw++, tf->lbam, ATA_REG_LBAM, 0);
1465         mv_crqb_pack_cmd(cw++, tf->hob_lbah, ATA_REG_LBAH, 0);
1466         mv_crqb_pack_cmd(cw++, tf->lbah, ATA_REG_LBAH, 0);
1467         mv_crqb_pack_cmd(cw++, tf->device, ATA_REG_DEVICE, 0);
1468         mv_crqb_pack_cmd(cw++, tf->command, ATA_REG_CMD, 1);    /* last */
1469
1470         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
1471                 return;
1472         mv_fill_sg(qc);
1473 }
1474
1475 /**
1476  *      mv_qc_prep_iie - Host specific command preparation.
1477  *      @qc: queued command to prepare
1478  *
1479  *      This routine simply redirects to the general purpose routine
1480  *      if command is not DMA.  Else, it handles prep of the CRQB
1481  *      (command request block), does some sanity checking, and calls
1482  *      the SG load routine.
1483  *
1484  *      LOCKING:
1485  *      Inherited from caller.
1486  */
1487 static void mv_qc_prep_iie(struct ata_queued_cmd *qc)
1488 {
1489         struct ata_port *ap = qc->ap;
1490         struct mv_port_priv *pp = ap->private_data;
1491         struct mv_crqb_iie *crqb;
1492         struct ata_taskfile *tf;
1493         unsigned in_index;
1494         u32 flags = 0;
1495
1496         if ((qc->tf.protocol != ATA_PROT_DMA) &&
1497             (qc->tf.protocol != ATA_PROT_NCQ))
1498                 return;
1499
1500         /* Fill in Gen IIE command request block */
1501         if (!(qc->tf.flags & ATA_TFLAG_WRITE))
1502                 flags |= CRQB_FLAG_READ;
1503
1504         WARN_ON(MV_MAX_Q_DEPTH <= qc->tag);
1505         flags |= qc->tag << CRQB_TAG_SHIFT;
1506         flags |= qc->tag << CRQB_HOSTQ_SHIFT;
1507         flags |= (qc->dev->link->pmp & 0xf) << CRQB_PMP_SHIFT;
1508
1509         /* get current queue index from software */
1510         in_index = pp->req_idx;
1511
1512         crqb = (struct mv_crqb_iie *) &pp->crqb[in_index];
1513         crqb->addr = cpu_to_le32(pp->sg_tbl_dma[qc->tag] & 0xffffffff);
1514         crqb->addr_hi = cpu_to_le32((pp->sg_tbl_dma[qc->tag] >> 16) >> 16);
1515         crqb->flags = cpu_to_le32(flags);
1516
1517         tf = &qc->tf;
1518         crqb->ata_cmd[0] = cpu_to_le32(
1519                         (tf->command << 16) |
1520                         (tf->feature << 24)
1521                 );
1522         crqb->ata_cmd[1] = cpu_to_le32(
1523                         (tf->lbal << 0) |
1524                         (tf->lbam << 8) |
1525                         (tf->lbah << 16) |
1526                         (tf->device << 24)
1527                 );
1528         crqb->ata_cmd[2] = cpu_to_le32(
1529                         (tf->hob_lbal << 0) |
1530                         (tf->hob_lbam << 8) |
1531                         (tf->hob_lbah << 16) |
1532                         (tf->hob_feature << 24)
1533                 );
1534         crqb->ata_cmd[3] = cpu_to_le32(
1535                         (tf->nsect << 0) |
1536                         (tf->hob_nsect << 8)
1537                 );
1538
1539         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
1540                 return;
1541         mv_fill_sg(qc);
1542 }
1543
1544 /**
1545  *      mv_qc_issue - Initiate a command to the host
1546  *      @qc: queued command to start
1547  *
1548  *      This routine simply redirects to the general purpose routine
1549  *      if command is not DMA.  Else, it sanity checks our local
1550  *      caches of the request producer/consumer indices then enables
1551  *      DMA and bumps the request producer index.
1552  *
1553  *      LOCKING:
1554  *      Inherited from caller.
1555  */
1556 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc)
1557 {
1558         struct ata_port *ap = qc->ap;
1559         void __iomem *port_mmio = mv_ap_base(ap);
1560         struct mv_port_priv *pp = ap->private_data;
1561         u32 in_index;
1562
1563         if ((qc->tf.protocol != ATA_PROT_DMA) &&
1564             (qc->tf.protocol != ATA_PROT_NCQ)) {
1565                 static int limit_warnings = 10;
1566                 /*
1567                  * Errata SATA#16, SATA#24: warn if multiple DRQs expected.
1568                  *
1569                  * Someday, we might implement special polling workarounds
1570                  * for these, but it all seems rather unnecessary since we
1571                  * normally use only DMA for commands which transfer more
1572                  * than a single block of data.
1573                  *
1574                  * Much of the time, this could just work regardless.
1575                  * So for now, just log the incident, and allow the attempt.
1576                  */
1577                 if (limit_warnings > 0 && (qc->nbytes / qc->sect_size) > 1) {
1578                         --limit_warnings;
1579                         ata_link_printk(qc->dev->link, KERN_WARNING, DRV_NAME
1580                                         ": attempting PIO w/multiple DRQ: "
1581                                         "this may fail due to h/w errata\n");
1582                 }
1583                 /*
1584                  * We're about to send a non-EDMA capable command to the
1585                  * port.  Turn off EDMA so there won't be problems accessing
1586                  * shadow block, etc registers.
1587                  */
1588                 mv_stop_edma(ap);
1589                 mv_enable_port_irqs(ap, ERR_IRQ);
1590                 mv_pmp_select(ap, qc->dev->link->pmp);
1591                 return ata_sff_qc_issue(qc);
1592         }
1593
1594         mv_start_dma(ap, port_mmio, pp, qc->tf.protocol);
1595
1596         pp->req_idx = (pp->req_idx + 1) & MV_MAX_Q_DEPTH_MASK;
1597         in_index = pp->req_idx << EDMA_REQ_Q_PTR_SHIFT;
1598
1599         /* and write the request in pointer to kick the EDMA to life */
1600         writelfl((pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK) | in_index,
1601                  port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
1602
1603         return 0;
1604 }
1605
1606 static struct ata_queued_cmd *mv_get_active_qc(struct ata_port *ap)
1607 {
1608         struct mv_port_priv *pp = ap->private_data;
1609         struct ata_queued_cmd *qc;
1610
1611         if (pp->pp_flags & MV_PP_FLAG_NCQ_EN)
1612                 return NULL;
1613         qc = ata_qc_from_tag(ap, ap->link.active_tag);
1614         if (qc && (qc->tf.flags & ATA_TFLAG_POLLING))
1615                 qc = NULL;
1616         return qc;
1617 }
1618
1619 static void mv_pmp_error_handler(struct ata_port *ap)
1620 {
1621         unsigned int pmp, pmp_map;
1622         struct mv_port_priv *pp = ap->private_data;
1623
1624         if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH) {
1625                 /*
1626                  * Perform NCQ error analysis on failed PMPs
1627                  * before we freeze the port entirely.
1628                  *
1629                  * The failed PMPs are marked earlier by mv_pmp_eh_prep().
1630                  */
1631                 pmp_map = pp->delayed_eh_pmp_map;
1632                 pp->pp_flags &= ~MV_PP_FLAG_DELAYED_EH;
1633                 for (pmp = 0; pmp_map != 0; pmp++) {
1634                         unsigned int this_pmp = (1 << pmp);
1635                         if (pmp_map & this_pmp) {
1636                                 struct ata_link *link = &ap->pmp_link[pmp];
1637                                 pmp_map &= ~this_pmp;
1638                                 ata_eh_analyze_ncq_error(link);
1639                         }
1640                 }
1641                 ata_port_freeze(ap);
1642         }
1643         sata_pmp_error_handler(ap);
1644 }
1645
1646 static unsigned int mv_get_err_pmp_map(struct ata_port *ap)
1647 {
1648         void __iomem *port_mmio = mv_ap_base(ap);
1649
1650         return readl(port_mmio + SATA_TESTCTL_OFS) >> 16;
1651 }
1652
1653 static void mv_pmp_eh_prep(struct ata_port *ap, unsigned int pmp_map)
1654 {
1655         struct ata_eh_info *ehi;
1656         unsigned int pmp;
1657
1658         /*
1659          * Initialize EH info for PMPs which saw device errors
1660          */
1661         ehi = &ap->link.eh_info;
1662         for (pmp = 0; pmp_map != 0; pmp++) {
1663                 unsigned int this_pmp = (1 << pmp);
1664                 if (pmp_map & this_pmp) {
1665                         struct ata_link *link = &ap->pmp_link[pmp];
1666
1667                         pmp_map &= ~this_pmp;
1668                         ehi = &link->eh_info;
1669                         ata_ehi_clear_desc(ehi);
1670                         ata_ehi_push_desc(ehi, "dev err");
1671                         ehi->err_mask |= AC_ERR_DEV;
1672                         ehi->action |= ATA_EH_RESET;
1673                         ata_link_abort(link);
1674                 }
1675         }
1676 }
1677
1678 static int mv_req_q_empty(struct ata_port *ap)
1679 {
1680         void __iomem *port_mmio = mv_ap_base(ap);
1681         u32 in_ptr, out_ptr;
1682
1683         in_ptr  = (readl(port_mmio + EDMA_REQ_Q_IN_PTR_OFS)
1684                         >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
1685         out_ptr = (readl(port_mmio + EDMA_REQ_Q_OUT_PTR_OFS)
1686                         >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
1687         return (in_ptr == out_ptr);     /* 1 == queue_is_empty */
1688 }
1689
1690 static int mv_handle_fbs_ncq_dev_err(struct ata_port *ap)
1691 {
1692         struct mv_port_priv *pp = ap->private_data;
1693         int failed_links;
1694         unsigned int old_map, new_map;
1695
1696         /*
1697          * Device error during FBS+NCQ operation:
1698          *
1699          * Set a port flag to prevent further I/O being enqueued.
1700          * Leave the EDMA running to drain outstanding commands from this port.
1701          * Perform the post-mortem/EH only when all responses are complete.
1702          * Follow recovery sequence from 6042/7042 datasheet (7.3.15.4.2.2).
1703          */
1704         if (!(pp->pp_flags & MV_PP_FLAG_DELAYED_EH)) {
1705                 pp->pp_flags |= MV_PP_FLAG_DELAYED_EH;
1706                 pp->delayed_eh_pmp_map = 0;
1707         }
1708         old_map = pp->delayed_eh_pmp_map;
1709         new_map = old_map | mv_get_err_pmp_map(ap);
1710
1711         if (old_map != new_map) {
1712                 pp->delayed_eh_pmp_map = new_map;
1713                 mv_pmp_eh_prep(ap, new_map & ~old_map);
1714         }
1715         failed_links = hweight16(new_map);
1716
1717         ata_port_printk(ap, KERN_INFO, "%s: pmp_map=%04x qc_map=%04x "
1718                         "failed_links=%d nr_active_links=%d\n",
1719                         __func__, pp->delayed_eh_pmp_map,
1720                         ap->qc_active, failed_links,
1721                         ap->nr_active_links);
1722
1723         if (ap->nr_active_links <= failed_links && mv_req_q_empty(ap)) {
1724                 mv_process_crpb_entries(ap, pp);
1725                 mv_stop_edma(ap);
1726                 mv_eh_freeze(ap);
1727                 ata_port_printk(ap, KERN_INFO, "%s: done\n", __func__);
1728                 return 1;       /* handled */
1729         }
1730         ata_port_printk(ap, KERN_INFO, "%s: waiting\n", __func__);
1731         return 1;       /* handled */
1732 }
1733
1734 static int mv_handle_fbs_non_ncq_dev_err(struct ata_port *ap)
1735 {
1736         /*
1737          * Possible future enhancement:
1738          *
1739          * FBS+non-NCQ operation is not yet implemented.
1740          * See related notes in mv_edma_cfg().
1741          *
1742          * Device error during FBS+non-NCQ operation:
1743          *
1744          * We need to snapshot the shadow registers for each failed command.
1745          * Follow recovery sequence from 6042/7042 datasheet (7.3.15.4.2.3).
1746          */
1747         return 0;       /* not handled */
1748 }
1749
1750 static int mv_handle_dev_err(struct ata_port *ap, u32 edma_err_cause)
1751 {
1752         struct mv_port_priv *pp = ap->private_data;
1753
1754         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN))
1755                 return 0;       /* EDMA was not active: not handled */
1756         if (!(pp->pp_flags & MV_PP_FLAG_FBS_EN))
1757                 return 0;       /* FBS was not active: not handled */
1758
1759         if (!(edma_err_cause & EDMA_ERR_DEV))
1760                 return 0;       /* non DEV error: not handled */
1761         edma_err_cause &= ~EDMA_ERR_IRQ_TRANSIENT;
1762         if (edma_err_cause & ~(EDMA_ERR_DEV | EDMA_ERR_SELF_DIS))
1763                 return 0;       /* other problems: not handled */
1764
1765         if (pp->pp_flags & MV_PP_FLAG_NCQ_EN) {
1766                 /*
1767                  * EDMA should NOT have self-disabled for this case.
1768                  * If it did, then something is wrong elsewhere,
1769                  * and we cannot handle it here.
1770                  */
1771                 if (edma_err_cause & EDMA_ERR_SELF_DIS) {
1772                         ata_port_printk(ap, KERN_WARNING,
1773                                 "%s: err_cause=0x%x pp_flags=0x%x\n",
1774                                 __func__, edma_err_cause, pp->pp_flags);
1775                         return 0; /* not handled */
1776                 }
1777                 return mv_handle_fbs_ncq_dev_err(ap);
1778         } else {
1779                 /*
1780                  * EDMA should have self-disabled for this case.
1781                  * If it did not, then something is wrong elsewhere,
1782                  * and we cannot handle it here.
1783                  */
1784                 if (!(edma_err_cause & EDMA_ERR_SELF_DIS)) {
1785                         ata_port_printk(ap, KERN_WARNING,
1786                                 "%s: err_cause=0x%x pp_flags=0x%x\n",
1787                                 __func__, edma_err_cause, pp->pp_flags);
1788                         return 0; /* not handled */
1789                 }
1790                 return mv_handle_fbs_non_ncq_dev_err(ap);
1791         }
1792         return 0;       /* not handled */
1793 }
1794
1795 static void mv_unexpected_intr(struct ata_port *ap, int edma_was_enabled)
1796 {
1797         struct ata_eh_info *ehi = &ap->link.eh_info;
1798         char *when = "idle";
1799
1800         ata_ehi_clear_desc(ehi);
1801         if (!ap || (ap->flags & ATA_FLAG_DISABLED)) {
1802                 when = "disabled";
1803         } else if (edma_was_enabled) {
1804                 when = "EDMA enabled";
1805         } else {
1806                 struct ata_queued_cmd *qc = ata_qc_from_tag(ap, ap->link.active_tag);
1807                 if (qc && (qc->tf.flags & ATA_TFLAG_POLLING))
1808                         when = "polling";
1809         }
1810         ata_ehi_push_desc(ehi, "unexpected device interrupt while %s", when);
1811         ehi->err_mask |= AC_ERR_OTHER;
1812         ehi->action   |= ATA_EH_RESET;
1813         ata_port_freeze(ap);
1814 }
1815
1816 /**
1817  *      mv_err_intr - Handle error interrupts on the port
1818  *      @ap: ATA channel to manipulate
1819  *
1820  *      Most cases require a full reset of the chip's state machine,
1821  *      which also performs a COMRESET.
1822  *      Also, if the port disabled DMA, update our cached copy to match.
1823  *
1824  *      LOCKING:
1825  *      Inherited from caller.
1826  */
1827 static void mv_err_intr(struct ata_port *ap)
1828 {
1829         void __iomem *port_mmio = mv_ap_base(ap);
1830         u32 edma_err_cause, eh_freeze_mask, serr = 0;
1831         u32 fis_cause = 0;
1832         struct mv_port_priv *pp = ap->private_data;
1833         struct mv_host_priv *hpriv = ap->host->private_data;
1834         unsigned int action = 0, err_mask = 0;
1835         struct ata_eh_info *ehi = &ap->link.eh_info;
1836         struct ata_queued_cmd *qc;
1837         int abort = 0;
1838
1839         /*
1840          * Read and clear the SError and err_cause bits.
1841          * For GenIIe, if EDMA_ERR_TRANS_IRQ_7 is set, we also must read/clear
1842          * the FIS_IRQ_CAUSE register before clearing edma_err_cause.
1843          */
1844         sata_scr_read(&ap->link, SCR_ERROR, &serr);
1845         sata_scr_write_flush(&ap->link, SCR_ERROR, serr);
1846
1847         edma_err_cause = readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1848         if (IS_GEN_IIE(hpriv) && (edma_err_cause & EDMA_ERR_TRANS_IRQ_7)) {
1849                 fis_cause = readl(port_mmio + SATA_FIS_IRQ_CAUSE_OFS);
1850                 writelfl(~fis_cause, port_mmio + SATA_FIS_IRQ_CAUSE_OFS);
1851         }
1852         writelfl(~edma_err_cause, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1853
1854         if (edma_err_cause & EDMA_ERR_DEV) {
1855                 /*
1856                  * Device errors during FIS-based switching operation
1857                  * require special handling.
1858                  */
1859                 if (mv_handle_dev_err(ap, edma_err_cause))
1860                         return;
1861         }
1862
1863         qc = mv_get_active_qc(ap);
1864         ata_ehi_clear_desc(ehi);
1865         ata_ehi_push_desc(ehi, "edma_err_cause=%08x pp_flags=%08x",
1866                           edma_err_cause, pp->pp_flags);
1867
1868         if (IS_GEN_IIE(hpriv) && (edma_err_cause & EDMA_ERR_TRANS_IRQ_7)) {
1869                 ata_ehi_push_desc(ehi, "fis_cause=%08x", fis_cause);
1870                 if (fis_cause & SATA_FIS_IRQ_AN) {
1871                         u32 ec = edma_err_cause &
1872                                ~(EDMA_ERR_TRANS_IRQ_7 | EDMA_ERR_IRQ_TRANSIENT);
1873                         sata_async_notification(ap);
1874                         if (!ec)
1875                                 return; /* Just an AN; no need for the nukes */
1876                         ata_ehi_push_desc(ehi, "SDB notify");
1877                 }
1878         }
1879         /*
1880          * All generations share these EDMA error cause bits:
1881          */
1882         if (edma_err_cause & EDMA_ERR_DEV) {
1883                 err_mask |= AC_ERR_DEV;
1884                 action |= ATA_EH_RESET;
1885                 ata_ehi_push_desc(ehi, "dev error");
1886         }
1887         if (edma_err_cause & (EDMA_ERR_D_PAR | EDMA_ERR_PRD_PAR |
1888                         EDMA_ERR_CRQB_PAR | EDMA_ERR_CRPB_PAR |
1889                         EDMA_ERR_INTRL_PAR)) {
1890                 err_mask |= AC_ERR_ATA_BUS;
1891                 action |= ATA_EH_RESET;
1892                 ata_ehi_push_desc(ehi, "parity error");
1893         }
1894         if (edma_err_cause & (EDMA_ERR_DEV_DCON | EDMA_ERR_DEV_CON)) {
1895                 ata_ehi_hotplugged(ehi);
1896                 ata_ehi_push_desc(ehi, edma_err_cause & EDMA_ERR_DEV_DCON ?
1897                         "dev disconnect" : "dev connect");
1898                 action |= ATA_EH_RESET;
1899         }
1900
1901         /*
1902          * Gen-I has a different SELF_DIS bit,
1903          * different FREEZE bits, and no SERR bit:
1904          */
1905         if (IS_GEN_I(hpriv)) {
1906                 eh_freeze_mask = EDMA_EH_FREEZE_5;
1907                 if (edma_err_cause & EDMA_ERR_SELF_DIS_5) {
1908                         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
1909                         ata_ehi_push_desc(ehi, "EDMA self-disable");
1910                 }
1911         } else {
1912                 eh_freeze_mask = EDMA_EH_FREEZE;
1913                 if (edma_err_cause & EDMA_ERR_SELF_DIS) {
1914                         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
1915                         ata_ehi_push_desc(ehi, "EDMA self-disable");
1916                 }
1917                 if (edma_err_cause & EDMA_ERR_SERR) {
1918                         ata_ehi_push_desc(ehi, "SError=%08x", serr);
1919                         err_mask |= AC_ERR_ATA_BUS;
1920                         action |= ATA_EH_RESET;
1921                 }
1922         }
1923
1924         if (!err_mask) {
1925                 err_mask = AC_ERR_OTHER;
1926                 action |= ATA_EH_RESET;
1927         }
1928
1929         ehi->serror |= serr;
1930         ehi->action |= action;
1931
1932         if (qc)
1933                 qc->err_mask |= err_mask;
1934         else
1935                 ehi->err_mask |= err_mask;
1936
1937         if (err_mask == AC_ERR_DEV) {
1938                 /*
1939                  * Cannot do ata_port_freeze() here,
1940                  * because it would kill PIO access,
1941                  * which is needed for further diagnosis.
1942                  */
1943                 mv_eh_freeze(ap);
1944                 abort = 1;
1945         } else if (edma_err_cause & eh_freeze_mask) {
1946                 /*
1947                  * Note to self: ata_port_freeze() calls ata_port_abort()
1948                  */
1949                 ata_port_freeze(ap);
1950         } else {
1951                 abort = 1;
1952         }
1953
1954         if (abort) {
1955                 if (qc)
1956                         ata_link_abort(qc->dev->link);
1957                 else
1958                         ata_port_abort(ap);
1959         }
1960 }
1961
1962 static void mv_process_crpb_response(struct ata_port *ap,
1963                 struct mv_crpb *response, unsigned int tag, int ncq_enabled)
1964 {
1965         struct ata_queued_cmd *qc = ata_qc_from_tag(ap, tag);
1966
1967         if (qc) {
1968                 u8 ata_status;
1969                 u16 edma_status = le16_to_cpu(response->flags);
1970                 /*
1971                  * edma_status from a response queue entry:
1972                  *   LSB is from EDMA_ERR_IRQ_CAUSE_OFS (non-NCQ only).
1973                  *   MSB is saved ATA status from command completion.
1974                  */
1975                 if (!ncq_enabled) {
1976                         u8 err_cause = edma_status & 0xff & ~EDMA_ERR_DEV;
1977                         if (err_cause) {
1978                                 /*
1979                                  * Error will be seen/handled by mv_err_intr().
1980                                  * So do nothing at all here.
1981                                  */
1982                                 return;
1983                         }
1984                 }
1985                 ata_status = edma_status >> CRPB_FLAG_STATUS_SHIFT;
1986                 if (!ac_err_mask(ata_status))
1987                         ata_qc_complete(qc);
1988                 /* else: leave it for mv_err_intr() */
1989         } else {
1990                 ata_port_printk(ap, KERN_ERR, "%s: no qc for tag=%d\n",
1991                                 __func__, tag);
1992         }
1993 }
1994
1995 static void mv_process_crpb_entries(struct ata_port *ap, struct mv_port_priv *pp)
1996 {
1997         void __iomem *port_mmio = mv_ap_base(ap);
1998         struct mv_host_priv *hpriv = ap->host->private_data;
1999         u32 in_index;
2000         bool work_done = false;
2001         int ncq_enabled = (pp->pp_flags & MV_PP_FLAG_NCQ_EN);
2002
2003         /* Get the hardware queue position index */
2004         in_index = (readl(port_mmio + EDMA_RSP_Q_IN_PTR_OFS)
2005                         >> EDMA_RSP_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
2006
2007         /* Process new responses from since the last time we looked */
2008         while (in_index != pp->resp_idx) {
2009                 unsigned int tag;
2010                 struct mv_crpb *response = &pp->crpb[pp->resp_idx];
2011
2012                 pp->resp_idx = (pp->resp_idx + 1) & MV_MAX_Q_DEPTH_MASK;
2013
2014                 if (IS_GEN_I(hpriv)) {
2015                         /* 50xx: no NCQ, only one command active at a time */
2016                         tag = ap->link.active_tag;
2017                 } else {
2018                         /* Gen II/IIE: get command tag from CRPB entry */
2019                         tag = le16_to_cpu(response->id) & 0x1f;
2020                 }
2021                 mv_process_crpb_response(ap, response, tag, ncq_enabled);
2022                 work_done = true;
2023         }
2024
2025         /* Update the software queue position index in hardware */
2026         if (work_done)
2027                 writelfl((pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK) |
2028                          (pp->resp_idx << EDMA_RSP_Q_PTR_SHIFT),
2029                          port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
2030 }
2031
2032 static void mv_port_intr(struct ata_port *ap, u32 port_cause)
2033 {
2034         struct mv_port_priv *pp;
2035         int edma_was_enabled;
2036
2037         if (!ap || (ap->flags & ATA_FLAG_DISABLED)) {
2038                 mv_unexpected_intr(ap, 0);
2039                 return;
2040         }
2041         /*
2042          * Grab a snapshot of the EDMA_EN flag setting,
2043          * so that we have a consistent view for this port,
2044          * even if something we call of our routines changes it.
2045          */
2046         pp = ap->private_data;
2047         edma_was_enabled = (pp->pp_flags & MV_PP_FLAG_EDMA_EN);
2048         /*
2049          * Process completed CRPB response(s) before other events.
2050          */
2051         if (edma_was_enabled && (port_cause & DONE_IRQ)) {
2052                 mv_process_crpb_entries(ap, pp);
2053                 if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH)
2054                         mv_handle_fbs_ncq_dev_err(ap);
2055         }
2056         /*
2057          * Handle chip-reported errors, or continue on to handle PIO.
2058          */
2059         if (unlikely(port_cause & ERR_IRQ)) {
2060                 mv_err_intr(ap);
2061         } else if (!edma_was_enabled) {
2062                 struct ata_queued_cmd *qc = mv_get_active_qc(ap);
2063                 if (qc)
2064                         ata_sff_host_intr(ap, qc);
2065                 else
2066                         mv_unexpected_intr(ap, edma_was_enabled);
2067         }
2068 }
2069
2070 /**
2071  *      mv_host_intr - Handle all interrupts on the given host controller
2072  *      @host: host specific structure
2073  *      @main_irq_cause: Main interrupt cause register for the chip.
2074  *
2075  *      LOCKING:
2076  *      Inherited from caller.
2077  */
2078 static int mv_host_intr(struct ata_host *host, u32 main_irq_cause)
2079 {
2080         struct mv_host_priv *hpriv = host->private_data;
2081         void __iomem *mmio = hpriv->base, *hc_mmio;
2082         unsigned int handled = 0, port;
2083
2084         for (port = 0; port < hpriv->n_ports; port++) {
2085                 struct ata_port *ap = host->ports[port];
2086                 unsigned int p, shift, hardport, port_cause;
2087
2088                 MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport);
2089                 /*
2090                  * Each hc within the host has its own hc_irq_cause register,
2091                  * where the interrupting ports bits get ack'd.
2092                  */
2093                 if (hardport == 0) {    /* first port on this hc ? */
2094                         u32 hc_cause = (main_irq_cause >> shift) & HC0_IRQ_PEND;
2095                         u32 port_mask, ack_irqs;
2096                         /*
2097                          * Skip this entire hc if nothing pending for any ports
2098                          */
2099                         if (!hc_cause) {
2100                                 port += MV_PORTS_PER_HC - 1;
2101                                 continue;
2102                         }
2103                         /*
2104                          * We don't need/want to read the hc_irq_cause register,
2105                          * because doing so hurts performance, and
2106                          * main_irq_cause already gives us everything we need.
2107                          *
2108                          * But we do have to *write* to the hc_irq_cause to ack
2109                          * the ports that we are handling this time through.
2110                          *
2111                          * This requires that we create a bitmap for those
2112                          * ports which interrupted us, and use that bitmap
2113                          * to ack (only) those ports via hc_irq_cause.
2114                          */
2115                         ack_irqs = 0;
2116                         for (p = 0; p < MV_PORTS_PER_HC; ++p) {
2117                                 if ((port + p) >= hpriv->n_ports)
2118                                         break;
2119                                 port_mask = (DONE_IRQ | ERR_IRQ) << (p * 2);
2120                                 if (hc_cause & port_mask)
2121                                         ack_irqs |= (DMA_IRQ | DEV_IRQ) << p;
2122                         }
2123                         hc_mmio = mv_hc_base_from_port(mmio, port);
2124                         writelfl(~ack_irqs, hc_mmio + HC_IRQ_CAUSE_OFS);
2125                         handled = 1;
2126                 }
2127                 /*
2128                  * Handle interrupts signalled for this port:
2129                  */
2130                 port_cause = (main_irq_cause >> shift) & (DONE_IRQ | ERR_IRQ);
2131                 if (port_cause)
2132                         mv_port_intr(ap, port_cause);
2133         }
2134         return handled;
2135 }
2136
2137 static int mv_pci_error(struct ata_host *host, void __iomem *mmio)
2138 {
2139         struct mv_host_priv *hpriv = host->private_data;
2140         struct ata_port *ap;
2141         struct ata_queued_cmd *qc;
2142         struct ata_eh_info *ehi;
2143         unsigned int i, err_mask, printed = 0;
2144         u32 err_cause;
2145
2146         err_cause = readl(mmio + hpriv->irq_cause_ofs);
2147
2148         dev_printk(KERN_ERR, host->dev, "PCI ERROR; PCI IRQ cause=0x%08x\n",
2149                    err_cause);
2150
2151         DPRINTK("All regs @ PCI error\n");
2152         mv_dump_all_regs(mmio, -1, to_pci_dev(host->dev));
2153
2154         writelfl(0, mmio + hpriv->irq_cause_ofs);
2155
2156         for (i = 0; i < host->n_ports; i++) {
2157                 ap = host->ports[i];
2158                 if (!ata_link_offline(&ap->link)) {
2159                         ehi = &ap->link.eh_info;
2160                         ata_ehi_clear_desc(ehi);
2161                         if (!printed++)
2162                                 ata_ehi_push_desc(ehi,
2163                                         "PCI err cause 0x%08x", err_cause);
2164                         err_mask = AC_ERR_HOST_BUS;
2165                         ehi->action = ATA_EH_RESET;
2166                         qc = ata_qc_from_tag(ap, ap->link.active_tag);
2167                         if (qc)
2168                                 qc->err_mask |= err_mask;
2169                         else
2170                                 ehi->err_mask |= err_mask;
2171
2172                         ata_port_freeze(ap);
2173                 }
2174         }
2175         return 1;       /* handled */
2176 }
2177
2178 /**
2179  *      mv_interrupt - Main interrupt event handler
2180  *      @irq: unused
2181  *      @dev_instance: private data; in this case the host structure
2182  *
2183  *      Read the read only register to determine if any host
2184  *      controllers have pending interrupts.  If so, call lower level
2185  *      routine to handle.  Also check for PCI errors which are only
2186  *      reported here.
2187  *
2188  *      LOCKING:
2189  *      This routine holds the host lock while processing pending
2190  *      interrupts.
2191  */
2192 static irqreturn_t mv_interrupt(int irq, void *dev_instance)
2193 {
2194         struct ata_host *host = dev_instance;
2195         struct mv_host_priv *hpriv = host->private_data;
2196         unsigned int handled = 0;
2197         int using_msi = hpriv->hp_flags & MV_HP_FLAG_MSI;
2198         u32 main_irq_cause, pending_irqs;
2199
2200         spin_lock(&host->lock);
2201
2202         /* for MSI:  block new interrupts while in here */
2203         if (using_msi)
2204                 writel(0, hpriv->main_irq_mask_addr);
2205
2206         main_irq_cause = readl(hpriv->main_irq_cause_addr);
2207         pending_irqs   = main_irq_cause & hpriv->main_irq_mask;
2208         /*
2209          * Deal with cases where we either have nothing pending, or have read
2210          * a bogus register value which can indicate HW removal or PCI fault.
2211          */
2212         if (pending_irqs && main_irq_cause != 0xffffffffU) {
2213                 if (unlikely((pending_irqs & PCI_ERR) && !IS_SOC(hpriv)))
2214                         handled = mv_pci_error(host, hpriv->base);
2215                 else
2216                         handled = mv_host_intr(host, pending_irqs);
2217         }
2218
2219         /* for MSI: unmask; interrupt cause bits will retrigger now */
2220         if (using_msi)
2221                 writel(hpriv->main_irq_mask, hpriv->main_irq_mask_addr);
2222
2223         spin_unlock(&host->lock);
2224
2225         return IRQ_RETVAL(handled);
2226 }
2227
2228 static unsigned int mv5_scr_offset(unsigned int sc_reg_in)
2229 {
2230         unsigned int ofs;
2231
2232         switch (sc_reg_in) {
2233         case SCR_STATUS:
2234         case SCR_ERROR:
2235         case SCR_CONTROL:
2236                 ofs = sc_reg_in * sizeof(u32);
2237                 break;
2238         default:
2239                 ofs = 0xffffffffU;
2240                 break;
2241         }
2242         return ofs;
2243 }
2244
2245 static int mv5_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val)
2246 {
2247         struct mv_host_priv *hpriv = link->ap->host->private_data;
2248         void __iomem *mmio = hpriv->base;
2249         void __iomem *addr = mv5_phy_base(mmio, link->ap->port_no);
2250         unsigned int ofs = mv5_scr_offset(sc_reg_in);
2251
2252         if (ofs != 0xffffffffU) {
2253                 *val = readl(addr + ofs);
2254                 return 0;
2255         } else
2256                 return -EINVAL;
2257 }
2258
2259 static int mv5_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val)
2260 {
2261         struct mv_host_priv *hpriv = link->ap->host->private_data;
2262         void __iomem *mmio = hpriv->base;
2263         void __iomem *addr = mv5_phy_base(mmio, link->ap->port_no);
2264         unsigned int ofs = mv5_scr_offset(sc_reg_in);
2265
2266         if (ofs != 0xffffffffU) {
2267                 writelfl(val, addr + ofs);
2268                 return 0;
2269         } else
2270                 return -EINVAL;
2271 }
2272
2273 static void mv5_reset_bus(struct ata_host *host, void __iomem *mmio)
2274 {
2275         struct pci_dev *pdev = to_pci_dev(host->dev);
2276         int early_5080;
2277
2278         early_5080 = (pdev->device == 0x5080) && (pdev->revision == 0);
2279
2280         if (!early_5080) {
2281                 u32 tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
2282                 tmp |= (1 << 0);
2283                 writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
2284         }
2285
2286         mv_reset_pci_bus(host, mmio);
2287 }
2288
2289 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
2290 {
2291         writel(0x0fcfffff, mmio + MV_FLASH_CTL_OFS);
2292 }
2293
2294 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
2295                            void __iomem *mmio)
2296 {
2297         void __iomem *phy_mmio = mv5_phy_base(mmio, idx);
2298         u32 tmp;
2299
2300         tmp = readl(phy_mmio + MV5_PHY_MODE);
2301
2302         hpriv->signal[idx].pre = tmp & 0x1800;  /* bits 12:11 */
2303         hpriv->signal[idx].amps = tmp & 0xe0;   /* bits 7:5 */
2304 }
2305
2306 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
2307 {
2308         u32 tmp;
2309
2310         writel(0, mmio + MV_GPIO_PORT_CTL_OFS);
2311
2312         /* FIXME: handle MV_HP_ERRATA_50XXB2 errata */
2313
2314         tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
2315         tmp |= ~(1 << 0);
2316         writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
2317 }
2318
2319 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
2320                            unsigned int port)
2321 {
2322         void __iomem *phy_mmio = mv5_phy_base(mmio, port);
2323         const u32 mask = (1<<12) | (1<<11) | (1<<7) | (1<<6) | (1<<5);
2324         u32 tmp;
2325         int fix_apm_sq = (hpriv->hp_flags & MV_HP_ERRATA_50XXB0);
2326
2327         if (fix_apm_sq) {
2328                 tmp = readl(phy_mmio + MV5_LTMODE_OFS);
2329                 tmp |= (1 << 19);
2330                 writel(tmp, phy_mmio + MV5_LTMODE_OFS);
2331
2332                 tmp = readl(phy_mmio + MV5_PHY_CTL_OFS);
2333                 tmp &= ~0x3;
2334                 tmp |= 0x1;
2335                 writel(tmp, phy_mmio + MV5_PHY_CTL_OFS);
2336         }
2337
2338         tmp = readl(phy_mmio + MV5_PHY_MODE);
2339         tmp &= ~mask;
2340         tmp |= hpriv->signal[port].pre;
2341         tmp |= hpriv->signal[port].amps;
2342         writel(tmp, phy_mmio + MV5_PHY_MODE);
2343 }
2344
2345
2346 #undef ZERO
2347 #define ZERO(reg) writel(0, port_mmio + (reg))
2348 static void mv5_reset_hc_port(struct mv_host_priv *hpriv, void __iomem *mmio,
2349                              unsigned int port)
2350 {
2351         void __iomem *port_mmio = mv_port_base(mmio, port);
2352
2353         mv_reset_channel(hpriv, mmio, port);
2354
2355         ZERO(0x028);    /* command */
2356         writel(0x11f, port_mmio + EDMA_CFG_OFS);
2357         ZERO(0x004);    /* timer */
2358         ZERO(0x008);    /* irq err cause */
2359         ZERO(0x00c);    /* irq err mask */
2360         ZERO(0x010);    /* rq bah */
2361         ZERO(0x014);    /* rq inp */
2362         ZERO(0x018);    /* rq outp */
2363         ZERO(0x01c);    /* respq bah */
2364         ZERO(0x024);    /* respq outp */
2365         ZERO(0x020);    /* respq inp */
2366         ZERO(0x02c);    /* test control */
2367         writel(0xbc, port_mmio + EDMA_IORDY_TMOUT_OFS);
2368 }
2369 #undef ZERO
2370
2371 #define ZERO(reg) writel(0, hc_mmio + (reg))
2372 static void mv5_reset_one_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
2373                         unsigned int hc)
2374 {
2375         void __iomem *hc_mmio = mv_hc_base(mmio, hc);
2376         u32 tmp;
2377
2378         ZERO(0x00c);
2379         ZERO(0x010);
2380         ZERO(0x014);
2381         ZERO(0x018);
2382
2383         tmp = readl(hc_mmio + 0x20);
2384         tmp &= 0x1c1c1c1c;
2385         tmp |= 0x03030303;
2386         writel(tmp, hc_mmio + 0x20);
2387 }
2388 #undef ZERO
2389
2390 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
2391                         unsigned int n_hc)
2392 {
2393         unsigned int hc, port;
2394
2395         for (hc = 0; hc < n_hc; hc++) {
2396                 for (port = 0; port < MV_PORTS_PER_HC; port++)
2397                         mv5_reset_hc_port(hpriv, mmio,
2398                                           (hc * MV_PORTS_PER_HC) + port);
2399
2400                 mv5_reset_one_hc(hpriv, mmio, hc);
2401         }
2402
2403         return 0;
2404 }
2405
2406 #undef ZERO
2407 #define ZERO(reg) writel(0, mmio + (reg))
2408 static void mv_reset_pci_bus(struct ata_host *host, void __iomem *mmio)
2409 {
2410         struct mv_host_priv *hpriv = host->private_data;
2411         u32 tmp;
2412
2413         tmp = readl(mmio + MV_PCI_MODE_OFS);
2414         tmp &= 0xff00ffff;
2415         writel(tmp, mmio + MV_PCI_MODE_OFS);
2416
2417         ZERO(MV_PCI_DISC_TIMER);
2418         ZERO(MV_PCI_MSI_TRIGGER);
2419         writel(0x000100ff, mmio + MV_PCI_XBAR_TMOUT_OFS);
2420         ZERO(MV_PCI_SERR_MASK);
2421         ZERO(hpriv->irq_cause_ofs);
2422         ZERO(hpriv->irq_mask_ofs);
2423         ZERO(MV_PCI_ERR_LOW_ADDRESS);
2424         ZERO(MV_PCI_ERR_HIGH_ADDRESS);
2425         ZERO(MV_PCI_ERR_ATTRIBUTE);
2426         ZERO(MV_PCI_ERR_COMMAND);
2427 }
2428 #undef ZERO
2429
2430 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
2431 {
2432         u32 tmp;
2433
2434         mv5_reset_flash(hpriv, mmio);
2435
2436         tmp = readl(mmio + MV_GPIO_PORT_CTL_OFS);
2437         tmp &= 0x3;
2438         tmp |= (1 << 5) | (1 << 6);
2439         writel(tmp, mmio + MV_GPIO_PORT_CTL_OFS);
2440 }
2441
2442 /**
2443  *      mv6_reset_hc - Perform the 6xxx global soft reset
2444  *      @mmio: base address of the HBA
2445  *
2446  *      This routine only applies to 6xxx parts.
2447  *
2448  *      LOCKING:
2449  *      Inherited from caller.
2450  */
2451 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
2452                         unsigned int n_hc)
2453 {
2454         void __iomem *reg = mmio + PCI_MAIN_CMD_STS_OFS;
2455         int i, rc = 0;
2456         u32 t;
2457
2458         /* Following procedure defined in PCI "main command and status
2459          * register" table.
2460          */
2461         t = readl(reg);
2462         writel(t | STOP_PCI_MASTER, reg);
2463
2464         for (i = 0; i < 1000; i++) {
2465                 udelay(1);
2466                 t = readl(reg);
2467                 if (PCI_MASTER_EMPTY & t)
2468                         break;
2469         }
2470         if (!(PCI_MASTER_EMPTY & t)) {
2471                 printk(KERN_ERR DRV_NAME ": PCI master won't flush\n");
2472                 rc = 1;
2473                 goto done;
2474         }
2475
2476         /* set reset */
2477         i = 5;
2478         do {
2479                 writel(t | GLOB_SFT_RST, reg);
2480                 t = readl(reg);
2481                 udelay(1);
2482         } while (!(GLOB_SFT_RST & t) && (i-- > 0));
2483
2484         if (!(GLOB_SFT_RST & t)) {
2485                 printk(KERN_ERR DRV_NAME ": can't set global reset\n");
2486                 rc = 1;
2487                 goto done;
2488         }
2489
2490         /* clear reset and *reenable the PCI master* (not mentioned in spec) */
2491         i = 5;
2492         do {
2493                 writel(t & ~(GLOB_SFT_RST | STOP_PCI_MASTER), reg);
2494                 t = readl(reg);
2495                 udelay(1);
2496         } while ((GLOB_SFT_RST & t) && (i-- > 0));
2497
2498         if (GLOB_SFT_RST & t) {
2499                 printk(KERN_ERR DRV_NAME ": can't clear global reset\n");
2500                 rc = 1;
2501         }
2502 done:
2503         return rc;
2504 }
2505
2506 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
2507                            void __iomem *mmio)
2508 {
2509         void __iomem *port_mmio;
2510         u32 tmp;
2511
2512         tmp = readl(mmio + MV_RESET_CFG_OFS);
2513         if ((tmp & (1 << 0)) == 0) {
2514                 hpriv->signal[idx].amps = 0x7 << 8;
2515                 hpriv->signal[idx].pre = 0x1 << 5;
2516                 return;
2517         }
2518
2519         port_mmio = mv_port_base(mmio, idx);
2520         tmp = readl(port_mmio + PHY_MODE2);
2521
2522         hpriv->signal[idx].amps = tmp & 0x700;  /* bits 10:8 */
2523         hpriv->signal[idx].pre = tmp & 0xe0;    /* bits 7:5 */
2524 }
2525
2526 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
2527 {
2528         writel(0x00000060, mmio + MV_GPIO_PORT_CTL_OFS);
2529 }
2530
2531 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
2532                            unsigned int port)
2533 {
2534         void __iomem *port_mmio = mv_port_base(mmio, port);
2535
2536         u32 hp_flags = hpriv->hp_flags;
2537         int fix_phy_mode2 =
2538                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
2539         int fix_phy_mode4 =
2540                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
2541         u32 m2, m3;
2542
2543         if (fix_phy_mode2) {
2544                 m2 = readl(port_mmio + PHY_MODE2);
2545                 m2 &= ~(1 << 16);
2546                 m2 |= (1 << 31);
2547                 writel(m2, port_mmio + PHY_MODE2);
2548
2549                 udelay(200);
2550
2551                 m2 = readl(port_mmio + PHY_MODE2);
2552                 m2 &= ~((1 << 16) | (1 << 31));
2553                 writel(m2, port_mmio + PHY_MODE2);
2554
2555                 udelay(200);
2556         }
2557
2558         /*
2559          * Gen-II/IIe PHY_MODE3 errata RM#2:
2560          * Achieves better receiver noise performance than the h/w default:
2561          */
2562         m3 = readl(port_mmio + PHY_MODE3);
2563         m3 = (m3 & 0x1f) | (0x5555601 << 5);
2564
2565         /* Guideline 88F5182 (GL# SATA-S11) */
2566         if (IS_SOC(hpriv))
2567                 m3 &= ~0x1c;
2568
2569         if (fix_phy_mode4) {
2570                 u32 m4 = readl(port_mmio + PHY_MODE4);
2571                 /*
2572                  * Enforce reserved-bit restrictions on GenIIe devices only.
2573                  * For earlier chipsets, force only the internal config field
2574                  *  (workaround for errata FEr SATA#10 part 1).
2575                  */
2576                 if (IS_GEN_IIE(hpriv))
2577                         m4 = (m4 & ~PHY_MODE4_RSVD_ZEROS) | PHY_MODE4_RSVD_ONES;
2578                 else
2579                         m4 = (m4 & ~PHY_MODE4_CFG_MASK) | PHY_MODE4_CFG_VALUE;
2580                 writel(m4, port_mmio + PHY_MODE4);
2581         }
2582         /*
2583          * Workaround for 60x1-B2 errata SATA#13:
2584          * Any write to PHY_MODE4 (above) may corrupt PHY_MODE3,
2585          * so we must always rewrite PHY_MODE3 after PHY_MODE4.
2586          */
2587         writel(m3, port_mmio + PHY_MODE3);
2588
2589         /* Revert values of pre-emphasis and signal amps to the saved ones */
2590         m2 = readl(port_mmio + PHY_MODE2);
2591
2592         m2 &= ~MV_M2_PREAMP_MASK;
2593         m2 |= hpriv->signal[port].amps;
2594         m2 |= hpriv->signal[port].pre;
2595         m2 &= ~(1 << 16);
2596
2597         /* according to mvSata 3.6.1, some IIE values are fixed */
2598         if (IS_GEN_IIE(hpriv)) {
2599                 m2 &= ~0xC30FF01F;
2600                 m2 |= 0x0000900F;
2601         }
2602
2603         writel(m2, port_mmio + PHY_MODE2);
2604 }
2605
2606 /* TODO: use the generic LED interface to configure the SATA Presence */
2607 /* & Acitivy LEDs on the board */
2608 static void mv_soc_enable_leds(struct mv_host_priv *hpriv,
2609                                       void __iomem *mmio)
2610 {
2611         return;
2612 }
2613
2614 static void mv_soc_read_preamp(struct mv_host_priv *hpriv, int idx,
2615                            void __iomem *mmio)
2616 {
2617         void __iomem *port_mmio;
2618         u32 tmp;
2619
2620         port_mmio = mv_port_base(mmio, idx);
2621         tmp = readl(port_mmio + PHY_MODE2);
2622
2623         hpriv->signal[idx].amps = tmp & 0x700;  /* bits 10:8 */
2624         hpriv->signal[idx].pre = tmp & 0xe0;    /* bits 7:5 */
2625 }
2626
2627 #undef ZERO
2628 #define ZERO(reg) writel(0, port_mmio + (reg))
2629 static void mv_soc_reset_hc_port(struct mv_host_priv *hpriv,
2630                                         void __iomem *mmio, unsigned int port)
2631 {
2632         void __iomem *port_mmio = mv_port_base(mmio, port);
2633
2634         mv_reset_channel(hpriv, mmio, port);
2635
2636         ZERO(0x028);            /* command */
2637         writel(0x101f, port_mmio + EDMA_CFG_OFS);
2638         ZERO(0x004);            /* timer */
2639         ZERO(0x008);            /* irq err cause */
2640         ZERO(0x00c);            /* irq err mask */
2641         ZERO(0x010);            /* rq bah */
2642         ZERO(0x014);            /* rq inp */
2643         ZERO(0x018);            /* rq outp */
2644         ZERO(0x01c);            /* respq bah */
2645         ZERO(0x024);            /* respq outp */
2646         ZERO(0x020);            /* respq inp */
2647         ZERO(0x02c);            /* test control */
2648         writel(0xbc, port_mmio + EDMA_IORDY_TMOUT_OFS);
2649 }
2650
2651 #undef ZERO
2652
2653 #define ZERO(reg) writel(0, hc_mmio + (reg))
2654 static void mv_soc_reset_one_hc(struct mv_host_priv *hpriv,
2655                                        void __iomem *mmio)
2656 {
2657         void __iomem *hc_mmio = mv_hc_base(mmio, 0);
2658
2659         ZERO(0x00c);
2660         ZERO(0x010);
2661         ZERO(0x014);
2662
2663 }
2664
2665 #undef ZERO
2666
2667 static int mv_soc_reset_hc(struct mv_host_priv *hpriv,
2668                                   void __iomem *mmio, unsigned int n_hc)
2669 {
2670         unsigned int port;
2671
2672         for (port = 0; port < hpriv->n_ports; port++)
2673                 mv_soc_reset_hc_port(hpriv, mmio, port);
2674
2675         mv_soc_reset_one_hc(hpriv, mmio);
2676
2677         return 0;
2678 }
2679
2680 static void mv_soc_reset_flash(struct mv_host_priv *hpriv,
2681                                       void __iomem *mmio)
2682 {
2683         return;
2684 }
2685
2686 static void mv_soc_reset_bus(struct ata_host *host, void __iomem *mmio)
2687 {
2688         return;
2689 }
2690
2691 static void mv_setup_ifcfg(void __iomem *port_mmio, int want_gen2i)
2692 {
2693         u32 ifcfg = readl(port_mmio + SATA_INTERFACE_CFG_OFS);
2694
2695         ifcfg = (ifcfg & 0xf7f) | 0x9b1000;     /* from chip spec */
2696         if (want_gen2i)
2697                 ifcfg |= (1 << 7);              /* enable gen2i speed */
2698         writelfl(ifcfg, port_mmio + SATA_INTERFACE_CFG_OFS);
2699 }
2700
2701 static void mv_reset_channel(struct mv_host_priv *hpriv, void __iomem *mmio,
2702                              unsigned int port_no)
2703 {
2704         void __iomem *port_mmio = mv_port_base(mmio, port_no);
2705
2706         /*
2707          * The datasheet warns against setting EDMA_RESET when EDMA is active
2708          * (but doesn't say what the problem might be).  So we first try
2709          * to disable the EDMA engine before doing the EDMA_RESET operation.
2710          */
2711         mv_stop_edma_engine(port_mmio);
2712         writelfl(EDMA_RESET, port_mmio + EDMA_CMD_OFS);
2713
2714         if (!IS_GEN_I(hpriv)) {
2715                 /* Enable 3.0gb/s link speed: this survives EDMA_RESET */
2716                 mv_setup_ifcfg(port_mmio, 1);
2717         }
2718         /*
2719          * Strobing EDMA_RESET here causes a hard reset of the SATA transport,
2720          * link, and physical layers.  It resets all SATA interface registers
2721          * (except for SATA_INTERFACE_CFG), and issues a COMRESET to the dev.
2722          */
2723         writelfl(EDMA_RESET, port_mmio + EDMA_CMD_OFS);
2724         udelay(25);     /* allow reset propagation */
2725         writelfl(0, port_mmio + EDMA_CMD_OFS);
2726
2727         hpriv->ops->phy_errata(hpriv, mmio, port_no);
2728
2729         if (IS_GEN_I(hpriv))
2730                 mdelay(1);
2731 }
2732
2733 static void mv_pmp_select(struct ata_port *ap, int pmp)
2734 {
2735         if (sata_pmp_supported(ap)) {
2736                 void __iomem *port_mmio = mv_ap_base(ap);
2737                 u32 reg = readl(port_mmio + SATA_IFCTL_OFS);
2738                 int old = reg & 0xf;
2739
2740                 if (old != pmp) {
2741                         reg = (reg & ~0xf) | pmp;
2742                         writelfl(reg, port_mmio + SATA_IFCTL_OFS);
2743                 }
2744         }
2745 }
2746
2747 static int mv_pmp_hardreset(struct ata_link *link, unsigned int *class,
2748                                 unsigned long deadline)
2749 {
2750         mv_pmp_select(link->ap, sata_srst_pmp(link));
2751         return sata_std_hardreset(link, class, deadline);
2752 }
2753
2754 static int mv_softreset(struct ata_link *link, unsigned int *class,
2755                                 unsigned long deadline)
2756 {
2757         mv_pmp_select(link->ap, sata_srst_pmp(link));
2758         return ata_sff_softreset(link, class, deadline);
2759 }
2760
2761 static int mv_hardreset(struct ata_link *link, unsigned int *class,
2762                         unsigned long deadline)
2763 {
2764         struct ata_port *ap = link->ap;
2765         struct mv_host_priv *hpriv = ap->host->private_data;
2766         struct mv_port_priv *pp = ap->private_data;
2767         void __iomem *mmio = hpriv->base;
2768         int rc, attempts = 0, extra = 0;
2769         u32 sstatus;
2770         bool online;
2771
2772         mv_reset_channel(hpriv, mmio, ap->port_no);
2773         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
2774
2775         /* Workaround for errata FEr SATA#10 (part 2) */
2776         do {
2777                 const unsigned long *timing =
2778                                 sata_ehc_deb_timing(&link->eh_context);
2779
2780                 rc = sata_link_hardreset(link, timing, deadline + extra,
2781                                          &online, NULL);
2782                 rc = online ? -EAGAIN : rc;
2783                 if (rc)
2784                         return rc;
2785                 sata_scr_read(link, SCR_STATUS, &sstatus);
2786                 if (!IS_GEN_I(hpriv) && ++attempts >= 5 && sstatus == 0x121) {
2787                         /* Force 1.5gb/s link speed and try again */
2788                         mv_setup_ifcfg(mv_ap_base(ap), 0);
2789                         if (time_after(jiffies + HZ, deadline))
2790                                 extra = HZ; /* only extend it once, max */
2791                 }
2792         } while (sstatus != 0x0 && sstatus != 0x113 && sstatus != 0x123);
2793
2794         return rc;
2795 }
2796
2797 static void mv_eh_freeze(struct ata_port *ap)
2798 {
2799         mv_stop_edma(ap);
2800         mv_enable_port_irqs(ap, 0);
2801 }
2802
2803 static void mv_eh_thaw(struct ata_port *ap)
2804 {
2805         struct mv_host_priv *hpriv = ap->host->private_data;
2806         unsigned int port = ap->port_no;
2807         unsigned int hardport = mv_hardport_from_port(port);
2808         void __iomem *hc_mmio = mv_hc_base_from_port(hpriv->base, port);
2809         void __iomem *port_mmio = mv_ap_base(ap);
2810         u32 hc_irq_cause;
2811
2812         /* clear EDMA errors on this port */
2813         writel(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
2814
2815         /* clear pending irq events */
2816         hc_irq_cause = ~((DEV_IRQ | DMA_IRQ) << hardport);
2817         writelfl(hc_irq_cause, hc_mmio + HC_IRQ_CAUSE_OFS);
2818
2819         mv_enable_port_irqs(ap, ERR_IRQ);
2820 }
2821
2822 /**
2823  *      mv_port_init - Perform some early initialization on a single port.
2824  *      @port: libata data structure storing shadow register addresses
2825  *      @port_mmio: base address of the port
2826  *
2827  *      Initialize shadow register mmio addresses, clear outstanding
2828  *      interrupts on the port, and unmask interrupts for the future
2829  *      start of the port.
2830  *
2831  *      LOCKING:
2832  *      Inherited from caller.
2833  */
2834 static void mv_port_init(struct ata_ioports *port,  void __iomem *port_mmio)
2835 {
2836         void __iomem *shd_base = port_mmio + SHD_BLK_OFS;
2837         unsigned serr_ofs;
2838
2839         /* PIO related setup
2840          */
2841         port->data_addr = shd_base + (sizeof(u32) * ATA_REG_DATA);
2842         port->error_addr =
2843                 port->feature_addr = shd_base + (sizeof(u32) * ATA_REG_ERR);
2844         port->nsect_addr = shd_base + (sizeof(u32) * ATA_REG_NSECT);
2845         port->lbal_addr = shd_base + (sizeof(u32) * ATA_REG_LBAL);
2846         port->lbam_addr = shd_base + (sizeof(u32) * ATA_REG_LBAM);
2847         port->lbah_addr = shd_base + (sizeof(u32) * ATA_REG_LBAH);
2848         port->device_addr = shd_base + (sizeof(u32) * ATA_REG_DEVICE);
2849         port->status_addr =
2850                 port->command_addr = shd_base + (sizeof(u32) * ATA_REG_STATUS);
2851         /* special case: control/altstatus doesn't have ATA_REG_ address */
2852         port->altstatus_addr = port->ctl_addr = shd_base + SHD_CTL_AST_OFS;
2853
2854         /* unused: */
2855         port->cmd_addr = port->bmdma_addr = port->scr_addr = NULL;
2856
2857         /* Clear any currently outstanding port interrupt conditions */
2858         serr_ofs = mv_scr_offset(SCR_ERROR);
2859         writelfl(readl(port_mmio + serr_ofs), port_mmio + serr_ofs);
2860         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
2861
2862         /* unmask all non-transient EDMA error interrupts */
2863         writelfl(~EDMA_ERR_IRQ_TRANSIENT, port_mmio + EDMA_ERR_IRQ_MASK_OFS);
2864
2865         VPRINTK("EDMA cfg=0x%08x EDMA IRQ err cause/mask=0x%08x/0x%08x\n",
2866                 readl(port_mmio + EDMA_CFG_OFS),
2867                 readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS),
2868                 readl(port_mmio + EDMA_ERR_IRQ_MASK_OFS));
2869 }
2870
2871 static unsigned int mv_in_pcix_mode(struct ata_host *host)
2872 {
2873         struct mv_host_priv *hpriv = host->private_data;
2874         void __iomem *mmio = hpriv->base;
2875         u32 reg;
2876
2877         if (IS_SOC(hpriv) || !IS_PCIE(hpriv))
2878                 return 0;       /* not PCI-X capable */
2879         reg = readl(mmio + MV_PCI_MODE_OFS);
2880         if ((reg & MV_PCI_MODE_MASK) == 0)
2881                 return 0;       /* conventional PCI mode */
2882         return 1;       /* chip is in PCI-X mode */
2883 }
2884
2885 static int mv_pci_cut_through_okay(struct ata_host *host)
2886 {
2887         struct mv_host_priv *hpriv = host->private_data;
2888         void __iomem *mmio = hpriv->base;
2889         u32 reg;
2890
2891         if (!mv_in_pcix_mode(host)) {
2892                 reg = readl(mmio + PCI_COMMAND_OFS);
2893                 if (reg & PCI_COMMAND_MRDTRIG)
2894                         return 0; /* not okay */
2895         }
2896         return 1; /* okay */
2897 }
2898
2899 static int mv_chip_id(struct ata_host *host, unsigned int board_idx)
2900 {
2901         struct pci_dev *pdev = to_pci_dev(host->dev);
2902         struct mv_host_priv *hpriv = host->private_data;
2903         u32 hp_flags = hpriv->hp_flags;
2904
2905         switch (board_idx) {
2906         case chip_5080:
2907                 hpriv->ops = &mv5xxx_ops;
2908                 hp_flags |= MV_HP_GEN_I;
2909
2910                 switch (pdev->revision) {
2911                 case 0x1:
2912                         hp_flags |= MV_HP_ERRATA_50XXB0;
2913                         break;
2914                 case 0x3:
2915                         hp_flags |= MV_HP_ERRATA_50XXB2;
2916                         break;
2917                 default:
2918                         dev_printk(KERN_WARNING, &pdev->dev,
2919                            "Applying 50XXB2 workarounds to unknown rev\n");
2920                         hp_flags |= MV_HP_ERRATA_50XXB2;
2921                         break;
2922                 }
2923                 break;
2924
2925         case chip_504x:
2926         case chip_508x:
2927                 hpriv->ops = &mv5xxx_ops;
2928                 hp_flags |= MV_HP_GEN_I;
2929
2930                 switch (pdev->revision) {
2931                 case 0x0:
2932                         hp_flags |= MV_HP_ERRATA_50XXB0;
2933                         break;
2934                 case 0x3:
2935                         hp_flags |= MV_HP_ERRATA_50XXB2;
2936                         break;
2937                 default:
2938                         dev_printk(KERN_WARNING, &pdev->dev,
2939                            "Applying B2 workarounds to unknown rev\n");
2940                         hp_flags |= MV_HP_ERRATA_50XXB2;
2941                         break;
2942                 }
2943                 break;
2944
2945         case chip_604x:
2946         case chip_608x:
2947                 hpriv->ops = &mv6xxx_ops;
2948                 hp_flags |= MV_HP_GEN_II;
2949
2950                 switch (pdev->revision) {
2951                 case 0x7:
2952                         hp_flags |= MV_HP_ERRATA_60X1B2;
2953                         break;
2954                 case 0x9:
2955                         hp_flags |= MV_HP_ERRATA_60X1C0;
2956                         break;
2957                 default:
2958                         dev_printk(KERN_WARNING, &pdev->dev,
2959                                    "Applying B2 workarounds to unknown rev\n");
2960                         hp_flags |= MV_HP_ERRATA_60X1B2;
2961                         break;
2962                 }
2963                 break;
2964
2965         case chip_7042:
2966                 hp_flags |= MV_HP_PCIE | MV_HP_CUT_THROUGH;
2967                 if (pdev->vendor == PCI_VENDOR_ID_TTI &&
2968                     (pdev->device == 0x2300 || pdev->device == 0x2310))
2969                 {
2970                         /*
2971                          * Highpoint RocketRAID PCIe 23xx series cards:
2972                          *
2973                          * Unconfigured drives are treated as "Legacy"
2974                          * by the BIOS, and it overwrites sector 8 with
2975                          * a "Lgcy" metadata block prior to Linux boot.
2976                          *
2977                          * Configured drives (RAID or JBOD) leave sector 8
2978                          * alone, but instead overwrite a high numbered
2979                          * sector for the RAID metadata.  This sector can
2980                          * be determined exactly, by truncating the physical
2981                          * drive capacity to a nice even GB value.
2982                          *
2983                          * RAID metadata is at: (dev->n_sectors & ~0xfffff)
2984                          *
2985                          * Warn the user, lest they think we're just buggy.
2986                          */
2987                         printk(KERN_WARNING DRV_NAME ": Highpoint RocketRAID"
2988                                 " BIOS CORRUPTS DATA on all attached drives,"
2989                                 " regardless of if/how they are configured."
2990                                 " BEWARE!\n");
2991                         printk(KERN_WARNING DRV_NAME ": For data safety, do not"
2992                                 " use sectors 8-9 on \"Legacy\" drives,"
2993                                 " and avoid the final two gigabytes on"
2994                                 " all RocketRAID BIOS initialized drives.\n");
2995                 }
2996                 /* drop through */
2997         case chip_6042:
2998                 hpriv->ops = &mv6xxx_ops;
2999                 hp_flags |= MV_HP_GEN_IIE;
3000                 if (board_idx == chip_6042 && mv_pci_cut_through_okay(host))
3001                         hp_flags |= MV_HP_CUT_THROUGH;
3002
3003                 switch (pdev->revision) {
3004                 case 0x2: /* Rev.B0: the first/only public release */
3005                         hp_flags |= MV_HP_ERRATA_60X1C0;
3006                         break;
3007                 default:
3008                         dev_printk(KERN_WARNING, &pdev->dev,
3009                            "Applying 60X1C0 workarounds to unknown rev\n");
3010                         hp_flags |= MV_HP_ERRATA_60X1C0;
3011                         break;
3012                 }
3013                 break;
3014         case chip_soc:
3015                 hpriv->ops = &mv_soc_ops;
3016                 hp_flags |= MV_HP_FLAG_SOC | MV_HP_GEN_IIE |
3017                         MV_HP_ERRATA_60X1C0;
3018                 break;
3019
3020         default:
3021                 dev_printk(KERN_ERR, host->dev,
3022                            "BUG: invalid board index %u\n", board_idx);
3023                 return 1;
3024         }
3025
3026         hpriv->hp_flags = hp_flags;
3027         if (hp_flags & MV_HP_PCIE) {
3028                 hpriv->irq_cause_ofs    = PCIE_IRQ_CAUSE_OFS;
3029                 hpriv->irq_mask_ofs     = PCIE_IRQ_MASK_OFS;
3030                 hpriv->unmask_all_irqs  = PCIE_UNMASK_ALL_IRQS;
3031         } else {
3032                 hpriv->irq_cause_ofs    = PCI_IRQ_CAUSE_OFS;
3033                 hpriv->irq_mask_ofs     = PCI_IRQ_MASK_OFS;
3034                 hpriv->unmask_all_irqs  = PCI_UNMASK_ALL_IRQS;
3035         }
3036
3037         return 0;
3038 }
3039
3040 /**
3041  *      mv_init_host - Perform some early initialization of the host.
3042  *      @host: ATA host to initialize
3043  *      @board_idx: controller index
3044  *
3045  *      If possible, do an early global reset of the host.  Then do
3046  *      our port init and clear/unmask all/relevant host interrupts.
3047  *
3048  *      LOCKING:
3049  *      Inherited from caller.
3050  */
3051 static int mv_init_host(struct ata_host *host, unsigned int board_idx)
3052 {
3053         int rc = 0, n_hc, port, hc;
3054         struct mv_host_priv *hpriv = host->private_data;
3055         void __iomem *mmio = hpriv->base;
3056
3057         rc = mv_chip_id(host, board_idx);
3058         if (rc)
3059                 goto done;
3060
3061         if (IS_SOC(hpriv)) {
3062                 hpriv->main_irq_cause_addr = mmio + SOC_HC_MAIN_IRQ_CAUSE_OFS;
3063                 hpriv->main_irq_mask_addr  = mmio + SOC_HC_MAIN_IRQ_MASK_OFS;
3064         } else {
3065                 hpriv->main_irq_cause_addr = mmio + PCI_HC_MAIN_IRQ_CAUSE_OFS;
3066                 hpriv->main_irq_mask_addr  = mmio + PCI_HC_MAIN_IRQ_MASK_OFS;
3067         }
3068
3069         /* initialize shadow irq mask with register's value */
3070         hpriv->main_irq_mask = readl(hpriv->main_irq_mask_addr);
3071
3072         /* global interrupt mask: 0 == mask everything */
3073         mv_set_main_irq_mask(host, ~0, 0);
3074
3075         n_hc = mv_get_hc_count(host->ports[0]->flags);
3076
3077         for (port = 0; port < host->n_ports; port++)
3078                 hpriv->ops->read_preamp(hpriv, port, mmio);
3079
3080         rc = hpriv->ops->reset_hc(hpriv, mmio, n_hc);
3081         if (rc)
3082                 goto done;
3083
3084         hpriv->ops->reset_flash(hpriv, mmio);
3085         hpriv->ops->reset_bus(host, mmio);
3086         hpriv->ops->enable_leds(hpriv, mmio);
3087
3088         for (port = 0; port < host->n_ports; port++) {
3089                 struct ata_port *ap = host->ports[port];
3090                 void __iomem *port_mmio = mv_port_base(mmio, port);
3091
3092                 mv_port_init(&ap->ioaddr, port_mmio);
3093
3094 #ifdef CONFIG_PCI
3095                 if (!IS_SOC(hpriv)) {
3096                         unsigned int offset = port_mmio - mmio;
3097                         ata_port_pbar_desc(ap, MV_PRIMARY_BAR, -1, "mmio");
3098                         ata_port_pbar_desc(ap, MV_PRIMARY_BAR, offset, "port");
3099                 }
3100 #endif
3101         }
3102
3103         for (hc = 0; hc < n_hc; hc++) {
3104                 void __iomem *hc_mmio = mv_hc_base(mmio, hc);
3105
3106                 VPRINTK("HC%i: HC config=0x%08x HC IRQ cause "
3107                         "(before clear)=0x%08x\n", hc,
3108                         readl(hc_mmio + HC_CFG_OFS),
3109                         readl(hc_mmio + HC_IRQ_CAUSE_OFS));
3110
3111                 /* Clear any currently outstanding hc interrupt conditions */
3112                 writelfl(0, hc_mmio + HC_IRQ_CAUSE_OFS);
3113         }
3114
3115         /* Clear any currently outstanding host interrupt conditions */
3116         writelfl(0, mmio + hpriv->irq_cause_ofs);
3117
3118         /* and unmask interrupt generation for host regs */
3119         writelfl(hpriv->unmask_all_irqs, mmio + hpriv->irq_mask_ofs);
3120
3121         /*
3122          * enable only global host interrupts for now.
3123          * The per-port interrupts get done later as ports are set up.
3124          */
3125         mv_set_main_irq_mask(host, 0, PCI_ERR);
3126 done:
3127         return rc;
3128 }
3129
3130 static int mv_create_dma_pools(struct mv_host_priv *hpriv, struct device *dev)
3131 {
3132         hpriv->crqb_pool   = dmam_pool_create("crqb_q", dev, MV_CRQB_Q_SZ,
3133                                                              MV_CRQB_Q_SZ, 0);
3134         if (!hpriv->crqb_pool)
3135                 return -ENOMEM;
3136
3137         hpriv->crpb_pool   = dmam_pool_create("crpb_q", dev, MV_CRPB_Q_SZ,
3138                                                              MV_CRPB_Q_SZ, 0);
3139         if (!hpriv->crpb_pool)
3140                 return -ENOMEM;
3141
3142         hpriv->sg_tbl_pool = dmam_pool_create("sg_tbl", dev, MV_SG_TBL_SZ,
3143                                                              MV_SG_TBL_SZ, 0);
3144         if (!hpriv->sg_tbl_pool)
3145                 return -ENOMEM;
3146
3147         return 0;
3148 }
3149
3150 static void mv_conf_mbus_windows(struct mv_host_priv *hpriv,
3151                                  struct mbus_dram_target_info *dram)
3152 {
3153         int i;
3154
3155         for (i = 0; i < 4; i++) {
3156                 writel(0, hpriv->base + WINDOW_CTRL(i));
3157                 writel(0, hpriv->base + WINDOW_BASE(i));
3158         }
3159
3160         for (i = 0; i < dram->num_cs; i++) {
3161                 struct mbus_dram_window *cs = dram->cs + i;
3162
3163                 writel(((cs->size - 1) & 0xffff0000) |
3164                         (cs->mbus_attr << 8) |
3165                         (dram->mbus_dram_target_id << 4) | 1,
3166                         hpriv->base + WINDOW_CTRL(i));
3167                 writel(cs->base, hpriv->base + WINDOW_BASE(i));
3168         }
3169 }
3170
3171 /**
3172  *      mv_platform_probe - handle a positive probe of an soc Marvell
3173  *      host
3174  *      @pdev: platform device found
3175  *
3176  *      LOCKING:
3177  *      Inherited from caller.
3178  */
3179 static int mv_platform_probe(struct platform_device *pdev)
3180 {
3181         static int printed_version;
3182         const struct mv_sata_platform_data *mv_platform_data;
3183         const struct ata_port_info *ppi[] =
3184             { &mv_port_info[chip_soc], NULL };
3185         struct ata_host *host;
3186         struct mv_host_priv *hpriv;
3187         struct resource *res;
3188         int n_ports, rc;
3189
3190         if (!printed_version++)
3191                 dev_printk(KERN_INFO, &pdev->dev, "version " DRV_VERSION "\n");
3192
3193         /*
3194          * Simple resource validation ..
3195          */
3196         if (unlikely(pdev->num_resources != 2)) {
3197                 dev_err(&pdev->dev, "invalid number of resources\n");
3198                 return -EINVAL;
3199         }
3200
3201         /*
3202          * Get the register base first
3203          */
3204         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
3205         if (res == NULL)
3206                 return -EINVAL;
3207
3208         /* allocate host */
3209         mv_platform_data = pdev->dev.platform_data;
3210         n_ports = mv_platform_data->n_ports;
3211
3212         host = ata_host_alloc_pinfo(&pdev->dev, ppi, n_ports);
3213         hpriv = devm_kzalloc(&pdev->dev, sizeof(*hpriv), GFP_KERNEL);
3214
3215         if (!host || !hpriv)
3216                 return -ENOMEM;
3217         host->private_data = hpriv;
3218         hpriv->n_ports = n_ports;
3219
3220         host->iomap = NULL;
3221         hpriv->base = devm_ioremap(&pdev->dev, res->start,
3222                                    res->end - res->start + 1);
3223         hpriv->base -= MV_SATAHC0_REG_BASE;
3224
3225         /*
3226          * (Re-)program MBUS remapping windows if we are asked to.
3227          */
3228         if (mv_platform_data->dram != NULL)
3229                 mv_conf_mbus_windows(hpriv, mv_platform_data->dram);
3230
3231         rc = mv_create_dma_pools(hpriv, &pdev->dev);
3232         if (rc)
3233                 return rc;
3234
3235         /* initialize adapter */
3236         rc = mv_init_host(host, chip_soc);
3237         if (rc)
3238                 return rc;
3239
3240         dev_printk(KERN_INFO, &pdev->dev,
3241                    "slots %u ports %d\n", (unsigned)MV_MAX_Q_DEPTH,
3242                    host->n_ports);
3243
3244         return ata_host_activate(host, platform_get_irq(pdev, 0), mv_interrupt,
3245                                  IRQF_SHARED, &mv6_sht);
3246 }
3247
3248 /*
3249  *
3250  *      mv_platform_remove    -       unplug a platform interface
3251  *      @pdev: platform device
3252  *
3253  *      A platform bus SATA device has been unplugged. Perform the needed
3254  *      cleanup. Also called on module unload for any active devices.
3255  */
3256 static int __devexit mv_platform_remove(struct platform_device *pdev)
3257 {
3258         struct device *dev = &pdev->dev;
3259         struct ata_host *host = dev_get_drvdata(dev);
3260
3261         ata_host_detach(host);
3262         return 0;
3263 }
3264
3265 static struct platform_driver mv_platform_driver = {
3266         .probe                  = mv_platform_probe,
3267         .remove                 = __devexit_p(mv_platform_remove),
3268         .driver                 = {
3269                                    .name = DRV_NAME,
3270                                    .owner = THIS_MODULE,
3271                                   },
3272 };
3273
3274
3275 #ifdef CONFIG_PCI
3276 static int mv_pci_init_one(struct pci_dev *pdev,
3277                            const struct pci_device_id *ent);
3278
3279
3280 static struct pci_driver mv_pci_driver = {
3281         .name                   = DRV_NAME,
3282         .id_table               = mv_pci_tbl,
3283         .probe                  = mv_pci_init_one,
3284         .remove                 = ata_pci_remove_one,
3285 };
3286
3287 /*
3288  * module options
3289  */
3290 static int msi;       /* Use PCI msi; either zero (off, default) or non-zero */
3291
3292
3293 /* move to PCI layer or libata core? */
3294 static int pci_go_64(struct pci_dev *pdev)
3295 {
3296         int rc;
3297
3298         if (!pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
3299                 rc = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
3300                 if (rc) {
3301                         rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
3302                         if (rc) {
3303                                 dev_printk(KERN_ERR, &pdev->dev,
3304                                            "64-bit DMA enable failed\n");
3305                                 return rc;
3306                         }
3307                 }
3308         } else {
3309                 rc = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
3310                 if (rc) {
3311                         dev_printk(KERN_ERR, &pdev->dev,
3312                                    "32-bit DMA enable failed\n");
3313                         return rc;
3314                 }
3315                 rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
3316                 if (rc) {
3317                         dev_printk(KERN_ERR, &pdev->dev,
3318                                    "32-bit consistent DMA enable failed\n");
3319                         return rc;
3320                 }
3321         }
3322
3323         return rc;
3324 }
3325
3326 /**
3327  *      mv_print_info - Dump key info to kernel log for perusal.
3328  *      @host: ATA host to print info about
3329  *
3330  *      FIXME: complete this.
3331  *
3332  *      LOCKING:
3333  *      Inherited from caller.
3334  */
3335 static void mv_print_info(struct ata_host *host)
3336 {
3337         struct pci_dev *pdev = to_pci_dev(host->dev);
3338         struct mv_host_priv *hpriv = host->private_data;
3339         u8 scc;
3340         const char *scc_s, *gen;
3341
3342         /* Use this to determine the HW stepping of the chip so we know
3343          * what errata to workaround
3344          */
3345         pci_read_config_byte(pdev, PCI_CLASS_DEVICE, &scc);
3346         if (scc == 0)
3347                 scc_s = "SCSI";
3348         else if (scc == 0x01)
3349                 scc_s = "RAID";
3350         else
3351                 scc_s = "?";
3352
3353         if (IS_GEN_I(hpriv))
3354                 gen = "I";
3355         else if (IS_GEN_II(hpriv))
3356                 gen = "II";
3357         else if (IS_GEN_IIE(hpriv))
3358                 gen = "IIE";
3359         else
3360                 gen = "?";
3361
3362         dev_printk(KERN_INFO, &pdev->dev,
3363                "Gen-%s %u slots %u ports %s mode IRQ via %s\n",
3364                gen, (unsigned)MV_MAX_Q_DEPTH, host->n_ports,
3365                scc_s, (MV_HP_FLAG_MSI & hpriv->hp_flags) ? "MSI" : "INTx");
3366 }
3367
3368 /**
3369  *      mv_pci_init_one - handle a positive probe of a PCI Marvell host
3370  *      @pdev: PCI device found
3371  *      @ent: PCI device ID entry for the matched host
3372  *
3373  *      LOCKING:
3374  *      Inherited from caller.
3375  */
3376 static int mv_pci_init_one(struct pci_dev *pdev,
3377                            const struct pci_device_id *ent)
3378 {
3379         static int printed_version;
3380         unsigned int board_idx = (unsigned int)ent->driver_data;
3381         const struct ata_port_info *ppi[] = { &mv_port_info[board_idx], NULL };
3382         struct ata_host *host;
3383         struct mv_host_priv *hpriv;
3384         int n_ports, rc;
3385
3386         if (!printed_version++)
3387                 dev_printk(KERN_INFO, &pdev->dev, "version " DRV_VERSION "\n");
3388
3389         /* allocate host */
3390         n_ports = mv_get_hc_count(ppi[0]->flags) * MV_PORTS_PER_HC;
3391
3392         host = ata_host_alloc_pinfo(&pdev->dev, ppi, n_ports);
3393         hpriv = devm_kzalloc(&pdev->dev, sizeof(*hpriv), GFP_KERNEL);
3394         if (!host || !hpriv)
3395                 return -ENOMEM;
3396         host->private_data = hpriv;
3397         hpriv->n_ports = n_ports;
3398
3399         /* acquire resources */
3400         rc = pcim_enable_device(pdev);
3401         if (rc)
3402                 return rc;
3403
3404         rc = pcim_iomap_regions(pdev, 1 << MV_PRIMARY_BAR, DRV_NAME);
3405         if (rc == -EBUSY)
3406                 pcim_pin_device(pdev);
3407         if (rc)
3408                 return rc;
3409         host->iomap = pcim_iomap_table(pdev);
3410         hpriv->base = host->iomap[MV_PRIMARY_BAR];
3411
3412         rc = pci_go_64(pdev);
3413         if (rc)
3414                 return rc;
3415
3416         rc = mv_create_dma_pools(hpriv, &pdev->dev);
3417         if (rc)
3418                 return rc;
3419
3420         /* initialize adapter */
3421         rc = mv_init_host(host, board_idx);
3422         if (rc)
3423                 return rc;
3424
3425         /* Enable message-switched interrupts, if requested */
3426         if (msi && pci_enable_msi(pdev) == 0)
3427                 hpriv->hp_flags |= MV_HP_FLAG_MSI;
3428
3429         mv_dump_pci_cfg(pdev, 0x68);
3430         mv_print_info(host);
3431
3432         pci_set_master(pdev);
3433         pci_try_set_mwi(pdev);
3434         return ata_host_activate(host, pdev->irq, mv_interrupt, IRQF_SHARED,
3435                                  IS_GEN_I(hpriv) ? &mv5_sht : &mv6_sht);
3436 }
3437 #endif
3438
3439 static int mv_platform_probe(struct platform_device *pdev);
3440 static int __devexit mv_platform_remove(struct platform_device *pdev);
3441
3442 static int __init mv_init(void)
3443 {
3444         int rc = -ENODEV;
3445 #ifdef CONFIG_PCI
3446         rc = pci_register_driver(&mv_pci_driver);
3447         if (rc < 0)
3448                 return rc;
3449 #endif
3450         rc = platform_driver_register(&mv_platform_driver);
3451
3452 #ifdef CONFIG_PCI
3453         if (rc < 0)
3454                 pci_unregister_driver(&mv_pci_driver);
3455 #endif
3456         return rc;
3457 }
3458
3459 static void __exit mv_exit(void)
3460 {
3461 #ifdef CONFIG_PCI
3462         pci_unregister_driver(&mv_pci_driver);
3463 #endif
3464         platform_driver_unregister(&mv_platform_driver);
3465 }
3466
3467 MODULE_AUTHOR("Brett Russ");
3468 MODULE_DESCRIPTION("SCSI low-level driver for Marvell SATA controllers");
3469 MODULE_LICENSE("GPL");
3470 MODULE_DEVICE_TABLE(pci, mv_pci_tbl);
3471 MODULE_VERSION(DRV_VERSION);
3472 MODULE_ALIAS("platform:" DRV_NAME);
3473
3474 #ifdef CONFIG_PCI
3475 module_param(msi, int, 0444);
3476 MODULE_PARM_DESC(msi, "Enable use of PCI MSI (0=off, 1=on)");
3477 #endif
3478
3479 module_init(mv_init);
3480 module_exit(mv_exit);