sata_mv: tidy up qc->tf usage in qc_prep() functions
[linux-2.6.git] / drivers / ata / sata_mv.c
1 /*
2  * sata_mv.c - Marvell SATA support
3  *
4  * Copyright 2008-2009: Marvell Corporation, all rights reserved.
5  * Copyright 2005: EMC Corporation, all rights reserved.
6  * Copyright 2005 Red Hat, Inc.  All rights reserved.
7  *
8  * Originally written by Brett Russ.
9  * Extensive overhaul and enhancement by Mark Lord <mlord@pobox.com>.
10  *
11  * Please ALWAYS copy linux-ide@vger.kernel.org on emails.
12  *
13  * This program is free software; you can redistribute it and/or modify
14  * it under the terms of the GNU General Public License as published by
15  * the Free Software Foundation; version 2 of the License.
16  *
17  * This program is distributed in the hope that it will be useful,
18  * but WITHOUT ANY WARRANTY; without even the implied warranty of
19  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
20  * GNU General Public License for more details.
21  *
22  * You should have received a copy of the GNU General Public License
23  * along with this program; if not, write to the Free Software
24  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
25  *
26  */
27
28 /*
29  * sata_mv TODO list:
30  *
31  * --> Develop a low-power-consumption strategy, and implement it.
32  *
33  * --> Add sysfs attributes for per-chip / per-HC IRQ coalescing thresholds.
34  *
35  * --> [Experiment, Marvell value added] Is it possible to use target
36  *       mode to cross-connect two Linux boxes with Marvell cards?  If so,
37  *       creating LibATA target mode support would be very interesting.
38  *
39  *       Target mode, for those without docs, is the ability to directly
40  *       connect two SATA ports.
41  */
42
43 /*
44  * 80x1-B2 errata PCI#11:
45  *
46  * Users of the 6041/6081 Rev.B2 chips (current is C0)
47  * should be careful to insert those cards only onto PCI-X bus #0,
48  * and only in device slots 0..7, not higher.  The chips may not
49  * work correctly otherwise  (note: this is a pretty rare condition).
50  */
51
52 #include <linux/kernel.h>
53 #include <linux/module.h>
54 #include <linux/pci.h>
55 #include <linux/init.h>
56 #include <linux/blkdev.h>
57 #include <linux/delay.h>
58 #include <linux/interrupt.h>
59 #include <linux/dmapool.h>
60 #include <linux/dma-mapping.h>
61 #include <linux/device.h>
62 #include <linux/platform_device.h>
63 #include <linux/ata_platform.h>
64 #include <linux/mbus.h>
65 #include <linux/bitops.h>
66 #include <scsi/scsi_host.h>
67 #include <scsi/scsi_cmnd.h>
68 #include <scsi/scsi_device.h>
69 #include <linux/libata.h>
70
71 #define DRV_NAME        "sata_mv"
72 #define DRV_VERSION     "1.28"
73
74 /*
75  * module options
76  */
77
78 static int msi;
79 #ifdef CONFIG_PCI
80 module_param(msi, int, S_IRUGO);
81 MODULE_PARM_DESC(msi, "Enable use of PCI MSI (0=off, 1=on)");
82 #endif
83
84 static int irq_coalescing_io_count;
85 module_param(irq_coalescing_io_count, int, S_IRUGO);
86 MODULE_PARM_DESC(irq_coalescing_io_count,
87                  "IRQ coalescing I/O count threshold (0..255)");
88
89 static int irq_coalescing_usecs;
90 module_param(irq_coalescing_usecs, int, S_IRUGO);
91 MODULE_PARM_DESC(irq_coalescing_usecs,
92                  "IRQ coalescing time threshold in usecs");
93
94 enum {
95         /* BAR's are enumerated in terms of pci_resource_start() terms */
96         MV_PRIMARY_BAR          = 0,    /* offset 0x10: memory space */
97         MV_IO_BAR               = 2,    /* offset 0x18: IO space */
98         MV_MISC_BAR             = 3,    /* offset 0x1c: FLASH, NVRAM, SRAM */
99
100         MV_MAJOR_REG_AREA_SZ    = 0x10000,      /* 64KB */
101         MV_MINOR_REG_AREA_SZ    = 0x2000,       /* 8KB */
102
103         /* For use with both IRQ coalescing methods ("all ports" or "per-HC" */
104         COAL_CLOCKS_PER_USEC    = 150,          /* for calculating COAL_TIMEs */
105         MAX_COAL_TIME_THRESHOLD = ((1 << 24) - 1), /* internal clocks count */
106         MAX_COAL_IO_COUNT       = 255,          /* completed I/O count */
107
108         MV_PCI_REG_BASE         = 0,
109
110         /*
111          * Per-chip ("all ports") interrupt coalescing feature.
112          * This is only for GEN_II / GEN_IIE hardware.
113          *
114          * Coalescing defers the interrupt until either the IO_THRESHOLD
115          * (count of completed I/Os) is met, or the TIME_THRESHOLD is met.
116          */
117         COAL_REG_BASE           = 0x18000,
118         IRQ_COAL_CAUSE          = (COAL_REG_BASE + 0x08),
119         ALL_PORTS_COAL_IRQ      = (1 << 4),     /* all ports irq event */
120
121         IRQ_COAL_IO_THRESHOLD   = (COAL_REG_BASE + 0xcc),
122         IRQ_COAL_TIME_THRESHOLD = (COAL_REG_BASE + 0xd0),
123
124         /*
125          * Registers for the (unused here) transaction coalescing feature:
126          */
127         TRAN_COAL_CAUSE_LO      = (COAL_REG_BASE + 0x88),
128         TRAN_COAL_CAUSE_HI      = (COAL_REG_BASE + 0x8c),
129
130         SATAHC0_REG_BASE        = 0x20000,
131         FLASH_CTL               = 0x1046c,
132         GPIO_PORT_CTL           = 0x104f0,
133         RESET_CFG               = 0x180d8,
134
135         MV_PCI_REG_SZ           = MV_MAJOR_REG_AREA_SZ,
136         MV_SATAHC_REG_SZ        = MV_MAJOR_REG_AREA_SZ,
137         MV_SATAHC_ARBTR_REG_SZ  = MV_MINOR_REG_AREA_SZ,         /* arbiter */
138         MV_PORT_REG_SZ          = MV_MINOR_REG_AREA_SZ,
139
140         MV_MAX_Q_DEPTH          = 32,
141         MV_MAX_Q_DEPTH_MASK     = MV_MAX_Q_DEPTH - 1,
142
143         /* CRQB needs alignment on a 1KB boundary. Size == 1KB
144          * CRPB needs alignment on a 256B boundary. Size == 256B
145          * ePRD (SG) entries need alignment on a 16B boundary. Size == 16B
146          */
147         MV_CRQB_Q_SZ            = (32 * MV_MAX_Q_DEPTH),
148         MV_CRPB_Q_SZ            = (8 * MV_MAX_Q_DEPTH),
149         MV_MAX_SG_CT            = 256,
150         MV_SG_TBL_SZ            = (16 * MV_MAX_SG_CT),
151
152         /* Determine hc from 0-7 port: hc = port >> MV_PORT_HC_SHIFT */
153         MV_PORT_HC_SHIFT        = 2,
154         MV_PORTS_PER_HC         = (1 << MV_PORT_HC_SHIFT), /* 4 */
155         /* Determine hc port from 0-7 port: hardport = port & MV_PORT_MASK */
156         MV_PORT_MASK            = (MV_PORTS_PER_HC - 1),   /* 3 */
157
158         /* Host Flags */
159         MV_FLAG_DUAL_HC         = (1 << 30),  /* two SATA Host Controllers */
160
161         MV_COMMON_FLAGS         = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
162                                   ATA_FLAG_MMIO | ATA_FLAG_PIO_POLLING,
163
164         MV_GEN_I_FLAGS          = MV_COMMON_FLAGS | ATA_FLAG_NO_ATAPI,
165
166         MV_GEN_II_FLAGS         = MV_COMMON_FLAGS | ATA_FLAG_NCQ |
167                                   ATA_FLAG_PMP | ATA_FLAG_ACPI_SATA,
168
169         MV_GEN_IIE_FLAGS        = MV_GEN_II_FLAGS | ATA_FLAG_AN,
170
171         CRQB_FLAG_READ          = (1 << 0),
172         CRQB_TAG_SHIFT          = 1,
173         CRQB_IOID_SHIFT         = 6,    /* CRQB Gen-II/IIE IO Id shift */
174         CRQB_PMP_SHIFT          = 12,   /* CRQB Gen-II/IIE PMP shift */
175         CRQB_HOSTQ_SHIFT        = 17,   /* CRQB Gen-II/IIE HostQueTag shift */
176         CRQB_CMD_ADDR_SHIFT     = 8,
177         CRQB_CMD_CS             = (0x2 << 11),
178         CRQB_CMD_LAST           = (1 << 15),
179
180         CRPB_FLAG_STATUS_SHIFT  = 8,
181         CRPB_IOID_SHIFT_6       = 5,    /* CRPB Gen-II IO Id shift */
182         CRPB_IOID_SHIFT_7       = 7,    /* CRPB Gen-IIE IO Id shift */
183
184         EPRD_FLAG_END_OF_TBL    = (1 << 31),
185
186         /* PCI interface registers */
187
188         MV_PCI_COMMAND          = 0xc00,
189         MV_PCI_COMMAND_MWRCOM   = (1 << 4),     /* PCI Master Write Combining */
190         MV_PCI_COMMAND_MRDTRIG  = (1 << 7),     /* PCI Master Read Trigger */
191
192         PCI_MAIN_CMD_STS        = 0xd30,
193         STOP_PCI_MASTER         = (1 << 2),
194         PCI_MASTER_EMPTY        = (1 << 3),
195         GLOB_SFT_RST            = (1 << 4),
196
197         MV_PCI_MODE             = 0xd00,
198         MV_PCI_MODE_MASK        = 0x30,
199
200         MV_PCI_EXP_ROM_BAR_CTL  = 0xd2c,
201         MV_PCI_DISC_TIMER       = 0xd04,
202         MV_PCI_MSI_TRIGGER      = 0xc38,
203         MV_PCI_SERR_MASK        = 0xc28,
204         MV_PCI_XBAR_TMOUT       = 0x1d04,
205         MV_PCI_ERR_LOW_ADDRESS  = 0x1d40,
206         MV_PCI_ERR_HIGH_ADDRESS = 0x1d44,
207         MV_PCI_ERR_ATTRIBUTE    = 0x1d48,
208         MV_PCI_ERR_COMMAND      = 0x1d50,
209
210         PCI_IRQ_CAUSE           = 0x1d58,
211         PCI_IRQ_MASK            = 0x1d5c,
212         PCI_UNMASK_ALL_IRQS     = 0x7fffff,     /* bits 22-0 */
213
214         PCIE_IRQ_CAUSE          = 0x1900,
215         PCIE_IRQ_MASK           = 0x1910,
216         PCIE_UNMASK_ALL_IRQS    = 0x40a,        /* assorted bits */
217
218         /* Host Controller Main Interrupt Cause/Mask registers (1 per-chip) */
219         PCI_HC_MAIN_IRQ_CAUSE   = 0x1d60,
220         PCI_HC_MAIN_IRQ_MASK    = 0x1d64,
221         SOC_HC_MAIN_IRQ_CAUSE   = 0x20020,
222         SOC_HC_MAIN_IRQ_MASK    = 0x20024,
223         ERR_IRQ                 = (1 << 0),     /* shift by (2 * port #) */
224         DONE_IRQ                = (1 << 1),     /* shift by (2 * port #) */
225         HC0_IRQ_PEND            = 0x1ff,        /* bits 0-8 = HC0's ports */
226         HC_SHIFT                = 9,            /* bits 9-17 = HC1's ports */
227         DONE_IRQ_0_3            = 0x000000aa,   /* DONE_IRQ ports 0,1,2,3 */
228         DONE_IRQ_4_7            = (DONE_IRQ_0_3 << HC_SHIFT),  /* 4,5,6,7 */
229         PCI_ERR                 = (1 << 18),
230         TRAN_COAL_LO_DONE       = (1 << 19),    /* transaction coalescing */
231         TRAN_COAL_HI_DONE       = (1 << 20),    /* transaction coalescing */
232         PORTS_0_3_COAL_DONE     = (1 << 8),     /* HC0 IRQ coalescing */
233         PORTS_4_7_COAL_DONE     = (1 << 17),    /* HC1 IRQ coalescing */
234         ALL_PORTS_COAL_DONE     = (1 << 21),    /* GEN_II(E) IRQ coalescing */
235         GPIO_INT                = (1 << 22),
236         SELF_INT                = (1 << 23),
237         TWSI_INT                = (1 << 24),
238         HC_MAIN_RSVD            = (0x7f << 25), /* bits 31-25 */
239         HC_MAIN_RSVD_5          = (0x1fff << 19), /* bits 31-19 */
240         HC_MAIN_RSVD_SOC        = (0x3fffffb << 6),     /* bits 31-9, 7-6 */
241
242         /* SATAHC registers */
243         HC_CFG                  = 0x00,
244
245         HC_IRQ_CAUSE            = 0x14,
246         DMA_IRQ                 = (1 << 0),     /* shift by port # */
247         HC_COAL_IRQ             = (1 << 4),     /* IRQ coalescing */
248         DEV_IRQ                 = (1 << 8),     /* shift by port # */
249
250         /*
251          * Per-HC (Host-Controller) interrupt coalescing feature.
252          * This is present on all chip generations.
253          *
254          * Coalescing defers the interrupt until either the IO_THRESHOLD
255          * (count of completed I/Os) is met, or the TIME_THRESHOLD is met.
256          */
257         HC_IRQ_COAL_IO_THRESHOLD        = 0x000c,
258         HC_IRQ_COAL_TIME_THRESHOLD      = 0x0010,
259
260         SOC_LED_CTRL            = 0x2c,
261         SOC_LED_CTRL_BLINK      = (1 << 0),     /* Active LED blink */
262         SOC_LED_CTRL_ACT_PRESENCE = (1 << 2),   /* Multiplex dev presence */
263                                                 /*  with dev activity LED */
264
265         /* Shadow block registers */
266         SHD_BLK                 = 0x100,
267         SHD_CTL_AST             = 0x20,         /* ofs from SHD_BLK */
268
269         /* SATA registers */
270         SATA_STATUS             = 0x300,  /* ctrl, err regs follow status */
271         SATA_ACTIVE             = 0x350,
272         FIS_IRQ_CAUSE           = 0x364,
273         FIS_IRQ_CAUSE_AN        = (1 << 9),     /* async notification */
274
275         LTMODE                  = 0x30c,        /* requires read-after-write */
276         LTMODE_BIT8             = (1 << 8),     /* unknown, but necessary */
277
278         PHY_MODE2               = 0x330,
279         PHY_MODE3               = 0x310,
280
281         PHY_MODE4               = 0x314,        /* requires read-after-write */
282         PHY_MODE4_CFG_MASK      = 0x00000003,   /* phy internal config field */
283         PHY_MODE4_CFG_VALUE     = 0x00000001,   /* phy internal config field */
284         PHY_MODE4_RSVD_ZEROS    = 0x5de3fffa,   /* Gen2e always write zeros */
285         PHY_MODE4_RSVD_ONES     = 0x00000005,   /* Gen2e always write ones */
286
287         SATA_IFCTL              = 0x344,
288         SATA_TESTCTL            = 0x348,
289         SATA_IFSTAT             = 0x34c,
290         VENDOR_UNIQUE_FIS       = 0x35c,
291
292         FISCFG                  = 0x360,
293         FISCFG_WAIT_DEV_ERR     = (1 << 8),     /* wait for host on DevErr */
294         FISCFG_SINGLE_SYNC      = (1 << 16),    /* SYNC on DMA activation */
295
296         MV5_PHY_MODE            = 0x74,
297         MV5_LTMODE              = 0x30,
298         MV5_PHY_CTL             = 0x0C,
299         SATA_IFCFG              = 0x050,
300
301         MV_M2_PREAMP_MASK       = 0x7e0,
302
303         /* Port registers */
304         EDMA_CFG                = 0,
305         EDMA_CFG_Q_DEPTH        = 0x1f,         /* max device queue depth */
306         EDMA_CFG_NCQ            = (1 << 5),     /* for R/W FPDMA queued */
307         EDMA_CFG_NCQ_GO_ON_ERR  = (1 << 14),    /* continue on error */
308         EDMA_CFG_RD_BRST_EXT    = (1 << 11),    /* read burst 512B */
309         EDMA_CFG_WR_BUFF_LEN    = (1 << 13),    /* write buffer 512B */
310         EDMA_CFG_EDMA_FBS       = (1 << 16),    /* EDMA FIS-Based Switching */
311         EDMA_CFG_FBS            = (1 << 26),    /* FIS-Based Switching */
312
313         EDMA_ERR_IRQ_CAUSE      = 0x8,
314         EDMA_ERR_IRQ_MASK       = 0xc,
315         EDMA_ERR_D_PAR          = (1 << 0),     /* UDMA data parity err */
316         EDMA_ERR_PRD_PAR        = (1 << 1),     /* UDMA PRD parity err */
317         EDMA_ERR_DEV            = (1 << 2),     /* device error */
318         EDMA_ERR_DEV_DCON       = (1 << 3),     /* device disconnect */
319         EDMA_ERR_DEV_CON        = (1 << 4),     /* device connected */
320         EDMA_ERR_SERR           = (1 << 5),     /* SError bits [WBDST] raised */
321         EDMA_ERR_SELF_DIS       = (1 << 7),     /* Gen II/IIE self-disable */
322         EDMA_ERR_SELF_DIS_5     = (1 << 8),     /* Gen I self-disable */
323         EDMA_ERR_BIST_ASYNC     = (1 << 8),     /* BIST FIS or Async Notify */
324         EDMA_ERR_TRANS_IRQ_7    = (1 << 8),     /* Gen IIE transprt layer irq */
325         EDMA_ERR_CRQB_PAR       = (1 << 9),     /* CRQB parity error */
326         EDMA_ERR_CRPB_PAR       = (1 << 10),    /* CRPB parity error */
327         EDMA_ERR_INTRL_PAR      = (1 << 11),    /* internal parity error */
328         EDMA_ERR_IORDY          = (1 << 12),    /* IORdy timeout */
329
330         EDMA_ERR_LNK_CTRL_RX    = (0xf << 13),  /* link ctrl rx error */
331         EDMA_ERR_LNK_CTRL_RX_0  = (1 << 13),    /* transient: CRC err */
332         EDMA_ERR_LNK_CTRL_RX_1  = (1 << 14),    /* transient: FIFO err */
333         EDMA_ERR_LNK_CTRL_RX_2  = (1 << 15),    /* fatal: caught SYNC */
334         EDMA_ERR_LNK_CTRL_RX_3  = (1 << 16),    /* transient: FIS rx err */
335
336         EDMA_ERR_LNK_DATA_RX    = (0xf << 17),  /* link data rx error */
337
338         EDMA_ERR_LNK_CTRL_TX    = (0x1f << 21), /* link ctrl tx error */
339         EDMA_ERR_LNK_CTRL_TX_0  = (1 << 21),    /* transient: CRC err */
340         EDMA_ERR_LNK_CTRL_TX_1  = (1 << 22),    /* transient: FIFO err */
341         EDMA_ERR_LNK_CTRL_TX_2  = (1 << 23),    /* transient: caught SYNC */
342         EDMA_ERR_LNK_CTRL_TX_3  = (1 << 24),    /* transient: caught DMAT */
343         EDMA_ERR_LNK_CTRL_TX_4  = (1 << 25),    /* transient: FIS collision */
344
345         EDMA_ERR_LNK_DATA_TX    = (0x1f << 26), /* link data tx error */
346
347         EDMA_ERR_TRANS_PROTO    = (1 << 31),    /* transport protocol error */
348         EDMA_ERR_OVERRUN_5      = (1 << 5),
349         EDMA_ERR_UNDERRUN_5     = (1 << 6),
350
351         EDMA_ERR_IRQ_TRANSIENT  = EDMA_ERR_LNK_CTRL_RX_0 |
352                                   EDMA_ERR_LNK_CTRL_RX_1 |
353                                   EDMA_ERR_LNK_CTRL_RX_3 |
354                                   EDMA_ERR_LNK_CTRL_TX,
355
356         EDMA_EH_FREEZE          = EDMA_ERR_D_PAR |
357                                   EDMA_ERR_PRD_PAR |
358                                   EDMA_ERR_DEV_DCON |
359                                   EDMA_ERR_DEV_CON |
360                                   EDMA_ERR_SERR |
361                                   EDMA_ERR_SELF_DIS |
362                                   EDMA_ERR_CRQB_PAR |
363                                   EDMA_ERR_CRPB_PAR |
364                                   EDMA_ERR_INTRL_PAR |
365                                   EDMA_ERR_IORDY |
366                                   EDMA_ERR_LNK_CTRL_RX_2 |
367                                   EDMA_ERR_LNK_DATA_RX |
368                                   EDMA_ERR_LNK_DATA_TX |
369                                   EDMA_ERR_TRANS_PROTO,
370
371         EDMA_EH_FREEZE_5        = EDMA_ERR_D_PAR |
372                                   EDMA_ERR_PRD_PAR |
373                                   EDMA_ERR_DEV_DCON |
374                                   EDMA_ERR_DEV_CON |
375                                   EDMA_ERR_OVERRUN_5 |
376                                   EDMA_ERR_UNDERRUN_5 |
377                                   EDMA_ERR_SELF_DIS_5 |
378                                   EDMA_ERR_CRQB_PAR |
379                                   EDMA_ERR_CRPB_PAR |
380                                   EDMA_ERR_INTRL_PAR |
381                                   EDMA_ERR_IORDY,
382
383         EDMA_REQ_Q_BASE_HI      = 0x10,
384         EDMA_REQ_Q_IN_PTR       = 0x14,         /* also contains BASE_LO */
385
386         EDMA_REQ_Q_OUT_PTR      = 0x18,
387         EDMA_REQ_Q_PTR_SHIFT    = 5,
388
389         EDMA_RSP_Q_BASE_HI      = 0x1c,
390         EDMA_RSP_Q_IN_PTR       = 0x20,
391         EDMA_RSP_Q_OUT_PTR      = 0x24,         /* also contains BASE_LO */
392         EDMA_RSP_Q_PTR_SHIFT    = 3,
393
394         EDMA_CMD                = 0x28,         /* EDMA command register */
395         EDMA_EN                 = (1 << 0),     /* enable EDMA */
396         EDMA_DS                 = (1 << 1),     /* disable EDMA; self-negated */
397         EDMA_RESET              = (1 << 2),     /* reset eng/trans/link/phy */
398
399         EDMA_STATUS             = 0x30,         /* EDMA engine status */
400         EDMA_STATUS_CACHE_EMPTY = (1 << 6),     /* GenIIe command cache empty */
401         EDMA_STATUS_IDLE        = (1 << 7),     /* GenIIe EDMA enabled/idle */
402
403         EDMA_IORDY_TMOUT        = 0x34,
404         EDMA_ARB_CFG            = 0x38,
405
406         EDMA_HALTCOND           = 0x60,         /* GenIIe halt conditions */
407         EDMA_UNKNOWN_RSVD       = 0x6C,         /* GenIIe unknown/reserved */
408
409         BMDMA_CMD               = 0x224,        /* bmdma command register */
410         BMDMA_STATUS            = 0x228,        /* bmdma status register */
411         BMDMA_PRD_LOW           = 0x22c,        /* bmdma PRD addr 31:0 */
412         BMDMA_PRD_HIGH          = 0x230,        /* bmdma PRD addr 63:32 */
413
414         /* Host private flags (hp_flags) */
415         MV_HP_FLAG_MSI          = (1 << 0),
416         MV_HP_ERRATA_50XXB0     = (1 << 1),
417         MV_HP_ERRATA_50XXB2     = (1 << 2),
418         MV_HP_ERRATA_60X1B2     = (1 << 3),
419         MV_HP_ERRATA_60X1C0     = (1 << 4),
420         MV_HP_GEN_I             = (1 << 6),     /* Generation I: 50xx */
421         MV_HP_GEN_II            = (1 << 7),     /* Generation II: 60xx */
422         MV_HP_GEN_IIE           = (1 << 8),     /* Generation IIE: 6042/7042 */
423         MV_HP_PCIE              = (1 << 9),     /* PCIe bus/regs: 7042 */
424         MV_HP_CUT_THROUGH       = (1 << 10),    /* can use EDMA cut-through */
425         MV_HP_FLAG_SOC          = (1 << 11),    /* SystemOnChip, no PCI */
426         MV_HP_QUIRK_LED_BLINK_EN = (1 << 12),   /* is led blinking enabled? */
427
428         /* Port private flags (pp_flags) */
429         MV_PP_FLAG_EDMA_EN      = (1 << 0),     /* is EDMA engine enabled? */
430         MV_PP_FLAG_NCQ_EN       = (1 << 1),     /* is EDMA set up for NCQ? */
431         MV_PP_FLAG_FBS_EN       = (1 << 2),     /* is EDMA set up for FBS? */
432         MV_PP_FLAG_DELAYED_EH   = (1 << 3),     /* delayed dev err handling */
433         MV_PP_FLAG_FAKE_ATA_BUSY = (1 << 4),    /* ignore initial ATA_DRDY */
434 };
435
436 #define IS_GEN_I(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_I)
437 #define IS_GEN_II(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_II)
438 #define IS_GEN_IIE(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_IIE)
439 #define IS_PCIE(hpriv) ((hpriv)->hp_flags & MV_HP_PCIE)
440 #define IS_SOC(hpriv) ((hpriv)->hp_flags & MV_HP_FLAG_SOC)
441
442 #define WINDOW_CTRL(i)          (0x20030 + ((i) << 4))
443 #define WINDOW_BASE(i)          (0x20034 + ((i) << 4))
444
445 enum {
446         /* DMA boundary 0xffff is required by the s/g splitting
447          * we need on /length/ in mv_fill-sg().
448          */
449         MV_DMA_BOUNDARY         = 0xffffU,
450
451         /* mask of register bits containing lower 32 bits
452          * of EDMA request queue DMA address
453          */
454         EDMA_REQ_Q_BASE_LO_MASK = 0xfffffc00U,
455
456         /* ditto, for response queue */
457         EDMA_RSP_Q_BASE_LO_MASK = 0xffffff00U,
458 };
459
460 enum chip_type {
461         chip_504x,
462         chip_508x,
463         chip_5080,
464         chip_604x,
465         chip_608x,
466         chip_6042,
467         chip_7042,
468         chip_soc,
469 };
470
471 /* Command ReQuest Block: 32B */
472 struct mv_crqb {
473         __le32                  sg_addr;
474         __le32                  sg_addr_hi;
475         __le16                  ctrl_flags;
476         __le16                  ata_cmd[11];
477 };
478
479 struct mv_crqb_iie {
480         __le32                  addr;
481         __le32                  addr_hi;
482         __le32                  flags;
483         __le32                  len;
484         __le32                  ata_cmd[4];
485 };
486
487 /* Command ResPonse Block: 8B */
488 struct mv_crpb {
489         __le16                  id;
490         __le16                  flags;
491         __le32                  tmstmp;
492 };
493
494 /* EDMA Physical Region Descriptor (ePRD); A.K.A. SG */
495 struct mv_sg {
496         __le32                  addr;
497         __le32                  flags_size;
498         __le32                  addr_hi;
499         __le32                  reserved;
500 };
501
502 /*
503  * We keep a local cache of a few frequently accessed port
504  * registers here, to avoid having to read them (very slow)
505  * when switching between EDMA and non-EDMA modes.
506  */
507 struct mv_cached_regs {
508         u32                     fiscfg;
509         u32                     ltmode;
510         u32                     haltcond;
511         u32                     unknown_rsvd;
512 };
513
514 struct mv_port_priv {
515         struct mv_crqb          *crqb;
516         dma_addr_t              crqb_dma;
517         struct mv_crpb          *crpb;
518         dma_addr_t              crpb_dma;
519         struct mv_sg            *sg_tbl[MV_MAX_Q_DEPTH];
520         dma_addr_t              sg_tbl_dma[MV_MAX_Q_DEPTH];
521
522         unsigned int            req_idx;
523         unsigned int            resp_idx;
524
525         u32                     pp_flags;
526         struct mv_cached_regs   cached;
527         unsigned int            delayed_eh_pmp_map;
528 };
529
530 struct mv_port_signal {
531         u32                     amps;
532         u32                     pre;
533 };
534
535 struct mv_host_priv {
536         u32                     hp_flags;
537         u32                     main_irq_mask;
538         struct mv_port_signal   signal[8];
539         const struct mv_hw_ops  *ops;
540         int                     n_ports;
541         void __iomem            *base;
542         void __iomem            *main_irq_cause_addr;
543         void __iomem            *main_irq_mask_addr;
544         u32                     irq_cause_offset;
545         u32                     irq_mask_offset;
546         u32                     unmask_all_irqs;
547         /*
548          * These consistent DMA memory pools give us guaranteed
549          * alignment for hardware-accessed data structures,
550          * and less memory waste in accomplishing the alignment.
551          */
552         struct dma_pool         *crqb_pool;
553         struct dma_pool         *crpb_pool;
554         struct dma_pool         *sg_tbl_pool;
555 };
556
557 struct mv_hw_ops {
558         void (*phy_errata)(struct mv_host_priv *hpriv, void __iomem *mmio,
559                            unsigned int port);
560         void (*enable_leds)(struct mv_host_priv *hpriv, void __iomem *mmio);
561         void (*read_preamp)(struct mv_host_priv *hpriv, int idx,
562                            void __iomem *mmio);
563         int (*reset_hc)(struct mv_host_priv *hpriv, void __iomem *mmio,
564                         unsigned int n_hc);
565         void (*reset_flash)(struct mv_host_priv *hpriv, void __iomem *mmio);
566         void (*reset_bus)(struct ata_host *host, void __iomem *mmio);
567 };
568
569 static int mv_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val);
570 static int mv_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val);
571 static int mv5_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val);
572 static int mv5_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val);
573 static int mv_port_start(struct ata_port *ap);
574 static void mv_port_stop(struct ata_port *ap);
575 static int mv_qc_defer(struct ata_queued_cmd *qc);
576 static void mv_qc_prep(struct ata_queued_cmd *qc);
577 static void mv_qc_prep_iie(struct ata_queued_cmd *qc);
578 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc);
579 static int mv_hardreset(struct ata_link *link, unsigned int *class,
580                         unsigned long deadline);
581 static void mv_eh_freeze(struct ata_port *ap);
582 static void mv_eh_thaw(struct ata_port *ap);
583 static void mv6_dev_config(struct ata_device *dev);
584
585 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
586                            unsigned int port);
587 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
588 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
589                            void __iomem *mmio);
590 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
591                         unsigned int n_hc);
592 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
593 static void mv5_reset_bus(struct ata_host *host, void __iomem *mmio);
594
595 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
596                            unsigned int port);
597 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
598 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
599                            void __iomem *mmio);
600 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
601                         unsigned int n_hc);
602 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
603 static void mv_soc_enable_leds(struct mv_host_priv *hpriv,
604                                       void __iomem *mmio);
605 static void mv_soc_read_preamp(struct mv_host_priv *hpriv, int idx,
606                                       void __iomem *mmio);
607 static int mv_soc_reset_hc(struct mv_host_priv *hpriv,
608                                   void __iomem *mmio, unsigned int n_hc);
609 static void mv_soc_reset_flash(struct mv_host_priv *hpriv,
610                                       void __iomem *mmio);
611 static void mv_soc_reset_bus(struct ata_host *host, void __iomem *mmio);
612 static void mv_reset_pci_bus(struct ata_host *host, void __iomem *mmio);
613 static void mv_reset_channel(struct mv_host_priv *hpriv, void __iomem *mmio,
614                              unsigned int port_no);
615 static int mv_stop_edma(struct ata_port *ap);
616 static int mv_stop_edma_engine(void __iomem *port_mmio);
617 static void mv_edma_cfg(struct ata_port *ap, int want_ncq, int want_edma);
618
619 static void mv_pmp_select(struct ata_port *ap, int pmp);
620 static int mv_pmp_hardreset(struct ata_link *link, unsigned int *class,
621                                 unsigned long deadline);
622 static int  mv_softreset(struct ata_link *link, unsigned int *class,
623                                 unsigned long deadline);
624 static void mv_pmp_error_handler(struct ata_port *ap);
625 static void mv_process_crpb_entries(struct ata_port *ap,
626                                         struct mv_port_priv *pp);
627
628 static void mv_sff_irq_clear(struct ata_port *ap);
629 static int mv_check_atapi_dma(struct ata_queued_cmd *qc);
630 static void mv_bmdma_setup(struct ata_queued_cmd *qc);
631 static void mv_bmdma_start(struct ata_queued_cmd *qc);
632 static void mv_bmdma_stop(struct ata_queued_cmd *qc);
633 static u8   mv_bmdma_status(struct ata_port *ap);
634 static u8 mv_sff_check_status(struct ata_port *ap);
635
636 /* .sg_tablesize is (MV_MAX_SG_CT / 2) in the structures below
637  * because we have to allow room for worst case splitting of
638  * PRDs for 64K boundaries in mv_fill_sg().
639  */
640 static struct scsi_host_template mv5_sht = {
641         ATA_BASE_SHT(DRV_NAME),
642         .sg_tablesize           = MV_MAX_SG_CT / 2,
643         .dma_boundary           = MV_DMA_BOUNDARY,
644 };
645
646 static struct scsi_host_template mv6_sht = {
647         ATA_NCQ_SHT(DRV_NAME),
648         .can_queue              = MV_MAX_Q_DEPTH - 1,
649         .sg_tablesize           = MV_MAX_SG_CT / 2,
650         .dma_boundary           = MV_DMA_BOUNDARY,
651 };
652
653 static struct ata_port_operations mv5_ops = {
654         .inherits               = &ata_sff_port_ops,
655
656         .lost_interrupt         = ATA_OP_NULL,
657
658         .qc_defer               = mv_qc_defer,
659         .qc_prep                = mv_qc_prep,
660         .qc_issue               = mv_qc_issue,
661
662         .freeze                 = mv_eh_freeze,
663         .thaw                   = mv_eh_thaw,
664         .hardreset              = mv_hardreset,
665         .error_handler          = ata_std_error_handler, /* avoid SFF EH */
666         .post_internal_cmd      = ATA_OP_NULL,
667
668         .scr_read               = mv5_scr_read,
669         .scr_write              = mv5_scr_write,
670
671         .port_start             = mv_port_start,
672         .port_stop              = mv_port_stop,
673 };
674
675 static struct ata_port_operations mv6_ops = {
676         .inherits               = &mv5_ops,
677         .dev_config             = mv6_dev_config,
678         .scr_read               = mv_scr_read,
679         .scr_write              = mv_scr_write,
680
681         .pmp_hardreset          = mv_pmp_hardreset,
682         .pmp_softreset          = mv_softreset,
683         .softreset              = mv_softreset,
684         .error_handler          = mv_pmp_error_handler,
685
686         .sff_check_status       = mv_sff_check_status,
687         .sff_irq_clear          = mv_sff_irq_clear,
688         .check_atapi_dma        = mv_check_atapi_dma,
689         .bmdma_setup            = mv_bmdma_setup,
690         .bmdma_start            = mv_bmdma_start,
691         .bmdma_stop             = mv_bmdma_stop,
692         .bmdma_status           = mv_bmdma_status,
693 };
694
695 static struct ata_port_operations mv_iie_ops = {
696         .inherits               = &mv6_ops,
697         .dev_config             = ATA_OP_NULL,
698         .qc_prep                = mv_qc_prep_iie,
699 };
700
701 static const struct ata_port_info mv_port_info[] = {
702         {  /* chip_504x */
703                 .flags          = MV_GEN_I_FLAGS,
704                 .pio_mask       = ATA_PIO4,
705                 .udma_mask      = ATA_UDMA6,
706                 .port_ops       = &mv5_ops,
707         },
708         {  /* chip_508x */
709                 .flags          = MV_GEN_I_FLAGS | MV_FLAG_DUAL_HC,
710                 .pio_mask       = ATA_PIO4,
711                 .udma_mask      = ATA_UDMA6,
712                 .port_ops       = &mv5_ops,
713         },
714         {  /* chip_5080 */
715                 .flags          = MV_GEN_I_FLAGS | MV_FLAG_DUAL_HC,
716                 .pio_mask       = ATA_PIO4,
717                 .udma_mask      = ATA_UDMA6,
718                 .port_ops       = &mv5_ops,
719         },
720         {  /* chip_604x */
721                 .flags          = MV_GEN_II_FLAGS,
722                 .pio_mask       = ATA_PIO4,
723                 .udma_mask      = ATA_UDMA6,
724                 .port_ops       = &mv6_ops,
725         },
726         {  /* chip_608x */
727                 .flags          = MV_GEN_II_FLAGS | MV_FLAG_DUAL_HC,
728                 .pio_mask       = ATA_PIO4,
729                 .udma_mask      = ATA_UDMA6,
730                 .port_ops       = &mv6_ops,
731         },
732         {  /* chip_6042 */
733                 .flags          = MV_GEN_IIE_FLAGS,
734                 .pio_mask       = ATA_PIO4,
735                 .udma_mask      = ATA_UDMA6,
736                 .port_ops       = &mv_iie_ops,
737         },
738         {  /* chip_7042 */
739                 .flags          = MV_GEN_IIE_FLAGS,
740                 .pio_mask       = ATA_PIO4,
741                 .udma_mask      = ATA_UDMA6,
742                 .port_ops       = &mv_iie_ops,
743         },
744         {  /* chip_soc */
745                 .flags          = MV_GEN_IIE_FLAGS,
746                 .pio_mask       = ATA_PIO4,
747                 .udma_mask      = ATA_UDMA6,
748                 .port_ops       = &mv_iie_ops,
749         },
750 };
751
752 static const struct pci_device_id mv_pci_tbl[] = {
753         { PCI_VDEVICE(MARVELL, 0x5040), chip_504x },
754         { PCI_VDEVICE(MARVELL, 0x5041), chip_504x },
755         { PCI_VDEVICE(MARVELL, 0x5080), chip_5080 },
756         { PCI_VDEVICE(MARVELL, 0x5081), chip_508x },
757         /* RocketRAID 1720/174x have different identifiers */
758         { PCI_VDEVICE(TTI, 0x1720), chip_6042 },
759         { PCI_VDEVICE(TTI, 0x1740), chip_6042 },
760         { PCI_VDEVICE(TTI, 0x1742), chip_6042 },
761
762         { PCI_VDEVICE(MARVELL, 0x6040), chip_604x },
763         { PCI_VDEVICE(MARVELL, 0x6041), chip_604x },
764         { PCI_VDEVICE(MARVELL, 0x6042), chip_6042 },
765         { PCI_VDEVICE(MARVELL, 0x6080), chip_608x },
766         { PCI_VDEVICE(MARVELL, 0x6081), chip_608x },
767
768         { PCI_VDEVICE(ADAPTEC2, 0x0241), chip_604x },
769
770         /* Adaptec 1430SA */
771         { PCI_VDEVICE(ADAPTEC2, 0x0243), chip_7042 },
772
773         /* Marvell 7042 support */
774         { PCI_VDEVICE(MARVELL, 0x7042), chip_7042 },
775
776         /* Highpoint RocketRAID PCIe series */
777         { PCI_VDEVICE(TTI, 0x2300), chip_7042 },
778         { PCI_VDEVICE(TTI, 0x2310), chip_7042 },
779
780         { }                     /* terminate list */
781 };
782
783 static const struct mv_hw_ops mv5xxx_ops = {
784         .phy_errata             = mv5_phy_errata,
785         .enable_leds            = mv5_enable_leds,
786         .read_preamp            = mv5_read_preamp,
787         .reset_hc               = mv5_reset_hc,
788         .reset_flash            = mv5_reset_flash,
789         .reset_bus              = mv5_reset_bus,
790 };
791
792 static const struct mv_hw_ops mv6xxx_ops = {
793         .phy_errata             = mv6_phy_errata,
794         .enable_leds            = mv6_enable_leds,
795         .read_preamp            = mv6_read_preamp,
796         .reset_hc               = mv6_reset_hc,
797         .reset_flash            = mv6_reset_flash,
798         .reset_bus              = mv_reset_pci_bus,
799 };
800
801 static const struct mv_hw_ops mv_soc_ops = {
802         .phy_errata             = mv6_phy_errata,
803         .enable_leds            = mv_soc_enable_leds,
804         .read_preamp            = mv_soc_read_preamp,
805         .reset_hc               = mv_soc_reset_hc,
806         .reset_flash            = mv_soc_reset_flash,
807         .reset_bus              = mv_soc_reset_bus,
808 };
809
810 /*
811  * Functions
812  */
813
814 static inline void writelfl(unsigned long data, void __iomem *addr)
815 {
816         writel(data, addr);
817         (void) readl(addr);     /* flush to avoid PCI posted write */
818 }
819
820 static inline unsigned int mv_hc_from_port(unsigned int port)
821 {
822         return port >> MV_PORT_HC_SHIFT;
823 }
824
825 static inline unsigned int mv_hardport_from_port(unsigned int port)
826 {
827         return port & MV_PORT_MASK;
828 }
829
830 /*
831  * Consolidate some rather tricky bit shift calculations.
832  * This is hot-path stuff, so not a function.
833  * Simple code, with two return values, so macro rather than inline.
834  *
835  * port is the sole input, in range 0..7.
836  * shift is one output, for use with main_irq_cause / main_irq_mask registers.
837  * hardport is the other output, in range 0..3.
838  *
839  * Note that port and hardport may be the same variable in some cases.
840  */
841 #define MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport)    \
842 {                                                               \
843         shift    = mv_hc_from_port(port) * HC_SHIFT;            \
844         hardport = mv_hardport_from_port(port);                 \
845         shift   += hardport * 2;                                \
846 }
847
848 static inline void __iomem *mv_hc_base(void __iomem *base, unsigned int hc)
849 {
850         return (base + SATAHC0_REG_BASE + (hc * MV_SATAHC_REG_SZ));
851 }
852
853 static inline void __iomem *mv_hc_base_from_port(void __iomem *base,
854                                                  unsigned int port)
855 {
856         return mv_hc_base(base, mv_hc_from_port(port));
857 }
858
859 static inline void __iomem *mv_port_base(void __iomem *base, unsigned int port)
860 {
861         return  mv_hc_base_from_port(base, port) +
862                 MV_SATAHC_ARBTR_REG_SZ +
863                 (mv_hardport_from_port(port) * MV_PORT_REG_SZ);
864 }
865
866 static void __iomem *mv5_phy_base(void __iomem *mmio, unsigned int port)
867 {
868         void __iomem *hc_mmio = mv_hc_base_from_port(mmio, port);
869         unsigned long ofs = (mv_hardport_from_port(port) + 1) * 0x100UL;
870
871         return hc_mmio + ofs;
872 }
873
874 static inline void __iomem *mv_host_base(struct ata_host *host)
875 {
876         struct mv_host_priv *hpriv = host->private_data;
877         return hpriv->base;
878 }
879
880 static inline void __iomem *mv_ap_base(struct ata_port *ap)
881 {
882         return mv_port_base(mv_host_base(ap->host), ap->port_no);
883 }
884
885 static inline int mv_get_hc_count(unsigned long port_flags)
886 {
887         return ((port_flags & MV_FLAG_DUAL_HC) ? 2 : 1);
888 }
889
890 /**
891  *      mv_save_cached_regs - (re-)initialize cached port registers
892  *      @ap: the port whose registers we are caching
893  *
894  *      Initialize the local cache of port registers,
895  *      so that reading them over and over again can
896  *      be avoided on the hotter paths of this driver.
897  *      This saves a few microseconds each time we switch
898  *      to/from EDMA mode to perform (eg.) a drive cache flush.
899  */
900 static void mv_save_cached_regs(struct ata_port *ap)
901 {
902         void __iomem *port_mmio = mv_ap_base(ap);
903         struct mv_port_priv *pp = ap->private_data;
904
905         pp->cached.fiscfg = readl(port_mmio + FISCFG);
906         pp->cached.ltmode = readl(port_mmio + LTMODE);
907         pp->cached.haltcond = readl(port_mmio + EDMA_HALTCOND);
908         pp->cached.unknown_rsvd = readl(port_mmio + EDMA_UNKNOWN_RSVD);
909 }
910
911 /**
912  *      mv_write_cached_reg - write to a cached port register
913  *      @addr: hardware address of the register
914  *      @old: pointer to cached value of the register
915  *      @new: new value for the register
916  *
917  *      Write a new value to a cached register,
918  *      but only if the value is different from before.
919  */
920 static inline void mv_write_cached_reg(void __iomem *addr, u32 *old, u32 new)
921 {
922         if (new != *old) {
923                 unsigned long laddr;
924                 *old = new;
925                 /*
926                  * Workaround for 88SX60x1-B2 FEr SATA#13:
927                  * Read-after-write is needed to prevent generating 64-bit
928                  * write cycles on the PCI bus for SATA interface registers
929                  * at offsets ending in 0x4 or 0xc.
930                  *
931                  * Looks like a lot of fuss, but it avoids an unnecessary
932                  * +1 usec read-after-write delay for unaffected registers.
933                  */
934                 laddr = (long)addr & 0xffff;
935                 if (laddr >= 0x300 && laddr <= 0x33c) {
936                         laddr &= 0x000f;
937                         if (laddr == 0x4 || laddr == 0xc) {
938                                 writelfl(new, addr); /* read after write */
939                                 return;
940                         }
941                 }
942                 writel(new, addr); /* unaffected by the errata */
943         }
944 }
945
946 static void mv_set_edma_ptrs(void __iomem *port_mmio,
947                              struct mv_host_priv *hpriv,
948                              struct mv_port_priv *pp)
949 {
950         u32 index;
951
952         /*
953          * initialize request queue
954          */
955         pp->req_idx &= MV_MAX_Q_DEPTH_MASK;     /* paranoia */
956         index = pp->req_idx << EDMA_REQ_Q_PTR_SHIFT;
957
958         WARN_ON(pp->crqb_dma & 0x3ff);
959         writel((pp->crqb_dma >> 16) >> 16, port_mmio + EDMA_REQ_Q_BASE_HI);
960         writelfl((pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK) | index,
961                  port_mmio + EDMA_REQ_Q_IN_PTR);
962         writelfl(index, port_mmio + EDMA_REQ_Q_OUT_PTR);
963
964         /*
965          * initialize response queue
966          */
967         pp->resp_idx &= MV_MAX_Q_DEPTH_MASK;    /* paranoia */
968         index = pp->resp_idx << EDMA_RSP_Q_PTR_SHIFT;
969
970         WARN_ON(pp->crpb_dma & 0xff);
971         writel((pp->crpb_dma >> 16) >> 16, port_mmio + EDMA_RSP_Q_BASE_HI);
972         writelfl(index, port_mmio + EDMA_RSP_Q_IN_PTR);
973         writelfl((pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK) | index,
974                  port_mmio + EDMA_RSP_Q_OUT_PTR);
975 }
976
977 static void mv_write_main_irq_mask(u32 mask, struct mv_host_priv *hpriv)
978 {
979         /*
980          * When writing to the main_irq_mask in hardware,
981          * we must ensure exclusivity between the interrupt coalescing bits
982          * and the corresponding individual port DONE_IRQ bits.
983          *
984          * Note that this register is really an "IRQ enable" register,
985          * not an "IRQ mask" register as Marvell's naming might suggest.
986          */
987         if (mask & (ALL_PORTS_COAL_DONE | PORTS_0_3_COAL_DONE))
988                 mask &= ~DONE_IRQ_0_3;
989         if (mask & (ALL_PORTS_COAL_DONE | PORTS_4_7_COAL_DONE))
990                 mask &= ~DONE_IRQ_4_7;
991         writelfl(mask, hpriv->main_irq_mask_addr);
992 }
993
994 static void mv_set_main_irq_mask(struct ata_host *host,
995                                  u32 disable_bits, u32 enable_bits)
996 {
997         struct mv_host_priv *hpriv = host->private_data;
998         u32 old_mask, new_mask;
999
1000         old_mask = hpriv->main_irq_mask;
1001         new_mask = (old_mask & ~disable_bits) | enable_bits;
1002         if (new_mask != old_mask) {
1003                 hpriv->main_irq_mask = new_mask;
1004                 mv_write_main_irq_mask(new_mask, hpriv);
1005         }
1006 }
1007
1008 static void mv_enable_port_irqs(struct ata_port *ap,
1009                                      unsigned int port_bits)
1010 {
1011         unsigned int shift, hardport, port = ap->port_no;
1012         u32 disable_bits, enable_bits;
1013
1014         MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport);
1015
1016         disable_bits = (DONE_IRQ | ERR_IRQ) << shift;
1017         enable_bits  = port_bits << shift;
1018         mv_set_main_irq_mask(ap->host, disable_bits, enable_bits);
1019 }
1020
1021 static void mv_clear_and_enable_port_irqs(struct ata_port *ap,
1022                                           void __iomem *port_mmio,
1023                                           unsigned int port_irqs)
1024 {
1025         struct mv_host_priv *hpriv = ap->host->private_data;
1026         int hardport = mv_hardport_from_port(ap->port_no);
1027         void __iomem *hc_mmio = mv_hc_base_from_port(
1028                                 mv_host_base(ap->host), ap->port_no);
1029         u32 hc_irq_cause;
1030
1031         /* clear EDMA event indicators, if any */
1032         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE);
1033
1034         /* clear pending irq events */
1035         hc_irq_cause = ~((DEV_IRQ | DMA_IRQ) << hardport);
1036         writelfl(hc_irq_cause, hc_mmio + HC_IRQ_CAUSE);
1037
1038         /* clear FIS IRQ Cause */
1039         if (IS_GEN_IIE(hpriv))
1040                 writelfl(0, port_mmio + FIS_IRQ_CAUSE);
1041
1042         mv_enable_port_irqs(ap, port_irqs);
1043 }
1044
1045 static void mv_set_irq_coalescing(struct ata_host *host,
1046                                   unsigned int count, unsigned int usecs)
1047 {
1048         struct mv_host_priv *hpriv = host->private_data;
1049         void __iomem *mmio = hpriv->base, *hc_mmio;
1050         u32 coal_enable = 0;
1051         unsigned long flags;
1052         unsigned int clks, is_dual_hc = hpriv->n_ports > MV_PORTS_PER_HC;
1053         const u32 coal_disable = PORTS_0_3_COAL_DONE | PORTS_4_7_COAL_DONE |
1054                                                         ALL_PORTS_COAL_DONE;
1055
1056         /* Disable IRQ coalescing if either threshold is zero */
1057         if (!usecs || !count) {
1058                 clks = count = 0;
1059         } else {
1060                 /* Respect maximum limits of the hardware */
1061                 clks = usecs * COAL_CLOCKS_PER_USEC;
1062                 if (clks > MAX_COAL_TIME_THRESHOLD)
1063                         clks = MAX_COAL_TIME_THRESHOLD;
1064                 if (count > MAX_COAL_IO_COUNT)
1065                         count = MAX_COAL_IO_COUNT;
1066         }
1067
1068         spin_lock_irqsave(&host->lock, flags);
1069         mv_set_main_irq_mask(host, coal_disable, 0);
1070
1071         if (is_dual_hc && !IS_GEN_I(hpriv)) {
1072                 /*
1073                  * GEN_II/GEN_IIE with dual host controllers:
1074                  * one set of global thresholds for the entire chip.
1075                  */
1076                 writel(clks,  mmio + IRQ_COAL_TIME_THRESHOLD);
1077                 writel(count, mmio + IRQ_COAL_IO_THRESHOLD);
1078                 /* clear leftover coal IRQ bit */
1079                 writel(~ALL_PORTS_COAL_IRQ, mmio + IRQ_COAL_CAUSE);
1080                 if (count)
1081                         coal_enable = ALL_PORTS_COAL_DONE;
1082                 clks = count = 0; /* force clearing of regular regs below */
1083         }
1084
1085         /*
1086          * All chips: independent thresholds for each HC on the chip.
1087          */
1088         hc_mmio = mv_hc_base_from_port(mmio, 0);
1089         writel(clks,  hc_mmio + HC_IRQ_COAL_TIME_THRESHOLD);
1090         writel(count, hc_mmio + HC_IRQ_COAL_IO_THRESHOLD);
1091         writel(~HC_COAL_IRQ, hc_mmio + HC_IRQ_CAUSE);
1092         if (count)
1093                 coal_enable |= PORTS_0_3_COAL_DONE;
1094         if (is_dual_hc) {
1095                 hc_mmio = mv_hc_base_from_port(mmio, MV_PORTS_PER_HC);
1096                 writel(clks,  hc_mmio + HC_IRQ_COAL_TIME_THRESHOLD);
1097                 writel(count, hc_mmio + HC_IRQ_COAL_IO_THRESHOLD);
1098                 writel(~HC_COAL_IRQ, hc_mmio + HC_IRQ_CAUSE);
1099                 if (count)
1100                         coal_enable |= PORTS_4_7_COAL_DONE;
1101         }
1102
1103         mv_set_main_irq_mask(host, 0, coal_enable);
1104         spin_unlock_irqrestore(&host->lock, flags);
1105 }
1106
1107 /**
1108  *      mv_start_edma - Enable eDMA engine
1109  *      @base: port base address
1110  *      @pp: port private data
1111  *
1112  *      Verify the local cache of the eDMA state is accurate with a
1113  *      WARN_ON.
1114  *
1115  *      LOCKING:
1116  *      Inherited from caller.
1117  */
1118 static void mv_start_edma(struct ata_port *ap, void __iomem *port_mmio,
1119                          struct mv_port_priv *pp, u8 protocol)
1120 {
1121         int want_ncq = (protocol == ATA_PROT_NCQ);
1122
1123         if (pp->pp_flags & MV_PP_FLAG_EDMA_EN) {
1124                 int using_ncq = ((pp->pp_flags & MV_PP_FLAG_NCQ_EN) != 0);
1125                 if (want_ncq != using_ncq)
1126                         mv_stop_edma(ap);
1127         }
1128         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN)) {
1129                 struct mv_host_priv *hpriv = ap->host->private_data;
1130
1131                 mv_edma_cfg(ap, want_ncq, 1);
1132
1133                 mv_set_edma_ptrs(port_mmio, hpriv, pp);
1134                 mv_clear_and_enable_port_irqs(ap, port_mmio, DONE_IRQ|ERR_IRQ);
1135
1136                 writelfl(EDMA_EN, port_mmio + EDMA_CMD);
1137                 pp->pp_flags |= MV_PP_FLAG_EDMA_EN;
1138         }
1139 }
1140
1141 static void mv_wait_for_edma_empty_idle(struct ata_port *ap)
1142 {
1143         void __iomem *port_mmio = mv_ap_base(ap);
1144         const u32 empty_idle = (EDMA_STATUS_CACHE_EMPTY | EDMA_STATUS_IDLE);
1145         const int per_loop = 5, timeout = (15 * 1000 / per_loop);
1146         int i;
1147
1148         /*
1149          * Wait for the EDMA engine to finish transactions in progress.
1150          * No idea what a good "timeout" value might be, but measurements
1151          * indicate that it often requires hundreds of microseconds
1152          * with two drives in-use.  So we use the 15msec value above
1153          * as a rough guess at what even more drives might require.
1154          */
1155         for (i = 0; i < timeout; ++i) {
1156                 u32 edma_stat = readl(port_mmio + EDMA_STATUS);
1157                 if ((edma_stat & empty_idle) == empty_idle)
1158                         break;
1159                 udelay(per_loop);
1160         }
1161         /* ata_port_printk(ap, KERN_INFO, "%s: %u+ usecs\n", __func__, i); */
1162 }
1163
1164 /**
1165  *      mv_stop_edma_engine - Disable eDMA engine
1166  *      @port_mmio: io base address
1167  *
1168  *      LOCKING:
1169  *      Inherited from caller.
1170  */
1171 static int mv_stop_edma_engine(void __iomem *port_mmio)
1172 {
1173         int i;
1174
1175         /* Disable eDMA.  The disable bit auto clears. */
1176         writelfl(EDMA_DS, port_mmio + EDMA_CMD);
1177
1178         /* Wait for the chip to confirm eDMA is off. */
1179         for (i = 10000; i > 0; i--) {
1180                 u32 reg = readl(port_mmio + EDMA_CMD);
1181                 if (!(reg & EDMA_EN))
1182                         return 0;
1183                 udelay(10);
1184         }
1185         return -EIO;
1186 }
1187
1188 static int mv_stop_edma(struct ata_port *ap)
1189 {
1190         void __iomem *port_mmio = mv_ap_base(ap);
1191         struct mv_port_priv *pp = ap->private_data;
1192         int err = 0;
1193
1194         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN))
1195                 return 0;
1196         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
1197         mv_wait_for_edma_empty_idle(ap);
1198         if (mv_stop_edma_engine(port_mmio)) {
1199                 ata_port_printk(ap, KERN_ERR, "Unable to stop eDMA\n");
1200                 err = -EIO;
1201         }
1202         mv_edma_cfg(ap, 0, 0);
1203         return err;
1204 }
1205
1206 #ifdef ATA_DEBUG
1207 static void mv_dump_mem(void __iomem *start, unsigned bytes)
1208 {
1209         int b, w;
1210         for (b = 0; b < bytes; ) {
1211                 DPRINTK("%p: ", start + b);
1212                 for (w = 0; b < bytes && w < 4; w++) {
1213                         printk("%08x ", readl(start + b));
1214                         b += sizeof(u32);
1215                 }
1216                 printk("\n");
1217         }
1218 }
1219 #endif
1220
1221 static void mv_dump_pci_cfg(struct pci_dev *pdev, unsigned bytes)
1222 {
1223 #ifdef ATA_DEBUG
1224         int b, w;
1225         u32 dw;
1226         for (b = 0; b < bytes; ) {
1227                 DPRINTK("%02x: ", b);
1228                 for (w = 0; b < bytes && w < 4; w++) {
1229                         (void) pci_read_config_dword(pdev, b, &dw);
1230                         printk("%08x ", dw);
1231                         b += sizeof(u32);
1232                 }
1233                 printk("\n");
1234         }
1235 #endif
1236 }
1237 static void mv_dump_all_regs(void __iomem *mmio_base, int port,
1238                              struct pci_dev *pdev)
1239 {
1240 #ifdef ATA_DEBUG
1241         void __iomem *hc_base = mv_hc_base(mmio_base,
1242                                            port >> MV_PORT_HC_SHIFT);
1243         void __iomem *port_base;
1244         int start_port, num_ports, p, start_hc, num_hcs, hc;
1245
1246         if (0 > port) {
1247                 start_hc = start_port = 0;
1248                 num_ports = 8;          /* shld be benign for 4 port devs */
1249                 num_hcs = 2;
1250         } else {
1251                 start_hc = port >> MV_PORT_HC_SHIFT;
1252                 start_port = port;
1253                 num_ports = num_hcs = 1;
1254         }
1255         DPRINTK("All registers for port(s) %u-%u:\n", start_port,
1256                 num_ports > 1 ? num_ports - 1 : start_port);
1257
1258         if (NULL != pdev) {
1259                 DPRINTK("PCI config space regs:\n");
1260                 mv_dump_pci_cfg(pdev, 0x68);
1261         }
1262         DPRINTK("PCI regs:\n");
1263         mv_dump_mem(mmio_base+0xc00, 0x3c);
1264         mv_dump_mem(mmio_base+0xd00, 0x34);
1265         mv_dump_mem(mmio_base+0xf00, 0x4);
1266         mv_dump_mem(mmio_base+0x1d00, 0x6c);
1267         for (hc = start_hc; hc < start_hc + num_hcs; hc++) {
1268                 hc_base = mv_hc_base(mmio_base, hc);
1269                 DPRINTK("HC regs (HC %i):\n", hc);
1270                 mv_dump_mem(hc_base, 0x1c);
1271         }
1272         for (p = start_port; p < start_port + num_ports; p++) {
1273                 port_base = mv_port_base(mmio_base, p);
1274                 DPRINTK("EDMA regs (port %i):\n", p);
1275                 mv_dump_mem(port_base, 0x54);
1276                 DPRINTK("SATA regs (port %i):\n", p);
1277                 mv_dump_mem(port_base+0x300, 0x60);
1278         }
1279 #endif
1280 }
1281
1282 static unsigned int mv_scr_offset(unsigned int sc_reg_in)
1283 {
1284         unsigned int ofs;
1285
1286         switch (sc_reg_in) {
1287         case SCR_STATUS:
1288         case SCR_CONTROL:
1289         case SCR_ERROR:
1290                 ofs = SATA_STATUS + (sc_reg_in * sizeof(u32));
1291                 break;
1292         case SCR_ACTIVE:
1293                 ofs = SATA_ACTIVE;   /* active is not with the others */
1294                 break;
1295         default:
1296                 ofs = 0xffffffffU;
1297                 break;
1298         }
1299         return ofs;
1300 }
1301
1302 static int mv_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val)
1303 {
1304         unsigned int ofs = mv_scr_offset(sc_reg_in);
1305
1306         if (ofs != 0xffffffffU) {
1307                 *val = readl(mv_ap_base(link->ap) + ofs);
1308                 return 0;
1309         } else
1310                 return -EINVAL;
1311 }
1312
1313 static int mv_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val)
1314 {
1315         unsigned int ofs = mv_scr_offset(sc_reg_in);
1316
1317         if (ofs != 0xffffffffU) {
1318                 void __iomem *addr = mv_ap_base(link->ap) + ofs;
1319                 if (sc_reg_in == SCR_CONTROL) {
1320                         /*
1321                          * Workaround for 88SX60x1 FEr SATA#26:
1322                          *
1323                          * COMRESETs have to take care not to accidently
1324                          * put the drive to sleep when writing SCR_CONTROL.
1325                          * Setting bits 12..15 prevents this problem.
1326                          *
1327                          * So if we see an outbound COMMRESET, set those bits.
1328                          * Ditto for the followup write that clears the reset.
1329                          *
1330                          * The proprietary driver does this for
1331                          * all chip versions, and so do we.
1332                          */
1333                         if ((val & 0xf) == 1 || (readl(addr) & 0xf) == 1)
1334                                 val |= 0xf000;
1335                 }
1336                 writelfl(val, addr);
1337                 return 0;
1338         } else
1339                 return -EINVAL;
1340 }
1341
1342 static void mv6_dev_config(struct ata_device *adev)
1343 {
1344         /*
1345          * Deal with Gen-II ("mv6") hardware quirks/restrictions:
1346          *
1347          * Gen-II does not support NCQ over a port multiplier
1348          *  (no FIS-based switching).
1349          */
1350         if (adev->flags & ATA_DFLAG_NCQ) {
1351                 if (sata_pmp_attached(adev->link->ap)) {
1352                         adev->flags &= ~ATA_DFLAG_NCQ;
1353                         ata_dev_printk(adev, KERN_INFO,
1354                                 "NCQ disabled for command-based switching\n");
1355                 }
1356         }
1357 }
1358
1359 static int mv_qc_defer(struct ata_queued_cmd *qc)
1360 {
1361         struct ata_link *link = qc->dev->link;
1362         struct ata_port *ap = link->ap;
1363         struct mv_port_priv *pp = ap->private_data;
1364
1365         /*
1366          * Don't allow new commands if we're in a delayed EH state
1367          * for NCQ and/or FIS-based switching.
1368          */
1369         if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH)
1370                 return ATA_DEFER_PORT;
1371         /*
1372          * If the port is completely idle, then allow the new qc.
1373          */
1374         if (ap->nr_active_links == 0)
1375                 return 0;
1376
1377         /*
1378          * The port is operating in host queuing mode (EDMA) with NCQ
1379          * enabled, allow multiple NCQ commands.  EDMA also allows
1380          * queueing multiple DMA commands but libata core currently
1381          * doesn't allow it.
1382          */
1383         if ((pp->pp_flags & MV_PP_FLAG_EDMA_EN) &&
1384             (pp->pp_flags & MV_PP_FLAG_NCQ_EN) && ata_is_ncq(qc->tf.protocol))
1385                 return 0;
1386
1387         return ATA_DEFER_PORT;
1388 }
1389
1390 static void mv_config_fbs(struct ata_port *ap, int want_ncq, int want_fbs)
1391 {
1392         struct mv_port_priv *pp = ap->private_data;
1393         void __iomem *port_mmio;
1394
1395         u32 fiscfg,   *old_fiscfg   = &pp->cached.fiscfg;
1396         u32 ltmode,   *old_ltmode   = &pp->cached.ltmode;
1397         u32 haltcond, *old_haltcond = &pp->cached.haltcond;
1398
1399         ltmode   = *old_ltmode & ~LTMODE_BIT8;
1400         haltcond = *old_haltcond | EDMA_ERR_DEV;
1401
1402         if (want_fbs) {
1403                 fiscfg = *old_fiscfg | FISCFG_SINGLE_SYNC;
1404                 ltmode = *old_ltmode | LTMODE_BIT8;
1405                 if (want_ncq)
1406                         haltcond &= ~EDMA_ERR_DEV;
1407                 else
1408                         fiscfg |=  FISCFG_WAIT_DEV_ERR;
1409         } else {
1410                 fiscfg = *old_fiscfg & ~(FISCFG_SINGLE_SYNC | FISCFG_WAIT_DEV_ERR);
1411         }
1412
1413         port_mmio = mv_ap_base(ap);
1414         mv_write_cached_reg(port_mmio + FISCFG, old_fiscfg, fiscfg);
1415         mv_write_cached_reg(port_mmio + LTMODE, old_ltmode, ltmode);
1416         mv_write_cached_reg(port_mmio + EDMA_HALTCOND, old_haltcond, haltcond);
1417 }
1418
1419 static void mv_60x1_errata_sata25(struct ata_port *ap, int want_ncq)
1420 {
1421         struct mv_host_priv *hpriv = ap->host->private_data;
1422         u32 old, new;
1423
1424         /* workaround for 88SX60x1 FEr SATA#25 (part 1) */
1425         old = readl(hpriv->base + GPIO_PORT_CTL);
1426         if (want_ncq)
1427                 new = old | (1 << 22);
1428         else
1429                 new = old & ~(1 << 22);
1430         if (new != old)
1431                 writel(new, hpriv->base + GPIO_PORT_CTL);
1432 }
1433
1434 /**
1435  *      mv_bmdma_enable - set a magic bit on GEN_IIE to allow bmdma
1436  *      @ap: Port being initialized
1437  *
1438  *      There are two DMA modes on these chips:  basic DMA, and EDMA.
1439  *
1440  *      Bit-0 of the "EDMA RESERVED" register enables/disables use
1441  *      of basic DMA on the GEN_IIE versions of the chips.
1442  *
1443  *      This bit survives EDMA resets, and must be set for basic DMA
1444  *      to function, and should be cleared when EDMA is active.
1445  */
1446 static void mv_bmdma_enable_iie(struct ata_port *ap, int enable_bmdma)
1447 {
1448         struct mv_port_priv *pp = ap->private_data;
1449         u32 new, *old = &pp->cached.unknown_rsvd;
1450
1451         if (enable_bmdma)
1452                 new = *old | 1;
1453         else
1454                 new = *old & ~1;
1455         mv_write_cached_reg(mv_ap_base(ap) + EDMA_UNKNOWN_RSVD, old, new);
1456 }
1457
1458 /*
1459  * SOC chips have an issue whereby the HDD LEDs don't always blink
1460  * during I/O when NCQ is enabled. Enabling a special "LED blink" mode
1461  * of the SOC takes care of it, generating a steady blink rate when
1462  * any drive on the chip is active.
1463  *
1464  * Unfortunately, the blink mode is a global hardware setting for the SOC,
1465  * so we must use it whenever at least one port on the SOC has NCQ enabled.
1466  *
1467  * We turn "LED blink" off when NCQ is not in use anywhere, because the normal
1468  * LED operation works then, and provides better (more accurate) feedback.
1469  *
1470  * Note that this code assumes that an SOC never has more than one HC onboard.
1471  */
1472 static void mv_soc_led_blink_enable(struct ata_port *ap)
1473 {
1474         struct ata_host *host = ap->host;
1475         struct mv_host_priv *hpriv = host->private_data;
1476         void __iomem *hc_mmio;
1477         u32 led_ctrl;
1478
1479         if (hpriv->hp_flags & MV_HP_QUIRK_LED_BLINK_EN)
1480                 return;
1481         hpriv->hp_flags |= MV_HP_QUIRK_LED_BLINK_EN;
1482         hc_mmio = mv_hc_base_from_port(mv_host_base(host), ap->port_no);
1483         led_ctrl = readl(hc_mmio + SOC_LED_CTRL);
1484         writel(led_ctrl | SOC_LED_CTRL_BLINK, hc_mmio + SOC_LED_CTRL);
1485 }
1486
1487 static void mv_soc_led_blink_disable(struct ata_port *ap)
1488 {
1489         struct ata_host *host = ap->host;
1490         struct mv_host_priv *hpriv = host->private_data;
1491         void __iomem *hc_mmio;
1492         u32 led_ctrl;
1493         unsigned int port;
1494
1495         if (!(hpriv->hp_flags & MV_HP_QUIRK_LED_BLINK_EN))
1496                 return;
1497
1498         /* disable led-blink only if no ports are using NCQ */
1499         for (port = 0; port < hpriv->n_ports; port++) {
1500                 struct ata_port *this_ap = host->ports[port];
1501                 struct mv_port_priv *pp = this_ap->private_data;
1502
1503                 if (pp->pp_flags & MV_PP_FLAG_NCQ_EN)
1504                         return;
1505         }
1506
1507         hpriv->hp_flags &= ~MV_HP_QUIRK_LED_BLINK_EN;
1508         hc_mmio = mv_hc_base_from_port(mv_host_base(host), ap->port_no);
1509         led_ctrl = readl(hc_mmio + SOC_LED_CTRL);
1510         writel(led_ctrl & ~SOC_LED_CTRL_BLINK, hc_mmio + SOC_LED_CTRL);
1511 }
1512
1513 static void mv_edma_cfg(struct ata_port *ap, int want_ncq, int want_edma)
1514 {
1515         u32 cfg;
1516         struct mv_port_priv *pp    = ap->private_data;
1517         struct mv_host_priv *hpriv = ap->host->private_data;
1518         void __iomem *port_mmio    = mv_ap_base(ap);
1519
1520         /* set up non-NCQ EDMA configuration */
1521         cfg = EDMA_CFG_Q_DEPTH;         /* always 0x1f for *all* chips */
1522         pp->pp_flags &=
1523           ~(MV_PP_FLAG_FBS_EN | MV_PP_FLAG_NCQ_EN | MV_PP_FLAG_FAKE_ATA_BUSY);
1524
1525         if (IS_GEN_I(hpriv))
1526                 cfg |= (1 << 8);        /* enab config burst size mask */
1527
1528         else if (IS_GEN_II(hpriv)) {
1529                 cfg |= EDMA_CFG_RD_BRST_EXT | EDMA_CFG_WR_BUFF_LEN;
1530                 mv_60x1_errata_sata25(ap, want_ncq);
1531
1532         } else if (IS_GEN_IIE(hpriv)) {
1533                 int want_fbs = sata_pmp_attached(ap);
1534                 /*
1535                  * Possible future enhancement:
1536                  *
1537                  * The chip can use FBS with non-NCQ, if we allow it,
1538                  * But first we need to have the error handling in place
1539                  * for this mode (datasheet section 7.3.15.4.2.3).
1540                  * So disallow non-NCQ FBS for now.
1541                  */
1542                 want_fbs &= want_ncq;
1543
1544                 mv_config_fbs(ap, want_ncq, want_fbs);
1545
1546                 if (want_fbs) {
1547                         pp->pp_flags |= MV_PP_FLAG_FBS_EN;
1548                         cfg |= EDMA_CFG_EDMA_FBS; /* FIS-based switching */
1549                 }
1550
1551                 cfg |= (1 << 23);       /* do not mask PM field in rx'd FIS */
1552                 if (want_edma) {
1553                         cfg |= (1 << 22); /* enab 4-entry host queue cache */
1554                         if (!IS_SOC(hpriv))
1555                                 cfg |= (1 << 18); /* enab early completion */
1556                 }
1557                 if (hpriv->hp_flags & MV_HP_CUT_THROUGH)
1558                         cfg |= (1 << 17); /* enab cut-thru (dis stor&forwrd) */
1559                 mv_bmdma_enable_iie(ap, !want_edma);
1560
1561                 if (IS_SOC(hpriv)) {
1562                         if (want_ncq)
1563                                 mv_soc_led_blink_enable(ap);
1564                         else
1565                                 mv_soc_led_blink_disable(ap);
1566                 }
1567         }
1568
1569         if (want_ncq) {
1570                 cfg |= EDMA_CFG_NCQ;
1571                 pp->pp_flags |=  MV_PP_FLAG_NCQ_EN;
1572         }
1573
1574         writelfl(cfg, port_mmio + EDMA_CFG);
1575 }
1576
1577 static void mv_port_free_dma_mem(struct ata_port *ap)
1578 {
1579         struct mv_host_priv *hpriv = ap->host->private_data;
1580         struct mv_port_priv *pp = ap->private_data;
1581         int tag;
1582
1583         if (pp->crqb) {
1584                 dma_pool_free(hpriv->crqb_pool, pp->crqb, pp->crqb_dma);
1585                 pp->crqb = NULL;
1586         }
1587         if (pp->crpb) {
1588                 dma_pool_free(hpriv->crpb_pool, pp->crpb, pp->crpb_dma);
1589                 pp->crpb = NULL;
1590         }
1591         /*
1592          * For GEN_I, there's no NCQ, so we have only a single sg_tbl.
1593          * For later hardware, we have one unique sg_tbl per NCQ tag.
1594          */
1595         for (tag = 0; tag < MV_MAX_Q_DEPTH; ++tag) {
1596                 if (pp->sg_tbl[tag]) {
1597                         if (tag == 0 || !IS_GEN_I(hpriv))
1598                                 dma_pool_free(hpriv->sg_tbl_pool,
1599                                               pp->sg_tbl[tag],
1600                                               pp->sg_tbl_dma[tag]);
1601                         pp->sg_tbl[tag] = NULL;
1602                 }
1603         }
1604 }
1605
1606 /**
1607  *      mv_port_start - Port specific init/start routine.
1608  *      @ap: ATA channel to manipulate
1609  *
1610  *      Allocate and point to DMA memory, init port private memory,
1611  *      zero indices.
1612  *
1613  *      LOCKING:
1614  *      Inherited from caller.
1615  */
1616 static int mv_port_start(struct ata_port *ap)
1617 {
1618         struct device *dev = ap->host->dev;
1619         struct mv_host_priv *hpriv = ap->host->private_data;
1620         struct mv_port_priv *pp;
1621         unsigned long flags;
1622         int tag;
1623
1624         pp = devm_kzalloc(dev, sizeof(*pp), GFP_KERNEL);
1625         if (!pp)
1626                 return -ENOMEM;
1627         ap->private_data = pp;
1628
1629         pp->crqb = dma_pool_alloc(hpriv->crqb_pool, GFP_KERNEL, &pp->crqb_dma);
1630         if (!pp->crqb)
1631                 return -ENOMEM;
1632         memset(pp->crqb, 0, MV_CRQB_Q_SZ);
1633
1634         pp->crpb = dma_pool_alloc(hpriv->crpb_pool, GFP_KERNEL, &pp->crpb_dma);
1635         if (!pp->crpb)
1636                 goto out_port_free_dma_mem;
1637         memset(pp->crpb, 0, MV_CRPB_Q_SZ);
1638
1639         /* 6041/6081 Rev. "C0" (and newer) are okay with async notify */
1640         if (hpriv->hp_flags & MV_HP_ERRATA_60X1C0)
1641                 ap->flags |= ATA_FLAG_AN;
1642         /*
1643          * For GEN_I, there's no NCQ, so we only allocate a single sg_tbl.
1644          * For later hardware, we need one unique sg_tbl per NCQ tag.
1645          */
1646         for (tag = 0; tag < MV_MAX_Q_DEPTH; ++tag) {
1647                 if (tag == 0 || !IS_GEN_I(hpriv)) {
1648                         pp->sg_tbl[tag] = dma_pool_alloc(hpriv->sg_tbl_pool,
1649                                               GFP_KERNEL, &pp->sg_tbl_dma[tag]);
1650                         if (!pp->sg_tbl[tag])
1651                                 goto out_port_free_dma_mem;
1652                 } else {
1653                         pp->sg_tbl[tag]     = pp->sg_tbl[0];
1654                         pp->sg_tbl_dma[tag] = pp->sg_tbl_dma[0];
1655                 }
1656         }
1657
1658         spin_lock_irqsave(ap->lock, flags);
1659         mv_save_cached_regs(ap);
1660         mv_edma_cfg(ap, 0, 0);
1661         spin_unlock_irqrestore(ap->lock, flags);
1662
1663         return 0;
1664
1665 out_port_free_dma_mem:
1666         mv_port_free_dma_mem(ap);
1667         return -ENOMEM;
1668 }
1669
1670 /**
1671  *      mv_port_stop - Port specific cleanup/stop routine.
1672  *      @ap: ATA channel to manipulate
1673  *
1674  *      Stop DMA, cleanup port memory.
1675  *
1676  *      LOCKING:
1677  *      This routine uses the host lock to protect the DMA stop.
1678  */
1679 static void mv_port_stop(struct ata_port *ap)
1680 {
1681         unsigned long flags;
1682
1683         spin_lock_irqsave(ap->lock, flags);
1684         mv_stop_edma(ap);
1685         mv_enable_port_irqs(ap, 0);
1686         spin_unlock_irqrestore(ap->lock, flags);
1687         mv_port_free_dma_mem(ap);
1688 }
1689
1690 /**
1691  *      mv_fill_sg - Fill out the Marvell ePRD (scatter gather) entries
1692  *      @qc: queued command whose SG list to source from
1693  *
1694  *      Populate the SG list and mark the last entry.
1695  *
1696  *      LOCKING:
1697  *      Inherited from caller.
1698  */
1699 static void mv_fill_sg(struct ata_queued_cmd *qc)
1700 {
1701         struct mv_port_priv *pp = qc->ap->private_data;
1702         struct scatterlist *sg;
1703         struct mv_sg *mv_sg, *last_sg = NULL;
1704         unsigned int si;
1705
1706         mv_sg = pp->sg_tbl[qc->tag];
1707         for_each_sg(qc->sg, sg, qc->n_elem, si) {
1708                 dma_addr_t addr = sg_dma_address(sg);
1709                 u32 sg_len = sg_dma_len(sg);
1710
1711                 while (sg_len) {
1712                         u32 offset = addr & 0xffff;
1713                         u32 len = sg_len;
1714
1715                         if (offset + len > 0x10000)
1716                                 len = 0x10000 - offset;
1717
1718                         mv_sg->addr = cpu_to_le32(addr & 0xffffffff);
1719                         mv_sg->addr_hi = cpu_to_le32((addr >> 16) >> 16);
1720                         mv_sg->flags_size = cpu_to_le32(len & 0xffff);
1721                         mv_sg->reserved = 0;
1722
1723                         sg_len -= len;
1724                         addr += len;
1725
1726                         last_sg = mv_sg;
1727                         mv_sg++;
1728                 }
1729         }
1730
1731         if (likely(last_sg))
1732                 last_sg->flags_size |= cpu_to_le32(EPRD_FLAG_END_OF_TBL);
1733         mb(); /* ensure data structure is visible to the chipset */
1734 }
1735
1736 static void mv_crqb_pack_cmd(__le16 *cmdw, u8 data, u8 addr, unsigned last)
1737 {
1738         u16 tmp = data | (addr << CRQB_CMD_ADDR_SHIFT) | CRQB_CMD_CS |
1739                 (last ? CRQB_CMD_LAST : 0);
1740         *cmdw = cpu_to_le16(tmp);
1741 }
1742
1743 /**
1744  *      mv_sff_irq_clear - Clear hardware interrupt after DMA.
1745  *      @ap: Port associated with this ATA transaction.
1746  *
1747  *      We need this only for ATAPI bmdma transactions,
1748  *      as otherwise we experience spurious interrupts
1749  *      after libata-sff handles the bmdma interrupts.
1750  */
1751 static void mv_sff_irq_clear(struct ata_port *ap)
1752 {
1753         mv_clear_and_enable_port_irqs(ap, mv_ap_base(ap), ERR_IRQ);
1754 }
1755
1756 /**
1757  *      mv_check_atapi_dma - Filter ATAPI cmds which are unsuitable for DMA.
1758  *      @qc: queued command to check for chipset/DMA compatibility.
1759  *
1760  *      The bmdma engines cannot handle speculative data sizes
1761  *      (bytecount under/over flow).  So only allow DMA for
1762  *      data transfer commands with known data sizes.
1763  *
1764  *      LOCKING:
1765  *      Inherited from caller.
1766  */
1767 static int mv_check_atapi_dma(struct ata_queued_cmd *qc)
1768 {
1769         struct scsi_cmnd *scmd = qc->scsicmd;
1770
1771         if (scmd) {
1772                 switch (scmd->cmnd[0]) {
1773                 case READ_6:
1774                 case READ_10:
1775                 case READ_12:
1776                 case WRITE_6:
1777                 case WRITE_10:
1778                 case WRITE_12:
1779                 case GPCMD_READ_CD:
1780                 case GPCMD_SEND_DVD_STRUCTURE:
1781                 case GPCMD_SEND_CUE_SHEET:
1782                         return 0; /* DMA is safe */
1783                 }
1784         }
1785         return -EOPNOTSUPP; /* use PIO instead */
1786 }
1787
1788 /**
1789  *      mv_bmdma_setup - Set up BMDMA transaction
1790  *      @qc: queued command to prepare DMA for.
1791  *
1792  *      LOCKING:
1793  *      Inherited from caller.
1794  */
1795 static void mv_bmdma_setup(struct ata_queued_cmd *qc)
1796 {
1797         struct ata_port *ap = qc->ap;
1798         void __iomem *port_mmio = mv_ap_base(ap);
1799         struct mv_port_priv *pp = ap->private_data;
1800
1801         mv_fill_sg(qc);
1802
1803         /* clear all DMA cmd bits */
1804         writel(0, port_mmio + BMDMA_CMD);
1805
1806         /* load PRD table addr. */
1807         writel((pp->sg_tbl_dma[qc->tag] >> 16) >> 16,
1808                 port_mmio + BMDMA_PRD_HIGH);
1809         writelfl(pp->sg_tbl_dma[qc->tag],
1810                 port_mmio + BMDMA_PRD_LOW);
1811
1812         /* issue r/w command */
1813         ap->ops->sff_exec_command(ap, &qc->tf);
1814 }
1815
1816 /**
1817  *      mv_bmdma_start - Start a BMDMA transaction
1818  *      @qc: queued command to start DMA on.
1819  *
1820  *      LOCKING:
1821  *      Inherited from caller.
1822  */
1823 static void mv_bmdma_start(struct ata_queued_cmd *qc)
1824 {
1825         struct ata_port *ap = qc->ap;
1826         void __iomem *port_mmio = mv_ap_base(ap);
1827         unsigned int rw = (qc->tf.flags & ATA_TFLAG_WRITE);
1828         u32 cmd = (rw ? 0 : ATA_DMA_WR) | ATA_DMA_START;
1829
1830         /* start host DMA transaction */
1831         writelfl(cmd, port_mmio + BMDMA_CMD);
1832 }
1833
1834 /**
1835  *      mv_bmdma_stop - Stop BMDMA transfer
1836  *      @qc: queued command to stop DMA on.
1837  *
1838  *      Clears the ATA_DMA_START flag in the bmdma control register
1839  *
1840  *      LOCKING:
1841  *      Inherited from caller.
1842  */
1843 static void mv_bmdma_stop(struct ata_queued_cmd *qc)
1844 {
1845         struct ata_port *ap = qc->ap;
1846         void __iomem *port_mmio = mv_ap_base(ap);
1847         u32 cmd;
1848
1849         /* clear start/stop bit */
1850         cmd = readl(port_mmio + BMDMA_CMD);
1851         cmd &= ~ATA_DMA_START;
1852         writelfl(cmd, port_mmio + BMDMA_CMD);
1853
1854         /* one-PIO-cycle guaranteed wait, per spec, for HDMA1:0 transition */
1855         ata_sff_dma_pause(ap);
1856 }
1857
1858 /**
1859  *      mv_bmdma_status - Read BMDMA status
1860  *      @ap: port for which to retrieve DMA status.
1861  *
1862  *      Read and return equivalent of the sff BMDMA status register.
1863  *
1864  *      LOCKING:
1865  *      Inherited from caller.
1866  */
1867 static u8 mv_bmdma_status(struct ata_port *ap)
1868 {
1869         void __iomem *port_mmio = mv_ap_base(ap);
1870         u32 reg, status;
1871
1872         /*
1873          * Other bits are valid only if ATA_DMA_ACTIVE==0,
1874          * and the ATA_DMA_INTR bit doesn't exist.
1875          */
1876         reg = readl(port_mmio + BMDMA_STATUS);
1877         if (reg & ATA_DMA_ACTIVE)
1878                 status = ATA_DMA_ACTIVE;
1879         else
1880                 status = (reg & ATA_DMA_ERR) | ATA_DMA_INTR;
1881         return status;
1882 }
1883
1884 /**
1885  *      mv_qc_prep - Host specific command preparation.
1886  *      @qc: queued command to prepare
1887  *
1888  *      This routine simply redirects to the general purpose routine
1889  *      if command is not DMA.  Else, it handles prep of the CRQB
1890  *      (command request block), does some sanity checking, and calls
1891  *      the SG load routine.
1892  *
1893  *      LOCKING:
1894  *      Inherited from caller.
1895  */
1896 static void mv_qc_prep(struct ata_queued_cmd *qc)
1897 {
1898         struct ata_port *ap = qc->ap;
1899         struct mv_port_priv *pp = ap->private_data;
1900         __le16 *cw;
1901         struct ata_taskfile *tf = &qc->tf;
1902         u16 flags = 0;
1903         unsigned in_index;
1904
1905         if ((tf->protocol != ATA_PROT_DMA) &&
1906             (tf->protocol != ATA_PROT_NCQ))
1907                 return;
1908
1909         /* Fill in command request block
1910          */
1911         if (!(tf->flags & ATA_TFLAG_WRITE))
1912                 flags |= CRQB_FLAG_READ;
1913         WARN_ON(MV_MAX_Q_DEPTH <= qc->tag);
1914         flags |= qc->tag << CRQB_TAG_SHIFT;
1915         flags |= (qc->dev->link->pmp & 0xf) << CRQB_PMP_SHIFT;
1916
1917         /* get current queue index from software */
1918         in_index = pp->req_idx;
1919
1920         pp->crqb[in_index].sg_addr =
1921                 cpu_to_le32(pp->sg_tbl_dma[qc->tag] & 0xffffffff);
1922         pp->crqb[in_index].sg_addr_hi =
1923                 cpu_to_le32((pp->sg_tbl_dma[qc->tag] >> 16) >> 16);
1924         pp->crqb[in_index].ctrl_flags = cpu_to_le16(flags);
1925
1926         cw = &pp->crqb[in_index].ata_cmd[0];
1927
1928         /* Sadly, the CRQB cannot accomodate all registers--there are
1929          * only 11 bytes...so we must pick and choose required
1930          * registers based on the command.  So, we drop feature and
1931          * hob_feature for [RW] DMA commands, but they are needed for
1932          * NCQ.  NCQ will drop hob_nsect, which is not needed there
1933          * (nsect is used only for the tag; feat/hob_feat hold true nsect).
1934          */
1935         switch (tf->command) {
1936         case ATA_CMD_READ:
1937         case ATA_CMD_READ_EXT:
1938         case ATA_CMD_WRITE:
1939         case ATA_CMD_WRITE_EXT:
1940         case ATA_CMD_WRITE_FUA_EXT:
1941                 mv_crqb_pack_cmd(cw++, tf->hob_nsect, ATA_REG_NSECT, 0);
1942                 break;
1943         case ATA_CMD_FPDMA_READ:
1944         case ATA_CMD_FPDMA_WRITE:
1945                 mv_crqb_pack_cmd(cw++, tf->hob_feature, ATA_REG_FEATURE, 0);
1946                 mv_crqb_pack_cmd(cw++, tf->feature, ATA_REG_FEATURE, 0);
1947                 break;
1948         default:
1949                 /* The only other commands EDMA supports in non-queued and
1950                  * non-NCQ mode are: [RW] STREAM DMA and W DMA FUA EXT, none
1951                  * of which are defined/used by Linux.  If we get here, this
1952                  * driver needs work.
1953                  *
1954                  * FIXME: modify libata to give qc_prep a return value and
1955                  * return error here.
1956                  */
1957                 BUG_ON(tf->command);
1958                 break;
1959         }
1960         mv_crqb_pack_cmd(cw++, tf->nsect, ATA_REG_NSECT, 0);
1961         mv_crqb_pack_cmd(cw++, tf->hob_lbal, ATA_REG_LBAL, 0);
1962         mv_crqb_pack_cmd(cw++, tf->lbal, ATA_REG_LBAL, 0);
1963         mv_crqb_pack_cmd(cw++, tf->hob_lbam, ATA_REG_LBAM, 0);
1964         mv_crqb_pack_cmd(cw++, tf->lbam, ATA_REG_LBAM, 0);
1965         mv_crqb_pack_cmd(cw++, tf->hob_lbah, ATA_REG_LBAH, 0);
1966         mv_crqb_pack_cmd(cw++, tf->lbah, ATA_REG_LBAH, 0);
1967         mv_crqb_pack_cmd(cw++, tf->device, ATA_REG_DEVICE, 0);
1968         mv_crqb_pack_cmd(cw++, tf->command, ATA_REG_CMD, 1);    /* last */
1969
1970         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
1971                 return;
1972         mv_fill_sg(qc);
1973 }
1974
1975 /**
1976  *      mv_qc_prep_iie - Host specific command preparation.
1977  *      @qc: queued command to prepare
1978  *
1979  *      This routine simply redirects to the general purpose routine
1980  *      if command is not DMA.  Else, it handles prep of the CRQB
1981  *      (command request block), does some sanity checking, and calls
1982  *      the SG load routine.
1983  *
1984  *      LOCKING:
1985  *      Inherited from caller.
1986  */
1987 static void mv_qc_prep_iie(struct ata_queued_cmd *qc)
1988 {
1989         struct ata_port *ap = qc->ap;
1990         struct mv_port_priv *pp = ap->private_data;
1991         struct mv_crqb_iie *crqb;
1992         struct ata_taskfile *tf = &qc->tf;
1993         unsigned in_index;
1994         u32 flags = 0;
1995
1996         if ((tf->protocol != ATA_PROT_DMA) &&
1997             (tf->protocol != ATA_PROT_NCQ))
1998                 return;
1999
2000         /* Fill in Gen IIE command request block */
2001         if (!(tf->flags & ATA_TFLAG_WRITE))
2002                 flags |= CRQB_FLAG_READ;
2003
2004         WARN_ON(MV_MAX_Q_DEPTH <= qc->tag);
2005         flags |= qc->tag << CRQB_TAG_SHIFT;
2006         flags |= qc->tag << CRQB_HOSTQ_SHIFT;
2007         flags |= (qc->dev->link->pmp & 0xf) << CRQB_PMP_SHIFT;
2008
2009         /* get current queue index from software */
2010         in_index = pp->req_idx;
2011
2012         crqb = (struct mv_crqb_iie *) &pp->crqb[in_index];
2013         crqb->addr = cpu_to_le32(pp->sg_tbl_dma[qc->tag] & 0xffffffff);
2014         crqb->addr_hi = cpu_to_le32((pp->sg_tbl_dma[qc->tag] >> 16) >> 16);
2015         crqb->flags = cpu_to_le32(flags);
2016
2017         crqb->ata_cmd[0] = cpu_to_le32(
2018                         (tf->command << 16) |
2019                         (tf->feature << 24)
2020                 );
2021         crqb->ata_cmd[1] = cpu_to_le32(
2022                         (tf->lbal << 0) |
2023                         (tf->lbam << 8) |
2024                         (tf->lbah << 16) |
2025                         (tf->device << 24)
2026                 );
2027         crqb->ata_cmd[2] = cpu_to_le32(
2028                         (tf->hob_lbal << 0) |
2029                         (tf->hob_lbam << 8) |
2030                         (tf->hob_lbah << 16) |
2031                         (tf->hob_feature << 24)
2032                 );
2033         crqb->ata_cmd[3] = cpu_to_le32(
2034                         (tf->nsect << 0) |
2035                         (tf->hob_nsect << 8)
2036                 );
2037
2038         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
2039                 return;
2040         mv_fill_sg(qc);
2041 }
2042
2043 /**
2044  *      mv_sff_check_status - fetch device status, if valid
2045  *      @ap: ATA port to fetch status from
2046  *
2047  *      When using command issue via mv_qc_issue_fis(),
2048  *      the initial ATA_BUSY state does not show up in the
2049  *      ATA status (shadow) register.  This can confuse libata!
2050  *
2051  *      So we have a hook here to fake ATA_BUSY for that situation,
2052  *      until the first time a BUSY, DRQ, or ERR bit is seen.
2053  *
2054  *      The rest of the time, it simply returns the ATA status register.
2055  */
2056 static u8 mv_sff_check_status(struct ata_port *ap)
2057 {
2058         u8 stat = ioread8(ap->ioaddr.status_addr);
2059         struct mv_port_priv *pp = ap->private_data;
2060
2061         if (pp->pp_flags & MV_PP_FLAG_FAKE_ATA_BUSY) {
2062                 if (stat & (ATA_BUSY | ATA_DRQ | ATA_ERR))
2063                         pp->pp_flags &= ~MV_PP_FLAG_FAKE_ATA_BUSY;
2064                 else
2065                         stat = ATA_BUSY;
2066         }
2067         return stat;
2068 }
2069
2070 /**
2071  *      mv_send_fis - Send a FIS, using the "Vendor-Unique FIS" register
2072  *      @fis: fis to be sent
2073  *      @nwords: number of 32-bit words in the fis
2074  */
2075 static unsigned int mv_send_fis(struct ata_port *ap, u32 *fis, int nwords)
2076 {
2077         void __iomem *port_mmio = mv_ap_base(ap);
2078         u32 ifctl, old_ifctl, ifstat;
2079         int i, timeout = 200, final_word = nwords - 1;
2080
2081         /* Initiate FIS transmission mode */
2082         old_ifctl = readl(port_mmio + SATA_IFCTL);
2083         ifctl = 0x100 | (old_ifctl & 0xf);
2084         writelfl(ifctl, port_mmio + SATA_IFCTL);
2085
2086         /* Send all words of the FIS except for the final word */
2087         for (i = 0; i < final_word; ++i)
2088                 writel(fis[i], port_mmio + VENDOR_UNIQUE_FIS);
2089
2090         /* Flag end-of-transmission, and then send the final word */
2091         writelfl(ifctl | 0x200, port_mmio + SATA_IFCTL);
2092         writelfl(fis[final_word], port_mmio + VENDOR_UNIQUE_FIS);
2093
2094         /*
2095          * Wait for FIS transmission to complete.
2096          * This typically takes just a single iteration.
2097          */
2098         do {
2099                 ifstat = readl(port_mmio + SATA_IFSTAT);
2100         } while (!(ifstat & 0x1000) && --timeout);
2101
2102         /* Restore original port configuration */
2103         writelfl(old_ifctl, port_mmio + SATA_IFCTL);
2104
2105         /* See if it worked */
2106         if ((ifstat & 0x3000) != 0x1000) {
2107                 ata_port_printk(ap, KERN_WARNING,
2108                                 "%s transmission error, ifstat=%08x\n",
2109                                 __func__, ifstat);
2110                 return AC_ERR_OTHER;
2111         }
2112         return 0;
2113 }
2114
2115 /**
2116  *      mv_qc_issue_fis - Issue a command directly as a FIS
2117  *      @qc: queued command to start
2118  *
2119  *      Note that the ATA shadow registers are not updated
2120  *      after command issue, so the device will appear "READY"
2121  *      if polled, even while it is BUSY processing the command.
2122  *
2123  *      So we use a status hook to fake ATA_BUSY until the drive changes state.
2124  *
2125  *      Note: we don't get updated shadow regs on *completion*
2126  *      of non-data commands. So avoid sending them via this function,
2127  *      as they will appear to have completed immediately.
2128  *
2129  *      GEN_IIE has special registers that we could get the result tf from,
2130  *      but earlier chipsets do not.  For now, we ignore those registers.
2131  */
2132 static unsigned int mv_qc_issue_fis(struct ata_queued_cmd *qc)
2133 {
2134         struct ata_port *ap = qc->ap;
2135         struct mv_port_priv *pp = ap->private_data;
2136         struct ata_link *link = qc->dev->link;
2137         u32 fis[5];
2138         int err = 0;
2139
2140         ata_tf_to_fis(&qc->tf, link->pmp, 1, (void *)fis);
2141         err = mv_send_fis(ap, fis, sizeof(fis) / sizeof(fis[0]));
2142         if (err)
2143                 return err;
2144
2145         switch (qc->tf.protocol) {
2146         case ATAPI_PROT_PIO:
2147                 pp->pp_flags |= MV_PP_FLAG_FAKE_ATA_BUSY;
2148                 /* fall through */
2149         case ATAPI_PROT_NODATA:
2150                 ap->hsm_task_state = HSM_ST_FIRST;
2151                 break;
2152         case ATA_PROT_PIO:
2153                 pp->pp_flags |= MV_PP_FLAG_FAKE_ATA_BUSY;
2154                 if (qc->tf.flags & ATA_TFLAG_WRITE)
2155                         ap->hsm_task_state = HSM_ST_FIRST;
2156                 else
2157                         ap->hsm_task_state = HSM_ST;
2158                 break;
2159         default:
2160                 ap->hsm_task_state = HSM_ST_LAST;
2161                 break;
2162         }
2163
2164         if (qc->tf.flags & ATA_TFLAG_POLLING)
2165                 ata_pio_queue_task(ap, qc, 0);
2166         return 0;
2167 }
2168
2169 /**
2170  *      mv_qc_issue - Initiate a command to the host
2171  *      @qc: queued command to start
2172  *
2173  *      This routine simply redirects to the general purpose routine
2174  *      if command is not DMA.  Else, it sanity checks our local
2175  *      caches of the request producer/consumer indices then enables
2176  *      DMA and bumps the request producer index.
2177  *
2178  *      LOCKING:
2179  *      Inherited from caller.
2180  */
2181 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc)
2182 {
2183         static int limit_warnings = 10;
2184         struct ata_port *ap = qc->ap;
2185         void __iomem *port_mmio = mv_ap_base(ap);
2186         struct mv_port_priv *pp = ap->private_data;
2187         u32 in_index;
2188         unsigned int port_irqs;
2189
2190         pp->pp_flags &= ~MV_PP_FLAG_FAKE_ATA_BUSY; /* paranoia */
2191
2192         switch (qc->tf.protocol) {
2193         case ATA_PROT_DMA:
2194         case ATA_PROT_NCQ:
2195                 mv_start_edma(ap, port_mmio, pp, qc->tf.protocol);
2196                 pp->req_idx = (pp->req_idx + 1) & MV_MAX_Q_DEPTH_MASK;
2197                 in_index = pp->req_idx << EDMA_REQ_Q_PTR_SHIFT;
2198
2199                 /* Write the request in pointer to kick the EDMA to life */
2200                 writelfl((pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK) | in_index,
2201                                         port_mmio + EDMA_REQ_Q_IN_PTR);
2202                 return 0;
2203
2204         case ATA_PROT_PIO:
2205                 /*
2206                  * Errata SATA#16, SATA#24: warn if multiple DRQs expected.
2207                  *
2208                  * Someday, we might implement special polling workarounds
2209                  * for these, but it all seems rather unnecessary since we
2210                  * normally use only DMA for commands which transfer more
2211                  * than a single block of data.
2212                  *
2213                  * Much of the time, this could just work regardless.
2214                  * So for now, just log the incident, and allow the attempt.
2215                  */
2216                 if (limit_warnings > 0 && (qc->nbytes / qc->sect_size) > 1) {
2217                         --limit_warnings;
2218                         ata_link_printk(qc->dev->link, KERN_WARNING, DRV_NAME
2219                                         ": attempting PIO w/multiple DRQ: "
2220                                         "this may fail due to h/w errata\n");
2221                 }
2222                 /* drop through */
2223         case ATA_PROT_NODATA:
2224         case ATAPI_PROT_PIO:
2225         case ATAPI_PROT_NODATA:
2226                 if (ap->flags & ATA_FLAG_PIO_POLLING)
2227                         qc->tf.flags |= ATA_TFLAG_POLLING;
2228                 break;
2229         }
2230
2231         if (qc->tf.flags & ATA_TFLAG_POLLING)
2232                 port_irqs = ERR_IRQ;    /* mask device interrupt when polling */
2233         else
2234                 port_irqs = ERR_IRQ | DONE_IRQ; /* unmask all interrupts */
2235
2236         /*
2237          * We're about to send a non-EDMA capable command to the
2238          * port.  Turn off EDMA so there won't be problems accessing
2239          * shadow block, etc registers.
2240          */
2241         mv_stop_edma(ap);
2242         mv_clear_and_enable_port_irqs(ap, mv_ap_base(ap), port_irqs);
2243         mv_pmp_select(ap, qc->dev->link->pmp);
2244
2245         if (qc->tf.command == ATA_CMD_READ_LOG_EXT) {
2246                 struct mv_host_priv *hpriv = ap->host->private_data;
2247                 /*
2248                  * Workaround for 88SX60x1 FEr SATA#25 (part 2).
2249                  *
2250                  * After any NCQ error, the READ_LOG_EXT command
2251                  * from libata-eh *must* use mv_qc_issue_fis().
2252                  * Otherwise it might fail, due to chip errata.
2253                  *
2254                  * Rather than special-case it, we'll just *always*
2255                  * use this method here for READ_LOG_EXT, making for
2256                  * easier testing.
2257                  */
2258                 if (IS_GEN_II(hpriv))
2259                         return mv_qc_issue_fis(qc);
2260         }
2261         return ata_sff_qc_issue(qc);
2262 }
2263
2264 static struct ata_queued_cmd *mv_get_active_qc(struct ata_port *ap)
2265 {
2266         struct mv_port_priv *pp = ap->private_data;
2267         struct ata_queued_cmd *qc;
2268
2269         if (pp->pp_flags & MV_PP_FLAG_NCQ_EN)
2270                 return NULL;
2271         qc = ata_qc_from_tag(ap, ap->link.active_tag);
2272         if (qc) {
2273                 if (qc->tf.flags & ATA_TFLAG_POLLING)
2274                         qc = NULL;
2275                 else if (!(qc->flags & ATA_QCFLAG_ACTIVE))
2276                         qc = NULL;
2277         }
2278         return qc;
2279 }
2280
2281 static void mv_pmp_error_handler(struct ata_port *ap)
2282 {
2283         unsigned int pmp, pmp_map;
2284         struct mv_port_priv *pp = ap->private_data;
2285
2286         if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH) {
2287                 /*
2288                  * Perform NCQ error analysis on failed PMPs
2289                  * before we freeze the port entirely.
2290                  *
2291                  * The failed PMPs are marked earlier by mv_pmp_eh_prep().
2292                  */
2293                 pmp_map = pp->delayed_eh_pmp_map;
2294                 pp->pp_flags &= ~MV_PP_FLAG_DELAYED_EH;
2295                 for (pmp = 0; pmp_map != 0; pmp++) {
2296                         unsigned int this_pmp = (1 << pmp);
2297                         if (pmp_map & this_pmp) {
2298                                 struct ata_link *link = &ap->pmp_link[pmp];
2299                                 pmp_map &= ~this_pmp;
2300                                 ata_eh_analyze_ncq_error(link);
2301                         }
2302                 }
2303                 ata_port_freeze(ap);
2304         }
2305         sata_pmp_error_handler(ap);
2306 }
2307
2308 static unsigned int mv_get_err_pmp_map(struct ata_port *ap)
2309 {
2310         void __iomem *port_mmio = mv_ap_base(ap);
2311
2312         return readl(port_mmio + SATA_TESTCTL) >> 16;
2313 }
2314
2315 static void mv_pmp_eh_prep(struct ata_port *ap, unsigned int pmp_map)
2316 {
2317         struct ata_eh_info *ehi;
2318         unsigned int pmp;
2319
2320         /*
2321          * Initialize EH info for PMPs which saw device errors
2322          */
2323         ehi = &ap->link.eh_info;
2324         for (pmp = 0; pmp_map != 0; pmp++) {
2325                 unsigned int this_pmp = (1 << pmp);
2326                 if (pmp_map & this_pmp) {
2327                         struct ata_link *link = &ap->pmp_link[pmp];
2328
2329                         pmp_map &= ~this_pmp;
2330                         ehi = &link->eh_info;
2331                         ata_ehi_clear_desc(ehi);
2332                         ata_ehi_push_desc(ehi, "dev err");
2333                         ehi->err_mask |= AC_ERR_DEV;
2334                         ehi->action |= ATA_EH_RESET;
2335                         ata_link_abort(link);
2336                 }
2337         }
2338 }
2339
2340 static int mv_req_q_empty(struct ata_port *ap)
2341 {
2342         void __iomem *port_mmio = mv_ap_base(ap);
2343         u32 in_ptr, out_ptr;
2344
2345         in_ptr  = (readl(port_mmio + EDMA_REQ_Q_IN_PTR)
2346                         >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
2347         out_ptr = (readl(port_mmio + EDMA_REQ_Q_OUT_PTR)
2348                         >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
2349         return (in_ptr == out_ptr);     /* 1 == queue_is_empty */
2350 }
2351
2352 static int mv_handle_fbs_ncq_dev_err(struct ata_port *ap)
2353 {
2354         struct mv_port_priv *pp = ap->private_data;
2355         int failed_links;
2356         unsigned int old_map, new_map;
2357
2358         /*
2359          * Device error during FBS+NCQ operation:
2360          *
2361          * Set a port flag to prevent further I/O being enqueued.
2362          * Leave the EDMA running to drain outstanding commands from this port.
2363          * Perform the post-mortem/EH only when all responses are complete.
2364          * Follow recovery sequence from 6042/7042 datasheet (7.3.15.4.2.2).
2365          */
2366         if (!(pp->pp_flags & MV_PP_FLAG_DELAYED_EH)) {
2367                 pp->pp_flags |= MV_PP_FLAG_DELAYED_EH;
2368                 pp->delayed_eh_pmp_map = 0;
2369         }
2370         old_map = pp->delayed_eh_pmp_map;
2371         new_map = old_map | mv_get_err_pmp_map(ap);
2372
2373         if (old_map != new_map) {
2374                 pp->delayed_eh_pmp_map = new_map;
2375                 mv_pmp_eh_prep(ap, new_map & ~old_map);
2376         }
2377         failed_links = hweight16(new_map);
2378
2379         ata_port_printk(ap, KERN_INFO, "%s: pmp_map=%04x qc_map=%04x "
2380                         "failed_links=%d nr_active_links=%d\n",
2381                         __func__, pp->delayed_eh_pmp_map,
2382                         ap->qc_active, failed_links,
2383                         ap->nr_active_links);
2384
2385         if (ap->nr_active_links <= failed_links && mv_req_q_empty(ap)) {
2386                 mv_process_crpb_entries(ap, pp);
2387                 mv_stop_edma(ap);
2388                 mv_eh_freeze(ap);
2389                 ata_port_printk(ap, KERN_INFO, "%s: done\n", __func__);
2390                 return 1;       /* handled */
2391         }
2392         ata_port_printk(ap, KERN_INFO, "%s: waiting\n", __func__);
2393         return 1;       /* handled */
2394 }
2395
2396 static int mv_handle_fbs_non_ncq_dev_err(struct ata_port *ap)
2397 {
2398         /*
2399          * Possible future enhancement:
2400          *
2401          * FBS+non-NCQ operation is not yet implemented.
2402          * See related notes in mv_edma_cfg().
2403          *
2404          * Device error during FBS+non-NCQ operation:
2405          *
2406          * We need to snapshot the shadow registers for each failed command.
2407          * Follow recovery sequence from 6042/7042 datasheet (7.3.15.4.2.3).
2408          */
2409         return 0;       /* not handled */
2410 }
2411
2412 static int mv_handle_dev_err(struct ata_port *ap, u32 edma_err_cause)
2413 {
2414         struct mv_port_priv *pp = ap->private_data;
2415
2416         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN))
2417                 return 0;       /* EDMA was not active: not handled */
2418         if (!(pp->pp_flags & MV_PP_FLAG_FBS_EN))
2419                 return 0;       /* FBS was not active: not handled */
2420
2421         if (!(edma_err_cause & EDMA_ERR_DEV))
2422                 return 0;       /* non DEV error: not handled */
2423         edma_err_cause &= ~EDMA_ERR_IRQ_TRANSIENT;
2424         if (edma_err_cause & ~(EDMA_ERR_DEV | EDMA_ERR_SELF_DIS))
2425                 return 0;       /* other problems: not handled */
2426
2427         if (pp->pp_flags & MV_PP_FLAG_NCQ_EN) {
2428                 /*
2429                  * EDMA should NOT have self-disabled for this case.
2430                  * If it did, then something is wrong elsewhere,
2431                  * and we cannot handle it here.
2432                  */
2433                 if (edma_err_cause & EDMA_ERR_SELF_DIS) {
2434                         ata_port_printk(ap, KERN_WARNING,
2435                                 "%s: err_cause=0x%x pp_flags=0x%x\n",
2436                                 __func__, edma_err_cause, pp->pp_flags);
2437                         return 0; /* not handled */
2438                 }
2439                 return mv_handle_fbs_ncq_dev_err(ap);
2440         } else {
2441                 /*
2442                  * EDMA should have self-disabled for this case.
2443                  * If it did not, then something is wrong elsewhere,
2444                  * and we cannot handle it here.
2445                  */
2446                 if (!(edma_err_cause & EDMA_ERR_SELF_DIS)) {
2447                         ata_port_printk(ap, KERN_WARNING,
2448                                 "%s: err_cause=0x%x pp_flags=0x%x\n",
2449                                 __func__, edma_err_cause, pp->pp_flags);
2450                         return 0; /* not handled */
2451                 }
2452                 return mv_handle_fbs_non_ncq_dev_err(ap);
2453         }
2454         return 0;       /* not handled */
2455 }
2456
2457 static void mv_unexpected_intr(struct ata_port *ap, int edma_was_enabled)
2458 {
2459         struct ata_eh_info *ehi = &ap->link.eh_info;
2460         char *when = "idle";
2461
2462         ata_ehi_clear_desc(ehi);
2463         if (!ap || (ap->flags & ATA_FLAG_DISABLED)) {
2464                 when = "disabled";
2465         } else if (edma_was_enabled) {
2466                 when = "EDMA enabled";
2467         } else {
2468                 struct ata_queued_cmd *qc = ata_qc_from_tag(ap, ap->link.active_tag);
2469                 if (qc && (qc->tf.flags & ATA_TFLAG_POLLING))
2470                         when = "polling";
2471         }
2472         ata_ehi_push_desc(ehi, "unexpected device interrupt while %s", when);
2473         ehi->err_mask |= AC_ERR_OTHER;
2474         ehi->action   |= ATA_EH_RESET;
2475         ata_port_freeze(ap);
2476 }
2477
2478 /**
2479  *      mv_err_intr - Handle error interrupts on the port
2480  *      @ap: ATA channel to manipulate
2481  *
2482  *      Most cases require a full reset of the chip's state machine,
2483  *      which also performs a COMRESET.
2484  *      Also, if the port disabled DMA, update our cached copy to match.
2485  *
2486  *      LOCKING:
2487  *      Inherited from caller.
2488  */
2489 static void mv_err_intr(struct ata_port *ap)
2490 {
2491         void __iomem *port_mmio = mv_ap_base(ap);
2492         u32 edma_err_cause, eh_freeze_mask, serr = 0;
2493         u32 fis_cause = 0;
2494         struct mv_port_priv *pp = ap->private_data;
2495         struct mv_host_priv *hpriv = ap->host->private_data;
2496         unsigned int action = 0, err_mask = 0;
2497         struct ata_eh_info *ehi = &ap->link.eh_info;
2498         struct ata_queued_cmd *qc;
2499         int abort = 0;
2500
2501         /*
2502          * Read and clear the SError and err_cause bits.
2503          * For GenIIe, if EDMA_ERR_TRANS_IRQ_7 is set, we also must read/clear
2504          * the FIS_IRQ_CAUSE register before clearing edma_err_cause.
2505          */
2506         sata_scr_read(&ap->link, SCR_ERROR, &serr);
2507         sata_scr_write_flush(&ap->link, SCR_ERROR, serr);
2508
2509         edma_err_cause = readl(port_mmio + EDMA_ERR_IRQ_CAUSE);
2510         if (IS_GEN_IIE(hpriv) && (edma_err_cause & EDMA_ERR_TRANS_IRQ_7)) {
2511                 fis_cause = readl(port_mmio + FIS_IRQ_CAUSE);
2512                 writelfl(~fis_cause, port_mmio + FIS_IRQ_CAUSE);
2513         }
2514         writelfl(~edma_err_cause, port_mmio + EDMA_ERR_IRQ_CAUSE);
2515
2516         if (edma_err_cause & EDMA_ERR_DEV) {
2517                 /*
2518                  * Device errors during FIS-based switching operation
2519                  * require special handling.
2520                  */
2521                 if (mv_handle_dev_err(ap, edma_err_cause))
2522                         return;
2523         }
2524
2525         qc = mv_get_active_qc(ap);
2526         ata_ehi_clear_desc(ehi);
2527         ata_ehi_push_desc(ehi, "edma_err_cause=%08x pp_flags=%08x",
2528                           edma_err_cause, pp->pp_flags);
2529
2530         if (IS_GEN_IIE(hpriv) && (edma_err_cause & EDMA_ERR_TRANS_IRQ_7)) {
2531                 ata_ehi_push_desc(ehi, "fis_cause=%08x", fis_cause);
2532                 if (fis_cause & FIS_IRQ_CAUSE_AN) {
2533                         u32 ec = edma_err_cause &
2534                                ~(EDMA_ERR_TRANS_IRQ_7 | EDMA_ERR_IRQ_TRANSIENT);
2535                         sata_async_notification(ap);
2536                         if (!ec)
2537                                 return; /* Just an AN; no need for the nukes */
2538                         ata_ehi_push_desc(ehi, "SDB notify");
2539                 }
2540         }
2541         /*
2542          * All generations share these EDMA error cause bits:
2543          */
2544         if (edma_err_cause & EDMA_ERR_DEV) {
2545                 err_mask |= AC_ERR_DEV;
2546                 action |= ATA_EH_RESET;
2547                 ata_ehi_push_desc(ehi, "dev error");
2548         }
2549         if (edma_err_cause & (EDMA_ERR_D_PAR | EDMA_ERR_PRD_PAR |
2550                         EDMA_ERR_CRQB_PAR | EDMA_ERR_CRPB_PAR |
2551                         EDMA_ERR_INTRL_PAR)) {
2552                 err_mask |= AC_ERR_ATA_BUS;
2553                 action |= ATA_EH_RESET;
2554                 ata_ehi_push_desc(ehi, "parity error");
2555         }
2556         if (edma_err_cause & (EDMA_ERR_DEV_DCON | EDMA_ERR_DEV_CON)) {
2557                 ata_ehi_hotplugged(ehi);
2558                 ata_ehi_push_desc(ehi, edma_err_cause & EDMA_ERR_DEV_DCON ?
2559                         "dev disconnect" : "dev connect");
2560                 action |= ATA_EH_RESET;
2561         }
2562
2563         /*
2564          * Gen-I has a different SELF_DIS bit,
2565          * different FREEZE bits, and no SERR bit:
2566          */
2567         if (IS_GEN_I(hpriv)) {
2568                 eh_freeze_mask = EDMA_EH_FREEZE_5;
2569                 if (edma_err_cause & EDMA_ERR_SELF_DIS_5) {
2570                         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
2571                         ata_ehi_push_desc(ehi, "EDMA self-disable");
2572                 }
2573         } else {
2574                 eh_freeze_mask = EDMA_EH_FREEZE;
2575                 if (edma_err_cause & EDMA_ERR_SELF_DIS) {
2576                         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
2577                         ata_ehi_push_desc(ehi, "EDMA self-disable");
2578                 }
2579                 if (edma_err_cause & EDMA_ERR_SERR) {
2580                         ata_ehi_push_desc(ehi, "SError=%08x", serr);
2581                         err_mask |= AC_ERR_ATA_BUS;
2582                         action |= ATA_EH_RESET;
2583                 }
2584         }
2585
2586         if (!err_mask) {
2587                 err_mask = AC_ERR_OTHER;
2588                 action |= ATA_EH_RESET;
2589         }
2590
2591         ehi->serror |= serr;
2592         ehi->action |= action;
2593
2594         if (qc)
2595                 qc->err_mask |= err_mask;
2596         else
2597                 ehi->err_mask |= err_mask;
2598
2599         if (err_mask == AC_ERR_DEV) {
2600                 /*
2601                  * Cannot do ata_port_freeze() here,
2602                  * because it would kill PIO access,
2603                  * which is needed for further diagnosis.
2604                  */
2605                 mv_eh_freeze(ap);
2606                 abort = 1;
2607         } else if (edma_err_cause & eh_freeze_mask) {
2608                 /*
2609                  * Note to self: ata_port_freeze() calls ata_port_abort()
2610                  */
2611                 ata_port_freeze(ap);
2612         } else {
2613                 abort = 1;
2614         }
2615
2616         if (abort) {
2617                 if (qc)
2618                         ata_link_abort(qc->dev->link);
2619                 else
2620                         ata_port_abort(ap);
2621         }
2622 }
2623
2624 static void mv_process_crpb_response(struct ata_port *ap,
2625                 struct mv_crpb *response, unsigned int tag, int ncq_enabled)
2626 {
2627         struct ata_queued_cmd *qc = ata_qc_from_tag(ap, tag);
2628
2629         if (qc) {
2630                 u8 ata_status;
2631                 u16 edma_status = le16_to_cpu(response->flags);
2632                 /*
2633                  * edma_status from a response queue entry:
2634                  *   LSB is from EDMA_ERR_IRQ_CAUSE (non-NCQ only).
2635                  *   MSB is saved ATA status from command completion.
2636                  */
2637                 if (!ncq_enabled) {
2638                         u8 err_cause = edma_status & 0xff & ~EDMA_ERR_DEV;
2639                         if (err_cause) {
2640                                 /*
2641                                  * Error will be seen/handled by mv_err_intr().
2642                                  * So do nothing at all here.
2643                                  */
2644                                 return;
2645                         }
2646                 }
2647                 ata_status = edma_status >> CRPB_FLAG_STATUS_SHIFT;
2648                 if (!ac_err_mask(ata_status))
2649                         ata_qc_complete(qc);
2650                 /* else: leave it for mv_err_intr() */
2651         } else {
2652                 ata_port_printk(ap, KERN_ERR, "%s: no qc for tag=%d\n",
2653                                 __func__, tag);
2654         }
2655 }
2656
2657 static void mv_process_crpb_entries(struct ata_port *ap, struct mv_port_priv *pp)
2658 {
2659         void __iomem *port_mmio = mv_ap_base(ap);
2660         struct mv_host_priv *hpriv = ap->host->private_data;
2661         u32 in_index;
2662         bool work_done = false;
2663         int ncq_enabled = (pp->pp_flags & MV_PP_FLAG_NCQ_EN);
2664
2665         /* Get the hardware queue position index */
2666         in_index = (readl(port_mmio + EDMA_RSP_Q_IN_PTR)
2667                         >> EDMA_RSP_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
2668
2669         /* Process new responses from since the last time we looked */
2670         while (in_index != pp->resp_idx) {
2671                 unsigned int tag;
2672                 struct mv_crpb *response = &pp->crpb[pp->resp_idx];
2673
2674                 pp->resp_idx = (pp->resp_idx + 1) & MV_MAX_Q_DEPTH_MASK;
2675
2676                 if (IS_GEN_I(hpriv)) {
2677                         /* 50xx: no NCQ, only one command active at a time */
2678                         tag = ap->link.active_tag;
2679                 } else {
2680                         /* Gen II/IIE: get command tag from CRPB entry */
2681                         tag = le16_to_cpu(response->id) & 0x1f;
2682                 }
2683                 mv_process_crpb_response(ap, response, tag, ncq_enabled);
2684                 work_done = true;
2685         }
2686
2687         /* Update the software queue position index in hardware */
2688         if (work_done)
2689                 writelfl((pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK) |
2690                          (pp->resp_idx << EDMA_RSP_Q_PTR_SHIFT),
2691                          port_mmio + EDMA_RSP_Q_OUT_PTR);
2692 }
2693
2694 static void mv_port_intr(struct ata_port *ap, u32 port_cause)
2695 {
2696         struct mv_port_priv *pp;
2697         int edma_was_enabled;
2698
2699         if (!ap || (ap->flags & ATA_FLAG_DISABLED)) {
2700                 mv_unexpected_intr(ap, 0);
2701                 return;
2702         }
2703         /*
2704          * Grab a snapshot of the EDMA_EN flag setting,
2705          * so that we have a consistent view for this port,
2706          * even if something we call of our routines changes it.
2707          */
2708         pp = ap->private_data;
2709         edma_was_enabled = (pp->pp_flags & MV_PP_FLAG_EDMA_EN);
2710         /*
2711          * Process completed CRPB response(s) before other events.
2712          */
2713         if (edma_was_enabled && (port_cause & DONE_IRQ)) {
2714                 mv_process_crpb_entries(ap, pp);
2715                 if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH)
2716                         mv_handle_fbs_ncq_dev_err(ap);
2717         }
2718         /*
2719          * Handle chip-reported errors, or continue on to handle PIO.
2720          */
2721         if (unlikely(port_cause & ERR_IRQ)) {
2722                 mv_err_intr(ap);
2723         } else if (!edma_was_enabled) {
2724                 struct ata_queued_cmd *qc = mv_get_active_qc(ap);
2725                 if (qc)
2726                         ata_sff_host_intr(ap, qc);
2727                 else
2728                         mv_unexpected_intr(ap, edma_was_enabled);
2729         }
2730 }
2731
2732 /**
2733  *      mv_host_intr - Handle all interrupts on the given host controller
2734  *      @host: host specific structure
2735  *      @main_irq_cause: Main interrupt cause register for the chip.
2736  *
2737  *      LOCKING:
2738  *      Inherited from caller.
2739  */
2740 static int mv_host_intr(struct ata_host *host, u32 main_irq_cause)
2741 {
2742         struct mv_host_priv *hpriv = host->private_data;
2743         void __iomem *mmio = hpriv->base, *hc_mmio;
2744         unsigned int handled = 0, port;
2745
2746         /* If asserted, clear the "all ports" IRQ coalescing bit */
2747         if (main_irq_cause & ALL_PORTS_COAL_DONE)
2748                 writel(~ALL_PORTS_COAL_IRQ, mmio + IRQ_COAL_CAUSE);
2749
2750         for (port = 0; port < hpriv->n_ports; port++) {
2751                 struct ata_port *ap = host->ports[port];
2752                 unsigned int p, shift, hardport, port_cause;
2753
2754                 MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport);
2755                 /*
2756                  * Each hc within the host has its own hc_irq_cause register,
2757                  * where the interrupting ports bits get ack'd.
2758                  */
2759                 if (hardport == 0) {    /* first port on this hc ? */
2760                         u32 hc_cause = (main_irq_cause >> shift) & HC0_IRQ_PEND;
2761                         u32 port_mask, ack_irqs;
2762                         /*
2763                          * Skip this entire hc if nothing pending for any ports
2764                          */
2765                         if (!hc_cause) {
2766                                 port += MV_PORTS_PER_HC - 1;
2767                                 continue;
2768                         }
2769                         /*
2770                          * We don't need/want to read the hc_irq_cause register,
2771                          * because doing so hurts performance, and
2772                          * main_irq_cause already gives us everything we need.
2773                          *
2774                          * But we do have to *write* to the hc_irq_cause to ack
2775                          * the ports that we are handling this time through.
2776                          *
2777                          * This requires that we create a bitmap for those
2778                          * ports which interrupted us, and use that bitmap
2779                          * to ack (only) those ports via hc_irq_cause.
2780                          */
2781                         ack_irqs = 0;
2782                         if (hc_cause & PORTS_0_3_COAL_DONE)
2783                                 ack_irqs = HC_COAL_IRQ;
2784                         for (p = 0; p < MV_PORTS_PER_HC; ++p) {
2785                                 if ((port + p) >= hpriv->n_ports)
2786                                         break;
2787                                 port_mask = (DONE_IRQ | ERR_IRQ) << (p * 2);
2788                                 if (hc_cause & port_mask)
2789                                         ack_irqs |= (DMA_IRQ | DEV_IRQ) << p;
2790                         }
2791                         hc_mmio = mv_hc_base_from_port(mmio, port);
2792                         writelfl(~ack_irqs, hc_mmio + HC_IRQ_CAUSE);
2793                         handled = 1;
2794                 }
2795                 /*
2796                  * Handle interrupts signalled for this port:
2797                  */
2798                 port_cause = (main_irq_cause >> shift) & (DONE_IRQ | ERR_IRQ);
2799                 if (port_cause)
2800                         mv_port_intr(ap, port_cause);
2801         }
2802         return handled;
2803 }
2804
2805 static int mv_pci_error(struct ata_host *host, void __iomem *mmio)
2806 {
2807         struct mv_host_priv *hpriv = host->private_data;
2808         struct ata_port *ap;
2809         struct ata_queued_cmd *qc;
2810         struct ata_eh_info *ehi;
2811         unsigned int i, err_mask, printed = 0;
2812         u32 err_cause;
2813
2814         err_cause = readl(mmio + hpriv->irq_cause_offset);
2815
2816         dev_printk(KERN_ERR, host->dev, "PCI ERROR; PCI IRQ cause=0x%08x\n",
2817                    err_cause);
2818
2819         DPRINTK("All regs @ PCI error\n");
2820         mv_dump_all_regs(mmio, -1, to_pci_dev(host->dev));
2821
2822         writelfl(0, mmio + hpriv->irq_cause_offset);
2823
2824         for (i = 0; i < host->n_ports; i++) {
2825                 ap = host->ports[i];
2826                 if (!ata_link_offline(&ap->link)) {
2827                         ehi = &ap->link.eh_info;
2828                         ata_ehi_clear_desc(ehi);
2829                         if (!printed++)
2830                                 ata_ehi_push_desc(ehi,
2831                                         "PCI err cause 0x%08x", err_cause);
2832                         err_mask = AC_ERR_HOST_BUS;
2833                         ehi->action = ATA_EH_RESET;
2834                         qc = ata_qc_from_tag(ap, ap->link.active_tag);
2835                         if (qc)
2836                                 qc->err_mask |= err_mask;
2837                         else
2838                                 ehi->err_mask |= err_mask;
2839
2840                         ata_port_freeze(ap);
2841                 }
2842         }
2843         return 1;       /* handled */
2844 }
2845
2846 /**
2847  *      mv_interrupt - Main interrupt event handler
2848  *      @irq: unused
2849  *      @dev_instance: private data; in this case the host structure
2850  *
2851  *      Read the read only register to determine if any host
2852  *      controllers have pending interrupts.  If so, call lower level
2853  *      routine to handle.  Also check for PCI errors which are only
2854  *      reported here.
2855  *
2856  *      LOCKING:
2857  *      This routine holds the host lock while processing pending
2858  *      interrupts.
2859  */
2860 static irqreturn_t mv_interrupt(int irq, void *dev_instance)
2861 {
2862         struct ata_host *host = dev_instance;
2863         struct mv_host_priv *hpriv = host->private_data;
2864         unsigned int handled = 0;
2865         int using_msi = hpriv->hp_flags & MV_HP_FLAG_MSI;
2866         u32 main_irq_cause, pending_irqs;
2867
2868         spin_lock(&host->lock);
2869
2870         /* for MSI:  block new interrupts while in here */
2871         if (using_msi)
2872                 mv_write_main_irq_mask(0, hpriv);
2873
2874         main_irq_cause = readl(hpriv->main_irq_cause_addr);
2875         pending_irqs   = main_irq_cause & hpriv->main_irq_mask;
2876         /*
2877          * Deal with cases where we either have nothing pending, or have read
2878          * a bogus register value which can indicate HW removal or PCI fault.
2879          */
2880         if (pending_irqs && main_irq_cause != 0xffffffffU) {
2881                 if (unlikely((pending_irqs & PCI_ERR) && !IS_SOC(hpriv)))
2882                         handled = mv_pci_error(host, hpriv->base);
2883                 else
2884                         handled = mv_host_intr(host, pending_irqs);
2885         }
2886
2887         /* for MSI: unmask; interrupt cause bits will retrigger now */
2888         if (using_msi)
2889                 mv_write_main_irq_mask(hpriv->main_irq_mask, hpriv);
2890
2891         spin_unlock(&host->lock);
2892
2893         return IRQ_RETVAL(handled);
2894 }
2895
2896 static unsigned int mv5_scr_offset(unsigned int sc_reg_in)
2897 {
2898         unsigned int ofs;
2899
2900         switch (sc_reg_in) {
2901         case SCR_STATUS:
2902         case SCR_ERROR:
2903         case SCR_CONTROL:
2904                 ofs = sc_reg_in * sizeof(u32);
2905                 break;
2906         default:
2907                 ofs = 0xffffffffU;
2908                 break;
2909         }
2910         return ofs;
2911 }
2912
2913 static int mv5_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val)
2914 {
2915         struct mv_host_priv *hpriv = link->ap->host->private_data;
2916         void __iomem *mmio = hpriv->base;
2917         void __iomem *addr = mv5_phy_base(mmio, link->ap->port_no);
2918         unsigned int ofs = mv5_scr_offset(sc_reg_in);
2919
2920         if (ofs != 0xffffffffU) {
2921                 *val = readl(addr + ofs);
2922                 return 0;
2923         } else
2924                 return -EINVAL;
2925 }
2926
2927 static int mv5_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val)
2928 {
2929         struct mv_host_priv *hpriv = link->ap->host->private_data;
2930         void __iomem *mmio = hpriv->base;
2931         void __iomem *addr = mv5_phy_base(mmio, link->ap->port_no);
2932         unsigned int ofs = mv5_scr_offset(sc_reg_in);
2933
2934         if (ofs != 0xffffffffU) {
2935                 writelfl(val, addr + ofs);
2936                 return 0;
2937         } else
2938                 return -EINVAL;
2939 }
2940
2941 static void mv5_reset_bus(struct ata_host *host, void __iomem *mmio)
2942 {
2943         struct pci_dev *pdev = to_pci_dev(host->dev);
2944         int early_5080;
2945
2946         early_5080 = (pdev->device == 0x5080) && (pdev->revision == 0);
2947
2948         if (!early_5080) {
2949                 u32 tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
2950                 tmp |= (1 << 0);
2951                 writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
2952         }
2953
2954         mv_reset_pci_bus(host, mmio);
2955 }
2956
2957 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
2958 {
2959         writel(0x0fcfffff, mmio + FLASH_CTL);
2960 }
2961
2962 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
2963                            void __iomem *mmio)
2964 {
2965         void __iomem *phy_mmio = mv5_phy_base(mmio, idx);
2966         u32 tmp;
2967
2968         tmp = readl(phy_mmio + MV5_PHY_MODE);
2969
2970         hpriv->signal[idx].pre = tmp & 0x1800;  /* bits 12:11 */
2971         hpriv->signal[idx].amps = tmp & 0xe0;   /* bits 7:5 */
2972 }
2973
2974 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
2975 {
2976         u32 tmp;
2977
2978         writel(0, mmio + GPIO_PORT_CTL);
2979
2980         /* FIXME: handle MV_HP_ERRATA_50XXB2 errata */
2981
2982         tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
2983         tmp |= ~(1 << 0);
2984         writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
2985 }
2986
2987 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
2988                            unsigned int port)
2989 {
2990         void __iomem *phy_mmio = mv5_phy_base(mmio, port);
2991         const u32 mask = (1<<12) | (1<<11) | (1<<7) | (1<<6) | (1<<5);
2992         u32 tmp;
2993         int fix_apm_sq = (hpriv->hp_flags & MV_HP_ERRATA_50XXB0);
2994
2995         if (fix_apm_sq) {
2996                 tmp = readl(phy_mmio + MV5_LTMODE);
2997                 tmp |= (1 << 19);
2998                 writel(tmp, phy_mmio + MV5_LTMODE);
2999
3000                 tmp = readl(phy_mmio + MV5_PHY_CTL);
3001                 tmp &= ~0x3;
3002                 tmp |= 0x1;
3003                 writel(tmp, phy_mmio + MV5_PHY_CTL);
3004         }
3005
3006         tmp = readl(phy_mmio + MV5_PHY_MODE);
3007         tmp &= ~mask;
3008         tmp |= hpriv->signal[port].pre;
3009         tmp |= hpriv->signal[port].amps;
3010         writel(tmp, phy_mmio + MV5_PHY_MODE);
3011 }
3012
3013
3014 #undef ZERO
3015 #define ZERO(reg) writel(0, port_mmio + (reg))
3016 static void mv5_reset_hc_port(struct mv_host_priv *hpriv, void __iomem *mmio,
3017                              unsigned int port)
3018 {
3019         void __iomem *port_mmio = mv_port_base(mmio, port);
3020
3021         mv_reset_channel(hpriv, mmio, port);
3022
3023         ZERO(0x028);    /* command */
3024         writel(0x11f, port_mmio + EDMA_CFG);
3025         ZERO(0x004);    /* timer */
3026         ZERO(0x008);    /* irq err cause */
3027         ZERO(0x00c);    /* irq err mask */
3028         ZERO(0x010);    /* rq bah */
3029         ZERO(0x014);    /* rq inp */
3030         ZERO(0x018);    /* rq outp */
3031         ZERO(0x01c);    /* respq bah */
3032         ZERO(0x024);    /* respq outp */
3033         ZERO(0x020);    /* respq inp */
3034         ZERO(0x02c);    /* test control */
3035         writel(0xbc, port_mmio + EDMA_IORDY_TMOUT);
3036 }
3037 #undef ZERO
3038
3039 #define ZERO(reg) writel(0, hc_mmio + (reg))
3040 static void mv5_reset_one_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
3041                         unsigned int hc)
3042 {
3043         void __iomem *hc_mmio = mv_hc_base(mmio, hc);
3044         u32 tmp;
3045
3046         ZERO(0x00c);
3047         ZERO(0x010);
3048         ZERO(0x014);
3049         ZERO(0x018);
3050
3051         tmp = readl(hc_mmio + 0x20);
3052         tmp &= 0x1c1c1c1c;
3053         tmp |= 0x03030303;
3054         writel(tmp, hc_mmio + 0x20);
3055 }
3056 #undef ZERO
3057
3058 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
3059                         unsigned int n_hc)
3060 {
3061         unsigned int hc, port;
3062
3063         for (hc = 0; hc < n_hc; hc++) {
3064                 for (port = 0; port < MV_PORTS_PER_HC; port++)
3065                         mv5_reset_hc_port(hpriv, mmio,
3066                                           (hc * MV_PORTS_PER_HC) + port);
3067
3068                 mv5_reset_one_hc(hpriv, mmio, hc);
3069         }
3070
3071         return 0;
3072 }
3073
3074 #undef ZERO
3075 #define ZERO(reg) writel(0, mmio + (reg))
3076 static void mv_reset_pci_bus(struct ata_host *host, void __iomem *mmio)
3077 {
3078         struct mv_host_priv *hpriv = host->private_data;
3079         u32 tmp;
3080
3081         tmp = readl(mmio + MV_PCI_MODE);
3082         tmp &= 0xff00ffff;
3083         writel(tmp, mmio + MV_PCI_MODE);
3084
3085         ZERO(MV_PCI_DISC_TIMER);
3086         ZERO(MV_PCI_MSI_TRIGGER);
3087         writel(0x000100ff, mmio + MV_PCI_XBAR_TMOUT);
3088         ZERO(MV_PCI_SERR_MASK);
3089         ZERO(hpriv->irq_cause_offset);
3090         ZERO(hpriv->irq_mask_offset);
3091         ZERO(MV_PCI_ERR_LOW_ADDRESS);
3092         ZERO(MV_PCI_ERR_HIGH_ADDRESS);
3093         ZERO(MV_PCI_ERR_ATTRIBUTE);
3094         ZERO(MV_PCI_ERR_COMMAND);
3095 }
3096 #undef ZERO
3097
3098 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
3099 {
3100         u32 tmp;
3101
3102         mv5_reset_flash(hpriv, mmio);
3103
3104         tmp = readl(mmio + GPIO_PORT_CTL);
3105         tmp &= 0x3;
3106         tmp |= (1 << 5) | (1 << 6);
3107         writel(tmp, mmio + GPIO_PORT_CTL);
3108 }
3109
3110 /**
3111  *      mv6_reset_hc - Perform the 6xxx global soft reset
3112  *      @mmio: base address of the HBA
3113  *
3114  *      This routine only applies to 6xxx parts.
3115  *
3116  *      LOCKING:
3117  *      Inherited from caller.
3118  */
3119 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
3120                         unsigned int n_hc)
3121 {
3122         void __iomem *reg = mmio + PCI_MAIN_CMD_STS;
3123         int i, rc = 0;
3124         u32 t;
3125
3126         /* Following procedure defined in PCI "main command and status
3127          * register" table.
3128          */
3129         t = readl(reg);
3130         writel(t | STOP_PCI_MASTER, reg);
3131
3132         for (i = 0; i < 1000; i++) {
3133                 udelay(1);
3134                 t = readl(reg);
3135                 if (PCI_MASTER_EMPTY & t)
3136                         break;
3137         }
3138         if (!(PCI_MASTER_EMPTY & t)) {
3139                 printk(KERN_ERR DRV_NAME ": PCI master won't flush\n");
3140                 rc = 1;
3141                 goto done;
3142         }
3143
3144         /* set reset */
3145         i = 5;
3146         do {
3147                 writel(t | GLOB_SFT_RST, reg);
3148                 t = readl(reg);
3149                 udelay(1);
3150         } while (!(GLOB_SFT_RST & t) && (i-- > 0));
3151
3152         if (!(GLOB_SFT_RST & t)) {
3153                 printk(KERN_ERR DRV_NAME ": can't set global reset\n");
3154                 rc = 1;
3155                 goto done;
3156         }
3157
3158         /* clear reset and *reenable the PCI master* (not mentioned in spec) */
3159         i = 5;
3160         do {
3161                 writel(t & ~(GLOB_SFT_RST | STOP_PCI_MASTER), reg);
3162                 t = readl(reg);
3163                 udelay(1);
3164         } while ((GLOB_SFT_RST & t) && (i-- > 0));
3165
3166         if (GLOB_SFT_RST & t) {
3167                 printk(KERN_ERR DRV_NAME ": can't clear global reset\n");
3168                 rc = 1;
3169         }
3170 done:
3171         return rc;
3172 }
3173
3174 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
3175                            void __iomem *mmio)
3176 {
3177         void __iomem *port_mmio;
3178         u32 tmp;
3179
3180         tmp = readl(mmio + RESET_CFG);
3181         if ((tmp & (1 << 0)) == 0) {
3182                 hpriv->signal[idx].amps = 0x7 << 8;
3183                 hpriv->signal[idx].pre = 0x1 << 5;
3184                 return;
3185         }
3186
3187         port_mmio = mv_port_base(mmio, idx);
3188         tmp = readl(port_mmio + PHY_MODE2);
3189
3190         hpriv->signal[idx].amps = tmp & 0x700;  /* bits 10:8 */
3191         hpriv->signal[idx].pre = tmp & 0xe0;    /* bits 7:5 */
3192 }
3193
3194 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
3195 {
3196         writel(0x00000060, mmio + GPIO_PORT_CTL);
3197 }
3198
3199 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
3200                            unsigned int port)
3201 {
3202         void __iomem *port_mmio = mv_port_base(mmio, port);
3203
3204         u32 hp_flags = hpriv->hp_flags;
3205         int fix_phy_mode2 =
3206                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
3207         int fix_phy_mode4 =
3208                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
3209         u32 m2, m3;
3210
3211         if (fix_phy_mode2) {
3212                 m2 = readl(port_mmio + PHY_MODE2);
3213                 m2 &= ~(1 << 16);
3214                 m2 |= (1 << 31);
3215                 writel(m2, port_mmio + PHY_MODE2);
3216
3217                 udelay(200);
3218
3219                 m2 = readl(port_mmio + PHY_MODE2);
3220                 m2 &= ~((1 << 16) | (1 << 31));
3221                 writel(m2, port_mmio + PHY_MODE2);
3222
3223                 udelay(200);
3224         }
3225
3226         /*
3227          * Gen-II/IIe PHY_MODE3 errata RM#2:
3228          * Achieves better receiver noise performance than the h/w default:
3229          */
3230         m3 = readl(port_mmio + PHY_MODE3);
3231         m3 = (m3 & 0x1f) | (0x5555601 << 5);
3232
3233         /* Guideline 88F5182 (GL# SATA-S11) */
3234         if (IS_SOC(hpriv))
3235                 m3 &= ~0x1c;
3236
3237         if (fix_phy_mode4) {
3238                 u32 m4 = readl(port_mmio + PHY_MODE4);
3239                 /*
3240                  * Enforce reserved-bit restrictions on GenIIe devices only.
3241                  * For earlier chipsets, force only the internal config field
3242                  *  (workaround for errata FEr SATA#10 part 1).
3243                  */
3244                 if (IS_GEN_IIE(hpriv))
3245                         m4 = (m4 & ~PHY_MODE4_RSVD_ZEROS) | PHY_MODE4_RSVD_ONES;
3246                 else
3247                         m4 = (m4 & ~PHY_MODE4_CFG_MASK) | PHY_MODE4_CFG_VALUE;
3248                 writel(m4, port_mmio + PHY_MODE4);
3249         }
3250         /*
3251          * Workaround for 60x1-B2 errata SATA#13:
3252          * Any write to PHY_MODE4 (above) may corrupt PHY_MODE3,
3253          * so we must always rewrite PHY_MODE3 after PHY_MODE4.
3254          * Or ensure we use writelfl() when writing PHY_MODE4.
3255          */
3256         writel(m3, port_mmio + PHY_MODE3);
3257
3258         /* Revert values of pre-emphasis and signal amps to the saved ones */
3259         m2 = readl(port_mmio + PHY_MODE2);
3260
3261         m2 &= ~MV_M2_PREAMP_MASK;
3262         m2 |= hpriv->signal[port].amps;
3263         m2 |= hpriv->signal[port].pre;
3264         m2 &= ~(1 << 16);
3265
3266         /* according to mvSata 3.6.1, some IIE values are fixed */
3267         if (IS_GEN_IIE(hpriv)) {
3268                 m2 &= ~0xC30FF01F;
3269                 m2 |= 0x0000900F;
3270         }
3271
3272         writel(m2, port_mmio + PHY_MODE2);
3273 }
3274
3275 /* TODO: use the generic LED interface to configure the SATA Presence */
3276 /* & Acitivy LEDs on the board */
3277 static void mv_soc_enable_leds(struct mv_host_priv *hpriv,
3278                                       void __iomem *mmio)
3279 {
3280         return;
3281 }
3282
3283 static void mv_soc_read_preamp(struct mv_host_priv *hpriv, int idx,
3284                            void __iomem *mmio)
3285 {
3286         void __iomem *port_mmio;
3287         u32 tmp;
3288
3289         port_mmio = mv_port_base(mmio, idx);
3290         tmp = readl(port_mmio + PHY_MODE2);
3291
3292         hpriv->signal[idx].amps = tmp & 0x700;  /* bits 10:8 */
3293         hpriv->signal[idx].pre = tmp & 0xe0;    /* bits 7:5 */
3294 }
3295
3296 #undef ZERO
3297 #define ZERO(reg) writel(0, port_mmio + (reg))
3298 static void mv_soc_reset_hc_port(struct mv_host_priv *hpriv,
3299                                         void __iomem *mmio, unsigned int port)
3300 {
3301         void __iomem *port_mmio = mv_port_base(mmio, port);
3302
3303         mv_reset_channel(hpriv, mmio, port);
3304
3305         ZERO(0x028);            /* command */
3306         writel(0x101f, port_mmio + EDMA_CFG);
3307         ZERO(0x004);            /* timer */
3308         ZERO(0x008);            /* irq err cause */
3309         ZERO(0x00c);            /* irq err mask */
3310         ZERO(0x010);            /* rq bah */
3311         ZERO(0x014);            /* rq inp */
3312         ZERO(0x018);            /* rq outp */
3313         ZERO(0x01c);            /* respq bah */
3314         ZERO(0x024);            /* respq outp */
3315         ZERO(0x020);            /* respq inp */
3316         ZERO(0x02c);            /* test control */
3317         writel(0xbc, port_mmio + EDMA_IORDY_TMOUT);
3318 }
3319
3320 #undef ZERO
3321
3322 #define ZERO(reg) writel(0, hc_mmio + (reg))
3323 static void mv_soc_reset_one_hc(struct mv_host_priv *hpriv,
3324                                        void __iomem *mmio)
3325 {
3326         void __iomem *hc_mmio = mv_hc_base(mmio, 0);
3327
3328         ZERO(0x00c);
3329         ZERO(0x010);
3330         ZERO(0x014);
3331
3332 }
3333
3334 #undef ZERO
3335
3336 static int mv_soc_reset_hc(struct mv_host_priv *hpriv,
3337                                   void __iomem *mmio, unsigned int n_hc)
3338 {
3339         unsigned int port;
3340
3341         for (port = 0; port < hpriv->n_ports; port++)
3342                 mv_soc_reset_hc_port(hpriv, mmio, port);
3343
3344         mv_soc_reset_one_hc(hpriv, mmio);
3345
3346         return 0;
3347 }
3348
3349 static void mv_soc_reset_flash(struct mv_host_priv *hpriv,
3350                                       void __iomem *mmio)
3351 {
3352         return;
3353 }
3354
3355 static void mv_soc_reset_bus(struct ata_host *host, void __iomem *mmio)
3356 {
3357         return;
3358 }
3359
3360 static void mv_setup_ifcfg(void __iomem *port_mmio, int want_gen2i)
3361 {
3362         u32 ifcfg = readl(port_mmio + SATA_IFCFG);
3363
3364         ifcfg = (ifcfg & 0xf7f) | 0x9b1000;     /* from chip spec */
3365         if (want_gen2i)
3366                 ifcfg |= (1 << 7);              /* enable gen2i speed */
3367         writelfl(ifcfg, port_mmio + SATA_IFCFG);
3368 }
3369
3370 static void mv_reset_channel(struct mv_host_priv *hpriv, void __iomem *mmio,
3371                              unsigned int port_no)
3372 {
3373         void __iomem *port_mmio = mv_port_base(mmio, port_no);
3374
3375         /*
3376          * The datasheet warns against setting EDMA_RESET when EDMA is active
3377          * (but doesn't say what the problem might be).  So we first try
3378          * to disable the EDMA engine before doing the EDMA_RESET operation.
3379          */
3380         mv_stop_edma_engine(port_mmio);
3381         writelfl(EDMA_RESET, port_mmio + EDMA_CMD);
3382
3383         if (!IS_GEN_I(hpriv)) {
3384                 /* Enable 3.0gb/s link speed: this survives EDMA_RESET */
3385                 mv_setup_ifcfg(port_mmio, 1);
3386         }
3387         /*
3388          * Strobing EDMA_RESET here causes a hard reset of the SATA transport,
3389          * link, and physical layers.  It resets all SATA interface registers
3390          * (except for SATA_IFCFG), and issues a COMRESET to the dev.
3391          */
3392         writelfl(EDMA_RESET, port_mmio + EDMA_CMD);
3393         udelay(25);     /* allow reset propagation */
3394         writelfl(0, port_mmio + EDMA_CMD);
3395
3396         hpriv->ops->phy_errata(hpriv, mmio, port_no);
3397
3398         if (IS_GEN_I(hpriv))
3399                 mdelay(1);
3400 }
3401
3402 static void mv_pmp_select(struct ata_port *ap, int pmp)
3403 {
3404         if (sata_pmp_supported(ap)) {
3405                 void __iomem *port_mmio = mv_ap_base(ap);
3406                 u32 reg = readl(port_mmio + SATA_IFCTL);
3407                 int old = reg & 0xf;
3408
3409                 if (old != pmp) {
3410                         reg = (reg & ~0xf) | pmp;
3411                         writelfl(reg, port_mmio + SATA_IFCTL);
3412                 }
3413         }
3414 }
3415
3416 static int mv_pmp_hardreset(struct ata_link *link, unsigned int *class,
3417                                 unsigned long deadline)
3418 {
3419         mv_pmp_select(link->ap, sata_srst_pmp(link));
3420         return sata_std_hardreset(link, class, deadline);
3421 }
3422
3423 static int mv_softreset(struct ata_link *link, unsigned int *class,
3424                                 unsigned long deadline)
3425 {
3426         mv_pmp_select(link->ap, sata_srst_pmp(link));
3427         return ata_sff_softreset(link, class, deadline);
3428 }
3429
3430 static int mv_hardreset(struct ata_link *link, unsigned int *class,
3431                         unsigned long deadline)
3432 {
3433         struct ata_port *ap = link->ap;
3434         struct mv_host_priv *hpriv = ap->host->private_data;
3435         struct mv_port_priv *pp = ap->private_data;
3436         void __iomem *mmio = hpriv->base;
3437         int rc, attempts = 0, extra = 0;
3438         u32 sstatus;
3439         bool online;
3440
3441         mv_reset_channel(hpriv, mmio, ap->port_no);
3442         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
3443         pp->pp_flags &=
3444           ~(MV_PP_FLAG_FBS_EN | MV_PP_FLAG_NCQ_EN | MV_PP_FLAG_FAKE_ATA_BUSY);
3445
3446         /* Workaround for errata FEr SATA#10 (part 2) */
3447         do {
3448                 const unsigned long *timing =
3449                                 sata_ehc_deb_timing(&link->eh_context);
3450
3451                 rc = sata_link_hardreset(link, timing, deadline + extra,
3452                                          &online, NULL);
3453                 rc = online ? -EAGAIN : rc;
3454                 if (rc)
3455                         return rc;
3456                 sata_scr_read(link, SCR_STATUS, &sstatus);
3457                 if (!IS_GEN_I(hpriv) && ++attempts >= 5 && sstatus == 0x121) {
3458                         /* Force 1.5gb/s link speed and try again */
3459                         mv_setup_ifcfg(mv_ap_base(ap), 0);
3460                         if (time_after(jiffies + HZ, deadline))
3461                                 extra = HZ; /* only extend it once, max */
3462                 }
3463         } while (sstatus != 0x0 && sstatus != 0x113 && sstatus != 0x123);
3464         mv_save_cached_regs(ap);
3465         mv_edma_cfg(ap, 0, 0);
3466
3467         return rc;
3468 }
3469
3470 static void mv_eh_freeze(struct ata_port *ap)
3471 {
3472         mv_stop_edma(ap);
3473         mv_enable_port_irqs(ap, 0);
3474 }
3475
3476 static void mv_eh_thaw(struct ata_port *ap)
3477 {
3478         struct mv_host_priv *hpriv = ap->host->private_data;
3479         unsigned int port = ap->port_no;
3480         unsigned int hardport = mv_hardport_from_port(port);
3481         void __iomem *hc_mmio = mv_hc_base_from_port(hpriv->base, port);
3482         void __iomem *port_mmio = mv_ap_base(ap);
3483         u32 hc_irq_cause;
3484
3485         /* clear EDMA errors on this port */
3486         writel(0, port_mmio + EDMA_ERR_IRQ_CAUSE);
3487
3488         /* clear pending irq events */
3489         hc_irq_cause = ~((DEV_IRQ | DMA_IRQ) << hardport);
3490         writelfl(hc_irq_cause, hc_mmio + HC_IRQ_CAUSE);
3491
3492         mv_enable_port_irqs(ap, ERR_IRQ);
3493 }
3494
3495 /**
3496  *      mv_port_init - Perform some early initialization on a single port.
3497  *      @port: libata data structure storing shadow register addresses
3498  *      @port_mmio: base address of the port
3499  *
3500  *      Initialize shadow register mmio addresses, clear outstanding
3501  *      interrupts on the port, and unmask interrupts for the future
3502  *      start of the port.
3503  *
3504  *      LOCKING:
3505  *      Inherited from caller.
3506  */
3507 static void mv_port_init(struct ata_ioports *port,  void __iomem *port_mmio)
3508 {
3509         void __iomem *serr, *shd_base = port_mmio + SHD_BLK;
3510
3511         /* PIO related setup
3512          */
3513         port->data_addr = shd_base + (sizeof(u32) * ATA_REG_DATA);
3514         port->error_addr =
3515                 port->feature_addr = shd_base + (sizeof(u32) * ATA_REG_ERR);
3516         port->nsect_addr = shd_base + (sizeof(u32) * ATA_REG_NSECT);
3517         port->lbal_addr = shd_base + (sizeof(u32) * ATA_REG_LBAL);
3518         port->lbam_addr = shd_base + (sizeof(u32) * ATA_REG_LBAM);
3519         port->lbah_addr = shd_base + (sizeof(u32) * ATA_REG_LBAH);
3520         port->device_addr = shd_base + (sizeof(u32) * ATA_REG_DEVICE);
3521         port->status_addr =
3522                 port->command_addr = shd_base + (sizeof(u32) * ATA_REG_STATUS);
3523         /* special case: control/altstatus doesn't have ATA_REG_ address */
3524         port->altstatus_addr = port->ctl_addr = shd_base + SHD_CTL_AST;
3525
3526         /* unused: */
3527         port->cmd_addr = port->bmdma_addr = port->scr_addr = NULL;
3528
3529         /* Clear any currently outstanding port interrupt conditions */
3530         serr = port_mmio + mv_scr_offset(SCR_ERROR);
3531         writelfl(readl(serr), serr);
3532         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE);
3533
3534         /* unmask all non-transient EDMA error interrupts */
3535         writelfl(~EDMA_ERR_IRQ_TRANSIENT, port_mmio + EDMA_ERR_IRQ_MASK);
3536
3537         VPRINTK("EDMA cfg=0x%08x EDMA IRQ err cause/mask=0x%08x/0x%08x\n",
3538                 readl(port_mmio + EDMA_CFG),
3539                 readl(port_mmio + EDMA_ERR_IRQ_CAUSE),
3540                 readl(port_mmio + EDMA_ERR_IRQ_MASK));
3541 }
3542
3543 static unsigned int mv_in_pcix_mode(struct ata_host *host)
3544 {
3545         struct mv_host_priv *hpriv = host->private_data;
3546         void __iomem *mmio = hpriv->base;
3547         u32 reg;
3548
3549         if (IS_SOC(hpriv) || !IS_PCIE(hpriv))
3550                 return 0;       /* not PCI-X capable */
3551         reg = readl(mmio + MV_PCI_MODE);
3552         if ((reg & MV_PCI_MODE_MASK) == 0)
3553                 return 0;       /* conventional PCI mode */
3554         return 1;       /* chip is in PCI-X mode */
3555 }
3556
3557 static int mv_pci_cut_through_okay(struct ata_host *host)
3558 {
3559         struct mv_host_priv *hpriv = host->private_data;
3560         void __iomem *mmio = hpriv->base;
3561         u32 reg;
3562
3563         if (!mv_in_pcix_mode(host)) {
3564                 reg = readl(mmio + MV_PCI_COMMAND);
3565                 if (reg & MV_PCI_COMMAND_MRDTRIG)
3566                         return 0; /* not okay */
3567         }
3568         return 1; /* okay */
3569 }
3570
3571 static void mv_60x1b2_errata_pci7(struct ata_host *host)
3572 {
3573         struct mv_host_priv *hpriv = host->private_data;
3574         void __iomem *mmio = hpriv->base;
3575
3576         /* workaround for 60x1-B2 errata PCI#7 */
3577         if (mv_in_pcix_mode(host)) {
3578                 u32 reg = readl(mmio + MV_PCI_COMMAND);
3579                 writelfl(reg & ~MV_PCI_COMMAND_MWRCOM, mmio + MV_PCI_COMMAND);
3580         }
3581 }
3582
3583 static int mv_chip_id(struct ata_host *host, unsigned int board_idx)
3584 {
3585         struct pci_dev *pdev = to_pci_dev(host->dev);
3586         struct mv_host_priv *hpriv = host->private_data;
3587         u32 hp_flags = hpriv->hp_flags;
3588
3589         switch (board_idx) {
3590         case chip_5080:
3591                 hpriv->ops = &mv5xxx_ops;
3592                 hp_flags |= MV_HP_GEN_I;
3593
3594                 switch (pdev->revision) {
3595                 case 0x1:
3596                         hp_flags |= MV_HP_ERRATA_50XXB0;
3597                         break;
3598                 case 0x3:
3599                         hp_flags |= MV_HP_ERRATA_50XXB2;
3600                         break;
3601                 default:
3602                         dev_printk(KERN_WARNING, &pdev->dev,
3603                            "Applying 50XXB2 workarounds to unknown rev\n");
3604                         hp_flags |= MV_HP_ERRATA_50XXB2;
3605                         break;
3606                 }
3607                 break;
3608
3609         case chip_504x:
3610         case chip_508x:
3611                 hpriv->ops = &mv5xxx_ops;
3612                 hp_flags |= MV_HP_GEN_I;
3613
3614                 switch (pdev->revision) {
3615                 case 0x0:
3616                         hp_flags |= MV_HP_ERRATA_50XXB0;
3617                         break;
3618                 case 0x3:
3619                         hp_flags |= MV_HP_ERRATA_50XXB2;
3620                         break;
3621                 default:
3622                         dev_printk(KERN_WARNING, &pdev->dev,
3623                            "Applying B2 workarounds to unknown rev\n");
3624                         hp_flags |= MV_HP_ERRATA_50XXB2;
3625                         break;
3626                 }
3627                 break;
3628
3629         case chip_604x:
3630         case chip_608x:
3631                 hpriv->ops = &mv6xxx_ops;
3632                 hp_flags |= MV_HP_GEN_II;
3633
3634                 switch (pdev->revision) {
3635                 case 0x7:
3636                         mv_60x1b2_errata_pci7(host);
3637                         hp_flags |= MV_HP_ERRATA_60X1B2;
3638                         break;
3639                 case 0x9:
3640                         hp_flags |= MV_HP_ERRATA_60X1C0;
3641                         break;
3642                 default:
3643                         dev_printk(KERN_WARNING, &pdev->dev,
3644                                    "Applying B2 workarounds to unknown rev\n");
3645                         hp_flags |= MV_HP_ERRATA_60X1B2;
3646                         break;
3647                 }
3648                 break;
3649
3650         case chip_7042:
3651                 hp_flags |= MV_HP_PCIE | MV_HP_CUT_THROUGH;
3652                 if (pdev->vendor == PCI_VENDOR_ID_TTI &&
3653                     (pdev->device == 0x2300 || pdev->device == 0x2310))
3654                 {
3655                         /*
3656                          * Highpoint RocketRAID PCIe 23xx series cards:
3657                          *
3658                          * Unconfigured drives are treated as "Legacy"
3659                          * by the BIOS, and it overwrites sector 8 with
3660                          * a "Lgcy" metadata block prior to Linux boot.
3661                          *
3662                          * Configured drives (RAID or JBOD) leave sector 8
3663                          * alone, but instead overwrite a high numbered
3664                          * sector for the RAID metadata.  This sector can
3665                          * be determined exactly, by truncating the physical
3666                          * drive capacity to a nice even GB value.
3667                          *
3668                          * RAID metadata is at: (dev->n_sectors & ~0xfffff)
3669                          *
3670                          * Warn the user, lest they think we're just buggy.
3671                          */
3672                         printk(KERN_WARNING DRV_NAME ": Highpoint RocketRAID"
3673                                 " BIOS CORRUPTS DATA on all attached drives,"
3674                                 " regardless of if/how they are configured."
3675                                 " BEWARE!\n");
3676                         printk(KERN_WARNING DRV_NAME ": For data safety, do not"
3677                                 " use sectors 8-9 on \"Legacy\" drives,"
3678                                 " and avoid the final two gigabytes on"
3679                                 " all RocketRAID BIOS initialized drives.\n");
3680                 }
3681                 /* drop through */
3682         case chip_6042:
3683                 hpriv->ops = &mv6xxx_ops;
3684                 hp_flags |= MV_HP_GEN_IIE;
3685                 if (board_idx == chip_6042 && mv_pci_cut_through_okay(host))
3686                         hp_flags |= MV_HP_CUT_THROUGH;
3687
3688                 switch (pdev->revision) {
3689                 case 0x2: /* Rev.B0: the first/only public release */
3690                         hp_flags |= MV_HP_ERRATA_60X1C0;
3691                         break;
3692                 default:
3693                         dev_printk(KERN_WARNING, &pdev->dev,
3694                            "Applying 60X1C0 workarounds to unknown rev\n");
3695                         hp_flags |= MV_HP_ERRATA_60X1C0;
3696                         break;
3697                 }
3698                 break;
3699         case chip_soc:
3700                 hpriv->ops = &mv_soc_ops;
3701                 hp_flags |= MV_HP_FLAG_SOC | MV_HP_GEN_IIE |
3702                         MV_HP_ERRATA_60X1C0;
3703                 break;
3704
3705         default:
3706                 dev_printk(KERN_ERR, host->dev,
3707                            "BUG: invalid board index %u\n", board_idx);
3708                 return 1;
3709         }
3710
3711         hpriv->hp_flags = hp_flags;
3712         if (hp_flags & MV_HP_PCIE) {
3713                 hpriv->irq_cause_offset = PCIE_IRQ_CAUSE;
3714                 hpriv->irq_mask_offset  = PCIE_IRQ_MASK;
3715                 hpriv->unmask_all_irqs  = PCIE_UNMASK_ALL_IRQS;
3716         } else {
3717                 hpriv->irq_cause_offset = PCI_IRQ_CAUSE;
3718                 hpriv->irq_mask_offset  = PCI_IRQ_MASK;
3719                 hpriv->unmask_all_irqs  = PCI_UNMASK_ALL_IRQS;
3720         }
3721
3722         return 0;
3723 }
3724
3725 /**
3726  *      mv_init_host - Perform some early initialization of the host.
3727  *      @host: ATA host to initialize
3728  *      @board_idx: controller index
3729  *
3730  *      If possible, do an early global reset of the host.  Then do
3731  *      our port init and clear/unmask all/relevant host interrupts.
3732  *
3733  *      LOCKING:
3734  *      Inherited from caller.
3735  */
3736 static int mv_init_host(struct ata_host *host, unsigned int board_idx)
3737 {
3738         int rc = 0, n_hc, port, hc;
3739         struct mv_host_priv *hpriv = host->private_data;
3740         void __iomem *mmio = hpriv->base;
3741
3742         rc = mv_chip_id(host, board_idx);
3743         if (rc)
3744                 goto done;
3745
3746         if (IS_SOC(hpriv)) {
3747                 hpriv->main_irq_cause_addr = mmio + SOC_HC_MAIN_IRQ_CAUSE;
3748                 hpriv->main_irq_mask_addr  = mmio + SOC_HC_MAIN_IRQ_MASK;
3749         } else {
3750                 hpriv->main_irq_cause_addr = mmio + PCI_HC_MAIN_IRQ_CAUSE;
3751                 hpriv->main_irq_mask_addr  = mmio + PCI_HC_MAIN_IRQ_MASK;
3752         }
3753
3754         /* initialize shadow irq mask with register's value */
3755         hpriv->main_irq_mask = readl(hpriv->main_irq_mask_addr);
3756
3757         /* global interrupt mask: 0 == mask everything */
3758         mv_set_main_irq_mask(host, ~0, 0);
3759
3760         n_hc = mv_get_hc_count(host->ports[0]->flags);
3761
3762         for (port = 0; port < host->n_ports; port++)
3763                 hpriv->ops->read_preamp(hpriv, port, mmio);
3764
3765         rc = hpriv->ops->reset_hc(hpriv, mmio, n_hc);
3766         if (rc)
3767                 goto done;
3768
3769         hpriv->ops->reset_flash(hpriv, mmio);
3770         hpriv->ops->reset_bus(host, mmio);
3771         hpriv->ops->enable_leds(hpriv, mmio);
3772
3773         for (port = 0; port < host->n_ports; port++) {
3774                 struct ata_port *ap = host->ports[port];
3775                 void __iomem *port_mmio = mv_port_base(mmio, port);
3776
3777                 mv_port_init(&ap->ioaddr, port_mmio);
3778
3779 #ifdef CONFIG_PCI
3780                 if (!IS_SOC(hpriv)) {
3781                         unsigned int offset = port_mmio - mmio;
3782                         ata_port_pbar_desc(ap, MV_PRIMARY_BAR, -1, "mmio");
3783                         ata_port_pbar_desc(ap, MV_PRIMARY_BAR, offset, "port");
3784                 }
3785 #endif
3786         }
3787
3788         for (hc = 0; hc < n_hc; hc++) {
3789                 void __iomem *hc_mmio = mv_hc_base(mmio, hc);
3790
3791                 VPRINTK("HC%i: HC config=0x%08x HC IRQ cause "
3792                         "(before clear)=0x%08x\n", hc,
3793                         readl(hc_mmio + HC_CFG),
3794                         readl(hc_mmio + HC_IRQ_CAUSE));
3795
3796                 /* Clear any currently outstanding hc interrupt conditions */
3797                 writelfl(0, hc_mmio + HC_IRQ_CAUSE);
3798         }
3799
3800         if (!IS_SOC(hpriv)) {
3801                 /* Clear any currently outstanding host interrupt conditions */
3802                 writelfl(0, mmio + hpriv->irq_cause_offset);
3803
3804                 /* and unmask interrupt generation for host regs */
3805                 writelfl(hpriv->unmask_all_irqs, mmio + hpriv->irq_mask_offset);
3806         }
3807
3808         /*
3809          * enable only global host interrupts for now.
3810          * The per-port interrupts get done later as ports are set up.
3811          */
3812         mv_set_main_irq_mask(host, 0, PCI_ERR);
3813         mv_set_irq_coalescing(host, irq_coalescing_io_count,
3814                                     irq_coalescing_usecs);
3815 done:
3816         return rc;
3817 }
3818
3819 static int mv_create_dma_pools(struct mv_host_priv *hpriv, struct device *dev)
3820 {
3821         hpriv->crqb_pool   = dmam_pool_create("crqb_q", dev, MV_CRQB_Q_SZ,
3822                                                              MV_CRQB_Q_SZ, 0);
3823         if (!hpriv->crqb_pool)
3824                 return -ENOMEM;
3825
3826         hpriv->crpb_pool   = dmam_pool_create("crpb_q", dev, MV_CRPB_Q_SZ,
3827                                                              MV_CRPB_Q_SZ, 0);
3828         if (!hpriv->crpb_pool)
3829                 return -ENOMEM;
3830
3831         hpriv->sg_tbl_pool = dmam_pool_create("sg_tbl", dev, MV_SG_TBL_SZ,
3832                                                              MV_SG_TBL_SZ, 0);
3833         if (!hpriv->sg_tbl_pool)
3834                 return -ENOMEM;
3835
3836         return 0;
3837 }
3838
3839 static void mv_conf_mbus_windows(struct mv_host_priv *hpriv,
3840                                  struct mbus_dram_target_info *dram)
3841 {
3842         int i;
3843
3844         for (i = 0; i < 4; i++) {
3845                 writel(0, hpriv->base + WINDOW_CTRL(i));
3846                 writel(0, hpriv->base + WINDOW_BASE(i));
3847         }
3848
3849         for (i = 0; i < dram->num_cs; i++) {
3850                 struct mbus_dram_window *cs = dram->cs + i;
3851
3852                 writel(((cs->size - 1) & 0xffff0000) |
3853                         (cs->mbus_attr << 8) |
3854                         (dram->mbus_dram_target_id << 4) | 1,
3855                         hpriv->base + WINDOW_CTRL(i));
3856                 writel(cs->base, hpriv->base + WINDOW_BASE(i));
3857         }
3858 }
3859
3860 /**
3861  *      mv_platform_probe - handle a positive probe of an soc Marvell
3862  *      host
3863  *      @pdev: platform device found
3864  *
3865  *      LOCKING:
3866  *      Inherited from caller.
3867  */
3868 static int mv_platform_probe(struct platform_device *pdev)
3869 {
3870         static int printed_version;
3871         const struct mv_sata_platform_data *mv_platform_data;
3872         const struct ata_port_info *ppi[] =
3873             { &mv_port_info[chip_soc], NULL };
3874         struct ata_host *host;
3875         struct mv_host_priv *hpriv;
3876         struct resource *res;
3877         int n_ports, rc;
3878
3879         if (!printed_version++)
3880                 dev_printk(KERN_INFO, &pdev->dev, "version " DRV_VERSION "\n");
3881
3882         /*
3883          * Simple resource validation ..
3884          */
3885         if (unlikely(pdev->num_resources != 2)) {
3886                 dev_err(&pdev->dev, "invalid number of resources\n");
3887                 return -EINVAL;
3888         }
3889
3890         /*
3891          * Get the register base first
3892          */
3893         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
3894         if (res == NULL)
3895                 return -EINVAL;
3896
3897         /* allocate host */
3898         mv_platform_data = pdev->dev.platform_data;
3899         n_ports = mv_platform_data->n_ports;
3900
3901         host = ata_host_alloc_pinfo(&pdev->dev, ppi, n_ports);
3902         hpriv = devm_kzalloc(&pdev->dev, sizeof(*hpriv), GFP_KERNEL);
3903
3904         if (!host || !hpriv)
3905                 return -ENOMEM;
3906         host->private_data = hpriv;
3907         hpriv->n_ports = n_ports;
3908
3909         host->iomap = NULL;
3910         hpriv->base = devm_ioremap(&pdev->dev, res->start,
3911                                    res->end - res->start + 1);
3912         hpriv->base -= SATAHC0_REG_BASE;
3913
3914         /*
3915          * (Re-)program MBUS remapping windows if we are asked to.
3916          */
3917         if (mv_platform_data->dram != NULL)
3918                 mv_conf_mbus_windows(hpriv, mv_platform_data->dram);
3919
3920         rc = mv_create_dma_pools(hpriv, &pdev->dev);
3921         if (rc)
3922                 return rc;
3923
3924         /* initialize adapter */
3925         rc = mv_init_host(host, chip_soc);
3926         if (rc)
3927                 return rc;
3928
3929         dev_printk(KERN_INFO, &pdev->dev,
3930                    "slots %u ports %d\n", (unsigned)MV_MAX_Q_DEPTH,
3931                    host->n_ports);
3932
3933         return ata_host_activate(host, platform_get_irq(pdev, 0), mv_interrupt,
3934                                  IRQF_SHARED, &mv6_sht);
3935 }
3936
3937 /*
3938  *
3939  *      mv_platform_remove    -       unplug a platform interface
3940  *      @pdev: platform device
3941  *
3942  *      A platform bus SATA device has been unplugged. Perform the needed
3943  *      cleanup. Also called on module unload for any active devices.
3944  */
3945 static int __devexit mv_platform_remove(struct platform_device *pdev)
3946 {
3947         struct device *dev = &pdev->dev;
3948         struct ata_host *host = dev_get_drvdata(dev);
3949
3950         ata_host_detach(host);
3951         return 0;
3952 }
3953
3954 static struct platform_driver mv_platform_driver = {
3955         .probe                  = mv_platform_probe,
3956         .remove                 = __devexit_p(mv_platform_remove),
3957         .driver                 = {
3958                                    .name = DRV_NAME,
3959                                    .owner = THIS_MODULE,
3960                                   },
3961 };
3962
3963
3964 #ifdef CONFIG_PCI
3965 static int mv_pci_init_one(struct pci_dev *pdev,
3966                            const struct pci_device_id *ent);
3967
3968
3969 static struct pci_driver mv_pci_driver = {
3970         .name                   = DRV_NAME,
3971         .id_table               = mv_pci_tbl,
3972         .probe                  = mv_pci_init_one,
3973         .remove                 = ata_pci_remove_one,
3974 };
3975
3976 /* move to PCI layer or libata core? */
3977 static int pci_go_64(struct pci_dev *pdev)
3978 {
3979         int rc;
3980
3981         if (!pci_set_dma_mask(pdev, DMA_BIT_MASK(64))) {
3982                 rc = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(64));
3983                 if (rc) {
3984                         rc = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(32));
3985                         if (rc) {
3986                                 dev_printk(KERN_ERR, &pdev->dev,
3987                                            "64-bit DMA enable failed\n");
3988                                 return rc;
3989                         }
3990                 }
3991         } else {
3992                 rc = pci_set_dma_mask(pdev, DMA_BIT_MASK(32));
3993                 if (rc) {
3994                         dev_printk(KERN_ERR, &pdev->dev,
3995                                    "32-bit DMA enable failed\n");
3996                         return rc;
3997                 }
3998                 rc = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(32));
3999                 if (rc) {
4000                         dev_printk(KERN_ERR, &pdev->dev,
4001                                    "32-bit consistent DMA enable failed\n");
4002                         return rc;
4003                 }
4004         }
4005
4006         return rc;
4007 }
4008
4009 /**
4010  *      mv_print_info - Dump key info to kernel log for perusal.
4011  *      @host: ATA host to print info about
4012  *
4013  *      FIXME: complete this.
4014  *
4015  *      LOCKING:
4016  *      Inherited from caller.
4017  */
4018 static void mv_print_info(struct ata_host *host)
4019 {
4020         struct pci_dev *pdev = to_pci_dev(host->dev);
4021         struct mv_host_priv *hpriv = host->private_data;
4022         u8 scc;
4023         const char *scc_s, *gen;
4024
4025         /* Use this to determine the HW stepping of the chip so we know
4026          * what errata to workaround
4027          */
4028         pci_read_config_byte(pdev, PCI_CLASS_DEVICE, &scc);
4029         if (scc == 0)
4030                 scc_s = "SCSI";
4031         else if (scc == 0x01)
4032                 scc_s = "RAID";
4033         else
4034                 scc_s = "?";
4035
4036         if (IS_GEN_I(hpriv))
4037                 gen = "I";
4038         else if (IS_GEN_II(hpriv))
4039                 gen = "II";
4040         else if (IS_GEN_IIE(hpriv))
4041                 gen = "IIE";
4042         else
4043                 gen = "?";
4044
4045         dev_printk(KERN_INFO, &pdev->dev,
4046                "Gen-%s %u slots %u ports %s mode IRQ via %s\n",
4047                gen, (unsigned)MV_MAX_Q_DEPTH, host->n_ports,
4048                scc_s, (MV_HP_FLAG_MSI & hpriv->hp_flags) ? "MSI" : "INTx");
4049 }
4050
4051 /**
4052  *      mv_pci_init_one - handle a positive probe of a PCI Marvell host
4053  *      @pdev: PCI device found
4054  *      @ent: PCI device ID entry for the matched host
4055  *
4056  *      LOCKING:
4057  *      Inherited from caller.
4058  */
4059 static int mv_pci_init_one(struct pci_dev *pdev,
4060                            const struct pci_device_id *ent)
4061 {
4062         static int printed_version;
4063         unsigned int board_idx = (unsigned int)ent->driver_data;
4064         const struct ata_port_info *ppi[] = { &mv_port_info[board_idx], NULL };
4065         struct ata_host *host;
4066         struct mv_host_priv *hpriv;
4067         int n_ports, rc;
4068
4069         if (!printed_version++)
4070                 dev_printk(KERN_INFO, &pdev->dev, "version " DRV_VERSION "\n");
4071
4072         /* allocate host */
4073         n_ports = mv_get_hc_count(ppi[0]->flags) * MV_PORTS_PER_HC;
4074
4075         host = ata_host_alloc_pinfo(&pdev->dev, ppi, n_ports);
4076         hpriv = devm_kzalloc(&pdev->dev, sizeof(*hpriv), GFP_KERNEL);
4077         if (!host || !hpriv)
4078                 return -ENOMEM;
4079         host->private_data = hpriv;
4080         hpriv->n_ports = n_ports;
4081
4082         /* acquire resources */
4083         rc = pcim_enable_device(pdev);
4084         if (rc)
4085                 return rc;
4086
4087         rc = pcim_iomap_regions(pdev, 1 << MV_PRIMARY_BAR, DRV_NAME);
4088         if (rc == -EBUSY)
4089                 pcim_pin_device(pdev);
4090         if (rc)
4091                 return rc;
4092         host->iomap = pcim_iomap_table(pdev);
4093         hpriv->base = host->iomap[MV_PRIMARY_BAR];
4094
4095         rc = pci_go_64(pdev);
4096         if (rc)
4097                 return rc;
4098
4099         rc = mv_create_dma_pools(hpriv, &pdev->dev);
4100         if (rc)
4101                 return rc;
4102
4103         /* initialize adapter */
4104         rc = mv_init_host(host, board_idx);
4105         if (rc)
4106                 return rc;
4107
4108         /* Enable message-switched interrupts, if requested */
4109         if (msi && pci_enable_msi(pdev) == 0)
4110                 hpriv->hp_flags |= MV_HP_FLAG_MSI;
4111
4112         mv_dump_pci_cfg(pdev, 0x68);
4113         mv_print_info(host);
4114
4115         pci_set_master(pdev);
4116         pci_try_set_mwi(pdev);
4117         return ata_host_activate(host, pdev->irq, mv_interrupt, IRQF_SHARED,
4118                                  IS_GEN_I(hpriv) ? &mv5_sht : &mv6_sht);
4119 }
4120 #endif
4121
4122 static int mv_platform_probe(struct platform_device *pdev);
4123 static int __devexit mv_platform_remove(struct platform_device *pdev);
4124
4125 static int __init mv_init(void)
4126 {
4127         int rc = -ENODEV;
4128 #ifdef CONFIG_PCI
4129         rc = pci_register_driver(&mv_pci_driver);
4130         if (rc < 0)
4131                 return rc;
4132 #endif
4133         rc = platform_driver_register(&mv_platform_driver);
4134
4135 #ifdef CONFIG_PCI
4136         if (rc < 0)
4137                 pci_unregister_driver(&mv_pci_driver);
4138 #endif
4139         return rc;
4140 }
4141
4142 static void __exit mv_exit(void)
4143 {
4144 #ifdef CONFIG_PCI
4145         pci_unregister_driver(&mv_pci_driver);
4146 #endif
4147         platform_driver_unregister(&mv_platform_driver);
4148 }
4149
4150 MODULE_AUTHOR("Brett Russ");
4151 MODULE_DESCRIPTION("SCSI low-level driver for Marvell SATA controllers");
4152 MODULE_LICENSE("GPL");
4153 MODULE_DEVICE_TABLE(pci, mv_pci_tbl);
4154 MODULE_VERSION(DRV_VERSION);
4155 MODULE_ALIAS("platform:" DRV_NAME);
4156
4157 module_init(mv_init);
4158 module_exit(mv_exit);