sata_mv: don't issue two DMA commands concurrently
[linux-2.6.git] / drivers / ata / sata_mv.c
1 /*
2  * sata_mv.c - Marvell SATA support
3  *
4  * Copyright 2008: Marvell Corporation, all rights reserved.
5  * Copyright 2005: EMC Corporation, all rights reserved.
6  * Copyright 2005 Red Hat, Inc.  All rights reserved.
7  *
8  * Please ALWAYS copy linux-ide@vger.kernel.org on emails.
9  *
10  * This program is free software; you can redistribute it and/or modify
11  * it under the terms of the GNU General Public License as published by
12  * the Free Software Foundation; version 2 of the License.
13  *
14  * This program is distributed in the hope that it will be useful,
15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
17  * GNU General Public License for more details.
18  *
19  * You should have received a copy of the GNU General Public License
20  * along with this program; if not, write to the Free Software
21  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
22  *
23  */
24
25 /*
26  * sata_mv TODO list:
27  *
28  * --> Errata workaround for NCQ device errors.
29  *
30  * --> More errata workarounds for PCI-X.
31  *
32  * --> Complete a full errata audit for all chipsets to identify others.
33  *
34  * --> ATAPI support (Marvell claims the 60xx/70xx chips can do it).
35  *
36  * --> Investigate problems with PCI Message Signalled Interrupts (MSI).
37  *
38  * --> Cache frequently-accessed registers in mv_port_priv to reduce overhead.
39  *
40  * --> Develop a low-power-consumption strategy, and implement it.
41  *
42  * --> [Experiment, low priority] Investigate interrupt coalescing.
43  *       Quite often, especially with PCI Message Signalled Interrupts (MSI),
44  *       the overhead reduced by interrupt mitigation is quite often not
45  *       worth the latency cost.
46  *
47  * --> [Experiment, Marvell value added] Is it possible to use target
48  *       mode to cross-connect two Linux boxes with Marvell cards?  If so,
49  *       creating LibATA target mode support would be very interesting.
50  *
51  *       Target mode, for those without docs, is the ability to directly
52  *       connect two SATA ports.
53  */
54
55 #include <linux/kernel.h>
56 #include <linux/module.h>
57 #include <linux/pci.h>
58 #include <linux/init.h>
59 #include <linux/blkdev.h>
60 #include <linux/delay.h>
61 #include <linux/interrupt.h>
62 #include <linux/dmapool.h>
63 #include <linux/dma-mapping.h>
64 #include <linux/device.h>
65 #include <linux/platform_device.h>
66 #include <linux/ata_platform.h>
67 #include <linux/mbus.h>
68 #include <linux/bitops.h>
69 #include <scsi/scsi_host.h>
70 #include <scsi/scsi_cmnd.h>
71 #include <scsi/scsi_device.h>
72 #include <linux/libata.h>
73
74 #define DRV_NAME        "sata_mv"
75 #define DRV_VERSION     "1.24"
76
77 enum {
78         /* BAR's are enumerated in terms of pci_resource_start() terms */
79         MV_PRIMARY_BAR          = 0,    /* offset 0x10: memory space */
80         MV_IO_BAR               = 2,    /* offset 0x18: IO space */
81         MV_MISC_BAR             = 3,    /* offset 0x1c: FLASH, NVRAM, SRAM */
82
83         MV_MAJOR_REG_AREA_SZ    = 0x10000,      /* 64KB */
84         MV_MINOR_REG_AREA_SZ    = 0x2000,       /* 8KB */
85
86         MV_PCI_REG_BASE         = 0,
87         MV_IRQ_COAL_REG_BASE    = 0x18000,      /* 6xxx part only */
88         MV_IRQ_COAL_CAUSE               = (MV_IRQ_COAL_REG_BASE + 0x08),
89         MV_IRQ_COAL_CAUSE_LO            = (MV_IRQ_COAL_REG_BASE + 0x88),
90         MV_IRQ_COAL_CAUSE_HI            = (MV_IRQ_COAL_REG_BASE + 0x8c),
91         MV_IRQ_COAL_THRESHOLD           = (MV_IRQ_COAL_REG_BASE + 0xcc),
92         MV_IRQ_COAL_TIME_THRESHOLD      = (MV_IRQ_COAL_REG_BASE + 0xd0),
93
94         MV_SATAHC0_REG_BASE     = 0x20000,
95         MV_FLASH_CTL_OFS        = 0x1046c,
96         MV_GPIO_PORT_CTL_OFS    = 0x104f0,
97         MV_RESET_CFG_OFS        = 0x180d8,
98
99         MV_PCI_REG_SZ           = MV_MAJOR_REG_AREA_SZ,
100         MV_SATAHC_REG_SZ        = MV_MAJOR_REG_AREA_SZ,
101         MV_SATAHC_ARBTR_REG_SZ  = MV_MINOR_REG_AREA_SZ,         /* arbiter */
102         MV_PORT_REG_SZ          = MV_MINOR_REG_AREA_SZ,
103
104         MV_MAX_Q_DEPTH          = 32,
105         MV_MAX_Q_DEPTH_MASK     = MV_MAX_Q_DEPTH - 1,
106
107         /* CRQB needs alignment on a 1KB boundary. Size == 1KB
108          * CRPB needs alignment on a 256B boundary. Size == 256B
109          * ePRD (SG) entries need alignment on a 16B boundary. Size == 16B
110          */
111         MV_CRQB_Q_SZ            = (32 * MV_MAX_Q_DEPTH),
112         MV_CRPB_Q_SZ            = (8 * MV_MAX_Q_DEPTH),
113         MV_MAX_SG_CT            = 256,
114         MV_SG_TBL_SZ            = (16 * MV_MAX_SG_CT),
115
116         /* Determine hc from 0-7 port: hc = port >> MV_PORT_HC_SHIFT */
117         MV_PORT_HC_SHIFT        = 2,
118         MV_PORTS_PER_HC         = (1 << MV_PORT_HC_SHIFT), /* 4 */
119         /* Determine hc port from 0-7 port: hardport = port & MV_PORT_MASK */
120         MV_PORT_MASK            = (MV_PORTS_PER_HC - 1),   /* 3 */
121
122         /* Host Flags */
123         MV_FLAG_DUAL_HC         = (1 << 30),  /* two SATA Host Controllers */
124         MV_FLAG_IRQ_COALESCE    = (1 << 29),  /* IRQ coalescing capability */
125
126         MV_COMMON_FLAGS         = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
127                                   ATA_FLAG_MMIO | ATA_FLAG_NO_ATAPI |
128                                   ATA_FLAG_PIO_POLLING,
129
130         MV_6XXX_FLAGS           = MV_FLAG_IRQ_COALESCE,
131
132         MV_GENIIE_FLAGS         = MV_COMMON_FLAGS | MV_6XXX_FLAGS |
133                                   ATA_FLAG_PMP | ATA_FLAG_ACPI_SATA |
134                                   ATA_FLAG_NCQ | ATA_FLAG_AN,
135
136         CRQB_FLAG_READ          = (1 << 0),
137         CRQB_TAG_SHIFT          = 1,
138         CRQB_IOID_SHIFT         = 6,    /* CRQB Gen-II/IIE IO Id shift */
139         CRQB_PMP_SHIFT          = 12,   /* CRQB Gen-II/IIE PMP shift */
140         CRQB_HOSTQ_SHIFT        = 17,   /* CRQB Gen-II/IIE HostQueTag shift */
141         CRQB_CMD_ADDR_SHIFT     = 8,
142         CRQB_CMD_CS             = (0x2 << 11),
143         CRQB_CMD_LAST           = (1 << 15),
144
145         CRPB_FLAG_STATUS_SHIFT  = 8,
146         CRPB_IOID_SHIFT_6       = 5,    /* CRPB Gen-II IO Id shift */
147         CRPB_IOID_SHIFT_7       = 7,    /* CRPB Gen-IIE IO Id shift */
148
149         EPRD_FLAG_END_OF_TBL    = (1 << 31),
150
151         /* PCI interface registers */
152
153         PCI_COMMAND_OFS         = 0xc00,
154         PCI_COMMAND_MRDTRIG     = (1 << 7),     /* PCI Master Read Trigger */
155
156         PCI_MAIN_CMD_STS_OFS    = 0xd30,
157         STOP_PCI_MASTER         = (1 << 2),
158         PCI_MASTER_EMPTY        = (1 << 3),
159         GLOB_SFT_RST            = (1 << 4),
160
161         MV_PCI_MODE_OFS         = 0xd00,
162         MV_PCI_MODE_MASK        = 0x30,
163
164         MV_PCI_EXP_ROM_BAR_CTL  = 0xd2c,
165         MV_PCI_DISC_TIMER       = 0xd04,
166         MV_PCI_MSI_TRIGGER      = 0xc38,
167         MV_PCI_SERR_MASK        = 0xc28,
168         MV_PCI_XBAR_TMOUT_OFS   = 0x1d04,
169         MV_PCI_ERR_LOW_ADDRESS  = 0x1d40,
170         MV_PCI_ERR_HIGH_ADDRESS = 0x1d44,
171         MV_PCI_ERR_ATTRIBUTE    = 0x1d48,
172         MV_PCI_ERR_COMMAND      = 0x1d50,
173
174         PCI_IRQ_CAUSE_OFS       = 0x1d58,
175         PCI_IRQ_MASK_OFS        = 0x1d5c,
176         PCI_UNMASK_ALL_IRQS     = 0x7fffff,     /* bits 22-0 */
177
178         PCIE_IRQ_CAUSE_OFS      = 0x1900,
179         PCIE_IRQ_MASK_OFS       = 0x1910,
180         PCIE_UNMASK_ALL_IRQS    = 0x40a,        /* assorted bits */
181
182         /* Host Controller Main Interrupt Cause/Mask registers (1 per-chip) */
183         PCI_HC_MAIN_IRQ_CAUSE_OFS = 0x1d60,
184         PCI_HC_MAIN_IRQ_MASK_OFS  = 0x1d64,
185         SOC_HC_MAIN_IRQ_CAUSE_OFS = 0x20020,
186         SOC_HC_MAIN_IRQ_MASK_OFS  = 0x20024,
187         ERR_IRQ                 = (1 << 0),     /* shift by port # */
188         DONE_IRQ                = (1 << 1),     /* shift by port # */
189         HC0_IRQ_PEND            = 0x1ff,        /* bits 0-8 = HC0's ports */
190         HC_SHIFT                = 9,            /* bits 9-17 = HC1's ports */
191         PCI_ERR                 = (1 << 18),
192         TRAN_LO_DONE            = (1 << 19),    /* 6xxx: IRQ coalescing */
193         TRAN_HI_DONE            = (1 << 20),    /* 6xxx: IRQ coalescing */
194         PORTS_0_3_COAL_DONE     = (1 << 8),
195         PORTS_4_7_COAL_DONE     = (1 << 17),
196         PORTS_0_7_COAL_DONE     = (1 << 21),    /* 6xxx: IRQ coalescing */
197         GPIO_INT                = (1 << 22),
198         SELF_INT                = (1 << 23),
199         TWSI_INT                = (1 << 24),
200         HC_MAIN_RSVD            = (0x7f << 25), /* bits 31-25 */
201         HC_MAIN_RSVD_5          = (0x1fff << 19), /* bits 31-19 */
202         HC_MAIN_RSVD_SOC        = (0x3fffffb << 6),     /* bits 31-9, 7-6 */
203
204         /* SATAHC registers */
205         HC_CFG_OFS              = 0,
206
207         HC_IRQ_CAUSE_OFS        = 0x14,
208         DMA_IRQ                 = (1 << 0),     /* shift by port # */
209         HC_COAL_IRQ             = (1 << 4),     /* IRQ coalescing */
210         DEV_IRQ                 = (1 << 8),     /* shift by port # */
211
212         /* Shadow block registers */
213         SHD_BLK_OFS             = 0x100,
214         SHD_CTL_AST_OFS         = 0x20,         /* ofs from SHD_BLK_OFS */
215
216         /* SATA registers */
217         SATA_STATUS_OFS         = 0x300,  /* ctrl, err regs follow status */
218         SATA_ACTIVE_OFS         = 0x350,
219         SATA_FIS_IRQ_CAUSE_OFS  = 0x364,
220         SATA_FIS_IRQ_AN         = (1 << 9),     /* async notification */
221
222         LTMODE_OFS              = 0x30c,
223         LTMODE_BIT8             = (1 << 8),     /* unknown, but necessary */
224
225         PHY_MODE3               = 0x310,
226         PHY_MODE4               = 0x314,
227         PHY_MODE4_CFG_MASK      = 0x00000003,   /* phy internal config field */
228         PHY_MODE4_CFG_VALUE     = 0x00000001,   /* phy internal config field */
229         PHY_MODE4_RSVD_ZEROS    = 0x5de3fffa,   /* Gen2e always write zeros */
230         PHY_MODE4_RSVD_ONES     = 0x00000005,   /* Gen2e always write ones */
231
232         PHY_MODE2               = 0x330,
233         SATA_IFCTL_OFS          = 0x344,
234         SATA_TESTCTL_OFS        = 0x348,
235         SATA_IFSTAT_OFS         = 0x34c,
236         VENDOR_UNIQUE_FIS_OFS   = 0x35c,
237
238         FISCFG_OFS              = 0x360,
239         FISCFG_WAIT_DEV_ERR     = (1 << 8),     /* wait for host on DevErr */
240         FISCFG_SINGLE_SYNC      = (1 << 16),    /* SYNC on DMA activation */
241
242         MV5_PHY_MODE            = 0x74,
243         MV5_LTMODE_OFS          = 0x30,
244         MV5_PHY_CTL_OFS         = 0x0C,
245         SATA_INTERFACE_CFG_OFS  = 0x050,
246
247         MV_M2_PREAMP_MASK       = 0x7e0,
248
249         /* Port registers */
250         EDMA_CFG_OFS            = 0,
251         EDMA_CFG_Q_DEPTH        = 0x1f,         /* max device queue depth */
252         EDMA_CFG_NCQ            = (1 << 5),     /* for R/W FPDMA queued */
253         EDMA_CFG_NCQ_GO_ON_ERR  = (1 << 14),    /* continue on error */
254         EDMA_CFG_RD_BRST_EXT    = (1 << 11),    /* read burst 512B */
255         EDMA_CFG_WR_BUFF_LEN    = (1 << 13),    /* write buffer 512B */
256         EDMA_CFG_EDMA_FBS       = (1 << 16),    /* EDMA FIS-Based Switching */
257         EDMA_CFG_FBS            = (1 << 26),    /* FIS-Based Switching */
258
259         EDMA_ERR_IRQ_CAUSE_OFS  = 0x8,
260         EDMA_ERR_IRQ_MASK_OFS   = 0xc,
261         EDMA_ERR_D_PAR          = (1 << 0),     /* UDMA data parity err */
262         EDMA_ERR_PRD_PAR        = (1 << 1),     /* UDMA PRD parity err */
263         EDMA_ERR_DEV            = (1 << 2),     /* device error */
264         EDMA_ERR_DEV_DCON       = (1 << 3),     /* device disconnect */
265         EDMA_ERR_DEV_CON        = (1 << 4),     /* device connected */
266         EDMA_ERR_SERR           = (1 << 5),     /* SError bits [WBDST] raised */
267         EDMA_ERR_SELF_DIS       = (1 << 7),     /* Gen II/IIE self-disable */
268         EDMA_ERR_SELF_DIS_5     = (1 << 8),     /* Gen I self-disable */
269         EDMA_ERR_BIST_ASYNC     = (1 << 8),     /* BIST FIS or Async Notify */
270         EDMA_ERR_TRANS_IRQ_7    = (1 << 8),     /* Gen IIE transprt layer irq */
271         EDMA_ERR_CRQB_PAR       = (1 << 9),     /* CRQB parity error */
272         EDMA_ERR_CRPB_PAR       = (1 << 10),    /* CRPB parity error */
273         EDMA_ERR_INTRL_PAR      = (1 << 11),    /* internal parity error */
274         EDMA_ERR_IORDY          = (1 << 12),    /* IORdy timeout */
275
276         EDMA_ERR_LNK_CTRL_RX    = (0xf << 13),  /* link ctrl rx error */
277         EDMA_ERR_LNK_CTRL_RX_0  = (1 << 13),    /* transient: CRC err */
278         EDMA_ERR_LNK_CTRL_RX_1  = (1 << 14),    /* transient: FIFO err */
279         EDMA_ERR_LNK_CTRL_RX_2  = (1 << 15),    /* fatal: caught SYNC */
280         EDMA_ERR_LNK_CTRL_RX_3  = (1 << 16),    /* transient: FIS rx err */
281
282         EDMA_ERR_LNK_DATA_RX    = (0xf << 17),  /* link data rx error */
283
284         EDMA_ERR_LNK_CTRL_TX    = (0x1f << 21), /* link ctrl tx error */
285         EDMA_ERR_LNK_CTRL_TX_0  = (1 << 21),    /* transient: CRC err */
286         EDMA_ERR_LNK_CTRL_TX_1  = (1 << 22),    /* transient: FIFO err */
287         EDMA_ERR_LNK_CTRL_TX_2  = (1 << 23),    /* transient: caught SYNC */
288         EDMA_ERR_LNK_CTRL_TX_3  = (1 << 24),    /* transient: caught DMAT */
289         EDMA_ERR_LNK_CTRL_TX_4  = (1 << 25),    /* transient: FIS collision */
290
291         EDMA_ERR_LNK_DATA_TX    = (0x1f << 26), /* link data tx error */
292
293         EDMA_ERR_TRANS_PROTO    = (1 << 31),    /* transport protocol error */
294         EDMA_ERR_OVERRUN_5      = (1 << 5),
295         EDMA_ERR_UNDERRUN_5     = (1 << 6),
296
297         EDMA_ERR_IRQ_TRANSIENT  = EDMA_ERR_LNK_CTRL_RX_0 |
298                                   EDMA_ERR_LNK_CTRL_RX_1 |
299                                   EDMA_ERR_LNK_CTRL_RX_3 |
300                                   EDMA_ERR_LNK_CTRL_TX,
301
302         EDMA_EH_FREEZE          = EDMA_ERR_D_PAR |
303                                   EDMA_ERR_PRD_PAR |
304                                   EDMA_ERR_DEV_DCON |
305                                   EDMA_ERR_DEV_CON |
306                                   EDMA_ERR_SERR |
307                                   EDMA_ERR_SELF_DIS |
308                                   EDMA_ERR_CRQB_PAR |
309                                   EDMA_ERR_CRPB_PAR |
310                                   EDMA_ERR_INTRL_PAR |
311                                   EDMA_ERR_IORDY |
312                                   EDMA_ERR_LNK_CTRL_RX_2 |
313                                   EDMA_ERR_LNK_DATA_RX |
314                                   EDMA_ERR_LNK_DATA_TX |
315                                   EDMA_ERR_TRANS_PROTO,
316
317         EDMA_EH_FREEZE_5        = EDMA_ERR_D_PAR |
318                                   EDMA_ERR_PRD_PAR |
319                                   EDMA_ERR_DEV_DCON |
320                                   EDMA_ERR_DEV_CON |
321                                   EDMA_ERR_OVERRUN_5 |
322                                   EDMA_ERR_UNDERRUN_5 |
323                                   EDMA_ERR_SELF_DIS_5 |
324                                   EDMA_ERR_CRQB_PAR |
325                                   EDMA_ERR_CRPB_PAR |
326                                   EDMA_ERR_INTRL_PAR |
327                                   EDMA_ERR_IORDY,
328
329         EDMA_REQ_Q_BASE_HI_OFS  = 0x10,
330         EDMA_REQ_Q_IN_PTR_OFS   = 0x14,         /* also contains BASE_LO */
331
332         EDMA_REQ_Q_OUT_PTR_OFS  = 0x18,
333         EDMA_REQ_Q_PTR_SHIFT    = 5,
334
335         EDMA_RSP_Q_BASE_HI_OFS  = 0x1c,
336         EDMA_RSP_Q_IN_PTR_OFS   = 0x20,
337         EDMA_RSP_Q_OUT_PTR_OFS  = 0x24,         /* also contains BASE_LO */
338         EDMA_RSP_Q_PTR_SHIFT    = 3,
339
340         EDMA_CMD_OFS            = 0x28,         /* EDMA command register */
341         EDMA_EN                 = (1 << 0),     /* enable EDMA */
342         EDMA_DS                 = (1 << 1),     /* disable EDMA; self-negated */
343         EDMA_RESET              = (1 << 2),     /* reset eng/trans/link/phy */
344
345         EDMA_STATUS_OFS         = 0x30,         /* EDMA engine status */
346         EDMA_STATUS_CACHE_EMPTY = (1 << 6),     /* GenIIe command cache empty */
347         EDMA_STATUS_IDLE        = (1 << 7),     /* GenIIe EDMA enabled/idle */
348
349         EDMA_IORDY_TMOUT_OFS    = 0x34,
350         EDMA_ARB_CFG_OFS        = 0x38,
351
352         EDMA_HALTCOND_OFS       = 0x60,         /* GenIIe halt conditions */
353
354         GEN_II_NCQ_MAX_SECTORS  = 256,          /* max sects/io on Gen2 w/NCQ */
355
356         /* Host private flags (hp_flags) */
357         MV_HP_FLAG_MSI          = (1 << 0),
358         MV_HP_ERRATA_50XXB0     = (1 << 1),
359         MV_HP_ERRATA_50XXB2     = (1 << 2),
360         MV_HP_ERRATA_60X1B2     = (1 << 3),
361         MV_HP_ERRATA_60X1C0     = (1 << 4),
362         MV_HP_GEN_I             = (1 << 6),     /* Generation I: 50xx */
363         MV_HP_GEN_II            = (1 << 7),     /* Generation II: 60xx */
364         MV_HP_GEN_IIE           = (1 << 8),     /* Generation IIE: 6042/7042 */
365         MV_HP_PCIE              = (1 << 9),     /* PCIe bus/regs: 7042 */
366         MV_HP_CUT_THROUGH       = (1 << 10),    /* can use EDMA cut-through */
367         MV_HP_FLAG_SOC          = (1 << 11),    /* SystemOnChip, no PCI */
368
369         /* Port private flags (pp_flags) */
370         MV_PP_FLAG_EDMA_EN      = (1 << 0),     /* is EDMA engine enabled? */
371         MV_PP_FLAG_NCQ_EN       = (1 << 1),     /* is EDMA set up for NCQ? */
372         MV_PP_FLAG_FBS_EN       = (1 << 2),     /* is EDMA set up for FBS? */
373         MV_PP_FLAG_DELAYED_EH   = (1 << 3),     /* delayed dev err handling */
374 };
375
376 #define IS_GEN_I(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_I)
377 #define IS_GEN_II(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_II)
378 #define IS_GEN_IIE(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_IIE)
379 #define IS_PCIE(hpriv) ((hpriv)->hp_flags & MV_HP_PCIE)
380 #define IS_SOC(hpriv) ((hpriv)->hp_flags & MV_HP_FLAG_SOC)
381
382 #define WINDOW_CTRL(i)          (0x20030 + ((i) << 4))
383 #define WINDOW_BASE(i)          (0x20034 + ((i) << 4))
384
385 enum {
386         /* DMA boundary 0xffff is required by the s/g splitting
387          * we need on /length/ in mv_fill-sg().
388          */
389         MV_DMA_BOUNDARY         = 0xffffU,
390
391         /* mask of register bits containing lower 32 bits
392          * of EDMA request queue DMA address
393          */
394         EDMA_REQ_Q_BASE_LO_MASK = 0xfffffc00U,
395
396         /* ditto, for response queue */
397         EDMA_RSP_Q_BASE_LO_MASK = 0xffffff00U,
398 };
399
400 enum chip_type {
401         chip_504x,
402         chip_508x,
403         chip_5080,
404         chip_604x,
405         chip_608x,
406         chip_6042,
407         chip_7042,
408         chip_soc,
409 };
410
411 /* Command ReQuest Block: 32B */
412 struct mv_crqb {
413         __le32                  sg_addr;
414         __le32                  sg_addr_hi;
415         __le16                  ctrl_flags;
416         __le16                  ata_cmd[11];
417 };
418
419 struct mv_crqb_iie {
420         __le32                  addr;
421         __le32                  addr_hi;
422         __le32                  flags;
423         __le32                  len;
424         __le32                  ata_cmd[4];
425 };
426
427 /* Command ResPonse Block: 8B */
428 struct mv_crpb {
429         __le16                  id;
430         __le16                  flags;
431         __le32                  tmstmp;
432 };
433
434 /* EDMA Physical Region Descriptor (ePRD); A.K.A. SG */
435 struct mv_sg {
436         __le32                  addr;
437         __le32                  flags_size;
438         __le32                  addr_hi;
439         __le32                  reserved;
440 };
441
442 struct mv_port_priv {
443         struct mv_crqb          *crqb;
444         dma_addr_t              crqb_dma;
445         struct mv_crpb          *crpb;
446         dma_addr_t              crpb_dma;
447         struct mv_sg            *sg_tbl[MV_MAX_Q_DEPTH];
448         dma_addr_t              sg_tbl_dma[MV_MAX_Q_DEPTH];
449
450         unsigned int            req_idx;
451         unsigned int            resp_idx;
452
453         u32                     pp_flags;
454         unsigned int            delayed_eh_pmp_map;
455 };
456
457 struct mv_port_signal {
458         u32                     amps;
459         u32                     pre;
460 };
461
462 struct mv_host_priv {
463         u32                     hp_flags;
464         u32                     main_irq_mask;
465         struct mv_port_signal   signal[8];
466         const struct mv_hw_ops  *ops;
467         int                     n_ports;
468         void __iomem            *base;
469         void __iomem            *main_irq_cause_addr;
470         void __iomem            *main_irq_mask_addr;
471         u32                     irq_cause_ofs;
472         u32                     irq_mask_ofs;
473         u32                     unmask_all_irqs;
474         /*
475          * These consistent DMA memory pools give us guaranteed
476          * alignment for hardware-accessed data structures,
477          * and less memory waste in accomplishing the alignment.
478          */
479         struct dma_pool         *crqb_pool;
480         struct dma_pool         *crpb_pool;
481         struct dma_pool         *sg_tbl_pool;
482 };
483
484 struct mv_hw_ops {
485         void (*phy_errata)(struct mv_host_priv *hpriv, void __iomem *mmio,
486                            unsigned int port);
487         void (*enable_leds)(struct mv_host_priv *hpriv, void __iomem *mmio);
488         void (*read_preamp)(struct mv_host_priv *hpriv, int idx,
489                            void __iomem *mmio);
490         int (*reset_hc)(struct mv_host_priv *hpriv, void __iomem *mmio,
491                         unsigned int n_hc);
492         void (*reset_flash)(struct mv_host_priv *hpriv, void __iomem *mmio);
493         void (*reset_bus)(struct ata_host *host, void __iomem *mmio);
494 };
495
496 static int mv_scr_read(struct ata_port *ap, unsigned int sc_reg_in, u32 *val);
497 static int mv_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val);
498 static int mv5_scr_read(struct ata_port *ap, unsigned int sc_reg_in, u32 *val);
499 static int mv5_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val);
500 static int mv_port_start(struct ata_port *ap);
501 static void mv_port_stop(struct ata_port *ap);
502 static int mv_qc_defer(struct ata_queued_cmd *qc);
503 static void mv_qc_prep(struct ata_queued_cmd *qc);
504 static void mv_qc_prep_iie(struct ata_queued_cmd *qc);
505 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc);
506 static int mv_hardreset(struct ata_link *link, unsigned int *class,
507                         unsigned long deadline);
508 static void mv_eh_freeze(struct ata_port *ap);
509 static void mv_eh_thaw(struct ata_port *ap);
510 static void mv6_dev_config(struct ata_device *dev);
511
512 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
513                            unsigned int port);
514 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
515 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
516                            void __iomem *mmio);
517 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
518                         unsigned int n_hc);
519 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
520 static void mv5_reset_bus(struct ata_host *host, void __iomem *mmio);
521
522 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
523                            unsigned int port);
524 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
525 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
526                            void __iomem *mmio);
527 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
528                         unsigned int n_hc);
529 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
530 static void mv_soc_enable_leds(struct mv_host_priv *hpriv,
531                                       void __iomem *mmio);
532 static void mv_soc_read_preamp(struct mv_host_priv *hpriv, int idx,
533                                       void __iomem *mmio);
534 static int mv_soc_reset_hc(struct mv_host_priv *hpriv,
535                                   void __iomem *mmio, unsigned int n_hc);
536 static void mv_soc_reset_flash(struct mv_host_priv *hpriv,
537                                       void __iomem *mmio);
538 static void mv_soc_reset_bus(struct ata_host *host, void __iomem *mmio);
539 static void mv_reset_pci_bus(struct ata_host *host, void __iomem *mmio);
540 static void mv_reset_channel(struct mv_host_priv *hpriv, void __iomem *mmio,
541                              unsigned int port_no);
542 static int mv_stop_edma(struct ata_port *ap);
543 static int mv_stop_edma_engine(void __iomem *port_mmio);
544 static void mv_edma_cfg(struct ata_port *ap, int want_ncq);
545
546 static void mv_pmp_select(struct ata_port *ap, int pmp);
547 static int mv_pmp_hardreset(struct ata_link *link, unsigned int *class,
548                                 unsigned long deadline);
549 static int  mv_softreset(struct ata_link *link, unsigned int *class,
550                                 unsigned long deadline);
551 static void mv_pmp_error_handler(struct ata_port *ap);
552 static void mv_process_crpb_entries(struct ata_port *ap,
553                                         struct mv_port_priv *pp);
554
555 /* .sg_tablesize is (MV_MAX_SG_CT / 2) in the structures below
556  * because we have to allow room for worst case splitting of
557  * PRDs for 64K boundaries in mv_fill_sg().
558  */
559 static struct scsi_host_template mv5_sht = {
560         ATA_BASE_SHT(DRV_NAME),
561         .sg_tablesize           = MV_MAX_SG_CT / 2,
562         .dma_boundary           = MV_DMA_BOUNDARY,
563 };
564
565 static struct scsi_host_template mv6_sht = {
566         ATA_NCQ_SHT(DRV_NAME),
567         .can_queue              = MV_MAX_Q_DEPTH - 1,
568         .sg_tablesize           = MV_MAX_SG_CT / 2,
569         .dma_boundary           = MV_DMA_BOUNDARY,
570 };
571
572 static struct ata_port_operations mv5_ops = {
573         .inherits               = &ata_sff_port_ops,
574
575         .qc_defer               = mv_qc_defer,
576         .qc_prep                = mv_qc_prep,
577         .qc_issue               = mv_qc_issue,
578
579         .freeze                 = mv_eh_freeze,
580         .thaw                   = mv_eh_thaw,
581         .hardreset              = mv_hardreset,
582         .error_handler          = ata_std_error_handler, /* avoid SFF EH */
583         .post_internal_cmd      = ATA_OP_NULL,
584
585         .scr_read               = mv5_scr_read,
586         .scr_write              = mv5_scr_write,
587
588         .port_start             = mv_port_start,
589         .port_stop              = mv_port_stop,
590 };
591
592 static struct ata_port_operations mv6_ops = {
593         .inherits               = &mv5_ops,
594         .dev_config             = mv6_dev_config,
595         .scr_read               = mv_scr_read,
596         .scr_write              = mv_scr_write,
597
598         .pmp_hardreset          = mv_pmp_hardreset,
599         .pmp_softreset          = mv_softreset,
600         .softreset              = mv_softreset,
601         .error_handler          = mv_pmp_error_handler,
602 };
603
604 static struct ata_port_operations mv_iie_ops = {
605         .inherits               = &mv6_ops,
606         .dev_config             = ATA_OP_NULL,
607         .qc_prep                = mv_qc_prep_iie,
608 };
609
610 static const struct ata_port_info mv_port_info[] = {
611         {  /* chip_504x */
612                 .flags          = MV_COMMON_FLAGS,
613                 .pio_mask       = 0x1f, /* pio0-4 */
614                 .udma_mask      = ATA_UDMA6,
615                 .port_ops       = &mv5_ops,
616         },
617         {  /* chip_508x */
618                 .flags          = MV_COMMON_FLAGS | MV_FLAG_DUAL_HC,
619                 .pio_mask       = 0x1f, /* pio0-4 */
620                 .udma_mask      = ATA_UDMA6,
621                 .port_ops       = &mv5_ops,
622         },
623         {  /* chip_5080 */
624                 .flags          = MV_COMMON_FLAGS | MV_FLAG_DUAL_HC,
625                 .pio_mask       = 0x1f, /* pio0-4 */
626                 .udma_mask      = ATA_UDMA6,
627                 .port_ops       = &mv5_ops,
628         },
629         {  /* chip_604x */
630                 .flags          = MV_COMMON_FLAGS | MV_6XXX_FLAGS |
631                                   ATA_FLAG_PMP | ATA_FLAG_ACPI_SATA |
632                                   ATA_FLAG_NCQ,
633                 .pio_mask       = 0x1f, /* pio0-4 */
634                 .udma_mask      = ATA_UDMA6,
635                 .port_ops       = &mv6_ops,
636         },
637         {  /* chip_608x */
638                 .flags          = MV_COMMON_FLAGS | MV_6XXX_FLAGS |
639                                   ATA_FLAG_PMP | ATA_FLAG_ACPI_SATA |
640                                   ATA_FLAG_NCQ | MV_FLAG_DUAL_HC,
641                 .pio_mask       = 0x1f, /* pio0-4 */
642                 .udma_mask      = ATA_UDMA6,
643                 .port_ops       = &mv6_ops,
644         },
645         {  /* chip_6042 */
646                 .flags          = MV_GENIIE_FLAGS,
647                 .pio_mask       = 0x1f, /* pio0-4 */
648                 .udma_mask      = ATA_UDMA6,
649                 .port_ops       = &mv_iie_ops,
650         },
651         {  /* chip_7042 */
652                 .flags          = MV_GENIIE_FLAGS,
653                 .pio_mask       = 0x1f, /* pio0-4 */
654                 .udma_mask      = ATA_UDMA6,
655                 .port_ops       = &mv_iie_ops,
656         },
657         {  /* chip_soc */
658                 .flags          = MV_GENIIE_FLAGS,
659                 .pio_mask       = 0x1f, /* pio0-4 */
660                 .udma_mask      = ATA_UDMA6,
661                 .port_ops       = &mv_iie_ops,
662         },
663 };
664
665 static const struct pci_device_id mv_pci_tbl[] = {
666         { PCI_VDEVICE(MARVELL, 0x5040), chip_504x },
667         { PCI_VDEVICE(MARVELL, 0x5041), chip_504x },
668         { PCI_VDEVICE(MARVELL, 0x5080), chip_5080 },
669         { PCI_VDEVICE(MARVELL, 0x5081), chip_508x },
670         /* RocketRAID 1740/174x have different identifiers */
671         { PCI_VDEVICE(TTI, 0x1740), chip_508x },
672         { PCI_VDEVICE(TTI, 0x1742), chip_508x },
673
674         { PCI_VDEVICE(MARVELL, 0x6040), chip_604x },
675         { PCI_VDEVICE(MARVELL, 0x6041), chip_604x },
676         { PCI_VDEVICE(MARVELL, 0x6042), chip_6042 },
677         { PCI_VDEVICE(MARVELL, 0x6080), chip_608x },
678         { PCI_VDEVICE(MARVELL, 0x6081), chip_608x },
679
680         { PCI_VDEVICE(ADAPTEC2, 0x0241), chip_604x },
681
682         /* Adaptec 1430SA */
683         { PCI_VDEVICE(ADAPTEC2, 0x0243), chip_7042 },
684
685         /* Marvell 7042 support */
686         { PCI_VDEVICE(MARVELL, 0x7042), chip_7042 },
687
688         /* Highpoint RocketRAID PCIe series */
689         { PCI_VDEVICE(TTI, 0x2300), chip_7042 },
690         { PCI_VDEVICE(TTI, 0x2310), chip_7042 },
691
692         { }                     /* terminate list */
693 };
694
695 static const struct mv_hw_ops mv5xxx_ops = {
696         .phy_errata             = mv5_phy_errata,
697         .enable_leds            = mv5_enable_leds,
698         .read_preamp            = mv5_read_preamp,
699         .reset_hc               = mv5_reset_hc,
700         .reset_flash            = mv5_reset_flash,
701         .reset_bus              = mv5_reset_bus,
702 };
703
704 static const struct mv_hw_ops mv6xxx_ops = {
705         .phy_errata             = mv6_phy_errata,
706         .enable_leds            = mv6_enable_leds,
707         .read_preamp            = mv6_read_preamp,
708         .reset_hc               = mv6_reset_hc,
709         .reset_flash            = mv6_reset_flash,
710         .reset_bus              = mv_reset_pci_bus,
711 };
712
713 static const struct mv_hw_ops mv_soc_ops = {
714         .phy_errata             = mv6_phy_errata,
715         .enable_leds            = mv_soc_enable_leds,
716         .read_preamp            = mv_soc_read_preamp,
717         .reset_hc               = mv_soc_reset_hc,
718         .reset_flash            = mv_soc_reset_flash,
719         .reset_bus              = mv_soc_reset_bus,
720 };
721
722 /*
723  * Functions
724  */
725
726 static inline void writelfl(unsigned long data, void __iomem *addr)
727 {
728         writel(data, addr);
729         (void) readl(addr);     /* flush to avoid PCI posted write */
730 }
731
732 static inline unsigned int mv_hc_from_port(unsigned int port)
733 {
734         return port >> MV_PORT_HC_SHIFT;
735 }
736
737 static inline unsigned int mv_hardport_from_port(unsigned int port)
738 {
739         return port & MV_PORT_MASK;
740 }
741
742 /*
743  * Consolidate some rather tricky bit shift calculations.
744  * This is hot-path stuff, so not a function.
745  * Simple code, with two return values, so macro rather than inline.
746  *
747  * port is the sole input, in range 0..7.
748  * shift is one output, for use with main_irq_cause / main_irq_mask registers.
749  * hardport is the other output, in range 0..3.
750  *
751  * Note that port and hardport may be the same variable in some cases.
752  */
753 #define MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport)    \
754 {                                                               \
755         shift    = mv_hc_from_port(port) * HC_SHIFT;            \
756         hardport = mv_hardport_from_port(port);                 \
757         shift   += hardport * 2;                                \
758 }
759
760 static inline void __iomem *mv_hc_base(void __iomem *base, unsigned int hc)
761 {
762         return (base + MV_SATAHC0_REG_BASE + (hc * MV_SATAHC_REG_SZ));
763 }
764
765 static inline void __iomem *mv_hc_base_from_port(void __iomem *base,
766                                                  unsigned int port)
767 {
768         return mv_hc_base(base, mv_hc_from_port(port));
769 }
770
771 static inline void __iomem *mv_port_base(void __iomem *base, unsigned int port)
772 {
773         return  mv_hc_base_from_port(base, port) +
774                 MV_SATAHC_ARBTR_REG_SZ +
775                 (mv_hardport_from_port(port) * MV_PORT_REG_SZ);
776 }
777
778 static void __iomem *mv5_phy_base(void __iomem *mmio, unsigned int port)
779 {
780         void __iomem *hc_mmio = mv_hc_base_from_port(mmio, port);
781         unsigned long ofs = (mv_hardport_from_port(port) + 1) * 0x100UL;
782
783         return hc_mmio + ofs;
784 }
785
786 static inline void __iomem *mv_host_base(struct ata_host *host)
787 {
788         struct mv_host_priv *hpriv = host->private_data;
789         return hpriv->base;
790 }
791
792 static inline void __iomem *mv_ap_base(struct ata_port *ap)
793 {
794         return mv_port_base(mv_host_base(ap->host), ap->port_no);
795 }
796
797 static inline int mv_get_hc_count(unsigned long port_flags)
798 {
799         return ((port_flags & MV_FLAG_DUAL_HC) ? 2 : 1);
800 }
801
802 static void mv_set_edma_ptrs(void __iomem *port_mmio,
803                              struct mv_host_priv *hpriv,
804                              struct mv_port_priv *pp)
805 {
806         u32 index;
807
808         /*
809          * initialize request queue
810          */
811         pp->req_idx &= MV_MAX_Q_DEPTH_MASK;     /* paranoia */
812         index = pp->req_idx << EDMA_REQ_Q_PTR_SHIFT;
813
814         WARN_ON(pp->crqb_dma & 0x3ff);
815         writel((pp->crqb_dma >> 16) >> 16, port_mmio + EDMA_REQ_Q_BASE_HI_OFS);
816         writelfl((pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK) | index,
817                  port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
818         writelfl(index, port_mmio + EDMA_REQ_Q_OUT_PTR_OFS);
819
820         /*
821          * initialize response queue
822          */
823         pp->resp_idx &= MV_MAX_Q_DEPTH_MASK;    /* paranoia */
824         index = pp->resp_idx << EDMA_RSP_Q_PTR_SHIFT;
825
826         WARN_ON(pp->crpb_dma & 0xff);
827         writel((pp->crpb_dma >> 16) >> 16, port_mmio + EDMA_RSP_Q_BASE_HI_OFS);
828         writelfl(index, port_mmio + EDMA_RSP_Q_IN_PTR_OFS);
829         writelfl((pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK) | index,
830                  port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
831 }
832
833 static void mv_set_main_irq_mask(struct ata_host *host,
834                                  u32 disable_bits, u32 enable_bits)
835 {
836         struct mv_host_priv *hpriv = host->private_data;
837         u32 old_mask, new_mask;
838
839         old_mask = hpriv->main_irq_mask;
840         new_mask = (old_mask & ~disable_bits) | enable_bits;
841         if (new_mask != old_mask) {
842                 hpriv->main_irq_mask = new_mask;
843                 writelfl(new_mask, hpriv->main_irq_mask_addr);
844         }
845 }
846
847 static void mv_enable_port_irqs(struct ata_port *ap,
848                                      unsigned int port_bits)
849 {
850         unsigned int shift, hardport, port = ap->port_no;
851         u32 disable_bits, enable_bits;
852
853         MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport);
854
855         disable_bits = (DONE_IRQ | ERR_IRQ) << shift;
856         enable_bits  = port_bits << shift;
857         mv_set_main_irq_mask(ap->host, disable_bits, enable_bits);
858 }
859
860 /**
861  *      mv_start_dma - Enable eDMA engine
862  *      @base: port base address
863  *      @pp: port private data
864  *
865  *      Verify the local cache of the eDMA state is accurate with a
866  *      WARN_ON.
867  *
868  *      LOCKING:
869  *      Inherited from caller.
870  */
871 static void mv_start_dma(struct ata_port *ap, void __iomem *port_mmio,
872                          struct mv_port_priv *pp, u8 protocol)
873 {
874         int want_ncq = (protocol == ATA_PROT_NCQ);
875
876         if (pp->pp_flags & MV_PP_FLAG_EDMA_EN) {
877                 int using_ncq = ((pp->pp_flags & MV_PP_FLAG_NCQ_EN) != 0);
878                 if (want_ncq != using_ncq)
879                         mv_stop_edma(ap);
880         }
881         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN)) {
882                 struct mv_host_priv *hpriv = ap->host->private_data;
883                 int hardport = mv_hardport_from_port(ap->port_no);
884                 void __iomem *hc_mmio = mv_hc_base_from_port(
885                                         mv_host_base(ap->host), hardport);
886                 u32 hc_irq_cause, ipending;
887
888                 /* clear EDMA event indicators, if any */
889                 writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
890
891                 /* clear EDMA interrupt indicator, if any */
892                 hc_irq_cause = readl(hc_mmio + HC_IRQ_CAUSE_OFS);
893                 ipending = (DEV_IRQ | DMA_IRQ) << hardport;
894                 if (hc_irq_cause & ipending) {
895                         writelfl(hc_irq_cause & ~ipending,
896                                  hc_mmio + HC_IRQ_CAUSE_OFS);
897                 }
898
899                 mv_edma_cfg(ap, want_ncq);
900
901                 /* clear FIS IRQ Cause */
902                 if (IS_GEN_IIE(hpriv))
903                         writelfl(0, port_mmio + SATA_FIS_IRQ_CAUSE_OFS);
904
905                 mv_set_edma_ptrs(port_mmio, hpriv, pp);
906                 mv_enable_port_irqs(ap, DONE_IRQ|ERR_IRQ);
907
908                 writelfl(EDMA_EN, port_mmio + EDMA_CMD_OFS);
909                 pp->pp_flags |= MV_PP_FLAG_EDMA_EN;
910         }
911 }
912
913 static void mv_wait_for_edma_empty_idle(struct ata_port *ap)
914 {
915         void __iomem *port_mmio = mv_ap_base(ap);
916         const u32 empty_idle = (EDMA_STATUS_CACHE_EMPTY | EDMA_STATUS_IDLE);
917         const int per_loop = 5, timeout = (15 * 1000 / per_loop);
918         int i;
919
920         /*
921          * Wait for the EDMA engine to finish transactions in progress.
922          * No idea what a good "timeout" value might be, but measurements
923          * indicate that it often requires hundreds of microseconds
924          * with two drives in-use.  So we use the 15msec value above
925          * as a rough guess at what even more drives might require.
926          */
927         for (i = 0; i < timeout; ++i) {
928                 u32 edma_stat = readl(port_mmio + EDMA_STATUS_OFS);
929                 if ((edma_stat & empty_idle) == empty_idle)
930                         break;
931                 udelay(per_loop);
932         }
933         /* ata_port_printk(ap, KERN_INFO, "%s: %u+ usecs\n", __func__, i); */
934 }
935
936 /**
937  *      mv_stop_edma_engine - Disable eDMA engine
938  *      @port_mmio: io base address
939  *
940  *      LOCKING:
941  *      Inherited from caller.
942  */
943 static int mv_stop_edma_engine(void __iomem *port_mmio)
944 {
945         int i;
946
947         /* Disable eDMA.  The disable bit auto clears. */
948         writelfl(EDMA_DS, port_mmio + EDMA_CMD_OFS);
949
950         /* Wait for the chip to confirm eDMA is off. */
951         for (i = 10000; i > 0; i--) {
952                 u32 reg = readl(port_mmio + EDMA_CMD_OFS);
953                 if (!(reg & EDMA_EN))
954                         return 0;
955                 udelay(10);
956         }
957         return -EIO;
958 }
959
960 static int mv_stop_edma(struct ata_port *ap)
961 {
962         void __iomem *port_mmio = mv_ap_base(ap);
963         struct mv_port_priv *pp = ap->private_data;
964
965         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN))
966                 return 0;
967         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
968         mv_wait_for_edma_empty_idle(ap);
969         if (mv_stop_edma_engine(port_mmio)) {
970                 ata_port_printk(ap, KERN_ERR, "Unable to stop eDMA\n");
971                 return -EIO;
972         }
973         return 0;
974 }
975
976 #ifdef ATA_DEBUG
977 static void mv_dump_mem(void __iomem *start, unsigned bytes)
978 {
979         int b, w;
980         for (b = 0; b < bytes; ) {
981                 DPRINTK("%p: ", start + b);
982                 for (w = 0; b < bytes && w < 4; w++) {
983                         printk("%08x ", readl(start + b));
984                         b += sizeof(u32);
985                 }
986                 printk("\n");
987         }
988 }
989 #endif
990
991 static void mv_dump_pci_cfg(struct pci_dev *pdev, unsigned bytes)
992 {
993 #ifdef ATA_DEBUG
994         int b, w;
995         u32 dw;
996         for (b = 0; b < bytes; ) {
997                 DPRINTK("%02x: ", b);
998                 for (w = 0; b < bytes && w < 4; w++) {
999                         (void) pci_read_config_dword(pdev, b, &dw);
1000                         printk("%08x ", dw);
1001                         b += sizeof(u32);
1002                 }
1003                 printk("\n");
1004         }
1005 #endif
1006 }
1007 static void mv_dump_all_regs(void __iomem *mmio_base, int port,
1008                              struct pci_dev *pdev)
1009 {
1010 #ifdef ATA_DEBUG
1011         void __iomem *hc_base = mv_hc_base(mmio_base,
1012                                            port >> MV_PORT_HC_SHIFT);
1013         void __iomem *port_base;
1014         int start_port, num_ports, p, start_hc, num_hcs, hc;
1015
1016         if (0 > port) {
1017                 start_hc = start_port = 0;
1018                 num_ports = 8;          /* shld be benign for 4 port devs */
1019                 num_hcs = 2;
1020         } else {
1021                 start_hc = port >> MV_PORT_HC_SHIFT;
1022                 start_port = port;
1023                 num_ports = num_hcs = 1;
1024         }
1025         DPRINTK("All registers for port(s) %u-%u:\n", start_port,
1026                 num_ports > 1 ? num_ports - 1 : start_port);
1027
1028         if (NULL != pdev) {
1029                 DPRINTK("PCI config space regs:\n");
1030                 mv_dump_pci_cfg(pdev, 0x68);
1031         }
1032         DPRINTK("PCI regs:\n");
1033         mv_dump_mem(mmio_base+0xc00, 0x3c);
1034         mv_dump_mem(mmio_base+0xd00, 0x34);
1035         mv_dump_mem(mmio_base+0xf00, 0x4);
1036         mv_dump_mem(mmio_base+0x1d00, 0x6c);
1037         for (hc = start_hc; hc < start_hc + num_hcs; hc++) {
1038                 hc_base = mv_hc_base(mmio_base, hc);
1039                 DPRINTK("HC regs (HC %i):\n", hc);
1040                 mv_dump_mem(hc_base, 0x1c);
1041         }
1042         for (p = start_port; p < start_port + num_ports; p++) {
1043                 port_base = mv_port_base(mmio_base, p);
1044                 DPRINTK("EDMA regs (port %i):\n", p);
1045                 mv_dump_mem(port_base, 0x54);
1046                 DPRINTK("SATA regs (port %i):\n", p);
1047                 mv_dump_mem(port_base+0x300, 0x60);
1048         }
1049 #endif
1050 }
1051
1052 static unsigned int mv_scr_offset(unsigned int sc_reg_in)
1053 {
1054         unsigned int ofs;
1055
1056         switch (sc_reg_in) {
1057         case SCR_STATUS:
1058         case SCR_CONTROL:
1059         case SCR_ERROR:
1060                 ofs = SATA_STATUS_OFS + (sc_reg_in * sizeof(u32));
1061                 break;
1062         case SCR_ACTIVE:
1063                 ofs = SATA_ACTIVE_OFS;   /* active is not with the others */
1064                 break;
1065         default:
1066                 ofs = 0xffffffffU;
1067                 break;
1068         }
1069         return ofs;
1070 }
1071
1072 static int mv_scr_read(struct ata_port *ap, unsigned int sc_reg_in, u32 *val)
1073 {
1074         unsigned int ofs = mv_scr_offset(sc_reg_in);
1075
1076         if (ofs != 0xffffffffU) {
1077                 *val = readl(mv_ap_base(ap) + ofs);
1078                 return 0;
1079         } else
1080                 return -EINVAL;
1081 }
1082
1083 static int mv_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val)
1084 {
1085         unsigned int ofs = mv_scr_offset(sc_reg_in);
1086
1087         if (ofs != 0xffffffffU) {
1088                 writelfl(val, mv_ap_base(ap) + ofs);
1089                 return 0;
1090         } else
1091                 return -EINVAL;
1092 }
1093
1094 static void mv6_dev_config(struct ata_device *adev)
1095 {
1096         /*
1097          * Deal with Gen-II ("mv6") hardware quirks/restrictions:
1098          *
1099          * Gen-II does not support NCQ over a port multiplier
1100          *  (no FIS-based switching).
1101          *
1102          * We don't have hob_nsect when doing NCQ commands on Gen-II.
1103          * See mv_qc_prep() for more info.
1104          */
1105         if (adev->flags & ATA_DFLAG_NCQ) {
1106                 if (sata_pmp_attached(adev->link->ap)) {
1107                         adev->flags &= ~ATA_DFLAG_NCQ;
1108                         ata_dev_printk(adev, KERN_INFO,
1109                                 "NCQ disabled for command-based switching\n");
1110                 } else if (adev->max_sectors > GEN_II_NCQ_MAX_SECTORS) {
1111                         adev->max_sectors = GEN_II_NCQ_MAX_SECTORS;
1112                         ata_dev_printk(adev, KERN_INFO,
1113                                 "max_sectors limited to %u for NCQ\n",
1114                                 adev->max_sectors);
1115                 }
1116         }
1117 }
1118
1119 static int mv_qc_defer(struct ata_queued_cmd *qc)
1120 {
1121         struct ata_link *link = qc->dev->link;
1122         struct ata_port *ap = link->ap;
1123         struct mv_port_priv *pp = ap->private_data;
1124
1125         /*
1126          * Don't allow new commands if we're in a delayed EH state
1127          * for NCQ and/or FIS-based switching.
1128          */
1129         if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH)
1130                 return ATA_DEFER_PORT;
1131         /*
1132          * If the port is completely idle, then allow the new qc.
1133          */
1134         if (ap->nr_active_links == 0)
1135                 return 0;
1136
1137         /*
1138          * The port is operating in host queuing mode (EDMA) with NCQ
1139          * enabled, allow multiple NCQ commands.  EDMA also allows
1140          * queueing multiple DMA commands but libata core currently
1141          * doesn't allow it.
1142          */
1143         if ((pp->pp_flags & MV_PP_FLAG_EDMA_EN) &&
1144             (pp->pp_flags & MV_PP_FLAG_NCQ_EN) && ata_is_ncq(qc->tf.protocol))
1145                 return 0;
1146
1147         return ATA_DEFER_PORT;
1148 }
1149
1150 static void mv_config_fbs(void __iomem *port_mmio, int want_ncq, int want_fbs)
1151 {
1152         u32 new_fiscfg, old_fiscfg;
1153         u32 new_ltmode, old_ltmode;
1154         u32 new_haltcond, old_haltcond;
1155
1156         old_fiscfg   = readl(port_mmio + FISCFG_OFS);
1157         old_ltmode   = readl(port_mmio + LTMODE_OFS);
1158         old_haltcond = readl(port_mmio + EDMA_HALTCOND_OFS);
1159
1160         new_fiscfg   = old_fiscfg & ~(FISCFG_SINGLE_SYNC | FISCFG_WAIT_DEV_ERR);
1161         new_ltmode   = old_ltmode & ~LTMODE_BIT8;
1162         new_haltcond = old_haltcond | EDMA_ERR_DEV;
1163
1164         if (want_fbs) {
1165                 new_fiscfg = old_fiscfg | FISCFG_SINGLE_SYNC;
1166                 new_ltmode = old_ltmode | LTMODE_BIT8;
1167                 if (want_ncq)
1168                         new_haltcond &= ~EDMA_ERR_DEV;
1169                 else
1170                         new_fiscfg |=  FISCFG_WAIT_DEV_ERR;
1171         }
1172
1173         if (new_fiscfg != old_fiscfg)
1174                 writelfl(new_fiscfg, port_mmio + FISCFG_OFS);
1175         if (new_ltmode != old_ltmode)
1176                 writelfl(new_ltmode, port_mmio + LTMODE_OFS);
1177         if (new_haltcond != old_haltcond)
1178                 writelfl(new_haltcond, port_mmio + EDMA_HALTCOND_OFS);
1179 }
1180
1181 static void mv_60x1_errata_sata25(struct ata_port *ap, int want_ncq)
1182 {
1183         struct mv_host_priv *hpriv = ap->host->private_data;
1184         u32 old, new;
1185
1186         /* workaround for 88SX60x1 FEr SATA#25 (part 1) */
1187         old = readl(hpriv->base + MV_GPIO_PORT_CTL_OFS);
1188         if (want_ncq)
1189                 new = old | (1 << 22);
1190         else
1191                 new = old & ~(1 << 22);
1192         if (new != old)
1193                 writel(new, hpriv->base + MV_GPIO_PORT_CTL_OFS);
1194 }
1195
1196 static void mv_edma_cfg(struct ata_port *ap, int want_ncq)
1197 {
1198         u32 cfg;
1199         struct mv_port_priv *pp    = ap->private_data;
1200         struct mv_host_priv *hpriv = ap->host->private_data;
1201         void __iomem *port_mmio    = mv_ap_base(ap);
1202
1203         /* set up non-NCQ EDMA configuration */
1204         cfg = EDMA_CFG_Q_DEPTH;         /* always 0x1f for *all* chips */
1205         pp->pp_flags &= ~MV_PP_FLAG_FBS_EN;
1206
1207         if (IS_GEN_I(hpriv))
1208                 cfg |= (1 << 8);        /* enab config burst size mask */
1209
1210         else if (IS_GEN_II(hpriv)) {
1211                 cfg |= EDMA_CFG_RD_BRST_EXT | EDMA_CFG_WR_BUFF_LEN;
1212                 mv_60x1_errata_sata25(ap, want_ncq);
1213
1214         } else if (IS_GEN_IIE(hpriv)) {
1215                 int want_fbs = sata_pmp_attached(ap);
1216                 /*
1217                  * Possible future enhancement:
1218                  *
1219                  * The chip can use FBS with non-NCQ, if we allow it,
1220                  * But first we need to have the error handling in place
1221                  * for this mode (datasheet section 7.3.15.4.2.3).
1222                  * So disallow non-NCQ FBS for now.
1223                  */
1224                 want_fbs &= want_ncq;
1225
1226                 mv_config_fbs(port_mmio, want_ncq, want_fbs);
1227
1228                 if (want_fbs) {
1229                         pp->pp_flags |= MV_PP_FLAG_FBS_EN;
1230                         cfg |= EDMA_CFG_EDMA_FBS; /* FIS-based switching */
1231                 }
1232
1233                 cfg |= (1 << 23);       /* do not mask PM field in rx'd FIS */
1234                 cfg |= (1 << 22);       /* enab 4-entry host queue cache */
1235                 if (!IS_SOC(hpriv))
1236                         cfg |= (1 << 18);       /* enab early completion */
1237                 if (hpriv->hp_flags & MV_HP_CUT_THROUGH)
1238                         cfg |= (1 << 17); /* enab cut-thru (dis stor&forwrd) */
1239         }
1240
1241         if (want_ncq) {
1242                 cfg |= EDMA_CFG_NCQ;
1243                 pp->pp_flags |=  MV_PP_FLAG_NCQ_EN;
1244         } else
1245                 pp->pp_flags &= ~MV_PP_FLAG_NCQ_EN;
1246
1247         writelfl(cfg, port_mmio + EDMA_CFG_OFS);
1248 }
1249
1250 static void mv_port_free_dma_mem(struct ata_port *ap)
1251 {
1252         struct mv_host_priv *hpriv = ap->host->private_data;
1253         struct mv_port_priv *pp = ap->private_data;
1254         int tag;
1255
1256         if (pp->crqb) {
1257                 dma_pool_free(hpriv->crqb_pool, pp->crqb, pp->crqb_dma);
1258                 pp->crqb = NULL;
1259         }
1260         if (pp->crpb) {
1261                 dma_pool_free(hpriv->crpb_pool, pp->crpb, pp->crpb_dma);
1262                 pp->crpb = NULL;
1263         }
1264         /*
1265          * For GEN_I, there's no NCQ, so we have only a single sg_tbl.
1266          * For later hardware, we have one unique sg_tbl per NCQ tag.
1267          */
1268         for (tag = 0; tag < MV_MAX_Q_DEPTH; ++tag) {
1269                 if (pp->sg_tbl[tag]) {
1270                         if (tag == 0 || !IS_GEN_I(hpriv))
1271                                 dma_pool_free(hpriv->sg_tbl_pool,
1272                                               pp->sg_tbl[tag],
1273                                               pp->sg_tbl_dma[tag]);
1274                         pp->sg_tbl[tag] = NULL;
1275                 }
1276         }
1277 }
1278
1279 /**
1280  *      mv_port_start - Port specific init/start routine.
1281  *      @ap: ATA channel to manipulate
1282  *
1283  *      Allocate and point to DMA memory, init port private memory,
1284  *      zero indices.
1285  *
1286  *      LOCKING:
1287  *      Inherited from caller.
1288  */
1289 static int mv_port_start(struct ata_port *ap)
1290 {
1291         struct device *dev = ap->host->dev;
1292         struct mv_host_priv *hpriv = ap->host->private_data;
1293         struct mv_port_priv *pp;
1294         int tag;
1295
1296         pp = devm_kzalloc(dev, sizeof(*pp), GFP_KERNEL);
1297         if (!pp)
1298                 return -ENOMEM;
1299         ap->private_data = pp;
1300
1301         pp->crqb = dma_pool_alloc(hpriv->crqb_pool, GFP_KERNEL, &pp->crqb_dma);
1302         if (!pp->crqb)
1303                 return -ENOMEM;
1304         memset(pp->crqb, 0, MV_CRQB_Q_SZ);
1305
1306         pp->crpb = dma_pool_alloc(hpriv->crpb_pool, GFP_KERNEL, &pp->crpb_dma);
1307         if (!pp->crpb)
1308                 goto out_port_free_dma_mem;
1309         memset(pp->crpb, 0, MV_CRPB_Q_SZ);
1310
1311         /* 6041/6081 Rev. "C0" (and newer) are okay with async notify */
1312         if (hpriv->hp_flags & MV_HP_ERRATA_60X1C0)
1313                 ap->flags |= ATA_FLAG_AN;
1314         /*
1315          * For GEN_I, there's no NCQ, so we only allocate a single sg_tbl.
1316          * For later hardware, we need one unique sg_tbl per NCQ tag.
1317          */
1318         for (tag = 0; tag < MV_MAX_Q_DEPTH; ++tag) {
1319                 if (tag == 0 || !IS_GEN_I(hpriv)) {
1320                         pp->sg_tbl[tag] = dma_pool_alloc(hpriv->sg_tbl_pool,
1321                                               GFP_KERNEL, &pp->sg_tbl_dma[tag]);
1322                         if (!pp->sg_tbl[tag])
1323                                 goto out_port_free_dma_mem;
1324                 } else {
1325                         pp->sg_tbl[tag]     = pp->sg_tbl[0];
1326                         pp->sg_tbl_dma[tag] = pp->sg_tbl_dma[0];
1327                 }
1328         }
1329         return 0;
1330
1331 out_port_free_dma_mem:
1332         mv_port_free_dma_mem(ap);
1333         return -ENOMEM;
1334 }
1335
1336 /**
1337  *      mv_port_stop - Port specific cleanup/stop routine.
1338  *      @ap: ATA channel to manipulate
1339  *
1340  *      Stop DMA, cleanup port memory.
1341  *
1342  *      LOCKING:
1343  *      This routine uses the host lock to protect the DMA stop.
1344  */
1345 static void mv_port_stop(struct ata_port *ap)
1346 {
1347         mv_stop_edma(ap);
1348         mv_enable_port_irqs(ap, 0);
1349         mv_port_free_dma_mem(ap);
1350 }
1351
1352 /**
1353  *      mv_fill_sg - Fill out the Marvell ePRD (scatter gather) entries
1354  *      @qc: queued command whose SG list to source from
1355  *
1356  *      Populate the SG list and mark the last entry.
1357  *
1358  *      LOCKING:
1359  *      Inherited from caller.
1360  */
1361 static void mv_fill_sg(struct ata_queued_cmd *qc)
1362 {
1363         struct mv_port_priv *pp = qc->ap->private_data;
1364         struct scatterlist *sg;
1365         struct mv_sg *mv_sg, *last_sg = NULL;
1366         unsigned int si;
1367
1368         mv_sg = pp->sg_tbl[qc->tag];
1369         for_each_sg(qc->sg, sg, qc->n_elem, si) {
1370                 dma_addr_t addr = sg_dma_address(sg);
1371                 u32 sg_len = sg_dma_len(sg);
1372
1373                 while (sg_len) {
1374                         u32 offset = addr & 0xffff;
1375                         u32 len = sg_len;
1376
1377                         if ((offset + sg_len > 0x10000))
1378                                 len = 0x10000 - offset;
1379
1380                         mv_sg->addr = cpu_to_le32(addr & 0xffffffff);
1381                         mv_sg->addr_hi = cpu_to_le32((addr >> 16) >> 16);
1382                         mv_sg->flags_size = cpu_to_le32(len & 0xffff);
1383
1384                         sg_len -= len;
1385                         addr += len;
1386
1387                         last_sg = mv_sg;
1388                         mv_sg++;
1389                 }
1390         }
1391
1392         if (likely(last_sg))
1393                 last_sg->flags_size |= cpu_to_le32(EPRD_FLAG_END_OF_TBL);
1394 }
1395
1396 static void mv_crqb_pack_cmd(__le16 *cmdw, u8 data, u8 addr, unsigned last)
1397 {
1398         u16 tmp = data | (addr << CRQB_CMD_ADDR_SHIFT) | CRQB_CMD_CS |
1399                 (last ? CRQB_CMD_LAST : 0);
1400         *cmdw = cpu_to_le16(tmp);
1401 }
1402
1403 /**
1404  *      mv_qc_prep - Host specific command preparation.
1405  *      @qc: queued command to prepare
1406  *
1407  *      This routine simply redirects to the general purpose routine
1408  *      if command is not DMA.  Else, it handles prep of the CRQB
1409  *      (command request block), does some sanity checking, and calls
1410  *      the SG load routine.
1411  *
1412  *      LOCKING:
1413  *      Inherited from caller.
1414  */
1415 static void mv_qc_prep(struct ata_queued_cmd *qc)
1416 {
1417         struct ata_port *ap = qc->ap;
1418         struct mv_port_priv *pp = ap->private_data;
1419         __le16 *cw;
1420         struct ata_taskfile *tf;
1421         u16 flags = 0;
1422         unsigned in_index;
1423
1424         if ((qc->tf.protocol != ATA_PROT_DMA) &&
1425             (qc->tf.protocol != ATA_PROT_NCQ))
1426                 return;
1427
1428         /* Fill in command request block
1429          */
1430         if (!(qc->tf.flags & ATA_TFLAG_WRITE))
1431                 flags |= CRQB_FLAG_READ;
1432         WARN_ON(MV_MAX_Q_DEPTH <= qc->tag);
1433         flags |= qc->tag << CRQB_TAG_SHIFT;
1434         flags |= (qc->dev->link->pmp & 0xf) << CRQB_PMP_SHIFT;
1435
1436         /* get current queue index from software */
1437         in_index = pp->req_idx;
1438
1439         pp->crqb[in_index].sg_addr =
1440                 cpu_to_le32(pp->sg_tbl_dma[qc->tag] & 0xffffffff);
1441         pp->crqb[in_index].sg_addr_hi =
1442                 cpu_to_le32((pp->sg_tbl_dma[qc->tag] >> 16) >> 16);
1443         pp->crqb[in_index].ctrl_flags = cpu_to_le16(flags);
1444
1445         cw = &pp->crqb[in_index].ata_cmd[0];
1446         tf = &qc->tf;
1447
1448         /* Sadly, the CRQB cannot accomodate all registers--there are
1449          * only 11 bytes...so we must pick and choose required
1450          * registers based on the command.  So, we drop feature and
1451          * hob_feature for [RW] DMA commands, but they are needed for
1452          * NCQ.  NCQ will drop hob_nsect.
1453          */
1454         switch (tf->command) {
1455         case ATA_CMD_READ:
1456         case ATA_CMD_READ_EXT:
1457         case ATA_CMD_WRITE:
1458         case ATA_CMD_WRITE_EXT:
1459         case ATA_CMD_WRITE_FUA_EXT:
1460                 mv_crqb_pack_cmd(cw++, tf->hob_nsect, ATA_REG_NSECT, 0);
1461                 break;
1462         case ATA_CMD_FPDMA_READ:
1463         case ATA_CMD_FPDMA_WRITE:
1464                 mv_crqb_pack_cmd(cw++, tf->hob_feature, ATA_REG_FEATURE, 0);
1465                 mv_crqb_pack_cmd(cw++, tf->feature, ATA_REG_FEATURE, 0);
1466                 break;
1467         default:
1468                 /* The only other commands EDMA supports in non-queued and
1469                  * non-NCQ mode are: [RW] STREAM DMA and W DMA FUA EXT, none
1470                  * of which are defined/used by Linux.  If we get here, this
1471                  * driver needs work.
1472                  *
1473                  * FIXME: modify libata to give qc_prep a return value and
1474                  * return error here.
1475                  */
1476                 BUG_ON(tf->command);
1477                 break;
1478         }
1479         mv_crqb_pack_cmd(cw++, tf->nsect, ATA_REG_NSECT, 0);
1480         mv_crqb_pack_cmd(cw++, tf->hob_lbal, ATA_REG_LBAL, 0);
1481         mv_crqb_pack_cmd(cw++, tf->lbal, ATA_REG_LBAL, 0);
1482         mv_crqb_pack_cmd(cw++, tf->hob_lbam, ATA_REG_LBAM, 0);
1483         mv_crqb_pack_cmd(cw++, tf->lbam, ATA_REG_LBAM, 0);
1484         mv_crqb_pack_cmd(cw++, tf->hob_lbah, ATA_REG_LBAH, 0);
1485         mv_crqb_pack_cmd(cw++, tf->lbah, ATA_REG_LBAH, 0);
1486         mv_crqb_pack_cmd(cw++, tf->device, ATA_REG_DEVICE, 0);
1487         mv_crqb_pack_cmd(cw++, tf->command, ATA_REG_CMD, 1);    /* last */
1488
1489         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
1490                 return;
1491         mv_fill_sg(qc);
1492 }
1493
1494 /**
1495  *      mv_qc_prep_iie - Host specific command preparation.
1496  *      @qc: queued command to prepare
1497  *
1498  *      This routine simply redirects to the general purpose routine
1499  *      if command is not DMA.  Else, it handles prep of the CRQB
1500  *      (command request block), does some sanity checking, and calls
1501  *      the SG load routine.
1502  *
1503  *      LOCKING:
1504  *      Inherited from caller.
1505  */
1506 static void mv_qc_prep_iie(struct ata_queued_cmd *qc)
1507 {
1508         struct ata_port *ap = qc->ap;
1509         struct mv_port_priv *pp = ap->private_data;
1510         struct mv_crqb_iie *crqb;
1511         struct ata_taskfile *tf;
1512         unsigned in_index;
1513         u32 flags = 0;
1514
1515         if ((qc->tf.protocol != ATA_PROT_DMA) &&
1516             (qc->tf.protocol != ATA_PROT_NCQ))
1517                 return;
1518
1519         /* Fill in Gen IIE command request block */
1520         if (!(qc->tf.flags & ATA_TFLAG_WRITE))
1521                 flags |= CRQB_FLAG_READ;
1522
1523         WARN_ON(MV_MAX_Q_DEPTH <= qc->tag);
1524         flags |= qc->tag << CRQB_TAG_SHIFT;
1525         flags |= qc->tag << CRQB_HOSTQ_SHIFT;
1526         flags |= (qc->dev->link->pmp & 0xf) << CRQB_PMP_SHIFT;
1527
1528         /* get current queue index from software */
1529         in_index = pp->req_idx;
1530
1531         crqb = (struct mv_crqb_iie *) &pp->crqb[in_index];
1532         crqb->addr = cpu_to_le32(pp->sg_tbl_dma[qc->tag] & 0xffffffff);
1533         crqb->addr_hi = cpu_to_le32((pp->sg_tbl_dma[qc->tag] >> 16) >> 16);
1534         crqb->flags = cpu_to_le32(flags);
1535
1536         tf = &qc->tf;
1537         crqb->ata_cmd[0] = cpu_to_le32(
1538                         (tf->command << 16) |
1539                         (tf->feature << 24)
1540                 );
1541         crqb->ata_cmd[1] = cpu_to_le32(
1542                         (tf->lbal << 0) |
1543                         (tf->lbam << 8) |
1544                         (tf->lbah << 16) |
1545                         (tf->device << 24)
1546                 );
1547         crqb->ata_cmd[2] = cpu_to_le32(
1548                         (tf->hob_lbal << 0) |
1549                         (tf->hob_lbam << 8) |
1550                         (tf->hob_lbah << 16) |
1551                         (tf->hob_feature << 24)
1552                 );
1553         crqb->ata_cmd[3] = cpu_to_le32(
1554                         (tf->nsect << 0) |
1555                         (tf->hob_nsect << 8)
1556                 );
1557
1558         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
1559                 return;
1560         mv_fill_sg(qc);
1561 }
1562
1563 /**
1564  *      mv_qc_issue - Initiate a command to the host
1565  *      @qc: queued command to start
1566  *
1567  *      This routine simply redirects to the general purpose routine
1568  *      if command is not DMA.  Else, it sanity checks our local
1569  *      caches of the request producer/consumer indices then enables
1570  *      DMA and bumps the request producer index.
1571  *
1572  *      LOCKING:
1573  *      Inherited from caller.
1574  */
1575 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc)
1576 {
1577         struct ata_port *ap = qc->ap;
1578         void __iomem *port_mmio = mv_ap_base(ap);
1579         struct mv_port_priv *pp = ap->private_data;
1580         u32 in_index;
1581
1582         if ((qc->tf.protocol != ATA_PROT_DMA) &&
1583             (qc->tf.protocol != ATA_PROT_NCQ)) {
1584                 static int limit_warnings = 10;
1585                 /*
1586                  * Errata SATA#16, SATA#24: warn if multiple DRQs expected.
1587                  *
1588                  * Someday, we might implement special polling workarounds
1589                  * for these, but it all seems rather unnecessary since we
1590                  * normally use only DMA for commands which transfer more
1591                  * than a single block of data.
1592                  *
1593                  * Much of the time, this could just work regardless.
1594                  * So for now, just log the incident, and allow the attempt.
1595                  */
1596                 if (limit_warnings > 0 && (qc->nbytes / qc->sect_size) > 1) {
1597                         --limit_warnings;
1598                         ata_link_printk(qc->dev->link, KERN_WARNING, DRV_NAME
1599                                         ": attempting PIO w/multiple DRQ: "
1600                                         "this may fail due to h/w errata\n");
1601                 }
1602                 /*
1603                  * We're about to send a non-EDMA capable command to the
1604                  * port.  Turn off EDMA so there won't be problems accessing
1605                  * shadow block, etc registers.
1606                  */
1607                 mv_stop_edma(ap);
1608                 mv_enable_port_irqs(ap, ERR_IRQ);
1609                 mv_pmp_select(ap, qc->dev->link->pmp);
1610                 return ata_sff_qc_issue(qc);
1611         }
1612
1613         mv_start_dma(ap, port_mmio, pp, qc->tf.protocol);
1614
1615         pp->req_idx = (pp->req_idx + 1) & MV_MAX_Q_DEPTH_MASK;
1616         in_index = pp->req_idx << EDMA_REQ_Q_PTR_SHIFT;
1617
1618         /* and write the request in pointer to kick the EDMA to life */
1619         writelfl((pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK) | in_index,
1620                  port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
1621
1622         return 0;
1623 }
1624
1625 static struct ata_queued_cmd *mv_get_active_qc(struct ata_port *ap)
1626 {
1627         struct mv_port_priv *pp = ap->private_data;
1628         struct ata_queued_cmd *qc;
1629
1630         if (pp->pp_flags & MV_PP_FLAG_NCQ_EN)
1631                 return NULL;
1632         qc = ata_qc_from_tag(ap, ap->link.active_tag);
1633         if (qc && (qc->tf.flags & ATA_TFLAG_POLLING))
1634                 qc = NULL;
1635         return qc;
1636 }
1637
1638 static void mv_pmp_error_handler(struct ata_port *ap)
1639 {
1640         unsigned int pmp, pmp_map;
1641         struct mv_port_priv *pp = ap->private_data;
1642
1643         if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH) {
1644                 /*
1645                  * Perform NCQ error analysis on failed PMPs
1646                  * before we freeze the port entirely.
1647                  *
1648                  * The failed PMPs are marked earlier by mv_pmp_eh_prep().
1649                  */
1650                 pmp_map = pp->delayed_eh_pmp_map;
1651                 pp->pp_flags &= ~MV_PP_FLAG_DELAYED_EH;
1652                 for (pmp = 0; pmp_map != 0; pmp++) {
1653                         unsigned int this_pmp = (1 << pmp);
1654                         if (pmp_map & this_pmp) {
1655                                 struct ata_link *link = &ap->pmp_link[pmp];
1656                                 pmp_map &= ~this_pmp;
1657                                 ata_eh_analyze_ncq_error(link);
1658                         }
1659                 }
1660                 ata_port_freeze(ap);
1661         }
1662         sata_pmp_error_handler(ap);
1663 }
1664
1665 static unsigned int mv_get_err_pmp_map(struct ata_port *ap)
1666 {
1667         void __iomem *port_mmio = mv_ap_base(ap);
1668
1669         return readl(port_mmio + SATA_TESTCTL_OFS) >> 16;
1670 }
1671
1672 static void mv_pmp_eh_prep(struct ata_port *ap, unsigned int pmp_map)
1673 {
1674         struct ata_eh_info *ehi;
1675         unsigned int pmp;
1676
1677         /*
1678          * Initialize EH info for PMPs which saw device errors
1679          */
1680         ehi = &ap->link.eh_info;
1681         for (pmp = 0; pmp_map != 0; pmp++) {
1682                 unsigned int this_pmp = (1 << pmp);
1683                 if (pmp_map & this_pmp) {
1684                         struct ata_link *link = &ap->pmp_link[pmp];
1685
1686                         pmp_map &= ~this_pmp;
1687                         ehi = &link->eh_info;
1688                         ata_ehi_clear_desc(ehi);
1689                         ata_ehi_push_desc(ehi, "dev err");
1690                         ehi->err_mask |= AC_ERR_DEV;
1691                         ehi->action |= ATA_EH_RESET;
1692                         ata_link_abort(link);
1693                 }
1694         }
1695 }
1696
1697 static int mv_req_q_empty(struct ata_port *ap)
1698 {
1699         void __iomem *port_mmio = mv_ap_base(ap);
1700         u32 in_ptr, out_ptr;
1701
1702         in_ptr  = (readl(port_mmio + EDMA_REQ_Q_IN_PTR_OFS)
1703                         >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
1704         out_ptr = (readl(port_mmio + EDMA_REQ_Q_OUT_PTR_OFS)
1705                         >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
1706         return (in_ptr == out_ptr);     /* 1 == queue_is_empty */
1707 }
1708
1709 static int mv_handle_fbs_ncq_dev_err(struct ata_port *ap)
1710 {
1711         struct mv_port_priv *pp = ap->private_data;
1712         int failed_links;
1713         unsigned int old_map, new_map;
1714
1715         /*
1716          * Device error during FBS+NCQ operation:
1717          *
1718          * Set a port flag to prevent further I/O being enqueued.
1719          * Leave the EDMA running to drain outstanding commands from this port.
1720          * Perform the post-mortem/EH only when all responses are complete.
1721          * Follow recovery sequence from 6042/7042 datasheet (7.3.15.4.2.2).
1722          */
1723         if (!(pp->pp_flags & MV_PP_FLAG_DELAYED_EH)) {
1724                 pp->pp_flags |= MV_PP_FLAG_DELAYED_EH;
1725                 pp->delayed_eh_pmp_map = 0;
1726         }
1727         old_map = pp->delayed_eh_pmp_map;
1728         new_map = old_map | mv_get_err_pmp_map(ap);
1729
1730         if (old_map != new_map) {
1731                 pp->delayed_eh_pmp_map = new_map;
1732                 mv_pmp_eh_prep(ap, new_map & ~old_map);
1733         }
1734         failed_links = hweight16(new_map);
1735
1736         ata_port_printk(ap, KERN_INFO, "%s: pmp_map=%04x qc_map=%04x "
1737                         "failed_links=%d nr_active_links=%d\n",
1738                         __func__, pp->delayed_eh_pmp_map,
1739                         ap->qc_active, failed_links,
1740                         ap->nr_active_links);
1741
1742         if (ap->nr_active_links <= failed_links && mv_req_q_empty(ap)) {
1743                 mv_process_crpb_entries(ap, pp);
1744                 mv_stop_edma(ap);
1745                 mv_eh_freeze(ap);
1746                 ata_port_printk(ap, KERN_INFO, "%s: done\n", __func__);
1747                 return 1;       /* handled */
1748         }
1749         ata_port_printk(ap, KERN_INFO, "%s: waiting\n", __func__);
1750         return 1;       /* handled */
1751 }
1752
1753 static int mv_handle_fbs_non_ncq_dev_err(struct ata_port *ap)
1754 {
1755         /*
1756          * Possible future enhancement:
1757          *
1758          * FBS+non-NCQ operation is not yet implemented.
1759          * See related notes in mv_edma_cfg().
1760          *
1761          * Device error during FBS+non-NCQ operation:
1762          *
1763          * We need to snapshot the shadow registers for each failed command.
1764          * Follow recovery sequence from 6042/7042 datasheet (7.3.15.4.2.3).
1765          */
1766         return 0;       /* not handled */
1767 }
1768
1769 static int mv_handle_dev_err(struct ata_port *ap, u32 edma_err_cause)
1770 {
1771         struct mv_port_priv *pp = ap->private_data;
1772
1773         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN))
1774                 return 0;       /* EDMA was not active: not handled */
1775         if (!(pp->pp_flags & MV_PP_FLAG_FBS_EN))
1776                 return 0;       /* FBS was not active: not handled */
1777
1778         if (!(edma_err_cause & EDMA_ERR_DEV))
1779                 return 0;       /* non DEV error: not handled */
1780         edma_err_cause &= ~EDMA_ERR_IRQ_TRANSIENT;
1781         if (edma_err_cause & ~(EDMA_ERR_DEV | EDMA_ERR_SELF_DIS))
1782                 return 0;       /* other problems: not handled */
1783
1784         if (pp->pp_flags & MV_PP_FLAG_NCQ_EN) {
1785                 /*
1786                  * EDMA should NOT have self-disabled for this case.
1787                  * If it did, then something is wrong elsewhere,
1788                  * and we cannot handle it here.
1789                  */
1790                 if (edma_err_cause & EDMA_ERR_SELF_DIS) {
1791                         ata_port_printk(ap, KERN_WARNING,
1792                                 "%s: err_cause=0x%x pp_flags=0x%x\n",
1793                                 __func__, edma_err_cause, pp->pp_flags);
1794                         return 0; /* not handled */
1795                 }
1796                 return mv_handle_fbs_ncq_dev_err(ap);
1797         } else {
1798                 /*
1799                  * EDMA should have self-disabled for this case.
1800                  * If it did not, then something is wrong elsewhere,
1801                  * and we cannot handle it here.
1802                  */
1803                 if (!(edma_err_cause & EDMA_ERR_SELF_DIS)) {
1804                         ata_port_printk(ap, KERN_WARNING,
1805                                 "%s: err_cause=0x%x pp_flags=0x%x\n",
1806                                 __func__, edma_err_cause, pp->pp_flags);
1807                         return 0; /* not handled */
1808                 }
1809                 return mv_handle_fbs_non_ncq_dev_err(ap);
1810         }
1811         return 0;       /* not handled */
1812 }
1813
1814 static void mv_unexpected_intr(struct ata_port *ap, int edma_was_enabled)
1815 {
1816         struct ata_eh_info *ehi = &ap->link.eh_info;
1817         char *when = "idle";
1818
1819         ata_ehi_clear_desc(ehi);
1820         if (!ap || (ap->flags & ATA_FLAG_DISABLED)) {
1821                 when = "disabled";
1822         } else if (edma_was_enabled) {
1823                 when = "EDMA enabled";
1824         } else {
1825                 struct ata_queued_cmd *qc = ata_qc_from_tag(ap, ap->link.active_tag);
1826                 if (qc && (qc->tf.flags & ATA_TFLAG_POLLING))
1827                         when = "polling";
1828         }
1829         ata_ehi_push_desc(ehi, "unexpected device interrupt while %s", when);
1830         ehi->err_mask |= AC_ERR_OTHER;
1831         ehi->action   |= ATA_EH_RESET;
1832         ata_port_freeze(ap);
1833 }
1834
1835 /**
1836  *      mv_err_intr - Handle error interrupts on the port
1837  *      @ap: ATA channel to manipulate
1838  *      @qc: affected command (non-NCQ), or NULL
1839  *
1840  *      Most cases require a full reset of the chip's state machine,
1841  *      which also performs a COMRESET.
1842  *      Also, if the port disabled DMA, update our cached copy to match.
1843  *
1844  *      LOCKING:
1845  *      Inherited from caller.
1846  */
1847 static void mv_err_intr(struct ata_port *ap)
1848 {
1849         void __iomem *port_mmio = mv_ap_base(ap);
1850         u32 edma_err_cause, eh_freeze_mask, serr = 0;
1851         u32 fis_cause = 0;
1852         struct mv_port_priv *pp = ap->private_data;
1853         struct mv_host_priv *hpriv = ap->host->private_data;
1854         unsigned int action = 0, err_mask = 0;
1855         struct ata_eh_info *ehi = &ap->link.eh_info;
1856         struct ata_queued_cmd *qc;
1857         int abort = 0;
1858
1859         /*
1860          * Read and clear the SError and err_cause bits.
1861          * For GenIIe, if EDMA_ERR_TRANS_IRQ_7 is set, we also must read/clear
1862          * the FIS_IRQ_CAUSE register before clearing edma_err_cause.
1863          */
1864         sata_scr_read(&ap->link, SCR_ERROR, &serr);
1865         sata_scr_write_flush(&ap->link, SCR_ERROR, serr);
1866
1867         edma_err_cause = readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1868         if (IS_GEN_IIE(hpriv) && (edma_err_cause & EDMA_ERR_TRANS_IRQ_7)) {
1869                 fis_cause = readl(port_mmio + SATA_FIS_IRQ_CAUSE_OFS);
1870                 writelfl(~fis_cause, port_mmio + SATA_FIS_IRQ_CAUSE_OFS);
1871         }
1872         writelfl(~edma_err_cause, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1873
1874         if (edma_err_cause & EDMA_ERR_DEV) {
1875                 /*
1876                  * Device errors during FIS-based switching operation
1877                  * require special handling.
1878                  */
1879                 if (mv_handle_dev_err(ap, edma_err_cause))
1880                         return;
1881         }
1882
1883         qc = mv_get_active_qc(ap);
1884         ata_ehi_clear_desc(ehi);
1885         ata_ehi_push_desc(ehi, "edma_err_cause=%08x pp_flags=%08x",
1886                           edma_err_cause, pp->pp_flags);
1887
1888         if (IS_GEN_IIE(hpriv) && (edma_err_cause & EDMA_ERR_TRANS_IRQ_7)) {
1889                 ata_ehi_push_desc(ehi, "fis_cause=%08x", fis_cause);
1890                 if (fis_cause & SATA_FIS_IRQ_AN) {
1891                         u32 ec = edma_err_cause &
1892                                ~(EDMA_ERR_TRANS_IRQ_7 | EDMA_ERR_IRQ_TRANSIENT);
1893                         sata_async_notification(ap);
1894                         if (!ec)
1895                                 return; /* Just an AN; no need for the nukes */
1896                         ata_ehi_push_desc(ehi, "SDB notify");
1897                 }
1898         }
1899         /*
1900          * All generations share these EDMA error cause bits:
1901          */
1902         if (edma_err_cause & EDMA_ERR_DEV) {
1903                 err_mask |= AC_ERR_DEV;
1904                 action |= ATA_EH_RESET;
1905                 ata_ehi_push_desc(ehi, "dev error");
1906         }
1907         if (edma_err_cause & (EDMA_ERR_D_PAR | EDMA_ERR_PRD_PAR |
1908                         EDMA_ERR_CRQB_PAR | EDMA_ERR_CRPB_PAR |
1909                         EDMA_ERR_INTRL_PAR)) {
1910                 err_mask |= AC_ERR_ATA_BUS;
1911                 action |= ATA_EH_RESET;
1912                 ata_ehi_push_desc(ehi, "parity error");
1913         }
1914         if (edma_err_cause & (EDMA_ERR_DEV_DCON | EDMA_ERR_DEV_CON)) {
1915                 ata_ehi_hotplugged(ehi);
1916                 ata_ehi_push_desc(ehi, edma_err_cause & EDMA_ERR_DEV_DCON ?
1917                         "dev disconnect" : "dev connect");
1918                 action |= ATA_EH_RESET;
1919         }
1920
1921         /*
1922          * Gen-I has a different SELF_DIS bit,
1923          * different FREEZE bits, and no SERR bit:
1924          */
1925         if (IS_GEN_I(hpriv)) {
1926                 eh_freeze_mask = EDMA_EH_FREEZE_5;
1927                 if (edma_err_cause & EDMA_ERR_SELF_DIS_5) {
1928                         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
1929                         ata_ehi_push_desc(ehi, "EDMA self-disable");
1930                 }
1931         } else {
1932                 eh_freeze_mask = EDMA_EH_FREEZE;
1933                 if (edma_err_cause & EDMA_ERR_SELF_DIS) {
1934                         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
1935                         ata_ehi_push_desc(ehi, "EDMA self-disable");
1936                 }
1937                 if (edma_err_cause & EDMA_ERR_SERR) {
1938                         ata_ehi_push_desc(ehi, "SError=%08x", serr);
1939                         err_mask |= AC_ERR_ATA_BUS;
1940                         action |= ATA_EH_RESET;
1941                 }
1942         }
1943
1944         if (!err_mask) {
1945                 err_mask = AC_ERR_OTHER;
1946                 action |= ATA_EH_RESET;
1947         }
1948
1949         ehi->serror |= serr;
1950         ehi->action |= action;
1951
1952         if (qc)
1953                 qc->err_mask |= err_mask;
1954         else
1955                 ehi->err_mask |= err_mask;
1956
1957         if (err_mask == AC_ERR_DEV) {
1958                 /*
1959                  * Cannot do ata_port_freeze() here,
1960                  * because it would kill PIO access,
1961                  * which is needed for further diagnosis.
1962                  */
1963                 mv_eh_freeze(ap);
1964                 abort = 1;
1965         } else if (edma_err_cause & eh_freeze_mask) {
1966                 /*
1967                  * Note to self: ata_port_freeze() calls ata_port_abort()
1968                  */
1969                 ata_port_freeze(ap);
1970         } else {
1971                 abort = 1;
1972         }
1973
1974         if (abort) {
1975                 if (qc)
1976                         ata_link_abort(qc->dev->link);
1977                 else
1978                         ata_port_abort(ap);
1979         }
1980 }
1981
1982 static void mv_process_crpb_response(struct ata_port *ap,
1983                 struct mv_crpb *response, unsigned int tag, int ncq_enabled)
1984 {
1985         struct ata_queued_cmd *qc = ata_qc_from_tag(ap, tag);
1986
1987         if (qc) {
1988                 u8 ata_status;
1989                 u16 edma_status = le16_to_cpu(response->flags);
1990                 /*
1991                  * edma_status from a response queue entry:
1992                  *   LSB is from EDMA_ERR_IRQ_CAUSE_OFS (non-NCQ only).
1993                  *   MSB is saved ATA status from command completion.
1994                  */
1995                 if (!ncq_enabled) {
1996                         u8 err_cause = edma_status & 0xff & ~EDMA_ERR_DEV;
1997                         if (err_cause) {
1998                                 /*
1999                                  * Error will be seen/handled by mv_err_intr().
2000                                  * So do nothing at all here.
2001                                  */
2002                                 return;
2003                         }
2004                 }
2005                 ata_status = edma_status >> CRPB_FLAG_STATUS_SHIFT;
2006                 if (!ac_err_mask(ata_status))
2007                         ata_qc_complete(qc);
2008                 /* else: leave it for mv_err_intr() */
2009         } else {
2010                 ata_port_printk(ap, KERN_ERR, "%s: no qc for tag=%d\n",
2011                                 __func__, tag);
2012         }
2013 }
2014
2015 static void mv_process_crpb_entries(struct ata_port *ap, struct mv_port_priv *pp)
2016 {
2017         void __iomem *port_mmio = mv_ap_base(ap);
2018         struct mv_host_priv *hpriv = ap->host->private_data;
2019         u32 in_index;
2020         bool work_done = false;
2021         int ncq_enabled = (pp->pp_flags & MV_PP_FLAG_NCQ_EN);
2022
2023         /* Get the hardware queue position index */
2024         in_index = (readl(port_mmio + EDMA_RSP_Q_IN_PTR_OFS)
2025                         >> EDMA_RSP_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
2026
2027         /* Process new responses from since the last time we looked */
2028         while (in_index != pp->resp_idx) {
2029                 unsigned int tag;
2030                 struct mv_crpb *response = &pp->crpb[pp->resp_idx];
2031
2032                 pp->resp_idx = (pp->resp_idx + 1) & MV_MAX_Q_DEPTH_MASK;
2033
2034                 if (IS_GEN_I(hpriv)) {
2035                         /* 50xx: no NCQ, only one command active at a time */
2036                         tag = ap->link.active_tag;
2037                 } else {
2038                         /* Gen II/IIE: get command tag from CRPB entry */
2039                         tag = le16_to_cpu(response->id) & 0x1f;
2040                 }
2041                 mv_process_crpb_response(ap, response, tag, ncq_enabled);
2042                 work_done = true;
2043         }
2044
2045         /* Update the software queue position index in hardware */
2046         if (work_done)
2047                 writelfl((pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK) |
2048                          (pp->resp_idx << EDMA_RSP_Q_PTR_SHIFT),
2049                          port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
2050 }
2051
2052 static void mv_port_intr(struct ata_port *ap, u32 port_cause)
2053 {
2054         struct mv_port_priv *pp;
2055         int edma_was_enabled;
2056
2057         if (!ap || (ap->flags & ATA_FLAG_DISABLED)) {
2058                 mv_unexpected_intr(ap, 0);
2059                 return;
2060         }
2061         /*
2062          * Grab a snapshot of the EDMA_EN flag setting,
2063          * so that we have a consistent view for this port,
2064          * even if something we call of our routines changes it.
2065          */
2066         pp = ap->private_data;
2067         edma_was_enabled = (pp->pp_flags & MV_PP_FLAG_EDMA_EN);
2068         /*
2069          * Process completed CRPB response(s) before other events.
2070          */
2071         if (edma_was_enabled && (port_cause & DONE_IRQ)) {
2072                 mv_process_crpb_entries(ap, pp);
2073                 if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH)
2074                         mv_handle_fbs_ncq_dev_err(ap);
2075         }
2076         /*
2077          * Handle chip-reported errors, or continue on to handle PIO.
2078          */
2079         if (unlikely(port_cause & ERR_IRQ)) {
2080                 mv_err_intr(ap);
2081         } else if (!edma_was_enabled) {
2082                 struct ata_queued_cmd *qc = mv_get_active_qc(ap);
2083                 if (qc)
2084                         ata_sff_host_intr(ap, qc);
2085                 else
2086                         mv_unexpected_intr(ap, edma_was_enabled);
2087         }
2088 }
2089
2090 /**
2091  *      mv_host_intr - Handle all interrupts on the given host controller
2092  *      @host: host specific structure
2093  *      @main_irq_cause: Main interrupt cause register for the chip.
2094  *
2095  *      LOCKING:
2096  *      Inherited from caller.
2097  */
2098 static int mv_host_intr(struct ata_host *host, u32 main_irq_cause)
2099 {
2100         struct mv_host_priv *hpriv = host->private_data;
2101         void __iomem *mmio = hpriv->base, *hc_mmio;
2102         unsigned int handled = 0, port;
2103
2104         for (port = 0; port < hpriv->n_ports; port++) {
2105                 struct ata_port *ap = host->ports[port];
2106                 unsigned int p, shift, hardport, port_cause;
2107
2108                 MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport);
2109                 /*
2110                  * Each hc within the host has its own hc_irq_cause register,
2111                  * where the interrupting ports bits get ack'd.
2112                  */
2113                 if (hardport == 0) {    /* first port on this hc ? */
2114                         u32 hc_cause = (main_irq_cause >> shift) & HC0_IRQ_PEND;
2115                         u32 port_mask, ack_irqs;
2116                         /*
2117                          * Skip this entire hc if nothing pending for any ports
2118                          */
2119                         if (!hc_cause) {
2120                                 port += MV_PORTS_PER_HC - 1;
2121                                 continue;
2122                         }
2123                         /*
2124                          * We don't need/want to read the hc_irq_cause register,
2125                          * because doing so hurts performance, and
2126                          * main_irq_cause already gives us everything we need.
2127                          *
2128                          * But we do have to *write* to the hc_irq_cause to ack
2129                          * the ports that we are handling this time through.
2130                          *
2131                          * This requires that we create a bitmap for those
2132                          * ports which interrupted us, and use that bitmap
2133                          * to ack (only) those ports via hc_irq_cause.
2134                          */
2135                         ack_irqs = 0;
2136                         for (p = 0; p < MV_PORTS_PER_HC; ++p) {
2137                                 if ((port + p) >= hpriv->n_ports)
2138                                         break;
2139                                 port_mask = (DONE_IRQ | ERR_IRQ) << (p * 2);
2140                                 if (hc_cause & port_mask)
2141                                         ack_irqs |= (DMA_IRQ | DEV_IRQ) << p;
2142                         }
2143                         hc_mmio = mv_hc_base_from_port(mmio, port);
2144                         writelfl(~ack_irqs, hc_mmio + HC_IRQ_CAUSE_OFS);
2145                         handled = 1;
2146                 }
2147                 /*
2148                  * Handle interrupts signalled for this port:
2149                  */
2150                 port_cause = (main_irq_cause >> shift) & (DONE_IRQ | ERR_IRQ);
2151                 if (port_cause)
2152                         mv_port_intr(ap, port_cause);
2153         }
2154         return handled;
2155 }
2156
2157 static int mv_pci_error(struct ata_host *host, void __iomem *mmio)
2158 {
2159         struct mv_host_priv *hpriv = host->private_data;
2160         struct ata_port *ap;
2161         struct ata_queued_cmd *qc;
2162         struct ata_eh_info *ehi;
2163         unsigned int i, err_mask, printed = 0;
2164         u32 err_cause;
2165
2166         err_cause = readl(mmio + hpriv->irq_cause_ofs);
2167
2168         dev_printk(KERN_ERR, host->dev, "PCI ERROR; PCI IRQ cause=0x%08x\n",
2169                    err_cause);
2170
2171         DPRINTK("All regs @ PCI error\n");
2172         mv_dump_all_regs(mmio, -1, to_pci_dev(host->dev));
2173
2174         writelfl(0, mmio + hpriv->irq_cause_ofs);
2175
2176         for (i = 0; i < host->n_ports; i++) {
2177                 ap = host->ports[i];
2178                 if (!ata_link_offline(&ap->link)) {
2179                         ehi = &ap->link.eh_info;
2180                         ata_ehi_clear_desc(ehi);
2181                         if (!printed++)
2182                                 ata_ehi_push_desc(ehi,
2183                                         "PCI err cause 0x%08x", err_cause);
2184                         err_mask = AC_ERR_HOST_BUS;
2185                         ehi->action = ATA_EH_RESET;
2186                         qc = ata_qc_from_tag(ap, ap->link.active_tag);
2187                         if (qc)
2188                                 qc->err_mask |= err_mask;
2189                         else
2190                                 ehi->err_mask |= err_mask;
2191
2192                         ata_port_freeze(ap);
2193                 }
2194         }
2195         return 1;       /* handled */
2196 }
2197
2198 /**
2199  *      mv_interrupt - Main interrupt event handler
2200  *      @irq: unused
2201  *      @dev_instance: private data; in this case the host structure
2202  *
2203  *      Read the read only register to determine if any host
2204  *      controllers have pending interrupts.  If so, call lower level
2205  *      routine to handle.  Also check for PCI errors which are only
2206  *      reported here.
2207  *
2208  *      LOCKING:
2209  *      This routine holds the host lock while processing pending
2210  *      interrupts.
2211  */
2212 static irqreturn_t mv_interrupt(int irq, void *dev_instance)
2213 {
2214         struct ata_host *host = dev_instance;
2215         struct mv_host_priv *hpriv = host->private_data;
2216         unsigned int handled = 0;
2217         u32 main_irq_cause, pending_irqs;
2218
2219         spin_lock(&host->lock);
2220         main_irq_cause = readl(hpriv->main_irq_cause_addr);
2221         pending_irqs   = main_irq_cause & hpriv->main_irq_mask;
2222         /*
2223          * Deal with cases where we either have nothing pending, or have read
2224          * a bogus register value which can indicate HW removal or PCI fault.
2225          */
2226         if (pending_irqs && main_irq_cause != 0xffffffffU) {
2227                 if (unlikely((pending_irqs & PCI_ERR) && !IS_SOC(hpriv)))
2228                         handled = mv_pci_error(host, hpriv->base);
2229                 else
2230                         handled = mv_host_intr(host, pending_irqs);
2231         }
2232         spin_unlock(&host->lock);
2233         return IRQ_RETVAL(handled);
2234 }
2235
2236 static unsigned int mv5_scr_offset(unsigned int sc_reg_in)
2237 {
2238         unsigned int ofs;
2239
2240         switch (sc_reg_in) {
2241         case SCR_STATUS:
2242         case SCR_ERROR:
2243         case SCR_CONTROL:
2244                 ofs = sc_reg_in * sizeof(u32);
2245                 break;
2246         default:
2247                 ofs = 0xffffffffU;
2248                 break;
2249         }
2250         return ofs;
2251 }
2252
2253 static int mv5_scr_read(struct ata_port *ap, unsigned int sc_reg_in, u32 *val)
2254 {
2255         struct mv_host_priv *hpriv = ap->host->private_data;
2256         void __iomem *mmio = hpriv->base;
2257         void __iomem *addr = mv5_phy_base(mmio, ap->port_no);
2258         unsigned int ofs = mv5_scr_offset(sc_reg_in);
2259
2260         if (ofs != 0xffffffffU) {
2261                 *val = readl(addr + ofs);
2262                 return 0;
2263         } else
2264                 return -EINVAL;
2265 }
2266
2267 static int mv5_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val)
2268 {
2269         struct mv_host_priv *hpriv = ap->host->private_data;
2270         void __iomem *mmio = hpriv->base;
2271         void __iomem *addr = mv5_phy_base(mmio, ap->port_no);
2272         unsigned int ofs = mv5_scr_offset(sc_reg_in);
2273
2274         if (ofs != 0xffffffffU) {
2275                 writelfl(val, addr + ofs);
2276                 return 0;
2277         } else
2278                 return -EINVAL;
2279 }
2280
2281 static void mv5_reset_bus(struct ata_host *host, void __iomem *mmio)
2282 {
2283         struct pci_dev *pdev = to_pci_dev(host->dev);
2284         int early_5080;
2285
2286         early_5080 = (pdev->device == 0x5080) && (pdev->revision == 0);
2287
2288         if (!early_5080) {
2289                 u32 tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
2290                 tmp |= (1 << 0);
2291                 writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
2292         }
2293
2294         mv_reset_pci_bus(host, mmio);
2295 }
2296
2297 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
2298 {
2299         writel(0x0fcfffff, mmio + MV_FLASH_CTL_OFS);
2300 }
2301
2302 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
2303                            void __iomem *mmio)
2304 {
2305         void __iomem *phy_mmio = mv5_phy_base(mmio, idx);
2306         u32 tmp;
2307
2308         tmp = readl(phy_mmio + MV5_PHY_MODE);
2309
2310         hpriv->signal[idx].pre = tmp & 0x1800;  /* bits 12:11 */
2311         hpriv->signal[idx].amps = tmp & 0xe0;   /* bits 7:5 */
2312 }
2313
2314 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
2315 {
2316         u32 tmp;
2317
2318         writel(0, mmio + MV_GPIO_PORT_CTL_OFS);
2319
2320         /* FIXME: handle MV_HP_ERRATA_50XXB2 errata */
2321
2322         tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
2323         tmp |= ~(1 << 0);
2324         writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
2325 }
2326
2327 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
2328                            unsigned int port)
2329 {
2330         void __iomem *phy_mmio = mv5_phy_base(mmio, port);
2331         const u32 mask = (1<<12) | (1<<11) | (1<<7) | (1<<6) | (1<<5);
2332         u32 tmp;
2333         int fix_apm_sq = (hpriv->hp_flags & MV_HP_ERRATA_50XXB0);
2334
2335         if (fix_apm_sq) {
2336                 tmp = readl(phy_mmio + MV5_LTMODE_OFS);
2337                 tmp |= (1 << 19);
2338                 writel(tmp, phy_mmio + MV5_LTMODE_OFS);
2339
2340                 tmp = readl(phy_mmio + MV5_PHY_CTL_OFS);
2341                 tmp &= ~0x3;
2342                 tmp |= 0x1;
2343                 writel(tmp, phy_mmio + MV5_PHY_CTL_OFS);
2344         }
2345
2346         tmp = readl(phy_mmio + MV5_PHY_MODE);
2347         tmp &= ~mask;
2348         tmp |= hpriv->signal[port].pre;
2349         tmp |= hpriv->signal[port].amps;
2350         writel(tmp, phy_mmio + MV5_PHY_MODE);
2351 }
2352
2353
2354 #undef ZERO
2355 #define ZERO(reg) writel(0, port_mmio + (reg))
2356 static void mv5_reset_hc_port(struct mv_host_priv *hpriv, void __iomem *mmio,
2357                              unsigned int port)
2358 {
2359         void __iomem *port_mmio = mv_port_base(mmio, port);
2360
2361         mv_reset_channel(hpriv, mmio, port);
2362
2363         ZERO(0x028);    /* command */
2364         writel(0x11f, port_mmio + EDMA_CFG_OFS);
2365         ZERO(0x004);    /* timer */
2366         ZERO(0x008);    /* irq err cause */
2367         ZERO(0x00c);    /* irq err mask */
2368         ZERO(0x010);    /* rq bah */
2369         ZERO(0x014);    /* rq inp */
2370         ZERO(0x018);    /* rq outp */
2371         ZERO(0x01c);    /* respq bah */
2372         ZERO(0x024);    /* respq outp */
2373         ZERO(0x020);    /* respq inp */
2374         ZERO(0x02c);    /* test control */
2375         writel(0xbc, port_mmio + EDMA_IORDY_TMOUT_OFS);
2376 }
2377 #undef ZERO
2378
2379 #define ZERO(reg) writel(0, hc_mmio + (reg))
2380 static void mv5_reset_one_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
2381                         unsigned int hc)
2382 {
2383         void __iomem *hc_mmio = mv_hc_base(mmio, hc);
2384         u32 tmp;
2385
2386         ZERO(0x00c);
2387         ZERO(0x010);
2388         ZERO(0x014);
2389         ZERO(0x018);
2390
2391         tmp = readl(hc_mmio + 0x20);
2392         tmp &= 0x1c1c1c1c;
2393         tmp |= 0x03030303;
2394         writel(tmp, hc_mmio + 0x20);
2395 }
2396 #undef ZERO
2397
2398 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
2399                         unsigned int n_hc)
2400 {
2401         unsigned int hc, port;
2402
2403         for (hc = 0; hc < n_hc; hc++) {
2404                 for (port = 0; port < MV_PORTS_PER_HC; port++)
2405                         mv5_reset_hc_port(hpriv, mmio,
2406                                           (hc * MV_PORTS_PER_HC) + port);
2407
2408                 mv5_reset_one_hc(hpriv, mmio, hc);
2409         }
2410
2411         return 0;
2412 }
2413
2414 #undef ZERO
2415 #define ZERO(reg) writel(0, mmio + (reg))
2416 static void mv_reset_pci_bus(struct ata_host *host, void __iomem *mmio)
2417 {
2418         struct mv_host_priv *hpriv = host->private_data;
2419         u32 tmp;
2420
2421         tmp = readl(mmio + MV_PCI_MODE_OFS);
2422         tmp &= 0xff00ffff;
2423         writel(tmp, mmio + MV_PCI_MODE_OFS);
2424
2425         ZERO(MV_PCI_DISC_TIMER);
2426         ZERO(MV_PCI_MSI_TRIGGER);
2427         writel(0x000100ff, mmio + MV_PCI_XBAR_TMOUT_OFS);
2428         ZERO(MV_PCI_SERR_MASK);
2429         ZERO(hpriv->irq_cause_ofs);
2430         ZERO(hpriv->irq_mask_ofs);
2431         ZERO(MV_PCI_ERR_LOW_ADDRESS);
2432         ZERO(MV_PCI_ERR_HIGH_ADDRESS);
2433         ZERO(MV_PCI_ERR_ATTRIBUTE);
2434         ZERO(MV_PCI_ERR_COMMAND);
2435 }
2436 #undef ZERO
2437
2438 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
2439 {
2440         u32 tmp;
2441
2442         mv5_reset_flash(hpriv, mmio);
2443
2444         tmp = readl(mmio + MV_GPIO_PORT_CTL_OFS);
2445         tmp &= 0x3;
2446         tmp |= (1 << 5) | (1 << 6);
2447         writel(tmp, mmio + MV_GPIO_PORT_CTL_OFS);
2448 }
2449
2450 /**
2451  *      mv6_reset_hc - Perform the 6xxx global soft reset
2452  *      @mmio: base address of the HBA
2453  *
2454  *      This routine only applies to 6xxx parts.
2455  *
2456  *      LOCKING:
2457  *      Inherited from caller.
2458  */
2459 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
2460                         unsigned int n_hc)
2461 {
2462         void __iomem *reg = mmio + PCI_MAIN_CMD_STS_OFS;
2463         int i, rc = 0;
2464         u32 t;
2465
2466         /* Following procedure defined in PCI "main command and status
2467          * register" table.
2468          */
2469         t = readl(reg);
2470         writel(t | STOP_PCI_MASTER, reg);
2471
2472         for (i = 0; i < 1000; i++) {
2473                 udelay(1);
2474                 t = readl(reg);
2475                 if (PCI_MASTER_EMPTY & t)
2476                         break;
2477         }
2478         if (!(PCI_MASTER_EMPTY & t)) {
2479                 printk(KERN_ERR DRV_NAME ": PCI master won't flush\n");
2480                 rc = 1;
2481                 goto done;
2482         }
2483
2484         /* set reset */
2485         i = 5;
2486         do {
2487                 writel(t | GLOB_SFT_RST, reg);
2488                 t = readl(reg);
2489                 udelay(1);
2490         } while (!(GLOB_SFT_RST & t) && (i-- > 0));
2491
2492         if (!(GLOB_SFT_RST & t)) {
2493                 printk(KERN_ERR DRV_NAME ": can't set global reset\n");
2494                 rc = 1;
2495                 goto done;
2496         }
2497
2498         /* clear reset and *reenable the PCI master* (not mentioned in spec) */
2499         i = 5;
2500         do {
2501                 writel(t & ~(GLOB_SFT_RST | STOP_PCI_MASTER), reg);
2502                 t = readl(reg);
2503                 udelay(1);
2504         } while ((GLOB_SFT_RST & t) && (i-- > 0));
2505
2506         if (GLOB_SFT_RST & t) {
2507                 printk(KERN_ERR DRV_NAME ": can't clear global reset\n");
2508                 rc = 1;
2509         }
2510 done:
2511         return rc;
2512 }
2513
2514 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
2515                            void __iomem *mmio)
2516 {
2517         void __iomem *port_mmio;
2518         u32 tmp;
2519
2520         tmp = readl(mmio + MV_RESET_CFG_OFS);
2521         if ((tmp & (1 << 0)) == 0) {
2522                 hpriv->signal[idx].amps = 0x7 << 8;
2523                 hpriv->signal[idx].pre = 0x1 << 5;
2524                 return;
2525         }
2526
2527         port_mmio = mv_port_base(mmio, idx);
2528         tmp = readl(port_mmio + PHY_MODE2);
2529
2530         hpriv->signal[idx].amps = tmp & 0x700;  /* bits 10:8 */
2531         hpriv->signal[idx].pre = tmp & 0xe0;    /* bits 7:5 */
2532 }
2533
2534 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
2535 {
2536         writel(0x00000060, mmio + MV_GPIO_PORT_CTL_OFS);
2537 }
2538
2539 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
2540                            unsigned int port)
2541 {
2542         void __iomem *port_mmio = mv_port_base(mmio, port);
2543
2544         u32 hp_flags = hpriv->hp_flags;
2545         int fix_phy_mode2 =
2546                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
2547         int fix_phy_mode4 =
2548                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
2549         u32 m2, m3;
2550
2551         if (fix_phy_mode2) {
2552                 m2 = readl(port_mmio + PHY_MODE2);
2553                 m2 &= ~(1 << 16);
2554                 m2 |= (1 << 31);
2555                 writel(m2, port_mmio + PHY_MODE2);
2556
2557                 udelay(200);
2558
2559                 m2 = readl(port_mmio + PHY_MODE2);
2560                 m2 &= ~((1 << 16) | (1 << 31));
2561                 writel(m2, port_mmio + PHY_MODE2);
2562
2563                 udelay(200);
2564         }
2565
2566         /*
2567          * Gen-II/IIe PHY_MODE3 errata RM#2:
2568          * Achieves better receiver noise performance than the h/w default:
2569          */
2570         m3 = readl(port_mmio + PHY_MODE3);
2571         m3 = (m3 & 0x1f) | (0x5555601 << 5);
2572
2573         /* Guideline 88F5182 (GL# SATA-S11) */
2574         if (IS_SOC(hpriv))
2575                 m3 &= ~0x1c;
2576
2577         if (fix_phy_mode4) {
2578                 u32 m4 = readl(port_mmio + PHY_MODE4);
2579                 /*
2580                  * Enforce reserved-bit restrictions on GenIIe devices only.
2581                  * For earlier chipsets, force only the internal config field
2582                  *  (workaround for errata FEr SATA#10 part 1).
2583                  */
2584                 if (IS_GEN_IIE(hpriv))
2585                         m4 = (m4 & ~PHY_MODE4_RSVD_ZEROS) | PHY_MODE4_RSVD_ONES;
2586                 else
2587                         m4 = (m4 & ~PHY_MODE4_CFG_MASK) | PHY_MODE4_CFG_VALUE;
2588                 writel(m4, port_mmio + PHY_MODE4);
2589         }
2590         /*
2591          * Workaround for 60x1-B2 errata SATA#13:
2592          * Any write to PHY_MODE4 (above) may corrupt PHY_MODE3,
2593          * so we must always rewrite PHY_MODE3 after PHY_MODE4.
2594          */
2595         writel(m3, port_mmio + PHY_MODE3);
2596
2597         /* Revert values of pre-emphasis and signal amps to the saved ones */
2598         m2 = readl(port_mmio + PHY_MODE2);
2599
2600         m2 &= ~MV_M2_PREAMP_MASK;
2601         m2 |= hpriv->signal[port].amps;
2602         m2 |= hpriv->signal[port].pre;
2603         m2 &= ~(1 << 16);
2604
2605         /* according to mvSata 3.6.1, some IIE values are fixed */
2606         if (IS_GEN_IIE(hpriv)) {
2607                 m2 &= ~0xC30FF01F;
2608                 m2 |= 0x0000900F;
2609         }
2610
2611         writel(m2, port_mmio + PHY_MODE2);
2612 }
2613
2614 /* TODO: use the generic LED interface to configure the SATA Presence */
2615 /* & Acitivy LEDs on the board */
2616 static void mv_soc_enable_leds(struct mv_host_priv *hpriv,
2617                                       void __iomem *mmio)
2618 {
2619         return;
2620 }
2621
2622 static void mv_soc_read_preamp(struct mv_host_priv *hpriv, int idx,
2623                            void __iomem *mmio)
2624 {
2625         void __iomem *port_mmio;
2626         u32 tmp;
2627
2628         port_mmio = mv_port_base(mmio, idx);
2629         tmp = readl(port_mmio + PHY_MODE2);
2630
2631         hpriv->signal[idx].amps = tmp & 0x700;  /* bits 10:8 */
2632         hpriv->signal[idx].pre = tmp & 0xe0;    /* bits 7:5 */
2633 }
2634
2635 #undef ZERO
2636 #define ZERO(reg) writel(0, port_mmio + (reg))
2637 static void mv_soc_reset_hc_port(struct mv_host_priv *hpriv,
2638                                         void __iomem *mmio, unsigned int port)
2639 {
2640         void __iomem *port_mmio = mv_port_base(mmio, port);
2641
2642         mv_reset_channel(hpriv, mmio, port);
2643
2644         ZERO(0x028);            /* command */
2645         writel(0x101f, port_mmio + EDMA_CFG_OFS);
2646         ZERO(0x004);            /* timer */
2647         ZERO(0x008);            /* irq err cause */
2648         ZERO(0x00c);            /* irq err mask */
2649         ZERO(0x010);            /* rq bah */
2650         ZERO(0x014);            /* rq inp */
2651         ZERO(0x018);            /* rq outp */
2652         ZERO(0x01c);            /* respq bah */
2653         ZERO(0x024);            /* respq outp */
2654         ZERO(0x020);            /* respq inp */
2655         ZERO(0x02c);            /* test control */
2656         writel(0xbc, port_mmio + EDMA_IORDY_TMOUT_OFS);
2657 }
2658
2659 #undef ZERO
2660
2661 #define ZERO(reg) writel(0, hc_mmio + (reg))
2662 static void mv_soc_reset_one_hc(struct mv_host_priv *hpriv,
2663                                        void __iomem *mmio)
2664 {
2665         void __iomem *hc_mmio = mv_hc_base(mmio, 0);
2666
2667         ZERO(0x00c);
2668         ZERO(0x010);
2669         ZERO(0x014);
2670
2671 }
2672
2673 #undef ZERO
2674
2675 static int mv_soc_reset_hc(struct mv_host_priv *hpriv,
2676                                   void __iomem *mmio, unsigned int n_hc)
2677 {
2678         unsigned int port;
2679
2680         for (port = 0; port < hpriv->n_ports; port++)
2681                 mv_soc_reset_hc_port(hpriv, mmio, port);
2682
2683         mv_soc_reset_one_hc(hpriv, mmio);
2684
2685         return 0;
2686 }
2687
2688 static void mv_soc_reset_flash(struct mv_host_priv *hpriv,
2689                                       void __iomem *mmio)
2690 {
2691         return;
2692 }
2693
2694 static void mv_soc_reset_bus(struct ata_host *host, void __iomem *mmio)
2695 {
2696         return;
2697 }
2698
2699 static void mv_setup_ifcfg(void __iomem *port_mmio, int want_gen2i)
2700 {
2701         u32 ifcfg = readl(port_mmio + SATA_INTERFACE_CFG_OFS);
2702
2703         ifcfg = (ifcfg & 0xf7f) | 0x9b1000;     /* from chip spec */
2704         if (want_gen2i)
2705                 ifcfg |= (1 << 7);              /* enable gen2i speed */
2706         writelfl(ifcfg, port_mmio + SATA_INTERFACE_CFG_OFS);
2707 }
2708
2709 static void mv_reset_channel(struct mv_host_priv *hpriv, void __iomem *mmio,
2710                              unsigned int port_no)
2711 {
2712         void __iomem *port_mmio = mv_port_base(mmio, port_no);
2713
2714         /*
2715          * The datasheet warns against setting EDMA_RESET when EDMA is active
2716          * (but doesn't say what the problem might be).  So we first try
2717          * to disable the EDMA engine before doing the EDMA_RESET operation.
2718          */
2719         mv_stop_edma_engine(port_mmio);
2720         writelfl(EDMA_RESET, port_mmio + EDMA_CMD_OFS);
2721
2722         if (!IS_GEN_I(hpriv)) {
2723                 /* Enable 3.0gb/s link speed: this survives EDMA_RESET */
2724                 mv_setup_ifcfg(port_mmio, 1);
2725         }
2726         /*
2727          * Strobing EDMA_RESET here causes a hard reset of the SATA transport,
2728          * link, and physical layers.  It resets all SATA interface registers
2729          * (except for SATA_INTERFACE_CFG), and issues a COMRESET to the dev.
2730          */
2731         writelfl(EDMA_RESET, port_mmio + EDMA_CMD_OFS);
2732         udelay(25);     /* allow reset propagation */
2733         writelfl(0, port_mmio + EDMA_CMD_OFS);
2734
2735         hpriv->ops->phy_errata(hpriv, mmio, port_no);
2736
2737         if (IS_GEN_I(hpriv))
2738                 mdelay(1);
2739 }
2740
2741 static void mv_pmp_select(struct ata_port *ap, int pmp)
2742 {
2743         if (sata_pmp_supported(ap)) {
2744                 void __iomem *port_mmio = mv_ap_base(ap);
2745                 u32 reg = readl(port_mmio + SATA_IFCTL_OFS);
2746                 int old = reg & 0xf;
2747
2748                 if (old != pmp) {
2749                         reg = (reg & ~0xf) | pmp;
2750                         writelfl(reg, port_mmio + SATA_IFCTL_OFS);
2751                 }
2752         }
2753 }
2754
2755 static int mv_pmp_hardreset(struct ata_link *link, unsigned int *class,
2756                                 unsigned long deadline)
2757 {
2758         mv_pmp_select(link->ap, sata_srst_pmp(link));
2759         return sata_std_hardreset(link, class, deadline);
2760 }
2761
2762 static int mv_softreset(struct ata_link *link, unsigned int *class,
2763                                 unsigned long deadline)
2764 {
2765         mv_pmp_select(link->ap, sata_srst_pmp(link));
2766         return ata_sff_softreset(link, class, deadline);
2767 }
2768
2769 static int mv_hardreset(struct ata_link *link, unsigned int *class,
2770                         unsigned long deadline)
2771 {
2772         struct ata_port *ap = link->ap;
2773         struct mv_host_priv *hpriv = ap->host->private_data;
2774         struct mv_port_priv *pp = ap->private_data;
2775         void __iomem *mmio = hpriv->base;
2776         int rc, attempts = 0, extra = 0;
2777         u32 sstatus;
2778         bool online;
2779
2780         mv_reset_channel(hpriv, mmio, ap->port_no);
2781         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
2782
2783         /* Workaround for errata FEr SATA#10 (part 2) */
2784         do {
2785                 const unsigned long *timing =
2786                                 sata_ehc_deb_timing(&link->eh_context);
2787
2788                 rc = sata_link_hardreset(link, timing, deadline + extra,
2789                                          &online, NULL);
2790                 rc = online ? -EAGAIN : rc;
2791                 if (rc)
2792                         return rc;
2793                 sata_scr_read(link, SCR_STATUS, &sstatus);
2794                 if (!IS_GEN_I(hpriv) && ++attempts >= 5 && sstatus == 0x121) {
2795                         /* Force 1.5gb/s link speed and try again */
2796                         mv_setup_ifcfg(mv_ap_base(ap), 0);
2797                         if (time_after(jiffies + HZ, deadline))
2798                                 extra = HZ; /* only extend it once, max */
2799                 }
2800         } while (sstatus != 0x0 && sstatus != 0x113 && sstatus != 0x123);
2801
2802         return rc;
2803 }
2804
2805 static void mv_eh_freeze(struct ata_port *ap)
2806 {
2807         mv_stop_edma(ap);
2808         mv_enable_port_irqs(ap, 0);
2809 }
2810
2811 static void mv_eh_thaw(struct ata_port *ap)
2812 {
2813         struct mv_host_priv *hpriv = ap->host->private_data;
2814         unsigned int port = ap->port_no;
2815         unsigned int hardport = mv_hardport_from_port(port);
2816         void __iomem *hc_mmio = mv_hc_base_from_port(hpriv->base, port);
2817         void __iomem *port_mmio = mv_ap_base(ap);
2818         u32 hc_irq_cause;
2819
2820         /* clear EDMA errors on this port */
2821         writel(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
2822
2823         /* clear pending irq events */
2824         hc_irq_cause = readl(hc_mmio + HC_IRQ_CAUSE_OFS);
2825         hc_irq_cause &= ~((DEV_IRQ | DMA_IRQ) << hardport);
2826         writelfl(hc_irq_cause, hc_mmio + HC_IRQ_CAUSE_OFS);
2827
2828         mv_enable_port_irqs(ap, ERR_IRQ);
2829 }
2830
2831 /**
2832  *      mv_port_init - Perform some early initialization on a single port.
2833  *      @port: libata data structure storing shadow register addresses
2834  *      @port_mmio: base address of the port
2835  *
2836  *      Initialize shadow register mmio addresses, clear outstanding
2837  *      interrupts on the port, and unmask interrupts for the future
2838  *      start of the port.
2839  *
2840  *      LOCKING:
2841  *      Inherited from caller.
2842  */
2843 static void mv_port_init(struct ata_ioports *port,  void __iomem *port_mmio)
2844 {
2845         void __iomem *shd_base = port_mmio + SHD_BLK_OFS;
2846         unsigned serr_ofs;
2847
2848         /* PIO related setup
2849          */
2850         port->data_addr = shd_base + (sizeof(u32) * ATA_REG_DATA);
2851         port->error_addr =
2852                 port->feature_addr = shd_base + (sizeof(u32) * ATA_REG_ERR);
2853         port->nsect_addr = shd_base + (sizeof(u32) * ATA_REG_NSECT);
2854         port->lbal_addr = shd_base + (sizeof(u32) * ATA_REG_LBAL);
2855         port->lbam_addr = shd_base + (sizeof(u32) * ATA_REG_LBAM);
2856         port->lbah_addr = shd_base + (sizeof(u32) * ATA_REG_LBAH);
2857         port->device_addr = shd_base + (sizeof(u32) * ATA_REG_DEVICE);
2858         port->status_addr =
2859                 port->command_addr = shd_base + (sizeof(u32) * ATA_REG_STATUS);
2860         /* special case: control/altstatus doesn't have ATA_REG_ address */
2861         port->altstatus_addr = port->ctl_addr = shd_base + SHD_CTL_AST_OFS;
2862
2863         /* unused: */
2864         port->cmd_addr = port->bmdma_addr = port->scr_addr = NULL;
2865
2866         /* Clear any currently outstanding port interrupt conditions */
2867         serr_ofs = mv_scr_offset(SCR_ERROR);
2868         writelfl(readl(port_mmio + serr_ofs), port_mmio + serr_ofs);
2869         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
2870
2871         /* unmask all non-transient EDMA error interrupts */
2872         writelfl(~EDMA_ERR_IRQ_TRANSIENT, port_mmio + EDMA_ERR_IRQ_MASK_OFS);
2873
2874         VPRINTK("EDMA cfg=0x%08x EDMA IRQ err cause/mask=0x%08x/0x%08x\n",
2875                 readl(port_mmio + EDMA_CFG_OFS),
2876                 readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS),
2877                 readl(port_mmio + EDMA_ERR_IRQ_MASK_OFS));
2878 }
2879
2880 static unsigned int mv_in_pcix_mode(struct ata_host *host)
2881 {
2882         struct mv_host_priv *hpriv = host->private_data;
2883         void __iomem *mmio = hpriv->base;
2884         u32 reg;
2885
2886         if (IS_SOC(hpriv) || !IS_PCIE(hpriv))
2887                 return 0;       /* not PCI-X capable */
2888         reg = readl(mmio + MV_PCI_MODE_OFS);
2889         if ((reg & MV_PCI_MODE_MASK) == 0)
2890                 return 0;       /* conventional PCI mode */
2891         return 1;       /* chip is in PCI-X mode */
2892 }
2893
2894 static int mv_pci_cut_through_okay(struct ata_host *host)
2895 {
2896         struct mv_host_priv *hpriv = host->private_data;
2897         void __iomem *mmio = hpriv->base;
2898         u32 reg;
2899
2900         if (!mv_in_pcix_mode(host)) {
2901                 reg = readl(mmio + PCI_COMMAND_OFS);
2902                 if (reg & PCI_COMMAND_MRDTRIG)
2903                         return 0; /* not okay */
2904         }
2905         return 1; /* okay */
2906 }
2907
2908 static int mv_chip_id(struct ata_host *host, unsigned int board_idx)
2909 {
2910         struct pci_dev *pdev = to_pci_dev(host->dev);
2911         struct mv_host_priv *hpriv = host->private_data;
2912         u32 hp_flags = hpriv->hp_flags;
2913
2914         switch (board_idx) {
2915         case chip_5080:
2916                 hpriv->ops = &mv5xxx_ops;
2917                 hp_flags |= MV_HP_GEN_I;
2918
2919                 switch (pdev->revision) {
2920                 case 0x1:
2921                         hp_flags |= MV_HP_ERRATA_50XXB0;
2922                         break;
2923                 case 0x3:
2924                         hp_flags |= MV_HP_ERRATA_50XXB2;
2925                         break;
2926                 default:
2927                         dev_printk(KERN_WARNING, &pdev->dev,
2928                            "Applying 50XXB2 workarounds to unknown rev\n");
2929                         hp_flags |= MV_HP_ERRATA_50XXB2;
2930                         break;
2931                 }
2932                 break;
2933
2934         case chip_504x:
2935         case chip_508x:
2936                 hpriv->ops = &mv5xxx_ops;
2937                 hp_flags |= MV_HP_GEN_I;
2938
2939                 switch (pdev->revision) {
2940                 case 0x0:
2941                         hp_flags |= MV_HP_ERRATA_50XXB0;
2942                         break;
2943                 case 0x3:
2944                         hp_flags |= MV_HP_ERRATA_50XXB2;
2945                         break;
2946                 default:
2947                         dev_printk(KERN_WARNING, &pdev->dev,
2948                            "Applying B2 workarounds to unknown rev\n");
2949                         hp_flags |= MV_HP_ERRATA_50XXB2;
2950                         break;
2951                 }
2952                 break;
2953
2954         case chip_604x:
2955         case chip_608x:
2956                 hpriv->ops = &mv6xxx_ops;
2957                 hp_flags |= MV_HP_GEN_II;
2958
2959                 switch (pdev->revision) {
2960                 case 0x7:
2961                         hp_flags |= MV_HP_ERRATA_60X1B2;
2962                         break;
2963                 case 0x9:
2964                         hp_flags |= MV_HP_ERRATA_60X1C0;
2965                         break;
2966                 default:
2967                         dev_printk(KERN_WARNING, &pdev->dev,
2968                                    "Applying B2 workarounds to unknown rev\n");
2969                         hp_flags |= MV_HP_ERRATA_60X1B2;
2970                         break;
2971                 }
2972                 break;
2973
2974         case chip_7042:
2975                 hp_flags |= MV_HP_PCIE | MV_HP_CUT_THROUGH;
2976                 if (pdev->vendor == PCI_VENDOR_ID_TTI &&
2977                     (pdev->device == 0x2300 || pdev->device == 0x2310))
2978                 {
2979                         /*
2980                          * Highpoint RocketRAID PCIe 23xx series cards:
2981                          *
2982                          * Unconfigured drives are treated as "Legacy"
2983                          * by the BIOS, and it overwrites sector 8 with
2984                          * a "Lgcy" metadata block prior to Linux boot.
2985                          *
2986                          * Configured drives (RAID or JBOD) leave sector 8
2987                          * alone, but instead overwrite a high numbered
2988                          * sector for the RAID metadata.  This sector can
2989                          * be determined exactly, by truncating the physical
2990                          * drive capacity to a nice even GB value.
2991                          *
2992                          * RAID metadata is at: (dev->n_sectors & ~0xfffff)
2993                          *
2994                          * Warn the user, lest they think we're just buggy.
2995                          */
2996                         printk(KERN_WARNING DRV_NAME ": Highpoint RocketRAID"
2997                                 " BIOS CORRUPTS DATA on all attached drives,"
2998                                 " regardless of if/how they are configured."
2999                                 " BEWARE!\n");
3000                         printk(KERN_WARNING DRV_NAME ": For data safety, do not"
3001                                 " use sectors 8-9 on \"Legacy\" drives,"
3002                                 " and avoid the final two gigabytes on"
3003                                 " all RocketRAID BIOS initialized drives.\n");
3004                 }
3005                 /* drop through */
3006         case chip_6042:
3007                 hpriv->ops = &mv6xxx_ops;
3008                 hp_flags |= MV_HP_GEN_IIE;
3009                 if (board_idx == chip_6042 && mv_pci_cut_through_okay(host))
3010                         hp_flags |= MV_HP_CUT_THROUGH;
3011
3012                 switch (pdev->revision) {
3013                 case 0x2: /* Rev.B0: the first/only public release */
3014                         hp_flags |= MV_HP_ERRATA_60X1C0;
3015                         break;
3016                 default:
3017                         dev_printk(KERN_WARNING, &pdev->dev,
3018                            "Applying 60X1C0 workarounds to unknown rev\n");
3019                         hp_flags |= MV_HP_ERRATA_60X1C0;
3020                         break;
3021                 }
3022                 break;
3023         case chip_soc:
3024                 hpriv->ops = &mv_soc_ops;
3025                 hp_flags |= MV_HP_FLAG_SOC | MV_HP_ERRATA_60X1C0;
3026                 break;
3027
3028         default:
3029                 dev_printk(KERN_ERR, host->dev,
3030                            "BUG: invalid board index %u\n", board_idx);
3031                 return 1;
3032         }
3033
3034         hpriv->hp_flags = hp_flags;
3035         if (hp_flags & MV_HP_PCIE) {
3036                 hpriv->irq_cause_ofs    = PCIE_IRQ_CAUSE_OFS;
3037                 hpriv->irq_mask_ofs     = PCIE_IRQ_MASK_OFS;
3038                 hpriv->unmask_all_irqs  = PCIE_UNMASK_ALL_IRQS;
3039         } else {
3040                 hpriv->irq_cause_ofs    = PCI_IRQ_CAUSE_OFS;
3041                 hpriv->irq_mask_ofs     = PCI_IRQ_MASK_OFS;
3042                 hpriv->unmask_all_irqs  = PCI_UNMASK_ALL_IRQS;
3043         }
3044
3045         return 0;
3046 }
3047
3048 /**
3049  *      mv_init_host - Perform some early initialization of the host.
3050  *      @host: ATA host to initialize
3051  *      @board_idx: controller index
3052  *
3053  *      If possible, do an early global reset of the host.  Then do
3054  *      our port init and clear/unmask all/relevant host interrupts.
3055  *
3056  *      LOCKING:
3057  *      Inherited from caller.
3058  */
3059 static int mv_init_host(struct ata_host *host, unsigned int board_idx)
3060 {
3061         int rc = 0, n_hc, port, hc;
3062         struct mv_host_priv *hpriv = host->private_data;
3063         void __iomem *mmio = hpriv->base;
3064
3065         rc = mv_chip_id(host, board_idx);
3066         if (rc)
3067                 goto done;
3068
3069         if (IS_SOC(hpriv)) {
3070                 hpriv->main_irq_cause_addr = mmio + SOC_HC_MAIN_IRQ_CAUSE_OFS;
3071                 hpriv->main_irq_mask_addr  = mmio + SOC_HC_MAIN_IRQ_MASK_OFS;
3072         } else {
3073                 hpriv->main_irq_cause_addr = mmio + PCI_HC_MAIN_IRQ_CAUSE_OFS;
3074                 hpriv->main_irq_mask_addr  = mmio + PCI_HC_MAIN_IRQ_MASK_OFS;
3075         }
3076
3077         /* global interrupt mask: 0 == mask everything */
3078         mv_set_main_irq_mask(host, ~0, 0);
3079
3080         n_hc = mv_get_hc_count(host->ports[0]->flags);
3081
3082         for (port = 0; port < host->n_ports; port++)
3083                 hpriv->ops->read_preamp(hpriv, port, mmio);
3084
3085         rc = hpriv->ops->reset_hc(hpriv, mmio, n_hc);
3086         if (rc)
3087                 goto done;
3088
3089         hpriv->ops->reset_flash(hpriv, mmio);
3090         hpriv->ops->reset_bus(host, mmio);
3091         hpriv->ops->enable_leds(hpriv, mmio);
3092
3093         for (port = 0; port < host->n_ports; port++) {
3094                 struct ata_port *ap = host->ports[port];
3095                 void __iomem *port_mmio = mv_port_base(mmio, port);
3096
3097                 mv_port_init(&ap->ioaddr, port_mmio);
3098
3099 #ifdef CONFIG_PCI
3100                 if (!IS_SOC(hpriv)) {
3101                         unsigned int offset = port_mmio - mmio;
3102                         ata_port_pbar_desc(ap, MV_PRIMARY_BAR, -1, "mmio");
3103                         ata_port_pbar_desc(ap, MV_PRIMARY_BAR, offset, "port");
3104                 }
3105 #endif
3106         }
3107
3108         for (hc = 0; hc < n_hc; hc++) {
3109                 void __iomem *hc_mmio = mv_hc_base(mmio, hc);
3110
3111                 VPRINTK("HC%i: HC config=0x%08x HC IRQ cause "
3112                         "(before clear)=0x%08x\n", hc,
3113                         readl(hc_mmio + HC_CFG_OFS),
3114                         readl(hc_mmio + HC_IRQ_CAUSE_OFS));
3115
3116                 /* Clear any currently outstanding hc interrupt conditions */
3117                 writelfl(0, hc_mmio + HC_IRQ_CAUSE_OFS);
3118         }
3119
3120         if (!IS_SOC(hpriv)) {
3121                 /* Clear any currently outstanding host interrupt conditions */
3122                 writelfl(0, mmio + hpriv->irq_cause_ofs);
3123
3124                 /* and unmask interrupt generation for host regs */
3125                 writelfl(hpriv->unmask_all_irqs, mmio + hpriv->irq_mask_ofs);
3126
3127                 /*
3128                  * enable only global host interrupts for now.
3129                  * The per-port interrupts get done later as ports are set up.
3130                  */
3131                 mv_set_main_irq_mask(host, 0, PCI_ERR);
3132         }
3133 done:
3134         return rc;
3135 }
3136
3137 static int mv_create_dma_pools(struct mv_host_priv *hpriv, struct device *dev)
3138 {
3139         hpriv->crqb_pool   = dmam_pool_create("crqb_q", dev, MV_CRQB_Q_SZ,
3140                                                              MV_CRQB_Q_SZ, 0);
3141         if (!hpriv->crqb_pool)
3142                 return -ENOMEM;
3143
3144         hpriv->crpb_pool   = dmam_pool_create("crpb_q", dev, MV_CRPB_Q_SZ,
3145                                                              MV_CRPB_Q_SZ, 0);
3146         if (!hpriv->crpb_pool)
3147                 return -ENOMEM;
3148
3149         hpriv->sg_tbl_pool = dmam_pool_create("sg_tbl", dev, MV_SG_TBL_SZ,
3150                                                              MV_SG_TBL_SZ, 0);
3151         if (!hpriv->sg_tbl_pool)
3152                 return -ENOMEM;
3153
3154         return 0;
3155 }
3156
3157 static void mv_conf_mbus_windows(struct mv_host_priv *hpriv,
3158                                  struct mbus_dram_target_info *dram)
3159 {
3160         int i;
3161
3162         for (i = 0; i < 4; i++) {
3163                 writel(0, hpriv->base + WINDOW_CTRL(i));
3164                 writel(0, hpriv->base + WINDOW_BASE(i));
3165         }
3166
3167         for (i = 0; i < dram->num_cs; i++) {
3168                 struct mbus_dram_window *cs = dram->cs + i;
3169
3170                 writel(((cs->size - 1) & 0xffff0000) |
3171                         (cs->mbus_attr << 8) |
3172                         (dram->mbus_dram_target_id << 4) | 1,
3173                         hpriv->base + WINDOW_CTRL(i));
3174                 writel(cs->base, hpriv->base + WINDOW_BASE(i));
3175         }
3176 }
3177
3178 /**
3179  *      mv_platform_probe - handle a positive probe of an soc Marvell
3180  *      host
3181  *      @pdev: platform device found
3182  *
3183  *      LOCKING:
3184  *      Inherited from caller.
3185  */
3186 static int mv_platform_probe(struct platform_device *pdev)
3187 {
3188         static int printed_version;
3189         const struct mv_sata_platform_data *mv_platform_data;
3190         const struct ata_port_info *ppi[] =
3191             { &mv_port_info[chip_soc], NULL };
3192         struct ata_host *host;
3193         struct mv_host_priv *hpriv;
3194         struct resource *res;
3195         int n_ports, rc;
3196
3197         if (!printed_version++)
3198                 dev_printk(KERN_INFO, &pdev->dev, "version " DRV_VERSION "\n");
3199
3200         /*
3201          * Simple resource validation ..
3202          */
3203         if (unlikely(pdev->num_resources != 2)) {
3204                 dev_err(&pdev->dev, "invalid number of resources\n");
3205                 return -EINVAL;
3206         }
3207
3208         /*
3209          * Get the register base first
3210          */
3211         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
3212         if (res == NULL)
3213                 return -EINVAL;
3214
3215         /* allocate host */
3216         mv_platform_data = pdev->dev.platform_data;
3217         n_ports = mv_platform_data->n_ports;
3218
3219         host = ata_host_alloc_pinfo(&pdev->dev, ppi, n_ports);
3220         hpriv = devm_kzalloc(&pdev->dev, sizeof(*hpriv), GFP_KERNEL);
3221
3222         if (!host || !hpriv)
3223                 return -ENOMEM;
3224         host->private_data = hpriv;
3225         hpriv->n_ports = n_ports;
3226
3227         host->iomap = NULL;
3228         hpriv->base = devm_ioremap(&pdev->dev, res->start,
3229                                    res->end - res->start + 1);
3230         hpriv->base -= MV_SATAHC0_REG_BASE;
3231
3232         /*
3233          * (Re-)program MBUS remapping windows if we are asked to.
3234          */
3235         if (mv_platform_data->dram != NULL)
3236                 mv_conf_mbus_windows(hpriv, mv_platform_data->dram);
3237
3238         rc = mv_create_dma_pools(hpriv, &pdev->dev);
3239         if (rc)
3240                 return rc;
3241
3242         /* initialize adapter */
3243         rc = mv_init_host(host, chip_soc);
3244         if (rc)
3245                 return rc;
3246
3247         dev_printk(KERN_INFO, &pdev->dev,
3248                    "slots %u ports %d\n", (unsigned)MV_MAX_Q_DEPTH,
3249                    host->n_ports);
3250
3251         return ata_host_activate(host, platform_get_irq(pdev, 0), mv_interrupt,
3252                                  IRQF_SHARED, &mv6_sht);
3253 }
3254
3255 /*
3256  *
3257  *      mv_platform_remove    -       unplug a platform interface
3258  *      @pdev: platform device
3259  *
3260  *      A platform bus SATA device has been unplugged. Perform the needed
3261  *      cleanup. Also called on module unload for any active devices.
3262  */
3263 static int __devexit mv_platform_remove(struct platform_device *pdev)
3264 {
3265         struct device *dev = &pdev->dev;
3266         struct ata_host *host = dev_get_drvdata(dev);
3267
3268         ata_host_detach(host);
3269         return 0;
3270 }
3271
3272 static struct platform_driver mv_platform_driver = {
3273         .probe                  = mv_platform_probe,
3274         .remove                 = __devexit_p(mv_platform_remove),
3275         .driver                 = {
3276                                    .name = DRV_NAME,
3277                                    .owner = THIS_MODULE,
3278                                   },
3279 };
3280
3281
3282 #ifdef CONFIG_PCI
3283 static int mv_pci_init_one(struct pci_dev *pdev,
3284                            const struct pci_device_id *ent);
3285
3286
3287 static struct pci_driver mv_pci_driver = {
3288         .name                   = DRV_NAME,
3289         .id_table               = mv_pci_tbl,
3290         .probe                  = mv_pci_init_one,
3291         .remove                 = ata_pci_remove_one,
3292 };
3293
3294 /*
3295  * module options
3296  */
3297 static int msi;       /* Use PCI msi; either zero (off, default) or non-zero */
3298
3299
3300 /* move to PCI layer or libata core? */
3301 static int pci_go_64(struct pci_dev *pdev)
3302 {
3303         int rc;
3304
3305         if (!pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
3306                 rc = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
3307                 if (rc) {
3308                         rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
3309                         if (rc) {
3310                                 dev_printk(KERN_ERR, &pdev->dev,
3311                                            "64-bit DMA enable failed\n");
3312                                 return rc;
3313                         }
3314                 }
3315         } else {
3316                 rc = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
3317                 if (rc) {
3318                         dev_printk(KERN_ERR, &pdev->dev,
3319                                    "32-bit DMA enable failed\n");
3320                         return rc;
3321                 }
3322                 rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
3323                 if (rc) {
3324                         dev_printk(KERN_ERR, &pdev->dev,
3325                                    "32-bit consistent DMA enable failed\n");
3326                         return rc;
3327                 }
3328         }
3329
3330         return rc;
3331 }
3332
3333 /**
3334  *      mv_print_info - Dump key info to kernel log for perusal.
3335  *      @host: ATA host to print info about
3336  *
3337  *      FIXME: complete this.
3338  *
3339  *      LOCKING:
3340  *      Inherited from caller.
3341  */
3342 static void mv_print_info(struct ata_host *host)
3343 {
3344         struct pci_dev *pdev = to_pci_dev(host->dev);
3345         struct mv_host_priv *hpriv = host->private_data;
3346         u8 scc;
3347         const char *scc_s, *gen;
3348
3349         /* Use this to determine the HW stepping of the chip so we know
3350          * what errata to workaround
3351          */
3352         pci_read_config_byte(pdev, PCI_CLASS_DEVICE, &scc);
3353         if (scc == 0)
3354                 scc_s = "SCSI";
3355         else if (scc == 0x01)
3356                 scc_s = "RAID";
3357         else
3358                 scc_s = "?";
3359
3360         if (IS_GEN_I(hpriv))
3361                 gen = "I";
3362         else if (IS_GEN_II(hpriv))
3363                 gen = "II";
3364         else if (IS_GEN_IIE(hpriv))
3365                 gen = "IIE";
3366         else
3367                 gen = "?";
3368
3369         dev_printk(KERN_INFO, &pdev->dev,
3370                "Gen-%s %u slots %u ports %s mode IRQ via %s\n",
3371                gen, (unsigned)MV_MAX_Q_DEPTH, host->n_ports,
3372                scc_s, (MV_HP_FLAG_MSI & hpriv->hp_flags) ? "MSI" : "INTx");
3373 }
3374
3375 /**
3376  *      mv_pci_init_one - handle a positive probe of a PCI Marvell host
3377  *      @pdev: PCI device found
3378  *      @ent: PCI device ID entry for the matched host
3379  *
3380  *      LOCKING:
3381  *      Inherited from caller.
3382  */
3383 static int mv_pci_init_one(struct pci_dev *pdev,
3384                            const struct pci_device_id *ent)
3385 {
3386         static int printed_version;
3387         unsigned int board_idx = (unsigned int)ent->driver_data;
3388         const struct ata_port_info *ppi[] = { &mv_port_info[board_idx], NULL };
3389         struct ata_host *host;
3390         struct mv_host_priv *hpriv;
3391         int n_ports, rc;
3392
3393         if (!printed_version++)
3394                 dev_printk(KERN_INFO, &pdev->dev, "version " DRV_VERSION "\n");
3395
3396         /* allocate host */
3397         n_ports = mv_get_hc_count(ppi[0]->flags) * MV_PORTS_PER_HC;
3398
3399         host = ata_host_alloc_pinfo(&pdev->dev, ppi, n_ports);
3400         hpriv = devm_kzalloc(&pdev->dev, sizeof(*hpriv), GFP_KERNEL);
3401         if (!host || !hpriv)
3402                 return -ENOMEM;
3403         host->private_data = hpriv;
3404         hpriv->n_ports = n_ports;
3405
3406         /* acquire resources */
3407         rc = pcim_enable_device(pdev);
3408         if (rc)
3409                 return rc;
3410
3411         rc = pcim_iomap_regions(pdev, 1 << MV_PRIMARY_BAR, DRV_NAME);
3412         if (rc == -EBUSY)
3413                 pcim_pin_device(pdev);
3414         if (rc)
3415                 return rc;
3416         host->iomap = pcim_iomap_table(pdev);
3417         hpriv->base = host->iomap[MV_PRIMARY_BAR];
3418
3419         rc = pci_go_64(pdev);
3420         if (rc)
3421                 return rc;
3422
3423         rc = mv_create_dma_pools(hpriv, &pdev->dev);
3424         if (rc)
3425                 return rc;
3426
3427         /* initialize adapter */
3428         rc = mv_init_host(host, board_idx);
3429         if (rc)
3430                 return rc;
3431
3432         /* Enable interrupts */
3433         if (msi && pci_enable_msi(pdev))
3434                 pci_intx(pdev, 1);
3435
3436         mv_dump_pci_cfg(pdev, 0x68);
3437         mv_print_info(host);
3438
3439         pci_set_master(pdev);
3440         pci_try_set_mwi(pdev);
3441         return ata_host_activate(host, pdev->irq, mv_interrupt, IRQF_SHARED,
3442                                  IS_GEN_I(hpriv) ? &mv5_sht : &mv6_sht);
3443 }
3444 #endif
3445
3446 static int mv_platform_probe(struct platform_device *pdev);
3447 static int __devexit mv_platform_remove(struct platform_device *pdev);
3448
3449 static int __init mv_init(void)
3450 {
3451         int rc = -ENODEV;
3452 #ifdef CONFIG_PCI
3453         rc = pci_register_driver(&mv_pci_driver);
3454         if (rc < 0)
3455                 return rc;
3456 #endif
3457         rc = platform_driver_register(&mv_platform_driver);
3458
3459 #ifdef CONFIG_PCI
3460         if (rc < 0)
3461                 pci_unregister_driver(&mv_pci_driver);
3462 #endif
3463         return rc;
3464 }
3465
3466 static void __exit mv_exit(void)
3467 {
3468 #ifdef CONFIG_PCI
3469         pci_unregister_driver(&mv_pci_driver);
3470 #endif
3471         platform_driver_unregister(&mv_platform_driver);
3472 }
3473
3474 MODULE_AUTHOR("Brett Russ");
3475 MODULE_DESCRIPTION("SCSI low-level driver for Marvell SATA controllers");
3476 MODULE_LICENSE("GPL");
3477 MODULE_DEVICE_TABLE(pci, mv_pci_tbl);
3478 MODULE_VERSION(DRV_VERSION);
3479 MODULE_ALIAS("platform:" DRV_NAME);
3480
3481 #ifdef CONFIG_PCI
3482 module_param(msi, int, 0444);
3483 MODULE_PARM_DESC(msi, "Enable use of PCI MSI (0=off, 1=on)");
3484 #endif
3485
3486 module_init(mv_init);
3487 module_exit(mv_exit);