ata_piix: implement LPM support
[linux-2.6.git] / drivers / ata / ata_piix.c
1 /*
2  *    ata_piix.c - Intel PATA/SATA controllers
3  *
4  *    Maintained by:  Jeff Garzik <jgarzik@pobox.com>
5  *                  Please ALWAYS copy linux-ide@vger.kernel.org
6  *                  on emails.
7  *
8  *
9  *      Copyright 2003-2005 Red Hat Inc
10  *      Copyright 2003-2005 Jeff Garzik
11  *
12  *
13  *      Copyright header from piix.c:
14  *
15  *  Copyright (C) 1998-1999 Andrzej Krzysztofowicz, Author and Maintainer
16  *  Copyright (C) 1998-2000 Andre Hedrick <andre@linux-ide.org>
17  *  Copyright (C) 2003 Red Hat Inc
18  *
19  *
20  *  This program is free software; you can redistribute it and/or modify
21  *  it under the terms of the GNU General Public License as published by
22  *  the Free Software Foundation; either version 2, or (at your option)
23  *  any later version.
24  *
25  *  This program is distributed in the hope that it will be useful,
26  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
27  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
28  *  GNU General Public License for more details.
29  *
30  *  You should have received a copy of the GNU General Public License
31  *  along with this program; see the file COPYING.  If not, write to
32  *  the Free Software Foundation, 675 Mass Ave, Cambridge, MA 02139, USA.
33  *
34  *
35  *  libata documentation is available via 'make {ps|pdf}docs',
36  *  as Documentation/DocBook/libata.*
37  *
38  *  Hardware documentation available at http://developer.intel.com/
39  *
40  * Documentation
41  *      Publically available from Intel web site. Errata documentation
42  * is also publically available. As an aide to anyone hacking on this
43  * driver the list of errata that are relevant is below, going back to
44  * PIIX4. Older device documentation is now a bit tricky to find.
45  *
46  * The chipsets all follow very much the same design. The original Triton
47  * series chipsets do _not_ support independant device timings, but this
48  * is fixed in Triton II. With the odd mobile exception the chips then
49  * change little except in gaining more modes until SATA arrives. This
50  * driver supports only the chips with independant timing (that is those
51  * with SITRE and the 0x44 timing register). See pata_oldpiix and pata_mpiix
52  * for the early chip drivers.
53  *
54  * Errata of note:
55  *
56  * Unfixable
57  *      PIIX4    errata #9      - Only on ultra obscure hw
58  *      ICH3     errata #13     - Not observed to affect real hw
59  *                                by Intel
60  *
61  * Things we must deal with
62  *      PIIX4   errata #10      - BM IDE hang with non UDMA
63  *                                (must stop/start dma to recover)
64  *      440MX   errata #15      - As PIIX4 errata #10
65  *      PIIX4   errata #15      - Must not read control registers
66  *                                during a PIO transfer
67  *      440MX   errata #13      - As PIIX4 errata #15
68  *      ICH2    errata #21      - DMA mode 0 doesn't work right
69  *      ICH0/1  errata #55      - As ICH2 errata #21
70  *      ICH2    spec c #9       - Extra operations needed to handle
71  *                                drive hotswap [NOT YET SUPPORTED]
72  *      ICH2    spec c #20      - IDE PRD must not cross a 64K boundary
73  *                                and must be dword aligned
74  *      ICH2    spec c #24      - UDMA mode 4,5 t85/86 should be 6ns not 3.3
75  *      ICH7    errata #16      - MWDMA1 timings are incorrect
76  *
77  * Should have been BIOS fixed:
78  *      450NX:  errata #19      - DMA hangs on old 450NX
79  *      450NX:  errata #20      - DMA hangs on old 450NX
80  *      450NX:  errata #25      - Corruption with DMA on old 450NX
81  *      ICH3    errata #15      - IDE deadlock under high load
82  *                                (BIOS must set dev 31 fn 0 bit 23)
83  *      ICH3    errata #18      - Don't use native mode
84  */
85
86 #include <linux/kernel.h>
87 #include <linux/module.h>
88 #include <linux/pci.h>
89 #include <linux/init.h>
90 #include <linux/blkdev.h>
91 #include <linux/delay.h>
92 #include <linux/device.h>
93 #include <linux/gfp.h>
94 #include <scsi/scsi_host.h>
95 #include <linux/libata.h>
96 #include <linux/dmi.h>
97
98 #define DRV_NAME        "ata_piix"
99 #define DRV_VERSION     "2.13"
100
101 enum {
102         PIIX_IOCFG              = 0x54, /* IDE I/O configuration register */
103         ICH5_PMR                = 0x90, /* port mapping register */
104         ICH5_PCS                = 0x92, /* port control and status */
105         PIIX_SIDPR_BAR          = 5,
106         PIIX_SIDPR_LEN          = 16,
107         PIIX_SIDPR_IDX          = 0,
108         PIIX_SIDPR_DATA         = 4,
109
110         PIIX_FLAG_CHECKINTR     = (1 << 28), /* make sure PCI INTx enabled */
111         PIIX_FLAG_SIDPR         = (1 << 29), /* SATA idx/data pair regs */
112
113         PIIX_PATA_FLAGS         = ATA_FLAG_SLAVE_POSS,
114         PIIX_SATA_FLAGS         = ATA_FLAG_SATA | PIIX_FLAG_CHECKINTR,
115
116         PIIX_80C_PRI            = (1 << 5) | (1 << 4),
117         PIIX_80C_SEC            = (1 << 7) | (1 << 6),
118
119         /* constants for mapping table */
120         P0                      = 0,  /* port 0 */
121         P1                      = 1,  /* port 1 */
122         P2                      = 2,  /* port 2 */
123         P3                      = 3,  /* port 3 */
124         IDE                     = -1, /* IDE */
125         NA                      = -2, /* not avaliable */
126         RV                      = -3, /* reserved */
127
128         PIIX_AHCI_DEVICE        = 6,
129
130         /* host->flags bits */
131         PIIX_HOST_BROKEN_SUSPEND = (1 << 24),
132 };
133
134 enum piix_controller_ids {
135         /* controller IDs */
136         piix_pata_mwdma,        /* PIIX3 MWDMA only */
137         piix_pata_33,           /* PIIX4 at 33Mhz */
138         ich_pata_33,            /* ICH up to UDMA 33 only */
139         ich_pata_66,            /* ICH up to 66 Mhz */
140         ich_pata_100,           /* ICH up to UDMA 100 */
141         ich_pata_100_nomwdma1,  /* ICH up to UDMA 100 but with no MWDMA1*/
142         ich5_sata,
143         ich6_sata,
144         ich6m_sata,
145         ich8_sata,
146         ich8_2port_sata,
147         ich8m_apple_sata,       /* locks up on second port enable */
148         tolapai_sata,
149         piix_pata_vmw,                  /* PIIX4 for VMware, spurious DMA_ERR */
150 };
151
152 struct piix_map_db {
153         const u32 mask;
154         const u16 port_enable;
155         const int map[][4];
156 };
157
158 struct piix_host_priv {
159         const int *map;
160         u32 saved_iocfg;
161         spinlock_t sidpr_lock;  /* FIXME: remove once locking in EH is fixed */
162         void __iomem *sidpr;
163 };
164
165 static int piix_init_one(struct pci_dev *pdev,
166                          const struct pci_device_id *ent);
167 static void piix_remove_one(struct pci_dev *pdev);
168 static int piix_pata_prereset(struct ata_link *link, unsigned long deadline);
169 static void piix_set_piomode(struct ata_port *ap, struct ata_device *adev);
170 static void piix_set_dmamode(struct ata_port *ap, struct ata_device *adev);
171 static void ich_set_dmamode(struct ata_port *ap, struct ata_device *adev);
172 static int ich_pata_cable_detect(struct ata_port *ap);
173 static u8 piix_vmw_bmdma_status(struct ata_port *ap);
174 static int piix_sidpr_scr_read(struct ata_link *link,
175                                unsigned int reg, u32 *val);
176 static int piix_sidpr_scr_write(struct ata_link *link,
177                                 unsigned int reg, u32 val);
178 static int piix_sidpr_set_lpm(struct ata_link *link, enum ata_lpm_policy policy,
179                               unsigned hints);
180 static bool piix_irq_check(struct ata_port *ap);
181 #ifdef CONFIG_PM
182 static int piix_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg);
183 static int piix_pci_device_resume(struct pci_dev *pdev);
184 #endif
185
186 static unsigned int in_module_init = 1;
187
188 static const struct pci_device_id piix_pci_tbl[] = {
189         /* Intel PIIX3 for the 430HX etc */
190         { 0x8086, 0x7010, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_mwdma },
191         /* VMware ICH4 */
192         { 0x8086, 0x7111, 0x15ad, 0x1976, 0, 0, piix_pata_vmw },
193         /* Intel PIIX4 for the 430TX/440BX/MX chipset: UDMA 33 */
194         /* Also PIIX4E (fn3 rev 2) and PIIX4M (fn3 rev 3) */
195         { 0x8086, 0x7111, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
196         /* Intel PIIX4 */
197         { 0x8086, 0x7199, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
198         /* Intel PIIX4 */
199         { 0x8086, 0x7601, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
200         /* Intel PIIX */
201         { 0x8086, 0x84CA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
202         /* Intel ICH (i810, i815, i840) UDMA 66*/
203         { 0x8086, 0x2411, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_66 },
204         /* Intel ICH0 : UDMA 33*/
205         { 0x8086, 0x2421, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_33 },
206         /* Intel ICH2M */
207         { 0x8086, 0x244A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
208         /* Intel ICH2 (i810E2, i845, 850, 860) UDMA 100 */
209         { 0x8086, 0x244B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
210         /*  Intel ICH3M */
211         { 0x8086, 0x248A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
212         /* Intel ICH3 (E7500/1) UDMA 100 */
213         { 0x8086, 0x248B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
214         /* Intel ICH4 (i845GV, i845E, i852, i855) UDMA 100 */
215         { 0x8086, 0x24CA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
216         { 0x8086, 0x24CB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
217         /* Intel ICH5 */
218         { 0x8086, 0x24DB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
219         /* C-ICH (i810E2) */
220         { 0x8086, 0x245B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
221         /* ESB (855GME/875P + 6300ESB) UDMA 100  */
222         { 0x8086, 0x25A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
223         /* ICH6 (and 6) (i915) UDMA 100 */
224         { 0x8086, 0x266F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
225         /* ICH7/7-R (i945, i975) UDMA 100*/
226         { 0x8086, 0x27DF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100_nomwdma1 },
227         { 0x8086, 0x269E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100_nomwdma1 },
228         /* ICH8 Mobile PATA Controller */
229         { 0x8086, 0x2850, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
230
231         /* SATA ports */
232         
233         /* 82801EB (ICH5) */
234         { 0x8086, 0x24d1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
235         /* 82801EB (ICH5) */
236         { 0x8086, 0x24df, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
237         /* 6300ESB (ICH5 variant with broken PCS present bits) */
238         { 0x8086, 0x25a3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
239         /* 6300ESB pretending RAID */
240         { 0x8086, 0x25b0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
241         /* 82801FB/FW (ICH6/ICH6W) */
242         { 0x8086, 0x2651, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata },
243         /* 82801FR/FRW (ICH6R/ICH6RW) */
244         { 0x8086, 0x2652, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata },
245         /* 82801FBM ICH6M (ICH6R with only port 0 and 2 implemented).
246          * Attach iff the controller is in IDE mode. */
247         { 0x8086, 0x2653, PCI_ANY_ID, PCI_ANY_ID,
248           PCI_CLASS_STORAGE_IDE << 8, 0xffff00, ich6m_sata },
249         /* 82801GB/GR/GH (ICH7, identical to ICH6) */
250         { 0x8086, 0x27c0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata },
251         /* 2801GBM/GHM (ICH7M, identical to ICH6M) */
252         { 0x8086, 0x27c4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6m_sata },
253         /* Enterprise Southbridge 2 (631xESB/632xESB) */
254         { 0x8086, 0x2680, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata },
255         /* SATA Controller 1 IDE (ICH8) */
256         { 0x8086, 0x2820, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
257         /* SATA Controller 2 IDE (ICH8) */
258         { 0x8086, 0x2825, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
259         /* Mobile SATA Controller IDE (ICH8M), Apple */
260         { 0x8086, 0x2828, 0x106b, 0x00a0, 0, 0, ich8m_apple_sata },
261         { 0x8086, 0x2828, 0x106b, 0x00a1, 0, 0, ich8m_apple_sata },
262         { 0x8086, 0x2828, 0x106b, 0x00a3, 0, 0, ich8m_apple_sata },
263         /* Mobile SATA Controller IDE (ICH8M) */
264         { 0x8086, 0x2828, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
265         /* SATA Controller IDE (ICH9) */
266         { 0x8086, 0x2920, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
267         /* SATA Controller IDE (ICH9) */
268         { 0x8086, 0x2921, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
269         /* SATA Controller IDE (ICH9) */
270         { 0x8086, 0x2926, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
271         /* SATA Controller IDE (ICH9M) */
272         { 0x8086, 0x2928, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
273         /* SATA Controller IDE (ICH9M) */
274         { 0x8086, 0x292d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
275         /* SATA Controller IDE (ICH9M) */
276         { 0x8086, 0x292e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
277         /* SATA Controller IDE (Tolapai) */
278         { 0x8086, 0x5028, PCI_ANY_ID, PCI_ANY_ID, 0, 0, tolapai_sata },
279         /* SATA Controller IDE (ICH10) */
280         { 0x8086, 0x3a00, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
281         /* SATA Controller IDE (ICH10) */
282         { 0x8086, 0x3a06, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
283         /* SATA Controller IDE (ICH10) */
284         { 0x8086, 0x3a20, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
285         /* SATA Controller IDE (ICH10) */
286         { 0x8086, 0x3a26, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
287         /* SATA Controller IDE (PCH) */
288         { 0x8086, 0x3b20, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
289         /* SATA Controller IDE (PCH) */
290         { 0x8086, 0x3b21, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
291         /* SATA Controller IDE (PCH) */
292         { 0x8086, 0x3b26, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
293         /* SATA Controller IDE (PCH) */
294         { 0x8086, 0x3b28, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
295         /* SATA Controller IDE (PCH) */
296         { 0x8086, 0x3b2d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
297         /* SATA Controller IDE (PCH) */
298         { 0x8086, 0x3b2e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
299         /* SATA Controller IDE (CPT) */
300         { 0x8086, 0x1c00, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
301         /* SATA Controller IDE (CPT) */
302         { 0x8086, 0x1c01, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
303         /* SATA Controller IDE (CPT) */
304         { 0x8086, 0x1c08, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
305         /* SATA Controller IDE (CPT) */
306         { 0x8086, 0x1c09, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
307         /* SATA Controller IDE (PBG) */
308         { 0x8086, 0x1d00, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
309         /* SATA Controller IDE (PBG) */
310         { 0x8086, 0x1d08, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
311         { }     /* terminate list */
312 };
313
314 static struct pci_driver piix_pci_driver = {
315         .name                   = DRV_NAME,
316         .id_table               = piix_pci_tbl,
317         .probe                  = piix_init_one,
318         .remove                 = piix_remove_one,
319 #ifdef CONFIG_PM
320         .suspend                = piix_pci_device_suspend,
321         .resume                 = piix_pci_device_resume,
322 #endif
323 };
324
325 static struct scsi_host_template piix_sht = {
326         ATA_BMDMA_SHT(DRV_NAME),
327 };
328
329 static struct ata_port_operations piix_sata_ops = {
330         .inherits               = &ata_bmdma32_port_ops,
331         .sff_irq_check          = piix_irq_check,
332 };
333
334 static struct ata_port_operations piix_pata_ops = {
335         .inherits               = &piix_sata_ops,
336         .cable_detect           = ata_cable_40wire,
337         .set_piomode            = piix_set_piomode,
338         .set_dmamode            = piix_set_dmamode,
339         .prereset               = piix_pata_prereset,
340 };
341
342 static struct ata_port_operations piix_vmw_ops = {
343         .inherits               = &piix_pata_ops,
344         .bmdma_status           = piix_vmw_bmdma_status,
345 };
346
347 static struct ata_port_operations ich_pata_ops = {
348         .inherits               = &piix_pata_ops,
349         .cable_detect           = ich_pata_cable_detect,
350         .set_dmamode            = ich_set_dmamode,
351 };
352
353 static struct device_attribute *piix_sidpr_shost_attrs[] = {
354         &dev_attr_link_power_management_policy,
355         NULL
356 };
357
358 static struct scsi_host_template piix_sidpr_sht = {
359         ATA_BMDMA_SHT(DRV_NAME),
360         .shost_attrs            = piix_sidpr_shost_attrs,
361 };
362
363 static struct ata_port_operations piix_sidpr_sata_ops = {
364         .inherits               = &piix_sata_ops,
365         .hardreset              = sata_std_hardreset,
366         .scr_read               = piix_sidpr_scr_read,
367         .scr_write              = piix_sidpr_scr_write,
368         .set_lpm                = piix_sidpr_set_lpm,
369 };
370
371 static const struct piix_map_db ich5_map_db = {
372         .mask = 0x7,
373         .port_enable = 0x3,
374         .map = {
375                 /* PM   PS   SM   SS       MAP  */
376                 {  P0,  NA,  P1,  NA }, /* 000b */
377                 {  P1,  NA,  P0,  NA }, /* 001b */
378                 {  RV,  RV,  RV,  RV },
379                 {  RV,  RV,  RV,  RV },
380                 {  P0,  P1, IDE, IDE }, /* 100b */
381                 {  P1,  P0, IDE, IDE }, /* 101b */
382                 { IDE, IDE,  P0,  P1 }, /* 110b */
383                 { IDE, IDE,  P1,  P0 }, /* 111b */
384         },
385 };
386
387 static const struct piix_map_db ich6_map_db = {
388         .mask = 0x3,
389         .port_enable = 0xf,
390         .map = {
391                 /* PM   PS   SM   SS       MAP */
392                 {  P0,  P2,  P1,  P3 }, /* 00b */
393                 { IDE, IDE,  P1,  P3 }, /* 01b */
394                 {  P0,  P2, IDE, IDE }, /* 10b */
395                 {  RV,  RV,  RV,  RV },
396         },
397 };
398
399 static const struct piix_map_db ich6m_map_db = {
400         .mask = 0x3,
401         .port_enable = 0x5,
402
403         /* Map 01b isn't specified in the doc but some notebooks use
404          * it anyway.  MAP 01b have been spotted on both ICH6M and
405          * ICH7M.
406          */
407         .map = {
408                 /* PM   PS   SM   SS       MAP */
409                 {  P0,  P2,  NA,  NA }, /* 00b */
410                 { IDE, IDE,  P1,  P3 }, /* 01b */
411                 {  P0,  P2, IDE, IDE }, /* 10b */
412                 {  RV,  RV,  RV,  RV },
413         },
414 };
415
416 static const struct piix_map_db ich8_map_db = {
417         .mask = 0x3,
418         .port_enable = 0xf,
419         .map = {
420                 /* PM   PS   SM   SS       MAP */
421                 {  P0,  P2,  P1,  P3 }, /* 00b (hardwired when in AHCI) */
422                 {  RV,  RV,  RV,  RV },
423                 {  P0,  P2, IDE, IDE }, /* 10b (IDE mode) */
424                 {  RV,  RV,  RV,  RV },
425         },
426 };
427
428 static const struct piix_map_db ich8_2port_map_db = {
429         .mask = 0x3,
430         .port_enable = 0x3,
431         .map = {
432                 /* PM   PS   SM   SS       MAP */
433                 {  P0,  NA,  P1,  NA }, /* 00b */
434                 {  RV,  RV,  RV,  RV }, /* 01b */
435                 {  RV,  RV,  RV,  RV }, /* 10b */
436                 {  RV,  RV,  RV,  RV },
437         },
438 };
439
440 static const struct piix_map_db ich8m_apple_map_db = {
441         .mask = 0x3,
442         .port_enable = 0x1,
443         .map = {
444                 /* PM   PS   SM   SS       MAP */
445                 {  P0,  NA,  NA,  NA }, /* 00b */
446                 {  RV,  RV,  RV,  RV },
447                 {  P0,  P2, IDE, IDE }, /* 10b */
448                 {  RV,  RV,  RV,  RV },
449         },
450 };
451
452 static const struct piix_map_db tolapai_map_db = {
453         .mask = 0x3,
454         .port_enable = 0x3,
455         .map = {
456                 /* PM   PS   SM   SS       MAP */
457                 {  P0,  NA,  P1,  NA }, /* 00b */
458                 {  RV,  RV,  RV,  RV }, /* 01b */
459                 {  RV,  RV,  RV,  RV }, /* 10b */
460                 {  RV,  RV,  RV,  RV },
461         },
462 };
463
464 static const struct piix_map_db *piix_map_db_table[] = {
465         [ich5_sata]             = &ich5_map_db,
466         [ich6_sata]             = &ich6_map_db,
467         [ich6m_sata]            = &ich6m_map_db,
468         [ich8_sata]             = &ich8_map_db,
469         [ich8_2port_sata]       = &ich8_2port_map_db,
470         [ich8m_apple_sata]      = &ich8m_apple_map_db,
471         [tolapai_sata]          = &tolapai_map_db,
472 };
473
474 static struct ata_port_info piix_port_info[] = {
475         [piix_pata_mwdma] =     /* PIIX3 MWDMA only */
476         {
477                 .flags          = PIIX_PATA_FLAGS,
478                 .pio_mask       = ATA_PIO4,
479                 .mwdma_mask     = ATA_MWDMA12_ONLY, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
480                 .port_ops       = &piix_pata_ops,
481         },
482
483         [piix_pata_33] =        /* PIIX4 at 33MHz */
484         {
485                 .flags          = PIIX_PATA_FLAGS,
486                 .pio_mask       = ATA_PIO4,
487                 .mwdma_mask     = ATA_MWDMA12_ONLY, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
488                 .udma_mask      = ATA_UDMA2,
489                 .port_ops       = &piix_pata_ops,
490         },
491
492         [ich_pata_33] =         /* ICH0 - ICH at 33Mhz*/
493         {
494                 .flags          = PIIX_PATA_FLAGS,
495                 .pio_mask       = ATA_PIO4,
496                 .mwdma_mask     = ATA_MWDMA12_ONLY, /* Check: maybe MWDMA0 is ok  */
497                 .udma_mask      = ATA_UDMA2,
498                 .port_ops       = &ich_pata_ops,
499         },
500
501         [ich_pata_66] =         /* ICH controllers up to 66MHz */
502         {
503                 .flags          = PIIX_PATA_FLAGS,
504                 .pio_mask       = ATA_PIO4,
505                 .mwdma_mask     = ATA_MWDMA12_ONLY, /* MWDMA0 is broken on chip */
506                 .udma_mask      = ATA_UDMA4,
507                 .port_ops       = &ich_pata_ops,
508         },
509
510         [ich_pata_100] =
511         {
512                 .flags          = PIIX_PATA_FLAGS | PIIX_FLAG_CHECKINTR,
513                 .pio_mask       = ATA_PIO4,
514                 .mwdma_mask     = ATA_MWDMA12_ONLY,
515                 .udma_mask      = ATA_UDMA5,
516                 .port_ops       = &ich_pata_ops,
517         },
518
519         [ich_pata_100_nomwdma1] =
520         {
521                 .flags          = PIIX_PATA_FLAGS | PIIX_FLAG_CHECKINTR,
522                 .pio_mask       = ATA_PIO4,
523                 .mwdma_mask     = ATA_MWDMA2_ONLY,
524                 .udma_mask      = ATA_UDMA5,
525                 .port_ops       = &ich_pata_ops,
526         },
527
528         [ich5_sata] =
529         {
530                 .flags          = PIIX_SATA_FLAGS,
531                 .pio_mask       = ATA_PIO4,
532                 .mwdma_mask     = ATA_MWDMA2,
533                 .udma_mask      = ATA_UDMA6,
534                 .port_ops       = &piix_sata_ops,
535         },
536
537         [ich6_sata] =
538         {
539                 .flags          = PIIX_SATA_FLAGS,
540                 .pio_mask       = ATA_PIO4,
541                 .mwdma_mask     = ATA_MWDMA2,
542                 .udma_mask      = ATA_UDMA6,
543                 .port_ops       = &piix_sata_ops,
544         },
545
546         [ich6m_sata] =
547         {
548                 .flags          = PIIX_SATA_FLAGS,
549                 .pio_mask       = ATA_PIO4,
550                 .mwdma_mask     = ATA_MWDMA2,
551                 .udma_mask      = ATA_UDMA6,
552                 .port_ops       = &piix_sata_ops,
553         },
554
555         [ich8_sata] =
556         {
557                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_SIDPR,
558                 .pio_mask       = ATA_PIO4,
559                 .mwdma_mask     = ATA_MWDMA2,
560                 .udma_mask      = ATA_UDMA6,
561                 .port_ops       = &piix_sata_ops,
562         },
563
564         [ich8_2port_sata] =
565         {
566                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_SIDPR,
567                 .pio_mask       = ATA_PIO4,
568                 .mwdma_mask     = ATA_MWDMA2,
569                 .udma_mask      = ATA_UDMA6,
570                 .port_ops       = &piix_sata_ops,
571         },
572
573         [tolapai_sata] =
574         {
575                 .flags          = PIIX_SATA_FLAGS,
576                 .pio_mask       = ATA_PIO4,
577                 .mwdma_mask     = ATA_MWDMA2,
578                 .udma_mask      = ATA_UDMA6,
579                 .port_ops       = &piix_sata_ops,
580         },
581
582         [ich8m_apple_sata] =
583         {
584                 .flags          = PIIX_SATA_FLAGS,
585                 .pio_mask       = ATA_PIO4,
586                 .mwdma_mask     = ATA_MWDMA2,
587                 .udma_mask      = ATA_UDMA6,
588                 .port_ops       = &piix_sata_ops,
589         },
590
591         [piix_pata_vmw] =
592         {
593                 .flags          = PIIX_PATA_FLAGS,
594                 .pio_mask       = ATA_PIO4,
595                 .mwdma_mask     = ATA_MWDMA12_ONLY, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
596                 .udma_mask      = ATA_UDMA2,
597                 .port_ops       = &piix_vmw_ops,
598         },
599
600 };
601
602 static struct pci_bits piix_enable_bits[] = {
603         { 0x41U, 1U, 0x80UL, 0x80UL },  /* port 0 */
604         { 0x43U, 1U, 0x80UL, 0x80UL },  /* port 1 */
605 };
606
607 MODULE_AUTHOR("Andre Hedrick, Alan Cox, Andrzej Krzysztofowicz, Jeff Garzik");
608 MODULE_DESCRIPTION("SCSI low-level driver for Intel PIIX/ICH ATA controllers");
609 MODULE_LICENSE("GPL");
610 MODULE_DEVICE_TABLE(pci, piix_pci_tbl);
611 MODULE_VERSION(DRV_VERSION);
612
613 struct ich_laptop {
614         u16 device;
615         u16 subvendor;
616         u16 subdevice;
617 };
618
619 /*
620  *      List of laptops that use short cables rather than 80 wire
621  */
622
623 static const struct ich_laptop ich_laptop[] = {
624         /* devid, subvendor, subdev */
625         { 0x27DF, 0x0005, 0x0280 },     /* ICH7 on Acer 5602WLMi */
626         { 0x27DF, 0x1025, 0x0102 },     /* ICH7 on Acer 5602aWLMi */
627         { 0x27DF, 0x1025, 0x0110 },     /* ICH7 on Acer 3682WLMi */
628         { 0x27DF, 0x1028, 0x02b0 },     /* ICH7 on unknown Dell */
629         { 0x27DF, 0x1043, 0x1267 },     /* ICH7 on Asus W5F */
630         { 0x27DF, 0x103C, 0x30A1 },     /* ICH7 on HP Compaq nc2400 */
631         { 0x27DF, 0x103C, 0x361a },     /* ICH7 on unknown HP  */
632         { 0x27DF, 0x1071, 0xD221 },     /* ICH7 on Hercules EC-900 */
633         { 0x27DF, 0x152D, 0x0778 },     /* ICH7 on unknown Intel */
634         { 0x24CA, 0x1025, 0x0061 },     /* ICH4 on ACER Aspire 2023WLMi */
635         { 0x24CA, 0x1025, 0x003d },     /* ICH4 on ACER TM290 */
636         { 0x266F, 0x1025, 0x0066 },     /* ICH6 on ACER Aspire 1694WLMi */
637         { 0x2653, 0x1043, 0x82D8 },     /* ICH6M on Asus Eee 701 */
638         { 0x27df, 0x104d, 0x900e },     /* ICH7 on Sony TZ-90 */
639         /* end marker */
640         { 0, }
641 };
642
643 /**
644  *      ich_pata_cable_detect - Probe host controller cable detect info
645  *      @ap: Port for which cable detect info is desired
646  *
647  *      Read 80c cable indicator from ATA PCI device's PCI config
648  *      register.  This register is normally set by firmware (BIOS).
649  *
650  *      LOCKING:
651  *      None (inherited from caller).
652  */
653
654 static int ich_pata_cable_detect(struct ata_port *ap)
655 {
656         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
657         struct piix_host_priv *hpriv = ap->host->private_data;
658         const struct ich_laptop *lap = &ich_laptop[0];
659         u8 mask;
660
661         /* Check for specials - Acer Aspire 5602WLMi */
662         while (lap->device) {
663                 if (lap->device == pdev->device &&
664                     lap->subvendor == pdev->subsystem_vendor &&
665                     lap->subdevice == pdev->subsystem_device)
666                         return ATA_CBL_PATA40_SHORT;
667
668                 lap++;
669         }
670
671         /* check BIOS cable detect results */
672         mask = ap->port_no == 0 ? PIIX_80C_PRI : PIIX_80C_SEC;
673         if ((hpriv->saved_iocfg & mask) == 0)
674                 return ATA_CBL_PATA40;
675         return ATA_CBL_PATA80;
676 }
677
678 /**
679  *      piix_pata_prereset - prereset for PATA host controller
680  *      @link: Target link
681  *      @deadline: deadline jiffies for the operation
682  *
683  *      LOCKING:
684  *      None (inherited from caller).
685  */
686 static int piix_pata_prereset(struct ata_link *link, unsigned long deadline)
687 {
688         struct ata_port *ap = link->ap;
689         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
690
691         if (!pci_test_config_bits(pdev, &piix_enable_bits[ap->port_no]))
692                 return -ENOENT;
693         return ata_sff_prereset(link, deadline);
694 }
695
696 static DEFINE_SPINLOCK(piix_lock);
697
698 /**
699  *      piix_set_piomode - Initialize host controller PATA PIO timings
700  *      @ap: Port whose timings we are configuring
701  *      @adev: um
702  *
703  *      Set PIO mode for device, in host controller PCI config space.
704  *
705  *      LOCKING:
706  *      None (inherited from caller).
707  */
708
709 static void piix_set_piomode(struct ata_port *ap, struct ata_device *adev)
710 {
711         struct pci_dev *dev     = to_pci_dev(ap->host->dev);
712         unsigned long flags;
713         unsigned int pio        = adev->pio_mode - XFER_PIO_0;
714         unsigned int is_slave   = (adev->devno != 0);
715         unsigned int master_port= ap->port_no ? 0x42 : 0x40;
716         unsigned int slave_port = 0x44;
717         u16 master_data;
718         u8 slave_data;
719         u8 udma_enable;
720         int control = 0;
721
722         /*
723          *      See Intel Document 298600-004 for the timing programing rules
724          *      for ICH controllers.
725          */
726
727         static const     /* ISP  RTC */
728         u8 timings[][2] = { { 0, 0 },
729                             { 0, 0 },
730                             { 1, 0 },
731                             { 2, 1 },
732                             { 2, 3 }, };
733
734         if (pio >= 2)
735                 control |= 1;   /* TIME1 enable */
736         if (ata_pio_need_iordy(adev))
737                 control |= 2;   /* IE enable */
738
739         /* Intel specifies that the PPE functionality is for disk only */
740         if (adev->class == ATA_DEV_ATA)
741                 control |= 4;   /* PPE enable */
742
743         spin_lock_irqsave(&piix_lock, flags);
744
745         /* PIO configuration clears DTE unconditionally.  It will be
746          * programmed in set_dmamode which is guaranteed to be called
747          * after set_piomode if any DMA mode is available.
748          */
749         pci_read_config_word(dev, master_port, &master_data);
750         if (is_slave) {
751                 /* clear TIME1|IE1|PPE1|DTE1 */
752                 master_data &= 0xff0f;
753                 /* Enable SITRE (separate slave timing register) */
754                 master_data |= 0x4000;
755                 /* enable PPE1, IE1 and TIME1 as needed */
756                 master_data |= (control << 4);
757                 pci_read_config_byte(dev, slave_port, &slave_data);
758                 slave_data &= (ap->port_no ? 0x0f : 0xf0);
759                 /* Load the timing nibble for this slave */
760                 slave_data |= ((timings[pio][0] << 2) | timings[pio][1])
761                                                 << (ap->port_no ? 4 : 0);
762         } else {
763                 /* clear ISP|RCT|TIME0|IE0|PPE0|DTE0 */
764                 master_data &= 0xccf0;
765                 /* Enable PPE, IE and TIME as appropriate */
766                 master_data |= control;
767                 /* load ISP and RCT */
768                 master_data |=
769                         (timings[pio][0] << 12) |
770                         (timings[pio][1] << 8);
771         }
772         pci_write_config_word(dev, master_port, master_data);
773         if (is_slave)
774                 pci_write_config_byte(dev, slave_port, slave_data);
775
776         /* Ensure the UDMA bit is off - it will be turned back on if
777            UDMA is selected */
778
779         if (ap->udma_mask) {
780                 pci_read_config_byte(dev, 0x48, &udma_enable);
781                 udma_enable &= ~(1 << (2 * ap->port_no + adev->devno));
782                 pci_write_config_byte(dev, 0x48, udma_enable);
783         }
784
785         spin_unlock_irqrestore(&piix_lock, flags);
786 }
787
788 /**
789  *      do_pata_set_dmamode - Initialize host controller PATA PIO timings
790  *      @ap: Port whose timings we are configuring
791  *      @adev: Drive in question
792  *      @isich: set if the chip is an ICH device
793  *
794  *      Set UDMA mode for device, in host controller PCI config space.
795  *
796  *      LOCKING:
797  *      None (inherited from caller).
798  */
799
800 static void do_pata_set_dmamode(struct ata_port *ap, struct ata_device *adev, int isich)
801 {
802         struct pci_dev *dev     = to_pci_dev(ap->host->dev);
803         unsigned long flags;
804         u8 master_port          = ap->port_no ? 0x42 : 0x40;
805         u16 master_data;
806         u8 speed                = adev->dma_mode;
807         int devid               = adev->devno + 2 * ap->port_no;
808         u8 udma_enable          = 0;
809
810         static const     /* ISP  RTC */
811         u8 timings[][2] = { { 0, 0 },
812                             { 0, 0 },
813                             { 1, 0 },
814                             { 2, 1 },
815                             { 2, 3 }, };
816
817         spin_lock_irqsave(&piix_lock, flags);
818
819         pci_read_config_word(dev, master_port, &master_data);
820         if (ap->udma_mask)
821                 pci_read_config_byte(dev, 0x48, &udma_enable);
822
823         if (speed >= XFER_UDMA_0) {
824                 unsigned int udma = adev->dma_mode - XFER_UDMA_0;
825                 u16 udma_timing;
826                 u16 ideconf;
827                 int u_clock, u_speed;
828
829                 /*
830                  * UDMA is handled by a combination of clock switching and
831                  * selection of dividers
832                  *
833                  * Handy rule: Odd modes are UDMATIMx 01, even are 02
834                  *             except UDMA0 which is 00
835                  */
836                 u_speed = min(2 - (udma & 1), udma);
837                 if (udma == 5)
838                         u_clock = 0x1000;       /* 100Mhz */
839                 else if (udma > 2)
840                         u_clock = 1;            /* 66Mhz */
841                 else
842                         u_clock = 0;            /* 33Mhz */
843
844                 udma_enable |= (1 << devid);
845
846                 /* Load the CT/RP selection */
847                 pci_read_config_word(dev, 0x4A, &udma_timing);
848                 udma_timing &= ~(3 << (4 * devid));
849                 udma_timing |= u_speed << (4 * devid);
850                 pci_write_config_word(dev, 0x4A, udma_timing);
851
852                 if (isich) {
853                         /* Select a 33/66/100Mhz clock */
854                         pci_read_config_word(dev, 0x54, &ideconf);
855                         ideconf &= ~(0x1001 << devid);
856                         ideconf |= u_clock << devid;
857                         /* For ICH or later we should set bit 10 for better
858                            performance (WR_PingPong_En) */
859                         pci_write_config_word(dev, 0x54, ideconf);
860                 }
861         } else {
862                 /*
863                  * MWDMA is driven by the PIO timings. We must also enable
864                  * IORDY unconditionally along with TIME1. PPE has already
865                  * been set when the PIO timing was set.
866                  */
867                 unsigned int mwdma      = adev->dma_mode - XFER_MW_DMA_0;
868                 unsigned int control;
869                 u8 slave_data;
870                 const unsigned int needed_pio[3] = {
871                         XFER_PIO_0, XFER_PIO_3, XFER_PIO_4
872                 };
873                 int pio = needed_pio[mwdma] - XFER_PIO_0;
874
875                 control = 3;    /* IORDY|TIME1 */
876
877                 /* If the drive MWDMA is faster than it can do PIO then
878                    we must force PIO into PIO0 */
879
880                 if (adev->pio_mode < needed_pio[mwdma])
881                         /* Enable DMA timing only */
882                         control |= 8;   /* PIO cycles in PIO0 */
883
884                 if (adev->devno) {      /* Slave */
885                         master_data &= 0xFF4F;  /* Mask out IORDY|TIME1|DMAONLY */
886                         master_data |= control << 4;
887                         pci_read_config_byte(dev, 0x44, &slave_data);
888                         slave_data &= (ap->port_no ? 0x0f : 0xf0);
889                         /* Load the matching timing */
890                         slave_data |= ((timings[pio][0] << 2) | timings[pio][1]) << (ap->port_no ? 4 : 0);
891                         pci_write_config_byte(dev, 0x44, slave_data);
892                 } else {        /* Master */
893                         master_data &= 0xCCF4;  /* Mask out IORDY|TIME1|DMAONLY
894                                                    and master timing bits */
895                         master_data |= control;
896                         master_data |=
897                                 (timings[pio][0] << 12) |
898                                 (timings[pio][1] << 8);
899                 }
900
901                 if (ap->udma_mask)
902                         udma_enable &= ~(1 << devid);
903
904                 pci_write_config_word(dev, master_port, master_data);
905         }
906         /* Don't scribble on 0x48 if the controller does not support UDMA */
907         if (ap->udma_mask)
908                 pci_write_config_byte(dev, 0x48, udma_enable);
909
910         spin_unlock_irqrestore(&piix_lock, flags);
911 }
912
913 /**
914  *      piix_set_dmamode - Initialize host controller PATA DMA timings
915  *      @ap: Port whose timings we are configuring
916  *      @adev: um
917  *
918  *      Set MW/UDMA mode for device, in host controller PCI config space.
919  *
920  *      LOCKING:
921  *      None (inherited from caller).
922  */
923
924 static void piix_set_dmamode(struct ata_port *ap, struct ata_device *adev)
925 {
926         do_pata_set_dmamode(ap, adev, 0);
927 }
928
929 /**
930  *      ich_set_dmamode - Initialize host controller PATA DMA timings
931  *      @ap: Port whose timings we are configuring
932  *      @adev: um
933  *
934  *      Set MW/UDMA mode for device, in host controller PCI config space.
935  *
936  *      LOCKING:
937  *      None (inherited from caller).
938  */
939
940 static void ich_set_dmamode(struct ata_port *ap, struct ata_device *adev)
941 {
942         do_pata_set_dmamode(ap, adev, 1);
943 }
944
945 /*
946  * Serial ATA Index/Data Pair Superset Registers access
947  *
948  * Beginning from ICH8, there's a sane way to access SCRs using index
949  * and data register pair located at BAR5 which means that we have
950  * separate SCRs for master and slave.  This is handled using libata
951  * slave_link facility.
952  */
953 static const int piix_sidx_map[] = {
954         [SCR_STATUS]    = 0,
955         [SCR_ERROR]     = 2,
956         [SCR_CONTROL]   = 1,
957 };
958
959 static void piix_sidpr_sel(struct ata_link *link, unsigned int reg)
960 {
961         struct ata_port *ap = link->ap;
962         struct piix_host_priv *hpriv = ap->host->private_data;
963
964         iowrite32(((ap->port_no * 2 + link->pmp) << 8) | piix_sidx_map[reg],
965                   hpriv->sidpr + PIIX_SIDPR_IDX);
966 }
967
968 static int piix_sidpr_scr_read(struct ata_link *link,
969                                unsigned int reg, u32 *val)
970 {
971         struct piix_host_priv *hpriv = link->ap->host->private_data;
972         unsigned long flags;
973
974         if (reg >= ARRAY_SIZE(piix_sidx_map))
975                 return -EINVAL;
976
977         spin_lock_irqsave(&hpriv->sidpr_lock, flags);
978         piix_sidpr_sel(link, reg);
979         *val = ioread32(hpriv->sidpr + PIIX_SIDPR_DATA);
980         spin_unlock_irqrestore(&hpriv->sidpr_lock, flags);
981         return 0;
982 }
983
984 static int piix_sidpr_scr_write(struct ata_link *link,
985                                 unsigned int reg, u32 val)
986 {
987         struct piix_host_priv *hpriv = link->ap->host->private_data;
988         unsigned long flags;
989
990         if (reg >= ARRAY_SIZE(piix_sidx_map))
991                 return -EINVAL;
992
993         spin_lock_irqsave(&hpriv->sidpr_lock, flags);
994         piix_sidpr_sel(link, reg);
995         iowrite32(val, hpriv->sidpr + PIIX_SIDPR_DATA);
996         spin_unlock_irqrestore(&hpriv->sidpr_lock, flags);
997         return 0;
998 }
999
1000 static int piix_sidpr_set_lpm(struct ata_link *link, enum ata_lpm_policy policy,
1001                               unsigned hints)
1002 {
1003         return sata_link_scr_lpm(link, policy, false);
1004 }
1005
1006 static bool piix_irq_check(struct ata_port *ap)
1007 {
1008         if (unlikely(!ap->ioaddr.bmdma_addr))
1009                 return false;
1010
1011         return ap->ops->bmdma_status(ap) & ATA_DMA_INTR;
1012 }
1013
1014 #ifdef CONFIG_PM
1015 static int piix_broken_suspend(void)
1016 {
1017         static const struct dmi_system_id sysids[] = {
1018                 {
1019                         .ident = "TECRA M3",
1020                         .matches = {
1021                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1022                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M3"),
1023                         },
1024                 },
1025                 {
1026                         .ident = "TECRA M3",
1027                         .matches = {
1028                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1029                                 DMI_MATCH(DMI_PRODUCT_NAME, "Tecra M3"),
1030                         },
1031                 },
1032                 {
1033                         .ident = "TECRA M4",
1034                         .matches = {
1035                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1036                                 DMI_MATCH(DMI_PRODUCT_NAME, "Tecra M4"),
1037                         },
1038                 },
1039                 {
1040                         .ident = "TECRA M4",
1041                         .matches = {
1042                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1043                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M4"),
1044                         },
1045                 },
1046                 {
1047                         .ident = "TECRA M5",
1048                         .matches = {
1049                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1050                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M5"),
1051                         },
1052                 },
1053                 {
1054                         .ident = "TECRA M6",
1055                         .matches = {
1056                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1057                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M6"),
1058                         },
1059                 },
1060                 {
1061                         .ident = "TECRA M7",
1062                         .matches = {
1063                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1064                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M7"),
1065                         },
1066                 },
1067                 {
1068                         .ident = "TECRA A8",
1069                         .matches = {
1070                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1071                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA A8"),
1072                         },
1073                 },
1074                 {
1075                         .ident = "Satellite R20",
1076                         .matches = {
1077                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1078                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite R20"),
1079                         },
1080                 },
1081                 {
1082                         .ident = "Satellite R25",
1083                         .matches = {
1084                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1085                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite R25"),
1086                         },
1087                 },
1088                 {
1089                         .ident = "Satellite U200",
1090                         .matches = {
1091                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1092                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite U200"),
1093                         },
1094                 },
1095                 {
1096                         .ident = "Satellite U200",
1097                         .matches = {
1098                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1099                                 DMI_MATCH(DMI_PRODUCT_NAME, "SATELLITE U200"),
1100                         },
1101                 },
1102                 {
1103                         .ident = "Satellite Pro U200",
1104                         .matches = {
1105                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1106                                 DMI_MATCH(DMI_PRODUCT_NAME, "SATELLITE PRO U200"),
1107                         },
1108                 },
1109                 {
1110                         .ident = "Satellite U205",
1111                         .matches = {
1112                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1113                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite U205"),
1114                         },
1115                 },
1116                 {
1117                         .ident = "SATELLITE U205",
1118                         .matches = {
1119                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1120                                 DMI_MATCH(DMI_PRODUCT_NAME, "SATELLITE U205"),
1121                         },
1122                 },
1123                 {
1124                         .ident = "Portege M500",
1125                         .matches = {
1126                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1127                                 DMI_MATCH(DMI_PRODUCT_NAME, "PORTEGE M500"),
1128                         },
1129                 },
1130                 {
1131                         .ident = "VGN-BX297XP",
1132                         .matches = {
1133                                 DMI_MATCH(DMI_SYS_VENDOR, "Sony Corporation"),
1134                                 DMI_MATCH(DMI_PRODUCT_NAME, "VGN-BX297XP"),
1135                         },
1136                 },
1137
1138                 { }     /* terminate list */
1139         };
1140         static const char *oemstrs[] = {
1141                 "Tecra M3,",
1142         };
1143         int i;
1144
1145         if (dmi_check_system(sysids))
1146                 return 1;
1147
1148         for (i = 0; i < ARRAY_SIZE(oemstrs); i++)
1149                 if (dmi_find_device(DMI_DEV_TYPE_OEM_STRING, oemstrs[i], NULL))
1150                         return 1;
1151
1152         /* TECRA M4 sometimes forgets its identify and reports bogus
1153          * DMI information.  As the bogus information is a bit
1154          * generic, match as many entries as possible.  This manual
1155          * matching is necessary because dmi_system_id.matches is
1156          * limited to four entries.
1157          */
1158         if (dmi_match(DMI_SYS_VENDOR, "TOSHIBA") &&
1159             dmi_match(DMI_PRODUCT_NAME, "000000") &&
1160             dmi_match(DMI_PRODUCT_VERSION, "000000") &&
1161             dmi_match(DMI_PRODUCT_SERIAL, "000000") &&
1162             dmi_match(DMI_BOARD_VENDOR, "TOSHIBA") &&
1163             dmi_match(DMI_BOARD_NAME, "Portable PC") &&
1164             dmi_match(DMI_BOARD_VERSION, "Version A0"))
1165                 return 1;
1166
1167         return 0;
1168 }
1169
1170 static int piix_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg)
1171 {
1172         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1173         unsigned long flags;
1174         int rc = 0;
1175
1176         rc = ata_host_suspend(host, mesg);
1177         if (rc)
1178                 return rc;
1179
1180         /* Some braindamaged ACPI suspend implementations expect the
1181          * controller to be awake on entry; otherwise, it burns cpu
1182          * cycles and power trying to do something to the sleeping
1183          * beauty.
1184          */
1185         if (piix_broken_suspend() && (mesg.event & PM_EVENT_SLEEP)) {
1186                 pci_save_state(pdev);
1187
1188                 /* mark its power state as "unknown", since we don't
1189                  * know if e.g. the BIOS will change its device state
1190                  * when we suspend.
1191                  */
1192                 if (pdev->current_state == PCI_D0)
1193                         pdev->current_state = PCI_UNKNOWN;
1194
1195                 /* tell resume that it's waking up from broken suspend */
1196                 spin_lock_irqsave(&host->lock, flags);
1197                 host->flags |= PIIX_HOST_BROKEN_SUSPEND;
1198                 spin_unlock_irqrestore(&host->lock, flags);
1199         } else
1200                 ata_pci_device_do_suspend(pdev, mesg);
1201
1202         return 0;
1203 }
1204
1205 static int piix_pci_device_resume(struct pci_dev *pdev)
1206 {
1207         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1208         unsigned long flags;
1209         int rc;
1210
1211         if (host->flags & PIIX_HOST_BROKEN_SUSPEND) {
1212                 spin_lock_irqsave(&host->lock, flags);
1213                 host->flags &= ~PIIX_HOST_BROKEN_SUSPEND;
1214                 spin_unlock_irqrestore(&host->lock, flags);
1215
1216                 pci_set_power_state(pdev, PCI_D0);
1217                 pci_restore_state(pdev);
1218
1219                 /* PCI device wasn't disabled during suspend.  Use
1220                  * pci_reenable_device() to avoid affecting the enable
1221                  * count.
1222                  */
1223                 rc = pci_reenable_device(pdev);
1224                 if (rc)
1225                         dev_printk(KERN_ERR, &pdev->dev, "failed to enable "
1226                                    "device after resume (%d)\n", rc);
1227         } else
1228                 rc = ata_pci_device_do_resume(pdev);
1229
1230         if (rc == 0)
1231                 ata_host_resume(host);
1232
1233         return rc;
1234 }
1235 #endif
1236
1237 static u8 piix_vmw_bmdma_status(struct ata_port *ap)
1238 {
1239         return ata_bmdma_status(ap) & ~ATA_DMA_ERR;
1240 }
1241
1242 #define AHCI_PCI_BAR 5
1243 #define AHCI_GLOBAL_CTL 0x04
1244 #define AHCI_ENABLE (1 << 31)
1245 static int piix_disable_ahci(struct pci_dev *pdev)
1246 {
1247         void __iomem *mmio;
1248         u32 tmp;
1249         int rc = 0;
1250
1251         /* BUG: pci_enable_device has not yet been called.  This
1252          * works because this device is usually set up by BIOS.
1253          */
1254
1255         if (!pci_resource_start(pdev, AHCI_PCI_BAR) ||
1256             !pci_resource_len(pdev, AHCI_PCI_BAR))
1257                 return 0;
1258
1259         mmio = pci_iomap(pdev, AHCI_PCI_BAR, 64);
1260         if (!mmio)
1261                 return -ENOMEM;
1262
1263         tmp = ioread32(mmio + AHCI_GLOBAL_CTL);
1264         if (tmp & AHCI_ENABLE) {
1265                 tmp &= ~AHCI_ENABLE;
1266                 iowrite32(tmp, mmio + AHCI_GLOBAL_CTL);
1267
1268                 tmp = ioread32(mmio + AHCI_GLOBAL_CTL);
1269                 if (tmp & AHCI_ENABLE)
1270                         rc = -EIO;
1271         }
1272
1273         pci_iounmap(pdev, mmio);
1274         return rc;
1275 }
1276
1277 /**
1278  *      piix_check_450nx_errata -       Check for problem 450NX setup
1279  *      @ata_dev: the PCI device to check
1280  *
1281  *      Check for the present of 450NX errata #19 and errata #25. If
1282  *      they are found return an error code so we can turn off DMA
1283  */
1284
1285 static int __devinit piix_check_450nx_errata(struct pci_dev *ata_dev)
1286 {
1287         struct pci_dev *pdev = NULL;
1288         u16 cfg;
1289         int no_piix_dma = 0;
1290
1291         while ((pdev = pci_get_device(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82454NX, pdev)) != NULL) {
1292                 /* Look for 450NX PXB. Check for problem configurations
1293                    A PCI quirk checks bit 6 already */
1294                 pci_read_config_word(pdev, 0x41, &cfg);
1295                 /* Only on the original revision: IDE DMA can hang */
1296                 if (pdev->revision == 0x00)
1297                         no_piix_dma = 1;
1298                 /* On all revisions below 5 PXB bus lock must be disabled for IDE */
1299                 else if (cfg & (1<<14) && pdev->revision < 5)
1300                         no_piix_dma = 2;
1301         }
1302         if (no_piix_dma)
1303                 dev_printk(KERN_WARNING, &ata_dev->dev, "450NX errata present, disabling IDE DMA.\n");
1304         if (no_piix_dma == 2)
1305                 dev_printk(KERN_WARNING, &ata_dev->dev, "A BIOS update may resolve this.\n");
1306         return no_piix_dma;
1307 }
1308
1309 static void __devinit piix_init_pcs(struct ata_host *host,
1310                                     const struct piix_map_db *map_db)
1311 {
1312         struct pci_dev *pdev = to_pci_dev(host->dev);
1313         u16 pcs, new_pcs;
1314
1315         pci_read_config_word(pdev, ICH5_PCS, &pcs);
1316
1317         new_pcs = pcs | map_db->port_enable;
1318
1319         if (new_pcs != pcs) {
1320                 DPRINTK("updating PCS from 0x%x to 0x%x\n", pcs, new_pcs);
1321                 pci_write_config_word(pdev, ICH5_PCS, new_pcs);
1322                 msleep(150);
1323         }
1324 }
1325
1326 static const int *__devinit piix_init_sata_map(struct pci_dev *pdev,
1327                                                struct ata_port_info *pinfo,
1328                                                const struct piix_map_db *map_db)
1329 {
1330         const int *map;
1331         int i, invalid_map = 0;
1332         u8 map_value;
1333
1334         pci_read_config_byte(pdev, ICH5_PMR, &map_value);
1335
1336         map = map_db->map[map_value & map_db->mask];
1337
1338         dev_printk(KERN_INFO, &pdev->dev, "MAP [");
1339         for (i = 0; i < 4; i++) {
1340                 switch (map[i]) {
1341                 case RV:
1342                         invalid_map = 1;
1343                         printk(" XX");
1344                         break;
1345
1346                 case NA:
1347                         printk(" --");
1348                         break;
1349
1350                 case IDE:
1351                         WARN_ON((i & 1) || map[i + 1] != IDE);
1352                         pinfo[i / 2] = piix_port_info[ich_pata_100];
1353                         i++;
1354                         printk(" IDE IDE");
1355                         break;
1356
1357                 default:
1358                         printk(" P%d", map[i]);
1359                         if (i & 1)
1360                                 pinfo[i / 2].flags |= ATA_FLAG_SLAVE_POSS;
1361                         break;
1362                 }
1363         }
1364         printk(" ]\n");
1365
1366         if (invalid_map)
1367                 dev_printk(KERN_ERR, &pdev->dev,
1368                            "invalid MAP value %u\n", map_value);
1369
1370         return map;
1371 }
1372
1373 static bool piix_no_sidpr(struct ata_host *host)
1374 {
1375         struct pci_dev *pdev = to_pci_dev(host->dev);
1376
1377         /*
1378          * Samsung DB-P70 only has three ATA ports exposed and
1379          * curiously the unconnected first port reports link online
1380          * while not responding to SRST protocol causing excessive
1381          * detection delay.
1382          *
1383          * Unfortunately, the system doesn't carry enough DMI
1384          * information to identify the machine but does have subsystem
1385          * vendor and device set.  As it's unclear whether the
1386          * subsystem vendor/device is used only for this specific
1387          * board, the port can't be disabled solely with the
1388          * information; however, turning off SIDPR access works around
1389          * the problem.  Turn it off.
1390          *
1391          * This problem is reported in bnc#441240.
1392          *
1393          * https://bugzilla.novell.com/show_bug.cgi?id=441420
1394          */
1395         if (pdev->vendor == PCI_VENDOR_ID_INTEL && pdev->device == 0x2920 &&
1396             pdev->subsystem_vendor == PCI_VENDOR_ID_SAMSUNG &&
1397             pdev->subsystem_device == 0xb049) {
1398                 dev_printk(KERN_WARNING, host->dev,
1399                            "Samsung DB-P70 detected, disabling SIDPR\n");
1400                 return true;
1401         }
1402
1403         return false;
1404 }
1405
1406 static int __devinit piix_init_sidpr(struct ata_host *host)
1407 {
1408         struct pci_dev *pdev = to_pci_dev(host->dev);
1409         struct piix_host_priv *hpriv = host->private_data;
1410         struct ata_link *link0 = &host->ports[0]->link;
1411         u32 scontrol;
1412         int i, rc;
1413
1414         /* check for availability */
1415         for (i = 0; i < 4; i++)
1416                 if (hpriv->map[i] == IDE)
1417                         return 0;
1418
1419         /* is it blacklisted? */
1420         if (piix_no_sidpr(host))
1421                 return 0;
1422
1423         if (!(host->ports[0]->flags & PIIX_FLAG_SIDPR))
1424                 return 0;
1425
1426         if (pci_resource_start(pdev, PIIX_SIDPR_BAR) == 0 ||
1427             pci_resource_len(pdev, PIIX_SIDPR_BAR) != PIIX_SIDPR_LEN)
1428                 return 0;
1429
1430         if (pcim_iomap_regions(pdev, 1 << PIIX_SIDPR_BAR, DRV_NAME))
1431                 return 0;
1432
1433         hpriv->sidpr = pcim_iomap_table(pdev)[PIIX_SIDPR_BAR];
1434
1435         /* SCR access via SIDPR doesn't work on some configurations.
1436          * Give it a test drive by inhibiting power save modes which
1437          * we'll do anyway.
1438          */
1439         piix_sidpr_scr_read(link0, SCR_CONTROL, &scontrol);
1440
1441         /* if IPM is already 3, SCR access is probably working.  Don't
1442          * un-inhibit power save modes as BIOS might have inhibited
1443          * them for a reason.
1444          */
1445         if ((scontrol & 0xf00) != 0x300) {
1446                 scontrol |= 0x300;
1447                 piix_sidpr_scr_write(link0, SCR_CONTROL, scontrol);
1448                 piix_sidpr_scr_read(link0, SCR_CONTROL, &scontrol);
1449
1450                 if ((scontrol & 0xf00) != 0x300) {
1451                         dev_printk(KERN_INFO, host->dev, "SCR access via "
1452                                    "SIDPR is available but doesn't work\n");
1453                         return 0;
1454                 }
1455         }
1456
1457         /* okay, SCRs available, set ops and ask libata for slave_link */
1458         for (i = 0; i < 2; i++) {
1459                 struct ata_port *ap = host->ports[i];
1460
1461                 ap->ops = &piix_sidpr_sata_ops;
1462
1463                 if (ap->flags & ATA_FLAG_SLAVE_POSS) {
1464                         rc = ata_slave_link_init(ap);
1465                         if (rc)
1466                                 return rc;
1467                 }
1468         }
1469
1470         return 0;
1471 }
1472
1473 static void piix_iocfg_bit18_quirk(struct ata_host *host)
1474 {
1475         static const struct dmi_system_id sysids[] = {
1476                 {
1477                         /* Clevo M570U sets IOCFG bit 18 if the cdrom
1478                          * isn't used to boot the system which
1479                          * disables the channel.
1480                          */
1481                         .ident = "M570U",
1482                         .matches = {
1483                                 DMI_MATCH(DMI_SYS_VENDOR, "Clevo Co."),
1484                                 DMI_MATCH(DMI_PRODUCT_NAME, "M570U"),
1485                         },
1486                 },
1487
1488                 { }     /* terminate list */
1489         };
1490         struct pci_dev *pdev = to_pci_dev(host->dev);
1491         struct piix_host_priv *hpriv = host->private_data;
1492
1493         if (!dmi_check_system(sysids))
1494                 return;
1495
1496         /* The datasheet says that bit 18 is NOOP but certain systems
1497          * seem to use it to disable a channel.  Clear the bit on the
1498          * affected systems.
1499          */
1500         if (hpriv->saved_iocfg & (1 << 18)) {
1501                 dev_printk(KERN_INFO, &pdev->dev,
1502                            "applying IOCFG bit18 quirk\n");
1503                 pci_write_config_dword(pdev, PIIX_IOCFG,
1504                                        hpriv->saved_iocfg & ~(1 << 18));
1505         }
1506 }
1507
1508 static bool piix_broken_system_poweroff(struct pci_dev *pdev)
1509 {
1510         static const struct dmi_system_id broken_systems[] = {
1511                 {
1512                         .ident = "HP Compaq 2510p",
1513                         .matches = {
1514                                 DMI_MATCH(DMI_SYS_VENDOR, "Hewlett-Packard"),
1515                                 DMI_MATCH(DMI_PRODUCT_NAME, "HP Compaq 2510p"),
1516                         },
1517                         /* PCI slot number of the controller */
1518                         .driver_data = (void *)0x1FUL,
1519                 },
1520                 {
1521                         .ident = "HP Compaq nc6000",
1522                         .matches = {
1523                                 DMI_MATCH(DMI_SYS_VENDOR, "Hewlett-Packard"),
1524                                 DMI_MATCH(DMI_PRODUCT_NAME, "HP Compaq nc6000"),
1525                         },
1526                         /* PCI slot number of the controller */
1527                         .driver_data = (void *)0x1FUL,
1528                 },
1529
1530                 { }     /* terminate list */
1531         };
1532         const struct dmi_system_id *dmi = dmi_first_match(broken_systems);
1533
1534         if (dmi) {
1535                 unsigned long slot = (unsigned long)dmi->driver_data;
1536                 /* apply the quirk only to on-board controllers */
1537                 return slot == PCI_SLOT(pdev->devfn);
1538         }
1539
1540         return false;
1541 }
1542
1543 /**
1544  *      piix_init_one - Register PIIX ATA PCI device with kernel services
1545  *      @pdev: PCI device to register
1546  *      @ent: Entry in piix_pci_tbl matching with @pdev
1547  *
1548  *      Called from kernel PCI layer.  We probe for combined mode (sigh),
1549  *      and then hand over control to libata, for it to do the rest.
1550  *
1551  *      LOCKING:
1552  *      Inherited from PCI layer (may sleep).
1553  *
1554  *      RETURNS:
1555  *      Zero on success, or -ERRNO value.
1556  */
1557
1558 static int __devinit piix_init_one(struct pci_dev *pdev,
1559                                    const struct pci_device_id *ent)
1560 {
1561         static int printed_version;
1562         struct device *dev = &pdev->dev;
1563         struct ata_port_info port_info[2];
1564         const struct ata_port_info *ppi[] = { &port_info[0], &port_info[1] };
1565         struct scsi_host_template *sht = &piix_sht;
1566         unsigned long port_flags;
1567         struct ata_host *host;
1568         struct piix_host_priv *hpriv;
1569         int rc;
1570
1571         if (!printed_version++)
1572                 dev_printk(KERN_DEBUG, &pdev->dev,
1573                            "version " DRV_VERSION "\n");
1574
1575         /* no hotplugging support for later devices (FIXME) */
1576         if (!in_module_init && ent->driver_data >= ich5_sata)
1577                 return -ENODEV;
1578
1579         if (piix_broken_system_poweroff(pdev)) {
1580                 piix_port_info[ent->driver_data].flags |=
1581                                 ATA_FLAG_NO_POWEROFF_SPINDOWN |
1582                                         ATA_FLAG_NO_HIBERNATE_SPINDOWN;
1583                 dev_info(&pdev->dev, "quirky BIOS, skipping spindown "
1584                                 "on poweroff and hibernation\n");
1585         }
1586
1587         port_info[0] = piix_port_info[ent->driver_data];
1588         port_info[1] = piix_port_info[ent->driver_data];
1589
1590         port_flags = port_info[0].flags;
1591
1592         /* enable device and prepare host */
1593         rc = pcim_enable_device(pdev);
1594         if (rc)
1595                 return rc;
1596
1597         hpriv = devm_kzalloc(dev, sizeof(*hpriv), GFP_KERNEL);
1598         if (!hpriv)
1599                 return -ENOMEM;
1600         spin_lock_init(&hpriv->sidpr_lock);
1601
1602         /* Save IOCFG, this will be used for cable detection, quirk
1603          * detection and restoration on detach.  This is necessary
1604          * because some ACPI implementations mess up cable related
1605          * bits on _STM.  Reported on kernel bz#11879.
1606          */
1607         pci_read_config_dword(pdev, PIIX_IOCFG, &hpriv->saved_iocfg);
1608
1609         /* ICH6R may be driven by either ata_piix or ahci driver
1610          * regardless of BIOS configuration.  Make sure AHCI mode is
1611          * off.
1612          */
1613         if (pdev->vendor == PCI_VENDOR_ID_INTEL && pdev->device == 0x2652) {
1614                 rc = piix_disable_ahci(pdev);
1615                 if (rc)
1616                         return rc;
1617         }
1618
1619         /* SATA map init can change port_info, do it before prepping host */
1620         if (port_flags & ATA_FLAG_SATA)
1621                 hpriv->map = piix_init_sata_map(pdev, port_info,
1622                                         piix_map_db_table[ent->driver_data]);
1623
1624         rc = ata_pci_bmdma_prepare_host(pdev, ppi, &host);
1625         if (rc)
1626                 return rc;
1627         host->private_data = hpriv;
1628
1629         /* initialize controller */
1630         if (port_flags & ATA_FLAG_SATA) {
1631                 piix_init_pcs(host, piix_map_db_table[ent->driver_data]);
1632                 rc = piix_init_sidpr(host);
1633                 if (rc)
1634                         return rc;
1635                 if (host->ports[0]->ops == &piix_sidpr_sata_ops)
1636                         sht = &piix_sidpr_sht;
1637         }
1638
1639         /* apply IOCFG bit18 quirk */
1640         piix_iocfg_bit18_quirk(host);
1641
1642         /* On ICH5, some BIOSen disable the interrupt using the
1643          * PCI_COMMAND_INTX_DISABLE bit added in PCI 2.3.
1644          * On ICH6, this bit has the same effect, but only when
1645          * MSI is disabled (and it is disabled, as we don't use
1646          * message-signalled interrupts currently).
1647          */
1648         if (port_flags & PIIX_FLAG_CHECKINTR)
1649                 pci_intx(pdev, 1);
1650
1651         if (piix_check_450nx_errata(pdev)) {
1652                 /* This writes into the master table but it does not
1653                    really matter for this errata as we will apply it to
1654                    all the PIIX devices on the board */
1655                 host->ports[0]->mwdma_mask = 0;
1656                 host->ports[0]->udma_mask = 0;
1657                 host->ports[1]->mwdma_mask = 0;
1658                 host->ports[1]->udma_mask = 0;
1659         }
1660         host->flags |= ATA_HOST_PARALLEL_SCAN;
1661
1662         pci_set_master(pdev);
1663         return ata_pci_sff_activate_host(host, ata_bmdma_interrupt, sht);
1664 }
1665
1666 static void piix_remove_one(struct pci_dev *pdev)
1667 {
1668         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1669         struct piix_host_priv *hpriv = host->private_data;
1670
1671         pci_write_config_dword(pdev, PIIX_IOCFG, hpriv->saved_iocfg);
1672
1673         ata_pci_remove_one(pdev);
1674 }
1675
1676 static int __init piix_init(void)
1677 {
1678         int rc;
1679
1680         DPRINTK("pci_register_driver\n");
1681         rc = pci_register_driver(&piix_pci_driver);
1682         if (rc)
1683                 return rc;
1684
1685         in_module_init = 0;
1686
1687         DPRINTK("done\n");
1688         return 0;
1689 }
1690
1691 static void __exit piix_exit(void)
1692 {
1693         pci_unregister_driver(&piix_pci_driver);
1694 }
1695
1696 module_init(piix_init);
1697 module_exit(piix_exit);