ata_piix: make DVD Drive recognisable on systems with Intel Sandybridge chipsets(v2)
[linux-2.6.git] / drivers / ata / ata_piix.c
1 /*
2  *    ata_piix.c - Intel PATA/SATA controllers
3  *
4  *    Maintained by:  Jeff Garzik <jgarzik@pobox.com>
5  *                  Please ALWAYS copy linux-ide@vger.kernel.org
6  *                  on emails.
7  *
8  *
9  *      Copyright 2003-2005 Red Hat Inc
10  *      Copyright 2003-2005 Jeff Garzik
11  *
12  *
13  *      Copyright header from piix.c:
14  *
15  *  Copyright (C) 1998-1999 Andrzej Krzysztofowicz, Author and Maintainer
16  *  Copyright (C) 1998-2000 Andre Hedrick <andre@linux-ide.org>
17  *  Copyright (C) 2003 Red Hat Inc
18  *
19  *
20  *  This program is free software; you can redistribute it and/or modify
21  *  it under the terms of the GNU General Public License as published by
22  *  the Free Software Foundation; either version 2, or (at your option)
23  *  any later version.
24  *
25  *  This program is distributed in the hope that it will be useful,
26  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
27  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
28  *  GNU General Public License for more details.
29  *
30  *  You should have received a copy of the GNU General Public License
31  *  along with this program; see the file COPYING.  If not, write to
32  *  the Free Software Foundation, 675 Mass Ave, Cambridge, MA 02139, USA.
33  *
34  *
35  *  libata documentation is available via 'make {ps|pdf}docs',
36  *  as Documentation/DocBook/libata.*
37  *
38  *  Hardware documentation available at http://developer.intel.com/
39  *
40  * Documentation
41  *      Publicly available from Intel web site. Errata documentation
42  * is also publicly available. As an aide to anyone hacking on this
43  * driver the list of errata that are relevant is below, going back to
44  * PIIX4. Older device documentation is now a bit tricky to find.
45  *
46  * The chipsets all follow very much the same design. The original Triton
47  * series chipsets do _not_ support independent device timings, but this
48  * is fixed in Triton II. With the odd mobile exception the chips then
49  * change little except in gaining more modes until SATA arrives. This
50  * driver supports only the chips with independent timing (that is those
51  * with SITRE and the 0x44 timing register). See pata_oldpiix and pata_mpiix
52  * for the early chip drivers.
53  *
54  * Errata of note:
55  *
56  * Unfixable
57  *      PIIX4    errata #9      - Only on ultra obscure hw
58  *      ICH3     errata #13     - Not observed to affect real hw
59  *                                by Intel
60  *
61  * Things we must deal with
62  *      PIIX4   errata #10      - BM IDE hang with non UDMA
63  *                                (must stop/start dma to recover)
64  *      440MX   errata #15      - As PIIX4 errata #10
65  *      PIIX4   errata #15      - Must not read control registers
66  *                                during a PIO transfer
67  *      440MX   errata #13      - As PIIX4 errata #15
68  *      ICH2    errata #21      - DMA mode 0 doesn't work right
69  *      ICH0/1  errata #55      - As ICH2 errata #21
70  *      ICH2    spec c #9       - Extra operations needed to handle
71  *                                drive hotswap [NOT YET SUPPORTED]
72  *      ICH2    spec c #20      - IDE PRD must not cross a 64K boundary
73  *                                and must be dword aligned
74  *      ICH2    spec c #24      - UDMA mode 4,5 t85/86 should be 6ns not 3.3
75  *      ICH7    errata #16      - MWDMA1 timings are incorrect
76  *
77  * Should have been BIOS fixed:
78  *      450NX:  errata #19      - DMA hangs on old 450NX
79  *      450NX:  errata #20      - DMA hangs on old 450NX
80  *      450NX:  errata #25      - Corruption with DMA on old 450NX
81  *      ICH3    errata #15      - IDE deadlock under high load
82  *                                (BIOS must set dev 31 fn 0 bit 23)
83  *      ICH3    errata #18      - Don't use native mode
84  */
85
86 #include <linux/kernel.h>
87 #include <linux/module.h>
88 #include <linux/pci.h>
89 #include <linux/init.h>
90 #include <linux/blkdev.h>
91 #include <linux/delay.h>
92 #include <linux/device.h>
93 #include <linux/gfp.h>
94 #include <scsi/scsi_host.h>
95 #include <linux/libata.h>
96 #include <linux/dmi.h>
97
98 #define DRV_NAME        "ata_piix"
99 #define DRV_VERSION     "2.13"
100
101 enum {
102         PIIX_IOCFG              = 0x54, /* IDE I/O configuration register */
103         ICH5_PMR                = 0x90, /* port mapping register */
104         ICH5_PCS                = 0x92, /* port control and status */
105         PIIX_SIDPR_BAR          = 5,
106         PIIX_SIDPR_LEN          = 16,
107         PIIX_SIDPR_IDX          = 0,
108         PIIX_SIDPR_DATA         = 4,
109
110         PIIX_FLAG_CHECKINTR     = (1 << 28), /* make sure PCI INTx enabled */
111         PIIX_FLAG_SIDPR         = (1 << 29), /* SATA idx/data pair regs */
112
113         PIIX_PATA_FLAGS         = ATA_FLAG_SLAVE_POSS,
114         PIIX_SATA_FLAGS         = ATA_FLAG_SATA | PIIX_FLAG_CHECKINTR,
115
116         PIIX_FLAG_PIO16         = (1 << 30), /*support 16bit PIO only*/
117
118         PIIX_80C_PRI            = (1 << 5) | (1 << 4),
119         PIIX_80C_SEC            = (1 << 7) | (1 << 6),
120
121         /* constants for mapping table */
122         P0                      = 0,  /* port 0 */
123         P1                      = 1,  /* port 1 */
124         P2                      = 2,  /* port 2 */
125         P3                      = 3,  /* port 3 */
126         IDE                     = -1, /* IDE */
127         NA                      = -2, /* not available */
128         RV                      = -3, /* reserved */
129
130         PIIX_AHCI_DEVICE        = 6,
131
132         /* host->flags bits */
133         PIIX_HOST_BROKEN_SUSPEND = (1 << 24),
134 };
135
136 enum piix_controller_ids {
137         /* controller IDs */
138         piix_pata_mwdma,        /* PIIX3 MWDMA only */
139         piix_pata_33,           /* PIIX4 at 33Mhz */
140         ich_pata_33,            /* ICH up to UDMA 33 only */
141         ich_pata_66,            /* ICH up to 66 Mhz */
142         ich_pata_100,           /* ICH up to UDMA 100 */
143         ich_pata_100_nomwdma1,  /* ICH up to UDMA 100 but with no MWDMA1*/
144         ich5_sata,
145         ich6_sata,
146         ich6m_sata,
147         ich8_sata,
148         ich8_2port_sata,
149         ich8m_apple_sata,       /* locks up on second port enable */
150         tolapai_sata,
151         piix_pata_vmw,                  /* PIIX4 for VMware, spurious DMA_ERR */
152         ich8_sata_snb,
153 };
154
155 struct piix_map_db {
156         const u32 mask;
157         const u16 port_enable;
158         const int map[][4];
159 };
160
161 struct piix_host_priv {
162         const int *map;
163         u32 saved_iocfg;
164         void __iomem *sidpr;
165 };
166
167 static int piix_init_one(struct pci_dev *pdev,
168                          const struct pci_device_id *ent);
169 static void piix_remove_one(struct pci_dev *pdev);
170 static int piix_pata_prereset(struct ata_link *link, unsigned long deadline);
171 static void piix_set_piomode(struct ata_port *ap, struct ata_device *adev);
172 static void piix_set_dmamode(struct ata_port *ap, struct ata_device *adev);
173 static void ich_set_dmamode(struct ata_port *ap, struct ata_device *adev);
174 static int ich_pata_cable_detect(struct ata_port *ap);
175 static u8 piix_vmw_bmdma_status(struct ata_port *ap);
176 static int piix_sidpr_scr_read(struct ata_link *link,
177                                unsigned int reg, u32 *val);
178 static int piix_sidpr_scr_write(struct ata_link *link,
179                                 unsigned int reg, u32 val);
180 static int piix_sidpr_set_lpm(struct ata_link *link, enum ata_lpm_policy policy,
181                               unsigned hints);
182 static bool piix_irq_check(struct ata_port *ap);
183 static int piix_port_start(struct ata_port *ap);
184 #ifdef CONFIG_PM
185 static int piix_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg);
186 static int piix_pci_device_resume(struct pci_dev *pdev);
187 #endif
188
189 static unsigned int in_module_init = 1;
190
191 static const struct pci_device_id piix_pci_tbl[] = {
192         /* Intel PIIX3 for the 430HX etc */
193         { 0x8086, 0x7010, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_mwdma },
194         /* VMware ICH4 */
195         { 0x8086, 0x7111, 0x15ad, 0x1976, 0, 0, piix_pata_vmw },
196         /* Intel PIIX4 for the 430TX/440BX/MX chipset: UDMA 33 */
197         /* Also PIIX4E (fn3 rev 2) and PIIX4M (fn3 rev 3) */
198         { 0x8086, 0x7111, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
199         /* Intel PIIX4 */
200         { 0x8086, 0x7199, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
201         /* Intel PIIX4 */
202         { 0x8086, 0x7601, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
203         /* Intel PIIX */
204         { 0x8086, 0x84CA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
205         /* Intel ICH (i810, i815, i840) UDMA 66*/
206         { 0x8086, 0x2411, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_66 },
207         /* Intel ICH0 : UDMA 33*/
208         { 0x8086, 0x2421, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_33 },
209         /* Intel ICH2M */
210         { 0x8086, 0x244A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
211         /* Intel ICH2 (i810E2, i845, 850, 860) UDMA 100 */
212         { 0x8086, 0x244B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
213         /*  Intel ICH3M */
214         { 0x8086, 0x248A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
215         /* Intel ICH3 (E7500/1) UDMA 100 */
216         { 0x8086, 0x248B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
217         /* Intel ICH4-L */
218         { 0x8086, 0x24C1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
219         /* Intel ICH4 (i845GV, i845E, i852, i855) UDMA 100 */
220         { 0x8086, 0x24CA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
221         { 0x8086, 0x24CB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
222         /* Intel ICH5 */
223         { 0x8086, 0x24DB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
224         /* C-ICH (i810E2) */
225         { 0x8086, 0x245B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
226         /* ESB (855GME/875P + 6300ESB) UDMA 100  */
227         { 0x8086, 0x25A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
228         /* ICH6 (and 6) (i915) UDMA 100 */
229         { 0x8086, 0x266F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
230         /* ICH7/7-R (i945, i975) UDMA 100*/
231         { 0x8086, 0x27DF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100_nomwdma1 },
232         { 0x8086, 0x269E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100_nomwdma1 },
233         /* ICH8 Mobile PATA Controller */
234         { 0x8086, 0x2850, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
235
236         /* SATA ports */
237
238         /* 82801EB (ICH5) */
239         { 0x8086, 0x24d1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
240         /* 82801EB (ICH5) */
241         { 0x8086, 0x24df, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
242         /* 6300ESB (ICH5 variant with broken PCS present bits) */
243         { 0x8086, 0x25a3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
244         /* 6300ESB pretending RAID */
245         { 0x8086, 0x25b0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
246         /* 82801FB/FW (ICH6/ICH6W) */
247         { 0x8086, 0x2651, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata },
248         /* 82801FR/FRW (ICH6R/ICH6RW) */
249         { 0x8086, 0x2652, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata },
250         /* 82801FBM ICH6M (ICH6R with only port 0 and 2 implemented).
251          * Attach iff the controller is in IDE mode. */
252         { 0x8086, 0x2653, PCI_ANY_ID, PCI_ANY_ID,
253           PCI_CLASS_STORAGE_IDE << 8, 0xffff00, ich6m_sata },
254         /* 82801GB/GR/GH (ICH7, identical to ICH6) */
255         { 0x8086, 0x27c0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata },
256         /* 2801GBM/GHM (ICH7M, identical to ICH6M) */
257         { 0x8086, 0x27c4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6m_sata },
258         /* Enterprise Southbridge 2 (631xESB/632xESB) */
259         { 0x8086, 0x2680, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata },
260         /* SATA Controller 1 IDE (ICH8) */
261         { 0x8086, 0x2820, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
262         /* SATA Controller 2 IDE (ICH8) */
263         { 0x8086, 0x2825, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
264         /* Mobile SATA Controller IDE (ICH8M), Apple */
265         { 0x8086, 0x2828, 0x106b, 0x00a0, 0, 0, ich8m_apple_sata },
266         { 0x8086, 0x2828, 0x106b, 0x00a1, 0, 0, ich8m_apple_sata },
267         { 0x8086, 0x2828, 0x106b, 0x00a3, 0, 0, ich8m_apple_sata },
268         /* Mobile SATA Controller IDE (ICH8M) */
269         { 0x8086, 0x2828, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
270         /* SATA Controller IDE (ICH9) */
271         { 0x8086, 0x2920, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
272         /* SATA Controller IDE (ICH9) */
273         { 0x8086, 0x2921, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
274         /* SATA Controller IDE (ICH9) */
275         { 0x8086, 0x2926, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
276         /* SATA Controller IDE (ICH9M) */
277         { 0x8086, 0x2928, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
278         /* SATA Controller IDE (ICH9M) */
279         { 0x8086, 0x292d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
280         /* SATA Controller IDE (ICH9M) */
281         { 0x8086, 0x292e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
282         /* SATA Controller IDE (Tolapai) */
283         { 0x8086, 0x5028, PCI_ANY_ID, PCI_ANY_ID, 0, 0, tolapai_sata },
284         /* SATA Controller IDE (ICH10) */
285         { 0x8086, 0x3a00, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
286         /* SATA Controller IDE (ICH10) */
287         { 0x8086, 0x3a06, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
288         /* SATA Controller IDE (ICH10) */
289         { 0x8086, 0x3a20, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
290         /* SATA Controller IDE (ICH10) */
291         { 0x8086, 0x3a26, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
292         /* SATA Controller IDE (PCH) */
293         { 0x8086, 0x3b20, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
294         /* SATA Controller IDE (PCH) */
295         { 0x8086, 0x3b21, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
296         /* SATA Controller IDE (PCH) */
297         { 0x8086, 0x3b26, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
298         /* SATA Controller IDE (PCH) */
299         { 0x8086, 0x3b28, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
300         /* SATA Controller IDE (PCH) */
301         { 0x8086, 0x3b2d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
302         /* SATA Controller IDE (PCH) */
303         { 0x8086, 0x3b2e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
304         /* SATA Controller IDE (CPT) */
305         { 0x8086, 0x1c00, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_snb },
306         /* SATA Controller IDE (CPT) */
307         { 0x8086, 0x1c01, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_snb },
308         /* SATA Controller IDE (CPT) */
309         { 0x8086, 0x1c08, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
310         /* SATA Controller IDE (CPT) */
311         { 0x8086, 0x1c09, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
312         /* SATA Controller IDE (PBG) */
313         { 0x8086, 0x1d00, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_snb },
314         /* SATA Controller IDE (PBG) */
315         { 0x8086, 0x1d08, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
316         /* SATA Controller IDE (Panther Point) */
317         { 0x8086, 0x1e00, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_snb },
318         /* SATA Controller IDE (Panther Point) */
319         { 0x8086, 0x1e01, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_snb },
320         /* SATA Controller IDE (Panther Point) */
321         { 0x8086, 0x1e08, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
322         /* SATA Controller IDE (Panther Point) */
323         { 0x8086, 0x1e09, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
324         { }     /* terminate list */
325 };
326
327 static struct pci_driver piix_pci_driver = {
328         .name                   = DRV_NAME,
329         .id_table               = piix_pci_tbl,
330         .probe                  = piix_init_one,
331         .remove                 = piix_remove_one,
332 #ifdef CONFIG_PM
333         .suspend                = piix_pci_device_suspend,
334         .resume                 = piix_pci_device_resume,
335 #endif
336 };
337
338 static struct scsi_host_template piix_sht = {
339         ATA_BMDMA_SHT(DRV_NAME),
340 };
341
342 static struct ata_port_operations piix_sata_ops = {
343         .inherits               = &ata_bmdma32_port_ops,
344         .sff_irq_check          = piix_irq_check,
345         .port_start             = piix_port_start,
346 };
347
348 static struct ata_port_operations piix_pata_ops = {
349         .inherits               = &piix_sata_ops,
350         .cable_detect           = ata_cable_40wire,
351         .set_piomode            = piix_set_piomode,
352         .set_dmamode            = piix_set_dmamode,
353         .prereset               = piix_pata_prereset,
354 };
355
356 static struct ata_port_operations piix_vmw_ops = {
357         .inherits               = &piix_pata_ops,
358         .bmdma_status           = piix_vmw_bmdma_status,
359 };
360
361 static struct ata_port_operations ich_pata_ops = {
362         .inherits               = &piix_pata_ops,
363         .cable_detect           = ich_pata_cable_detect,
364         .set_dmamode            = ich_set_dmamode,
365 };
366
367 static struct device_attribute *piix_sidpr_shost_attrs[] = {
368         &dev_attr_link_power_management_policy,
369         NULL
370 };
371
372 static struct scsi_host_template piix_sidpr_sht = {
373         ATA_BMDMA_SHT(DRV_NAME),
374         .shost_attrs            = piix_sidpr_shost_attrs,
375 };
376
377 static struct ata_port_operations piix_sidpr_sata_ops = {
378         .inherits               = &piix_sata_ops,
379         .hardreset              = sata_std_hardreset,
380         .scr_read               = piix_sidpr_scr_read,
381         .scr_write              = piix_sidpr_scr_write,
382         .set_lpm                = piix_sidpr_set_lpm,
383 };
384
385 static const struct piix_map_db ich5_map_db = {
386         .mask = 0x7,
387         .port_enable = 0x3,
388         .map = {
389                 /* PM   PS   SM   SS       MAP  */
390                 {  P0,  NA,  P1,  NA }, /* 000b */
391                 {  P1,  NA,  P0,  NA }, /* 001b */
392                 {  RV,  RV,  RV,  RV },
393                 {  RV,  RV,  RV,  RV },
394                 {  P0,  P1, IDE, IDE }, /* 100b */
395                 {  P1,  P0, IDE, IDE }, /* 101b */
396                 { IDE, IDE,  P0,  P1 }, /* 110b */
397                 { IDE, IDE,  P1,  P0 }, /* 111b */
398         },
399 };
400
401 static const struct piix_map_db ich6_map_db = {
402         .mask = 0x3,
403         .port_enable = 0xf,
404         .map = {
405                 /* PM   PS   SM   SS       MAP */
406                 {  P0,  P2,  P1,  P3 }, /* 00b */
407                 { IDE, IDE,  P1,  P3 }, /* 01b */
408                 {  P0,  P2, IDE, IDE }, /* 10b */
409                 {  RV,  RV,  RV,  RV },
410         },
411 };
412
413 static const struct piix_map_db ich6m_map_db = {
414         .mask = 0x3,
415         .port_enable = 0x5,
416
417         /* Map 01b isn't specified in the doc but some notebooks use
418          * it anyway.  MAP 01b have been spotted on both ICH6M and
419          * ICH7M.
420          */
421         .map = {
422                 /* PM   PS   SM   SS       MAP */
423                 {  P0,  P2,  NA,  NA }, /* 00b */
424                 { IDE, IDE,  P1,  P3 }, /* 01b */
425                 {  P0,  P2, IDE, IDE }, /* 10b */
426                 {  RV,  RV,  RV,  RV },
427         },
428 };
429
430 static const struct piix_map_db ich8_map_db = {
431         .mask = 0x3,
432         .port_enable = 0xf,
433         .map = {
434                 /* PM   PS   SM   SS       MAP */
435                 {  P0,  P2,  P1,  P3 }, /* 00b (hardwired when in AHCI) */
436                 {  RV,  RV,  RV,  RV },
437                 {  P0,  P2, IDE, IDE }, /* 10b (IDE mode) */
438                 {  RV,  RV,  RV,  RV },
439         },
440 };
441
442 static const struct piix_map_db ich8_2port_map_db = {
443         .mask = 0x3,
444         .port_enable = 0x3,
445         .map = {
446                 /* PM   PS   SM   SS       MAP */
447                 {  P0,  NA,  P1,  NA }, /* 00b */
448                 {  RV,  RV,  RV,  RV }, /* 01b */
449                 {  RV,  RV,  RV,  RV }, /* 10b */
450                 {  RV,  RV,  RV,  RV },
451         },
452 };
453
454 static const struct piix_map_db ich8m_apple_map_db = {
455         .mask = 0x3,
456         .port_enable = 0x1,
457         .map = {
458                 /* PM   PS   SM   SS       MAP */
459                 {  P0,  NA,  NA,  NA }, /* 00b */
460                 {  RV,  RV,  RV,  RV },
461                 {  P0,  P2, IDE, IDE }, /* 10b */
462                 {  RV,  RV,  RV,  RV },
463         },
464 };
465
466 static const struct piix_map_db tolapai_map_db = {
467         .mask = 0x3,
468         .port_enable = 0x3,
469         .map = {
470                 /* PM   PS   SM   SS       MAP */
471                 {  P0,  NA,  P1,  NA }, /* 00b */
472                 {  RV,  RV,  RV,  RV }, /* 01b */
473                 {  RV,  RV,  RV,  RV }, /* 10b */
474                 {  RV,  RV,  RV,  RV },
475         },
476 };
477
478 static const struct piix_map_db *piix_map_db_table[] = {
479         [ich5_sata]             = &ich5_map_db,
480         [ich6_sata]             = &ich6_map_db,
481         [ich6m_sata]            = &ich6m_map_db,
482         [ich8_sata]             = &ich8_map_db,
483         [ich8_2port_sata]       = &ich8_2port_map_db,
484         [ich8m_apple_sata]      = &ich8m_apple_map_db,
485         [tolapai_sata]          = &tolapai_map_db,
486         [ich8_sata_snb]         = &ich8_map_db,
487 };
488
489 static struct ata_port_info piix_port_info[] = {
490         [piix_pata_mwdma] =     /* PIIX3 MWDMA only */
491         {
492                 .flags          = PIIX_PATA_FLAGS,
493                 .pio_mask       = ATA_PIO4,
494                 .mwdma_mask     = ATA_MWDMA12_ONLY, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
495                 .port_ops       = &piix_pata_ops,
496         },
497
498         [piix_pata_33] =        /* PIIX4 at 33MHz */
499         {
500                 .flags          = PIIX_PATA_FLAGS,
501                 .pio_mask       = ATA_PIO4,
502                 .mwdma_mask     = ATA_MWDMA12_ONLY, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
503                 .udma_mask      = ATA_UDMA2,
504                 .port_ops       = &piix_pata_ops,
505         },
506
507         [ich_pata_33] =         /* ICH0 - ICH at 33Mhz*/
508         {
509                 .flags          = PIIX_PATA_FLAGS,
510                 .pio_mask       = ATA_PIO4,
511                 .mwdma_mask     = ATA_MWDMA12_ONLY, /* Check: maybe MWDMA0 is ok  */
512                 .udma_mask      = ATA_UDMA2,
513                 .port_ops       = &ich_pata_ops,
514         },
515
516         [ich_pata_66] =         /* ICH controllers up to 66MHz */
517         {
518                 .flags          = PIIX_PATA_FLAGS,
519                 .pio_mask       = ATA_PIO4,
520                 .mwdma_mask     = ATA_MWDMA12_ONLY, /* MWDMA0 is broken on chip */
521                 .udma_mask      = ATA_UDMA4,
522                 .port_ops       = &ich_pata_ops,
523         },
524
525         [ich_pata_100] =
526         {
527                 .flags          = PIIX_PATA_FLAGS | PIIX_FLAG_CHECKINTR,
528                 .pio_mask       = ATA_PIO4,
529                 .mwdma_mask     = ATA_MWDMA12_ONLY,
530                 .udma_mask      = ATA_UDMA5,
531                 .port_ops       = &ich_pata_ops,
532         },
533
534         [ich_pata_100_nomwdma1] =
535         {
536                 .flags          = PIIX_PATA_FLAGS | PIIX_FLAG_CHECKINTR,
537                 .pio_mask       = ATA_PIO4,
538                 .mwdma_mask     = ATA_MWDMA2_ONLY,
539                 .udma_mask      = ATA_UDMA5,
540                 .port_ops       = &ich_pata_ops,
541         },
542
543         [ich5_sata] =
544         {
545                 .flags          = PIIX_SATA_FLAGS,
546                 .pio_mask       = ATA_PIO4,
547                 .mwdma_mask     = ATA_MWDMA2,
548                 .udma_mask      = ATA_UDMA6,
549                 .port_ops       = &piix_sata_ops,
550         },
551
552         [ich6_sata] =
553         {
554                 .flags          = PIIX_SATA_FLAGS,
555                 .pio_mask       = ATA_PIO4,
556                 .mwdma_mask     = ATA_MWDMA2,
557                 .udma_mask      = ATA_UDMA6,
558                 .port_ops       = &piix_sata_ops,
559         },
560
561         [ich6m_sata] =
562         {
563                 .flags          = PIIX_SATA_FLAGS,
564                 .pio_mask       = ATA_PIO4,
565                 .mwdma_mask     = ATA_MWDMA2,
566                 .udma_mask      = ATA_UDMA6,
567                 .port_ops       = &piix_sata_ops,
568         },
569
570         [ich8_sata] =
571         {
572                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_SIDPR,
573                 .pio_mask       = ATA_PIO4,
574                 .mwdma_mask     = ATA_MWDMA2,
575                 .udma_mask      = ATA_UDMA6,
576                 .port_ops       = &piix_sata_ops,
577         },
578
579         [ich8_2port_sata] =
580         {
581                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_SIDPR,
582                 .pio_mask       = ATA_PIO4,
583                 .mwdma_mask     = ATA_MWDMA2,
584                 .udma_mask      = ATA_UDMA6,
585                 .port_ops       = &piix_sata_ops,
586         },
587
588         [tolapai_sata] =
589         {
590                 .flags          = PIIX_SATA_FLAGS,
591                 .pio_mask       = ATA_PIO4,
592                 .mwdma_mask     = ATA_MWDMA2,
593                 .udma_mask      = ATA_UDMA6,
594                 .port_ops       = &piix_sata_ops,
595         },
596
597         [ich8m_apple_sata] =
598         {
599                 .flags          = PIIX_SATA_FLAGS,
600                 .pio_mask       = ATA_PIO4,
601                 .mwdma_mask     = ATA_MWDMA2,
602                 .udma_mask      = ATA_UDMA6,
603                 .port_ops       = &piix_sata_ops,
604         },
605
606         [piix_pata_vmw] =
607         {
608                 .flags          = PIIX_PATA_FLAGS,
609                 .pio_mask       = ATA_PIO4,
610                 .mwdma_mask     = ATA_MWDMA12_ONLY, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
611                 .udma_mask      = ATA_UDMA2,
612                 .port_ops       = &piix_vmw_ops,
613         },
614
615         /*
616          * some Sandybridge chipsets have broken 32 mode up to now,
617          * see https://bugzilla.kernel.org/show_bug.cgi?id=40592
618          */
619         [ich8_sata_snb] =
620         {
621                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_SIDPR | PIIX_FLAG_PIO16,
622                 .pio_mask       = ATA_PIO4,
623                 .mwdma_mask     = ATA_MWDMA2,
624                 .udma_mask      = ATA_UDMA6,
625                 .port_ops       = &piix_sata_ops,
626         },
627
628 };
629
630 static struct pci_bits piix_enable_bits[] = {
631         { 0x41U, 1U, 0x80UL, 0x80UL },  /* port 0 */
632         { 0x43U, 1U, 0x80UL, 0x80UL },  /* port 1 */
633 };
634
635 MODULE_AUTHOR("Andre Hedrick, Alan Cox, Andrzej Krzysztofowicz, Jeff Garzik");
636 MODULE_DESCRIPTION("SCSI low-level driver for Intel PIIX/ICH ATA controllers");
637 MODULE_LICENSE("GPL");
638 MODULE_DEVICE_TABLE(pci, piix_pci_tbl);
639 MODULE_VERSION(DRV_VERSION);
640
641 struct ich_laptop {
642         u16 device;
643         u16 subvendor;
644         u16 subdevice;
645 };
646
647 /*
648  *      List of laptops that use short cables rather than 80 wire
649  */
650
651 static const struct ich_laptop ich_laptop[] = {
652         /* devid, subvendor, subdev */
653         { 0x27DF, 0x0005, 0x0280 },     /* ICH7 on Acer 5602WLMi */
654         { 0x27DF, 0x1025, 0x0102 },     /* ICH7 on Acer 5602aWLMi */
655         { 0x27DF, 0x1025, 0x0110 },     /* ICH7 on Acer 3682WLMi */
656         { 0x27DF, 0x1028, 0x02b0 },     /* ICH7 on unknown Dell */
657         { 0x27DF, 0x1043, 0x1267 },     /* ICH7 on Asus W5F */
658         { 0x27DF, 0x103C, 0x30A1 },     /* ICH7 on HP Compaq nc2400 */
659         { 0x27DF, 0x103C, 0x361a },     /* ICH7 on unknown HP  */
660         { 0x27DF, 0x1071, 0xD221 },     /* ICH7 on Hercules EC-900 */
661         { 0x27DF, 0x152D, 0x0778 },     /* ICH7 on unknown Intel */
662         { 0x24CA, 0x1025, 0x0061 },     /* ICH4 on ACER Aspire 2023WLMi */
663         { 0x24CA, 0x1025, 0x003d },     /* ICH4 on ACER TM290 */
664         { 0x266F, 0x1025, 0x0066 },     /* ICH6 on ACER Aspire 1694WLMi */
665         { 0x2653, 0x1043, 0x82D8 },     /* ICH6M on Asus Eee 701 */
666         { 0x27df, 0x104d, 0x900e },     /* ICH7 on Sony TZ-90 */
667         /* end marker */
668         { 0, }
669 };
670
671 static int piix_port_start(struct ata_port *ap)
672 {
673         if (!(ap->flags & PIIX_FLAG_PIO16))
674                 ap->pflags |= ATA_PFLAG_PIO32 | ATA_PFLAG_PIO32CHANGE;
675
676         return ata_bmdma_port_start(ap);
677 }
678
679 /**
680  *      ich_pata_cable_detect - Probe host controller cable detect info
681  *      @ap: Port for which cable detect info is desired
682  *
683  *      Read 80c cable indicator from ATA PCI device's PCI config
684  *      register.  This register is normally set by firmware (BIOS).
685  *
686  *      LOCKING:
687  *      None (inherited from caller).
688  */
689
690 static int ich_pata_cable_detect(struct ata_port *ap)
691 {
692         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
693         struct piix_host_priv *hpriv = ap->host->private_data;
694         const struct ich_laptop *lap = &ich_laptop[0];
695         u8 mask;
696
697         /* Check for specials - Acer Aspire 5602WLMi */
698         while (lap->device) {
699                 if (lap->device == pdev->device &&
700                     lap->subvendor == pdev->subsystem_vendor &&
701                     lap->subdevice == pdev->subsystem_device)
702                         return ATA_CBL_PATA40_SHORT;
703
704                 lap++;
705         }
706
707         /* check BIOS cable detect results */
708         mask = ap->port_no == 0 ? PIIX_80C_PRI : PIIX_80C_SEC;
709         if ((hpriv->saved_iocfg & mask) == 0)
710                 return ATA_CBL_PATA40;
711         return ATA_CBL_PATA80;
712 }
713
714 /**
715  *      piix_pata_prereset - prereset for PATA host controller
716  *      @link: Target link
717  *      @deadline: deadline jiffies for the operation
718  *
719  *      LOCKING:
720  *      None (inherited from caller).
721  */
722 static int piix_pata_prereset(struct ata_link *link, unsigned long deadline)
723 {
724         struct ata_port *ap = link->ap;
725         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
726
727         if (!pci_test_config_bits(pdev, &piix_enable_bits[ap->port_no]))
728                 return -ENOENT;
729         return ata_sff_prereset(link, deadline);
730 }
731
732 static DEFINE_SPINLOCK(piix_lock);
733
734 /**
735  *      piix_set_piomode - Initialize host controller PATA PIO timings
736  *      @ap: Port whose timings we are configuring
737  *      @adev: um
738  *
739  *      Set PIO mode for device, in host controller PCI config space.
740  *
741  *      LOCKING:
742  *      None (inherited from caller).
743  */
744
745 static void piix_set_piomode(struct ata_port *ap, struct ata_device *adev)
746 {
747         struct pci_dev *dev     = to_pci_dev(ap->host->dev);
748         unsigned long flags;
749         unsigned int pio        = adev->pio_mode - XFER_PIO_0;
750         unsigned int is_slave   = (adev->devno != 0);
751         unsigned int master_port= ap->port_no ? 0x42 : 0x40;
752         unsigned int slave_port = 0x44;
753         u16 master_data;
754         u8 slave_data;
755         u8 udma_enable;
756         int control = 0;
757
758         /*
759          *      See Intel Document 298600-004 for the timing programing rules
760          *      for ICH controllers.
761          */
762
763         static const     /* ISP  RTC */
764         u8 timings[][2] = { { 0, 0 },
765                             { 0, 0 },
766                             { 1, 0 },
767                             { 2, 1 },
768                             { 2, 3 }, };
769
770         if (pio >= 2)
771                 control |= 1;   /* TIME1 enable */
772         if (ata_pio_need_iordy(adev))
773                 control |= 2;   /* IE enable */
774
775         /* Intel specifies that the PPE functionality is for disk only */
776         if (adev->class == ATA_DEV_ATA)
777                 control |= 4;   /* PPE enable */
778
779         spin_lock_irqsave(&piix_lock, flags);
780
781         /* PIO configuration clears DTE unconditionally.  It will be
782          * programmed in set_dmamode which is guaranteed to be called
783          * after set_piomode if any DMA mode is available.
784          */
785         pci_read_config_word(dev, master_port, &master_data);
786         if (is_slave) {
787                 /* clear TIME1|IE1|PPE1|DTE1 */
788                 master_data &= 0xff0f;
789                 /* Enable SITRE (separate slave timing register) */
790                 master_data |= 0x4000;
791                 /* enable PPE1, IE1 and TIME1 as needed */
792                 master_data |= (control << 4);
793                 pci_read_config_byte(dev, slave_port, &slave_data);
794                 slave_data &= (ap->port_no ? 0x0f : 0xf0);
795                 /* Load the timing nibble for this slave */
796                 slave_data |= ((timings[pio][0] << 2) | timings[pio][1])
797                                                 << (ap->port_no ? 4 : 0);
798         } else {
799                 /* clear ISP|RCT|TIME0|IE0|PPE0|DTE0 */
800                 master_data &= 0xccf0;
801                 /* Enable PPE, IE and TIME as appropriate */
802                 master_data |= control;
803                 /* load ISP and RCT */
804                 master_data |=
805                         (timings[pio][0] << 12) |
806                         (timings[pio][1] << 8);
807         }
808         pci_write_config_word(dev, master_port, master_data);
809         if (is_slave)
810                 pci_write_config_byte(dev, slave_port, slave_data);
811
812         /* Ensure the UDMA bit is off - it will be turned back on if
813            UDMA is selected */
814
815         if (ap->udma_mask) {
816                 pci_read_config_byte(dev, 0x48, &udma_enable);
817                 udma_enable &= ~(1 << (2 * ap->port_no + adev->devno));
818                 pci_write_config_byte(dev, 0x48, udma_enable);
819         }
820
821         spin_unlock_irqrestore(&piix_lock, flags);
822 }
823
824 /**
825  *      do_pata_set_dmamode - Initialize host controller PATA PIO timings
826  *      @ap: Port whose timings we are configuring
827  *      @adev: Drive in question
828  *      @isich: set if the chip is an ICH device
829  *
830  *      Set UDMA mode for device, in host controller PCI config space.
831  *
832  *      LOCKING:
833  *      None (inherited from caller).
834  */
835
836 static void do_pata_set_dmamode(struct ata_port *ap, struct ata_device *adev, int isich)
837 {
838         struct pci_dev *dev     = to_pci_dev(ap->host->dev);
839         unsigned long flags;
840         u8 master_port          = ap->port_no ? 0x42 : 0x40;
841         u16 master_data;
842         u8 speed                = adev->dma_mode;
843         int devid               = adev->devno + 2 * ap->port_no;
844         u8 udma_enable          = 0;
845
846         static const     /* ISP  RTC */
847         u8 timings[][2] = { { 0, 0 },
848                             { 0, 0 },
849                             { 1, 0 },
850                             { 2, 1 },
851                             { 2, 3 }, };
852
853         spin_lock_irqsave(&piix_lock, flags);
854
855         pci_read_config_word(dev, master_port, &master_data);
856         if (ap->udma_mask)
857                 pci_read_config_byte(dev, 0x48, &udma_enable);
858
859         if (speed >= XFER_UDMA_0) {
860                 unsigned int udma = adev->dma_mode - XFER_UDMA_0;
861                 u16 udma_timing;
862                 u16 ideconf;
863                 int u_clock, u_speed;
864
865                 /*
866                  * UDMA is handled by a combination of clock switching and
867                  * selection of dividers
868                  *
869                  * Handy rule: Odd modes are UDMATIMx 01, even are 02
870                  *             except UDMA0 which is 00
871                  */
872                 u_speed = min(2 - (udma & 1), udma);
873                 if (udma == 5)
874                         u_clock = 0x1000;       /* 100Mhz */
875                 else if (udma > 2)
876                         u_clock = 1;            /* 66Mhz */
877                 else
878                         u_clock = 0;            /* 33Mhz */
879
880                 udma_enable |= (1 << devid);
881
882                 /* Load the CT/RP selection */
883                 pci_read_config_word(dev, 0x4A, &udma_timing);
884                 udma_timing &= ~(3 << (4 * devid));
885                 udma_timing |= u_speed << (4 * devid);
886                 pci_write_config_word(dev, 0x4A, udma_timing);
887
888                 if (isich) {
889                         /* Select a 33/66/100Mhz clock */
890                         pci_read_config_word(dev, 0x54, &ideconf);
891                         ideconf &= ~(0x1001 << devid);
892                         ideconf |= u_clock << devid;
893                         /* For ICH or later we should set bit 10 for better
894                            performance (WR_PingPong_En) */
895                         pci_write_config_word(dev, 0x54, ideconf);
896                 }
897         } else {
898                 /*
899                  * MWDMA is driven by the PIO timings. We must also enable
900                  * IORDY unconditionally along with TIME1. PPE has already
901                  * been set when the PIO timing was set.
902                  */
903                 unsigned int mwdma      = adev->dma_mode - XFER_MW_DMA_0;
904                 unsigned int control;
905                 u8 slave_data;
906                 const unsigned int needed_pio[3] = {
907                         XFER_PIO_0, XFER_PIO_3, XFER_PIO_4
908                 };
909                 int pio = needed_pio[mwdma] - XFER_PIO_0;
910
911                 control = 3;    /* IORDY|TIME1 */
912
913                 /* If the drive MWDMA is faster than it can do PIO then
914                    we must force PIO into PIO0 */
915
916                 if (adev->pio_mode < needed_pio[mwdma])
917                         /* Enable DMA timing only */
918                         control |= 8;   /* PIO cycles in PIO0 */
919
920                 if (adev->devno) {      /* Slave */
921                         master_data &= 0xFF4F;  /* Mask out IORDY|TIME1|DMAONLY */
922                         master_data |= control << 4;
923                         pci_read_config_byte(dev, 0x44, &slave_data);
924                         slave_data &= (ap->port_no ? 0x0f : 0xf0);
925                         /* Load the matching timing */
926                         slave_data |= ((timings[pio][0] << 2) | timings[pio][1]) << (ap->port_no ? 4 : 0);
927                         pci_write_config_byte(dev, 0x44, slave_data);
928                 } else {        /* Master */
929                         master_data &= 0xCCF4;  /* Mask out IORDY|TIME1|DMAONLY
930                                                    and master timing bits */
931                         master_data |= control;
932                         master_data |=
933                                 (timings[pio][0] << 12) |
934                                 (timings[pio][1] << 8);
935                 }
936
937                 if (ap->udma_mask)
938                         udma_enable &= ~(1 << devid);
939
940                 pci_write_config_word(dev, master_port, master_data);
941         }
942         /* Don't scribble on 0x48 if the controller does not support UDMA */
943         if (ap->udma_mask)
944                 pci_write_config_byte(dev, 0x48, udma_enable);
945
946         spin_unlock_irqrestore(&piix_lock, flags);
947 }
948
949 /**
950  *      piix_set_dmamode - Initialize host controller PATA DMA timings
951  *      @ap: Port whose timings we are configuring
952  *      @adev: um
953  *
954  *      Set MW/UDMA mode for device, in host controller PCI config space.
955  *
956  *      LOCKING:
957  *      None (inherited from caller).
958  */
959
960 static void piix_set_dmamode(struct ata_port *ap, struct ata_device *adev)
961 {
962         do_pata_set_dmamode(ap, adev, 0);
963 }
964
965 /**
966  *      ich_set_dmamode - Initialize host controller PATA DMA timings
967  *      @ap: Port whose timings we are configuring
968  *      @adev: um
969  *
970  *      Set MW/UDMA mode for device, in host controller PCI config space.
971  *
972  *      LOCKING:
973  *      None (inherited from caller).
974  */
975
976 static void ich_set_dmamode(struct ata_port *ap, struct ata_device *adev)
977 {
978         do_pata_set_dmamode(ap, adev, 1);
979 }
980
981 /*
982  * Serial ATA Index/Data Pair Superset Registers access
983  *
984  * Beginning from ICH8, there's a sane way to access SCRs using index
985  * and data register pair located at BAR5 which means that we have
986  * separate SCRs for master and slave.  This is handled using libata
987  * slave_link facility.
988  */
989 static const int piix_sidx_map[] = {
990         [SCR_STATUS]    = 0,
991         [SCR_ERROR]     = 2,
992         [SCR_CONTROL]   = 1,
993 };
994
995 static void piix_sidpr_sel(struct ata_link *link, unsigned int reg)
996 {
997         struct ata_port *ap = link->ap;
998         struct piix_host_priv *hpriv = ap->host->private_data;
999
1000         iowrite32(((ap->port_no * 2 + link->pmp) << 8) | piix_sidx_map[reg],
1001                   hpriv->sidpr + PIIX_SIDPR_IDX);
1002 }
1003
1004 static int piix_sidpr_scr_read(struct ata_link *link,
1005                                unsigned int reg, u32 *val)
1006 {
1007         struct piix_host_priv *hpriv = link->ap->host->private_data;
1008
1009         if (reg >= ARRAY_SIZE(piix_sidx_map))
1010                 return -EINVAL;
1011
1012         piix_sidpr_sel(link, reg);
1013         *val = ioread32(hpriv->sidpr + PIIX_SIDPR_DATA);
1014         return 0;
1015 }
1016
1017 static int piix_sidpr_scr_write(struct ata_link *link,
1018                                 unsigned int reg, u32 val)
1019 {
1020         struct piix_host_priv *hpriv = link->ap->host->private_data;
1021
1022         if (reg >= ARRAY_SIZE(piix_sidx_map))
1023                 return -EINVAL;
1024
1025         piix_sidpr_sel(link, reg);
1026         iowrite32(val, hpriv->sidpr + PIIX_SIDPR_DATA);
1027         return 0;
1028 }
1029
1030 static int piix_sidpr_set_lpm(struct ata_link *link, enum ata_lpm_policy policy,
1031                               unsigned hints)
1032 {
1033         return sata_link_scr_lpm(link, policy, false);
1034 }
1035
1036 static bool piix_irq_check(struct ata_port *ap)
1037 {
1038         if (unlikely(!ap->ioaddr.bmdma_addr))
1039                 return false;
1040
1041         return ap->ops->bmdma_status(ap) & ATA_DMA_INTR;
1042 }
1043
1044 #ifdef CONFIG_PM
1045 static int piix_broken_suspend(void)
1046 {
1047         static const struct dmi_system_id sysids[] = {
1048                 {
1049                         .ident = "TECRA M3",
1050                         .matches = {
1051                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1052                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M3"),
1053                         },
1054                 },
1055                 {
1056                         .ident = "TECRA M3",
1057                         .matches = {
1058                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1059                                 DMI_MATCH(DMI_PRODUCT_NAME, "Tecra M3"),
1060                         },
1061                 },
1062                 {
1063                         .ident = "TECRA M4",
1064                         .matches = {
1065                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1066                                 DMI_MATCH(DMI_PRODUCT_NAME, "Tecra M4"),
1067                         },
1068                 },
1069                 {
1070                         .ident = "TECRA M4",
1071                         .matches = {
1072                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1073                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M4"),
1074                         },
1075                 },
1076                 {
1077                         .ident = "TECRA M5",
1078                         .matches = {
1079                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1080                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M5"),
1081                         },
1082                 },
1083                 {
1084                         .ident = "TECRA M6",
1085                         .matches = {
1086                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1087                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M6"),
1088                         },
1089                 },
1090                 {
1091                         .ident = "TECRA M7",
1092                         .matches = {
1093                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1094                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M7"),
1095                         },
1096                 },
1097                 {
1098                         .ident = "TECRA A8",
1099                         .matches = {
1100                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1101                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA A8"),
1102                         },
1103                 },
1104                 {
1105                         .ident = "Satellite R20",
1106                         .matches = {
1107                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1108                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite R20"),
1109                         },
1110                 },
1111                 {
1112                         .ident = "Satellite R25",
1113                         .matches = {
1114                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1115                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite R25"),
1116                         },
1117                 },
1118                 {
1119                         .ident = "Satellite U200",
1120                         .matches = {
1121                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1122                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite U200"),
1123                         },
1124                 },
1125                 {
1126                         .ident = "Satellite U200",
1127                         .matches = {
1128                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1129                                 DMI_MATCH(DMI_PRODUCT_NAME, "SATELLITE U200"),
1130                         },
1131                 },
1132                 {
1133                         .ident = "Satellite Pro U200",
1134                         .matches = {
1135                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1136                                 DMI_MATCH(DMI_PRODUCT_NAME, "SATELLITE PRO U200"),
1137                         },
1138                 },
1139                 {
1140                         .ident = "Satellite U205",
1141                         .matches = {
1142                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1143                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite U205"),
1144                         },
1145                 },
1146                 {
1147                         .ident = "SATELLITE U205",
1148                         .matches = {
1149                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1150                                 DMI_MATCH(DMI_PRODUCT_NAME, "SATELLITE U205"),
1151                         },
1152                 },
1153                 {
1154                         .ident = "Portege M500",
1155                         .matches = {
1156                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1157                                 DMI_MATCH(DMI_PRODUCT_NAME, "PORTEGE M500"),
1158                         },
1159                 },
1160                 {
1161                         .ident = "VGN-BX297XP",
1162                         .matches = {
1163                                 DMI_MATCH(DMI_SYS_VENDOR, "Sony Corporation"),
1164                                 DMI_MATCH(DMI_PRODUCT_NAME, "VGN-BX297XP"),
1165                         },
1166                 },
1167
1168                 { }     /* terminate list */
1169         };
1170         static const char *oemstrs[] = {
1171                 "Tecra M3,",
1172         };
1173         int i;
1174
1175         if (dmi_check_system(sysids))
1176                 return 1;
1177
1178         for (i = 0; i < ARRAY_SIZE(oemstrs); i++)
1179                 if (dmi_find_device(DMI_DEV_TYPE_OEM_STRING, oemstrs[i], NULL))
1180                         return 1;
1181
1182         /* TECRA M4 sometimes forgets its identify and reports bogus
1183          * DMI information.  As the bogus information is a bit
1184          * generic, match as many entries as possible.  This manual
1185          * matching is necessary because dmi_system_id.matches is
1186          * limited to four entries.
1187          */
1188         if (dmi_match(DMI_SYS_VENDOR, "TOSHIBA") &&
1189             dmi_match(DMI_PRODUCT_NAME, "000000") &&
1190             dmi_match(DMI_PRODUCT_VERSION, "000000") &&
1191             dmi_match(DMI_PRODUCT_SERIAL, "000000") &&
1192             dmi_match(DMI_BOARD_VENDOR, "TOSHIBA") &&
1193             dmi_match(DMI_BOARD_NAME, "Portable PC") &&
1194             dmi_match(DMI_BOARD_VERSION, "Version A0"))
1195                 return 1;
1196
1197         return 0;
1198 }
1199
1200 static int piix_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg)
1201 {
1202         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1203         unsigned long flags;
1204         int rc = 0;
1205
1206         rc = ata_host_suspend(host, mesg);
1207         if (rc)
1208                 return rc;
1209
1210         /* Some braindamaged ACPI suspend implementations expect the
1211          * controller to be awake on entry; otherwise, it burns cpu
1212          * cycles and power trying to do something to the sleeping
1213          * beauty.
1214          */
1215         if (piix_broken_suspend() && (mesg.event & PM_EVENT_SLEEP)) {
1216                 pci_save_state(pdev);
1217
1218                 /* mark its power state as "unknown", since we don't
1219                  * know if e.g. the BIOS will change its device state
1220                  * when we suspend.
1221                  */
1222                 if (pdev->current_state == PCI_D0)
1223                         pdev->current_state = PCI_UNKNOWN;
1224
1225                 /* tell resume that it's waking up from broken suspend */
1226                 spin_lock_irqsave(&host->lock, flags);
1227                 host->flags |= PIIX_HOST_BROKEN_SUSPEND;
1228                 spin_unlock_irqrestore(&host->lock, flags);
1229         } else
1230                 ata_pci_device_do_suspend(pdev, mesg);
1231
1232         return 0;
1233 }
1234
1235 static int piix_pci_device_resume(struct pci_dev *pdev)
1236 {
1237         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1238         unsigned long flags;
1239         int rc;
1240
1241         if (host->flags & PIIX_HOST_BROKEN_SUSPEND) {
1242                 spin_lock_irqsave(&host->lock, flags);
1243                 host->flags &= ~PIIX_HOST_BROKEN_SUSPEND;
1244                 spin_unlock_irqrestore(&host->lock, flags);
1245
1246                 pci_set_power_state(pdev, PCI_D0);
1247                 pci_restore_state(pdev);
1248
1249                 /* PCI device wasn't disabled during suspend.  Use
1250                  * pci_reenable_device() to avoid affecting the enable
1251                  * count.
1252                  */
1253                 rc = pci_reenable_device(pdev);
1254                 if (rc)
1255                         dev_err(&pdev->dev,
1256                                 "failed to enable device after resume (%d)\n",
1257                                 rc);
1258         } else
1259                 rc = ata_pci_device_do_resume(pdev);
1260
1261         if (rc == 0)
1262                 ata_host_resume(host);
1263
1264         return rc;
1265 }
1266 #endif
1267
1268 static u8 piix_vmw_bmdma_status(struct ata_port *ap)
1269 {
1270         return ata_bmdma_status(ap) & ~ATA_DMA_ERR;
1271 }
1272
1273 #define AHCI_PCI_BAR 5
1274 #define AHCI_GLOBAL_CTL 0x04
1275 #define AHCI_ENABLE (1 << 31)
1276 static int piix_disable_ahci(struct pci_dev *pdev)
1277 {
1278         void __iomem *mmio;
1279         u32 tmp;
1280         int rc = 0;
1281
1282         /* BUG: pci_enable_device has not yet been called.  This
1283          * works because this device is usually set up by BIOS.
1284          */
1285
1286         if (!pci_resource_start(pdev, AHCI_PCI_BAR) ||
1287             !pci_resource_len(pdev, AHCI_PCI_BAR))
1288                 return 0;
1289
1290         mmio = pci_iomap(pdev, AHCI_PCI_BAR, 64);
1291         if (!mmio)
1292                 return -ENOMEM;
1293
1294         tmp = ioread32(mmio + AHCI_GLOBAL_CTL);
1295         if (tmp & AHCI_ENABLE) {
1296                 tmp &= ~AHCI_ENABLE;
1297                 iowrite32(tmp, mmio + AHCI_GLOBAL_CTL);
1298
1299                 tmp = ioread32(mmio + AHCI_GLOBAL_CTL);
1300                 if (tmp & AHCI_ENABLE)
1301                         rc = -EIO;
1302         }
1303
1304         pci_iounmap(pdev, mmio);
1305         return rc;
1306 }
1307
1308 /**
1309  *      piix_check_450nx_errata -       Check for problem 450NX setup
1310  *      @ata_dev: the PCI device to check
1311  *
1312  *      Check for the present of 450NX errata #19 and errata #25. If
1313  *      they are found return an error code so we can turn off DMA
1314  */
1315
1316 static int __devinit piix_check_450nx_errata(struct pci_dev *ata_dev)
1317 {
1318         struct pci_dev *pdev = NULL;
1319         u16 cfg;
1320         int no_piix_dma = 0;
1321
1322         while ((pdev = pci_get_device(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82454NX, pdev)) != NULL) {
1323                 /* Look for 450NX PXB. Check for problem configurations
1324                    A PCI quirk checks bit 6 already */
1325                 pci_read_config_word(pdev, 0x41, &cfg);
1326                 /* Only on the original revision: IDE DMA can hang */
1327                 if (pdev->revision == 0x00)
1328                         no_piix_dma = 1;
1329                 /* On all revisions below 5 PXB bus lock must be disabled for IDE */
1330                 else if (cfg & (1<<14) && pdev->revision < 5)
1331                         no_piix_dma = 2;
1332         }
1333         if (no_piix_dma)
1334                 dev_warn(&ata_dev->dev,
1335                          "450NX errata present, disabling IDE DMA%s\n",
1336                          no_piix_dma == 2 ? " - a BIOS update may resolve this"
1337                          : "");
1338
1339         return no_piix_dma;
1340 }
1341
1342 static void __devinit piix_init_pcs(struct ata_host *host,
1343                                     const struct piix_map_db *map_db)
1344 {
1345         struct pci_dev *pdev = to_pci_dev(host->dev);
1346         u16 pcs, new_pcs;
1347
1348         pci_read_config_word(pdev, ICH5_PCS, &pcs);
1349
1350         new_pcs = pcs | map_db->port_enable;
1351
1352         if (new_pcs != pcs) {
1353                 DPRINTK("updating PCS from 0x%x to 0x%x\n", pcs, new_pcs);
1354                 pci_write_config_word(pdev, ICH5_PCS, new_pcs);
1355                 msleep(150);
1356         }
1357 }
1358
1359 static const int *__devinit piix_init_sata_map(struct pci_dev *pdev,
1360                                                struct ata_port_info *pinfo,
1361                                                const struct piix_map_db *map_db)
1362 {
1363         const int *map;
1364         int i, invalid_map = 0;
1365         u8 map_value;
1366
1367         pci_read_config_byte(pdev, ICH5_PMR, &map_value);
1368
1369         map = map_db->map[map_value & map_db->mask];
1370
1371         dev_info(&pdev->dev, "MAP [");
1372         for (i = 0; i < 4; i++) {
1373                 switch (map[i]) {
1374                 case RV:
1375                         invalid_map = 1;
1376                         pr_cont(" XX");
1377                         break;
1378
1379                 case NA:
1380                         pr_cont(" --");
1381                         break;
1382
1383                 case IDE:
1384                         WARN_ON((i & 1) || map[i + 1] != IDE);
1385                         pinfo[i / 2] = piix_port_info[ich_pata_100];
1386                         i++;
1387                         pr_cont(" IDE IDE");
1388                         break;
1389
1390                 default:
1391                         pr_cont(" P%d", map[i]);
1392                         if (i & 1)
1393                                 pinfo[i / 2].flags |= ATA_FLAG_SLAVE_POSS;
1394                         break;
1395                 }
1396         }
1397         pr_cont(" ]\n");
1398
1399         if (invalid_map)
1400                 dev_err(&pdev->dev, "invalid MAP value %u\n", map_value);
1401
1402         return map;
1403 }
1404
1405 static bool piix_no_sidpr(struct ata_host *host)
1406 {
1407         struct pci_dev *pdev = to_pci_dev(host->dev);
1408
1409         /*
1410          * Samsung DB-P70 only has three ATA ports exposed and
1411          * curiously the unconnected first port reports link online
1412          * while not responding to SRST protocol causing excessive
1413          * detection delay.
1414          *
1415          * Unfortunately, the system doesn't carry enough DMI
1416          * information to identify the machine but does have subsystem
1417          * vendor and device set.  As it's unclear whether the
1418          * subsystem vendor/device is used only for this specific
1419          * board, the port can't be disabled solely with the
1420          * information; however, turning off SIDPR access works around
1421          * the problem.  Turn it off.
1422          *
1423          * This problem is reported in bnc#441240.
1424          *
1425          * https://bugzilla.novell.com/show_bug.cgi?id=441420
1426          */
1427         if (pdev->vendor == PCI_VENDOR_ID_INTEL && pdev->device == 0x2920 &&
1428             pdev->subsystem_vendor == PCI_VENDOR_ID_SAMSUNG &&
1429             pdev->subsystem_device == 0xb049) {
1430                 dev_warn(host->dev,
1431                          "Samsung DB-P70 detected, disabling SIDPR\n");
1432                 return true;
1433         }
1434
1435         return false;
1436 }
1437
1438 static int __devinit piix_init_sidpr(struct ata_host *host)
1439 {
1440         struct pci_dev *pdev = to_pci_dev(host->dev);
1441         struct piix_host_priv *hpriv = host->private_data;
1442         struct ata_link *link0 = &host->ports[0]->link;
1443         u32 scontrol;
1444         int i, rc;
1445
1446         /* check for availability */
1447         for (i = 0; i < 4; i++)
1448                 if (hpriv->map[i] == IDE)
1449                         return 0;
1450
1451         /* is it blacklisted? */
1452         if (piix_no_sidpr(host))
1453                 return 0;
1454
1455         if (!(host->ports[0]->flags & PIIX_FLAG_SIDPR))
1456                 return 0;
1457
1458         if (pci_resource_start(pdev, PIIX_SIDPR_BAR) == 0 ||
1459             pci_resource_len(pdev, PIIX_SIDPR_BAR) != PIIX_SIDPR_LEN)
1460                 return 0;
1461
1462         if (pcim_iomap_regions(pdev, 1 << PIIX_SIDPR_BAR, DRV_NAME))
1463                 return 0;
1464
1465         hpriv->sidpr = pcim_iomap_table(pdev)[PIIX_SIDPR_BAR];
1466
1467         /* SCR access via SIDPR doesn't work on some configurations.
1468          * Give it a test drive by inhibiting power save modes which
1469          * we'll do anyway.
1470          */
1471         piix_sidpr_scr_read(link0, SCR_CONTROL, &scontrol);
1472
1473         /* if IPM is already 3, SCR access is probably working.  Don't
1474          * un-inhibit power save modes as BIOS might have inhibited
1475          * them for a reason.
1476          */
1477         if ((scontrol & 0xf00) != 0x300) {
1478                 scontrol |= 0x300;
1479                 piix_sidpr_scr_write(link0, SCR_CONTROL, scontrol);
1480                 piix_sidpr_scr_read(link0, SCR_CONTROL, &scontrol);
1481
1482                 if ((scontrol & 0xf00) != 0x300) {
1483                         dev_info(host->dev,
1484                                  "SCR access via SIDPR is available but doesn't work\n");
1485                         return 0;
1486                 }
1487         }
1488
1489         /* okay, SCRs available, set ops and ask libata for slave_link */
1490         for (i = 0; i < 2; i++) {
1491                 struct ata_port *ap = host->ports[i];
1492
1493                 ap->ops = &piix_sidpr_sata_ops;
1494
1495                 if (ap->flags & ATA_FLAG_SLAVE_POSS) {
1496                         rc = ata_slave_link_init(ap);
1497                         if (rc)
1498                                 return rc;
1499                 }
1500         }
1501
1502         return 0;
1503 }
1504
1505 static void piix_iocfg_bit18_quirk(struct ata_host *host)
1506 {
1507         static const struct dmi_system_id sysids[] = {
1508                 {
1509                         /* Clevo M570U sets IOCFG bit 18 if the cdrom
1510                          * isn't used to boot the system which
1511                          * disables the channel.
1512                          */
1513                         .ident = "M570U",
1514                         .matches = {
1515                                 DMI_MATCH(DMI_SYS_VENDOR, "Clevo Co."),
1516                                 DMI_MATCH(DMI_PRODUCT_NAME, "M570U"),
1517                         },
1518                 },
1519
1520                 { }     /* terminate list */
1521         };
1522         struct pci_dev *pdev = to_pci_dev(host->dev);
1523         struct piix_host_priv *hpriv = host->private_data;
1524
1525         if (!dmi_check_system(sysids))
1526                 return;
1527
1528         /* The datasheet says that bit 18 is NOOP but certain systems
1529          * seem to use it to disable a channel.  Clear the bit on the
1530          * affected systems.
1531          */
1532         if (hpriv->saved_iocfg & (1 << 18)) {
1533                 dev_info(&pdev->dev, "applying IOCFG bit18 quirk\n");
1534                 pci_write_config_dword(pdev, PIIX_IOCFG,
1535                                        hpriv->saved_iocfg & ~(1 << 18));
1536         }
1537 }
1538
1539 static bool piix_broken_system_poweroff(struct pci_dev *pdev)
1540 {
1541         static const struct dmi_system_id broken_systems[] = {
1542                 {
1543                         .ident = "HP Compaq 2510p",
1544                         .matches = {
1545                                 DMI_MATCH(DMI_SYS_VENDOR, "Hewlett-Packard"),
1546                                 DMI_MATCH(DMI_PRODUCT_NAME, "HP Compaq 2510p"),
1547                         },
1548                         /* PCI slot number of the controller */
1549                         .driver_data = (void *)0x1FUL,
1550                 },
1551                 {
1552                         .ident = "HP Compaq nc6000",
1553                         .matches = {
1554                                 DMI_MATCH(DMI_SYS_VENDOR, "Hewlett-Packard"),
1555                                 DMI_MATCH(DMI_PRODUCT_NAME, "HP Compaq nc6000"),
1556                         },
1557                         /* PCI slot number of the controller */
1558                         .driver_data = (void *)0x1FUL,
1559                 },
1560
1561                 { }     /* terminate list */
1562         };
1563         const struct dmi_system_id *dmi = dmi_first_match(broken_systems);
1564
1565         if (dmi) {
1566                 unsigned long slot = (unsigned long)dmi->driver_data;
1567                 /* apply the quirk only to on-board controllers */
1568                 return slot == PCI_SLOT(pdev->devfn);
1569         }
1570
1571         return false;
1572 }
1573
1574 /**
1575  *      piix_init_one - Register PIIX ATA PCI device with kernel services
1576  *      @pdev: PCI device to register
1577  *      @ent: Entry in piix_pci_tbl matching with @pdev
1578  *
1579  *      Called from kernel PCI layer.  We probe for combined mode (sigh),
1580  *      and then hand over control to libata, for it to do the rest.
1581  *
1582  *      LOCKING:
1583  *      Inherited from PCI layer (may sleep).
1584  *
1585  *      RETURNS:
1586  *      Zero on success, or -ERRNO value.
1587  */
1588
1589 static int __devinit piix_init_one(struct pci_dev *pdev,
1590                                    const struct pci_device_id *ent)
1591 {
1592         struct device *dev = &pdev->dev;
1593         struct ata_port_info port_info[2];
1594         const struct ata_port_info *ppi[] = { &port_info[0], &port_info[1] };
1595         struct scsi_host_template *sht = &piix_sht;
1596         unsigned long port_flags;
1597         struct ata_host *host;
1598         struct piix_host_priv *hpriv;
1599         int rc;
1600
1601         ata_print_version_once(&pdev->dev, DRV_VERSION);
1602
1603         /* no hotplugging support for later devices (FIXME) */
1604         if (!in_module_init && ent->driver_data >= ich5_sata)
1605                 return -ENODEV;
1606
1607         if (piix_broken_system_poweroff(pdev)) {
1608                 piix_port_info[ent->driver_data].flags |=
1609                                 ATA_FLAG_NO_POWEROFF_SPINDOWN |
1610                                         ATA_FLAG_NO_HIBERNATE_SPINDOWN;
1611                 dev_info(&pdev->dev, "quirky BIOS, skipping spindown "
1612                                 "on poweroff and hibernation\n");
1613         }
1614
1615         port_info[0] = piix_port_info[ent->driver_data];
1616         port_info[1] = piix_port_info[ent->driver_data];
1617
1618         port_flags = port_info[0].flags;
1619
1620         /* enable device and prepare host */
1621         rc = pcim_enable_device(pdev);
1622         if (rc)
1623                 return rc;
1624
1625         hpriv = devm_kzalloc(dev, sizeof(*hpriv), GFP_KERNEL);
1626         if (!hpriv)
1627                 return -ENOMEM;
1628
1629         /* Save IOCFG, this will be used for cable detection, quirk
1630          * detection and restoration on detach.  This is necessary
1631          * because some ACPI implementations mess up cable related
1632          * bits on _STM.  Reported on kernel bz#11879.
1633          */
1634         pci_read_config_dword(pdev, PIIX_IOCFG, &hpriv->saved_iocfg);
1635
1636         /* ICH6R may be driven by either ata_piix or ahci driver
1637          * regardless of BIOS configuration.  Make sure AHCI mode is
1638          * off.
1639          */
1640         if (pdev->vendor == PCI_VENDOR_ID_INTEL && pdev->device == 0x2652) {
1641                 rc = piix_disable_ahci(pdev);
1642                 if (rc)
1643                         return rc;
1644         }
1645
1646         /* SATA map init can change port_info, do it before prepping host */
1647         if (port_flags & ATA_FLAG_SATA)
1648                 hpriv->map = piix_init_sata_map(pdev, port_info,
1649                                         piix_map_db_table[ent->driver_data]);
1650
1651         rc = ata_pci_bmdma_prepare_host(pdev, ppi, &host);
1652         if (rc)
1653                 return rc;
1654         host->private_data = hpriv;
1655
1656         /* initialize controller */
1657         if (port_flags & ATA_FLAG_SATA) {
1658                 piix_init_pcs(host, piix_map_db_table[ent->driver_data]);
1659                 rc = piix_init_sidpr(host);
1660                 if (rc)
1661                         return rc;
1662                 if (host->ports[0]->ops == &piix_sidpr_sata_ops)
1663                         sht = &piix_sidpr_sht;
1664         }
1665
1666         /* apply IOCFG bit18 quirk */
1667         piix_iocfg_bit18_quirk(host);
1668
1669         /* On ICH5, some BIOSen disable the interrupt using the
1670          * PCI_COMMAND_INTX_DISABLE bit added in PCI 2.3.
1671          * On ICH6, this bit has the same effect, but only when
1672          * MSI is disabled (and it is disabled, as we don't use
1673          * message-signalled interrupts currently).
1674          */
1675         if (port_flags & PIIX_FLAG_CHECKINTR)
1676                 pci_intx(pdev, 1);
1677
1678         if (piix_check_450nx_errata(pdev)) {
1679                 /* This writes into the master table but it does not
1680                    really matter for this errata as we will apply it to
1681                    all the PIIX devices on the board */
1682                 host->ports[0]->mwdma_mask = 0;
1683                 host->ports[0]->udma_mask = 0;
1684                 host->ports[1]->mwdma_mask = 0;
1685                 host->ports[1]->udma_mask = 0;
1686         }
1687         host->flags |= ATA_HOST_PARALLEL_SCAN;
1688
1689         pci_set_master(pdev);
1690         return ata_pci_sff_activate_host(host, ata_bmdma_interrupt, sht);
1691 }
1692
1693 static void piix_remove_one(struct pci_dev *pdev)
1694 {
1695         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1696         struct piix_host_priv *hpriv = host->private_data;
1697
1698         pci_write_config_dword(pdev, PIIX_IOCFG, hpriv->saved_iocfg);
1699
1700         ata_pci_remove_one(pdev);
1701 }
1702
1703 static int __init piix_init(void)
1704 {
1705         int rc;
1706
1707         DPRINTK("pci_register_driver\n");
1708         rc = pci_register_driver(&piix_pci_driver);
1709         if (rc)
1710                 return rc;
1711
1712         in_module_init = 0;
1713
1714         DPRINTK("done\n");
1715         return 0;
1716 }
1717
1718 static void __exit piix_exit(void)
1719 {
1720         pci_unregister_driver(&piix_pci_driver);
1721 }
1722
1723 module_init(piix_init);
1724 module_exit(piix_exit);