ata_piix: IDE Mode SATA patch for Intel Cougar Point DeviceIDs
[linux-2.6.git] / drivers / ata / ata_piix.c
1 /*
2  *    ata_piix.c - Intel PATA/SATA controllers
3  *
4  *    Maintained by:  Jeff Garzik <jgarzik@pobox.com>
5  *                  Please ALWAYS copy linux-ide@vger.kernel.org
6  *                  on emails.
7  *
8  *
9  *      Copyright 2003-2005 Red Hat Inc
10  *      Copyright 2003-2005 Jeff Garzik
11  *
12  *
13  *      Copyright header from piix.c:
14  *
15  *  Copyright (C) 1998-1999 Andrzej Krzysztofowicz, Author and Maintainer
16  *  Copyright (C) 1998-2000 Andre Hedrick <andre@linux-ide.org>
17  *  Copyright (C) 2003 Red Hat Inc
18  *
19  *
20  *  This program is free software; you can redistribute it and/or modify
21  *  it under the terms of the GNU General Public License as published by
22  *  the Free Software Foundation; either version 2, or (at your option)
23  *  any later version.
24  *
25  *  This program is distributed in the hope that it will be useful,
26  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
27  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
28  *  GNU General Public License for more details.
29  *
30  *  You should have received a copy of the GNU General Public License
31  *  along with this program; see the file COPYING.  If not, write to
32  *  the Free Software Foundation, 675 Mass Ave, Cambridge, MA 02139, USA.
33  *
34  *
35  *  libata documentation is available via 'make {ps|pdf}docs',
36  *  as Documentation/DocBook/libata.*
37  *
38  *  Hardware documentation available at http://developer.intel.com/
39  *
40  * Documentation
41  *      Publically available from Intel web site. Errata documentation
42  * is also publically available. As an aide to anyone hacking on this
43  * driver the list of errata that are relevant is below, going back to
44  * PIIX4. Older device documentation is now a bit tricky to find.
45  *
46  * The chipsets all follow very much the same design. The orginal Triton
47  * series chipsets do _not_ support independant device timings, but this
48  * is fixed in Triton II. With the odd mobile exception the chips then
49  * change little except in gaining more modes until SATA arrives. This
50  * driver supports only the chips with independant timing (that is those
51  * with SITRE and the 0x44 timing register). See pata_oldpiix and pata_mpiix
52  * for the early chip drivers.
53  *
54  * Errata of note:
55  *
56  * Unfixable
57  *      PIIX4    errata #9      - Only on ultra obscure hw
58  *      ICH3     errata #13     - Not observed to affect real hw
59  *                                by Intel
60  *
61  * Things we must deal with
62  *      PIIX4   errata #10      - BM IDE hang with non UDMA
63  *                                (must stop/start dma to recover)
64  *      440MX   errata #15      - As PIIX4 errata #10
65  *      PIIX4   errata #15      - Must not read control registers
66  *                                during a PIO transfer
67  *      440MX   errata #13      - As PIIX4 errata #15
68  *      ICH2    errata #21      - DMA mode 0 doesn't work right
69  *      ICH0/1  errata #55      - As ICH2 errata #21
70  *      ICH2    spec c #9       - Extra operations needed to handle
71  *                                drive hotswap [NOT YET SUPPORTED]
72  *      ICH2    spec c #20      - IDE PRD must not cross a 64K boundary
73  *                                and must be dword aligned
74  *      ICH2    spec c #24      - UDMA mode 4,5 t85/86 should be 6ns not 3.3
75  *      ICH7    errata #16      - MWDMA1 timings are incorrect
76  *
77  * Should have been BIOS fixed:
78  *      450NX:  errata #19      - DMA hangs on old 450NX
79  *      450NX:  errata #20      - DMA hangs on old 450NX
80  *      450NX:  errata #25      - Corruption with DMA on old 450NX
81  *      ICH3    errata #15      - IDE deadlock under high load
82  *                                (BIOS must set dev 31 fn 0 bit 23)
83  *      ICH3    errata #18      - Don't use native mode
84  */
85
86 #include <linux/kernel.h>
87 #include <linux/module.h>
88 #include <linux/pci.h>
89 #include <linux/init.h>
90 #include <linux/blkdev.h>
91 #include <linux/delay.h>
92 #include <linux/device.h>
93 #include <scsi/scsi_host.h>
94 #include <linux/libata.h>
95 #include <linux/dmi.h>
96
97 #define DRV_NAME        "ata_piix"
98 #define DRV_VERSION     "2.13"
99
100 enum {
101         PIIX_IOCFG              = 0x54, /* IDE I/O configuration register */
102         ICH5_PMR                = 0x90, /* port mapping register */
103         ICH5_PCS                = 0x92, /* port control and status */
104         PIIX_SIDPR_BAR          = 5,
105         PIIX_SIDPR_LEN          = 16,
106         PIIX_SIDPR_IDX          = 0,
107         PIIX_SIDPR_DATA         = 4,
108
109         PIIX_FLAG_CHECKINTR     = (1 << 28), /* make sure PCI INTx enabled */
110         PIIX_FLAG_SIDPR         = (1 << 29), /* SATA idx/data pair regs */
111
112         PIIX_PATA_FLAGS         = ATA_FLAG_SLAVE_POSS,
113         PIIX_SATA_FLAGS         = ATA_FLAG_SATA | PIIX_FLAG_CHECKINTR,
114
115         PIIX_80C_PRI            = (1 << 5) | (1 << 4),
116         PIIX_80C_SEC            = (1 << 7) | (1 << 6),
117
118         /* constants for mapping table */
119         P0                      = 0,  /* port 0 */
120         P1                      = 1,  /* port 1 */
121         P2                      = 2,  /* port 2 */
122         P3                      = 3,  /* port 3 */
123         IDE                     = -1, /* IDE */
124         NA                      = -2, /* not avaliable */
125         RV                      = -3, /* reserved */
126
127         PIIX_AHCI_DEVICE        = 6,
128
129         /* host->flags bits */
130         PIIX_HOST_BROKEN_SUSPEND = (1 << 24),
131 };
132
133 enum piix_controller_ids {
134         /* controller IDs */
135         piix_pata_mwdma,        /* PIIX3 MWDMA only */
136         piix_pata_33,           /* PIIX4 at 33Mhz */
137         ich_pata_33,            /* ICH up to UDMA 33 only */
138         ich_pata_66,            /* ICH up to 66 Mhz */
139         ich_pata_100,           /* ICH up to UDMA 100 */
140         ich_pata_100_nomwdma1,  /* ICH up to UDMA 100 but with no MWDMA1*/
141         ich5_sata,
142         ich6_sata,
143         ich6m_sata,
144         ich8_sata,
145         ich8_2port_sata,
146         ich8m_apple_sata,       /* locks up on second port enable */
147         tolapai_sata,
148         piix_pata_vmw,                  /* PIIX4 for VMware, spurious DMA_ERR */
149 };
150
151 struct piix_map_db {
152         const u32 mask;
153         const u16 port_enable;
154         const int map[][4];
155 };
156
157 struct piix_host_priv {
158         const int *map;
159         u32 saved_iocfg;
160         void __iomem *sidpr;
161 };
162
163 static int piix_init_one(struct pci_dev *pdev,
164                          const struct pci_device_id *ent);
165 static void piix_remove_one(struct pci_dev *pdev);
166 static int piix_pata_prereset(struct ata_link *link, unsigned long deadline);
167 static void piix_set_piomode(struct ata_port *ap, struct ata_device *adev);
168 static void piix_set_dmamode(struct ata_port *ap, struct ata_device *adev);
169 static void ich_set_dmamode(struct ata_port *ap, struct ata_device *adev);
170 static int ich_pata_cable_detect(struct ata_port *ap);
171 static u8 piix_vmw_bmdma_status(struct ata_port *ap);
172 static int piix_sidpr_scr_read(struct ata_link *link,
173                                unsigned int reg, u32 *val);
174 static int piix_sidpr_scr_write(struct ata_link *link,
175                                 unsigned int reg, u32 val);
176 #ifdef CONFIG_PM
177 static int piix_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg);
178 static int piix_pci_device_resume(struct pci_dev *pdev);
179 #endif
180
181 static unsigned int in_module_init = 1;
182
183 static const struct pci_device_id piix_pci_tbl[] = {
184         /* Intel PIIX3 for the 430HX etc */
185         { 0x8086, 0x7010, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_mwdma },
186         /* VMware ICH4 */
187         { 0x8086, 0x7111, 0x15ad, 0x1976, 0, 0, piix_pata_vmw },
188         /* Intel PIIX4 for the 430TX/440BX/MX chipset: UDMA 33 */
189         /* Also PIIX4E (fn3 rev 2) and PIIX4M (fn3 rev 3) */
190         { 0x8086, 0x7111, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
191         /* Intel PIIX4 */
192         { 0x8086, 0x7199, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
193         /* Intel PIIX4 */
194         { 0x8086, 0x7601, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
195         /* Intel PIIX */
196         { 0x8086, 0x84CA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
197         /* Intel ICH (i810, i815, i840) UDMA 66*/
198         { 0x8086, 0x2411, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_66 },
199         /* Intel ICH0 : UDMA 33*/
200         { 0x8086, 0x2421, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_33 },
201         /* Intel ICH2M */
202         { 0x8086, 0x244A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
203         /* Intel ICH2 (i810E2, i845, 850, 860) UDMA 100 */
204         { 0x8086, 0x244B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
205         /*  Intel ICH3M */
206         { 0x8086, 0x248A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
207         /* Intel ICH3 (E7500/1) UDMA 100 */
208         { 0x8086, 0x248B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
209         /* Intel ICH4 (i845GV, i845E, i852, i855) UDMA 100 */
210         { 0x8086, 0x24CA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
211         { 0x8086, 0x24CB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
212         /* Intel ICH5 */
213         { 0x8086, 0x24DB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
214         /* C-ICH (i810E2) */
215         { 0x8086, 0x245B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
216         /* ESB (855GME/875P + 6300ESB) UDMA 100  */
217         { 0x8086, 0x25A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
218         /* ICH6 (and 6) (i915) UDMA 100 */
219         { 0x8086, 0x266F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
220         /* ICH7/7-R (i945, i975) UDMA 100*/
221         { 0x8086, 0x27DF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100_nomwdma1 },
222         { 0x8086, 0x269E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100_nomwdma1 },
223         /* ICH8 Mobile PATA Controller */
224         { 0x8086, 0x2850, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
225
226         /* SATA ports */
227         
228         /* 82801EB (ICH5) */
229         { 0x8086, 0x24d1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
230         /* 82801EB (ICH5) */
231         { 0x8086, 0x24df, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
232         /* 6300ESB (ICH5 variant with broken PCS present bits) */
233         { 0x8086, 0x25a3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
234         /* 6300ESB pretending RAID */
235         { 0x8086, 0x25b0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
236         /* 82801FB/FW (ICH6/ICH6W) */
237         { 0x8086, 0x2651, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata },
238         /* 82801FR/FRW (ICH6R/ICH6RW) */
239         { 0x8086, 0x2652, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata },
240         /* 82801FBM ICH6M (ICH6R with only port 0 and 2 implemented).
241          * Attach iff the controller is in IDE mode. */
242         { 0x8086, 0x2653, PCI_ANY_ID, PCI_ANY_ID,
243           PCI_CLASS_STORAGE_IDE << 8, 0xffff00, ich6m_sata },
244         /* 82801GB/GR/GH (ICH7, identical to ICH6) */
245         { 0x8086, 0x27c0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata },
246         /* 2801GBM/GHM (ICH7M, identical to ICH6M) */
247         { 0x8086, 0x27c4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6m_sata },
248         /* Enterprise Southbridge 2 (631xESB/632xESB) */
249         { 0x8086, 0x2680, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata },
250         /* SATA Controller 1 IDE (ICH8) */
251         { 0x8086, 0x2820, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
252         /* SATA Controller 2 IDE (ICH8) */
253         { 0x8086, 0x2825, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
254         /* Mobile SATA Controller IDE (ICH8M), Apple */
255         { 0x8086, 0x2828, 0x106b, 0x00a0, 0, 0, ich8m_apple_sata },
256         { 0x8086, 0x2828, 0x106b, 0x00a1, 0, 0, ich8m_apple_sata },
257         { 0x8086, 0x2828, 0x106b, 0x00a3, 0, 0, ich8m_apple_sata },
258         /* Mobile SATA Controller IDE (ICH8M) */
259         { 0x8086, 0x2828, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
260         /* SATA Controller IDE (ICH9) */
261         { 0x8086, 0x2920, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
262         /* SATA Controller IDE (ICH9) */
263         { 0x8086, 0x2921, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
264         /* SATA Controller IDE (ICH9) */
265         { 0x8086, 0x2926, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
266         /* SATA Controller IDE (ICH9M) */
267         { 0x8086, 0x2928, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
268         /* SATA Controller IDE (ICH9M) */
269         { 0x8086, 0x292d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
270         /* SATA Controller IDE (ICH9M) */
271         { 0x8086, 0x292e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
272         /* SATA Controller IDE (Tolapai) */
273         { 0x8086, 0x5028, PCI_ANY_ID, PCI_ANY_ID, 0, 0, tolapai_sata },
274         /* SATA Controller IDE (ICH10) */
275         { 0x8086, 0x3a00, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
276         /* SATA Controller IDE (ICH10) */
277         { 0x8086, 0x3a06, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
278         /* SATA Controller IDE (ICH10) */
279         { 0x8086, 0x3a20, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
280         /* SATA Controller IDE (ICH10) */
281         { 0x8086, 0x3a26, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
282         /* SATA Controller IDE (PCH) */
283         { 0x8086, 0x3b20, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
284         /* SATA Controller IDE (PCH) */
285         { 0x8086, 0x3b21, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
286         /* SATA Controller IDE (PCH) */
287         { 0x8086, 0x3b26, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
288         /* SATA Controller IDE (PCH) */
289         { 0x8086, 0x3b28, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
290         /* SATA Controller IDE (PCH) */
291         { 0x8086, 0x3b2d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
292         /* SATA Controller IDE (PCH) */
293         { 0x8086, 0x3b2e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
294         /* SATA Controller IDE (CPT) */
295         { 0x8086, 0x1c00, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
296         /* SATA Controller IDE (CPT) */
297         { 0x8086, 0x1c01, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata },
298         /* SATA Controller IDE (CPT) */
299         { 0x8086, 0x1c08, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
300         /* SATA Controller IDE (CPT) */
301         { 0x8086, 0x1c09, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
302         { }     /* terminate list */
303 };
304
305 static struct pci_driver piix_pci_driver = {
306         .name                   = DRV_NAME,
307         .id_table               = piix_pci_tbl,
308         .probe                  = piix_init_one,
309         .remove                 = piix_remove_one,
310 #ifdef CONFIG_PM
311         .suspend                = piix_pci_device_suspend,
312         .resume                 = piix_pci_device_resume,
313 #endif
314 };
315
316 static struct scsi_host_template piix_sht = {
317         ATA_BMDMA_SHT(DRV_NAME),
318 };
319
320 static struct ata_port_operations piix_pata_ops = {
321         .inherits               = &ata_bmdma32_port_ops,
322         .cable_detect           = ata_cable_40wire,
323         .set_piomode            = piix_set_piomode,
324         .set_dmamode            = piix_set_dmamode,
325         .prereset               = piix_pata_prereset,
326 };
327
328 static struct ata_port_operations piix_vmw_ops = {
329         .inherits               = &piix_pata_ops,
330         .bmdma_status           = piix_vmw_bmdma_status,
331 };
332
333 static struct ata_port_operations ich_pata_ops = {
334         .inherits               = &piix_pata_ops,
335         .cable_detect           = ich_pata_cable_detect,
336         .set_dmamode            = ich_set_dmamode,
337 };
338
339 static struct ata_port_operations piix_sata_ops = {
340         .inherits               = &ata_bmdma32_port_ops,
341 };
342
343 static struct ata_port_operations piix_sidpr_sata_ops = {
344         .inherits               = &piix_sata_ops,
345         .hardreset              = sata_std_hardreset,
346         .scr_read               = piix_sidpr_scr_read,
347         .scr_write              = piix_sidpr_scr_write,
348 };
349
350 static const struct piix_map_db ich5_map_db = {
351         .mask = 0x7,
352         .port_enable = 0x3,
353         .map = {
354                 /* PM   PS   SM   SS       MAP  */
355                 {  P0,  NA,  P1,  NA }, /* 000b */
356                 {  P1,  NA,  P0,  NA }, /* 001b */
357                 {  RV,  RV,  RV,  RV },
358                 {  RV,  RV,  RV,  RV },
359                 {  P0,  P1, IDE, IDE }, /* 100b */
360                 {  P1,  P0, IDE, IDE }, /* 101b */
361                 { IDE, IDE,  P0,  P1 }, /* 110b */
362                 { IDE, IDE,  P1,  P0 }, /* 111b */
363         },
364 };
365
366 static const struct piix_map_db ich6_map_db = {
367         .mask = 0x3,
368         .port_enable = 0xf,
369         .map = {
370                 /* PM   PS   SM   SS       MAP */
371                 {  P0,  P2,  P1,  P3 }, /* 00b */
372                 { IDE, IDE,  P1,  P3 }, /* 01b */
373                 {  P0,  P2, IDE, IDE }, /* 10b */
374                 {  RV,  RV,  RV,  RV },
375         },
376 };
377
378 static const struct piix_map_db ich6m_map_db = {
379         .mask = 0x3,
380         .port_enable = 0x5,
381
382         /* Map 01b isn't specified in the doc but some notebooks use
383          * it anyway.  MAP 01b have been spotted on both ICH6M and
384          * ICH7M.
385          */
386         .map = {
387                 /* PM   PS   SM   SS       MAP */
388                 {  P0,  P2,  NA,  NA }, /* 00b */
389                 { IDE, IDE,  P1,  P3 }, /* 01b */
390                 {  P0,  P2, IDE, IDE }, /* 10b */
391                 {  RV,  RV,  RV,  RV },
392         },
393 };
394
395 static const struct piix_map_db ich8_map_db = {
396         .mask = 0x3,
397         .port_enable = 0xf,
398         .map = {
399                 /* PM   PS   SM   SS       MAP */
400                 {  P0,  P2,  P1,  P3 }, /* 00b (hardwired when in AHCI) */
401                 {  RV,  RV,  RV,  RV },
402                 {  P0,  P2, IDE, IDE }, /* 10b (IDE mode) */
403                 {  RV,  RV,  RV,  RV },
404         },
405 };
406
407 static const struct piix_map_db ich8_2port_map_db = {
408         .mask = 0x3,
409         .port_enable = 0x3,
410         .map = {
411                 /* PM   PS   SM   SS       MAP */
412                 {  P0,  NA,  P1,  NA }, /* 00b */
413                 {  RV,  RV,  RV,  RV }, /* 01b */
414                 {  RV,  RV,  RV,  RV }, /* 10b */
415                 {  RV,  RV,  RV,  RV },
416         },
417 };
418
419 static const struct piix_map_db ich8m_apple_map_db = {
420         .mask = 0x3,
421         .port_enable = 0x1,
422         .map = {
423                 /* PM   PS   SM   SS       MAP */
424                 {  P0,  NA,  NA,  NA }, /* 00b */
425                 {  RV,  RV,  RV,  RV },
426                 {  P0,  P2, IDE, IDE }, /* 10b */
427                 {  RV,  RV,  RV,  RV },
428         },
429 };
430
431 static const struct piix_map_db tolapai_map_db = {
432         .mask = 0x3,
433         .port_enable = 0x3,
434         .map = {
435                 /* PM   PS   SM   SS       MAP */
436                 {  P0,  NA,  P1,  NA }, /* 00b */
437                 {  RV,  RV,  RV,  RV }, /* 01b */
438                 {  RV,  RV,  RV,  RV }, /* 10b */
439                 {  RV,  RV,  RV,  RV },
440         },
441 };
442
443 static const struct piix_map_db *piix_map_db_table[] = {
444         [ich5_sata]             = &ich5_map_db,
445         [ich6_sata]             = &ich6_map_db,
446         [ich6m_sata]            = &ich6m_map_db,
447         [ich8_sata]             = &ich8_map_db,
448         [ich8_2port_sata]       = &ich8_2port_map_db,
449         [ich8m_apple_sata]      = &ich8m_apple_map_db,
450         [tolapai_sata]          = &tolapai_map_db,
451 };
452
453 static struct ata_port_info piix_port_info[] = {
454         [piix_pata_mwdma] =     /* PIIX3 MWDMA only */
455         {
456                 .flags          = PIIX_PATA_FLAGS,
457                 .pio_mask       = ATA_PIO4,
458                 .mwdma_mask     = ATA_MWDMA12_ONLY, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
459                 .port_ops       = &piix_pata_ops,
460         },
461
462         [piix_pata_33] =        /* PIIX4 at 33MHz */
463         {
464                 .flags          = PIIX_PATA_FLAGS,
465                 .pio_mask       = ATA_PIO4,
466                 .mwdma_mask     = ATA_MWDMA12_ONLY, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
467                 .udma_mask      = ATA_UDMA2,
468                 .port_ops       = &piix_pata_ops,
469         },
470
471         [ich_pata_33] =         /* ICH0 - ICH at 33Mhz*/
472         {
473                 .flags          = PIIX_PATA_FLAGS,
474                 .pio_mask       = ATA_PIO4,
475                 .mwdma_mask     = ATA_MWDMA12_ONLY, /* Check: maybe MWDMA0 is ok  */
476                 .udma_mask      = ATA_UDMA2,
477                 .port_ops       = &ich_pata_ops,
478         },
479
480         [ich_pata_66] =         /* ICH controllers up to 66MHz */
481         {
482                 .flags          = PIIX_PATA_FLAGS,
483                 .pio_mask       = ATA_PIO4,
484                 .mwdma_mask     = ATA_MWDMA12_ONLY, /* MWDMA0 is broken on chip */
485                 .udma_mask      = ATA_UDMA4,
486                 .port_ops       = &ich_pata_ops,
487         },
488
489         [ich_pata_100] =
490         {
491                 .flags          = PIIX_PATA_FLAGS | PIIX_FLAG_CHECKINTR,
492                 .pio_mask       = ATA_PIO4,
493                 .mwdma_mask     = ATA_MWDMA12_ONLY,
494                 .udma_mask      = ATA_UDMA5,
495                 .port_ops       = &ich_pata_ops,
496         },
497
498         [ich_pata_100_nomwdma1] =
499         {
500                 .flags          = PIIX_PATA_FLAGS | PIIX_FLAG_CHECKINTR,
501                 .pio_mask       = ATA_PIO4,
502                 .mwdma_mask     = ATA_MWDMA2_ONLY,
503                 .udma_mask      = ATA_UDMA5,
504                 .port_ops       = &ich_pata_ops,
505         },
506
507         [ich5_sata] =
508         {
509                 .flags          = PIIX_SATA_FLAGS,
510                 .pio_mask       = ATA_PIO4,
511                 .mwdma_mask     = ATA_MWDMA2,
512                 .udma_mask      = ATA_UDMA6,
513                 .port_ops       = &piix_sata_ops,
514         },
515
516         [ich6_sata] =
517         {
518                 .flags          = PIIX_SATA_FLAGS,
519                 .pio_mask       = ATA_PIO4,
520                 .mwdma_mask     = ATA_MWDMA2,
521                 .udma_mask      = ATA_UDMA6,
522                 .port_ops       = &piix_sata_ops,
523         },
524
525         [ich6m_sata] =
526         {
527                 .flags          = PIIX_SATA_FLAGS,
528                 .pio_mask       = ATA_PIO4,
529                 .mwdma_mask     = ATA_MWDMA2,
530                 .udma_mask      = ATA_UDMA6,
531                 .port_ops       = &piix_sata_ops,
532         },
533
534         [ich8_sata] =
535         {
536                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_SIDPR,
537                 .pio_mask       = ATA_PIO4,
538                 .mwdma_mask     = ATA_MWDMA2,
539                 .udma_mask      = ATA_UDMA6,
540                 .port_ops       = &piix_sata_ops,
541         },
542
543         [ich8_2port_sata] =
544         {
545                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_SIDPR,
546                 .pio_mask       = ATA_PIO4,
547                 .mwdma_mask     = ATA_MWDMA2,
548                 .udma_mask      = ATA_UDMA6,
549                 .port_ops       = &piix_sata_ops,
550         },
551
552         [tolapai_sata] =
553         {
554                 .flags          = PIIX_SATA_FLAGS,
555                 .pio_mask       = ATA_PIO4,
556                 .mwdma_mask     = ATA_MWDMA2,
557                 .udma_mask      = ATA_UDMA6,
558                 .port_ops       = &piix_sata_ops,
559         },
560
561         [ich8m_apple_sata] =
562         {
563                 .flags          = PIIX_SATA_FLAGS,
564                 .pio_mask       = ATA_PIO4,
565                 .mwdma_mask     = ATA_MWDMA2,
566                 .udma_mask      = ATA_UDMA6,
567                 .port_ops       = &piix_sata_ops,
568         },
569
570         [piix_pata_vmw] =
571         {
572                 .flags          = PIIX_PATA_FLAGS,
573                 .pio_mask       = ATA_PIO4,
574                 .mwdma_mask     = ATA_MWDMA12_ONLY, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
575                 .udma_mask      = ATA_UDMA2,
576                 .port_ops       = &piix_vmw_ops,
577         },
578
579 };
580
581 static struct pci_bits piix_enable_bits[] = {
582         { 0x41U, 1U, 0x80UL, 0x80UL },  /* port 0 */
583         { 0x43U, 1U, 0x80UL, 0x80UL },  /* port 1 */
584 };
585
586 MODULE_AUTHOR("Andre Hedrick, Alan Cox, Andrzej Krzysztofowicz, Jeff Garzik");
587 MODULE_DESCRIPTION("SCSI low-level driver for Intel PIIX/ICH ATA controllers");
588 MODULE_LICENSE("GPL");
589 MODULE_DEVICE_TABLE(pci, piix_pci_tbl);
590 MODULE_VERSION(DRV_VERSION);
591
592 struct ich_laptop {
593         u16 device;
594         u16 subvendor;
595         u16 subdevice;
596 };
597
598 /*
599  *      List of laptops that use short cables rather than 80 wire
600  */
601
602 static const struct ich_laptop ich_laptop[] = {
603         /* devid, subvendor, subdev */
604         { 0x27DF, 0x0005, 0x0280 },     /* ICH7 on Acer 5602WLMi */
605         { 0x27DF, 0x1025, 0x0102 },     /* ICH7 on Acer 5602aWLMi */
606         { 0x27DF, 0x1025, 0x0110 },     /* ICH7 on Acer 3682WLMi */
607         { 0x27DF, 0x1028, 0x02b0 },     /* ICH7 on unknown Dell */
608         { 0x27DF, 0x1043, 0x1267 },     /* ICH7 on Asus W5F */
609         { 0x27DF, 0x103C, 0x30A1 },     /* ICH7 on HP Compaq nc2400 */
610         { 0x27DF, 0x103C, 0x361a },     /* ICH7 on unknown HP  */
611         { 0x27DF, 0x1071, 0xD221 },     /* ICH7 on Hercules EC-900 */
612         { 0x27DF, 0x152D, 0x0778 },     /* ICH7 on unknown Intel */
613         { 0x24CA, 0x1025, 0x0061 },     /* ICH4 on ACER Aspire 2023WLMi */
614         { 0x24CA, 0x1025, 0x003d },     /* ICH4 on ACER TM290 */
615         { 0x266F, 0x1025, 0x0066 },     /* ICH6 on ACER Aspire 1694WLMi */
616         { 0x2653, 0x1043, 0x82D8 },     /* ICH6M on Asus Eee 701 */
617         { 0x27df, 0x104d, 0x900e },     /* ICH7 on Sony TZ-90 */
618         /* end marker */
619         { 0, }
620 };
621
622 /**
623  *      ich_pata_cable_detect - Probe host controller cable detect info
624  *      @ap: Port for which cable detect info is desired
625  *
626  *      Read 80c cable indicator from ATA PCI device's PCI config
627  *      register.  This register is normally set by firmware (BIOS).
628  *
629  *      LOCKING:
630  *      None (inherited from caller).
631  */
632
633 static int ich_pata_cable_detect(struct ata_port *ap)
634 {
635         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
636         struct piix_host_priv *hpriv = ap->host->private_data;
637         const struct ich_laptop *lap = &ich_laptop[0];
638         u8 mask;
639
640         /* Check for specials - Acer Aspire 5602WLMi */
641         while (lap->device) {
642                 if (lap->device == pdev->device &&
643                     lap->subvendor == pdev->subsystem_vendor &&
644                     lap->subdevice == pdev->subsystem_device)
645                         return ATA_CBL_PATA40_SHORT;
646
647                 lap++;
648         }
649
650         /* check BIOS cable detect results */
651         mask = ap->port_no == 0 ? PIIX_80C_PRI : PIIX_80C_SEC;
652         if ((hpriv->saved_iocfg & mask) == 0)
653                 return ATA_CBL_PATA40;
654         return ATA_CBL_PATA80;
655 }
656
657 /**
658  *      piix_pata_prereset - prereset for PATA host controller
659  *      @link: Target link
660  *      @deadline: deadline jiffies for the operation
661  *
662  *      LOCKING:
663  *      None (inherited from caller).
664  */
665 static int piix_pata_prereset(struct ata_link *link, unsigned long deadline)
666 {
667         struct ata_port *ap = link->ap;
668         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
669
670         if (!pci_test_config_bits(pdev, &piix_enable_bits[ap->port_no]))
671                 return -ENOENT;
672         return ata_sff_prereset(link, deadline);
673 }
674
675 static DEFINE_SPINLOCK(piix_lock);
676
677 /**
678  *      piix_set_piomode - Initialize host controller PATA PIO timings
679  *      @ap: Port whose timings we are configuring
680  *      @adev: um
681  *
682  *      Set PIO mode for device, in host controller PCI config space.
683  *
684  *      LOCKING:
685  *      None (inherited from caller).
686  */
687
688 static void piix_set_piomode(struct ata_port *ap, struct ata_device *adev)
689 {
690         struct pci_dev *dev     = to_pci_dev(ap->host->dev);
691         unsigned long flags;
692         unsigned int pio        = adev->pio_mode - XFER_PIO_0;
693         unsigned int is_slave   = (adev->devno != 0);
694         unsigned int master_port= ap->port_no ? 0x42 : 0x40;
695         unsigned int slave_port = 0x44;
696         u16 master_data;
697         u8 slave_data;
698         u8 udma_enable;
699         int control = 0;
700
701         /*
702          *      See Intel Document 298600-004 for the timing programing rules
703          *      for ICH controllers.
704          */
705
706         static const     /* ISP  RTC */
707         u8 timings[][2] = { { 0, 0 },
708                             { 0, 0 },
709                             { 1, 0 },
710                             { 2, 1 },
711                             { 2, 3 }, };
712
713         if (pio >= 2)
714                 control |= 1;   /* TIME1 enable */
715         if (ata_pio_need_iordy(adev))
716                 control |= 2;   /* IE enable */
717
718         /* Intel specifies that the PPE functionality is for disk only */
719         if (adev->class == ATA_DEV_ATA)
720                 control |= 4;   /* PPE enable */
721
722         spin_lock_irqsave(&piix_lock, flags);
723
724         /* PIO configuration clears DTE unconditionally.  It will be
725          * programmed in set_dmamode which is guaranteed to be called
726          * after set_piomode if any DMA mode is available.
727          */
728         pci_read_config_word(dev, master_port, &master_data);
729         if (is_slave) {
730                 /* clear TIME1|IE1|PPE1|DTE1 */
731                 master_data &= 0xff0f;
732                 /* Enable SITRE (separate slave timing register) */
733                 master_data |= 0x4000;
734                 /* enable PPE1, IE1 and TIME1 as needed */
735                 master_data |= (control << 4);
736                 pci_read_config_byte(dev, slave_port, &slave_data);
737                 slave_data &= (ap->port_no ? 0x0f : 0xf0);
738                 /* Load the timing nibble for this slave */
739                 slave_data |= ((timings[pio][0] << 2) | timings[pio][1])
740                                                 << (ap->port_no ? 4 : 0);
741         } else {
742                 /* clear ISP|RCT|TIME0|IE0|PPE0|DTE0 */
743                 master_data &= 0xccf0;
744                 /* Enable PPE, IE and TIME as appropriate */
745                 master_data |= control;
746                 /* load ISP and RCT */
747                 master_data |=
748                         (timings[pio][0] << 12) |
749                         (timings[pio][1] << 8);
750         }
751         pci_write_config_word(dev, master_port, master_data);
752         if (is_slave)
753                 pci_write_config_byte(dev, slave_port, slave_data);
754
755         /* Ensure the UDMA bit is off - it will be turned back on if
756            UDMA is selected */
757
758         if (ap->udma_mask) {
759                 pci_read_config_byte(dev, 0x48, &udma_enable);
760                 udma_enable &= ~(1 << (2 * ap->port_no + adev->devno));
761                 pci_write_config_byte(dev, 0x48, udma_enable);
762         }
763
764         spin_unlock_irqrestore(&piix_lock, flags);
765 }
766
767 /**
768  *      do_pata_set_dmamode - Initialize host controller PATA PIO timings
769  *      @ap: Port whose timings we are configuring
770  *      @adev: Drive in question
771  *      @isich: set if the chip is an ICH device
772  *
773  *      Set UDMA mode for device, in host controller PCI config space.
774  *
775  *      LOCKING:
776  *      None (inherited from caller).
777  */
778
779 static void do_pata_set_dmamode(struct ata_port *ap, struct ata_device *adev, int isich)
780 {
781         struct pci_dev *dev     = to_pci_dev(ap->host->dev);
782         unsigned long flags;
783         u8 master_port          = ap->port_no ? 0x42 : 0x40;
784         u16 master_data;
785         u8 speed                = adev->dma_mode;
786         int devid               = adev->devno + 2 * ap->port_no;
787         u8 udma_enable          = 0;
788
789         static const     /* ISP  RTC */
790         u8 timings[][2] = { { 0, 0 },
791                             { 0, 0 },
792                             { 1, 0 },
793                             { 2, 1 },
794                             { 2, 3 }, };
795
796         spin_lock_irqsave(&piix_lock, flags);
797
798         pci_read_config_word(dev, master_port, &master_data);
799         if (ap->udma_mask)
800                 pci_read_config_byte(dev, 0x48, &udma_enable);
801
802         if (speed >= XFER_UDMA_0) {
803                 unsigned int udma = adev->dma_mode - XFER_UDMA_0;
804                 u16 udma_timing;
805                 u16 ideconf;
806                 int u_clock, u_speed;
807
808                 /*
809                  * UDMA is handled by a combination of clock switching and
810                  * selection of dividers
811                  *
812                  * Handy rule: Odd modes are UDMATIMx 01, even are 02
813                  *             except UDMA0 which is 00
814                  */
815                 u_speed = min(2 - (udma & 1), udma);
816                 if (udma == 5)
817                         u_clock = 0x1000;       /* 100Mhz */
818                 else if (udma > 2)
819                         u_clock = 1;            /* 66Mhz */
820                 else
821                         u_clock = 0;            /* 33Mhz */
822
823                 udma_enable |= (1 << devid);
824
825                 /* Load the CT/RP selection */
826                 pci_read_config_word(dev, 0x4A, &udma_timing);
827                 udma_timing &= ~(3 << (4 * devid));
828                 udma_timing |= u_speed << (4 * devid);
829                 pci_write_config_word(dev, 0x4A, udma_timing);
830
831                 if (isich) {
832                         /* Select a 33/66/100Mhz clock */
833                         pci_read_config_word(dev, 0x54, &ideconf);
834                         ideconf &= ~(0x1001 << devid);
835                         ideconf |= u_clock << devid;
836                         /* For ICH or later we should set bit 10 for better
837                            performance (WR_PingPong_En) */
838                         pci_write_config_word(dev, 0x54, ideconf);
839                 }
840         } else {
841                 /*
842                  * MWDMA is driven by the PIO timings. We must also enable
843                  * IORDY unconditionally along with TIME1. PPE has already
844                  * been set when the PIO timing was set.
845                  */
846                 unsigned int mwdma      = adev->dma_mode - XFER_MW_DMA_0;
847                 unsigned int control;
848                 u8 slave_data;
849                 const unsigned int needed_pio[3] = {
850                         XFER_PIO_0, XFER_PIO_3, XFER_PIO_4
851                 };
852                 int pio = needed_pio[mwdma] - XFER_PIO_0;
853
854                 control = 3;    /* IORDY|TIME1 */
855
856                 /* If the drive MWDMA is faster than it can do PIO then
857                    we must force PIO into PIO0 */
858
859                 if (adev->pio_mode < needed_pio[mwdma])
860                         /* Enable DMA timing only */
861                         control |= 8;   /* PIO cycles in PIO0 */
862
863                 if (adev->devno) {      /* Slave */
864                         master_data &= 0xFF4F;  /* Mask out IORDY|TIME1|DMAONLY */
865                         master_data |= control << 4;
866                         pci_read_config_byte(dev, 0x44, &slave_data);
867                         slave_data &= (ap->port_no ? 0x0f : 0xf0);
868                         /* Load the matching timing */
869                         slave_data |= ((timings[pio][0] << 2) | timings[pio][1]) << (ap->port_no ? 4 : 0);
870                         pci_write_config_byte(dev, 0x44, slave_data);
871                 } else {        /* Master */
872                         master_data &= 0xCCF4;  /* Mask out IORDY|TIME1|DMAONLY
873                                                    and master timing bits */
874                         master_data |= control;
875                         master_data |=
876                                 (timings[pio][0] << 12) |
877                                 (timings[pio][1] << 8);
878                 }
879
880                 if (ap->udma_mask)
881                         udma_enable &= ~(1 << devid);
882
883                 pci_write_config_word(dev, master_port, master_data);
884         }
885         /* Don't scribble on 0x48 if the controller does not support UDMA */
886         if (ap->udma_mask)
887                 pci_write_config_byte(dev, 0x48, udma_enable);
888
889         spin_unlock_irqrestore(&piix_lock, flags);
890 }
891
892 /**
893  *      piix_set_dmamode - Initialize host controller PATA DMA timings
894  *      @ap: Port whose timings we are configuring
895  *      @adev: um
896  *
897  *      Set MW/UDMA mode for device, in host controller PCI config space.
898  *
899  *      LOCKING:
900  *      None (inherited from caller).
901  */
902
903 static void piix_set_dmamode(struct ata_port *ap, struct ata_device *adev)
904 {
905         do_pata_set_dmamode(ap, adev, 0);
906 }
907
908 /**
909  *      ich_set_dmamode - Initialize host controller PATA DMA timings
910  *      @ap: Port whose timings we are configuring
911  *      @adev: um
912  *
913  *      Set MW/UDMA mode for device, in host controller PCI config space.
914  *
915  *      LOCKING:
916  *      None (inherited from caller).
917  */
918
919 static void ich_set_dmamode(struct ata_port *ap, struct ata_device *adev)
920 {
921         do_pata_set_dmamode(ap, adev, 1);
922 }
923
924 /*
925  * Serial ATA Index/Data Pair Superset Registers access
926  *
927  * Beginning from ICH8, there's a sane way to access SCRs using index
928  * and data register pair located at BAR5 which means that we have
929  * separate SCRs for master and slave.  This is handled using libata
930  * slave_link facility.
931  */
932 static const int piix_sidx_map[] = {
933         [SCR_STATUS]    = 0,
934         [SCR_ERROR]     = 2,
935         [SCR_CONTROL]   = 1,
936 };
937
938 static void piix_sidpr_sel(struct ata_link *link, unsigned int reg)
939 {
940         struct ata_port *ap = link->ap;
941         struct piix_host_priv *hpriv = ap->host->private_data;
942
943         iowrite32(((ap->port_no * 2 + link->pmp) << 8) | piix_sidx_map[reg],
944                   hpriv->sidpr + PIIX_SIDPR_IDX);
945 }
946
947 static int piix_sidpr_scr_read(struct ata_link *link,
948                                unsigned int reg, u32 *val)
949 {
950         struct piix_host_priv *hpriv = link->ap->host->private_data;
951
952         if (reg >= ARRAY_SIZE(piix_sidx_map))
953                 return -EINVAL;
954
955         piix_sidpr_sel(link, reg);
956         *val = ioread32(hpriv->sidpr + PIIX_SIDPR_DATA);
957         return 0;
958 }
959
960 static int piix_sidpr_scr_write(struct ata_link *link,
961                                 unsigned int reg, u32 val)
962 {
963         struct piix_host_priv *hpriv = link->ap->host->private_data;
964
965         if (reg >= ARRAY_SIZE(piix_sidx_map))
966                 return -EINVAL;
967
968         piix_sidpr_sel(link, reg);
969         iowrite32(val, hpriv->sidpr + PIIX_SIDPR_DATA);
970         return 0;
971 }
972
973 #ifdef CONFIG_PM
974 static int piix_broken_suspend(void)
975 {
976         static const struct dmi_system_id sysids[] = {
977                 {
978                         .ident = "TECRA M3",
979                         .matches = {
980                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
981                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M3"),
982                         },
983                 },
984                 {
985                         .ident = "TECRA M3",
986                         .matches = {
987                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
988                                 DMI_MATCH(DMI_PRODUCT_NAME, "Tecra M3"),
989                         },
990                 },
991                 {
992                         .ident = "TECRA M4",
993                         .matches = {
994                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
995                                 DMI_MATCH(DMI_PRODUCT_NAME, "Tecra M4"),
996                         },
997                 },
998                 {
999                         .ident = "TECRA M4",
1000                         .matches = {
1001                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1002                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M4"),
1003                         },
1004                 },
1005                 {
1006                         .ident = "TECRA M5",
1007                         .matches = {
1008                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1009                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M5"),
1010                         },
1011                 },
1012                 {
1013                         .ident = "TECRA M6",
1014                         .matches = {
1015                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1016                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M6"),
1017                         },
1018                 },
1019                 {
1020                         .ident = "TECRA M7",
1021                         .matches = {
1022                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1023                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M7"),
1024                         },
1025                 },
1026                 {
1027                         .ident = "TECRA A8",
1028                         .matches = {
1029                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1030                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA A8"),
1031                         },
1032                 },
1033                 {
1034                         .ident = "Satellite R20",
1035                         .matches = {
1036                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1037                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite R20"),
1038                         },
1039                 },
1040                 {
1041                         .ident = "Satellite R25",
1042                         .matches = {
1043                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1044                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite R25"),
1045                         },
1046                 },
1047                 {
1048                         .ident = "Satellite U200",
1049                         .matches = {
1050                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1051                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite U200"),
1052                         },
1053                 },
1054                 {
1055                         .ident = "Satellite U200",
1056                         .matches = {
1057                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1058                                 DMI_MATCH(DMI_PRODUCT_NAME, "SATELLITE U200"),
1059                         },
1060                 },
1061                 {
1062                         .ident = "Satellite Pro U200",
1063                         .matches = {
1064                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1065                                 DMI_MATCH(DMI_PRODUCT_NAME, "SATELLITE PRO U200"),
1066                         },
1067                 },
1068                 {
1069                         .ident = "Satellite U205",
1070                         .matches = {
1071                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1072                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite U205"),
1073                         },
1074                 },
1075                 {
1076                         .ident = "SATELLITE U205",
1077                         .matches = {
1078                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1079                                 DMI_MATCH(DMI_PRODUCT_NAME, "SATELLITE U205"),
1080                         },
1081                 },
1082                 {
1083                         .ident = "Portege M500",
1084                         .matches = {
1085                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1086                                 DMI_MATCH(DMI_PRODUCT_NAME, "PORTEGE M500"),
1087                         },
1088                 },
1089                 {
1090                         .ident = "VGN-BX297XP",
1091                         .matches = {
1092                                 DMI_MATCH(DMI_SYS_VENDOR, "Sony Corporation"),
1093                                 DMI_MATCH(DMI_PRODUCT_NAME, "VGN-BX297XP"),
1094                         },
1095                 },
1096
1097                 { }     /* terminate list */
1098         };
1099         static const char *oemstrs[] = {
1100                 "Tecra M3,",
1101         };
1102         int i;
1103
1104         if (dmi_check_system(sysids))
1105                 return 1;
1106
1107         for (i = 0; i < ARRAY_SIZE(oemstrs); i++)
1108                 if (dmi_find_device(DMI_DEV_TYPE_OEM_STRING, oemstrs[i], NULL))
1109                         return 1;
1110
1111         /* TECRA M4 sometimes forgets its identify and reports bogus
1112          * DMI information.  As the bogus information is a bit
1113          * generic, match as many entries as possible.  This manual
1114          * matching is necessary because dmi_system_id.matches is
1115          * limited to four entries.
1116          */
1117         if (dmi_match(DMI_SYS_VENDOR, "TOSHIBA") &&
1118             dmi_match(DMI_PRODUCT_NAME, "000000") &&
1119             dmi_match(DMI_PRODUCT_VERSION, "000000") &&
1120             dmi_match(DMI_PRODUCT_SERIAL, "000000") &&
1121             dmi_match(DMI_BOARD_VENDOR, "TOSHIBA") &&
1122             dmi_match(DMI_BOARD_NAME, "Portable PC") &&
1123             dmi_match(DMI_BOARD_VERSION, "Version A0"))
1124                 return 1;
1125
1126         return 0;
1127 }
1128
1129 static int piix_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg)
1130 {
1131         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1132         unsigned long flags;
1133         int rc = 0;
1134
1135         rc = ata_host_suspend(host, mesg);
1136         if (rc)
1137                 return rc;
1138
1139         /* Some braindamaged ACPI suspend implementations expect the
1140          * controller to be awake on entry; otherwise, it burns cpu
1141          * cycles and power trying to do something to the sleeping
1142          * beauty.
1143          */
1144         if (piix_broken_suspend() && (mesg.event & PM_EVENT_SLEEP)) {
1145                 pci_save_state(pdev);
1146
1147                 /* mark its power state as "unknown", since we don't
1148                  * know if e.g. the BIOS will change its device state
1149                  * when we suspend.
1150                  */
1151                 if (pdev->current_state == PCI_D0)
1152                         pdev->current_state = PCI_UNKNOWN;
1153
1154                 /* tell resume that it's waking up from broken suspend */
1155                 spin_lock_irqsave(&host->lock, flags);
1156                 host->flags |= PIIX_HOST_BROKEN_SUSPEND;
1157                 spin_unlock_irqrestore(&host->lock, flags);
1158         } else
1159                 ata_pci_device_do_suspend(pdev, mesg);
1160
1161         return 0;
1162 }
1163
1164 static int piix_pci_device_resume(struct pci_dev *pdev)
1165 {
1166         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1167         unsigned long flags;
1168         int rc;
1169
1170         if (host->flags & PIIX_HOST_BROKEN_SUSPEND) {
1171                 spin_lock_irqsave(&host->lock, flags);
1172                 host->flags &= ~PIIX_HOST_BROKEN_SUSPEND;
1173                 spin_unlock_irqrestore(&host->lock, flags);
1174
1175                 pci_set_power_state(pdev, PCI_D0);
1176                 pci_restore_state(pdev);
1177
1178                 /* PCI device wasn't disabled during suspend.  Use
1179                  * pci_reenable_device() to avoid affecting the enable
1180                  * count.
1181                  */
1182                 rc = pci_reenable_device(pdev);
1183                 if (rc)
1184                         dev_printk(KERN_ERR, &pdev->dev, "failed to enable "
1185                                    "device after resume (%d)\n", rc);
1186         } else
1187                 rc = ata_pci_device_do_resume(pdev);
1188
1189         if (rc == 0)
1190                 ata_host_resume(host);
1191
1192         return rc;
1193 }
1194 #endif
1195
1196 static u8 piix_vmw_bmdma_status(struct ata_port *ap)
1197 {
1198         return ata_bmdma_status(ap) & ~ATA_DMA_ERR;
1199 }
1200
1201 #define AHCI_PCI_BAR 5
1202 #define AHCI_GLOBAL_CTL 0x04
1203 #define AHCI_ENABLE (1 << 31)
1204 static int piix_disable_ahci(struct pci_dev *pdev)
1205 {
1206         void __iomem *mmio;
1207         u32 tmp;
1208         int rc = 0;
1209
1210         /* BUG: pci_enable_device has not yet been called.  This
1211          * works because this device is usually set up by BIOS.
1212          */
1213
1214         if (!pci_resource_start(pdev, AHCI_PCI_BAR) ||
1215             !pci_resource_len(pdev, AHCI_PCI_BAR))
1216                 return 0;
1217
1218         mmio = pci_iomap(pdev, AHCI_PCI_BAR, 64);
1219         if (!mmio)
1220                 return -ENOMEM;
1221
1222         tmp = ioread32(mmio + AHCI_GLOBAL_CTL);
1223         if (tmp & AHCI_ENABLE) {
1224                 tmp &= ~AHCI_ENABLE;
1225                 iowrite32(tmp, mmio + AHCI_GLOBAL_CTL);
1226
1227                 tmp = ioread32(mmio + AHCI_GLOBAL_CTL);
1228                 if (tmp & AHCI_ENABLE)
1229                         rc = -EIO;
1230         }
1231
1232         pci_iounmap(pdev, mmio);
1233         return rc;
1234 }
1235
1236 /**
1237  *      piix_check_450nx_errata -       Check for problem 450NX setup
1238  *      @ata_dev: the PCI device to check
1239  *
1240  *      Check for the present of 450NX errata #19 and errata #25. If
1241  *      they are found return an error code so we can turn off DMA
1242  */
1243
1244 static int __devinit piix_check_450nx_errata(struct pci_dev *ata_dev)
1245 {
1246         struct pci_dev *pdev = NULL;
1247         u16 cfg;
1248         int no_piix_dma = 0;
1249
1250         while ((pdev = pci_get_device(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82454NX, pdev)) != NULL) {
1251                 /* Look for 450NX PXB. Check for problem configurations
1252                    A PCI quirk checks bit 6 already */
1253                 pci_read_config_word(pdev, 0x41, &cfg);
1254                 /* Only on the original revision: IDE DMA can hang */
1255                 if (pdev->revision == 0x00)
1256                         no_piix_dma = 1;
1257                 /* On all revisions below 5 PXB bus lock must be disabled for IDE */
1258                 else if (cfg & (1<<14) && pdev->revision < 5)
1259                         no_piix_dma = 2;
1260         }
1261         if (no_piix_dma)
1262                 dev_printk(KERN_WARNING, &ata_dev->dev, "450NX errata present, disabling IDE DMA.\n");
1263         if (no_piix_dma == 2)
1264                 dev_printk(KERN_WARNING, &ata_dev->dev, "A BIOS update may resolve this.\n");
1265         return no_piix_dma;
1266 }
1267
1268 static void __devinit piix_init_pcs(struct ata_host *host,
1269                                     const struct piix_map_db *map_db)
1270 {
1271         struct pci_dev *pdev = to_pci_dev(host->dev);
1272         u16 pcs, new_pcs;
1273
1274         pci_read_config_word(pdev, ICH5_PCS, &pcs);
1275
1276         new_pcs = pcs | map_db->port_enable;
1277
1278         if (new_pcs != pcs) {
1279                 DPRINTK("updating PCS from 0x%x to 0x%x\n", pcs, new_pcs);
1280                 pci_write_config_word(pdev, ICH5_PCS, new_pcs);
1281                 msleep(150);
1282         }
1283 }
1284
1285 static const int *__devinit piix_init_sata_map(struct pci_dev *pdev,
1286                                                struct ata_port_info *pinfo,
1287                                                const struct piix_map_db *map_db)
1288 {
1289         const int *map;
1290         int i, invalid_map = 0;
1291         u8 map_value;
1292
1293         pci_read_config_byte(pdev, ICH5_PMR, &map_value);
1294
1295         map = map_db->map[map_value & map_db->mask];
1296
1297         dev_printk(KERN_INFO, &pdev->dev, "MAP [");
1298         for (i = 0; i < 4; i++) {
1299                 switch (map[i]) {
1300                 case RV:
1301                         invalid_map = 1;
1302                         printk(" XX");
1303                         break;
1304
1305                 case NA:
1306                         printk(" --");
1307                         break;
1308
1309                 case IDE:
1310                         WARN_ON((i & 1) || map[i + 1] != IDE);
1311                         pinfo[i / 2] = piix_port_info[ich_pata_100];
1312                         i++;
1313                         printk(" IDE IDE");
1314                         break;
1315
1316                 default:
1317                         printk(" P%d", map[i]);
1318                         if (i & 1)
1319                                 pinfo[i / 2].flags |= ATA_FLAG_SLAVE_POSS;
1320                         break;
1321                 }
1322         }
1323         printk(" ]\n");
1324
1325         if (invalid_map)
1326                 dev_printk(KERN_ERR, &pdev->dev,
1327                            "invalid MAP value %u\n", map_value);
1328
1329         return map;
1330 }
1331
1332 static bool piix_no_sidpr(struct ata_host *host)
1333 {
1334         struct pci_dev *pdev = to_pci_dev(host->dev);
1335
1336         /*
1337          * Samsung DB-P70 only has three ATA ports exposed and
1338          * curiously the unconnected first port reports link online
1339          * while not responding to SRST protocol causing excessive
1340          * detection delay.
1341          *
1342          * Unfortunately, the system doesn't carry enough DMI
1343          * information to identify the machine but does have subsystem
1344          * vendor and device set.  As it's unclear whether the
1345          * subsystem vendor/device is used only for this specific
1346          * board, the port can't be disabled solely with the
1347          * information; however, turning off SIDPR access works around
1348          * the problem.  Turn it off.
1349          *
1350          * This problem is reported in bnc#441240.
1351          *
1352          * https://bugzilla.novell.com/show_bug.cgi?id=441420
1353          */
1354         if (pdev->vendor == PCI_VENDOR_ID_INTEL && pdev->device == 0x2920 &&
1355             pdev->subsystem_vendor == PCI_VENDOR_ID_SAMSUNG &&
1356             pdev->subsystem_device == 0xb049) {
1357                 dev_printk(KERN_WARNING, host->dev,
1358                            "Samsung DB-P70 detected, disabling SIDPR\n");
1359                 return true;
1360         }
1361
1362         return false;
1363 }
1364
1365 static int __devinit piix_init_sidpr(struct ata_host *host)
1366 {
1367         struct pci_dev *pdev = to_pci_dev(host->dev);
1368         struct piix_host_priv *hpriv = host->private_data;
1369         struct ata_link *link0 = &host->ports[0]->link;
1370         u32 scontrol;
1371         int i, rc;
1372
1373         /* check for availability */
1374         for (i = 0; i < 4; i++)
1375                 if (hpriv->map[i] == IDE)
1376                         return 0;
1377
1378         /* is it blacklisted? */
1379         if (piix_no_sidpr(host))
1380                 return 0;
1381
1382         if (!(host->ports[0]->flags & PIIX_FLAG_SIDPR))
1383                 return 0;
1384
1385         if (pci_resource_start(pdev, PIIX_SIDPR_BAR) == 0 ||
1386             pci_resource_len(pdev, PIIX_SIDPR_BAR) != PIIX_SIDPR_LEN)
1387                 return 0;
1388
1389         if (pcim_iomap_regions(pdev, 1 << PIIX_SIDPR_BAR, DRV_NAME))
1390                 return 0;
1391
1392         hpriv->sidpr = pcim_iomap_table(pdev)[PIIX_SIDPR_BAR];
1393
1394         /* SCR access via SIDPR doesn't work on some configurations.
1395          * Give it a test drive by inhibiting power save modes which
1396          * we'll do anyway.
1397          */
1398         piix_sidpr_scr_read(link0, SCR_CONTROL, &scontrol);
1399
1400         /* if IPM is already 3, SCR access is probably working.  Don't
1401          * un-inhibit power save modes as BIOS might have inhibited
1402          * them for a reason.
1403          */
1404         if ((scontrol & 0xf00) != 0x300) {
1405                 scontrol |= 0x300;
1406                 piix_sidpr_scr_write(link0, SCR_CONTROL, scontrol);
1407                 piix_sidpr_scr_read(link0, SCR_CONTROL, &scontrol);
1408
1409                 if ((scontrol & 0xf00) != 0x300) {
1410                         dev_printk(KERN_INFO, host->dev, "SCR access via "
1411                                    "SIDPR is available but doesn't work\n");
1412                         return 0;
1413                 }
1414         }
1415
1416         /* okay, SCRs available, set ops and ask libata for slave_link */
1417         for (i = 0; i < 2; i++) {
1418                 struct ata_port *ap = host->ports[i];
1419
1420                 ap->ops = &piix_sidpr_sata_ops;
1421
1422                 if (ap->flags & ATA_FLAG_SLAVE_POSS) {
1423                         rc = ata_slave_link_init(ap);
1424                         if (rc)
1425                                 return rc;
1426                 }
1427         }
1428
1429         return 0;
1430 }
1431
1432 static void piix_iocfg_bit18_quirk(struct ata_host *host)
1433 {
1434         static const struct dmi_system_id sysids[] = {
1435                 {
1436                         /* Clevo M570U sets IOCFG bit 18 if the cdrom
1437                          * isn't used to boot the system which
1438                          * disables the channel.
1439                          */
1440                         .ident = "M570U",
1441                         .matches = {
1442                                 DMI_MATCH(DMI_SYS_VENDOR, "Clevo Co."),
1443                                 DMI_MATCH(DMI_PRODUCT_NAME, "M570U"),
1444                         },
1445                 },
1446
1447                 { }     /* terminate list */
1448         };
1449         struct pci_dev *pdev = to_pci_dev(host->dev);
1450         struct piix_host_priv *hpriv = host->private_data;
1451
1452         if (!dmi_check_system(sysids))
1453                 return;
1454
1455         /* The datasheet says that bit 18 is NOOP but certain systems
1456          * seem to use it to disable a channel.  Clear the bit on the
1457          * affected systems.
1458          */
1459         if (hpriv->saved_iocfg & (1 << 18)) {
1460                 dev_printk(KERN_INFO, &pdev->dev,
1461                            "applying IOCFG bit18 quirk\n");
1462                 pci_write_config_dword(pdev, PIIX_IOCFG,
1463                                        hpriv->saved_iocfg & ~(1 << 18));
1464         }
1465 }
1466
1467 static bool piix_broken_system_poweroff(struct pci_dev *pdev)
1468 {
1469         static const struct dmi_system_id broken_systems[] = {
1470                 {
1471                         .ident = "HP Compaq 2510p",
1472                         .matches = {
1473                                 DMI_MATCH(DMI_SYS_VENDOR, "Hewlett-Packard"),
1474                                 DMI_MATCH(DMI_PRODUCT_NAME, "HP Compaq 2510p"),
1475                         },
1476                         /* PCI slot number of the controller */
1477                         .driver_data = (void *)0x1FUL,
1478                 },
1479                 {
1480                         .ident = "HP Compaq nc6000",
1481                         .matches = {
1482                                 DMI_MATCH(DMI_SYS_VENDOR, "Hewlett-Packard"),
1483                                 DMI_MATCH(DMI_PRODUCT_NAME, "HP Compaq nc6000"),
1484                         },
1485                         /* PCI slot number of the controller */
1486                         .driver_data = (void *)0x1FUL,
1487                 },
1488
1489                 { }     /* terminate list */
1490         };
1491         const struct dmi_system_id *dmi = dmi_first_match(broken_systems);
1492
1493         if (dmi) {
1494                 unsigned long slot = (unsigned long)dmi->driver_data;
1495                 /* apply the quirk only to on-board controllers */
1496                 return slot == PCI_SLOT(pdev->devfn);
1497         }
1498
1499         return false;
1500 }
1501
1502 /**
1503  *      piix_init_one - Register PIIX ATA PCI device with kernel services
1504  *      @pdev: PCI device to register
1505  *      @ent: Entry in piix_pci_tbl matching with @pdev
1506  *
1507  *      Called from kernel PCI layer.  We probe for combined mode (sigh),
1508  *      and then hand over control to libata, for it to do the rest.
1509  *
1510  *      LOCKING:
1511  *      Inherited from PCI layer (may sleep).
1512  *
1513  *      RETURNS:
1514  *      Zero on success, or -ERRNO value.
1515  */
1516
1517 static int __devinit piix_init_one(struct pci_dev *pdev,
1518                                    const struct pci_device_id *ent)
1519 {
1520         static int printed_version;
1521         struct device *dev = &pdev->dev;
1522         struct ata_port_info port_info[2];
1523         const struct ata_port_info *ppi[] = { &port_info[0], &port_info[1] };
1524         unsigned long port_flags;
1525         struct ata_host *host;
1526         struct piix_host_priv *hpriv;
1527         int rc;
1528
1529         if (!printed_version++)
1530                 dev_printk(KERN_DEBUG, &pdev->dev,
1531                            "version " DRV_VERSION "\n");
1532
1533         /* no hotplugging support for later devices (FIXME) */
1534         if (!in_module_init && ent->driver_data >= ich5_sata)
1535                 return -ENODEV;
1536
1537         if (piix_broken_system_poweroff(pdev)) {
1538                 piix_port_info[ent->driver_data].flags |=
1539                                 ATA_FLAG_NO_POWEROFF_SPINDOWN |
1540                                         ATA_FLAG_NO_HIBERNATE_SPINDOWN;
1541                 dev_info(&pdev->dev, "quirky BIOS, skipping spindown "
1542                                 "on poweroff and hibernation\n");
1543         }
1544
1545         port_info[0] = piix_port_info[ent->driver_data];
1546         port_info[1] = piix_port_info[ent->driver_data];
1547
1548         port_flags = port_info[0].flags;
1549
1550         /* enable device and prepare host */
1551         rc = pcim_enable_device(pdev);
1552         if (rc)
1553                 return rc;
1554
1555         hpriv = devm_kzalloc(dev, sizeof(*hpriv), GFP_KERNEL);
1556         if (!hpriv)
1557                 return -ENOMEM;
1558
1559         /* Save IOCFG, this will be used for cable detection, quirk
1560          * detection and restoration on detach.  This is necessary
1561          * because some ACPI implementations mess up cable related
1562          * bits on _STM.  Reported on kernel bz#11879.
1563          */
1564         pci_read_config_dword(pdev, PIIX_IOCFG, &hpriv->saved_iocfg);
1565
1566         /* ICH6R may be driven by either ata_piix or ahci driver
1567          * regardless of BIOS configuration.  Make sure AHCI mode is
1568          * off.
1569          */
1570         if (pdev->vendor == PCI_VENDOR_ID_INTEL && pdev->device == 0x2652) {
1571                 rc = piix_disable_ahci(pdev);
1572                 if (rc)
1573                         return rc;
1574         }
1575
1576         /* SATA map init can change port_info, do it before prepping host */
1577         if (port_flags & ATA_FLAG_SATA)
1578                 hpriv->map = piix_init_sata_map(pdev, port_info,
1579                                         piix_map_db_table[ent->driver_data]);
1580
1581         rc = ata_pci_sff_prepare_host(pdev, ppi, &host);
1582         if (rc)
1583                 return rc;
1584         host->private_data = hpriv;
1585
1586         /* initialize controller */
1587         if (port_flags & ATA_FLAG_SATA) {
1588                 piix_init_pcs(host, piix_map_db_table[ent->driver_data]);
1589                 rc = piix_init_sidpr(host);
1590                 if (rc)
1591                         return rc;
1592         }
1593
1594         /* apply IOCFG bit18 quirk */
1595         piix_iocfg_bit18_quirk(host);
1596
1597         /* On ICH5, some BIOSen disable the interrupt using the
1598          * PCI_COMMAND_INTX_DISABLE bit added in PCI 2.3.
1599          * On ICH6, this bit has the same effect, but only when
1600          * MSI is disabled (and it is disabled, as we don't use
1601          * message-signalled interrupts currently).
1602          */
1603         if (port_flags & PIIX_FLAG_CHECKINTR)
1604                 pci_intx(pdev, 1);
1605
1606         if (piix_check_450nx_errata(pdev)) {
1607                 /* This writes into the master table but it does not
1608                    really matter for this errata as we will apply it to
1609                    all the PIIX devices on the board */
1610                 host->ports[0]->mwdma_mask = 0;
1611                 host->ports[0]->udma_mask = 0;
1612                 host->ports[1]->mwdma_mask = 0;
1613                 host->ports[1]->udma_mask = 0;
1614         }
1615         host->flags |= ATA_HOST_PARALLEL_SCAN;
1616
1617         pci_set_master(pdev);
1618         return ata_pci_sff_activate_host(host, ata_sff_interrupt, &piix_sht);
1619 }
1620
1621 static void piix_remove_one(struct pci_dev *pdev)
1622 {
1623         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1624         struct piix_host_priv *hpriv = host->private_data;
1625
1626         pci_write_config_dword(pdev, PIIX_IOCFG, hpriv->saved_iocfg);
1627
1628         ata_pci_remove_one(pdev);
1629 }
1630
1631 static int __init piix_init(void)
1632 {
1633         int rc;
1634
1635         DPRINTK("pci_register_driver\n");
1636         rc = pci_register_driver(&piix_pci_driver);
1637         if (rc)
1638                 return rc;
1639
1640         in_module_init = 0;
1641
1642         DPRINTK("done\n");
1643         return 0;
1644 }
1645
1646 static void __exit piix_exit(void)
1647 {
1648         pci_unregister_driver(&piix_pci_driver);
1649 }
1650
1651 module_init(piix_init);
1652 module_exit(piix_exit);