ata_piix: don't attach to ICH6M in ahci mode
[linux-2.6.git] / drivers / ata / ata_piix.c
1 /*
2  *    ata_piix.c - Intel PATA/SATA controllers
3  *
4  *    Maintained by:  Jeff Garzik <jgarzik@pobox.com>
5  *                  Please ALWAYS copy linux-ide@vger.kernel.org
6  *                  on emails.
7  *
8  *
9  *      Copyright 2003-2005 Red Hat Inc
10  *      Copyright 2003-2005 Jeff Garzik
11  *
12  *
13  *      Copyright header from piix.c:
14  *
15  *  Copyright (C) 1998-1999 Andrzej Krzysztofowicz, Author and Maintainer
16  *  Copyright (C) 1998-2000 Andre Hedrick <andre@linux-ide.org>
17  *  Copyright (C) 2003 Red Hat Inc <alan@redhat.com>
18  *
19  *
20  *  This program is free software; you can redistribute it and/or modify
21  *  it under the terms of the GNU General Public License as published by
22  *  the Free Software Foundation; either version 2, or (at your option)
23  *  any later version.
24  *
25  *  This program is distributed in the hope that it will be useful,
26  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
27  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
28  *  GNU General Public License for more details.
29  *
30  *  You should have received a copy of the GNU General Public License
31  *  along with this program; see the file COPYING.  If not, write to
32  *  the Free Software Foundation, 675 Mass Ave, Cambridge, MA 02139, USA.
33  *
34  *
35  *  libata documentation is available via 'make {ps|pdf}docs',
36  *  as Documentation/DocBook/libata.*
37  *
38  *  Hardware documentation available at http://developer.intel.com/
39  *
40  * Documentation
41  *      Publically available from Intel web site. Errata documentation
42  * is also publically available. As an aide to anyone hacking on this
43  * driver the list of errata that are relevant is below, going back to
44  * PIIX4. Older device documentation is now a bit tricky to find.
45  *
46  * The chipsets all follow very much the same design. The orginal Triton
47  * series chipsets do _not_ support independant device timings, but this
48  * is fixed in Triton II. With the odd mobile exception the chips then
49  * change little except in gaining more modes until SATA arrives. This
50  * driver supports only the chips with independant timing (that is those
51  * with SITRE and the 0x44 timing register). See pata_oldpiix and pata_mpiix
52  * for the early chip drivers.
53  *
54  * Errata of note:
55  *
56  * Unfixable
57  *      PIIX4    errata #9      - Only on ultra obscure hw
58  *      ICH3     errata #13     - Not observed to affect real hw
59  *                                by Intel
60  *
61  * Things we must deal with
62  *      PIIX4   errata #10      - BM IDE hang with non UDMA
63  *                                (must stop/start dma to recover)
64  *      440MX   errata #15      - As PIIX4 errata #10
65  *      PIIX4   errata #15      - Must not read control registers
66  *                                during a PIO transfer
67  *      440MX   errata #13      - As PIIX4 errata #15
68  *      ICH2    errata #21      - DMA mode 0 doesn't work right
69  *      ICH0/1  errata #55      - As ICH2 errata #21
70  *      ICH2    spec c #9       - Extra operations needed to handle
71  *                                drive hotswap [NOT YET SUPPORTED]
72  *      ICH2    spec c #20      - IDE PRD must not cross a 64K boundary
73  *                                and must be dword aligned
74  *      ICH2    spec c #24      - UDMA mode 4,5 t85/86 should be 6ns not 3.3
75  *
76  * Should have been BIOS fixed:
77  *      450NX:  errata #19      - DMA hangs on old 450NX
78  *      450NX:  errata #20      - DMA hangs on old 450NX
79  *      450NX:  errata #25      - Corruption with DMA on old 450NX
80  *      ICH3    errata #15      - IDE deadlock under high load
81  *                                (BIOS must set dev 31 fn 0 bit 23)
82  *      ICH3    errata #18      - Don't use native mode
83  */
84
85 #include <linux/kernel.h>
86 #include <linux/module.h>
87 #include <linux/pci.h>
88 #include <linux/init.h>
89 #include <linux/blkdev.h>
90 #include <linux/delay.h>
91 #include <linux/device.h>
92 #include <scsi/scsi_host.h>
93 #include <linux/libata.h>
94 #include <linux/dmi.h>
95
96 #define DRV_NAME        "ata_piix"
97 #define DRV_VERSION     "2.12"
98
99 enum {
100         PIIX_IOCFG              = 0x54, /* IDE I/O configuration register */
101         ICH5_PMR                = 0x90, /* port mapping register */
102         ICH5_PCS                = 0x92, /* port control and status */
103         PIIX_SIDPR_BAR          = 5,
104         PIIX_SIDPR_LEN          = 16,
105         PIIX_SIDPR_IDX          = 0,
106         PIIX_SIDPR_DATA         = 4,
107
108         PIIX_FLAG_CHECKINTR     = (1 << 28), /* make sure PCI INTx enabled */
109         PIIX_FLAG_SIDPR         = (1 << 29), /* SATA idx/data pair regs */
110
111         PIIX_PATA_FLAGS         = ATA_FLAG_SLAVE_POSS,
112         PIIX_SATA_FLAGS         = ATA_FLAG_SATA | PIIX_FLAG_CHECKINTR,
113
114         PIIX_80C_PRI            = (1 << 5) | (1 << 4),
115         PIIX_80C_SEC            = (1 << 7) | (1 << 6),
116
117         /* constants for mapping table */
118         P0                      = 0,  /* port 0 */
119         P1                      = 1,  /* port 1 */
120         P2                      = 2,  /* port 2 */
121         P3                      = 3,  /* port 3 */
122         IDE                     = -1, /* IDE */
123         NA                      = -2, /* not avaliable */
124         RV                      = -3, /* reserved */
125
126         PIIX_AHCI_DEVICE        = 6,
127
128         /* host->flags bits */
129         PIIX_HOST_BROKEN_SUSPEND = (1 << 24),
130 };
131
132 enum piix_controller_ids {
133         /* controller IDs */
134         piix_pata_mwdma,        /* PIIX3 MWDMA only */
135         piix_pata_33,           /* PIIX4 at 33Mhz */
136         ich_pata_33,            /* ICH up to UDMA 33 only */
137         ich_pata_66,            /* ICH up to 66 Mhz */
138         ich_pata_100,           /* ICH up to UDMA 100 */
139         ich5_sata,
140         ich6_sata,
141         ich6_sata_ahci,
142         ich6m_sata_ahci,
143         ich8_sata_ahci,
144         ich8_2port_sata,
145         ich8m_apple_sata_ahci,  /* locks up on second port enable */
146         tolapai_sata_ahci,
147         piix_pata_vmw,                  /* PIIX4 for VMware, spurious DMA_ERR */
148 };
149
150 struct piix_map_db {
151         const u32 mask;
152         const u16 port_enable;
153         const int map[][4];
154 };
155
156 struct piix_host_priv {
157         const int *map;
158         void __iomem *sidpr;
159 };
160
161 static int piix_init_one(struct pci_dev *pdev,
162                          const struct pci_device_id *ent);
163 static int piix_pata_prereset(struct ata_link *link, unsigned long deadline);
164 static void piix_set_piomode(struct ata_port *ap, struct ata_device *adev);
165 static void piix_set_dmamode(struct ata_port *ap, struct ata_device *adev);
166 static void ich_set_dmamode(struct ata_port *ap, struct ata_device *adev);
167 static int ich_pata_cable_detect(struct ata_port *ap);
168 static u8 piix_vmw_bmdma_status(struct ata_port *ap);
169 static int piix_sidpr_hardreset(struct ata_link *link, unsigned int *class,
170                                 unsigned long deadline);
171 static int piix_sidpr_scr_read(struct ata_port *ap, unsigned int reg, u32 *val);
172 static int piix_sidpr_scr_write(struct ata_port *ap, unsigned int reg, u32 val);
173 #ifdef CONFIG_PM
174 static int piix_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg);
175 static int piix_pci_device_resume(struct pci_dev *pdev);
176 #endif
177
178 static unsigned int in_module_init = 1;
179
180 static const struct pci_device_id piix_pci_tbl[] = {
181         /* Intel PIIX3 for the 430HX etc */
182         { 0x8086, 0x7010, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_mwdma },
183         /* VMware ICH4 */
184         { 0x8086, 0x7111, 0x15ad, 0x1976, 0, 0, piix_pata_vmw },
185         /* Intel PIIX4 for the 430TX/440BX/MX chipset: UDMA 33 */
186         /* Also PIIX4E (fn3 rev 2) and PIIX4M (fn3 rev 3) */
187         { 0x8086, 0x7111, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
188         /* Intel PIIX4 */
189         { 0x8086, 0x7199, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
190         /* Intel PIIX4 */
191         { 0x8086, 0x7601, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
192         /* Intel PIIX */
193         { 0x8086, 0x84CA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
194         /* Intel ICH (i810, i815, i840) UDMA 66*/
195         { 0x8086, 0x2411, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_66 },
196         /* Intel ICH0 : UDMA 33*/
197         { 0x8086, 0x2421, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_33 },
198         /* Intel ICH2M */
199         { 0x8086, 0x244A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
200         /* Intel ICH2 (i810E2, i845, 850, 860) UDMA 100 */
201         { 0x8086, 0x244B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
202         /*  Intel ICH3M */
203         { 0x8086, 0x248A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
204         /* Intel ICH3 (E7500/1) UDMA 100 */
205         { 0x8086, 0x248B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
206         /* Intel ICH4 (i845GV, i845E, i852, i855) UDMA 100 */
207         { 0x8086, 0x24CA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
208         { 0x8086, 0x24CB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
209         /* Intel ICH5 */
210         { 0x8086, 0x24DB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
211         /* C-ICH (i810E2) */
212         { 0x8086, 0x245B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
213         /* ESB (855GME/875P + 6300ESB) UDMA 100  */
214         { 0x8086, 0x25A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
215         /* ICH6 (and 6) (i915) UDMA 100 */
216         { 0x8086, 0x266F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
217         /* ICH7/7-R (i945, i975) UDMA 100*/
218         { 0x8086, 0x27DF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
219         { 0x8086, 0x269E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
220         /* ICH8 Mobile PATA Controller */
221         { 0x8086, 0x2850, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
222
223         /* NOTE: The following PCI ids must be kept in sync with the
224          * list in drivers/pci/quirks.c.
225          */
226
227         /* 82801EB (ICH5) */
228         { 0x8086, 0x24d1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
229         /* 82801EB (ICH5) */
230         { 0x8086, 0x24df, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
231         /* 6300ESB (ICH5 variant with broken PCS present bits) */
232         { 0x8086, 0x25a3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
233         /* 6300ESB pretending RAID */
234         { 0x8086, 0x25b0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
235         /* 82801FB/FW (ICH6/ICH6W) */
236         { 0x8086, 0x2651, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata },
237         /* 82801FR/FRW (ICH6R/ICH6RW) */
238         { 0x8086, 0x2652, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata_ahci },
239         /* 82801FBM ICH6M (ICH6R with only port 0 and 2 implemented).
240          * Attach iff the controller is in IDE mode. */
241         { 0x8086, 0x2653, PCI_ANY_ID, PCI_ANY_ID,
242           PCI_CLASS_STORAGE_IDE << 8, 0xffff00, ich6m_sata_ahci },
243         /* 82801GB/GR/GH (ICH7, identical to ICH6) */
244         { 0x8086, 0x27c0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata_ahci },
245         /* 2801GBM/GHM (ICH7M, identical to ICH6M) */
246         { 0x8086, 0x27c4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6m_sata_ahci },
247         /* Enterprise Southbridge 2 (631xESB/632xESB) */
248         { 0x8086, 0x2680, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata_ahci },
249         /* SATA Controller 1 IDE (ICH8) */
250         { 0x8086, 0x2820, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
251         /* SATA Controller 2 IDE (ICH8) */
252         { 0x8086, 0x2825, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
253         /* Mobile SATA Controller IDE (ICH8M) */
254         { 0x8086, 0x2828, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
255         /* Mobile SATA Controller IDE (ICH8M), Apple */
256         { 0x8086, 0x2828, 0x106b, 0x00a0, 0, 0, ich8m_apple_sata_ahci },
257         /* SATA Controller IDE (ICH9) */
258         { 0x8086, 0x2920, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
259         /* SATA Controller IDE (ICH9) */
260         { 0x8086, 0x2921, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
261         /* SATA Controller IDE (ICH9) */
262         { 0x8086, 0x2926, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
263         /* SATA Controller IDE (ICH9M) */
264         { 0x8086, 0x2928, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
265         /* SATA Controller IDE (ICH9M) */
266         { 0x8086, 0x292d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
267         /* SATA Controller IDE (ICH9M) */
268         { 0x8086, 0x292e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
269         /* SATA Controller IDE (Tolapai) */
270         { 0x8086, 0x5028, PCI_ANY_ID, PCI_ANY_ID, 0, 0, tolapai_sata_ahci },
271         /* SATA Controller IDE (ICH10) */
272         { 0x8086, 0x3a00, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
273         /* SATA Controller IDE (ICH10) */
274         { 0x8086, 0x3a06, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
275         /* SATA Controller IDE (ICH10) */
276         { 0x8086, 0x3a20, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
277         /* SATA Controller IDE (ICH10) */
278         { 0x8086, 0x3a26, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
279
280         { }     /* terminate list */
281 };
282
283 static struct pci_driver piix_pci_driver = {
284         .name                   = DRV_NAME,
285         .id_table               = piix_pci_tbl,
286         .probe                  = piix_init_one,
287         .remove                 = ata_pci_remove_one,
288 #ifdef CONFIG_PM
289         .suspend                = piix_pci_device_suspend,
290         .resume                 = piix_pci_device_resume,
291 #endif
292 };
293
294 static struct scsi_host_template piix_sht = {
295         ATA_BMDMA_SHT(DRV_NAME),
296 };
297
298 static struct ata_port_operations piix_pata_ops = {
299         .inherits               = &ata_bmdma_port_ops,
300         .cable_detect           = ata_cable_40wire,
301         .set_piomode            = piix_set_piomode,
302         .set_dmamode            = piix_set_dmamode,
303         .prereset               = piix_pata_prereset,
304 };
305
306 static struct ata_port_operations piix_vmw_ops = {
307         .inherits               = &piix_pata_ops,
308         .bmdma_status           = piix_vmw_bmdma_status,
309 };
310
311 static struct ata_port_operations ich_pata_ops = {
312         .inherits               = &piix_pata_ops,
313         .cable_detect           = ich_pata_cable_detect,
314         .set_dmamode            = ich_set_dmamode,
315 };
316
317 static struct ata_port_operations piix_sata_ops = {
318         .inherits               = &ata_bmdma_port_ops,
319 };
320
321 static struct ata_port_operations piix_sidpr_sata_ops = {
322         .inherits               = &piix_sata_ops,
323         .hardreset              = piix_sidpr_hardreset,
324         .scr_read               = piix_sidpr_scr_read,
325         .scr_write              = piix_sidpr_scr_write,
326 };
327
328 static const struct piix_map_db ich5_map_db = {
329         .mask = 0x7,
330         .port_enable = 0x3,
331         .map = {
332                 /* PM   PS   SM   SS       MAP  */
333                 {  P0,  NA,  P1,  NA }, /* 000b */
334                 {  P1,  NA,  P0,  NA }, /* 001b */
335                 {  RV,  RV,  RV,  RV },
336                 {  RV,  RV,  RV,  RV },
337                 {  P0,  P1, IDE, IDE }, /* 100b */
338                 {  P1,  P0, IDE, IDE }, /* 101b */
339                 { IDE, IDE,  P0,  P1 }, /* 110b */
340                 { IDE, IDE,  P1,  P0 }, /* 111b */
341         },
342 };
343
344 static const struct piix_map_db ich6_map_db = {
345         .mask = 0x3,
346         .port_enable = 0xf,
347         .map = {
348                 /* PM   PS   SM   SS       MAP */
349                 {  P0,  P2,  P1,  P3 }, /* 00b */
350                 { IDE, IDE,  P1,  P3 }, /* 01b */
351                 {  P0,  P2, IDE, IDE }, /* 10b */
352                 {  RV,  RV,  RV,  RV },
353         },
354 };
355
356 static const struct piix_map_db ich6m_map_db = {
357         .mask = 0x3,
358         .port_enable = 0x5,
359
360         /* Map 01b isn't specified in the doc but some notebooks use
361          * it anyway.  MAP 01b have been spotted on both ICH6M and
362          * ICH7M.
363          */
364         .map = {
365                 /* PM   PS   SM   SS       MAP */
366                 {  P0,  P2,  NA,  NA }, /* 00b */
367                 { IDE, IDE,  P1,  P3 }, /* 01b */
368                 {  P0,  P2, IDE, IDE }, /* 10b */
369                 {  RV,  RV,  RV,  RV },
370         },
371 };
372
373 static const struct piix_map_db ich8_map_db = {
374         .mask = 0x3,
375         .port_enable = 0xf,
376         .map = {
377                 /* PM   PS   SM   SS       MAP */
378                 {  P0,  P2,  P1,  P3 }, /* 00b (hardwired when in AHCI) */
379                 {  RV,  RV,  RV,  RV },
380                 {  P0,  P2, IDE, IDE }, /* 10b (IDE mode) */
381                 {  RV,  RV,  RV,  RV },
382         },
383 };
384
385 static const struct piix_map_db ich8_2port_map_db = {
386         .mask = 0x3,
387         .port_enable = 0x3,
388         .map = {
389                 /* PM   PS   SM   SS       MAP */
390                 {  P0,  NA,  P1,  NA }, /* 00b */
391                 {  RV,  RV,  RV,  RV }, /* 01b */
392                 {  RV,  RV,  RV,  RV }, /* 10b */
393                 {  RV,  RV,  RV,  RV },
394         },
395 };
396
397 static const struct piix_map_db ich8m_apple_map_db = {
398         .mask = 0x3,
399         .port_enable = 0x1,
400         .map = {
401                 /* PM   PS   SM   SS       MAP */
402                 {  P0,  NA,  NA,  NA }, /* 00b */
403                 {  RV,  RV,  RV,  RV },
404                 {  P0,  P2, IDE, IDE }, /* 10b */
405                 {  RV,  RV,  RV,  RV },
406         },
407 };
408
409 static const struct piix_map_db tolapai_map_db = {
410         .mask = 0x3,
411         .port_enable = 0x3,
412         .map = {
413                 /* PM   PS   SM   SS       MAP */
414                 {  P0,  NA,  P1,  NA }, /* 00b */
415                 {  RV,  RV,  RV,  RV }, /* 01b */
416                 {  RV,  RV,  RV,  RV }, /* 10b */
417                 {  RV,  RV,  RV,  RV },
418         },
419 };
420
421 static const struct piix_map_db *piix_map_db_table[] = {
422         [ich5_sata]             = &ich5_map_db,
423         [ich6_sata]             = &ich6_map_db,
424         [ich6_sata_ahci]        = &ich6_map_db,
425         [ich6m_sata_ahci]       = &ich6m_map_db,
426         [ich8_sata_ahci]        = &ich8_map_db,
427         [ich8_2port_sata]       = &ich8_2port_map_db,
428         [ich8m_apple_sata_ahci] = &ich8m_apple_map_db,
429         [tolapai_sata_ahci]     = &tolapai_map_db,
430 };
431
432 static struct ata_port_info piix_port_info[] = {
433         [piix_pata_mwdma] =     /* PIIX3 MWDMA only */
434         {
435                 .flags          = PIIX_PATA_FLAGS,
436                 .pio_mask       = 0x1f, /* pio0-4 */
437                 .mwdma_mask     = 0x06, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
438                 .port_ops       = &piix_pata_ops,
439         },
440
441         [piix_pata_33] =        /* PIIX4 at 33MHz */
442         {
443                 .flags          = PIIX_PATA_FLAGS,
444                 .pio_mask       = 0x1f, /* pio0-4 */
445                 .mwdma_mask     = 0x06, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
446                 .udma_mask      = ATA_UDMA_MASK_40C,
447                 .port_ops       = &piix_pata_ops,
448         },
449
450         [ich_pata_33] =         /* ICH0 - ICH at 33Mhz*/
451         {
452                 .flags          = PIIX_PATA_FLAGS,
453                 .pio_mask       = 0x1f, /* pio 0-4 */
454                 .mwdma_mask     = 0x06, /* Check: maybe 0x07  */
455                 .udma_mask      = ATA_UDMA2, /* UDMA33 */
456                 .port_ops       = &ich_pata_ops,
457         },
458
459         [ich_pata_66] =         /* ICH controllers up to 66MHz */
460         {
461                 .flags          = PIIX_PATA_FLAGS,
462                 .pio_mask       = 0x1f, /* pio 0-4 */
463                 .mwdma_mask     = 0x06, /* MWDMA0 is broken on chip */
464                 .udma_mask      = ATA_UDMA4,
465                 .port_ops       = &ich_pata_ops,
466         },
467
468         [ich_pata_100] =
469         {
470                 .flags          = PIIX_PATA_FLAGS | PIIX_FLAG_CHECKINTR,
471                 .pio_mask       = 0x1f, /* pio0-4 */
472                 .mwdma_mask     = 0x06, /* mwdma1-2 */
473                 .udma_mask      = ATA_UDMA5, /* udma0-5 */
474                 .port_ops       = &ich_pata_ops,
475         },
476
477         [ich5_sata] =
478         {
479                 .flags          = PIIX_SATA_FLAGS,
480                 .pio_mask       = 0x1f, /* pio0-4 */
481                 .mwdma_mask     = 0x07, /* mwdma0-2 */
482                 .udma_mask      = ATA_UDMA6,
483                 .port_ops       = &piix_sata_ops,
484         },
485
486         [ich6_sata] =
487         {
488                 .flags          = PIIX_SATA_FLAGS,
489                 .pio_mask       = 0x1f, /* pio0-4 */
490                 .mwdma_mask     = 0x07, /* mwdma0-2 */
491                 .udma_mask      = ATA_UDMA6,
492                 .port_ops       = &piix_sata_ops,
493         },
494
495         [ich6_sata_ahci] =
496         {
497                 .flags          = PIIX_SATA_FLAGS,
498                 .pio_mask       = 0x1f, /* pio0-4 */
499                 .mwdma_mask     = 0x07, /* mwdma0-2 */
500                 .udma_mask      = ATA_UDMA6,
501                 .port_ops       = &piix_sata_ops,
502         },
503
504         [ich6m_sata_ahci] =
505         {
506                 .flags          = PIIX_SATA_FLAGS,
507                 .pio_mask       = 0x1f, /* pio0-4 */
508                 .mwdma_mask     = 0x07, /* mwdma0-2 */
509                 .udma_mask      = ATA_UDMA6,
510                 .port_ops       = &piix_sata_ops,
511         },
512
513         [ich8_sata_ahci] =
514         {
515                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_SIDPR,
516                 .pio_mask       = 0x1f, /* pio0-4 */
517                 .mwdma_mask     = 0x07, /* mwdma0-2 */
518                 .udma_mask      = ATA_UDMA6,
519                 .port_ops       = &piix_sata_ops,
520         },
521
522         [ich8_2port_sata] =
523         {
524                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_SIDPR,
525                 .pio_mask       = 0x1f, /* pio0-4 */
526                 .mwdma_mask     = 0x07, /* mwdma0-2 */
527                 .udma_mask      = ATA_UDMA6,
528                 .port_ops       = &piix_sata_ops,
529         },
530
531         [tolapai_sata_ahci] =
532         {
533                 .flags          = PIIX_SATA_FLAGS,
534                 .pio_mask       = 0x1f, /* pio0-4 */
535                 .mwdma_mask     = 0x07, /* mwdma0-2 */
536                 .udma_mask      = ATA_UDMA6,
537                 .port_ops       = &piix_sata_ops,
538         },
539
540         [ich8m_apple_sata_ahci] =
541         {
542                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_SIDPR,
543                 .pio_mask       = 0x1f, /* pio0-4 */
544                 .mwdma_mask     = 0x07, /* mwdma0-2 */
545                 .udma_mask      = ATA_UDMA6,
546                 .port_ops       = &piix_sata_ops,
547         },
548
549         [piix_pata_vmw] =
550         {
551                 .flags          = PIIX_PATA_FLAGS,
552                 .pio_mask       = 0x1f, /* pio0-4 */
553                 .mwdma_mask     = 0x06, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
554                 .udma_mask      = ATA_UDMA_MASK_40C,
555                 .port_ops       = &piix_vmw_ops,
556         },
557
558 };
559
560 static struct pci_bits piix_enable_bits[] = {
561         { 0x41U, 1U, 0x80UL, 0x80UL },  /* port 0 */
562         { 0x43U, 1U, 0x80UL, 0x80UL },  /* port 1 */
563 };
564
565 MODULE_AUTHOR("Andre Hedrick, Alan Cox, Andrzej Krzysztofowicz, Jeff Garzik");
566 MODULE_DESCRIPTION("SCSI low-level driver for Intel PIIX/ICH ATA controllers");
567 MODULE_LICENSE("GPL");
568 MODULE_DEVICE_TABLE(pci, piix_pci_tbl);
569 MODULE_VERSION(DRV_VERSION);
570
571 struct ich_laptop {
572         u16 device;
573         u16 subvendor;
574         u16 subdevice;
575 };
576
577 /*
578  *      List of laptops that use short cables rather than 80 wire
579  */
580
581 static const struct ich_laptop ich_laptop[] = {
582         /* devid, subvendor, subdev */
583         { 0x27DF, 0x0005, 0x0280 },     /* ICH7 on Acer 5602WLMi */
584         { 0x27DF, 0x1025, 0x0102 },     /* ICH7 on Acer 5602aWLMi */
585         { 0x27DF, 0x1025, 0x0110 },     /* ICH7 on Acer 3682WLMi */
586         { 0x27DF, 0x1043, 0x1267 },     /* ICH7 on Asus W5F */
587         { 0x27DF, 0x103C, 0x30A1 },     /* ICH7 on HP Compaq nc2400 */
588         { 0x24CA, 0x1025, 0x0061 },     /* ICH4 on ACER Aspire 2023WLMi */
589         /* end marker */
590         { 0, }
591 };
592
593 /**
594  *      ich_pata_cable_detect - Probe host controller cable detect info
595  *      @ap: Port for which cable detect info is desired
596  *
597  *      Read 80c cable indicator from ATA PCI device's PCI config
598  *      register.  This register is normally set by firmware (BIOS).
599  *
600  *      LOCKING:
601  *      None (inherited from caller).
602  */
603
604 static int ich_pata_cable_detect(struct ata_port *ap)
605 {
606         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
607         const struct ich_laptop *lap = &ich_laptop[0];
608         u8 tmp, mask;
609
610         /* Check for specials - Acer Aspire 5602WLMi */
611         while (lap->device) {
612                 if (lap->device == pdev->device &&
613                     lap->subvendor == pdev->subsystem_vendor &&
614                     lap->subdevice == pdev->subsystem_device)
615                         return ATA_CBL_PATA40_SHORT;
616
617                 lap++;
618         }
619
620         /* check BIOS cable detect results */
621         mask = ap->port_no == 0 ? PIIX_80C_PRI : PIIX_80C_SEC;
622         pci_read_config_byte(pdev, PIIX_IOCFG, &tmp);
623         if ((tmp & mask) == 0)
624                 return ATA_CBL_PATA40;
625         return ATA_CBL_PATA80;
626 }
627
628 /**
629  *      piix_pata_prereset - prereset for PATA host controller
630  *      @link: Target link
631  *      @deadline: deadline jiffies for the operation
632  *
633  *      LOCKING:
634  *      None (inherited from caller).
635  */
636 static int piix_pata_prereset(struct ata_link *link, unsigned long deadline)
637 {
638         struct ata_port *ap = link->ap;
639         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
640
641         if (!pci_test_config_bits(pdev, &piix_enable_bits[ap->port_no]))
642                 return -ENOENT;
643         return ata_std_prereset(link, deadline);
644 }
645
646 /**
647  *      piix_set_piomode - Initialize host controller PATA PIO timings
648  *      @ap: Port whose timings we are configuring
649  *      @adev: um
650  *
651  *      Set PIO mode for device, in host controller PCI config space.
652  *
653  *      LOCKING:
654  *      None (inherited from caller).
655  */
656
657 static void piix_set_piomode(struct ata_port *ap, struct ata_device *adev)
658 {
659         unsigned int pio        = adev->pio_mode - XFER_PIO_0;
660         struct pci_dev *dev     = to_pci_dev(ap->host->dev);
661         unsigned int is_slave   = (adev->devno != 0);
662         unsigned int master_port= ap->port_no ? 0x42 : 0x40;
663         unsigned int slave_port = 0x44;
664         u16 master_data;
665         u8 slave_data;
666         u8 udma_enable;
667         int control = 0;
668
669         /*
670          *      See Intel Document 298600-004 for the timing programing rules
671          *      for ICH controllers.
672          */
673
674         static const     /* ISP  RTC */
675         u8 timings[][2] = { { 0, 0 },
676                             { 0, 0 },
677                             { 1, 0 },
678                             { 2, 1 },
679                             { 2, 3 }, };
680
681         if (pio >= 2)
682                 control |= 1;   /* TIME1 enable */
683         if (ata_pio_need_iordy(adev))
684                 control |= 2;   /* IE enable */
685
686         /* Intel specifies that the PPE functionality is for disk only */
687         if (adev->class == ATA_DEV_ATA)
688                 control |= 4;   /* PPE enable */
689
690         /* PIO configuration clears DTE unconditionally.  It will be
691          * programmed in set_dmamode which is guaranteed to be called
692          * after set_piomode if any DMA mode is available.
693          */
694         pci_read_config_word(dev, master_port, &master_data);
695         if (is_slave) {
696                 /* clear TIME1|IE1|PPE1|DTE1 */
697                 master_data &= 0xff0f;
698                 /* Enable SITRE (separate slave timing register) */
699                 master_data |= 0x4000;
700                 /* enable PPE1, IE1 and TIME1 as needed */
701                 master_data |= (control << 4);
702                 pci_read_config_byte(dev, slave_port, &slave_data);
703                 slave_data &= (ap->port_no ? 0x0f : 0xf0);
704                 /* Load the timing nibble for this slave */
705                 slave_data |= ((timings[pio][0] << 2) | timings[pio][1])
706                                                 << (ap->port_no ? 4 : 0);
707         } else {
708                 /* clear ISP|RCT|TIME0|IE0|PPE0|DTE0 */
709                 master_data &= 0xccf0;
710                 /* Enable PPE, IE and TIME as appropriate */
711                 master_data |= control;
712                 /* load ISP and RCT */
713                 master_data |=
714                         (timings[pio][0] << 12) |
715                         (timings[pio][1] << 8);
716         }
717         pci_write_config_word(dev, master_port, master_data);
718         if (is_slave)
719                 pci_write_config_byte(dev, slave_port, slave_data);
720
721         /* Ensure the UDMA bit is off - it will be turned back on if
722            UDMA is selected */
723
724         if (ap->udma_mask) {
725                 pci_read_config_byte(dev, 0x48, &udma_enable);
726                 udma_enable &= ~(1 << (2 * ap->port_no + adev->devno));
727                 pci_write_config_byte(dev, 0x48, udma_enable);
728         }
729 }
730
731 /**
732  *      do_pata_set_dmamode - Initialize host controller PATA PIO timings
733  *      @ap: Port whose timings we are configuring
734  *      @adev: Drive in question
735  *      @udma: udma mode, 0 - 6
736  *      @isich: set if the chip is an ICH device
737  *
738  *      Set UDMA mode for device, in host controller PCI config space.
739  *
740  *      LOCKING:
741  *      None (inherited from caller).
742  */
743
744 static void do_pata_set_dmamode(struct ata_port *ap, struct ata_device *adev, int isich)
745 {
746         struct pci_dev *dev     = to_pci_dev(ap->host->dev);
747         u8 master_port          = ap->port_no ? 0x42 : 0x40;
748         u16 master_data;
749         u8 speed                = adev->dma_mode;
750         int devid               = adev->devno + 2 * ap->port_no;
751         u8 udma_enable          = 0;
752
753         static const     /* ISP  RTC */
754         u8 timings[][2] = { { 0, 0 },
755                             { 0, 0 },
756                             { 1, 0 },
757                             { 2, 1 },
758                             { 2, 3 }, };
759
760         pci_read_config_word(dev, master_port, &master_data);
761         if (ap->udma_mask)
762                 pci_read_config_byte(dev, 0x48, &udma_enable);
763
764         if (speed >= XFER_UDMA_0) {
765                 unsigned int udma = adev->dma_mode - XFER_UDMA_0;
766                 u16 udma_timing;
767                 u16 ideconf;
768                 int u_clock, u_speed;
769
770                 /*
771                  * UDMA is handled by a combination of clock switching and
772                  * selection of dividers
773                  *
774                  * Handy rule: Odd modes are UDMATIMx 01, even are 02
775                  *             except UDMA0 which is 00
776                  */
777                 u_speed = min(2 - (udma & 1), udma);
778                 if (udma == 5)
779                         u_clock = 0x1000;       /* 100Mhz */
780                 else if (udma > 2)
781                         u_clock = 1;            /* 66Mhz */
782                 else
783                         u_clock = 0;            /* 33Mhz */
784
785                 udma_enable |= (1 << devid);
786
787                 /* Load the CT/RP selection */
788                 pci_read_config_word(dev, 0x4A, &udma_timing);
789                 udma_timing &= ~(3 << (4 * devid));
790                 udma_timing |= u_speed << (4 * devid);
791                 pci_write_config_word(dev, 0x4A, udma_timing);
792
793                 if (isich) {
794                         /* Select a 33/66/100Mhz clock */
795                         pci_read_config_word(dev, 0x54, &ideconf);
796                         ideconf &= ~(0x1001 << devid);
797                         ideconf |= u_clock << devid;
798                         /* For ICH or later we should set bit 10 for better
799                            performance (WR_PingPong_En) */
800                         pci_write_config_word(dev, 0x54, ideconf);
801                 }
802         } else {
803                 /*
804                  * MWDMA is driven by the PIO timings. We must also enable
805                  * IORDY unconditionally along with TIME1. PPE has already
806                  * been set when the PIO timing was set.
807                  */
808                 unsigned int mwdma      = adev->dma_mode - XFER_MW_DMA_0;
809                 unsigned int control;
810                 u8 slave_data;
811                 const unsigned int needed_pio[3] = {
812                         XFER_PIO_0, XFER_PIO_3, XFER_PIO_4
813                 };
814                 int pio = needed_pio[mwdma] - XFER_PIO_0;
815
816                 control = 3;    /* IORDY|TIME1 */
817
818                 /* If the drive MWDMA is faster than it can do PIO then
819                    we must force PIO into PIO0 */
820
821                 if (adev->pio_mode < needed_pio[mwdma])
822                         /* Enable DMA timing only */
823                         control |= 8;   /* PIO cycles in PIO0 */
824
825                 if (adev->devno) {      /* Slave */
826                         master_data &= 0xFF4F;  /* Mask out IORDY|TIME1|DMAONLY */
827                         master_data |= control << 4;
828                         pci_read_config_byte(dev, 0x44, &slave_data);
829                         slave_data &= (ap->port_no ? 0x0f : 0xf0);
830                         /* Load the matching timing */
831                         slave_data |= ((timings[pio][0] << 2) | timings[pio][1]) << (ap->port_no ? 4 : 0);
832                         pci_write_config_byte(dev, 0x44, slave_data);
833                 } else {        /* Master */
834                         master_data &= 0xCCF4;  /* Mask out IORDY|TIME1|DMAONLY
835                                                    and master timing bits */
836                         master_data |= control;
837                         master_data |=
838                                 (timings[pio][0] << 12) |
839                                 (timings[pio][1] << 8);
840                 }
841
842                 if (ap->udma_mask) {
843                         udma_enable &= ~(1 << devid);
844                         pci_write_config_word(dev, master_port, master_data);
845                 }
846         }
847         /* Don't scribble on 0x48 if the controller does not support UDMA */
848         if (ap->udma_mask)
849                 pci_write_config_byte(dev, 0x48, udma_enable);
850 }
851
852 /**
853  *      piix_set_dmamode - Initialize host controller PATA DMA timings
854  *      @ap: Port whose timings we are configuring
855  *      @adev: um
856  *
857  *      Set MW/UDMA mode for device, in host controller PCI config space.
858  *
859  *      LOCKING:
860  *      None (inherited from caller).
861  */
862
863 static void piix_set_dmamode(struct ata_port *ap, struct ata_device *adev)
864 {
865         do_pata_set_dmamode(ap, adev, 0);
866 }
867
868 /**
869  *      ich_set_dmamode - Initialize host controller PATA DMA timings
870  *      @ap: Port whose timings we are configuring
871  *      @adev: um
872  *
873  *      Set MW/UDMA mode for device, in host controller PCI config space.
874  *
875  *      LOCKING:
876  *      None (inherited from caller).
877  */
878
879 static void ich_set_dmamode(struct ata_port *ap, struct ata_device *adev)
880 {
881         do_pata_set_dmamode(ap, adev, 1);
882 }
883
884 /*
885  * Serial ATA Index/Data Pair Superset Registers access
886  *
887  * Beginning from ICH8, there's a sane way to access SCRs using index
888  * and data register pair located at BAR5.  This creates an
889  * interesting problem of mapping two SCRs to one port.
890  *
891  * Although they have separate SCRs, the master and slave aren't
892  * independent enough to be treated as separate links - e.g. softreset
893  * resets both.  Also, there's no protocol defined for hard resetting
894  * singled device sharing the virtual port (no defined way to acquire
895  * device signature).  This is worked around by merging the SCR values
896  * into one sensible value and requesting follow-up SRST after
897  * hardreset.
898  *
899  * SCR merging is perfomed in nibbles which is the unit contents in
900  * SCRs are organized.  If two values are equal, the value is used.
901  * When they differ, merge table which lists precedence of possible
902  * values is consulted and the first match or the last entry when
903  * nothing matches is used.  When there's no merge table for the
904  * specific nibble, value from the first port is used.
905  */
906 static const int piix_sidx_map[] = {
907         [SCR_STATUS]    = 0,
908         [SCR_ERROR]     = 2,
909         [SCR_CONTROL]   = 1,
910 };
911
912 static void piix_sidpr_sel(struct ata_device *dev, unsigned int reg)
913 {
914         struct ata_port *ap = dev->link->ap;
915         struct piix_host_priv *hpriv = ap->host->private_data;
916
917         iowrite32(((ap->port_no * 2 + dev->devno) << 8) | piix_sidx_map[reg],
918                   hpriv->sidpr + PIIX_SIDPR_IDX);
919 }
920
921 static int piix_sidpr_read(struct ata_device *dev, unsigned int reg)
922 {
923         struct piix_host_priv *hpriv = dev->link->ap->host->private_data;
924
925         piix_sidpr_sel(dev, reg);
926         return ioread32(hpriv->sidpr + PIIX_SIDPR_DATA);
927 }
928
929 static void piix_sidpr_write(struct ata_device *dev, unsigned int reg, u32 val)
930 {
931         struct piix_host_priv *hpriv = dev->link->ap->host->private_data;
932
933         piix_sidpr_sel(dev, reg);
934         iowrite32(val, hpriv->sidpr + PIIX_SIDPR_DATA);
935 }
936
937 static u32 piix_merge_scr(u32 val0, u32 val1, const int * const *merge_tbl)
938 {
939         u32 val = 0;
940         int i, mi;
941
942         for (i = 0, mi = 0; i < 32 / 4; i++) {
943                 u8 c0 = (val0 >> (i * 4)) & 0xf;
944                 u8 c1 = (val1 >> (i * 4)) & 0xf;
945                 u8 merged = c0;
946                 const int *cur;
947
948                 /* if no merge preference, assume the first value */
949                 cur = merge_tbl[mi];
950                 if (!cur)
951                         goto done;
952                 mi++;
953
954                 /* if two values equal, use it */
955                 if (c0 == c1)
956                         goto done;
957
958                 /* choose the first match or the last from the merge table */
959                 while (*cur != -1) {
960                         if (c0 == *cur || c1 == *cur)
961                                 break;
962                         cur++;
963                 }
964                 if (*cur == -1)
965                         cur--;
966                 merged = *cur;
967         done:
968                 val |= merged << (i * 4);
969         }
970
971         return val;
972 }
973
974 static int piix_sidpr_scr_read(struct ata_port *ap, unsigned int reg, u32 *val)
975 {
976         const int * const sstatus_merge_tbl[] = {
977                 /* DET */ (const int []){ 1, 3, 0, 4, 3, -1 },
978                 /* SPD */ (const int []){ 2, 1, 0, -1 },
979                 /* IPM */ (const int []){ 6, 2, 1, 0, -1 },
980                 NULL,
981         };
982         const int * const scontrol_merge_tbl[] = {
983                 /* DET */ (const int []){ 1, 0, 4, 0, -1 },
984                 /* SPD */ (const int []){ 0, 2, 1, 0, -1 },
985                 /* IPM */ (const int []){ 0, 1, 2, 3, 0, -1 },
986                 NULL,
987         };
988         u32 v0, v1;
989
990         if (reg >= ARRAY_SIZE(piix_sidx_map))
991                 return -EINVAL;
992
993         if (!(ap->flags & ATA_FLAG_SLAVE_POSS)) {
994                 *val = piix_sidpr_read(&ap->link.device[0], reg);
995                 return 0;
996         }
997
998         v0 = piix_sidpr_read(&ap->link.device[0], reg);
999         v1 = piix_sidpr_read(&ap->link.device[1], reg);
1000
1001         switch (reg) {
1002         case SCR_STATUS:
1003                 *val = piix_merge_scr(v0, v1, sstatus_merge_tbl);
1004                 break;
1005         case SCR_ERROR:
1006                 *val = v0 | v1;
1007                 break;
1008         case SCR_CONTROL:
1009                 *val = piix_merge_scr(v0, v1, scontrol_merge_tbl);
1010                 break;
1011         }
1012
1013         return 0;
1014 }
1015
1016 static int piix_sidpr_scr_write(struct ata_port *ap, unsigned int reg, u32 val)
1017 {
1018         if (reg >= ARRAY_SIZE(piix_sidx_map))
1019                 return -EINVAL;
1020
1021         piix_sidpr_write(&ap->link.device[0], reg, val);
1022
1023         if (ap->flags & ATA_FLAG_SLAVE_POSS)
1024                 piix_sidpr_write(&ap->link.device[1], reg, val);
1025
1026         return 0;
1027 }
1028
1029 static int piix_sidpr_hardreset(struct ata_link *link, unsigned int *class,
1030                                 unsigned long deadline)
1031 {
1032         const unsigned long *timing = sata_ehc_deb_timing(&link->eh_context);
1033         int rc;
1034
1035         /* do hardreset */
1036         rc = sata_link_hardreset(link, timing, deadline);
1037         if (rc) {
1038                 ata_link_printk(link, KERN_ERR,
1039                                 "COMRESET failed (errno=%d)\n", rc);
1040                 return rc;
1041         }
1042
1043         /* TODO: phy layer with polling, timeouts, etc. */
1044         if (ata_link_offline(link)) {
1045                 *class = ATA_DEV_NONE;
1046                 return 0;
1047         }
1048
1049         return -EAGAIN;
1050 }
1051
1052 #ifdef CONFIG_PM
1053 static int piix_broken_suspend(void)
1054 {
1055         static const struct dmi_system_id sysids[] = {
1056                 {
1057                         .ident = "TECRA M3",
1058                         .matches = {
1059                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1060                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M3"),
1061                         },
1062                 },
1063                 {
1064                         .ident = "TECRA M3",
1065                         .matches = {
1066                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1067                                 DMI_MATCH(DMI_PRODUCT_NAME, "Tecra M3"),
1068                         },
1069                 },
1070                 {
1071                         .ident = "TECRA M4",
1072                         .matches = {
1073                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1074                                 DMI_MATCH(DMI_PRODUCT_NAME, "Tecra M4"),
1075                         },
1076                 },
1077                 {
1078                         .ident = "TECRA M5",
1079                         .matches = {
1080                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1081                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M5"),
1082                         },
1083                 },
1084                 {
1085                         .ident = "TECRA M6",
1086                         .matches = {
1087                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1088                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M6"),
1089                         },
1090                 },
1091                 {
1092                         .ident = "TECRA M7",
1093                         .matches = {
1094                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1095                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M7"),
1096                         },
1097                 },
1098                 {
1099                         .ident = "TECRA A8",
1100                         .matches = {
1101                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1102                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA A8"),
1103                         },
1104                 },
1105                 {
1106                         .ident = "Satellite R20",
1107                         .matches = {
1108                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1109                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite R20"),
1110                         },
1111                 },
1112                 {
1113                         .ident = "Satellite R25",
1114                         .matches = {
1115                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1116                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite R25"),
1117                         },
1118                 },
1119                 {
1120                         .ident = "Satellite U200",
1121                         .matches = {
1122                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1123                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite U200"),
1124                         },
1125                 },
1126                 {
1127                         .ident = "Satellite U200",
1128                         .matches = {
1129                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1130                                 DMI_MATCH(DMI_PRODUCT_NAME, "SATELLITE U200"),
1131                         },
1132                 },
1133                 {
1134                         .ident = "Satellite Pro U200",
1135                         .matches = {
1136                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1137                                 DMI_MATCH(DMI_PRODUCT_NAME, "SATELLITE PRO U200"),
1138                         },
1139                 },
1140                 {
1141                         .ident = "Satellite U205",
1142                         .matches = {
1143                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1144                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite U205"),
1145                         },
1146                 },
1147                 {
1148                         .ident = "SATELLITE U205",
1149                         .matches = {
1150                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1151                                 DMI_MATCH(DMI_PRODUCT_NAME, "SATELLITE U205"),
1152                         },
1153                 },
1154                 {
1155                         .ident = "Portege M500",
1156                         .matches = {
1157                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1158                                 DMI_MATCH(DMI_PRODUCT_NAME, "PORTEGE M500"),
1159                         },
1160                 },
1161
1162                 { }     /* terminate list */
1163         };
1164         static const char *oemstrs[] = {
1165                 "Tecra M3,",
1166         };
1167         int i;
1168
1169         if (dmi_check_system(sysids))
1170                 return 1;
1171
1172         for (i = 0; i < ARRAY_SIZE(oemstrs); i++)
1173                 if (dmi_find_device(DMI_DEV_TYPE_OEM_STRING, oemstrs[i], NULL))
1174                         return 1;
1175
1176         return 0;
1177 }
1178
1179 static int piix_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg)
1180 {
1181         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1182         unsigned long flags;
1183         int rc = 0;
1184
1185         rc = ata_host_suspend(host, mesg);
1186         if (rc)
1187                 return rc;
1188
1189         /* Some braindamaged ACPI suspend implementations expect the
1190          * controller to be awake on entry; otherwise, it burns cpu
1191          * cycles and power trying to do something to the sleeping
1192          * beauty.
1193          */
1194         if (piix_broken_suspend() && (mesg.event & PM_EVENT_SLEEP)) {
1195                 pci_save_state(pdev);
1196
1197                 /* mark its power state as "unknown", since we don't
1198                  * know if e.g. the BIOS will change its device state
1199                  * when we suspend.
1200                  */
1201                 if (pdev->current_state == PCI_D0)
1202                         pdev->current_state = PCI_UNKNOWN;
1203
1204                 /* tell resume that it's waking up from broken suspend */
1205                 spin_lock_irqsave(&host->lock, flags);
1206                 host->flags |= PIIX_HOST_BROKEN_SUSPEND;
1207                 spin_unlock_irqrestore(&host->lock, flags);
1208         } else
1209                 ata_pci_device_do_suspend(pdev, mesg);
1210
1211         return 0;
1212 }
1213
1214 static int piix_pci_device_resume(struct pci_dev *pdev)
1215 {
1216         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1217         unsigned long flags;
1218         int rc;
1219
1220         if (host->flags & PIIX_HOST_BROKEN_SUSPEND) {
1221                 spin_lock_irqsave(&host->lock, flags);
1222                 host->flags &= ~PIIX_HOST_BROKEN_SUSPEND;
1223                 spin_unlock_irqrestore(&host->lock, flags);
1224
1225                 pci_set_power_state(pdev, PCI_D0);
1226                 pci_restore_state(pdev);
1227
1228                 /* PCI device wasn't disabled during suspend.  Use
1229                  * pci_reenable_device() to avoid affecting the enable
1230                  * count.
1231                  */
1232                 rc = pci_reenable_device(pdev);
1233                 if (rc)
1234                         dev_printk(KERN_ERR, &pdev->dev, "failed to enable "
1235                                    "device after resume (%d)\n", rc);
1236         } else
1237                 rc = ata_pci_device_do_resume(pdev);
1238
1239         if (rc == 0)
1240                 ata_host_resume(host);
1241
1242         return rc;
1243 }
1244 #endif
1245
1246 static u8 piix_vmw_bmdma_status(struct ata_port *ap)
1247 {
1248         return ata_bmdma_status(ap) & ~ATA_DMA_ERR;
1249 }
1250
1251 #define AHCI_PCI_BAR 5
1252 #define AHCI_GLOBAL_CTL 0x04
1253 #define AHCI_ENABLE (1 << 31)
1254 static int piix_disable_ahci(struct pci_dev *pdev)
1255 {
1256         void __iomem *mmio;
1257         u32 tmp;
1258         int rc = 0;
1259
1260         /* BUG: pci_enable_device has not yet been called.  This
1261          * works because this device is usually set up by BIOS.
1262          */
1263
1264         if (!pci_resource_start(pdev, AHCI_PCI_BAR) ||
1265             !pci_resource_len(pdev, AHCI_PCI_BAR))
1266                 return 0;
1267
1268         mmio = pci_iomap(pdev, AHCI_PCI_BAR, 64);
1269         if (!mmio)
1270                 return -ENOMEM;
1271
1272         tmp = ioread32(mmio + AHCI_GLOBAL_CTL);
1273         if (tmp & AHCI_ENABLE) {
1274                 tmp &= ~AHCI_ENABLE;
1275                 iowrite32(tmp, mmio + AHCI_GLOBAL_CTL);
1276
1277                 tmp = ioread32(mmio + AHCI_GLOBAL_CTL);
1278                 if (tmp & AHCI_ENABLE)
1279                         rc = -EIO;
1280         }
1281
1282         pci_iounmap(pdev, mmio);
1283         return rc;
1284 }
1285
1286 /**
1287  *      piix_check_450nx_errata -       Check for problem 450NX setup
1288  *      @ata_dev: the PCI device to check
1289  *
1290  *      Check for the present of 450NX errata #19 and errata #25. If
1291  *      they are found return an error code so we can turn off DMA
1292  */
1293
1294 static int __devinit piix_check_450nx_errata(struct pci_dev *ata_dev)
1295 {
1296         struct pci_dev *pdev = NULL;
1297         u16 cfg;
1298         int no_piix_dma = 0;
1299
1300         while ((pdev = pci_get_device(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82454NX, pdev)) != NULL) {
1301                 /* Look for 450NX PXB. Check for problem configurations
1302                    A PCI quirk checks bit 6 already */
1303                 pci_read_config_word(pdev, 0x41, &cfg);
1304                 /* Only on the original revision: IDE DMA can hang */
1305                 if (pdev->revision == 0x00)
1306                         no_piix_dma = 1;
1307                 /* On all revisions below 5 PXB bus lock must be disabled for IDE */
1308                 else if (cfg & (1<<14) && pdev->revision < 5)
1309                         no_piix_dma = 2;
1310         }
1311         if (no_piix_dma)
1312                 dev_printk(KERN_WARNING, &ata_dev->dev, "450NX errata present, disabling IDE DMA.\n");
1313         if (no_piix_dma == 2)
1314                 dev_printk(KERN_WARNING, &ata_dev->dev, "A BIOS update may resolve this.\n");
1315         return no_piix_dma;
1316 }
1317
1318 static void __devinit piix_init_pcs(struct ata_host *host,
1319                                     const struct piix_map_db *map_db)
1320 {
1321         struct pci_dev *pdev = to_pci_dev(host->dev);
1322         u16 pcs, new_pcs;
1323
1324         pci_read_config_word(pdev, ICH5_PCS, &pcs);
1325
1326         new_pcs = pcs | map_db->port_enable;
1327
1328         if (new_pcs != pcs) {
1329                 DPRINTK("updating PCS from 0x%x to 0x%x\n", pcs, new_pcs);
1330                 pci_write_config_word(pdev, ICH5_PCS, new_pcs);
1331                 msleep(150);
1332         }
1333 }
1334
1335 static const int *__devinit piix_init_sata_map(struct pci_dev *pdev,
1336                                                struct ata_port_info *pinfo,
1337                                                const struct piix_map_db *map_db)
1338 {
1339         const int *map;
1340         int i, invalid_map = 0;
1341         u8 map_value;
1342
1343         pci_read_config_byte(pdev, ICH5_PMR, &map_value);
1344
1345         map = map_db->map[map_value & map_db->mask];
1346
1347         dev_printk(KERN_INFO, &pdev->dev, "MAP [");
1348         for (i = 0; i < 4; i++) {
1349                 switch (map[i]) {
1350                 case RV:
1351                         invalid_map = 1;
1352                         printk(" XX");
1353                         break;
1354
1355                 case NA:
1356                         printk(" --");
1357                         break;
1358
1359                 case IDE:
1360                         WARN_ON((i & 1) || map[i + 1] != IDE);
1361                         pinfo[i / 2] = piix_port_info[ich_pata_100];
1362                         i++;
1363                         printk(" IDE IDE");
1364                         break;
1365
1366                 default:
1367                         printk(" P%d", map[i]);
1368                         if (i & 1)
1369                                 pinfo[i / 2].flags |= ATA_FLAG_SLAVE_POSS;
1370                         break;
1371                 }
1372         }
1373         printk(" ]\n");
1374
1375         if (invalid_map)
1376                 dev_printk(KERN_ERR, &pdev->dev,
1377                            "invalid MAP value %u\n", map_value);
1378
1379         return map;
1380 }
1381
1382 static void __devinit piix_init_sidpr(struct ata_host *host)
1383 {
1384         struct pci_dev *pdev = to_pci_dev(host->dev);
1385         struct piix_host_priv *hpriv = host->private_data;
1386         int i;
1387
1388         /* check for availability */
1389         for (i = 0; i < 4; i++)
1390                 if (hpriv->map[i] == IDE)
1391                         return;
1392
1393         if (!(host->ports[0]->flags & PIIX_FLAG_SIDPR))
1394                 return;
1395
1396         if (pci_resource_start(pdev, PIIX_SIDPR_BAR) == 0 ||
1397             pci_resource_len(pdev, PIIX_SIDPR_BAR) != PIIX_SIDPR_LEN)
1398                 return;
1399
1400         if (pcim_iomap_regions(pdev, 1 << PIIX_SIDPR_BAR, DRV_NAME))
1401                 return;
1402
1403         hpriv->sidpr = pcim_iomap_table(pdev)[PIIX_SIDPR_BAR];
1404         host->ports[0]->ops = &piix_sidpr_sata_ops;
1405         host->ports[1]->ops = &piix_sidpr_sata_ops;
1406 }
1407
1408 static void piix_iocfg_bit18_quirk(struct pci_dev *pdev)
1409 {
1410         static const struct dmi_system_id sysids[] = {
1411                 {
1412                         /* Clevo M570U sets IOCFG bit 18 if the cdrom
1413                          * isn't used to boot the system which
1414                          * disables the channel.
1415                          */
1416                         .ident = "M570U",
1417                         .matches = {
1418                                 DMI_MATCH(DMI_SYS_VENDOR, "Clevo Co."),
1419                                 DMI_MATCH(DMI_PRODUCT_NAME, "M570U"),
1420                         },
1421                 },
1422
1423                 { }     /* terminate list */
1424         };
1425         u32 iocfg;
1426
1427         if (!dmi_check_system(sysids))
1428                 return;
1429
1430         /* The datasheet says that bit 18 is NOOP but certain systems
1431          * seem to use it to disable a channel.  Clear the bit on the
1432          * affected systems.
1433          */
1434         pci_read_config_dword(pdev, PIIX_IOCFG, &iocfg);
1435         if (iocfg & (1 << 18)) {
1436                 dev_printk(KERN_INFO, &pdev->dev,
1437                            "applying IOCFG bit18 quirk\n");
1438                 iocfg &= ~(1 << 18);
1439                 pci_write_config_dword(pdev, PIIX_IOCFG, iocfg);
1440         }
1441 }
1442
1443 /**
1444  *      piix_init_one - Register PIIX ATA PCI device with kernel services
1445  *      @pdev: PCI device to register
1446  *      @ent: Entry in piix_pci_tbl matching with @pdev
1447  *
1448  *      Called from kernel PCI layer.  We probe for combined mode (sigh),
1449  *      and then hand over control to libata, for it to do the rest.
1450  *
1451  *      LOCKING:
1452  *      Inherited from PCI layer (may sleep).
1453  *
1454  *      RETURNS:
1455  *      Zero on success, or -ERRNO value.
1456  */
1457
1458 static int __devinit piix_init_one(struct pci_dev *pdev,
1459                                    const struct pci_device_id *ent)
1460 {
1461         static int printed_version;
1462         struct device *dev = &pdev->dev;
1463         struct ata_port_info port_info[2];
1464         const struct ata_port_info *ppi[] = { &port_info[0], &port_info[1] };
1465         unsigned long port_flags;
1466         struct ata_host *host;
1467         struct piix_host_priv *hpriv;
1468         int rc;
1469
1470         if (!printed_version++)
1471                 dev_printk(KERN_DEBUG, &pdev->dev,
1472                            "version " DRV_VERSION "\n");
1473
1474         /* no hotplugging support (FIXME) */
1475         if (!in_module_init)
1476                 return -ENODEV;
1477
1478         port_info[0] = piix_port_info[ent->driver_data];
1479         port_info[1] = piix_port_info[ent->driver_data];
1480
1481         port_flags = port_info[0].flags;
1482
1483         /* enable device and prepare host */
1484         rc = pcim_enable_device(pdev);
1485         if (rc)
1486                 return rc;
1487
1488         /* ICH6R may be driven by either ata_piix or ahci driver
1489          * regardless of BIOS configuration.  Make sure AHCI mode is
1490          * off.
1491          */
1492         if (pdev->vendor == PCI_VENDOR_ID_INTEL && pdev->device == 0x2652) {
1493                 int rc = piix_disable_ahci(pdev);
1494                 if (rc)
1495                         return rc;
1496         }
1497
1498         /* SATA map init can change port_info, do it before prepping host */
1499         hpriv = devm_kzalloc(dev, sizeof(*hpriv), GFP_KERNEL);
1500         if (!hpriv)
1501                 return -ENOMEM;
1502
1503         if (port_flags & ATA_FLAG_SATA)
1504                 hpriv->map = piix_init_sata_map(pdev, port_info,
1505                                         piix_map_db_table[ent->driver_data]);
1506
1507         rc = ata_pci_prepare_sff_host(pdev, ppi, &host);
1508         if (rc)
1509                 return rc;
1510         host->private_data = hpriv;
1511
1512         /* initialize controller */
1513         if (port_flags & ATA_FLAG_SATA) {
1514                 piix_init_pcs(host, piix_map_db_table[ent->driver_data]);
1515                 piix_init_sidpr(host);
1516         }
1517
1518         /* apply IOCFG bit18 quirk */
1519         piix_iocfg_bit18_quirk(pdev);
1520
1521         /* On ICH5, some BIOSen disable the interrupt using the
1522          * PCI_COMMAND_INTX_DISABLE bit added in PCI 2.3.
1523          * On ICH6, this bit has the same effect, but only when
1524          * MSI is disabled (and it is disabled, as we don't use
1525          * message-signalled interrupts currently).
1526          */
1527         if (port_flags & PIIX_FLAG_CHECKINTR)
1528                 pci_intx(pdev, 1);
1529
1530         if (piix_check_450nx_errata(pdev)) {
1531                 /* This writes into the master table but it does not
1532                    really matter for this errata as we will apply it to
1533                    all the PIIX devices on the board */
1534                 host->ports[0]->mwdma_mask = 0;
1535                 host->ports[0]->udma_mask = 0;
1536                 host->ports[1]->mwdma_mask = 0;
1537                 host->ports[1]->udma_mask = 0;
1538         }
1539
1540         pci_set_master(pdev);
1541         return ata_pci_activate_sff_host(host, ata_interrupt, &piix_sht);
1542 }
1543
1544 static int __init piix_init(void)
1545 {
1546         int rc;
1547
1548         DPRINTK("pci_register_driver\n");
1549         rc = pci_register_driver(&piix_pci_driver);
1550         if (rc)
1551                 return rc;
1552
1553         in_module_init = 0;
1554
1555         DPRINTK("done\n");
1556         return 0;
1557 }
1558
1559 static void __exit piix_exit(void)
1560 {
1561         pci_unregister_driver(&piix_pci_driver);
1562 }
1563
1564 module_init(piix_init);
1565 module_exit(piix_exit);