97bad155dd562291b9759eb08fe35c229ddc458b
[linux-2.6.git] / drivers / ata / ata_piix.c
1 /*
2  *    ata_piix.c - Intel PATA/SATA controllers
3  *
4  *    Maintained by:  Jeff Garzik <jgarzik@pobox.com>
5  *                  Please ALWAYS copy linux-ide@vger.kernel.org
6  *                  on emails.
7  *
8  *
9  *      Copyright 2003-2005 Red Hat Inc
10  *      Copyright 2003-2005 Jeff Garzik
11  *
12  *
13  *      Copyright header from piix.c:
14  *
15  *  Copyright (C) 1998-1999 Andrzej Krzysztofowicz, Author and Maintainer
16  *  Copyright (C) 1998-2000 Andre Hedrick <andre@linux-ide.org>
17  *  Copyright (C) 2003 Red Hat Inc <alan@redhat.com>
18  *
19  *
20  *  This program is free software; you can redistribute it and/or modify
21  *  it under the terms of the GNU General Public License as published by
22  *  the Free Software Foundation; either version 2, or (at your option)
23  *  any later version.
24  *
25  *  This program is distributed in the hope that it will be useful,
26  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
27  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
28  *  GNU General Public License for more details.
29  *
30  *  You should have received a copy of the GNU General Public License
31  *  along with this program; see the file COPYING.  If not, write to
32  *  the Free Software Foundation, 675 Mass Ave, Cambridge, MA 02139, USA.
33  *
34  *
35  *  libata documentation is available via 'make {ps|pdf}docs',
36  *  as Documentation/DocBook/libata.*
37  *
38  *  Hardware documentation available at http://developer.intel.com/
39  *
40  * Documentation
41  *      Publically available from Intel web site. Errata documentation
42  * is also publically available. As an aide to anyone hacking on this
43  * driver the list of errata that are relevant is below, going back to
44  * PIIX4. Older device documentation is now a bit tricky to find.
45  *
46  * The chipsets all follow very much the same design. The orginal Triton
47  * series chipsets do _not_ support independant device timings, but this
48  * is fixed in Triton II. With the odd mobile exception the chips then
49  * change little except in gaining more modes until SATA arrives. This
50  * driver supports only the chips with independant timing (that is those
51  * with SITRE and the 0x44 timing register). See pata_oldpiix and pata_mpiix
52  * for the early chip drivers.
53  *
54  * Errata of note:
55  *
56  * Unfixable
57  *      PIIX4    errata #9      - Only on ultra obscure hw
58  *      ICH3     errata #13     - Not observed to affect real hw
59  *                                by Intel
60  *
61  * Things we must deal with
62  *      PIIX4   errata #10      - BM IDE hang with non UDMA
63  *                                (must stop/start dma to recover)
64  *      440MX   errata #15      - As PIIX4 errata #10
65  *      PIIX4   errata #15      - Must not read control registers
66  *                                during a PIO transfer
67  *      440MX   errata #13      - As PIIX4 errata #15
68  *      ICH2    errata #21      - DMA mode 0 doesn't work right
69  *      ICH0/1  errata #55      - As ICH2 errata #21
70  *      ICH2    spec c #9       - Extra operations needed to handle
71  *                                drive hotswap [NOT YET SUPPORTED]
72  *      ICH2    spec c #20      - IDE PRD must not cross a 64K boundary
73  *                                and must be dword aligned
74  *      ICH2    spec c #24      - UDMA mode 4,5 t85/86 should be 6ns not 3.3
75  *
76  * Should have been BIOS fixed:
77  *      450NX:  errata #19      - DMA hangs on old 450NX
78  *      450NX:  errata #20      - DMA hangs on old 450NX
79  *      450NX:  errata #25      - Corruption with DMA on old 450NX
80  *      ICH3    errata #15      - IDE deadlock under high load
81  *                                (BIOS must set dev 31 fn 0 bit 23)
82  *      ICH3    errata #18      - Don't use native mode
83  */
84
85 #include <linux/kernel.h>
86 #include <linux/module.h>
87 #include <linux/pci.h>
88 #include <linux/init.h>
89 #include <linux/blkdev.h>
90 #include <linux/delay.h>
91 #include <linux/device.h>
92 #include <scsi/scsi_host.h>
93 #include <linux/libata.h>
94
95 #define DRV_NAME        "ata_piix"
96 #define DRV_VERSION     "2.00ac7"
97
98 enum {
99         PIIX_IOCFG              = 0x54, /* IDE I/O configuration register */
100         ICH5_PMR                = 0x90, /* port mapping register */
101         ICH5_PCS                = 0x92, /* port control and status */
102         PIIX_SCC                = 0x0A, /* sub-class code register */
103
104         PIIX_FLAG_SCR           = (1 << 26), /* SCR available */
105         PIIX_FLAG_AHCI          = (1 << 27), /* AHCI possible */
106         PIIX_FLAG_CHECKINTR     = (1 << 28), /* make sure PCI INTx enabled */
107
108         PIIX_PATA_FLAGS         = ATA_FLAG_SLAVE_POSS,
109         PIIX_SATA_FLAGS         = ATA_FLAG_SATA | PIIX_FLAG_CHECKINTR,
110
111         /* combined mode.  if set, PATA is channel 0.
112          * if clear, PATA is channel 1.
113          */
114         PIIX_PORT_ENABLED       = (1 << 0),
115         PIIX_PORT_PRESENT       = (1 << 4),
116
117         PIIX_80C_PRI            = (1 << 5) | (1 << 4),
118         PIIX_80C_SEC            = (1 << 7) | (1 << 6),
119
120         /* controller IDs */
121         piix_pata_33            = 0,    /* PIIX4 at 33Mhz */
122         ich_pata_33             = 1,    /* ICH up to UDMA 33 only */
123         ich_pata_66             = 2,    /* ICH up to 66 Mhz */
124         ich_pata_100            = 3,    /* ICH up to UDMA 100 */
125         ich_pata_133            = 4,    /* ICH up to UDMA 133 */
126         ich5_sata               = 5,
127         ich6_sata               = 6,
128         ich6_sata_ahci          = 7,
129         ich6m_sata_ahci         = 8,
130         ich8_sata_ahci          = 9,
131         piix_pata_mwdma         = 10,   /* PIIX3 MWDMA only */
132
133         /* constants for mapping table */
134         P0                      = 0,  /* port 0 */
135         P1                      = 1,  /* port 1 */
136         P2                      = 2,  /* port 2 */
137         P3                      = 3,  /* port 3 */
138         IDE                     = -1, /* IDE */
139         NA                      = -2, /* not avaliable */
140         RV                      = -3, /* reserved */
141
142         PIIX_AHCI_DEVICE        = 6,
143 };
144
145 struct piix_map_db {
146         const u32 mask;
147         const u16 port_enable;
148         const int map[][4];
149 };
150
151 struct piix_host_priv {
152         const int *map;
153 };
154
155 static int piix_init_one (struct pci_dev *pdev,
156                                     const struct pci_device_id *ent);
157 static void piix_pata_error_handler(struct ata_port *ap);
158 static void ich_pata_error_handler(struct ata_port *ap);
159 static void piix_sata_error_handler(struct ata_port *ap);
160 static void piix_set_piomode (struct ata_port *ap, struct ata_device *adev);
161 static void piix_set_dmamode (struct ata_port *ap, struct ata_device *adev);
162 static void ich_set_dmamode (struct ata_port *ap, struct ata_device *adev);
163
164 static unsigned int in_module_init = 1;
165
166 static const struct pci_device_id piix_pci_tbl[] = {
167         /* Intel PIIX3 for the 430HX etc */
168         { 0x8086, 0x7010, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_mwdma },
169         /* Intel PIIX4 for the 430TX/440BX/MX chipset: UDMA 33 */
170         /* Also PIIX4E (fn3 rev 2) and PIIX4M (fn3 rev 3) */
171         { 0x8086, 0x7111, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
172         /* Intel PIIX4 */
173         { 0x8086, 0x7199, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
174         /* Intel PIIX4 */
175         { 0x8086, 0x7601, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
176         /* Intel PIIX */
177         { 0x8086, 0x84CA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
178         /* Intel ICH (i810, i815, i840) UDMA 66*/
179         { 0x8086, 0x2411, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_66 },
180         /* Intel ICH0 : UDMA 33*/
181         { 0x8086, 0x2421, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_33 },
182         /* Intel ICH2M */
183         { 0x8086, 0x244A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
184         /* Intel ICH2 (i810E2, i845, 850, 860) UDMA 100 */
185         { 0x8086, 0x244B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
186         /*  Intel ICH3M */
187         { 0x8086, 0x248A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
188         /* Intel ICH3 (E7500/1) UDMA 100 */
189         { 0x8086, 0x248B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
190         /* Intel ICH4 (i845GV, i845E, i852, i855) UDMA 100 */
191         { 0x8086, 0x24CA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
192         { 0x8086, 0x24CB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
193         /* Intel ICH5 */
194         { 0x8086, 0x24DB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_133 },
195         /* C-ICH (i810E2) */
196         { 0x8086, 0x245B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
197         /* ESB (855GME/875P + 6300ESB) UDMA 100  */
198         { 0x8086, 0x25A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
199         /* ICH6 (and 6) (i915) UDMA 100 */
200         { 0x8086, 0x266F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
201         /* ICH7/7-R (i945, i975) UDMA 100*/
202         { 0x8086, 0x27DF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_133 },
203         { 0x8086, 0x269E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
204
205         /* NOTE: The following PCI ids must be kept in sync with the
206          * list in drivers/pci/quirks.c.
207          */
208
209         /* 82801EB (ICH5) */
210         { 0x8086, 0x24d1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
211         /* 82801EB (ICH5) */
212         { 0x8086, 0x24df, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
213         /* 6300ESB (ICH5 variant with broken PCS present bits) */
214         { 0x8086, 0x25a3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
215         /* 6300ESB pretending RAID */
216         { 0x8086, 0x25b0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
217         /* 82801FB/FW (ICH6/ICH6W) */
218         { 0x8086, 0x2651, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata },
219         /* 82801FR/FRW (ICH6R/ICH6RW) */
220         { 0x8086, 0x2652, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata_ahci },
221         /* 82801FBM ICH6M (ICH6R with only port 0 and 2 implemented) */
222         { 0x8086, 0x2653, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6m_sata_ahci },
223         /* 82801GB/GR/GH (ICH7, identical to ICH6) */
224         { 0x8086, 0x27c0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata_ahci },
225         /* 2801GBM/GHM (ICH7M, identical to ICH6M) */
226         { 0x8086, 0x27c4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6m_sata_ahci },
227         /* Enterprise Southbridge 2 (631xESB/632xESB) */
228         { 0x8086, 0x2680, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata_ahci },
229         /* SATA Controller 1 IDE (ICH8) */
230         { 0x8086, 0x2820, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
231         /* SATA Controller 2 IDE (ICH8) */
232         { 0x8086, 0x2825, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
233         /* Mobile SATA Controller IDE (ICH8M) */
234         { 0x8086, 0x2828, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
235         /* SATA Controller IDE (ICH9) */
236         { 0x8086, 0x2920, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
237         /* SATA Controller IDE (ICH9) */
238         { 0x8086, 0x2921, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
239         /* SATA Controller IDE (ICH9) */
240         { 0x8086, 0x2926, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
241         /* SATA Controller IDE (ICH9M) */
242         { 0x8086, 0x2928, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
243         /* SATA Controller IDE (ICH9M) */
244         { 0x8086, 0x292d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
245         /* SATA Controller IDE (ICH9M) */
246         { 0x8086, 0x292e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
247
248         { }     /* terminate list */
249 };
250
251 static struct pci_driver piix_pci_driver = {
252         .name                   = DRV_NAME,
253         .id_table               = piix_pci_tbl,
254         .probe                  = piix_init_one,
255         .remove                 = ata_pci_remove_one,
256         .suspend                = ata_pci_device_suspend,
257         .resume                 = ata_pci_device_resume,
258 };
259
260 static struct scsi_host_template piix_sht = {
261         .module                 = THIS_MODULE,
262         .name                   = DRV_NAME,
263         .ioctl                  = ata_scsi_ioctl,
264         .queuecommand           = ata_scsi_queuecmd,
265         .can_queue              = ATA_DEF_QUEUE,
266         .this_id                = ATA_SHT_THIS_ID,
267         .sg_tablesize           = LIBATA_MAX_PRD,
268         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
269         .emulated               = ATA_SHT_EMULATED,
270         .use_clustering         = ATA_SHT_USE_CLUSTERING,
271         .proc_name              = DRV_NAME,
272         .dma_boundary           = ATA_DMA_BOUNDARY,
273         .slave_configure        = ata_scsi_slave_config,
274         .slave_destroy          = ata_scsi_slave_destroy,
275         .bios_param             = ata_std_bios_param,
276         .resume                 = ata_scsi_device_resume,
277         .suspend                = ata_scsi_device_suspend,
278 };
279
280 static const struct ata_port_operations piix_pata_ops = {
281         .port_disable           = ata_port_disable,
282         .set_piomode            = piix_set_piomode,
283         .set_dmamode            = piix_set_dmamode,
284         .mode_filter            = ata_pci_default_filter,
285
286         .tf_load                = ata_tf_load,
287         .tf_read                = ata_tf_read,
288         .check_status           = ata_check_status,
289         .exec_command           = ata_exec_command,
290         .dev_select             = ata_std_dev_select,
291
292         .bmdma_setup            = ata_bmdma_setup,
293         .bmdma_start            = ata_bmdma_start,
294         .bmdma_stop             = ata_bmdma_stop,
295         .bmdma_status           = ata_bmdma_status,
296         .qc_prep                = ata_qc_prep,
297         .qc_issue               = ata_qc_issue_prot,
298         .data_xfer              = ata_data_xfer,
299
300         .freeze                 = ata_bmdma_freeze,
301         .thaw                   = ata_bmdma_thaw,
302         .error_handler          = piix_pata_error_handler,
303         .post_internal_cmd      = ata_bmdma_post_internal_cmd,
304
305         .irq_handler            = ata_interrupt,
306         .irq_clear              = ata_bmdma_irq_clear,
307         .irq_on                 = ata_irq_on,
308         .irq_ack                = ata_irq_ack,
309
310         .port_start             = ata_port_start,
311 };
312
313 static const struct ata_port_operations ich_pata_ops = {
314         .port_disable           = ata_port_disable,
315         .set_piomode            = piix_set_piomode,
316         .set_dmamode            = ich_set_dmamode,
317         .mode_filter            = ata_pci_default_filter,
318
319         .tf_load                = ata_tf_load,
320         .tf_read                = ata_tf_read,
321         .check_status           = ata_check_status,
322         .exec_command           = ata_exec_command,
323         .dev_select             = ata_std_dev_select,
324
325         .bmdma_setup            = ata_bmdma_setup,
326         .bmdma_start            = ata_bmdma_start,
327         .bmdma_stop             = ata_bmdma_stop,
328         .bmdma_status           = ata_bmdma_status,
329         .qc_prep                = ata_qc_prep,
330         .qc_issue               = ata_qc_issue_prot,
331         .data_xfer              = ata_data_xfer,
332
333         .freeze                 = ata_bmdma_freeze,
334         .thaw                   = ata_bmdma_thaw,
335         .error_handler          = ich_pata_error_handler,
336         .post_internal_cmd      = ata_bmdma_post_internal_cmd,
337
338         .irq_handler            = ata_interrupt,
339         .irq_clear              = ata_bmdma_irq_clear,
340         .irq_on                 = ata_irq_on,
341         .irq_ack                = ata_irq_ack,
342
343         .port_start             = ata_port_start,
344 };
345
346 static const struct ata_port_operations piix_sata_ops = {
347         .port_disable           = ata_port_disable,
348
349         .tf_load                = ata_tf_load,
350         .tf_read                = ata_tf_read,
351         .check_status           = ata_check_status,
352         .exec_command           = ata_exec_command,
353         .dev_select             = ata_std_dev_select,
354
355         .bmdma_setup            = ata_bmdma_setup,
356         .bmdma_start            = ata_bmdma_start,
357         .bmdma_stop             = ata_bmdma_stop,
358         .bmdma_status           = ata_bmdma_status,
359         .qc_prep                = ata_qc_prep,
360         .qc_issue               = ata_qc_issue_prot,
361         .data_xfer              = ata_data_xfer,
362
363         .freeze                 = ata_bmdma_freeze,
364         .thaw                   = ata_bmdma_thaw,
365         .error_handler          = piix_sata_error_handler,
366         .post_internal_cmd      = ata_bmdma_post_internal_cmd,
367
368         .irq_handler            = ata_interrupt,
369         .irq_clear              = ata_bmdma_irq_clear,
370         .irq_on                 = ata_irq_on,
371         .irq_ack                = ata_irq_ack,
372
373         .port_start             = ata_port_start,
374 };
375
376 static const struct piix_map_db ich5_map_db = {
377         .mask = 0x7,
378         .port_enable = 0x3,
379         .map = {
380                 /* PM   PS   SM   SS       MAP  */
381                 {  P0,  NA,  P1,  NA }, /* 000b */
382                 {  P1,  NA,  P0,  NA }, /* 001b */
383                 {  RV,  RV,  RV,  RV },
384                 {  RV,  RV,  RV,  RV },
385                 {  P0,  P1, IDE, IDE }, /* 100b */
386                 {  P1,  P0, IDE, IDE }, /* 101b */
387                 { IDE, IDE,  P0,  P1 }, /* 110b */
388                 { IDE, IDE,  P1,  P0 }, /* 111b */
389         },
390 };
391
392 static const struct piix_map_db ich6_map_db = {
393         .mask = 0x3,
394         .port_enable = 0xf,
395         .map = {
396                 /* PM   PS   SM   SS       MAP */
397                 {  P0,  P2,  P1,  P3 }, /* 00b */
398                 { IDE, IDE,  P1,  P3 }, /* 01b */
399                 {  P0,  P2, IDE, IDE }, /* 10b */
400                 {  RV,  RV,  RV,  RV },
401         },
402 };
403
404 static const struct piix_map_db ich6m_map_db = {
405         .mask = 0x3,
406         .port_enable = 0x5,
407
408         /* Map 01b isn't specified in the doc but some notebooks use
409          * it anyway.  MAP 01b have been spotted on both ICH6M and
410          * ICH7M.
411          */
412         .map = {
413                 /* PM   PS   SM   SS       MAP */
414                 {  P0,  P2,  RV,  RV }, /* 00b */
415                 { IDE, IDE,  P1,  P3 }, /* 01b */
416                 {  P0,  P2, IDE, IDE }, /* 10b */
417                 {  RV,  RV,  RV,  RV },
418         },
419 };
420
421 static const struct piix_map_db ich8_map_db = {
422         .mask = 0x3,
423         .port_enable = 0x3,
424         .map = {
425                 /* PM   PS   SM   SS       MAP */
426                 {  P0,  P2,  P1,  P3 }, /* 00b (hardwired when in AHCI) */
427                 {  RV,  RV,  RV,  RV },
428                 {  IDE,  IDE,  NA,  NA }, /* 10b (IDE mode) */
429                 {  RV,  RV,  RV,  RV },
430         },
431 };
432
433 static const struct piix_map_db *piix_map_db_table[] = {
434         [ich5_sata]             = &ich5_map_db,
435         [ich6_sata]             = &ich6_map_db,
436         [ich6_sata_ahci]        = &ich6_map_db,
437         [ich6m_sata_ahci]       = &ich6m_map_db,
438         [ich8_sata_ahci]        = &ich8_map_db,
439 };
440
441 static struct ata_port_info piix_port_info[] = {
442         /* piix_pata_33: 0:  PIIX4 at 33MHz */
443         {
444                 .sht            = &piix_sht,
445                 .flags          = PIIX_PATA_FLAGS,
446                 .pio_mask       = 0x1f, /* pio0-4 */
447                 .mwdma_mask     = 0x06, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
448                 .udma_mask      = ATA_UDMA_MASK_40C,
449                 .port_ops       = &piix_pata_ops,
450         },
451
452         /* ich_pata_33: 1       ICH0 - ICH at 33Mhz*/
453         {
454                 .sht            = &piix_sht,
455                 .flags          = PIIX_PATA_FLAGS,
456                 .pio_mask       = 0x1f, /* pio 0-4 */
457                 .mwdma_mask     = 0x06, /* Check: maybe 0x07  */
458                 .udma_mask      = ATA_UDMA2, /* UDMA33 */
459                 .port_ops       = &ich_pata_ops,
460         },
461         /* ich_pata_66: 2       ICH controllers up to 66MHz */
462         {
463                 .sht            = &piix_sht,
464                 .flags          = PIIX_PATA_FLAGS,
465                 .pio_mask       = 0x1f, /* pio 0-4 */
466                 .mwdma_mask     = 0x06, /* MWDMA0 is broken on chip */
467                 .udma_mask      = ATA_UDMA4,
468                 .port_ops       = &ich_pata_ops,
469         },
470
471         /* ich_pata_100: 3 */
472         {
473                 .sht            = &piix_sht,
474                 .flags          = PIIX_PATA_FLAGS | PIIX_FLAG_CHECKINTR,
475                 .pio_mask       = 0x1f, /* pio0-4 */
476                 .mwdma_mask     = 0x06, /* mwdma1-2 */
477                 .udma_mask      = ATA_UDMA5, /* udma0-5 */
478                 .port_ops       = &ich_pata_ops,
479         },
480
481         /* ich_pata_133: 4      ICH with full UDMA6 */
482         {
483                 .sht            = &piix_sht,
484                 .flags          = PIIX_PATA_FLAGS | PIIX_FLAG_CHECKINTR,
485                 .pio_mask       = 0x1f, /* pio 0-4 */
486                 .mwdma_mask     = 0x06, /* Check: maybe 0x07  */
487                 .udma_mask      = ATA_UDMA6, /* UDMA133 */
488                 .port_ops       = &ich_pata_ops,
489         },
490
491         /* ich5_sata: 5 */
492         {
493                 .sht            = &piix_sht,
494                 .flags          = PIIX_SATA_FLAGS,
495                 .pio_mask       = 0x1f, /* pio0-4 */
496                 .mwdma_mask     = 0x07, /* mwdma0-2 */
497                 .udma_mask      = 0x7f, /* udma0-6 */
498                 .port_ops       = &piix_sata_ops,
499         },
500
501         /* ich6_sata: 6 */
502         {
503                 .sht            = &piix_sht,
504                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_SCR,
505                 .pio_mask       = 0x1f, /* pio0-4 */
506                 .mwdma_mask     = 0x07, /* mwdma0-2 */
507                 .udma_mask      = 0x7f, /* udma0-6 */
508                 .port_ops       = &piix_sata_ops,
509         },
510
511         /* ich6_sata_ahci: 7 */
512         {
513                 .sht            = &piix_sht,
514                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_SCR |
515                                   PIIX_FLAG_AHCI,
516                 .pio_mask       = 0x1f, /* pio0-4 */
517                 .mwdma_mask     = 0x07, /* mwdma0-2 */
518                 .udma_mask      = 0x7f, /* udma0-6 */
519                 .port_ops       = &piix_sata_ops,
520         },
521
522         /* ich6m_sata_ahci: 8 */
523         {
524                 .sht            = &piix_sht,
525                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_SCR |
526                                   PIIX_FLAG_AHCI,
527                 .pio_mask       = 0x1f, /* pio0-4 */
528                 .mwdma_mask     = 0x07, /* mwdma0-2 */
529                 .udma_mask      = 0x7f, /* udma0-6 */
530                 .port_ops       = &piix_sata_ops,
531         },
532
533         /* ich8_sata_ahci: 9 */
534         {
535                 .sht            = &piix_sht,
536                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_SCR |
537                                   PIIX_FLAG_AHCI,
538                 .pio_mask       = 0x1f, /* pio0-4 */
539                 .mwdma_mask     = 0x07, /* mwdma0-2 */
540                 .udma_mask      = 0x7f, /* udma0-6 */
541                 .port_ops       = &piix_sata_ops,
542         },
543
544         /* piix_pata_mwdma: 10:  PIIX3 MWDMA only */
545         {
546                 .sht            = &piix_sht,
547                 .flags          = PIIX_PATA_FLAGS,
548                 .pio_mask       = 0x1f, /* pio0-4 */
549                 .mwdma_mask     = 0x06, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
550                 .port_ops       = &piix_pata_ops,
551         },
552 };
553
554 static struct pci_bits piix_enable_bits[] = {
555         { 0x41U, 1U, 0x80UL, 0x80UL },  /* port 0 */
556         { 0x43U, 1U, 0x80UL, 0x80UL },  /* port 1 */
557 };
558
559 MODULE_AUTHOR("Andre Hedrick, Alan Cox, Andrzej Krzysztofowicz, Jeff Garzik");
560 MODULE_DESCRIPTION("SCSI low-level driver for Intel PIIX/ICH ATA controllers");
561 MODULE_LICENSE("GPL");
562 MODULE_DEVICE_TABLE(pci, piix_pci_tbl);
563 MODULE_VERSION(DRV_VERSION);
564
565 struct ich_laptop {
566         u16 device;
567         u16 subvendor;
568         u16 subdevice;
569 };
570
571 /*
572  *      List of laptops that use short cables rather than 80 wire
573  */
574
575 static const struct ich_laptop ich_laptop[] = {
576         /* devid, subvendor, subdev */
577         { 0x27DF, 0x0005, 0x0280 },     /* ICH7 on Acer 5602WLMi */
578         { 0x27DF, 0x1025, 0x0110 },     /* ICH7 on Acer 3682WLMi */
579         /* end marker */
580         { 0, }
581 };
582
583 /**
584  *      piix_pata_cbl_detect - Probe host controller cable detect info
585  *      @ap: Port for which cable detect info is desired
586  *
587  *      Read 80c cable indicator from ATA PCI device's PCI config
588  *      register.  This register is normally set by firmware (BIOS).
589  *
590  *      LOCKING:
591  *      None (inherited from caller).
592  */
593
594 static void ich_pata_cbl_detect(struct ata_port *ap)
595 {
596         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
597         const struct ich_laptop *lap = &ich_laptop[0];
598         u8 tmp, mask;
599
600         /* no 80c support in host controller? */
601         if ((ap->udma_mask & ~ATA_UDMA_MASK_40C) == 0)
602                 goto cbl40;
603
604         /* Check for specials - Acer Aspire 5602WLMi */
605         while (lap->device) {
606                 if (lap->device == pdev->device &&
607                     lap->subvendor == pdev->subsystem_vendor &&
608                     lap->subdevice == pdev->subsystem_device) {
609                         ap->cbl = ATA_CBL_PATA40_SHORT;
610                         return;
611                 }
612                 lap++;
613         }
614
615         /* check BIOS cable detect results */
616         mask = ap->port_no == 0 ? PIIX_80C_PRI : PIIX_80C_SEC;
617         pci_read_config_byte(pdev, PIIX_IOCFG, &tmp);
618         if ((tmp & mask) == 0)
619                 goto cbl40;
620
621         ap->cbl = ATA_CBL_PATA80;
622         return;
623
624 cbl40:
625         ap->cbl = ATA_CBL_PATA40;
626 }
627
628 /**
629  *      piix_pata_prereset - prereset for PATA host controller
630  *      @ap: Target port
631  *
632  *
633  *      LOCKING:
634  *      None (inherited from caller).
635  */
636 static int piix_pata_prereset(struct ata_port *ap)
637 {
638         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
639
640         if (!pci_test_config_bits(pdev, &piix_enable_bits[ap->port_no]))
641                 return -ENOENT;
642
643         ap->cbl = ATA_CBL_PATA40;
644         return ata_std_prereset(ap);
645 }
646
647 static void piix_pata_error_handler(struct ata_port *ap)
648 {
649         ata_bmdma_drive_eh(ap, piix_pata_prereset, ata_std_softreset, NULL,
650                            ata_std_postreset);
651 }
652
653
654 /**
655  *      ich_pata_prereset - prereset for PATA host controller
656  *      @ap: Target port
657  *
658  *
659  *      LOCKING:
660  *      None (inherited from caller).
661  */
662 static int ich_pata_prereset(struct ata_port *ap)
663 {
664         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
665
666         if (!pci_test_config_bits(pdev, &piix_enable_bits[ap->port_no])) {
667                 ata_port_printk(ap, KERN_INFO, "port disabled. ignoring.\n");
668                 ap->eh_context.i.action &= ~ATA_EH_RESET_MASK;
669                 return 0;
670         }
671
672         ich_pata_cbl_detect(ap);
673
674         return ata_std_prereset(ap);
675 }
676
677 static void ich_pata_error_handler(struct ata_port *ap)
678 {
679         ata_bmdma_drive_eh(ap, ich_pata_prereset, ata_std_softreset, NULL,
680                            ata_std_postreset);
681 }
682
683 static void piix_sata_error_handler(struct ata_port *ap)
684 {
685         ata_bmdma_drive_eh(ap, ata_std_prereset, ata_std_softreset, NULL,
686                            ata_std_postreset);
687 }
688
689 /**
690  *      piix_set_piomode - Initialize host controller PATA PIO timings
691  *      @ap: Port whose timings we are configuring
692  *      @adev: um
693  *
694  *      Set PIO mode for device, in host controller PCI config space.
695  *
696  *      LOCKING:
697  *      None (inherited from caller).
698  */
699
700 static void piix_set_piomode (struct ata_port *ap, struct ata_device *adev)
701 {
702         unsigned int pio        = adev->pio_mode - XFER_PIO_0;
703         struct pci_dev *dev     = to_pci_dev(ap->host->dev);
704         unsigned int is_slave   = (adev->devno != 0);
705         unsigned int master_port= ap->port_no ? 0x42 : 0x40;
706         unsigned int slave_port = 0x44;
707         u16 master_data;
708         u8 slave_data;
709         u8 udma_enable;
710         int control = 0;
711
712         /*
713          *      See Intel Document 298600-004 for the timing programing rules
714          *      for ICH controllers.
715          */
716
717         static const     /* ISP  RTC */
718         u8 timings[][2] = { { 0, 0 },
719                             { 0, 0 },
720                             { 1, 0 },
721                             { 2, 1 },
722                             { 2, 3 }, };
723
724         if (pio >= 2)
725                 control |= 1;   /* TIME1 enable */
726         if (ata_pio_need_iordy(adev))
727                 control |= 2;   /* IE enable */
728
729         /* Intel specifies that the PPE functionality is for disk only */
730         if (adev->class == ATA_DEV_ATA)
731                 control |= 4;   /* PPE enable */
732
733         pci_read_config_word(dev, master_port, &master_data);
734         if (is_slave) {
735                 /* Enable SITRE (seperate slave timing register) */
736                 master_data |= 0x4000;
737                 /* enable PPE1, IE1 and TIME1 as needed */
738                 master_data |= (control << 4);
739                 pci_read_config_byte(dev, slave_port, &slave_data);
740                 slave_data &= (ap->port_no ? 0x0f : 0xf0);
741                 /* Load the timing nibble for this slave */
742                 slave_data |= ((timings[pio][0] << 2) | timings[pio][1]) << (ap->port_no ? 4 : 0);
743         } else {
744                 /* Master keeps the bits in a different format */
745                 master_data &= 0xccf8;
746                 /* Enable PPE, IE and TIME as appropriate */
747                 master_data |= control;
748                 master_data |=
749                         (timings[pio][0] << 12) |
750                         (timings[pio][1] << 8);
751         }
752         pci_write_config_word(dev, master_port, master_data);
753         if (is_slave)
754                 pci_write_config_byte(dev, slave_port, slave_data);
755
756         /* Ensure the UDMA bit is off - it will be turned back on if
757            UDMA is selected */
758
759         if (ap->udma_mask) {
760                 pci_read_config_byte(dev, 0x48, &udma_enable);
761                 udma_enable &= ~(1 << (2 * ap->port_no + adev->devno));
762                 pci_write_config_byte(dev, 0x48, udma_enable);
763         }
764 }
765
766 /**
767  *      do_pata_set_dmamode - Initialize host controller PATA PIO timings
768  *      @ap: Port whose timings we are configuring
769  *      @adev: Drive in question
770  *      @udma: udma mode, 0 - 6
771  *      @isich: set if the chip is an ICH device
772  *
773  *      Set UDMA mode for device, in host controller PCI config space.
774  *
775  *      LOCKING:
776  *      None (inherited from caller).
777  */
778
779 static void do_pata_set_dmamode (struct ata_port *ap, struct ata_device *adev, int isich)
780 {
781         struct pci_dev *dev     = to_pci_dev(ap->host->dev);
782         u8 master_port          = ap->port_no ? 0x42 : 0x40;
783         u16 master_data;
784         u8 speed                = adev->dma_mode;
785         int devid               = adev->devno + 2 * ap->port_no;
786         u8 udma_enable          = 0;
787
788         static const     /* ISP  RTC */
789         u8 timings[][2] = { { 0, 0 },
790                             { 0, 0 },
791                             { 1, 0 },
792                             { 2, 1 },
793                             { 2, 3 }, };
794
795         pci_read_config_word(dev, master_port, &master_data);
796         if (ap->udma_mask)
797                 pci_read_config_byte(dev, 0x48, &udma_enable);
798
799         if (speed >= XFER_UDMA_0) {
800                 unsigned int udma = adev->dma_mode - XFER_UDMA_0;
801                 u16 udma_timing;
802                 u16 ideconf;
803                 int u_clock, u_speed;
804
805                 /*
806                  * UDMA is handled by a combination of clock switching and
807                  * selection of dividers
808                  *
809                  * Handy rule: Odd modes are UDMATIMx 01, even are 02
810                  *             except UDMA0 which is 00
811                  */
812                 u_speed = min(2 - (udma & 1), udma);
813                 if (udma == 5)
814                         u_clock = 0x1000;       /* 100Mhz */
815                 else if (udma > 2)
816                         u_clock = 1;            /* 66Mhz */
817                 else
818                         u_clock = 0;            /* 33Mhz */
819
820                 udma_enable |= (1 << devid);
821
822                 /* Load the CT/RP selection */
823                 pci_read_config_word(dev, 0x4A, &udma_timing);
824                 udma_timing &= ~(3 << (4 * devid));
825                 udma_timing |= u_speed << (4 * devid);
826                 pci_write_config_word(dev, 0x4A, udma_timing);
827
828                 if (isich) {
829                         /* Select a 33/66/100Mhz clock */
830                         pci_read_config_word(dev, 0x54, &ideconf);
831                         ideconf &= ~(0x1001 << devid);
832                         ideconf |= u_clock << devid;
833                         /* For ICH or later we should set bit 10 for better
834                            performance (WR_PingPong_En) */
835                         pci_write_config_word(dev, 0x54, ideconf);
836                 }
837         } else {
838                 /*
839                  * MWDMA is driven by the PIO timings. We must also enable
840                  * IORDY unconditionally along with TIME1. PPE has already
841                  * been set when the PIO timing was set.
842                  */
843                 unsigned int mwdma      = adev->dma_mode - XFER_MW_DMA_0;
844                 unsigned int control;
845                 u8 slave_data;
846                 const unsigned int needed_pio[3] = {
847                         XFER_PIO_0, XFER_PIO_3, XFER_PIO_4
848                 };
849                 int pio = needed_pio[mwdma] - XFER_PIO_0;
850
851                 control = 3;    /* IORDY|TIME1 */
852
853                 /* If the drive MWDMA is faster than it can do PIO then
854                    we must force PIO into PIO0 */
855
856                 if (adev->pio_mode < needed_pio[mwdma])
857                         /* Enable DMA timing only */
858                         control |= 8;   /* PIO cycles in PIO0 */
859
860                 if (adev->devno) {      /* Slave */
861                         master_data &= 0xFF4F;  /* Mask out IORDY|TIME1|DMAONLY */
862                         master_data |= control << 4;
863                         pci_read_config_byte(dev, 0x44, &slave_data);
864                         slave_data &= (0x0F + 0xE1 * ap->port_no);
865                         /* Load the matching timing */
866                         slave_data |= ((timings[pio][0] << 2) | timings[pio][1]) << (ap->port_no ? 4 : 0);
867                         pci_write_config_byte(dev, 0x44, slave_data);
868                 } else {        /* Master */
869                         master_data &= 0xCCF4;  /* Mask out IORDY|TIME1|DMAONLY
870                                                    and master timing bits */
871                         master_data |= control;
872                         master_data |=
873                                 (timings[pio][0] << 12) |
874                                 (timings[pio][1] << 8);
875                 }
876                 udma_enable &= ~(1 << devid);
877                 pci_write_config_word(dev, master_port, master_data);
878         }
879         /* Don't scribble on 0x48 if the controller does not support UDMA */
880         if (ap->udma_mask)
881                 pci_write_config_byte(dev, 0x48, udma_enable);
882 }
883
884 /**
885  *      piix_set_dmamode - Initialize host controller PATA DMA timings
886  *      @ap: Port whose timings we are configuring
887  *      @adev: um
888  *
889  *      Set MW/UDMA mode for device, in host controller PCI config space.
890  *
891  *      LOCKING:
892  *      None (inherited from caller).
893  */
894
895 static void piix_set_dmamode (struct ata_port *ap, struct ata_device *adev)
896 {
897         do_pata_set_dmamode(ap, adev, 0);
898 }
899
900 /**
901  *      ich_set_dmamode - Initialize host controller PATA DMA timings
902  *      @ap: Port whose timings we are configuring
903  *      @adev: um
904  *
905  *      Set MW/UDMA mode for device, in host controller PCI config space.
906  *
907  *      LOCKING:
908  *      None (inherited from caller).
909  */
910
911 static void ich_set_dmamode (struct ata_port *ap, struct ata_device *adev)
912 {
913         do_pata_set_dmamode(ap, adev, 1);
914 }
915
916 #define AHCI_PCI_BAR 5
917 #define AHCI_GLOBAL_CTL 0x04
918 #define AHCI_ENABLE (1 << 31)
919 static int piix_disable_ahci(struct pci_dev *pdev)
920 {
921         void __iomem *mmio;
922         u32 tmp;
923         int rc = 0;
924
925         /* BUG: pci_enable_device has not yet been called.  This
926          * works because this device is usually set up by BIOS.
927          */
928
929         if (!pci_resource_start(pdev, AHCI_PCI_BAR) ||
930             !pci_resource_len(pdev, AHCI_PCI_BAR))
931                 return 0;
932
933         mmio = pci_iomap(pdev, AHCI_PCI_BAR, 64);
934         if (!mmio)
935                 return -ENOMEM;
936
937         tmp = readl(mmio + AHCI_GLOBAL_CTL);
938         if (tmp & AHCI_ENABLE) {
939                 tmp &= ~AHCI_ENABLE;
940                 writel(tmp, mmio + AHCI_GLOBAL_CTL);
941
942                 tmp = readl(mmio + AHCI_GLOBAL_CTL);
943                 if (tmp & AHCI_ENABLE)
944                         rc = -EIO;
945         }
946
947         pci_iounmap(pdev, mmio);
948         return rc;
949 }
950
951 /**
952  *      piix_check_450nx_errata -       Check for problem 450NX setup
953  *      @ata_dev: the PCI device to check
954  *
955  *      Check for the present of 450NX errata #19 and errata #25. If
956  *      they are found return an error code so we can turn off DMA
957  */
958
959 static int __devinit piix_check_450nx_errata(struct pci_dev *ata_dev)
960 {
961         struct pci_dev *pdev = NULL;
962         u16 cfg;
963         u8 rev;
964         int no_piix_dma = 0;
965
966         while((pdev = pci_get_device(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82454NX, pdev)) != NULL)
967         {
968                 /* Look for 450NX PXB. Check for problem configurations
969                    A PCI quirk checks bit 6 already */
970                 pci_read_config_byte(pdev, PCI_REVISION_ID, &rev);
971                 pci_read_config_word(pdev, 0x41, &cfg);
972                 /* Only on the original revision: IDE DMA can hang */
973                 if (rev == 0x00)
974                         no_piix_dma = 1;
975                 /* On all revisions below 5 PXB bus lock must be disabled for IDE */
976                 else if (cfg & (1<<14) && rev < 5)
977                         no_piix_dma = 2;
978         }
979         if (no_piix_dma)
980                 dev_printk(KERN_WARNING, &ata_dev->dev, "450NX errata present, disabling IDE DMA.\n");
981         if (no_piix_dma == 2)
982                 dev_printk(KERN_WARNING, &ata_dev->dev, "A BIOS update may resolve this.\n");
983         return no_piix_dma;
984 }
985
986 static void __devinit piix_init_pcs(struct pci_dev *pdev,
987                                     struct ata_port_info *pinfo,
988                                     const struct piix_map_db *map_db)
989 {
990         u16 pcs, new_pcs;
991
992         pci_read_config_word(pdev, ICH5_PCS, &pcs);
993
994         new_pcs = pcs | map_db->port_enable;
995
996         if (new_pcs != pcs) {
997                 DPRINTK("updating PCS from 0x%x to 0x%x\n", pcs, new_pcs);
998                 pci_write_config_word(pdev, ICH5_PCS, new_pcs);
999                 msleep(150);
1000         }
1001 }
1002
1003 static void __devinit piix_init_sata_map(struct pci_dev *pdev,
1004                                          struct ata_port_info *pinfo,
1005                                          const struct piix_map_db *map_db)
1006 {
1007         struct piix_host_priv *hpriv = pinfo[0].private_data;
1008         const unsigned int *map;
1009         int i, invalid_map = 0;
1010         u8 map_value;
1011
1012         pci_read_config_byte(pdev, ICH5_PMR, &map_value);
1013
1014         map = map_db->map[map_value & map_db->mask];
1015
1016         dev_printk(KERN_INFO, &pdev->dev, "MAP [");
1017         for (i = 0; i < 4; i++) {
1018                 switch (map[i]) {
1019                 case RV:
1020                         invalid_map = 1;
1021                         printk(" XX");
1022                         break;
1023
1024                 case NA:
1025                         printk(" --");
1026                         break;
1027
1028                 case IDE:
1029                         WARN_ON((i & 1) || map[i + 1] != IDE);
1030                         pinfo[i / 2] = piix_port_info[ich_pata_100];
1031                         pinfo[i / 2].private_data = hpriv;
1032                         i++;
1033                         printk(" IDE IDE");
1034                         break;
1035
1036                 default:
1037                         printk(" P%d", map[i]);
1038                         if (i & 1)
1039                                 pinfo[i / 2].flags |= ATA_FLAG_SLAVE_POSS;
1040                         break;
1041                 }
1042         }
1043         printk(" ]\n");
1044
1045         if (invalid_map)
1046                 dev_printk(KERN_ERR, &pdev->dev,
1047                            "invalid MAP value %u\n", map_value);
1048
1049         hpriv->map = map;
1050 }
1051
1052 /**
1053  *      piix_init_one - Register PIIX ATA PCI device with kernel services
1054  *      @pdev: PCI device to register
1055  *      @ent: Entry in piix_pci_tbl matching with @pdev
1056  *
1057  *      Called from kernel PCI layer.  We probe for combined mode (sigh),
1058  *      and then hand over control to libata, for it to do the rest.
1059  *
1060  *      LOCKING:
1061  *      Inherited from PCI layer (may sleep).
1062  *
1063  *      RETURNS:
1064  *      Zero on success, or -ERRNO value.
1065  */
1066
1067 static int piix_init_one (struct pci_dev *pdev, const struct pci_device_id *ent)
1068 {
1069         static int printed_version;
1070         struct device *dev = &pdev->dev;
1071         struct ata_port_info port_info[2];
1072         struct ata_port_info *ppinfo[2] = { &port_info[0], &port_info[1] };
1073         struct piix_host_priv *hpriv;
1074         unsigned long port_flags;
1075
1076         if (!printed_version++)
1077                 dev_printk(KERN_DEBUG, &pdev->dev,
1078                            "version " DRV_VERSION "\n");
1079
1080         /* no hotplugging support (FIXME) */
1081         if (!in_module_init)
1082                 return -ENODEV;
1083
1084         hpriv = devm_kzalloc(dev, sizeof(*hpriv), GFP_KERNEL);
1085         if (!hpriv)
1086                 return -ENOMEM;
1087
1088         port_info[0] = piix_port_info[ent->driver_data];
1089         port_info[1] = piix_port_info[ent->driver_data];
1090         port_info[0].private_data = hpriv;
1091         port_info[1].private_data = hpriv;
1092
1093         port_flags = port_info[0].flags;
1094
1095         if (port_flags & PIIX_FLAG_AHCI) {
1096                 u8 tmp;
1097                 pci_read_config_byte(pdev, PIIX_SCC, &tmp);
1098                 if (tmp == PIIX_AHCI_DEVICE) {
1099                         int rc = piix_disable_ahci(pdev);
1100                         if (rc)
1101                                 return rc;
1102                 }
1103         }
1104
1105         /* Initialize SATA map */
1106         if (port_flags & ATA_FLAG_SATA) {
1107                 piix_init_sata_map(pdev, port_info,
1108                                    piix_map_db_table[ent->driver_data]);
1109                 piix_init_pcs(pdev, port_info,
1110                               piix_map_db_table[ent->driver_data]);
1111         }
1112
1113         /* On ICH5, some BIOSen disable the interrupt using the
1114          * PCI_COMMAND_INTX_DISABLE bit added in PCI 2.3.
1115          * On ICH6, this bit has the same effect, but only when
1116          * MSI is disabled (and it is disabled, as we don't use
1117          * message-signalled interrupts currently).
1118          */
1119         if (port_flags & PIIX_FLAG_CHECKINTR)
1120                 pci_intx(pdev, 1);
1121
1122         if (piix_check_450nx_errata(pdev)) {
1123                 /* This writes into the master table but it does not
1124                    really matter for this errata as we will apply it to
1125                    all the PIIX devices on the board */
1126                 port_info[0].mwdma_mask = 0;
1127                 port_info[0].udma_mask = 0;
1128                 port_info[1].mwdma_mask = 0;
1129                 port_info[1].udma_mask = 0;
1130         }
1131         return ata_pci_init_one(pdev, ppinfo, 2);
1132 }
1133
1134 static int __init piix_init(void)
1135 {
1136         int rc;
1137
1138         DPRINTK("pci_register_driver\n");
1139         rc = pci_register_driver(&piix_pci_driver);
1140         if (rc)
1141                 return rc;
1142
1143         in_module_init = 0;
1144
1145         DPRINTK("done\n");
1146         return 0;
1147 }
1148
1149 static void __exit piix_exit(void)
1150 {
1151         pci_unregister_driver(&piix_pci_driver);
1152 }
1153
1154 module_init(piix_init);
1155 module_exit(piix_exit);