libata: add deadline support to prereset and reset methods
[linux-2.6.git] / drivers / ata / ahci.c
1 /*
2  *  ahci.c - AHCI SATA support
3  *
4  *  Maintained by:  Jeff Garzik <jgarzik@pobox.com>
5  *                  Please ALWAYS copy linux-ide@vger.kernel.org
6  *                  on emails.
7  *
8  *  Copyright 2004-2005 Red Hat, Inc.
9  *
10  *
11  *  This program is free software; you can redistribute it and/or modify
12  *  it under the terms of the GNU General Public License as published by
13  *  the Free Software Foundation; either version 2, or (at your option)
14  *  any later version.
15  *
16  *  This program is distributed in the hope that it will be useful,
17  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
18  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
19  *  GNU General Public License for more details.
20  *
21  *  You should have received a copy of the GNU General Public License
22  *  along with this program; see the file COPYING.  If not, write to
23  *  the Free Software Foundation, 675 Mass Ave, Cambridge, MA 02139, USA.
24  *
25  *
26  * libata documentation is available via 'make {ps|pdf}docs',
27  * as Documentation/DocBook/libata.*
28  *
29  * AHCI hardware documentation:
30  * http://www.intel.com/technology/serialata/pdf/rev1_0.pdf
31  * http://www.intel.com/technology/serialata/pdf/rev1_1.pdf
32  *
33  */
34
35 #include <linux/kernel.h>
36 #include <linux/module.h>
37 #include <linux/pci.h>
38 #include <linux/init.h>
39 #include <linux/blkdev.h>
40 #include <linux/delay.h>
41 #include <linux/interrupt.h>
42 #include <linux/dma-mapping.h>
43 #include <linux/device.h>
44 #include <scsi/scsi_host.h>
45 #include <scsi/scsi_cmnd.h>
46 #include <linux/libata.h>
47
48 #define DRV_NAME        "ahci"
49 #define DRV_VERSION     "2.1"
50
51
52 enum {
53         AHCI_PCI_BAR            = 5,
54         AHCI_MAX_PORTS          = 32,
55         AHCI_MAX_SG             = 168, /* hardware max is 64K */
56         AHCI_DMA_BOUNDARY       = 0xffffffff,
57         AHCI_USE_CLUSTERING     = 0,
58         AHCI_MAX_CMDS           = 32,
59         AHCI_CMD_SZ             = 32,
60         AHCI_CMD_SLOT_SZ        = AHCI_MAX_CMDS * AHCI_CMD_SZ,
61         AHCI_RX_FIS_SZ          = 256,
62         AHCI_CMD_TBL_CDB        = 0x40,
63         AHCI_CMD_TBL_HDR_SZ     = 0x80,
64         AHCI_CMD_TBL_SZ         = AHCI_CMD_TBL_HDR_SZ + (AHCI_MAX_SG * 16),
65         AHCI_CMD_TBL_AR_SZ      = AHCI_CMD_TBL_SZ * AHCI_MAX_CMDS,
66         AHCI_PORT_PRIV_DMA_SZ   = AHCI_CMD_SLOT_SZ + AHCI_CMD_TBL_AR_SZ +
67                                   AHCI_RX_FIS_SZ,
68         AHCI_IRQ_ON_SG          = (1 << 31),
69         AHCI_CMD_ATAPI          = (1 << 5),
70         AHCI_CMD_WRITE          = (1 << 6),
71         AHCI_CMD_PREFETCH       = (1 << 7),
72         AHCI_CMD_RESET          = (1 << 8),
73         AHCI_CMD_CLR_BUSY       = (1 << 10),
74
75         RX_FIS_D2H_REG          = 0x40, /* offset of D2H Register FIS data */
76         RX_FIS_SDB              = 0x58, /* offset of SDB FIS data */
77         RX_FIS_UNK              = 0x60, /* offset of Unknown FIS data */
78
79         board_ahci              = 0,
80         board_ahci_pi           = 1,
81         board_ahci_vt8251       = 2,
82         board_ahci_ign_iferr    = 3,
83         board_ahci_sb600        = 4,
84
85         /* global controller registers */
86         HOST_CAP                = 0x00, /* host capabilities */
87         HOST_CTL                = 0x04, /* global host control */
88         HOST_IRQ_STAT           = 0x08, /* interrupt status */
89         HOST_PORTS_IMPL         = 0x0c, /* bitmap of implemented ports */
90         HOST_VERSION            = 0x10, /* AHCI spec. version compliancy */
91
92         /* HOST_CTL bits */
93         HOST_RESET              = (1 << 0),  /* reset controller; self-clear */
94         HOST_IRQ_EN             = (1 << 1),  /* global IRQ enable */
95         HOST_AHCI_EN            = (1 << 31), /* AHCI enabled */
96
97         /* HOST_CAP bits */
98         HOST_CAP_SSC            = (1 << 14), /* Slumber capable */
99         HOST_CAP_CLO            = (1 << 24), /* Command List Override support */
100         HOST_CAP_SSS            = (1 << 27), /* Staggered Spin-up */
101         HOST_CAP_NCQ            = (1 << 30), /* Native Command Queueing */
102         HOST_CAP_64             = (1 << 31), /* PCI DAC (64-bit DMA) support */
103
104         /* registers for each SATA port */
105         PORT_LST_ADDR           = 0x00, /* command list DMA addr */
106         PORT_LST_ADDR_HI        = 0x04, /* command list DMA addr hi */
107         PORT_FIS_ADDR           = 0x08, /* FIS rx buf addr */
108         PORT_FIS_ADDR_HI        = 0x0c, /* FIS rx buf addr hi */
109         PORT_IRQ_STAT           = 0x10, /* interrupt status */
110         PORT_IRQ_MASK           = 0x14, /* interrupt enable/disable mask */
111         PORT_CMD                = 0x18, /* port command */
112         PORT_TFDATA             = 0x20, /* taskfile data */
113         PORT_SIG                = 0x24, /* device TF signature */
114         PORT_CMD_ISSUE          = 0x38, /* command issue */
115         PORT_SCR                = 0x28, /* SATA phy register block */
116         PORT_SCR_STAT           = 0x28, /* SATA phy register: SStatus */
117         PORT_SCR_CTL            = 0x2c, /* SATA phy register: SControl */
118         PORT_SCR_ERR            = 0x30, /* SATA phy register: SError */
119         PORT_SCR_ACT            = 0x34, /* SATA phy register: SActive */
120
121         /* PORT_IRQ_{STAT,MASK} bits */
122         PORT_IRQ_COLD_PRES      = (1 << 31), /* cold presence detect */
123         PORT_IRQ_TF_ERR         = (1 << 30), /* task file error */
124         PORT_IRQ_HBUS_ERR       = (1 << 29), /* host bus fatal error */
125         PORT_IRQ_HBUS_DATA_ERR  = (1 << 28), /* host bus data error */
126         PORT_IRQ_IF_ERR         = (1 << 27), /* interface fatal error */
127         PORT_IRQ_IF_NONFATAL    = (1 << 26), /* interface non-fatal error */
128         PORT_IRQ_OVERFLOW       = (1 << 24), /* xfer exhausted available S/G */
129         PORT_IRQ_BAD_PMP        = (1 << 23), /* incorrect port multiplier */
130
131         PORT_IRQ_PHYRDY         = (1 << 22), /* PhyRdy changed */
132         PORT_IRQ_DEV_ILCK       = (1 << 7), /* device interlock */
133         PORT_IRQ_CONNECT        = (1 << 6), /* port connect change status */
134         PORT_IRQ_SG_DONE        = (1 << 5), /* descriptor processed */
135         PORT_IRQ_UNK_FIS        = (1 << 4), /* unknown FIS rx'd */
136         PORT_IRQ_SDB_FIS        = (1 << 3), /* Set Device Bits FIS rx'd */
137         PORT_IRQ_DMAS_FIS       = (1 << 2), /* DMA Setup FIS rx'd */
138         PORT_IRQ_PIOS_FIS       = (1 << 1), /* PIO Setup FIS rx'd */
139         PORT_IRQ_D2H_REG_FIS    = (1 << 0), /* D2H Register FIS rx'd */
140
141         PORT_IRQ_FREEZE         = PORT_IRQ_HBUS_ERR |
142                                   PORT_IRQ_IF_ERR |
143                                   PORT_IRQ_CONNECT |
144                                   PORT_IRQ_PHYRDY |
145                                   PORT_IRQ_UNK_FIS,
146         PORT_IRQ_ERROR          = PORT_IRQ_FREEZE |
147                                   PORT_IRQ_TF_ERR |
148                                   PORT_IRQ_HBUS_DATA_ERR,
149         DEF_PORT_IRQ            = PORT_IRQ_ERROR | PORT_IRQ_SG_DONE |
150                                   PORT_IRQ_SDB_FIS | PORT_IRQ_DMAS_FIS |
151                                   PORT_IRQ_PIOS_FIS | PORT_IRQ_D2H_REG_FIS,
152
153         /* PORT_CMD bits */
154         PORT_CMD_ATAPI          = (1 << 24), /* Device is ATAPI */
155         PORT_CMD_LIST_ON        = (1 << 15), /* cmd list DMA engine running */
156         PORT_CMD_FIS_ON         = (1 << 14), /* FIS DMA engine running */
157         PORT_CMD_FIS_RX         = (1 << 4), /* Enable FIS receive DMA engine */
158         PORT_CMD_CLO            = (1 << 3), /* Command list override */
159         PORT_CMD_POWER_ON       = (1 << 2), /* Power up device */
160         PORT_CMD_SPIN_UP        = (1 << 1), /* Spin up device */
161         PORT_CMD_START          = (1 << 0), /* Enable port DMA engine */
162
163         PORT_CMD_ICC_MASK       = (0xf << 28), /* i/f ICC state mask */
164         PORT_CMD_ICC_ACTIVE     = (0x1 << 28), /* Put i/f in active state */
165         PORT_CMD_ICC_PARTIAL    = (0x2 << 28), /* Put i/f in partial state */
166         PORT_CMD_ICC_SLUMBER    = (0x6 << 28), /* Put i/f in slumber state */
167
168         /* ap->flags bits */
169         AHCI_FLAG_NO_NCQ                = (1 << 24),
170         AHCI_FLAG_IGN_IRQ_IF_ERR        = (1 << 25), /* ignore IRQ_IF_ERR */
171         AHCI_FLAG_HONOR_PI              = (1 << 26), /* honor PORTS_IMPL */
172         AHCI_FLAG_IGN_SERR_INTERNAL     = (1 << 27), /* ignore SERR_INTERNAL */
173
174         AHCI_FLAG_COMMON                = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
175                                           ATA_FLAG_MMIO | ATA_FLAG_PIO_DMA |
176                                           ATA_FLAG_SKIP_D2H_BSY,
177 };
178
179 struct ahci_cmd_hdr {
180         u32                     opts;
181         u32                     status;
182         u32                     tbl_addr;
183         u32                     tbl_addr_hi;
184         u32                     reserved[4];
185 };
186
187 struct ahci_sg {
188         u32                     addr;
189         u32                     addr_hi;
190         u32                     reserved;
191         u32                     flags_size;
192 };
193
194 struct ahci_host_priv {
195         u32                     cap;            /* cap to use */
196         u32                     port_map;       /* port map to use */
197         u32                     saved_cap;      /* saved initial cap */
198         u32                     saved_port_map; /* saved initial port_map */
199 };
200
201 struct ahci_port_priv {
202         struct ahci_cmd_hdr     *cmd_slot;
203         dma_addr_t              cmd_slot_dma;
204         void                    *cmd_tbl;
205         dma_addr_t              cmd_tbl_dma;
206         void                    *rx_fis;
207         dma_addr_t              rx_fis_dma;
208         /* for NCQ spurious interrupt analysis */
209         unsigned int            ncq_saw_d2h:1;
210         unsigned int            ncq_saw_dmas:1;
211         unsigned int            ncq_saw_sdb:1;
212 };
213
214 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg);
215 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg, u32 val);
216 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent);
217 static unsigned int ahci_qc_issue(struct ata_queued_cmd *qc);
218 static void ahci_irq_clear(struct ata_port *ap);
219 static int ahci_port_start(struct ata_port *ap);
220 static void ahci_port_stop(struct ata_port *ap);
221 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf);
222 static void ahci_qc_prep(struct ata_queued_cmd *qc);
223 static u8 ahci_check_status(struct ata_port *ap);
224 static void ahci_freeze(struct ata_port *ap);
225 static void ahci_thaw(struct ata_port *ap);
226 static void ahci_error_handler(struct ata_port *ap);
227 static void ahci_vt8251_error_handler(struct ata_port *ap);
228 static void ahci_post_internal_cmd(struct ata_queued_cmd *qc);
229 #ifdef CONFIG_PM
230 static int ahci_port_suspend(struct ata_port *ap, pm_message_t mesg);
231 static int ahci_port_resume(struct ata_port *ap);
232 static int ahci_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg);
233 static int ahci_pci_device_resume(struct pci_dev *pdev);
234 #endif
235
236 static struct scsi_host_template ahci_sht = {
237         .module                 = THIS_MODULE,
238         .name                   = DRV_NAME,
239         .ioctl                  = ata_scsi_ioctl,
240         .queuecommand           = ata_scsi_queuecmd,
241         .change_queue_depth     = ata_scsi_change_queue_depth,
242         .can_queue              = AHCI_MAX_CMDS - 1,
243         .this_id                = ATA_SHT_THIS_ID,
244         .sg_tablesize           = AHCI_MAX_SG,
245         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
246         .emulated               = ATA_SHT_EMULATED,
247         .use_clustering         = AHCI_USE_CLUSTERING,
248         .proc_name              = DRV_NAME,
249         .dma_boundary           = AHCI_DMA_BOUNDARY,
250         .slave_configure        = ata_scsi_slave_config,
251         .slave_destroy          = ata_scsi_slave_destroy,
252         .bios_param             = ata_std_bios_param,
253 #ifdef CONFIG_PM
254         .suspend                = ata_scsi_device_suspend,
255         .resume                 = ata_scsi_device_resume,
256 #endif
257 };
258
259 static const struct ata_port_operations ahci_ops = {
260         .port_disable           = ata_port_disable,
261
262         .check_status           = ahci_check_status,
263         .check_altstatus        = ahci_check_status,
264         .dev_select             = ata_noop_dev_select,
265
266         .tf_read                = ahci_tf_read,
267
268         .qc_prep                = ahci_qc_prep,
269         .qc_issue               = ahci_qc_issue,
270
271         .irq_clear              = ahci_irq_clear,
272         .irq_on                 = ata_dummy_irq_on,
273         .irq_ack                = ata_dummy_irq_ack,
274
275         .scr_read               = ahci_scr_read,
276         .scr_write              = ahci_scr_write,
277
278         .freeze                 = ahci_freeze,
279         .thaw                   = ahci_thaw,
280
281         .error_handler          = ahci_error_handler,
282         .post_internal_cmd      = ahci_post_internal_cmd,
283
284 #ifdef CONFIG_PM
285         .port_suspend           = ahci_port_suspend,
286         .port_resume            = ahci_port_resume,
287 #endif
288
289         .port_start             = ahci_port_start,
290         .port_stop              = ahci_port_stop,
291 };
292
293 static const struct ata_port_operations ahci_vt8251_ops = {
294         .port_disable           = ata_port_disable,
295
296         .check_status           = ahci_check_status,
297         .check_altstatus        = ahci_check_status,
298         .dev_select             = ata_noop_dev_select,
299
300         .tf_read                = ahci_tf_read,
301
302         .qc_prep                = ahci_qc_prep,
303         .qc_issue               = ahci_qc_issue,
304
305         .irq_clear              = ahci_irq_clear,
306         .irq_on                 = ata_dummy_irq_on,
307         .irq_ack                = ata_dummy_irq_ack,
308
309         .scr_read               = ahci_scr_read,
310         .scr_write              = ahci_scr_write,
311
312         .freeze                 = ahci_freeze,
313         .thaw                   = ahci_thaw,
314
315         .error_handler          = ahci_vt8251_error_handler,
316         .post_internal_cmd      = ahci_post_internal_cmd,
317
318 #ifdef CONFIG_PM
319         .port_suspend           = ahci_port_suspend,
320         .port_resume            = ahci_port_resume,
321 #endif
322
323         .port_start             = ahci_port_start,
324         .port_stop              = ahci_port_stop,
325 };
326
327 static const struct ata_port_info ahci_port_info[] = {
328         /* board_ahci */
329         {
330                 .flags          = AHCI_FLAG_COMMON,
331                 .pio_mask       = 0x1f, /* pio0-4 */
332                 .udma_mask      = 0x7f, /* udma0-6 ; FIXME */
333                 .port_ops       = &ahci_ops,
334         },
335         /* board_ahci_pi */
336         {
337                 .flags          = AHCI_FLAG_COMMON | AHCI_FLAG_HONOR_PI,
338                 .pio_mask       = 0x1f, /* pio0-4 */
339                 .udma_mask      = 0x7f, /* udma0-6 ; FIXME */
340                 .port_ops       = &ahci_ops,
341         },
342         /* board_ahci_vt8251 */
343         {
344                 .flags          = AHCI_FLAG_COMMON | ATA_FLAG_HRST_TO_RESUME |
345                                   AHCI_FLAG_NO_NCQ,
346                 .pio_mask       = 0x1f, /* pio0-4 */
347                 .udma_mask      = 0x7f, /* udma0-6 ; FIXME */
348                 .port_ops       = &ahci_vt8251_ops,
349         },
350         /* board_ahci_ign_iferr */
351         {
352                 .flags          = AHCI_FLAG_COMMON | AHCI_FLAG_IGN_IRQ_IF_ERR,
353                 .pio_mask       = 0x1f, /* pio0-4 */
354                 .udma_mask      = 0x7f, /* udma0-6 ; FIXME */
355                 .port_ops       = &ahci_ops,
356         },
357         /* board_ahci_sb600 */
358         {
359                 .flags          = AHCI_FLAG_COMMON |
360                                   AHCI_FLAG_IGN_SERR_INTERNAL,
361                 .pio_mask       = 0x1f, /* pio0-4 */
362                 .udma_mask      = 0x7f, /* udma0-6 ; FIXME */
363                 .port_ops       = &ahci_ops,
364         },
365 };
366
367 static const struct pci_device_id ahci_pci_tbl[] = {
368         /* Intel */
369         { PCI_VDEVICE(INTEL, 0x2652), board_ahci }, /* ICH6 */
370         { PCI_VDEVICE(INTEL, 0x2653), board_ahci }, /* ICH6M */
371         { PCI_VDEVICE(INTEL, 0x27c1), board_ahci }, /* ICH7 */
372         { PCI_VDEVICE(INTEL, 0x27c5), board_ahci }, /* ICH7M */
373         { PCI_VDEVICE(INTEL, 0x27c3), board_ahci }, /* ICH7R */
374         { PCI_VDEVICE(AL, 0x5288), board_ahci_ign_iferr }, /* ULi M5288 */
375         { PCI_VDEVICE(INTEL, 0x2681), board_ahci }, /* ESB2 */
376         { PCI_VDEVICE(INTEL, 0x2682), board_ahci }, /* ESB2 */
377         { PCI_VDEVICE(INTEL, 0x2683), board_ahci }, /* ESB2 */
378         { PCI_VDEVICE(INTEL, 0x27c6), board_ahci }, /* ICH7-M DH */
379         { PCI_VDEVICE(INTEL, 0x2821), board_ahci_pi }, /* ICH8 */
380         { PCI_VDEVICE(INTEL, 0x2822), board_ahci_pi }, /* ICH8 */
381         { PCI_VDEVICE(INTEL, 0x2824), board_ahci_pi }, /* ICH8 */
382         { PCI_VDEVICE(INTEL, 0x2829), board_ahci_pi }, /* ICH8M */
383         { PCI_VDEVICE(INTEL, 0x282a), board_ahci_pi }, /* ICH8M */
384         { PCI_VDEVICE(INTEL, 0x2922), board_ahci_pi }, /* ICH9 */
385         { PCI_VDEVICE(INTEL, 0x2923), board_ahci_pi }, /* ICH9 */
386         { PCI_VDEVICE(INTEL, 0x2924), board_ahci_pi }, /* ICH9 */
387         { PCI_VDEVICE(INTEL, 0x2925), board_ahci_pi }, /* ICH9 */
388         { PCI_VDEVICE(INTEL, 0x2927), board_ahci_pi }, /* ICH9 */
389         { PCI_VDEVICE(INTEL, 0x2929), board_ahci_pi }, /* ICH9M */
390         { PCI_VDEVICE(INTEL, 0x292a), board_ahci_pi }, /* ICH9M */
391         { PCI_VDEVICE(INTEL, 0x292b), board_ahci_pi }, /* ICH9M */
392         { PCI_VDEVICE(INTEL, 0x292c), board_ahci_pi }, /* ICH9M */
393         { PCI_VDEVICE(INTEL, 0x292f), board_ahci_pi }, /* ICH9M */
394         { PCI_VDEVICE(INTEL, 0x294d), board_ahci_pi }, /* ICH9 */
395         { PCI_VDEVICE(INTEL, 0x294e), board_ahci_pi }, /* ICH9M */
396
397         /* JMicron 360/1/3/5/6, match class to avoid IDE function */
398         { PCI_VENDOR_ID_JMICRON, PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID,
399           PCI_CLASS_STORAGE_SATA_AHCI, 0xffffff, board_ahci_ign_iferr },
400
401         /* ATI */
402         { PCI_VDEVICE(ATI, 0x4380), board_ahci_sb600 }, /* ATI SB600 */
403
404         /* VIA */
405         { PCI_VDEVICE(VIA, 0x3349), board_ahci_vt8251 }, /* VIA VT8251 */
406         { PCI_VDEVICE(VIA, 0x6287), board_ahci_vt8251 }, /* VIA VT8251 */
407
408         /* NVIDIA */
409         { PCI_VDEVICE(NVIDIA, 0x044c), board_ahci },            /* MCP65 */
410         { PCI_VDEVICE(NVIDIA, 0x044d), board_ahci },            /* MCP65 */
411         { PCI_VDEVICE(NVIDIA, 0x044e), board_ahci },            /* MCP65 */
412         { PCI_VDEVICE(NVIDIA, 0x044f), board_ahci },            /* MCP65 */
413         { PCI_VDEVICE(NVIDIA, 0x045c), board_ahci },            /* MCP65 */
414         { PCI_VDEVICE(NVIDIA, 0x045d), board_ahci },            /* MCP65 */
415         { PCI_VDEVICE(NVIDIA, 0x045e), board_ahci },            /* MCP65 */
416         { PCI_VDEVICE(NVIDIA, 0x045f), board_ahci },            /* MCP65 */
417         { PCI_VDEVICE(NVIDIA, 0x0550), board_ahci },            /* MCP67 */
418         { PCI_VDEVICE(NVIDIA, 0x0551), board_ahci },            /* MCP67 */
419         { PCI_VDEVICE(NVIDIA, 0x0552), board_ahci },            /* MCP67 */
420         { PCI_VDEVICE(NVIDIA, 0x0553), board_ahci },            /* MCP67 */
421         { PCI_VDEVICE(NVIDIA, 0x0554), board_ahci },            /* MCP67 */
422         { PCI_VDEVICE(NVIDIA, 0x0555), board_ahci },            /* MCP67 */
423         { PCI_VDEVICE(NVIDIA, 0x0556), board_ahci },            /* MCP67 */
424         { PCI_VDEVICE(NVIDIA, 0x0557), board_ahci },            /* MCP67 */
425         { PCI_VDEVICE(NVIDIA, 0x0558), board_ahci },            /* MCP67 */
426         { PCI_VDEVICE(NVIDIA, 0x0559), board_ahci },            /* MCP67 */
427         { PCI_VDEVICE(NVIDIA, 0x055a), board_ahci },            /* MCP67 */
428         { PCI_VDEVICE(NVIDIA, 0x055b), board_ahci },            /* MCP67 */
429
430         /* SiS */
431         { PCI_VDEVICE(SI, 0x1184), board_ahci }, /* SiS 966 */
432         { PCI_VDEVICE(SI, 0x1185), board_ahci }, /* SiS 966 */
433         { PCI_VDEVICE(SI, 0x0186), board_ahci }, /* SiS 968 */
434
435         /* Generic, PCI class code for AHCI */
436         { PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID,
437           PCI_CLASS_STORAGE_SATA_AHCI, 0xffffff, board_ahci },
438
439         { }     /* terminate list */
440 };
441
442
443 static struct pci_driver ahci_pci_driver = {
444         .name                   = DRV_NAME,
445         .id_table               = ahci_pci_tbl,
446         .probe                  = ahci_init_one,
447         .remove                 = ata_pci_remove_one,
448 #ifdef CONFIG_PM
449         .suspend                = ahci_pci_device_suspend,
450         .resume                 = ahci_pci_device_resume,
451 #endif
452 };
453
454
455 static inline int ahci_nr_ports(u32 cap)
456 {
457         return (cap & 0x1f) + 1;
458 }
459
460 static inline void __iomem *ahci_port_base(struct ata_port *ap)
461 {
462         void __iomem *mmio = ap->host->iomap[AHCI_PCI_BAR];
463
464         return mmio + 0x100 + (ap->port_no * 0x80);
465 }
466
467 /**
468  *      ahci_save_initial_config - Save and fixup initial config values
469  *      @pdev: target PCI device
470  *      @pi: associated ATA port info
471  *      @hpriv: host private area to store config values
472  *
473  *      Some registers containing configuration info might be setup by
474  *      BIOS and might be cleared on reset.  This function saves the
475  *      initial values of those registers into @hpriv such that they
476  *      can be restored after controller reset.
477  *
478  *      If inconsistent, config values are fixed up by this function.
479  *
480  *      LOCKING:
481  *      None.
482  */
483 static void ahci_save_initial_config(struct pci_dev *pdev,
484                                      const struct ata_port_info *pi,
485                                      struct ahci_host_priv *hpriv)
486 {
487         void __iomem *mmio = pcim_iomap_table(pdev)[AHCI_PCI_BAR];
488         u32 cap, port_map;
489         int i;
490
491         /* Values prefixed with saved_ are written back to host after
492          * reset.  Values without are used for driver operation.
493          */
494         hpriv->saved_cap = cap = readl(mmio + HOST_CAP);
495         hpriv->saved_port_map = port_map = readl(mmio + HOST_PORTS_IMPL);
496
497         /* fixup zero port_map */
498         if (!port_map) {
499                 port_map = (1 << ahci_nr_ports(hpriv->cap)) - 1;
500                 dev_printk(KERN_WARNING, &pdev->dev,
501                            "PORTS_IMPL is zero, forcing 0x%x\n", port_map);
502
503                 /* write the fixed up value to the PI register */
504                 hpriv->saved_port_map = port_map;
505         }
506
507         /* cross check port_map and cap.n_ports */
508         if (pi->flags & AHCI_FLAG_HONOR_PI) {
509                 u32 tmp_port_map = port_map;
510                 int n_ports = ahci_nr_ports(cap);
511
512                 for (i = 0; i < AHCI_MAX_PORTS && n_ports; i++) {
513                         if (tmp_port_map & (1 << i)) {
514                                 n_ports--;
515                                 tmp_port_map &= ~(1 << i);
516                         }
517                 }
518
519                 /* Whine if inconsistent.  No need to update cap.
520                  * port_map is used to determine number of ports.
521                  */
522                 if (n_ports || tmp_port_map)
523                         dev_printk(KERN_WARNING, &pdev->dev,
524                                    "nr_ports (%u) and implemented port map "
525                                    "(0x%x) don't match\n",
526                                    ahci_nr_ports(cap), port_map);
527         } else {
528                 /* fabricate port_map from cap.nr_ports */
529                 port_map = (1 << ahci_nr_ports(cap)) - 1;
530         }
531
532         /* record values to use during operation */
533         hpriv->cap = cap;
534         hpriv->port_map = port_map;
535 }
536
537 /**
538  *      ahci_restore_initial_config - Restore initial config
539  *      @host: target ATA host
540  *
541  *      Restore initial config stored by ahci_save_initial_config().
542  *
543  *      LOCKING:
544  *      None.
545  */
546 static void ahci_restore_initial_config(struct ata_host *host)
547 {
548         struct ahci_host_priv *hpriv = host->private_data;
549         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
550
551         writel(hpriv->saved_cap, mmio + HOST_CAP);
552         writel(hpriv->saved_port_map, mmio + HOST_PORTS_IMPL);
553         (void) readl(mmio + HOST_PORTS_IMPL);   /* flush */
554 }
555
556 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg_in)
557 {
558         unsigned int sc_reg;
559
560         switch (sc_reg_in) {
561         case SCR_STATUS:        sc_reg = 0; break;
562         case SCR_CONTROL:       sc_reg = 1; break;
563         case SCR_ERROR:         sc_reg = 2; break;
564         case SCR_ACTIVE:        sc_reg = 3; break;
565         default:
566                 return 0xffffffffU;
567         }
568
569         return readl(ap->ioaddr.scr_addr + (sc_reg * 4));
570 }
571
572
573 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg_in,
574                                u32 val)
575 {
576         unsigned int sc_reg;
577
578         switch (sc_reg_in) {
579         case SCR_STATUS:        sc_reg = 0; break;
580         case SCR_CONTROL:       sc_reg = 1; break;
581         case SCR_ERROR:         sc_reg = 2; break;
582         case SCR_ACTIVE:        sc_reg = 3; break;
583         default:
584                 return;
585         }
586
587         writel(val, ap->ioaddr.scr_addr + (sc_reg * 4));
588 }
589
590 static void ahci_start_engine(struct ata_port *ap)
591 {
592         void __iomem *port_mmio = ahci_port_base(ap);
593         u32 tmp;
594
595         /* start DMA */
596         tmp = readl(port_mmio + PORT_CMD);
597         tmp |= PORT_CMD_START;
598         writel(tmp, port_mmio + PORT_CMD);
599         readl(port_mmio + PORT_CMD); /* flush */
600 }
601
602 static int ahci_stop_engine(struct ata_port *ap)
603 {
604         void __iomem *port_mmio = ahci_port_base(ap);
605         u32 tmp;
606
607         tmp = readl(port_mmio + PORT_CMD);
608
609         /* check if the HBA is idle */
610         if ((tmp & (PORT_CMD_START | PORT_CMD_LIST_ON)) == 0)
611                 return 0;
612
613         /* setting HBA to idle */
614         tmp &= ~PORT_CMD_START;
615         writel(tmp, port_mmio + PORT_CMD);
616
617         /* wait for engine to stop. This could be as long as 500 msec */
618         tmp = ata_wait_register(port_mmio + PORT_CMD,
619                                 PORT_CMD_LIST_ON, PORT_CMD_LIST_ON, 1, 500);
620         if (tmp & PORT_CMD_LIST_ON)
621                 return -EIO;
622
623         return 0;
624 }
625
626 static void ahci_start_fis_rx(struct ata_port *ap)
627 {
628         void __iomem *port_mmio = ahci_port_base(ap);
629         struct ahci_host_priv *hpriv = ap->host->private_data;
630         struct ahci_port_priv *pp = ap->private_data;
631         u32 tmp;
632
633         /* set FIS registers */
634         if (hpriv->cap & HOST_CAP_64)
635                 writel((pp->cmd_slot_dma >> 16) >> 16,
636                        port_mmio + PORT_LST_ADDR_HI);
637         writel(pp->cmd_slot_dma & 0xffffffff, port_mmio + PORT_LST_ADDR);
638
639         if (hpriv->cap & HOST_CAP_64)
640                 writel((pp->rx_fis_dma >> 16) >> 16,
641                        port_mmio + PORT_FIS_ADDR_HI);
642         writel(pp->rx_fis_dma & 0xffffffff, port_mmio + PORT_FIS_ADDR);
643
644         /* enable FIS reception */
645         tmp = readl(port_mmio + PORT_CMD);
646         tmp |= PORT_CMD_FIS_RX;
647         writel(tmp, port_mmio + PORT_CMD);
648
649         /* flush */
650         readl(port_mmio + PORT_CMD);
651 }
652
653 static int ahci_stop_fis_rx(struct ata_port *ap)
654 {
655         void __iomem *port_mmio = ahci_port_base(ap);
656         u32 tmp;
657
658         /* disable FIS reception */
659         tmp = readl(port_mmio + PORT_CMD);
660         tmp &= ~PORT_CMD_FIS_RX;
661         writel(tmp, port_mmio + PORT_CMD);
662
663         /* wait for completion, spec says 500ms, give it 1000 */
664         tmp = ata_wait_register(port_mmio + PORT_CMD, PORT_CMD_FIS_ON,
665                                 PORT_CMD_FIS_ON, 10, 1000);
666         if (tmp & PORT_CMD_FIS_ON)
667                 return -EBUSY;
668
669         return 0;
670 }
671
672 static void ahci_power_up(struct ata_port *ap)
673 {
674         struct ahci_host_priv *hpriv = ap->host->private_data;
675         void __iomem *port_mmio = ahci_port_base(ap);
676         u32 cmd;
677
678         cmd = readl(port_mmio + PORT_CMD) & ~PORT_CMD_ICC_MASK;
679
680         /* spin up device */
681         if (hpriv->cap & HOST_CAP_SSS) {
682                 cmd |= PORT_CMD_SPIN_UP;
683                 writel(cmd, port_mmio + PORT_CMD);
684         }
685
686         /* wake up link */
687         writel(cmd | PORT_CMD_ICC_ACTIVE, port_mmio + PORT_CMD);
688 }
689
690 #ifdef CONFIG_PM
691 static void ahci_power_down(struct ata_port *ap)
692 {
693         struct ahci_host_priv *hpriv = ap->host->private_data;
694         void __iomem *port_mmio = ahci_port_base(ap);
695         u32 cmd, scontrol;
696
697         if (!(hpriv->cap & HOST_CAP_SSS))
698                 return;
699
700         /* put device into listen mode, first set PxSCTL.DET to 0 */
701         scontrol = readl(port_mmio + PORT_SCR_CTL);
702         scontrol &= ~0xf;
703         writel(scontrol, port_mmio + PORT_SCR_CTL);
704
705         /* then set PxCMD.SUD to 0 */
706         cmd = readl(port_mmio + PORT_CMD) & ~PORT_CMD_ICC_MASK;
707         cmd &= ~PORT_CMD_SPIN_UP;
708         writel(cmd, port_mmio + PORT_CMD);
709 }
710 #endif
711
712 static void ahci_init_port(struct ata_port *ap)
713 {
714         /* enable FIS reception */
715         ahci_start_fis_rx(ap);
716
717         /* enable DMA */
718         ahci_start_engine(ap);
719 }
720
721 static int ahci_deinit_port(struct ata_port *ap, const char **emsg)
722 {
723         int rc;
724
725         /* disable DMA */
726         rc = ahci_stop_engine(ap);
727         if (rc) {
728                 *emsg = "failed to stop engine";
729                 return rc;
730         }
731
732         /* disable FIS reception */
733         rc = ahci_stop_fis_rx(ap);
734         if (rc) {
735                 *emsg = "failed stop FIS RX";
736                 return rc;
737         }
738
739         return 0;
740 }
741
742 static int ahci_reset_controller(struct ata_host *host)
743 {
744         struct pci_dev *pdev = to_pci_dev(host->dev);
745         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
746         u32 tmp;
747
748         /* global controller reset */
749         tmp = readl(mmio + HOST_CTL);
750         if ((tmp & HOST_RESET) == 0) {
751                 writel(tmp | HOST_RESET, mmio + HOST_CTL);
752                 readl(mmio + HOST_CTL); /* flush */
753         }
754
755         /* reset must complete within 1 second, or
756          * the hardware should be considered fried.
757          */
758         ssleep(1);
759
760         tmp = readl(mmio + HOST_CTL);
761         if (tmp & HOST_RESET) {
762                 dev_printk(KERN_ERR, host->dev,
763                            "controller reset failed (0x%x)\n", tmp);
764                 return -EIO;
765         }
766
767         /* turn on AHCI mode */
768         writel(HOST_AHCI_EN, mmio + HOST_CTL);
769         (void) readl(mmio + HOST_CTL);  /* flush */
770
771         /* some registers might be cleared on reset.  restore initial values */
772         ahci_restore_initial_config(host);
773
774         if (pdev->vendor == PCI_VENDOR_ID_INTEL) {
775                 u16 tmp16;
776
777                 /* configure PCS */
778                 pci_read_config_word(pdev, 0x92, &tmp16);
779                 tmp16 |= 0xf;
780                 pci_write_config_word(pdev, 0x92, tmp16);
781         }
782
783         return 0;
784 }
785
786 static void ahci_init_controller(struct ata_host *host)
787 {
788         struct pci_dev *pdev = to_pci_dev(host->dev);
789         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
790         int i, rc;
791         u32 tmp;
792
793         for (i = 0; i < host->n_ports; i++) {
794                 struct ata_port *ap = host->ports[i];
795                 void __iomem *port_mmio = ahci_port_base(ap);
796                 const char *emsg = NULL;
797
798                 if (ata_port_is_dummy(ap))
799                         continue;
800
801                 /* make sure port is not active */
802                 rc = ahci_deinit_port(ap, &emsg);
803                 if (rc)
804                         dev_printk(KERN_WARNING, &pdev->dev,
805                                    "%s (%d)\n", emsg, rc);
806
807                 /* clear SError */
808                 tmp = readl(port_mmio + PORT_SCR_ERR);
809                 VPRINTK("PORT_SCR_ERR 0x%x\n", tmp);
810                 writel(tmp, port_mmio + PORT_SCR_ERR);
811
812                 /* clear port IRQ */
813                 tmp = readl(port_mmio + PORT_IRQ_STAT);
814                 VPRINTK("PORT_IRQ_STAT 0x%x\n", tmp);
815                 if (tmp)
816                         writel(tmp, port_mmio + PORT_IRQ_STAT);
817
818                 writel(1 << i, mmio + HOST_IRQ_STAT);
819         }
820
821         tmp = readl(mmio + HOST_CTL);
822         VPRINTK("HOST_CTL 0x%x\n", tmp);
823         writel(tmp | HOST_IRQ_EN, mmio + HOST_CTL);
824         tmp = readl(mmio + HOST_CTL);
825         VPRINTK("HOST_CTL 0x%x\n", tmp);
826 }
827
828 static unsigned int ahci_dev_classify(struct ata_port *ap)
829 {
830         void __iomem *port_mmio = ahci_port_base(ap);
831         struct ata_taskfile tf;
832         u32 tmp;
833
834         tmp = readl(port_mmio + PORT_SIG);
835         tf.lbah         = (tmp >> 24)   & 0xff;
836         tf.lbam         = (tmp >> 16)   & 0xff;
837         tf.lbal         = (tmp >> 8)    & 0xff;
838         tf.nsect        = (tmp)         & 0xff;
839
840         return ata_dev_classify(&tf);
841 }
842
843 static void ahci_fill_cmd_slot(struct ahci_port_priv *pp, unsigned int tag,
844                                u32 opts)
845 {
846         dma_addr_t cmd_tbl_dma;
847
848         cmd_tbl_dma = pp->cmd_tbl_dma + tag * AHCI_CMD_TBL_SZ;
849
850         pp->cmd_slot[tag].opts = cpu_to_le32(opts);
851         pp->cmd_slot[tag].status = 0;
852         pp->cmd_slot[tag].tbl_addr = cpu_to_le32(cmd_tbl_dma & 0xffffffff);
853         pp->cmd_slot[tag].tbl_addr_hi = cpu_to_le32((cmd_tbl_dma >> 16) >> 16);
854 }
855
856 static int ahci_clo(struct ata_port *ap)
857 {
858         void __iomem *port_mmio = ap->ioaddr.cmd_addr;
859         struct ahci_host_priv *hpriv = ap->host->private_data;
860         u32 tmp;
861
862         if (!(hpriv->cap & HOST_CAP_CLO))
863                 return -EOPNOTSUPP;
864
865         tmp = readl(port_mmio + PORT_CMD);
866         tmp |= PORT_CMD_CLO;
867         writel(tmp, port_mmio + PORT_CMD);
868
869         tmp = ata_wait_register(port_mmio + PORT_CMD,
870                                 PORT_CMD_CLO, PORT_CMD_CLO, 1, 500);
871         if (tmp & PORT_CMD_CLO)
872                 return -EIO;
873
874         return 0;
875 }
876
877 static int ahci_softreset(struct ata_port *ap, unsigned int *class,
878                           unsigned long deadline)
879 {
880         struct ahci_port_priv *pp = ap->private_data;
881         void __iomem *port_mmio = ahci_port_base(ap);
882         const u32 cmd_fis_len = 5; /* five dwords */
883         const char *reason = NULL;
884         struct ata_taskfile tf;
885         u32 tmp;
886         u8 *fis;
887         int rc;
888
889         DPRINTK("ENTER\n");
890
891         if (ata_port_offline(ap)) {
892                 DPRINTK("PHY reports no device\n");
893                 *class = ATA_DEV_NONE;
894                 return 0;
895         }
896
897         /* prepare for SRST (AHCI-1.1 10.4.1) */
898         rc = ahci_stop_engine(ap);
899         if (rc) {
900                 reason = "failed to stop engine";
901                 goto fail_restart;
902         }
903
904         /* check BUSY/DRQ, perform Command List Override if necessary */
905         if (ahci_check_status(ap) & (ATA_BUSY | ATA_DRQ)) {
906                 rc = ahci_clo(ap);
907
908                 if (rc == -EOPNOTSUPP) {
909                         reason = "port busy but CLO unavailable";
910                         goto fail_restart;
911                 } else if (rc) {
912                         reason = "port busy but CLO failed";
913                         goto fail_restart;
914                 }
915         }
916
917         /* restart engine */
918         ahci_start_engine(ap);
919
920         ata_tf_init(ap->device, &tf);
921         fis = pp->cmd_tbl;
922
923         /* issue the first D2H Register FIS */
924         ahci_fill_cmd_slot(pp, 0,
925                            cmd_fis_len | AHCI_CMD_RESET | AHCI_CMD_CLR_BUSY);
926
927         tf.ctl |= ATA_SRST;
928         ata_tf_to_fis(&tf, fis, 0);
929         fis[1] &= ~(1 << 7);    /* turn off Command FIS bit */
930
931         writel(1, port_mmio + PORT_CMD_ISSUE);
932
933         tmp = ata_wait_register(port_mmio + PORT_CMD_ISSUE, 0x1, 0x1, 1, 500);
934         if (tmp & 0x1) {
935                 rc = -EIO;
936                 reason = "1st FIS failed";
937                 goto fail;
938         }
939
940         /* spec says at least 5us, but be generous and sleep for 1ms */
941         msleep(1);
942
943         /* issue the second D2H Register FIS */
944         ahci_fill_cmd_slot(pp, 0, cmd_fis_len);
945
946         tf.ctl &= ~ATA_SRST;
947         ata_tf_to_fis(&tf, fis, 0);
948         fis[1] &= ~(1 << 7);    /* turn off Command FIS bit */
949
950         writel(1, port_mmio + PORT_CMD_ISSUE);
951         readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
952
953         /* spec mandates ">= 2ms" before checking status.
954          * We wait 150ms, because that was the magic delay used for
955          * ATAPI devices in Hale Landis's ATADRVR, for the period of time
956          * between when the ATA command register is written, and then
957          * status is checked.  Because waiting for "a while" before
958          * checking status is fine, post SRST, we perform this magic
959          * delay here as well.
960          */
961         msleep(150);
962
963         *class = ATA_DEV_NONE;
964         if (ata_port_online(ap)) {
965                 rc = ata_wait_ready(ap, deadline);
966                 if (rc && rc != -ENODEV) {
967                         reason = "device not ready";
968                         goto fail;
969                 }
970                 *class = ahci_dev_classify(ap);
971         }
972
973         DPRINTK("EXIT, class=%u\n", *class);
974         return 0;
975
976  fail_restart:
977         ahci_start_engine(ap);
978  fail:
979         ata_port_printk(ap, KERN_ERR, "softreset failed (%s)\n", reason);
980         return rc;
981 }
982
983 static int ahci_hardreset(struct ata_port *ap, unsigned int *class,
984                           unsigned long deadline)
985 {
986         struct ahci_port_priv *pp = ap->private_data;
987         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
988         struct ata_taskfile tf;
989         int rc;
990
991         DPRINTK("ENTER\n");
992
993         ahci_stop_engine(ap);
994
995         /* clear D2H reception area to properly wait for D2H FIS */
996         ata_tf_init(ap->device, &tf);
997         tf.command = 0x80;
998         ata_tf_to_fis(&tf, d2h_fis, 0);
999
1000         rc = sata_std_hardreset(ap, class, deadline);
1001
1002         ahci_start_engine(ap);
1003
1004         if (rc == 0 && ata_port_online(ap))
1005                 *class = ahci_dev_classify(ap);
1006         if (*class == ATA_DEV_UNKNOWN)
1007                 *class = ATA_DEV_NONE;
1008
1009         DPRINTK("EXIT, rc=%d, class=%u\n", rc, *class);
1010         return rc;
1011 }
1012
1013 static int ahci_vt8251_hardreset(struct ata_port *ap, unsigned int *class,
1014                                  unsigned long deadline)
1015 {
1016         int rc;
1017
1018         DPRINTK("ENTER\n");
1019
1020         ahci_stop_engine(ap);
1021
1022         rc = sata_port_hardreset(ap, sata_ehc_deb_timing(&ap->eh_context),
1023                                  deadline);
1024
1025         /* vt8251 needs SError cleared for the port to operate */
1026         ahci_scr_write(ap, SCR_ERROR, ahci_scr_read(ap, SCR_ERROR));
1027
1028         ahci_start_engine(ap);
1029
1030         DPRINTK("EXIT, rc=%d, class=%u\n", rc, *class);
1031
1032         /* vt8251 doesn't clear BSY on signature FIS reception,
1033          * request follow-up softreset.
1034          */
1035         return rc ?: -EAGAIN;
1036 }
1037
1038 static void ahci_postreset(struct ata_port *ap, unsigned int *class)
1039 {
1040         void __iomem *port_mmio = ahci_port_base(ap);
1041         u32 new_tmp, tmp;
1042
1043         ata_std_postreset(ap, class);
1044
1045         /* Make sure port's ATAPI bit is set appropriately */
1046         new_tmp = tmp = readl(port_mmio + PORT_CMD);
1047         if (*class == ATA_DEV_ATAPI)
1048                 new_tmp |= PORT_CMD_ATAPI;
1049         else
1050                 new_tmp &= ~PORT_CMD_ATAPI;
1051         if (new_tmp != tmp) {
1052                 writel(new_tmp, port_mmio + PORT_CMD);
1053                 readl(port_mmio + PORT_CMD); /* flush */
1054         }
1055 }
1056
1057 static u8 ahci_check_status(struct ata_port *ap)
1058 {
1059         void __iomem *mmio = ap->ioaddr.cmd_addr;
1060
1061         return readl(mmio + PORT_TFDATA) & 0xFF;
1062 }
1063
1064 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf)
1065 {
1066         struct ahci_port_priv *pp = ap->private_data;
1067         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
1068
1069         ata_tf_from_fis(d2h_fis, tf);
1070 }
1071
1072 static unsigned int ahci_fill_sg(struct ata_queued_cmd *qc, void *cmd_tbl)
1073 {
1074         struct scatterlist *sg;
1075         struct ahci_sg *ahci_sg;
1076         unsigned int n_sg = 0;
1077
1078         VPRINTK("ENTER\n");
1079
1080         /*
1081          * Next, the S/G list.
1082          */
1083         ahci_sg = cmd_tbl + AHCI_CMD_TBL_HDR_SZ;
1084         ata_for_each_sg(sg, qc) {
1085                 dma_addr_t addr = sg_dma_address(sg);
1086                 u32 sg_len = sg_dma_len(sg);
1087
1088                 ahci_sg->addr = cpu_to_le32(addr & 0xffffffff);
1089                 ahci_sg->addr_hi = cpu_to_le32((addr >> 16) >> 16);
1090                 ahci_sg->flags_size = cpu_to_le32(sg_len - 1);
1091
1092                 ahci_sg++;
1093                 n_sg++;
1094         }
1095
1096         return n_sg;
1097 }
1098
1099 static void ahci_qc_prep(struct ata_queued_cmd *qc)
1100 {
1101         struct ata_port *ap = qc->ap;
1102         struct ahci_port_priv *pp = ap->private_data;
1103         int is_atapi = is_atapi_taskfile(&qc->tf);
1104         void *cmd_tbl;
1105         u32 opts;
1106         const u32 cmd_fis_len = 5; /* five dwords */
1107         unsigned int n_elem;
1108
1109         /*
1110          * Fill in command table information.  First, the header,
1111          * a SATA Register - Host to Device command FIS.
1112          */
1113         cmd_tbl = pp->cmd_tbl + qc->tag * AHCI_CMD_TBL_SZ;
1114
1115         ata_tf_to_fis(&qc->tf, cmd_tbl, 0);
1116         if (is_atapi) {
1117                 memset(cmd_tbl + AHCI_CMD_TBL_CDB, 0, 32);
1118                 memcpy(cmd_tbl + AHCI_CMD_TBL_CDB, qc->cdb, qc->dev->cdb_len);
1119         }
1120
1121         n_elem = 0;
1122         if (qc->flags & ATA_QCFLAG_DMAMAP)
1123                 n_elem = ahci_fill_sg(qc, cmd_tbl);
1124
1125         /*
1126          * Fill in command slot information.
1127          */
1128         opts = cmd_fis_len | n_elem << 16;
1129         if (qc->tf.flags & ATA_TFLAG_WRITE)
1130                 opts |= AHCI_CMD_WRITE;
1131         if (is_atapi)
1132                 opts |= AHCI_CMD_ATAPI | AHCI_CMD_PREFETCH;
1133
1134         ahci_fill_cmd_slot(pp, qc->tag, opts);
1135 }
1136
1137 static void ahci_error_intr(struct ata_port *ap, u32 irq_stat)
1138 {
1139         struct ahci_port_priv *pp = ap->private_data;
1140         struct ata_eh_info *ehi = &ap->eh_info;
1141         unsigned int err_mask = 0, action = 0;
1142         struct ata_queued_cmd *qc;
1143         u32 serror;
1144
1145         ata_ehi_clear_desc(ehi);
1146
1147         /* AHCI needs SError cleared; otherwise, it might lock up */
1148         serror = ahci_scr_read(ap, SCR_ERROR);
1149         ahci_scr_write(ap, SCR_ERROR, serror);
1150
1151         /* analyze @irq_stat */
1152         ata_ehi_push_desc(ehi, "irq_stat 0x%08x", irq_stat);
1153
1154         /* some controllers set IRQ_IF_ERR on device errors, ignore it */
1155         if (ap->flags & AHCI_FLAG_IGN_IRQ_IF_ERR)
1156                 irq_stat &= ~PORT_IRQ_IF_ERR;
1157
1158         if (irq_stat & PORT_IRQ_TF_ERR) {
1159                 err_mask |= AC_ERR_DEV;
1160                 if (ap->flags & AHCI_FLAG_IGN_SERR_INTERNAL)
1161                         serror &= ~SERR_INTERNAL;
1162         }
1163
1164         if (irq_stat & (PORT_IRQ_HBUS_ERR | PORT_IRQ_HBUS_DATA_ERR)) {
1165                 err_mask |= AC_ERR_HOST_BUS;
1166                 action |= ATA_EH_SOFTRESET;
1167         }
1168
1169         if (irq_stat & PORT_IRQ_IF_ERR) {
1170                 err_mask |= AC_ERR_ATA_BUS;
1171                 action |= ATA_EH_SOFTRESET;
1172                 ata_ehi_push_desc(ehi, ", interface fatal error");
1173         }
1174
1175         if (irq_stat & (PORT_IRQ_CONNECT | PORT_IRQ_PHYRDY)) {
1176                 ata_ehi_hotplugged(ehi);
1177                 ata_ehi_push_desc(ehi, ", %s", irq_stat & PORT_IRQ_CONNECT ?
1178                         "connection status changed" : "PHY RDY changed");
1179         }
1180
1181         if (irq_stat & PORT_IRQ_UNK_FIS) {
1182                 u32 *unk = (u32 *)(pp->rx_fis + RX_FIS_UNK);
1183
1184                 err_mask |= AC_ERR_HSM;
1185                 action |= ATA_EH_SOFTRESET;
1186                 ata_ehi_push_desc(ehi, ", unknown FIS %08x %08x %08x %08x",
1187                                   unk[0], unk[1], unk[2], unk[3]);
1188         }
1189
1190         /* okay, let's hand over to EH */
1191         ehi->serror |= serror;
1192         ehi->action |= action;
1193
1194         qc = ata_qc_from_tag(ap, ap->active_tag);
1195         if (qc)
1196                 qc->err_mask |= err_mask;
1197         else
1198                 ehi->err_mask |= err_mask;
1199
1200         if (irq_stat & PORT_IRQ_FREEZE)
1201                 ata_port_freeze(ap);
1202         else
1203                 ata_port_abort(ap);
1204 }
1205
1206 static void ahci_host_intr(struct ata_port *ap)
1207 {
1208         void __iomem *port_mmio = ap->ioaddr.cmd_addr;
1209         struct ata_eh_info *ehi = &ap->eh_info;
1210         struct ahci_port_priv *pp = ap->private_data;
1211         u32 status, qc_active;
1212         int rc, known_irq = 0;
1213
1214         status = readl(port_mmio + PORT_IRQ_STAT);
1215         writel(status, port_mmio + PORT_IRQ_STAT);
1216
1217         if (unlikely(status & PORT_IRQ_ERROR)) {
1218                 ahci_error_intr(ap, status);
1219                 return;
1220         }
1221
1222         if (ap->sactive)
1223                 qc_active = readl(port_mmio + PORT_SCR_ACT);
1224         else
1225                 qc_active = readl(port_mmio + PORT_CMD_ISSUE);
1226
1227         rc = ata_qc_complete_multiple(ap, qc_active, NULL);
1228         if (rc > 0)
1229                 return;
1230         if (rc < 0) {
1231                 ehi->err_mask |= AC_ERR_HSM;
1232                 ehi->action |= ATA_EH_SOFTRESET;
1233                 ata_port_freeze(ap);
1234                 return;
1235         }
1236
1237         /* hmmm... a spurious interupt */
1238
1239         /* if !NCQ, ignore.  No modern ATA device has broken HSM
1240          * implementation for non-NCQ commands.
1241          */
1242         if (!ap->sactive)
1243                 return;
1244
1245         if (status & PORT_IRQ_D2H_REG_FIS) {
1246                 if (!pp->ncq_saw_d2h)
1247                         ata_port_printk(ap, KERN_INFO,
1248                                 "D2H reg with I during NCQ, "
1249                                 "this message won't be printed again\n");
1250                 pp->ncq_saw_d2h = 1;
1251                 known_irq = 1;
1252         }
1253
1254         if (status & PORT_IRQ_DMAS_FIS) {
1255                 if (!pp->ncq_saw_dmas)
1256                         ata_port_printk(ap, KERN_INFO,
1257                                 "DMAS FIS during NCQ, "
1258                                 "this message won't be printed again\n");
1259                 pp->ncq_saw_dmas = 1;
1260                 known_irq = 1;
1261         }
1262
1263         if (status & PORT_IRQ_SDB_FIS) {
1264                 const __le32 *f = pp->rx_fis + RX_FIS_SDB;
1265
1266                 if (le32_to_cpu(f[1])) {
1267                         /* SDB FIS containing spurious completions
1268                          * might be dangerous, whine and fail commands
1269                          * with HSM violation.  EH will turn off NCQ
1270                          * after several such failures.
1271                          */
1272                         ata_ehi_push_desc(ehi,
1273                                 "spurious completions during NCQ "
1274                                 "issue=0x%x SAct=0x%x FIS=%08x:%08x",
1275                                 readl(port_mmio + PORT_CMD_ISSUE),
1276                                 readl(port_mmio + PORT_SCR_ACT),
1277                                 le32_to_cpu(f[0]), le32_to_cpu(f[1]));
1278                         ehi->err_mask |= AC_ERR_HSM;
1279                         ehi->action |= ATA_EH_SOFTRESET;
1280                         ata_port_freeze(ap);
1281                 } else {
1282                         if (!pp->ncq_saw_sdb)
1283                                 ata_port_printk(ap, KERN_INFO,
1284                                         "spurious SDB FIS %08x:%08x during NCQ, "
1285                                         "this message won't be printed again\n",
1286                                         le32_to_cpu(f[0]), le32_to_cpu(f[1]));
1287                         pp->ncq_saw_sdb = 1;
1288                 }
1289                 known_irq = 1;
1290         }
1291
1292         if (!known_irq)
1293                 ata_port_printk(ap, KERN_INFO, "spurious interrupt "
1294                                 "(irq_stat 0x%x active_tag 0x%x sactive 0x%x)\n",
1295                                 status, ap->active_tag, ap->sactive);
1296 }
1297
1298 static void ahci_irq_clear(struct ata_port *ap)
1299 {
1300         /* TODO */
1301 }
1302
1303 static irqreturn_t ahci_interrupt(int irq, void *dev_instance)
1304 {
1305         struct ata_host *host = dev_instance;
1306         struct ahci_host_priv *hpriv;
1307         unsigned int i, handled = 0;
1308         void __iomem *mmio;
1309         u32 irq_stat, irq_ack = 0;
1310
1311         VPRINTK("ENTER\n");
1312
1313         hpriv = host->private_data;
1314         mmio = host->iomap[AHCI_PCI_BAR];
1315
1316         /* sigh.  0xffffffff is a valid return from h/w */
1317         irq_stat = readl(mmio + HOST_IRQ_STAT);
1318         irq_stat &= hpriv->port_map;
1319         if (!irq_stat)
1320                 return IRQ_NONE;
1321
1322         spin_lock(&host->lock);
1323
1324         for (i = 0; i < host->n_ports; i++) {
1325                 struct ata_port *ap;
1326
1327                 if (!(irq_stat & (1 << i)))
1328                         continue;
1329
1330                 ap = host->ports[i];
1331                 if (ap) {
1332                         ahci_host_intr(ap);
1333                         VPRINTK("port %u\n", i);
1334                 } else {
1335                         VPRINTK("port %u (no irq)\n", i);
1336                         if (ata_ratelimit())
1337                                 dev_printk(KERN_WARNING, host->dev,
1338                                         "interrupt on disabled port %u\n", i);
1339                 }
1340
1341                 irq_ack |= (1 << i);
1342         }
1343
1344         if (irq_ack) {
1345                 writel(irq_ack, mmio + HOST_IRQ_STAT);
1346                 handled = 1;
1347         }
1348
1349         spin_unlock(&host->lock);
1350
1351         VPRINTK("EXIT\n");
1352
1353         return IRQ_RETVAL(handled);
1354 }
1355
1356 static unsigned int ahci_qc_issue(struct ata_queued_cmd *qc)
1357 {
1358         struct ata_port *ap = qc->ap;
1359         void __iomem *port_mmio = ahci_port_base(ap);
1360
1361         if (qc->tf.protocol == ATA_PROT_NCQ)
1362                 writel(1 << qc->tag, port_mmio + PORT_SCR_ACT);
1363         writel(1 << qc->tag, port_mmio + PORT_CMD_ISSUE);
1364         readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
1365
1366         return 0;
1367 }
1368
1369 static void ahci_freeze(struct ata_port *ap)
1370 {
1371         void __iomem *port_mmio = ahci_port_base(ap);
1372
1373         /* turn IRQ off */
1374         writel(0, port_mmio + PORT_IRQ_MASK);
1375 }
1376
1377 static void ahci_thaw(struct ata_port *ap)
1378 {
1379         void __iomem *mmio = ap->host->iomap[AHCI_PCI_BAR];
1380         void __iomem *port_mmio = ahci_port_base(ap);
1381         u32 tmp;
1382
1383         /* clear IRQ */
1384         tmp = readl(port_mmio + PORT_IRQ_STAT);
1385         writel(tmp, port_mmio + PORT_IRQ_STAT);
1386         writel(1 << ap->port_no, mmio + HOST_IRQ_STAT);
1387
1388         /* turn IRQ back on */
1389         writel(DEF_PORT_IRQ, port_mmio + PORT_IRQ_MASK);
1390 }
1391
1392 static void ahci_error_handler(struct ata_port *ap)
1393 {
1394         if (!(ap->pflags & ATA_PFLAG_FROZEN)) {
1395                 /* restart engine */
1396                 ahci_stop_engine(ap);
1397                 ahci_start_engine(ap);
1398         }
1399
1400         /* perform recovery */
1401         ata_do_eh(ap, ata_std_prereset, ahci_softreset, ahci_hardreset,
1402                   ahci_postreset);
1403 }
1404
1405 static void ahci_vt8251_error_handler(struct ata_port *ap)
1406 {
1407         if (!(ap->pflags & ATA_PFLAG_FROZEN)) {
1408                 /* restart engine */
1409                 ahci_stop_engine(ap);
1410                 ahci_start_engine(ap);
1411         }
1412
1413         /* perform recovery */
1414         ata_do_eh(ap, ata_std_prereset, ahci_softreset, ahci_vt8251_hardreset,
1415                   ahci_postreset);
1416 }
1417
1418 static void ahci_post_internal_cmd(struct ata_queued_cmd *qc)
1419 {
1420         struct ata_port *ap = qc->ap;
1421
1422         if (qc->flags & ATA_QCFLAG_FAILED) {
1423                 /* make DMA engine forget about the failed command */
1424                 ahci_stop_engine(ap);
1425                 ahci_start_engine(ap);
1426         }
1427 }
1428
1429 #ifdef CONFIG_PM
1430 static int ahci_port_suspend(struct ata_port *ap, pm_message_t mesg)
1431 {
1432         const char *emsg = NULL;
1433         int rc;
1434
1435         rc = ahci_deinit_port(ap, &emsg);
1436         if (rc == 0)
1437                 ahci_power_down(ap);
1438         else {
1439                 ata_port_printk(ap, KERN_ERR, "%s (%d)\n", emsg, rc);
1440                 ahci_init_port(ap);
1441         }
1442
1443         return rc;
1444 }
1445
1446 static int ahci_port_resume(struct ata_port *ap)
1447 {
1448         ahci_power_up(ap);
1449         ahci_init_port(ap);
1450
1451         return 0;
1452 }
1453
1454 static int ahci_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg)
1455 {
1456         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1457         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
1458         u32 ctl;
1459
1460         if (mesg.event == PM_EVENT_SUSPEND) {
1461                 /* AHCI spec rev1.1 section 8.3.3:
1462                  * Software must disable interrupts prior to requesting a
1463                  * transition of the HBA to D3 state.
1464                  */
1465                 ctl = readl(mmio + HOST_CTL);
1466                 ctl &= ~HOST_IRQ_EN;
1467                 writel(ctl, mmio + HOST_CTL);
1468                 readl(mmio + HOST_CTL); /* flush */
1469         }
1470
1471         return ata_pci_device_suspend(pdev, mesg);
1472 }
1473
1474 static int ahci_pci_device_resume(struct pci_dev *pdev)
1475 {
1476         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1477         int rc;
1478
1479         rc = ata_pci_device_do_resume(pdev);
1480         if (rc)
1481                 return rc;
1482
1483         if (pdev->dev.power.power_state.event == PM_EVENT_SUSPEND) {
1484                 rc = ahci_reset_controller(host);
1485                 if (rc)
1486                         return rc;
1487
1488                 ahci_init_controller(host);
1489         }
1490
1491         ata_host_resume(host);
1492
1493         return 0;
1494 }
1495 #endif
1496
1497 static int ahci_port_start(struct ata_port *ap)
1498 {
1499         struct device *dev = ap->host->dev;
1500         struct ahci_port_priv *pp;
1501         void *mem;
1502         dma_addr_t mem_dma;
1503         int rc;
1504
1505         pp = devm_kzalloc(dev, sizeof(*pp), GFP_KERNEL);
1506         if (!pp)
1507                 return -ENOMEM;
1508
1509         rc = ata_pad_alloc(ap, dev);
1510         if (rc)
1511                 return rc;
1512
1513         mem = dmam_alloc_coherent(dev, AHCI_PORT_PRIV_DMA_SZ, &mem_dma,
1514                                   GFP_KERNEL);
1515         if (!mem)
1516                 return -ENOMEM;
1517         memset(mem, 0, AHCI_PORT_PRIV_DMA_SZ);
1518
1519         /*
1520          * First item in chunk of DMA memory: 32-slot command table,
1521          * 32 bytes each in size
1522          */
1523         pp->cmd_slot = mem;
1524         pp->cmd_slot_dma = mem_dma;
1525
1526         mem += AHCI_CMD_SLOT_SZ;
1527         mem_dma += AHCI_CMD_SLOT_SZ;
1528
1529         /*
1530          * Second item: Received-FIS area
1531          */
1532         pp->rx_fis = mem;
1533         pp->rx_fis_dma = mem_dma;
1534
1535         mem += AHCI_RX_FIS_SZ;
1536         mem_dma += AHCI_RX_FIS_SZ;
1537
1538         /*
1539          * Third item: data area for storing a single command
1540          * and its scatter-gather table
1541          */
1542         pp->cmd_tbl = mem;
1543         pp->cmd_tbl_dma = mem_dma;
1544
1545         ap->private_data = pp;
1546
1547         /* power up port */
1548         ahci_power_up(ap);
1549
1550         /* initialize port */
1551         ahci_init_port(ap);
1552
1553         return 0;
1554 }
1555
1556 static void ahci_port_stop(struct ata_port *ap)
1557 {
1558         const char *emsg = NULL;
1559         int rc;
1560
1561         /* de-initialize port */
1562         rc = ahci_deinit_port(ap, &emsg);
1563         if (rc)
1564                 ata_port_printk(ap, KERN_WARNING, "%s (%d)\n", emsg, rc);
1565 }
1566
1567 static int ahci_configure_dma_masks(struct pci_dev *pdev, int using_dac)
1568 {
1569         int rc;
1570
1571         if (using_dac &&
1572             !pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
1573                 rc = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
1574                 if (rc) {
1575                         rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
1576                         if (rc) {
1577                                 dev_printk(KERN_ERR, &pdev->dev,
1578                                            "64-bit DMA enable failed\n");
1579                                 return rc;
1580                         }
1581                 }
1582         } else {
1583                 rc = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
1584                 if (rc) {
1585                         dev_printk(KERN_ERR, &pdev->dev,
1586                                    "32-bit DMA enable failed\n");
1587                         return rc;
1588                 }
1589                 rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
1590                 if (rc) {
1591                         dev_printk(KERN_ERR, &pdev->dev,
1592                                    "32-bit consistent DMA enable failed\n");
1593                         return rc;
1594                 }
1595         }
1596         return 0;
1597 }
1598
1599 static void ahci_print_info(struct ata_host *host)
1600 {
1601         struct ahci_host_priv *hpriv = host->private_data;
1602         struct pci_dev *pdev = to_pci_dev(host->dev);
1603         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
1604         u32 vers, cap, impl, speed;
1605         const char *speed_s;
1606         u16 cc;
1607         const char *scc_s;
1608
1609         vers = readl(mmio + HOST_VERSION);
1610         cap = hpriv->cap;
1611         impl = hpriv->port_map;
1612
1613         speed = (cap >> 20) & 0xf;
1614         if (speed == 1)
1615                 speed_s = "1.5";
1616         else if (speed == 2)
1617                 speed_s = "3";
1618         else
1619                 speed_s = "?";
1620
1621         pci_read_config_word(pdev, 0x0a, &cc);
1622         if (cc == PCI_CLASS_STORAGE_IDE)
1623                 scc_s = "IDE";
1624         else if (cc == PCI_CLASS_STORAGE_SATA)
1625                 scc_s = "SATA";
1626         else if (cc == PCI_CLASS_STORAGE_RAID)
1627                 scc_s = "RAID";
1628         else
1629                 scc_s = "unknown";
1630
1631         dev_printk(KERN_INFO, &pdev->dev,
1632                 "AHCI %02x%02x.%02x%02x "
1633                 "%u slots %u ports %s Gbps 0x%x impl %s mode\n"
1634                 ,
1635
1636                 (vers >> 24) & 0xff,
1637                 (vers >> 16) & 0xff,
1638                 (vers >> 8) & 0xff,
1639                 vers & 0xff,
1640
1641                 ((cap >> 8) & 0x1f) + 1,
1642                 (cap & 0x1f) + 1,
1643                 speed_s,
1644                 impl,
1645                 scc_s);
1646
1647         dev_printk(KERN_INFO, &pdev->dev,
1648                 "flags: "
1649                 "%s%s%s%s%s%s"
1650                 "%s%s%s%s%s%s%s\n"
1651                 ,
1652
1653                 cap & (1 << 31) ? "64bit " : "",
1654                 cap & (1 << 30) ? "ncq " : "",
1655                 cap & (1 << 28) ? "ilck " : "",
1656                 cap & (1 << 27) ? "stag " : "",
1657                 cap & (1 << 26) ? "pm " : "",
1658                 cap & (1 << 25) ? "led " : "",
1659
1660                 cap & (1 << 24) ? "clo " : "",
1661                 cap & (1 << 19) ? "nz " : "",
1662                 cap & (1 << 18) ? "only " : "",
1663                 cap & (1 << 17) ? "pmp " : "",
1664                 cap & (1 << 15) ? "pio " : "",
1665                 cap & (1 << 14) ? "slum " : "",
1666                 cap & (1 << 13) ? "part " : ""
1667                 );
1668 }
1669
1670 static int ahci_init_one(struct pci_dev *pdev, const struct pci_device_id *ent)
1671 {
1672         static int printed_version;
1673         struct ata_port_info pi = ahci_port_info[ent->driver_data];
1674         const struct ata_port_info *ppi[] = { &pi, NULL };
1675         struct device *dev = &pdev->dev;
1676         struct ahci_host_priv *hpriv;
1677         struct ata_host *host;
1678         int i, rc;
1679
1680         VPRINTK("ENTER\n");
1681
1682         WARN_ON(ATA_MAX_QUEUE > AHCI_MAX_CMDS);
1683
1684         if (!printed_version++)
1685                 dev_printk(KERN_DEBUG, &pdev->dev, "version " DRV_VERSION "\n");
1686
1687         /* acquire resources */
1688         rc = pcim_enable_device(pdev);
1689         if (rc)
1690                 return rc;
1691
1692         rc = pcim_iomap_regions(pdev, 1 << AHCI_PCI_BAR, DRV_NAME);
1693         if (rc == -EBUSY)
1694                 pcim_pin_device(pdev);
1695         if (rc)
1696                 return rc;
1697
1698         if (pci_enable_msi(pdev))
1699                 pci_intx(pdev, 1);
1700
1701         hpriv = devm_kzalloc(dev, sizeof(*hpriv), GFP_KERNEL);
1702         if (!hpriv)
1703                 return -ENOMEM;
1704
1705         /* save initial config */
1706         ahci_save_initial_config(pdev, &pi, hpriv);
1707
1708         /* prepare host */
1709         if (!(pi.flags & AHCI_FLAG_NO_NCQ) && (hpriv->cap & HOST_CAP_NCQ))
1710                 pi.flags |= ATA_FLAG_NCQ;
1711
1712         host = ata_host_alloc_pinfo(&pdev->dev, ppi, fls(hpriv->port_map));
1713         if (!host)
1714                 return -ENOMEM;
1715         host->iomap = pcim_iomap_table(pdev);
1716         host->private_data = hpriv;
1717
1718         for (i = 0; i < host->n_ports; i++) {
1719                 if (hpriv->port_map & (1 << i)) {
1720                         struct ata_port *ap = host->ports[i];
1721                         void __iomem *port_mmio = ahci_port_base(ap);
1722
1723                         ap->ioaddr.cmd_addr = port_mmio;
1724                         ap->ioaddr.scr_addr = port_mmio + PORT_SCR;
1725                 } else
1726                         host->ports[i]->ops = &ata_dummy_port_ops;
1727         }
1728
1729         /* initialize adapter */
1730         rc = ahci_configure_dma_masks(pdev, hpriv->cap & HOST_CAP_64);
1731         if (rc)
1732                 return rc;
1733
1734         rc = ahci_reset_controller(host);
1735         if (rc)
1736                 return rc;
1737
1738         ahci_init_controller(host);
1739         ahci_print_info(host);
1740
1741         pci_set_master(pdev);
1742         return ata_host_activate(host, pdev->irq, ahci_interrupt, IRQF_SHARED,
1743                                  &ahci_sht);
1744 }
1745
1746 static int __init ahci_init(void)
1747 {
1748         return pci_register_driver(&ahci_pci_driver);
1749 }
1750
1751 static void __exit ahci_exit(void)
1752 {
1753         pci_unregister_driver(&ahci_pci_driver);
1754 }
1755
1756
1757 MODULE_AUTHOR("Jeff Garzik");
1758 MODULE_DESCRIPTION("AHCI SATA low-level driver");
1759 MODULE_LICENSE("GPL");
1760 MODULE_DEVICE_TABLE(pci, ahci_pci_tbl);
1761 MODULE_VERSION(DRV_VERSION);
1762
1763 module_init(ahci_init);
1764 module_exit(ahci_exit);