ahci: separate out ahci_do_softreset()
[linux-2.6.git] / drivers / ata / ahci.c
1 /*
2  *  ahci.c - AHCI SATA support
3  *
4  *  Maintained by:  Jeff Garzik <jgarzik@pobox.com>
5  *                  Please ALWAYS copy linux-ide@vger.kernel.org
6  *                  on emails.
7  *
8  *  Copyright 2004-2005 Red Hat, Inc.
9  *
10  *
11  *  This program is free software; you can redistribute it and/or modify
12  *  it under the terms of the GNU General Public License as published by
13  *  the Free Software Foundation; either version 2, or (at your option)
14  *  any later version.
15  *
16  *  This program is distributed in the hope that it will be useful,
17  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
18  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
19  *  GNU General Public License for more details.
20  *
21  *  You should have received a copy of the GNU General Public License
22  *  along with this program; see the file COPYING.  If not, write to
23  *  the Free Software Foundation, 675 Mass Ave, Cambridge, MA 02139, USA.
24  *
25  *
26  * libata documentation is available via 'make {ps|pdf}docs',
27  * as Documentation/DocBook/libata.*
28  *
29  * AHCI hardware documentation:
30  * http://www.intel.com/technology/serialata/pdf/rev1_0.pdf
31  * http://www.intel.com/technology/serialata/pdf/rev1_1.pdf
32  *
33  */
34
35 #include <linux/kernel.h>
36 #include <linux/module.h>
37 #include <linux/pci.h>
38 #include <linux/init.h>
39 #include <linux/blkdev.h>
40 #include <linux/delay.h>
41 #include <linux/interrupt.h>
42 #include <linux/dma-mapping.h>
43 #include <linux/device.h>
44 #include <scsi/scsi_host.h>
45 #include <scsi/scsi_cmnd.h>
46 #include <linux/libata.h>
47
48 #define DRV_NAME        "ahci"
49 #define DRV_VERSION     "2.3"
50
51
52 enum {
53         AHCI_PCI_BAR            = 5,
54         AHCI_MAX_PORTS          = 32,
55         AHCI_MAX_SG             = 168, /* hardware max is 64K */
56         AHCI_DMA_BOUNDARY       = 0xffffffff,
57         AHCI_USE_CLUSTERING     = 1,
58         AHCI_MAX_CMDS           = 32,
59         AHCI_CMD_SZ             = 32,
60         AHCI_CMD_SLOT_SZ        = AHCI_MAX_CMDS * AHCI_CMD_SZ,
61         AHCI_RX_FIS_SZ          = 256,
62         AHCI_CMD_TBL_CDB        = 0x40,
63         AHCI_CMD_TBL_HDR_SZ     = 0x80,
64         AHCI_CMD_TBL_SZ         = AHCI_CMD_TBL_HDR_SZ + (AHCI_MAX_SG * 16),
65         AHCI_CMD_TBL_AR_SZ      = AHCI_CMD_TBL_SZ * AHCI_MAX_CMDS,
66         AHCI_PORT_PRIV_DMA_SZ   = AHCI_CMD_SLOT_SZ + AHCI_CMD_TBL_AR_SZ +
67                                   AHCI_RX_FIS_SZ,
68         AHCI_IRQ_ON_SG          = (1 << 31),
69         AHCI_CMD_ATAPI          = (1 << 5),
70         AHCI_CMD_WRITE          = (1 << 6),
71         AHCI_CMD_PREFETCH       = (1 << 7),
72         AHCI_CMD_RESET          = (1 << 8),
73         AHCI_CMD_CLR_BUSY       = (1 << 10),
74
75         RX_FIS_D2H_REG          = 0x40, /* offset of D2H Register FIS data */
76         RX_FIS_SDB              = 0x58, /* offset of SDB FIS data */
77         RX_FIS_UNK              = 0x60, /* offset of Unknown FIS data */
78
79         board_ahci              = 0,
80         board_ahci_pi           = 1,
81         board_ahci_vt8251       = 2,
82         board_ahci_ign_iferr    = 3,
83         board_ahci_sb600        = 4,
84         board_ahci_mv           = 5,
85
86         /* global controller registers */
87         HOST_CAP                = 0x00, /* host capabilities */
88         HOST_CTL                = 0x04, /* global host control */
89         HOST_IRQ_STAT           = 0x08, /* interrupt status */
90         HOST_PORTS_IMPL         = 0x0c, /* bitmap of implemented ports */
91         HOST_VERSION            = 0x10, /* AHCI spec. version compliancy */
92
93         /* HOST_CTL bits */
94         HOST_RESET              = (1 << 0),  /* reset controller; self-clear */
95         HOST_IRQ_EN             = (1 << 1),  /* global IRQ enable */
96         HOST_AHCI_EN            = (1 << 31), /* AHCI enabled */
97
98         /* HOST_CAP bits */
99         HOST_CAP_SSC            = (1 << 14), /* Slumber capable */
100         HOST_CAP_CLO            = (1 << 24), /* Command List Override support */
101         HOST_CAP_SSS            = (1 << 27), /* Staggered Spin-up */
102         HOST_CAP_NCQ            = (1 << 30), /* Native Command Queueing */
103         HOST_CAP_64             = (1 << 31), /* PCI DAC (64-bit DMA) support */
104
105         /* registers for each SATA port */
106         PORT_LST_ADDR           = 0x00, /* command list DMA addr */
107         PORT_LST_ADDR_HI        = 0x04, /* command list DMA addr hi */
108         PORT_FIS_ADDR           = 0x08, /* FIS rx buf addr */
109         PORT_FIS_ADDR_HI        = 0x0c, /* FIS rx buf addr hi */
110         PORT_IRQ_STAT           = 0x10, /* interrupt status */
111         PORT_IRQ_MASK           = 0x14, /* interrupt enable/disable mask */
112         PORT_CMD                = 0x18, /* port command */
113         PORT_TFDATA             = 0x20, /* taskfile data */
114         PORT_SIG                = 0x24, /* device TF signature */
115         PORT_CMD_ISSUE          = 0x38, /* command issue */
116         PORT_SCR                = 0x28, /* SATA phy register block */
117         PORT_SCR_STAT           = 0x28, /* SATA phy register: SStatus */
118         PORT_SCR_CTL            = 0x2c, /* SATA phy register: SControl */
119         PORT_SCR_ERR            = 0x30, /* SATA phy register: SError */
120         PORT_SCR_ACT            = 0x34, /* SATA phy register: SActive */
121
122         /* PORT_IRQ_{STAT,MASK} bits */
123         PORT_IRQ_COLD_PRES      = (1 << 31), /* cold presence detect */
124         PORT_IRQ_TF_ERR         = (1 << 30), /* task file error */
125         PORT_IRQ_HBUS_ERR       = (1 << 29), /* host bus fatal error */
126         PORT_IRQ_HBUS_DATA_ERR  = (1 << 28), /* host bus data error */
127         PORT_IRQ_IF_ERR         = (1 << 27), /* interface fatal error */
128         PORT_IRQ_IF_NONFATAL    = (1 << 26), /* interface non-fatal error */
129         PORT_IRQ_OVERFLOW       = (1 << 24), /* xfer exhausted available S/G */
130         PORT_IRQ_BAD_PMP        = (1 << 23), /* incorrect port multiplier */
131
132         PORT_IRQ_PHYRDY         = (1 << 22), /* PhyRdy changed */
133         PORT_IRQ_DEV_ILCK       = (1 << 7), /* device interlock */
134         PORT_IRQ_CONNECT        = (1 << 6), /* port connect change status */
135         PORT_IRQ_SG_DONE        = (1 << 5), /* descriptor processed */
136         PORT_IRQ_UNK_FIS        = (1 << 4), /* unknown FIS rx'd */
137         PORT_IRQ_SDB_FIS        = (1 << 3), /* Set Device Bits FIS rx'd */
138         PORT_IRQ_DMAS_FIS       = (1 << 2), /* DMA Setup FIS rx'd */
139         PORT_IRQ_PIOS_FIS       = (1 << 1), /* PIO Setup FIS rx'd */
140         PORT_IRQ_D2H_REG_FIS    = (1 << 0), /* D2H Register FIS rx'd */
141
142         PORT_IRQ_FREEZE         = PORT_IRQ_HBUS_ERR |
143                                   PORT_IRQ_IF_ERR |
144                                   PORT_IRQ_CONNECT |
145                                   PORT_IRQ_PHYRDY |
146                                   PORT_IRQ_UNK_FIS,
147         PORT_IRQ_ERROR          = PORT_IRQ_FREEZE |
148                                   PORT_IRQ_TF_ERR |
149                                   PORT_IRQ_HBUS_DATA_ERR,
150         DEF_PORT_IRQ            = PORT_IRQ_ERROR | PORT_IRQ_SG_DONE |
151                                   PORT_IRQ_SDB_FIS | PORT_IRQ_DMAS_FIS |
152                                   PORT_IRQ_PIOS_FIS | PORT_IRQ_D2H_REG_FIS,
153
154         /* PORT_CMD bits */
155         PORT_CMD_ATAPI          = (1 << 24), /* Device is ATAPI */
156         PORT_CMD_LIST_ON        = (1 << 15), /* cmd list DMA engine running */
157         PORT_CMD_FIS_ON         = (1 << 14), /* FIS DMA engine running */
158         PORT_CMD_FIS_RX         = (1 << 4), /* Enable FIS receive DMA engine */
159         PORT_CMD_CLO            = (1 << 3), /* Command list override */
160         PORT_CMD_POWER_ON       = (1 << 2), /* Power up device */
161         PORT_CMD_SPIN_UP        = (1 << 1), /* Spin up device */
162         PORT_CMD_START          = (1 << 0), /* Enable port DMA engine */
163
164         PORT_CMD_ICC_MASK       = (0xf << 28), /* i/f ICC state mask */
165         PORT_CMD_ICC_ACTIVE     = (0x1 << 28), /* Put i/f in active state */
166         PORT_CMD_ICC_PARTIAL    = (0x2 << 28), /* Put i/f in partial state */
167         PORT_CMD_ICC_SLUMBER    = (0x6 << 28), /* Put i/f in slumber state */
168
169         /* ap->flags bits */
170         AHCI_FLAG_NO_NCQ                = (1 << 24),
171         AHCI_FLAG_IGN_IRQ_IF_ERR        = (1 << 25), /* ignore IRQ_IF_ERR */
172         AHCI_FLAG_HONOR_PI              = (1 << 26), /* honor PORTS_IMPL */
173         AHCI_FLAG_IGN_SERR_INTERNAL     = (1 << 27), /* ignore SERR_INTERNAL */
174         AHCI_FLAG_32BIT_ONLY            = (1 << 28), /* force 32bit */
175         AHCI_FLAG_MV_PATA               = (1 << 29), /* PATA port */
176         AHCI_FLAG_NO_MSI                = (1 << 30), /* no PCI MSI */
177
178         AHCI_FLAG_COMMON                = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
179                                           ATA_FLAG_MMIO | ATA_FLAG_PIO_DMA |
180                                           ATA_FLAG_SKIP_D2H_BSY |
181                                           ATA_FLAG_ACPI_SATA,
182 };
183
184 struct ahci_cmd_hdr {
185         u32                     opts;
186         u32                     status;
187         u32                     tbl_addr;
188         u32                     tbl_addr_hi;
189         u32                     reserved[4];
190 };
191
192 struct ahci_sg {
193         u32                     addr;
194         u32                     addr_hi;
195         u32                     reserved;
196         u32                     flags_size;
197 };
198
199 struct ahci_host_priv {
200         u32                     cap;            /* cap to use */
201         u32                     port_map;       /* port map to use */
202         u32                     saved_cap;      /* saved initial cap */
203         u32                     saved_port_map; /* saved initial port_map */
204 };
205
206 struct ahci_port_priv {
207         struct ahci_cmd_hdr     *cmd_slot;
208         dma_addr_t              cmd_slot_dma;
209         void                    *cmd_tbl;
210         dma_addr_t              cmd_tbl_dma;
211         void                    *rx_fis;
212         dma_addr_t              rx_fis_dma;
213         /* for NCQ spurious interrupt analysis */
214         unsigned int            ncq_saw_d2h:1;
215         unsigned int            ncq_saw_dmas:1;
216         unsigned int            ncq_saw_sdb:1;
217 };
218
219 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg);
220 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg, u32 val);
221 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent);
222 static unsigned int ahci_qc_issue(struct ata_queued_cmd *qc);
223 static void ahci_irq_clear(struct ata_port *ap);
224 static int ahci_port_start(struct ata_port *ap);
225 static void ahci_port_stop(struct ata_port *ap);
226 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf);
227 static void ahci_qc_prep(struct ata_queued_cmd *qc);
228 static u8 ahci_check_status(struct ata_port *ap);
229 static void ahci_freeze(struct ata_port *ap);
230 static void ahci_thaw(struct ata_port *ap);
231 static void ahci_error_handler(struct ata_port *ap);
232 static void ahci_vt8251_error_handler(struct ata_port *ap);
233 static void ahci_post_internal_cmd(struct ata_queued_cmd *qc);
234 static int ahci_port_resume(struct ata_port *ap);
235 static unsigned int ahci_fill_sg(struct ata_queued_cmd *qc, void *cmd_tbl);
236 static void ahci_fill_cmd_slot(struct ahci_port_priv *pp, unsigned int tag,
237                                u32 opts);
238 #ifdef CONFIG_PM
239 static int ahci_port_suspend(struct ata_port *ap, pm_message_t mesg);
240 static int ahci_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg);
241 static int ahci_pci_device_resume(struct pci_dev *pdev);
242 #endif
243
244 static struct scsi_host_template ahci_sht = {
245         .module                 = THIS_MODULE,
246         .name                   = DRV_NAME,
247         .ioctl                  = ata_scsi_ioctl,
248         .queuecommand           = ata_scsi_queuecmd,
249         .change_queue_depth     = ata_scsi_change_queue_depth,
250         .can_queue              = AHCI_MAX_CMDS - 1,
251         .this_id                = ATA_SHT_THIS_ID,
252         .sg_tablesize           = AHCI_MAX_SG,
253         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
254         .emulated               = ATA_SHT_EMULATED,
255         .use_clustering         = AHCI_USE_CLUSTERING,
256         .proc_name              = DRV_NAME,
257         .dma_boundary           = AHCI_DMA_BOUNDARY,
258         .slave_configure        = ata_scsi_slave_config,
259         .slave_destroy          = ata_scsi_slave_destroy,
260         .bios_param             = ata_std_bios_param,
261 };
262
263 static const struct ata_port_operations ahci_ops = {
264         .port_disable           = ata_port_disable,
265
266         .check_status           = ahci_check_status,
267         .check_altstatus        = ahci_check_status,
268         .dev_select             = ata_noop_dev_select,
269
270         .tf_read                = ahci_tf_read,
271
272         .qc_prep                = ahci_qc_prep,
273         .qc_issue               = ahci_qc_issue,
274
275         .irq_clear              = ahci_irq_clear,
276         .irq_on                 = ata_dummy_irq_on,
277         .irq_ack                = ata_dummy_irq_ack,
278
279         .scr_read               = ahci_scr_read,
280         .scr_write              = ahci_scr_write,
281
282         .freeze                 = ahci_freeze,
283         .thaw                   = ahci_thaw,
284
285         .error_handler          = ahci_error_handler,
286         .post_internal_cmd      = ahci_post_internal_cmd,
287
288 #ifdef CONFIG_PM
289         .port_suspend           = ahci_port_suspend,
290         .port_resume            = ahci_port_resume,
291 #endif
292
293         .port_start             = ahci_port_start,
294         .port_stop              = ahci_port_stop,
295 };
296
297 static const struct ata_port_operations ahci_vt8251_ops = {
298         .port_disable           = ata_port_disable,
299
300         .check_status           = ahci_check_status,
301         .check_altstatus        = ahci_check_status,
302         .dev_select             = ata_noop_dev_select,
303
304         .tf_read                = ahci_tf_read,
305
306         .qc_prep                = ahci_qc_prep,
307         .qc_issue               = ahci_qc_issue,
308
309         .irq_clear              = ahci_irq_clear,
310         .irq_on                 = ata_dummy_irq_on,
311         .irq_ack                = ata_dummy_irq_ack,
312
313         .scr_read               = ahci_scr_read,
314         .scr_write              = ahci_scr_write,
315
316         .freeze                 = ahci_freeze,
317         .thaw                   = ahci_thaw,
318
319         .error_handler          = ahci_vt8251_error_handler,
320         .post_internal_cmd      = ahci_post_internal_cmd,
321
322 #ifdef CONFIG_PM
323         .port_suspend           = ahci_port_suspend,
324         .port_resume            = ahci_port_resume,
325 #endif
326
327         .port_start             = ahci_port_start,
328         .port_stop              = ahci_port_stop,
329 };
330
331 static const struct ata_port_info ahci_port_info[] = {
332         /* board_ahci */
333         {
334                 .flags          = AHCI_FLAG_COMMON,
335                 .pio_mask       = 0x1f, /* pio0-4 */
336                 .udma_mask      = ATA_UDMA6,
337                 .port_ops       = &ahci_ops,
338         },
339         /* board_ahci_pi */
340         {
341                 .flags          = AHCI_FLAG_COMMON | AHCI_FLAG_HONOR_PI,
342                 .pio_mask       = 0x1f, /* pio0-4 */
343                 .udma_mask      = ATA_UDMA6,
344                 .port_ops       = &ahci_ops,
345         },
346         /* board_ahci_vt8251 */
347         {
348                 .flags          = AHCI_FLAG_COMMON | ATA_FLAG_HRST_TO_RESUME |
349                                   AHCI_FLAG_NO_NCQ,
350                 .pio_mask       = 0x1f, /* pio0-4 */
351                 .udma_mask      = ATA_UDMA6,
352                 .port_ops       = &ahci_vt8251_ops,
353         },
354         /* board_ahci_ign_iferr */
355         {
356                 .flags          = AHCI_FLAG_COMMON | AHCI_FLAG_IGN_IRQ_IF_ERR,
357                 .pio_mask       = 0x1f, /* pio0-4 */
358                 .udma_mask      = ATA_UDMA6,
359                 .port_ops       = &ahci_ops,
360         },
361         /* board_ahci_sb600 */
362         {
363                 .flags          = AHCI_FLAG_COMMON |
364                                   AHCI_FLAG_IGN_SERR_INTERNAL |
365                                   AHCI_FLAG_32BIT_ONLY,
366                 .pio_mask       = 0x1f, /* pio0-4 */
367                 .udma_mask      = ATA_UDMA6,
368                 .port_ops       = &ahci_ops,
369         },
370         /* board_ahci_mv */
371         {
372                 .sht            = &ahci_sht,
373                 .flags          = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
374                                   ATA_FLAG_MMIO | ATA_FLAG_PIO_DMA |
375                                   ATA_FLAG_SKIP_D2H_BSY | AHCI_FLAG_HONOR_PI |
376                                   AHCI_FLAG_NO_NCQ | AHCI_FLAG_NO_MSI |
377                                   AHCI_FLAG_MV_PATA,
378                 .pio_mask       = 0x1f, /* pio0-4 */
379                 .udma_mask      = ATA_UDMA6,
380                 .port_ops       = &ahci_ops,
381         },
382 };
383
384 static const struct pci_device_id ahci_pci_tbl[] = {
385         /* Intel */
386         { PCI_VDEVICE(INTEL, 0x2652), board_ahci }, /* ICH6 */
387         { PCI_VDEVICE(INTEL, 0x2653), board_ahci }, /* ICH6M */
388         { PCI_VDEVICE(INTEL, 0x27c1), board_ahci }, /* ICH7 */
389         { PCI_VDEVICE(INTEL, 0x27c5), board_ahci }, /* ICH7M */
390         { PCI_VDEVICE(INTEL, 0x27c3), board_ahci }, /* ICH7R */
391         { PCI_VDEVICE(AL, 0x5288), board_ahci_ign_iferr }, /* ULi M5288 */
392         { PCI_VDEVICE(INTEL, 0x2681), board_ahci }, /* ESB2 */
393         { PCI_VDEVICE(INTEL, 0x2682), board_ahci }, /* ESB2 */
394         { PCI_VDEVICE(INTEL, 0x2683), board_ahci }, /* ESB2 */
395         { PCI_VDEVICE(INTEL, 0x27c6), board_ahci }, /* ICH7-M DH */
396         { PCI_VDEVICE(INTEL, 0x2821), board_ahci_pi }, /* ICH8 */
397         { PCI_VDEVICE(INTEL, 0x2822), board_ahci_pi }, /* ICH8 */
398         { PCI_VDEVICE(INTEL, 0x2824), board_ahci_pi }, /* ICH8 */
399         { PCI_VDEVICE(INTEL, 0x2829), board_ahci_pi }, /* ICH8M */
400         { PCI_VDEVICE(INTEL, 0x282a), board_ahci_pi }, /* ICH8M */
401         { PCI_VDEVICE(INTEL, 0x2922), board_ahci_pi }, /* ICH9 */
402         { PCI_VDEVICE(INTEL, 0x2923), board_ahci_pi }, /* ICH9 */
403         { PCI_VDEVICE(INTEL, 0x2924), board_ahci_pi }, /* ICH9 */
404         { PCI_VDEVICE(INTEL, 0x2925), board_ahci_pi }, /* ICH9 */
405         { PCI_VDEVICE(INTEL, 0x2927), board_ahci_pi }, /* ICH9 */
406         { PCI_VDEVICE(INTEL, 0x2929), board_ahci_pi }, /* ICH9M */
407         { PCI_VDEVICE(INTEL, 0x292a), board_ahci_pi }, /* ICH9M */
408         { PCI_VDEVICE(INTEL, 0x292b), board_ahci_pi }, /* ICH9M */
409         { PCI_VDEVICE(INTEL, 0x292c), board_ahci_pi }, /* ICH9M */
410         { PCI_VDEVICE(INTEL, 0x292f), board_ahci_pi }, /* ICH9M */
411         { PCI_VDEVICE(INTEL, 0x294d), board_ahci_pi }, /* ICH9 */
412         { PCI_VDEVICE(INTEL, 0x294e), board_ahci_pi }, /* ICH9M */
413
414         /* JMicron 360/1/3/5/6, match class to avoid IDE function */
415         { PCI_VENDOR_ID_JMICRON, PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID,
416           PCI_CLASS_STORAGE_SATA_AHCI, 0xffffff, board_ahci_ign_iferr },
417
418         /* ATI */
419         { PCI_VDEVICE(ATI, 0x4380), board_ahci_sb600 }, /* ATI SB600 */
420         { PCI_VDEVICE(ATI, 0x4390), board_ahci_sb600 }, /* ATI SB700 */
421
422         /* VIA */
423         { PCI_VDEVICE(VIA, 0x3349), board_ahci_vt8251 }, /* VIA VT8251 */
424         { PCI_VDEVICE(VIA, 0x6287), board_ahci_vt8251 }, /* VIA VT8251 */
425
426         /* NVIDIA */
427         { PCI_VDEVICE(NVIDIA, 0x044c), board_ahci },            /* MCP65 */
428         { PCI_VDEVICE(NVIDIA, 0x044d), board_ahci },            /* MCP65 */
429         { PCI_VDEVICE(NVIDIA, 0x044e), board_ahci },            /* MCP65 */
430         { PCI_VDEVICE(NVIDIA, 0x044f), board_ahci },            /* MCP65 */
431         { PCI_VDEVICE(NVIDIA, 0x045c), board_ahci },            /* MCP65 */
432         { PCI_VDEVICE(NVIDIA, 0x045d), board_ahci },            /* MCP65 */
433         { PCI_VDEVICE(NVIDIA, 0x045e), board_ahci },            /* MCP65 */
434         { PCI_VDEVICE(NVIDIA, 0x045f), board_ahci },            /* MCP65 */
435         { PCI_VDEVICE(NVIDIA, 0x0550), board_ahci },            /* MCP67 */
436         { PCI_VDEVICE(NVIDIA, 0x0551), board_ahci },            /* MCP67 */
437         { PCI_VDEVICE(NVIDIA, 0x0552), board_ahci },            /* MCP67 */
438         { PCI_VDEVICE(NVIDIA, 0x0553), board_ahci },            /* MCP67 */
439         { PCI_VDEVICE(NVIDIA, 0x0554), board_ahci },            /* MCP67 */
440         { PCI_VDEVICE(NVIDIA, 0x0555), board_ahci },            /* MCP67 */
441         { PCI_VDEVICE(NVIDIA, 0x0556), board_ahci },            /* MCP67 */
442         { PCI_VDEVICE(NVIDIA, 0x0557), board_ahci },            /* MCP67 */
443         { PCI_VDEVICE(NVIDIA, 0x0558), board_ahci },            /* MCP67 */
444         { PCI_VDEVICE(NVIDIA, 0x0559), board_ahci },            /* MCP67 */
445         { PCI_VDEVICE(NVIDIA, 0x055a), board_ahci },            /* MCP67 */
446         { PCI_VDEVICE(NVIDIA, 0x055b), board_ahci },            /* MCP67 */
447         { PCI_VDEVICE(NVIDIA, 0x07f0), board_ahci },            /* MCP73 */
448         { PCI_VDEVICE(NVIDIA, 0x07f1), board_ahci },            /* MCP73 */
449         { PCI_VDEVICE(NVIDIA, 0x07f2), board_ahci },            /* MCP73 */
450         { PCI_VDEVICE(NVIDIA, 0x07f3), board_ahci },            /* MCP73 */
451         { PCI_VDEVICE(NVIDIA, 0x07f4), board_ahci },            /* MCP73 */
452         { PCI_VDEVICE(NVIDIA, 0x07f5), board_ahci },            /* MCP73 */
453         { PCI_VDEVICE(NVIDIA, 0x07f6), board_ahci },            /* MCP73 */
454         { PCI_VDEVICE(NVIDIA, 0x07f7), board_ahci },            /* MCP73 */
455         { PCI_VDEVICE(NVIDIA, 0x07f8), board_ahci },            /* MCP73 */
456         { PCI_VDEVICE(NVIDIA, 0x07f9), board_ahci },            /* MCP73 */
457         { PCI_VDEVICE(NVIDIA, 0x07fa), board_ahci },            /* MCP73 */
458         { PCI_VDEVICE(NVIDIA, 0x07fb), board_ahci },            /* MCP73 */
459         { PCI_VDEVICE(NVIDIA, 0x0ad0), board_ahci },            /* MCP77 */
460         { PCI_VDEVICE(NVIDIA, 0x0ad1), board_ahci },            /* MCP77 */
461         { PCI_VDEVICE(NVIDIA, 0x0ad2), board_ahci },            /* MCP77 */
462         { PCI_VDEVICE(NVIDIA, 0x0ad3), board_ahci },            /* MCP77 */
463         { PCI_VDEVICE(NVIDIA, 0x0ad4), board_ahci },            /* MCP77 */
464         { PCI_VDEVICE(NVIDIA, 0x0ad5), board_ahci },            /* MCP77 */
465         { PCI_VDEVICE(NVIDIA, 0x0ad6), board_ahci },            /* MCP77 */
466         { PCI_VDEVICE(NVIDIA, 0x0ad7), board_ahci },            /* MCP77 */
467         { PCI_VDEVICE(NVIDIA, 0x0ad8), board_ahci },            /* MCP77 */
468         { PCI_VDEVICE(NVIDIA, 0x0ad9), board_ahci },            /* MCP77 */
469         { PCI_VDEVICE(NVIDIA, 0x0ada), board_ahci },            /* MCP77 */
470         { PCI_VDEVICE(NVIDIA, 0x0adb), board_ahci },            /* MCP77 */
471
472         /* SiS */
473         { PCI_VDEVICE(SI, 0x1184), board_ahci }, /* SiS 966 */
474         { PCI_VDEVICE(SI, 0x1185), board_ahci }, /* SiS 966 */
475         { PCI_VDEVICE(SI, 0x0186), board_ahci }, /* SiS 968 */
476
477         /* Marvell */
478         { PCI_VDEVICE(MARVELL, 0x6145), board_ahci_mv },        /* 6145 */
479
480         /* Generic, PCI class code for AHCI */
481         { PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID,
482           PCI_CLASS_STORAGE_SATA_AHCI, 0xffffff, board_ahci },
483
484         { }     /* terminate list */
485 };
486
487
488 static struct pci_driver ahci_pci_driver = {
489         .name                   = DRV_NAME,
490         .id_table               = ahci_pci_tbl,
491         .probe                  = ahci_init_one,
492         .remove                 = ata_pci_remove_one,
493 #ifdef CONFIG_PM
494         .suspend                = ahci_pci_device_suspend,
495         .resume                 = ahci_pci_device_resume,
496 #endif
497 };
498
499
500 static inline int ahci_nr_ports(u32 cap)
501 {
502         return (cap & 0x1f) + 1;
503 }
504
505 static inline void __iomem *__ahci_port_base(struct ata_host *host,
506                                              unsigned int port_no)
507 {
508         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
509
510         return mmio + 0x100 + (port_no * 0x80);
511 }
512
513 static inline void __iomem *ahci_port_base(struct ata_port *ap)
514 {
515         return __ahci_port_base(ap->host, ap->port_no);
516 }
517
518 /**
519  *      ahci_save_initial_config - Save and fixup initial config values
520  *      @pdev: target PCI device
521  *      @pi: associated ATA port info
522  *      @hpriv: host private area to store config values
523  *
524  *      Some registers containing configuration info might be setup by
525  *      BIOS and might be cleared on reset.  This function saves the
526  *      initial values of those registers into @hpriv such that they
527  *      can be restored after controller reset.
528  *
529  *      If inconsistent, config values are fixed up by this function.
530  *
531  *      LOCKING:
532  *      None.
533  */
534 static void ahci_save_initial_config(struct pci_dev *pdev,
535                                      const struct ata_port_info *pi,
536                                      struct ahci_host_priv *hpriv)
537 {
538         void __iomem *mmio = pcim_iomap_table(pdev)[AHCI_PCI_BAR];
539         u32 cap, port_map;
540         int i;
541
542         /* Values prefixed with saved_ are written back to host after
543          * reset.  Values without are used for driver operation.
544          */
545         hpriv->saved_cap = cap = readl(mmio + HOST_CAP);
546         hpriv->saved_port_map = port_map = readl(mmio + HOST_PORTS_IMPL);
547
548         /* some chips lie about 64bit support */
549         if ((cap & HOST_CAP_64) && (pi->flags & AHCI_FLAG_32BIT_ONLY)) {
550                 dev_printk(KERN_INFO, &pdev->dev,
551                            "controller can't do 64bit DMA, forcing 32bit\n");
552                 cap &= ~HOST_CAP_64;
553         }
554
555         /* fixup zero port_map */
556         if (!port_map) {
557                 port_map = (1 << ahci_nr_ports(cap)) - 1;
558                 dev_printk(KERN_WARNING, &pdev->dev,
559                            "PORTS_IMPL is zero, forcing 0x%x\n", port_map);
560
561                 /* write the fixed up value to the PI register */
562                 hpriv->saved_port_map = port_map;
563         }
564
565         /*
566          * Temporary Marvell 6145 hack: PATA port presence
567          * is asserted through the standard AHCI port
568          * presence register, as bit 4 (counting from 0)
569          */
570         if (pi->flags & AHCI_FLAG_MV_PATA) {
571                 dev_printk(KERN_ERR, &pdev->dev,
572                            "MV_AHCI HACK: port_map %x -> %x\n",
573                            hpriv->port_map,
574                            hpriv->port_map & 0xf);
575
576                 port_map &= 0xf;
577         }
578
579         /* cross check port_map and cap.n_ports */
580         if (pi->flags & AHCI_FLAG_HONOR_PI) {
581                 u32 tmp_port_map = port_map;
582                 int n_ports = ahci_nr_ports(cap);
583
584                 for (i = 0; i < AHCI_MAX_PORTS && n_ports; i++) {
585                         if (tmp_port_map & (1 << i)) {
586                                 n_ports--;
587                                 tmp_port_map &= ~(1 << i);
588                         }
589                 }
590
591                 /* Whine if inconsistent.  No need to update cap.
592                  * port_map is used to determine number of ports.
593                  */
594                 if (n_ports || tmp_port_map)
595                         dev_printk(KERN_WARNING, &pdev->dev,
596                                    "nr_ports (%u) and implemented port map "
597                                    "(0x%x) don't match\n",
598                                    ahci_nr_ports(cap), port_map);
599         } else {
600                 /* fabricate port_map from cap.nr_ports */
601                 port_map = (1 << ahci_nr_ports(cap)) - 1;
602         }
603
604         /* record values to use during operation */
605         hpriv->cap = cap;
606         hpriv->port_map = port_map;
607 }
608
609 /**
610  *      ahci_restore_initial_config - Restore initial config
611  *      @host: target ATA host
612  *
613  *      Restore initial config stored by ahci_save_initial_config().
614  *
615  *      LOCKING:
616  *      None.
617  */
618 static void ahci_restore_initial_config(struct ata_host *host)
619 {
620         struct ahci_host_priv *hpriv = host->private_data;
621         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
622
623         writel(hpriv->saved_cap, mmio + HOST_CAP);
624         writel(hpriv->saved_port_map, mmio + HOST_PORTS_IMPL);
625         (void) readl(mmio + HOST_PORTS_IMPL);   /* flush */
626 }
627
628 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg_in)
629 {
630         unsigned int sc_reg;
631
632         switch (sc_reg_in) {
633         case SCR_STATUS:        sc_reg = 0; break;
634         case SCR_CONTROL:       sc_reg = 1; break;
635         case SCR_ERROR:         sc_reg = 2; break;
636         case SCR_ACTIVE:        sc_reg = 3; break;
637         default:
638                 return 0xffffffffU;
639         }
640
641         return readl(ap->ioaddr.scr_addr + (sc_reg * 4));
642 }
643
644
645 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg_in,
646                                u32 val)
647 {
648         unsigned int sc_reg;
649
650         switch (sc_reg_in) {
651         case SCR_STATUS:        sc_reg = 0; break;
652         case SCR_CONTROL:       sc_reg = 1; break;
653         case SCR_ERROR:         sc_reg = 2; break;
654         case SCR_ACTIVE:        sc_reg = 3; break;
655         default:
656                 return;
657         }
658
659         writel(val, ap->ioaddr.scr_addr + (sc_reg * 4));
660 }
661
662 static void ahci_start_engine(struct ata_port *ap)
663 {
664         void __iomem *port_mmio = ahci_port_base(ap);
665         u32 tmp;
666
667         /* start DMA */
668         tmp = readl(port_mmio + PORT_CMD);
669         tmp |= PORT_CMD_START;
670         writel(tmp, port_mmio + PORT_CMD);
671         readl(port_mmio + PORT_CMD); /* flush */
672 }
673
674 static int ahci_stop_engine(struct ata_port *ap)
675 {
676         void __iomem *port_mmio = ahci_port_base(ap);
677         u32 tmp;
678
679         tmp = readl(port_mmio + PORT_CMD);
680
681         /* check if the HBA is idle */
682         if ((tmp & (PORT_CMD_START | PORT_CMD_LIST_ON)) == 0)
683                 return 0;
684
685         /* setting HBA to idle */
686         tmp &= ~PORT_CMD_START;
687         writel(tmp, port_mmio + PORT_CMD);
688
689         /* wait for engine to stop. This could be as long as 500 msec */
690         tmp = ata_wait_register(port_mmio + PORT_CMD,
691                                 PORT_CMD_LIST_ON, PORT_CMD_LIST_ON, 1, 500);
692         if (tmp & PORT_CMD_LIST_ON)
693                 return -EIO;
694
695         return 0;
696 }
697
698 static void ahci_start_fis_rx(struct ata_port *ap)
699 {
700         void __iomem *port_mmio = ahci_port_base(ap);
701         struct ahci_host_priv *hpriv = ap->host->private_data;
702         struct ahci_port_priv *pp = ap->private_data;
703         u32 tmp;
704
705         /* set FIS registers */
706         if (hpriv->cap & HOST_CAP_64)
707                 writel((pp->cmd_slot_dma >> 16) >> 16,
708                        port_mmio + PORT_LST_ADDR_HI);
709         writel(pp->cmd_slot_dma & 0xffffffff, port_mmio + PORT_LST_ADDR);
710
711         if (hpriv->cap & HOST_CAP_64)
712                 writel((pp->rx_fis_dma >> 16) >> 16,
713                        port_mmio + PORT_FIS_ADDR_HI);
714         writel(pp->rx_fis_dma & 0xffffffff, port_mmio + PORT_FIS_ADDR);
715
716         /* enable FIS reception */
717         tmp = readl(port_mmio + PORT_CMD);
718         tmp |= PORT_CMD_FIS_RX;
719         writel(tmp, port_mmio + PORT_CMD);
720
721         /* flush */
722         readl(port_mmio + PORT_CMD);
723 }
724
725 static int ahci_stop_fis_rx(struct ata_port *ap)
726 {
727         void __iomem *port_mmio = ahci_port_base(ap);
728         u32 tmp;
729
730         /* disable FIS reception */
731         tmp = readl(port_mmio + PORT_CMD);
732         tmp &= ~PORT_CMD_FIS_RX;
733         writel(tmp, port_mmio + PORT_CMD);
734
735         /* wait for completion, spec says 500ms, give it 1000 */
736         tmp = ata_wait_register(port_mmio + PORT_CMD, PORT_CMD_FIS_ON,
737                                 PORT_CMD_FIS_ON, 10, 1000);
738         if (tmp & PORT_CMD_FIS_ON)
739                 return -EBUSY;
740
741         return 0;
742 }
743
744 static void ahci_power_up(struct ata_port *ap)
745 {
746         struct ahci_host_priv *hpriv = ap->host->private_data;
747         void __iomem *port_mmio = ahci_port_base(ap);
748         u32 cmd;
749
750         cmd = readl(port_mmio + PORT_CMD) & ~PORT_CMD_ICC_MASK;
751
752         /* spin up device */
753         if (hpriv->cap & HOST_CAP_SSS) {
754                 cmd |= PORT_CMD_SPIN_UP;
755                 writel(cmd, port_mmio + PORT_CMD);
756         }
757
758         /* wake up link */
759         writel(cmd | PORT_CMD_ICC_ACTIVE, port_mmio + PORT_CMD);
760 }
761
762 #ifdef CONFIG_PM
763 static void ahci_power_down(struct ata_port *ap)
764 {
765         struct ahci_host_priv *hpriv = ap->host->private_data;
766         void __iomem *port_mmio = ahci_port_base(ap);
767         u32 cmd, scontrol;
768
769         if (!(hpriv->cap & HOST_CAP_SSS))
770                 return;
771
772         /* put device into listen mode, first set PxSCTL.DET to 0 */
773         scontrol = readl(port_mmio + PORT_SCR_CTL);
774         scontrol &= ~0xf;
775         writel(scontrol, port_mmio + PORT_SCR_CTL);
776
777         /* then set PxCMD.SUD to 0 */
778         cmd = readl(port_mmio + PORT_CMD) & ~PORT_CMD_ICC_MASK;
779         cmd &= ~PORT_CMD_SPIN_UP;
780         writel(cmd, port_mmio + PORT_CMD);
781 }
782 #endif
783
784 static void ahci_start_port(struct ata_port *ap)
785 {
786         /* enable FIS reception */
787         ahci_start_fis_rx(ap);
788
789         /* enable DMA */
790         ahci_start_engine(ap);
791 }
792
793 static int ahci_deinit_port(struct ata_port *ap, const char **emsg)
794 {
795         int rc;
796
797         /* disable DMA */
798         rc = ahci_stop_engine(ap);
799         if (rc) {
800                 *emsg = "failed to stop engine";
801                 return rc;
802         }
803
804         /* disable FIS reception */
805         rc = ahci_stop_fis_rx(ap);
806         if (rc) {
807                 *emsg = "failed stop FIS RX";
808                 return rc;
809         }
810
811         return 0;
812 }
813
814 static int ahci_reset_controller(struct ata_host *host)
815 {
816         struct pci_dev *pdev = to_pci_dev(host->dev);
817         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
818         u32 tmp;
819
820         /* global controller reset */
821         tmp = readl(mmio + HOST_CTL);
822         if ((tmp & HOST_RESET) == 0) {
823                 writel(tmp | HOST_RESET, mmio + HOST_CTL);
824                 readl(mmio + HOST_CTL); /* flush */
825         }
826
827         /* reset must complete within 1 second, or
828          * the hardware should be considered fried.
829          */
830         ssleep(1);
831
832         tmp = readl(mmio + HOST_CTL);
833         if (tmp & HOST_RESET) {
834                 dev_printk(KERN_ERR, host->dev,
835                            "controller reset failed (0x%x)\n", tmp);
836                 return -EIO;
837         }
838
839         /* turn on AHCI mode */
840         writel(HOST_AHCI_EN, mmio + HOST_CTL);
841         (void) readl(mmio + HOST_CTL);  /* flush */
842
843         /* some registers might be cleared on reset.  restore initial values */
844         ahci_restore_initial_config(host);
845
846         if (pdev->vendor == PCI_VENDOR_ID_INTEL) {
847                 u16 tmp16;
848
849                 /* configure PCS */
850                 pci_read_config_word(pdev, 0x92, &tmp16);
851                 tmp16 |= 0xf;
852                 pci_write_config_word(pdev, 0x92, tmp16);
853         }
854
855         return 0;
856 }
857
858 static void ahci_port_init(struct pci_dev *pdev, struct ata_port *ap,
859                            int port_no, void __iomem *mmio,
860                            void __iomem *port_mmio)
861 {
862         const char *emsg = NULL;
863         int rc;
864         u32 tmp;
865
866         /* make sure port is not active */
867         rc = ahci_deinit_port(ap, &emsg);
868         if (rc)
869                 dev_printk(KERN_WARNING, &pdev->dev,
870                            "%s (%d)\n", emsg, rc);
871
872         /* clear SError */
873         tmp = readl(port_mmio + PORT_SCR_ERR);
874         VPRINTK("PORT_SCR_ERR 0x%x\n", tmp);
875         writel(tmp, port_mmio + PORT_SCR_ERR);
876
877         /* clear port IRQ */
878         tmp = readl(port_mmio + PORT_IRQ_STAT);
879         VPRINTK("PORT_IRQ_STAT 0x%x\n", tmp);
880         if (tmp)
881                 writel(tmp, port_mmio + PORT_IRQ_STAT);
882
883         writel(1 << port_no, mmio + HOST_IRQ_STAT);
884 }
885
886 static void ahci_init_controller(struct ata_host *host)
887 {
888         struct pci_dev *pdev = to_pci_dev(host->dev);
889         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
890         int i;
891         void __iomem *port_mmio;
892         u32 tmp;
893
894         if (host->ports[0]->flags & AHCI_FLAG_MV_PATA) {
895                 port_mmio = __ahci_port_base(host, 4);
896
897                 writel(0, port_mmio + PORT_IRQ_MASK);
898
899                 /* clear port IRQ */
900                 tmp = readl(port_mmio + PORT_IRQ_STAT);
901                 VPRINTK("PORT_IRQ_STAT 0x%x\n", tmp);
902                 if (tmp)
903                         writel(tmp, port_mmio + PORT_IRQ_STAT);
904         }
905
906         for (i = 0; i < host->n_ports; i++) {
907                 struct ata_port *ap = host->ports[i];
908
909                 port_mmio = ahci_port_base(ap);
910                 if (ata_port_is_dummy(ap))
911                         continue;
912
913                 ahci_port_init(pdev, ap, i, mmio, port_mmio);
914         }
915
916         tmp = readl(mmio + HOST_CTL);
917         VPRINTK("HOST_CTL 0x%x\n", tmp);
918         writel(tmp | HOST_IRQ_EN, mmio + HOST_CTL);
919         tmp = readl(mmio + HOST_CTL);
920         VPRINTK("HOST_CTL 0x%x\n", tmp);
921 }
922
923 static unsigned int ahci_dev_classify(struct ata_port *ap)
924 {
925         void __iomem *port_mmio = ahci_port_base(ap);
926         struct ata_taskfile tf;
927         u32 tmp;
928
929         tmp = readl(port_mmio + PORT_SIG);
930         tf.lbah         = (tmp >> 24)   & 0xff;
931         tf.lbam         = (tmp >> 16)   & 0xff;
932         tf.lbal         = (tmp >> 8)    & 0xff;
933         tf.nsect        = (tmp)         & 0xff;
934
935         return ata_dev_classify(&tf);
936 }
937
938 static void ahci_fill_cmd_slot(struct ahci_port_priv *pp, unsigned int tag,
939                                u32 opts)
940 {
941         dma_addr_t cmd_tbl_dma;
942
943         cmd_tbl_dma = pp->cmd_tbl_dma + tag * AHCI_CMD_TBL_SZ;
944
945         pp->cmd_slot[tag].opts = cpu_to_le32(opts);
946         pp->cmd_slot[tag].status = 0;
947         pp->cmd_slot[tag].tbl_addr = cpu_to_le32(cmd_tbl_dma & 0xffffffff);
948         pp->cmd_slot[tag].tbl_addr_hi = cpu_to_le32((cmd_tbl_dma >> 16) >> 16);
949 }
950
951 static int ahci_kick_engine(struct ata_port *ap, int force_restart)
952 {
953         void __iomem *port_mmio = ap->ioaddr.cmd_addr;
954         struct ahci_host_priv *hpriv = ap->host->private_data;
955         u32 tmp;
956         int busy, rc;
957
958         /* do we need to kick the port? */
959         busy = ahci_check_status(ap) & (ATA_BUSY | ATA_DRQ);
960         if (!busy && !force_restart)
961                 return 0;
962
963         /* stop engine */
964         rc = ahci_stop_engine(ap);
965         if (rc)
966                 goto out_restart;
967
968         /* need to do CLO? */
969         if (!busy) {
970                 rc = 0;
971                 goto out_restart;
972         }
973
974         if (!(hpriv->cap & HOST_CAP_CLO)) {
975                 rc = -EOPNOTSUPP;
976                 goto out_restart;
977         }
978
979         /* perform CLO */
980         tmp = readl(port_mmio + PORT_CMD);
981         tmp |= PORT_CMD_CLO;
982         writel(tmp, port_mmio + PORT_CMD);
983
984         rc = 0;
985         tmp = ata_wait_register(port_mmio + PORT_CMD,
986                                 PORT_CMD_CLO, PORT_CMD_CLO, 1, 500);
987         if (tmp & PORT_CMD_CLO)
988                 rc = -EIO;
989
990         /* restart engine */
991  out_restart:
992         ahci_start_engine(ap);
993         return rc;
994 }
995
996 static int ahci_exec_polled_cmd(struct ata_port *ap, int pmp,
997                                 struct ata_taskfile *tf, int is_cmd, u16 flags,
998                                 unsigned long timeout_msec)
999 {
1000         const u32 cmd_fis_len = 5; /* five dwords */
1001         struct ahci_port_priv *pp = ap->private_data;
1002         void __iomem *port_mmio = ahci_port_base(ap);
1003         u8 *fis = pp->cmd_tbl;
1004         u32 tmp;
1005
1006         /* prep the command */
1007         ata_tf_to_fis(tf, pmp, is_cmd, fis);
1008         ahci_fill_cmd_slot(pp, 0, cmd_fis_len | flags | (pmp << 12));
1009
1010         /* issue & wait */
1011         writel(1, port_mmio + PORT_CMD_ISSUE);
1012
1013         if (timeout_msec) {
1014                 tmp = ata_wait_register(port_mmio + PORT_CMD_ISSUE, 0x1, 0x1,
1015                                         1, timeout_msec);
1016                 if (tmp & 0x1) {
1017                         ahci_kick_engine(ap, 1);
1018                         return -EBUSY;
1019                 }
1020         } else
1021                 readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
1022
1023         return 0;
1024 }
1025
1026 static int ahci_do_softreset(struct ata_port *ap, unsigned int *class,
1027                              int pmp, unsigned long deadline)
1028 {
1029         const char *reason = NULL;
1030         unsigned long now, msecs;
1031         struct ata_taskfile tf;
1032         int rc;
1033
1034         DPRINTK("ENTER\n");
1035
1036         if (ata_port_offline(ap)) {
1037                 DPRINTK("PHY reports no device\n");
1038                 *class = ATA_DEV_NONE;
1039                 return 0;
1040         }
1041
1042         /* prepare for SRST (AHCI-1.1 10.4.1) */
1043         rc = ahci_kick_engine(ap, 1);
1044         if (rc)
1045                 ata_port_printk(ap, KERN_WARNING,
1046                                 "failed to reset engine (errno=%d)", rc);
1047
1048         ata_tf_init(ap->device, &tf);
1049
1050         /* issue the first D2H Register FIS */
1051         msecs = 0;
1052         now = jiffies;
1053         if (time_after(now, deadline))
1054                 msecs = jiffies_to_msecs(deadline - now);
1055
1056         tf.ctl |= ATA_SRST;
1057         if (ahci_exec_polled_cmd(ap, pmp, &tf, 0,
1058                                  AHCI_CMD_RESET | AHCI_CMD_CLR_BUSY, msecs)) {
1059                 rc = -EIO;
1060                 reason = "1st FIS failed";
1061                 goto fail;
1062         }
1063
1064         /* spec says at least 5us, but be generous and sleep for 1ms */
1065         msleep(1);
1066
1067         /* issue the second D2H Register FIS */
1068         tf.ctl &= ~ATA_SRST;
1069         ahci_exec_polled_cmd(ap, pmp, &tf, 0, 0, 0);
1070
1071         /* spec mandates ">= 2ms" before checking status.
1072          * We wait 150ms, because that was the magic delay used for
1073          * ATAPI devices in Hale Landis's ATADRVR, for the period of time
1074          * between when the ATA command register is written, and then
1075          * status is checked.  Because waiting for "a while" before
1076          * checking status is fine, post SRST, we perform this magic
1077          * delay here as well.
1078          */
1079         msleep(150);
1080
1081         rc = ata_wait_ready(ap, deadline);
1082         /* link occupied, -ENODEV too is an error */
1083         if (rc) {
1084                 reason = "device not ready";
1085                 goto fail;
1086         }
1087         *class = ahci_dev_classify(ap);
1088
1089         DPRINTK("EXIT, class=%u\n", *class);
1090         return 0;
1091
1092  fail:
1093         ata_port_printk(ap, KERN_ERR, "softreset failed (%s)\n", reason);
1094         return rc;
1095 }
1096
1097 static int ahci_softreset(struct ata_port *ap, unsigned int *class,
1098                           unsigned long deadline)
1099 {
1100         return ahci_do_softreset(ap, class, 0, deadline);
1101 }
1102
1103 static int ahci_hardreset(struct ata_port *ap, unsigned int *class,
1104                           unsigned long deadline)
1105 {
1106         struct ahci_port_priv *pp = ap->private_data;
1107         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
1108         struct ata_taskfile tf;
1109         int rc;
1110
1111         DPRINTK("ENTER\n");
1112
1113         ahci_stop_engine(ap);
1114
1115         /* clear D2H reception area to properly wait for D2H FIS */
1116         ata_tf_init(ap->device, &tf);
1117         tf.command = 0x80;
1118         ata_tf_to_fis(&tf, 0, 0, d2h_fis);
1119
1120         rc = sata_std_hardreset(ap, class, deadline);
1121
1122         ahci_start_engine(ap);
1123
1124         if (rc == 0 && ata_port_online(ap))
1125                 *class = ahci_dev_classify(ap);
1126         if (*class == ATA_DEV_UNKNOWN)
1127                 *class = ATA_DEV_NONE;
1128
1129         DPRINTK("EXIT, rc=%d, class=%u\n", rc, *class);
1130         return rc;
1131 }
1132
1133 static int ahci_vt8251_hardreset(struct ata_port *ap, unsigned int *class,
1134                                  unsigned long deadline)
1135 {
1136         int rc;
1137
1138         DPRINTK("ENTER\n");
1139
1140         ahci_stop_engine(ap);
1141
1142         rc = sata_port_hardreset(ap, sata_ehc_deb_timing(&ap->eh_context),
1143                                  deadline);
1144
1145         /* vt8251 needs SError cleared for the port to operate */
1146         ahci_scr_write(ap, SCR_ERROR, ahci_scr_read(ap, SCR_ERROR));
1147
1148         ahci_start_engine(ap);
1149
1150         DPRINTK("EXIT, rc=%d, class=%u\n", rc, *class);
1151
1152         /* vt8251 doesn't clear BSY on signature FIS reception,
1153          * request follow-up softreset.
1154          */
1155         return rc ?: -EAGAIN;
1156 }
1157
1158 static void ahci_postreset(struct ata_port *ap, unsigned int *class)
1159 {
1160         void __iomem *port_mmio = ahci_port_base(ap);
1161         u32 new_tmp, tmp;
1162
1163         ata_std_postreset(ap, class);
1164
1165         /* Make sure port's ATAPI bit is set appropriately */
1166         new_tmp = tmp = readl(port_mmio + PORT_CMD);
1167         if (*class == ATA_DEV_ATAPI)
1168                 new_tmp |= PORT_CMD_ATAPI;
1169         else
1170                 new_tmp &= ~PORT_CMD_ATAPI;
1171         if (new_tmp != tmp) {
1172                 writel(new_tmp, port_mmio + PORT_CMD);
1173                 readl(port_mmio + PORT_CMD); /* flush */
1174         }
1175 }
1176
1177 static u8 ahci_check_status(struct ata_port *ap)
1178 {
1179         void __iomem *mmio = ap->ioaddr.cmd_addr;
1180
1181         return readl(mmio + PORT_TFDATA) & 0xFF;
1182 }
1183
1184 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf)
1185 {
1186         struct ahci_port_priv *pp = ap->private_data;
1187         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
1188
1189         ata_tf_from_fis(d2h_fis, tf);
1190 }
1191
1192 static unsigned int ahci_fill_sg(struct ata_queued_cmd *qc, void *cmd_tbl)
1193 {
1194         struct scatterlist *sg;
1195         struct ahci_sg *ahci_sg;
1196         unsigned int n_sg = 0;
1197
1198         VPRINTK("ENTER\n");
1199
1200         /*
1201          * Next, the S/G list.
1202          */
1203         ahci_sg = cmd_tbl + AHCI_CMD_TBL_HDR_SZ;
1204         ata_for_each_sg(sg, qc) {
1205                 dma_addr_t addr = sg_dma_address(sg);
1206                 u32 sg_len = sg_dma_len(sg);
1207
1208                 ahci_sg->addr = cpu_to_le32(addr & 0xffffffff);
1209                 ahci_sg->addr_hi = cpu_to_le32((addr >> 16) >> 16);
1210                 ahci_sg->flags_size = cpu_to_le32(sg_len - 1);
1211
1212                 ahci_sg++;
1213                 n_sg++;
1214         }
1215
1216         return n_sg;
1217 }
1218
1219 static void ahci_qc_prep(struct ata_queued_cmd *qc)
1220 {
1221         struct ata_port *ap = qc->ap;
1222         struct ahci_port_priv *pp = ap->private_data;
1223         int is_atapi = is_atapi_taskfile(&qc->tf);
1224         void *cmd_tbl;
1225         u32 opts;
1226         const u32 cmd_fis_len = 5; /* five dwords */
1227         unsigned int n_elem;
1228
1229         /*
1230          * Fill in command table information.  First, the header,
1231          * a SATA Register - Host to Device command FIS.
1232          */
1233         cmd_tbl = pp->cmd_tbl + qc->tag * AHCI_CMD_TBL_SZ;
1234
1235         ata_tf_to_fis(&qc->tf, 0, 1, cmd_tbl);
1236         if (is_atapi) {
1237                 memset(cmd_tbl + AHCI_CMD_TBL_CDB, 0, 32);
1238                 memcpy(cmd_tbl + AHCI_CMD_TBL_CDB, qc->cdb, qc->dev->cdb_len);
1239         }
1240
1241         n_elem = 0;
1242         if (qc->flags & ATA_QCFLAG_DMAMAP)
1243                 n_elem = ahci_fill_sg(qc, cmd_tbl);
1244
1245         /*
1246          * Fill in command slot information.
1247          */
1248         opts = cmd_fis_len | n_elem << 16;
1249         if (qc->tf.flags & ATA_TFLAG_WRITE)
1250                 opts |= AHCI_CMD_WRITE;
1251         if (is_atapi)
1252                 opts |= AHCI_CMD_ATAPI | AHCI_CMD_PREFETCH;
1253
1254         ahci_fill_cmd_slot(pp, qc->tag, opts);
1255 }
1256
1257 static void ahci_error_intr(struct ata_port *ap, u32 irq_stat)
1258 {
1259         struct ahci_port_priv *pp = ap->private_data;
1260         struct ata_eh_info *ehi = &ap->eh_info;
1261         unsigned int err_mask = 0, action = 0;
1262         struct ata_queued_cmd *qc;
1263         u32 serror;
1264
1265         ata_ehi_clear_desc(ehi);
1266
1267         /* AHCI needs SError cleared; otherwise, it might lock up */
1268         serror = ahci_scr_read(ap, SCR_ERROR);
1269         ahci_scr_write(ap, SCR_ERROR, serror);
1270
1271         /* analyze @irq_stat */
1272         ata_ehi_push_desc(ehi, "irq_stat 0x%08x", irq_stat);
1273
1274         /* some controllers set IRQ_IF_ERR on device errors, ignore it */
1275         if (ap->flags & AHCI_FLAG_IGN_IRQ_IF_ERR)
1276                 irq_stat &= ~PORT_IRQ_IF_ERR;
1277
1278         if (irq_stat & PORT_IRQ_TF_ERR) {
1279                 err_mask |= AC_ERR_DEV;
1280                 if (ap->flags & AHCI_FLAG_IGN_SERR_INTERNAL)
1281                         serror &= ~SERR_INTERNAL;
1282         }
1283
1284         if (irq_stat & (PORT_IRQ_HBUS_ERR | PORT_IRQ_HBUS_DATA_ERR)) {
1285                 err_mask |= AC_ERR_HOST_BUS;
1286                 action |= ATA_EH_SOFTRESET;
1287         }
1288
1289         if (irq_stat & PORT_IRQ_IF_ERR) {
1290                 err_mask |= AC_ERR_ATA_BUS;
1291                 action |= ATA_EH_SOFTRESET;
1292                 ata_ehi_push_desc(ehi, ", interface fatal error");
1293         }
1294
1295         if (irq_stat & (PORT_IRQ_CONNECT | PORT_IRQ_PHYRDY)) {
1296                 ata_ehi_hotplugged(ehi);
1297                 ata_ehi_push_desc(ehi, ", %s", irq_stat & PORT_IRQ_CONNECT ?
1298                         "connection status changed" : "PHY RDY changed");
1299         }
1300
1301         if (irq_stat & PORT_IRQ_UNK_FIS) {
1302                 u32 *unk = (u32 *)(pp->rx_fis + RX_FIS_UNK);
1303
1304                 err_mask |= AC_ERR_HSM;
1305                 action |= ATA_EH_SOFTRESET;
1306                 ata_ehi_push_desc(ehi, ", unknown FIS %08x %08x %08x %08x",
1307                                   unk[0], unk[1], unk[2], unk[3]);
1308         }
1309
1310         /* okay, let's hand over to EH */
1311         ehi->serror |= serror;
1312         ehi->action |= action;
1313
1314         qc = ata_qc_from_tag(ap, ap->active_tag);
1315         if (qc)
1316                 qc->err_mask |= err_mask;
1317         else
1318                 ehi->err_mask |= err_mask;
1319
1320         if (irq_stat & PORT_IRQ_FREEZE)
1321                 ata_port_freeze(ap);
1322         else
1323                 ata_port_abort(ap);
1324 }
1325
1326 static void ahci_port_intr(struct ata_port *ap)
1327 {
1328         void __iomem *port_mmio = ap->ioaddr.cmd_addr;
1329         struct ata_eh_info *ehi = &ap->eh_info;
1330         struct ahci_port_priv *pp = ap->private_data;
1331         u32 status, qc_active;
1332         int rc, known_irq = 0;
1333
1334         status = readl(port_mmio + PORT_IRQ_STAT);
1335         writel(status, port_mmio + PORT_IRQ_STAT);
1336
1337         if (unlikely(status & PORT_IRQ_ERROR)) {
1338                 ahci_error_intr(ap, status);
1339                 return;
1340         }
1341
1342         if (ap->sactive)
1343                 qc_active = readl(port_mmio + PORT_SCR_ACT);
1344         else
1345                 qc_active = readl(port_mmio + PORT_CMD_ISSUE);
1346
1347         rc = ata_qc_complete_multiple(ap, qc_active, NULL);
1348         if (rc > 0)
1349                 return;
1350         if (rc < 0) {
1351                 ehi->err_mask |= AC_ERR_HSM;
1352                 ehi->action |= ATA_EH_SOFTRESET;
1353                 ata_port_freeze(ap);
1354                 return;
1355         }
1356
1357         /* hmmm... a spurious interupt */
1358
1359         /* if !NCQ, ignore.  No modern ATA device has broken HSM
1360          * implementation for non-NCQ commands.
1361          */
1362         if (!ap->sactive)
1363                 return;
1364
1365         if (status & PORT_IRQ_D2H_REG_FIS) {
1366                 if (!pp->ncq_saw_d2h)
1367                         ata_port_printk(ap, KERN_INFO,
1368                                 "D2H reg with I during NCQ, "
1369                                 "this message won't be printed again\n");
1370                 pp->ncq_saw_d2h = 1;
1371                 known_irq = 1;
1372         }
1373
1374         if (status & PORT_IRQ_DMAS_FIS) {
1375                 if (!pp->ncq_saw_dmas)
1376                         ata_port_printk(ap, KERN_INFO,
1377                                 "DMAS FIS during NCQ, "
1378                                 "this message won't be printed again\n");
1379                 pp->ncq_saw_dmas = 1;
1380                 known_irq = 1;
1381         }
1382
1383         if (status & PORT_IRQ_SDB_FIS) {
1384                 const __le32 *f = pp->rx_fis + RX_FIS_SDB;
1385
1386                 if (le32_to_cpu(f[1])) {
1387                         /* SDB FIS containing spurious completions
1388                          * might be dangerous, whine and fail commands
1389                          * with HSM violation.  EH will turn off NCQ
1390                          * after several such failures.
1391                          */
1392                         ata_ehi_push_desc(ehi,
1393                                 "spurious completions during NCQ "
1394                                 "issue=0x%x SAct=0x%x FIS=%08x:%08x",
1395                                 readl(port_mmio + PORT_CMD_ISSUE),
1396                                 readl(port_mmio + PORT_SCR_ACT),
1397                                 le32_to_cpu(f[0]), le32_to_cpu(f[1]));
1398                         ehi->err_mask |= AC_ERR_HSM;
1399                         ehi->action |= ATA_EH_SOFTRESET;
1400                         ata_port_freeze(ap);
1401                 } else {
1402                         if (!pp->ncq_saw_sdb)
1403                                 ata_port_printk(ap, KERN_INFO,
1404                                         "spurious SDB FIS %08x:%08x during NCQ, "
1405                                         "this message won't be printed again\n",
1406                                         le32_to_cpu(f[0]), le32_to_cpu(f[1]));
1407                         pp->ncq_saw_sdb = 1;
1408                 }
1409                 known_irq = 1;
1410         }
1411
1412         if (!known_irq)
1413                 ata_port_printk(ap, KERN_INFO, "spurious interrupt "
1414                                 "(irq_stat 0x%x active_tag 0x%x sactive 0x%x)\n",
1415                                 status, ap->active_tag, ap->sactive);
1416 }
1417
1418 static void ahci_irq_clear(struct ata_port *ap)
1419 {
1420         /* TODO */
1421 }
1422
1423 static irqreturn_t ahci_interrupt(int irq, void *dev_instance)
1424 {
1425         struct ata_host *host = dev_instance;
1426         struct ahci_host_priv *hpriv;
1427         unsigned int i, handled = 0;
1428         void __iomem *mmio;
1429         u32 irq_stat, irq_ack = 0;
1430
1431         VPRINTK("ENTER\n");
1432
1433         hpriv = host->private_data;
1434         mmio = host->iomap[AHCI_PCI_BAR];
1435
1436         /* sigh.  0xffffffff is a valid return from h/w */
1437         irq_stat = readl(mmio + HOST_IRQ_STAT);
1438         irq_stat &= hpriv->port_map;
1439         if (!irq_stat)
1440                 return IRQ_NONE;
1441
1442         spin_lock(&host->lock);
1443
1444         for (i = 0; i < host->n_ports; i++) {
1445                 struct ata_port *ap;
1446
1447                 if (!(irq_stat & (1 << i)))
1448                         continue;
1449
1450                 ap = host->ports[i];
1451                 if (ap) {
1452                         ahci_port_intr(ap);
1453                         VPRINTK("port %u\n", i);
1454                 } else {
1455                         VPRINTK("port %u (no irq)\n", i);
1456                         if (ata_ratelimit())
1457                                 dev_printk(KERN_WARNING, host->dev,
1458                                         "interrupt on disabled port %u\n", i);
1459                 }
1460
1461                 irq_ack |= (1 << i);
1462         }
1463
1464         if (irq_ack) {
1465                 writel(irq_ack, mmio + HOST_IRQ_STAT);
1466                 handled = 1;
1467         }
1468
1469         spin_unlock(&host->lock);
1470
1471         VPRINTK("EXIT\n");
1472
1473         return IRQ_RETVAL(handled);
1474 }
1475
1476 static unsigned int ahci_qc_issue(struct ata_queued_cmd *qc)
1477 {
1478         struct ata_port *ap = qc->ap;
1479         void __iomem *port_mmio = ahci_port_base(ap);
1480
1481         if (qc->tf.protocol == ATA_PROT_NCQ)
1482                 writel(1 << qc->tag, port_mmio + PORT_SCR_ACT);
1483         writel(1 << qc->tag, port_mmio + PORT_CMD_ISSUE);
1484         readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
1485
1486         return 0;
1487 }
1488
1489 static void ahci_freeze(struct ata_port *ap)
1490 {
1491         void __iomem *port_mmio = ahci_port_base(ap);
1492
1493         /* turn IRQ off */
1494         writel(0, port_mmio + PORT_IRQ_MASK);
1495 }
1496
1497 static void ahci_thaw(struct ata_port *ap)
1498 {
1499         void __iomem *mmio = ap->host->iomap[AHCI_PCI_BAR];
1500         void __iomem *port_mmio = ahci_port_base(ap);
1501         u32 tmp;
1502
1503         /* clear IRQ */
1504         tmp = readl(port_mmio + PORT_IRQ_STAT);
1505         writel(tmp, port_mmio + PORT_IRQ_STAT);
1506         writel(1 << ap->port_no, mmio + HOST_IRQ_STAT);
1507
1508         /* turn IRQ back on */
1509         writel(DEF_PORT_IRQ, port_mmio + PORT_IRQ_MASK);
1510 }
1511
1512 static void ahci_error_handler(struct ata_port *ap)
1513 {
1514         if (!(ap->pflags & ATA_PFLAG_FROZEN)) {
1515                 /* restart engine */
1516                 ahci_stop_engine(ap);
1517                 ahci_start_engine(ap);
1518         }
1519
1520         /* perform recovery */
1521         ata_do_eh(ap, ata_std_prereset, ahci_softreset, ahci_hardreset,
1522                   ahci_postreset);
1523 }
1524
1525 static void ahci_vt8251_error_handler(struct ata_port *ap)
1526 {
1527         if (!(ap->pflags & ATA_PFLAG_FROZEN)) {
1528                 /* restart engine */
1529                 ahci_stop_engine(ap);
1530                 ahci_start_engine(ap);
1531         }
1532
1533         /* perform recovery */
1534         ata_do_eh(ap, ata_std_prereset, ahci_softreset, ahci_vt8251_hardreset,
1535                   ahci_postreset);
1536 }
1537
1538 static void ahci_post_internal_cmd(struct ata_queued_cmd *qc)
1539 {
1540         struct ata_port *ap = qc->ap;
1541
1542         /* make DMA engine forget about the failed command */
1543         if (qc->flags & ATA_QCFLAG_FAILED)
1544                 ahci_kick_engine(ap, 1);
1545 }
1546
1547 static int ahci_port_resume(struct ata_port *ap)
1548 {
1549         ahci_power_up(ap);
1550         ahci_start_port(ap);
1551
1552         return 0;
1553 }
1554
1555 #ifdef CONFIG_PM
1556 static int ahci_port_suspend(struct ata_port *ap, pm_message_t mesg)
1557 {
1558         const char *emsg = NULL;
1559         int rc;
1560
1561         rc = ahci_deinit_port(ap, &emsg);
1562         if (rc == 0)
1563                 ahci_power_down(ap);
1564         else {
1565                 ata_port_printk(ap, KERN_ERR, "%s (%d)\n", emsg, rc);
1566                 ahci_start_port(ap);
1567         }
1568
1569         return rc;
1570 }
1571
1572 static int ahci_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg)
1573 {
1574         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1575         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
1576         u32 ctl;
1577
1578         if (mesg.event == PM_EVENT_SUSPEND) {
1579                 /* AHCI spec rev1.1 section 8.3.3:
1580                  * Software must disable interrupts prior to requesting a
1581                  * transition of the HBA to D3 state.
1582                  */
1583                 ctl = readl(mmio + HOST_CTL);
1584                 ctl &= ~HOST_IRQ_EN;
1585                 writel(ctl, mmio + HOST_CTL);
1586                 readl(mmio + HOST_CTL); /* flush */
1587         }
1588
1589         return ata_pci_device_suspend(pdev, mesg);
1590 }
1591
1592 static int ahci_pci_device_resume(struct pci_dev *pdev)
1593 {
1594         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1595         int rc;
1596
1597         rc = ata_pci_device_do_resume(pdev);
1598         if (rc)
1599                 return rc;
1600
1601         if (pdev->dev.power.power_state.event == PM_EVENT_SUSPEND) {
1602                 rc = ahci_reset_controller(host);
1603                 if (rc)
1604                         return rc;
1605
1606                 ahci_init_controller(host);
1607         }
1608
1609         ata_host_resume(host);
1610
1611         return 0;
1612 }
1613 #endif
1614
1615 static int ahci_port_start(struct ata_port *ap)
1616 {
1617         struct device *dev = ap->host->dev;
1618         struct ahci_port_priv *pp;
1619         void *mem;
1620         dma_addr_t mem_dma;
1621         int rc;
1622
1623         pp = devm_kzalloc(dev, sizeof(*pp), GFP_KERNEL);
1624         if (!pp)
1625                 return -ENOMEM;
1626
1627         rc = ata_pad_alloc(ap, dev);
1628         if (rc)
1629                 return rc;
1630
1631         mem = dmam_alloc_coherent(dev, AHCI_PORT_PRIV_DMA_SZ, &mem_dma,
1632                                   GFP_KERNEL);
1633         if (!mem)
1634                 return -ENOMEM;
1635         memset(mem, 0, AHCI_PORT_PRIV_DMA_SZ);
1636
1637         /*
1638          * First item in chunk of DMA memory: 32-slot command table,
1639          * 32 bytes each in size
1640          */
1641         pp->cmd_slot = mem;
1642         pp->cmd_slot_dma = mem_dma;
1643
1644         mem += AHCI_CMD_SLOT_SZ;
1645         mem_dma += AHCI_CMD_SLOT_SZ;
1646
1647         /*
1648          * Second item: Received-FIS area
1649          */
1650         pp->rx_fis = mem;
1651         pp->rx_fis_dma = mem_dma;
1652
1653         mem += AHCI_RX_FIS_SZ;
1654         mem_dma += AHCI_RX_FIS_SZ;
1655
1656         /*
1657          * Third item: data area for storing a single command
1658          * and its scatter-gather table
1659          */
1660         pp->cmd_tbl = mem;
1661         pp->cmd_tbl_dma = mem_dma;
1662
1663         ap->private_data = pp;
1664
1665         /* engage engines, captain */
1666         return ahci_port_resume(ap);
1667 }
1668
1669 static void ahci_port_stop(struct ata_port *ap)
1670 {
1671         const char *emsg = NULL;
1672         int rc;
1673
1674         /* de-initialize port */
1675         rc = ahci_deinit_port(ap, &emsg);
1676         if (rc)
1677                 ata_port_printk(ap, KERN_WARNING, "%s (%d)\n", emsg, rc);
1678 }
1679
1680 static int ahci_configure_dma_masks(struct pci_dev *pdev, int using_dac)
1681 {
1682         int rc;
1683
1684         if (using_dac &&
1685             !pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
1686                 rc = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
1687                 if (rc) {
1688                         rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
1689                         if (rc) {
1690                                 dev_printk(KERN_ERR, &pdev->dev,
1691                                            "64-bit DMA enable failed\n");
1692                                 return rc;
1693                         }
1694                 }
1695         } else {
1696                 rc = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
1697                 if (rc) {
1698                         dev_printk(KERN_ERR, &pdev->dev,
1699                                    "32-bit DMA enable failed\n");
1700                         return rc;
1701                 }
1702                 rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
1703                 if (rc) {
1704                         dev_printk(KERN_ERR, &pdev->dev,
1705                                    "32-bit consistent DMA enable failed\n");
1706                         return rc;
1707                 }
1708         }
1709         return 0;
1710 }
1711
1712 static void ahci_print_info(struct ata_host *host)
1713 {
1714         struct ahci_host_priv *hpriv = host->private_data;
1715         struct pci_dev *pdev = to_pci_dev(host->dev);
1716         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
1717         u32 vers, cap, impl, speed;
1718         const char *speed_s;
1719         u16 cc;
1720         const char *scc_s;
1721
1722         vers = readl(mmio + HOST_VERSION);
1723         cap = hpriv->cap;
1724         impl = hpriv->port_map;
1725
1726         speed = (cap >> 20) & 0xf;
1727         if (speed == 1)
1728                 speed_s = "1.5";
1729         else if (speed == 2)
1730                 speed_s = "3";
1731         else
1732                 speed_s = "?";
1733
1734         pci_read_config_word(pdev, 0x0a, &cc);
1735         if (cc == PCI_CLASS_STORAGE_IDE)
1736                 scc_s = "IDE";
1737         else if (cc == PCI_CLASS_STORAGE_SATA)
1738                 scc_s = "SATA";
1739         else if (cc == PCI_CLASS_STORAGE_RAID)
1740                 scc_s = "RAID";
1741         else
1742                 scc_s = "unknown";
1743
1744         dev_printk(KERN_INFO, &pdev->dev,
1745                 "AHCI %02x%02x.%02x%02x "
1746                 "%u slots %u ports %s Gbps 0x%x impl %s mode\n"
1747                 ,
1748
1749                 (vers >> 24) & 0xff,
1750                 (vers >> 16) & 0xff,
1751                 (vers >> 8) & 0xff,
1752                 vers & 0xff,
1753
1754                 ((cap >> 8) & 0x1f) + 1,
1755                 (cap & 0x1f) + 1,
1756                 speed_s,
1757                 impl,
1758                 scc_s);
1759
1760         dev_printk(KERN_INFO, &pdev->dev,
1761                 "flags: "
1762                 "%s%s%s%s%s%s"
1763                 "%s%s%s%s%s%s%s\n"
1764                 ,
1765
1766                 cap & (1 << 31) ? "64bit " : "",
1767                 cap & (1 << 30) ? "ncq " : "",
1768                 cap & (1 << 28) ? "ilck " : "",
1769                 cap & (1 << 27) ? "stag " : "",
1770                 cap & (1 << 26) ? "pm " : "",
1771                 cap & (1 << 25) ? "led " : "",
1772
1773                 cap & (1 << 24) ? "clo " : "",
1774                 cap & (1 << 19) ? "nz " : "",
1775                 cap & (1 << 18) ? "only " : "",
1776                 cap & (1 << 17) ? "pmp " : "",
1777                 cap & (1 << 15) ? "pio " : "",
1778                 cap & (1 << 14) ? "slum " : "",
1779                 cap & (1 << 13) ? "part " : ""
1780                 );
1781 }
1782
1783 static int ahci_init_one(struct pci_dev *pdev, const struct pci_device_id *ent)
1784 {
1785         static int printed_version;
1786         struct ata_port_info pi = ahci_port_info[ent->driver_data];
1787         const struct ata_port_info *ppi[] = { &pi, NULL };
1788         struct device *dev = &pdev->dev;
1789         struct ahci_host_priv *hpriv;
1790         struct ata_host *host;
1791         int i, rc;
1792
1793         VPRINTK("ENTER\n");
1794
1795         WARN_ON(ATA_MAX_QUEUE > AHCI_MAX_CMDS);
1796
1797         if (!printed_version++)
1798                 dev_printk(KERN_DEBUG, &pdev->dev, "version " DRV_VERSION "\n");
1799
1800         /* acquire resources */
1801         rc = pcim_enable_device(pdev);
1802         if (rc)
1803                 return rc;
1804
1805         rc = pcim_iomap_regions(pdev, 1 << AHCI_PCI_BAR, DRV_NAME);
1806         if (rc == -EBUSY)
1807                 pcim_pin_device(pdev);
1808         if (rc)
1809                 return rc;
1810
1811         if ((pi.flags & AHCI_FLAG_NO_MSI) || pci_enable_msi(pdev))
1812                 pci_intx(pdev, 1);
1813
1814         hpriv = devm_kzalloc(dev, sizeof(*hpriv), GFP_KERNEL);
1815         if (!hpriv)
1816                 return -ENOMEM;
1817
1818         /* save initial config */
1819         ahci_save_initial_config(pdev, &pi, hpriv);
1820
1821         /* prepare host */
1822         if (!(pi.flags & AHCI_FLAG_NO_NCQ) && (hpriv->cap & HOST_CAP_NCQ))
1823                 pi.flags |= ATA_FLAG_NCQ;
1824
1825         host = ata_host_alloc_pinfo(&pdev->dev, ppi, fls(hpriv->port_map));
1826         if (!host)
1827                 return -ENOMEM;
1828         host->iomap = pcim_iomap_table(pdev);
1829         host->private_data = hpriv;
1830
1831         for (i = 0; i < host->n_ports; i++) {
1832                 struct ata_port *ap = host->ports[i];
1833                 void __iomem *port_mmio = ahci_port_base(ap);
1834
1835                 /* standard SATA port setup */
1836                 if (hpriv->port_map & (1 << i)) {
1837                         ap->ioaddr.cmd_addr = port_mmio;
1838                         ap->ioaddr.scr_addr = port_mmio + PORT_SCR;
1839                 }
1840
1841                 /* disabled/not-implemented port */
1842                 else
1843                         ap->ops = &ata_dummy_port_ops;
1844         }
1845
1846         /* initialize adapter */
1847         rc = ahci_configure_dma_masks(pdev, hpriv->cap & HOST_CAP_64);
1848         if (rc)
1849                 return rc;
1850
1851         rc = ahci_reset_controller(host);
1852         if (rc)
1853                 return rc;
1854
1855         ahci_init_controller(host);
1856         ahci_print_info(host);
1857
1858         pci_set_master(pdev);
1859         return ata_host_activate(host, pdev->irq, ahci_interrupt, IRQF_SHARED,
1860                                  &ahci_sht);
1861 }
1862
1863 static int __init ahci_init(void)
1864 {
1865         return pci_register_driver(&ahci_pci_driver);
1866 }
1867
1868 static void __exit ahci_exit(void)
1869 {
1870         pci_unregister_driver(&ahci_pci_driver);
1871 }
1872
1873
1874 MODULE_AUTHOR("Jeff Garzik");
1875 MODULE_DESCRIPTION("AHCI SATA low-level driver");
1876 MODULE_LICENSE("GPL");
1877 MODULE_DEVICE_TABLE(pci, ahci_pci_tbl);
1878 MODULE_VERSION(DRV_VERSION);
1879
1880 module_init(ahci_init);
1881 module_exit(ahci_exit);