x86, ioapic: Consolidate mp_ioapics[] into 'struct ioapic'
[linux-2.6.git] / arch / x86 / kernel / apic / io_apic.c
1 /*
2  *      Intel IO-APIC support for multi-Pentium hosts.
3  *
4  *      Copyright (C) 1997, 1998, 1999, 2000, 2009 Ingo Molnar, Hajnalka Szabo
5  *
6  *      Many thanks to Stig Venaas for trying out countless experimental
7  *      patches and reporting/debugging problems patiently!
8  *
9  *      (c) 1999, Multiple IO-APIC support, developed by
10  *      Ken-ichi Yaku <yaku@css1.kbnes.nec.co.jp> and
11  *      Hidemi Kishimoto <kisimoto@css1.kbnes.nec.co.jp>,
12  *      further tested and cleaned up by Zach Brown <zab@redhat.com>
13  *      and Ingo Molnar <mingo@redhat.com>
14  *
15  *      Fixes
16  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
17  *                                      thanks to Eric Gilmore
18  *                                      and Rolf G. Tews
19  *                                      for testing these extensively
20  *      Paul Diefenbaugh        :       Added full ACPI support
21  */
22
23 #include <linux/mm.h>
24 #include <linux/interrupt.h>
25 #include <linux/init.h>
26 #include <linux/delay.h>
27 #include <linux/sched.h>
28 #include <linux/pci.h>
29 #include <linux/mc146818rtc.h>
30 #include <linux/compiler.h>
31 #include <linux/acpi.h>
32 #include <linux/module.h>
33 #include <linux/syscore_ops.h>
34 #include <linux/msi.h>
35 #include <linux/htirq.h>
36 #include <linux/freezer.h>
37 #include <linux/kthread.h>
38 #include <linux/jiffies.h>      /* time_after() */
39 #include <linux/slab.h>
40 #ifdef CONFIG_ACPI
41 #include <acpi/acpi_bus.h>
42 #endif
43 #include <linux/bootmem.h>
44 #include <linux/dmar.h>
45 #include <linux/hpet.h>
46
47 #include <asm/idle.h>
48 #include <asm/io.h>
49 #include <asm/smp.h>
50 #include <asm/cpu.h>
51 #include <asm/desc.h>
52 #include <asm/proto.h>
53 #include <asm/acpi.h>
54 #include <asm/dma.h>
55 #include <asm/timer.h>
56 #include <asm/i8259.h>
57 #include <asm/msidef.h>
58 #include <asm/hypertransport.h>
59 #include <asm/setup.h>
60 #include <asm/irq_remapping.h>
61 #include <asm/hpet.h>
62 #include <asm/hw_irq.h>
63
64 #include <asm/apic.h>
65
66 #define __apicdebuginit(type) static type __init
67 #define for_each_irq_pin(entry, head) \
68         for (entry = head; entry; entry = entry->next)
69
70 /*
71  *      Is the SiS APIC rmw bug present ?
72  *      -1 = don't know, 0 = no, 1 = yes
73  */
74 int sis_apic_bug = -1;
75
76 static DEFINE_RAW_SPINLOCK(ioapic_lock);
77 static DEFINE_RAW_SPINLOCK(vector_lock);
78
79 static struct ioapic {
80         /*
81          * # of IRQ routing registers
82          */
83         int nr_registers;
84         /*
85          * Saved state during suspend/resume, or while enabling intr-remap.
86          */
87         struct IO_APIC_route_entry *saved_registers;
88         /* I/O APIC config */
89         struct mpc_ioapic mp_config;
90 } ioapics[MAX_IO_APICS];
91
92 #define mpc_ioapic_ver(id)              ioapics[id].mp_config.apicver
93
94 int mpc_ioapic_id(int id)
95 {
96         return ioapics[id].mp_config.apicid;
97 }
98
99 unsigned int mpc_ioapic_addr(int id)
100 {
101         return ioapics[id].mp_config.apicaddr;
102 }
103
104 int nr_ioapics;
105
106 /* IO APIC gsi routing info */
107 struct mp_ioapic_gsi  mp_gsi_routing[MAX_IO_APICS];
108
109 /* The one past the highest gsi number used */
110 u32 gsi_top;
111
112 /* MP IRQ source entries */
113 struct mpc_intsrc mp_irqs[MAX_IRQ_SOURCES];
114
115 /* # of MP IRQ source entries */
116 int mp_irq_entries;
117
118 /* GSI interrupts */
119 static int nr_irqs_gsi = NR_IRQS_LEGACY;
120
121 #if defined (CONFIG_MCA) || defined (CONFIG_EISA)
122 int mp_bus_id_to_type[MAX_MP_BUSSES];
123 #endif
124
125 DECLARE_BITMAP(mp_bus_not_pci, MAX_MP_BUSSES);
126
127 int skip_ioapic_setup;
128
129 /**
130  * disable_ioapic_support() - disables ioapic support at runtime
131  */
132 void disable_ioapic_support(void)
133 {
134 #ifdef CONFIG_PCI
135         noioapicquirk = 1;
136         noioapicreroute = -1;
137 #endif
138         skip_ioapic_setup = 1;
139 }
140
141 static int __init parse_noapic(char *str)
142 {
143         /* disable IO-APIC */
144         disable_ioapic_support();
145         return 0;
146 }
147 early_param("noapic", parse_noapic);
148
149 static int io_apic_setup_irq_pin(unsigned int irq, int node,
150                                  struct io_apic_irq_attr *attr);
151
152 /* Will be called in mpparse/acpi/sfi codes for saving IRQ info */
153 void mp_save_irq(struct mpc_intsrc *m)
154 {
155         int i;
156
157         apic_printk(APIC_VERBOSE, "Int: type %d, pol %d, trig %d, bus %02x,"
158                 " IRQ %02x, APIC ID %x, APIC INT %02x\n",
159                 m->irqtype, m->irqflag & 3, (m->irqflag >> 2) & 3, m->srcbus,
160                 m->srcbusirq, m->dstapic, m->dstirq);
161
162         for (i = 0; i < mp_irq_entries; i++) {
163                 if (!memcmp(&mp_irqs[i], m, sizeof(*m)))
164                         return;
165         }
166
167         memcpy(&mp_irqs[mp_irq_entries], m, sizeof(*m));
168         if (++mp_irq_entries == MAX_IRQ_SOURCES)
169                 panic("Max # of irq sources exceeded!!\n");
170 }
171
172 struct irq_pin_list {
173         int apic, pin;
174         struct irq_pin_list *next;
175 };
176
177 static struct irq_pin_list *alloc_irq_pin_list(int node)
178 {
179         return kzalloc_node(sizeof(struct irq_pin_list), GFP_KERNEL, node);
180 }
181
182
183 /* irq_cfg is indexed by the sum of all RTEs in all I/O APICs. */
184 #ifdef CONFIG_SPARSE_IRQ
185 static struct irq_cfg irq_cfgx[NR_IRQS_LEGACY];
186 #else
187 static struct irq_cfg irq_cfgx[NR_IRQS];
188 #endif
189
190 int __init arch_early_irq_init(void)
191 {
192         struct irq_cfg *cfg;
193         int count, node, i;
194
195         if (!legacy_pic->nr_legacy_irqs) {
196                 nr_irqs_gsi = 0;
197                 io_apic_irqs = ~0UL;
198         }
199
200         for (i = 0; i < nr_ioapics; i++) {
201                 ioapics[i].saved_registers =
202                         kzalloc(sizeof(struct IO_APIC_route_entry) *
203                                 ioapics[i].nr_registers, GFP_KERNEL);
204                 if (!ioapics[i].saved_registers)
205                         pr_err("IOAPIC %d: suspend/resume impossible!\n", i);
206         }
207
208         cfg = irq_cfgx;
209         count = ARRAY_SIZE(irq_cfgx);
210         node = cpu_to_node(0);
211
212         /* Make sure the legacy interrupts are marked in the bitmap */
213         irq_reserve_irqs(0, legacy_pic->nr_legacy_irqs);
214
215         for (i = 0; i < count; i++) {
216                 irq_set_chip_data(i, &cfg[i]);
217                 zalloc_cpumask_var_node(&cfg[i].domain, GFP_KERNEL, node);
218                 zalloc_cpumask_var_node(&cfg[i].old_domain, GFP_KERNEL, node);
219                 /*
220                  * For legacy IRQ's, start with assigning irq0 to irq15 to
221                  * IRQ0_VECTOR to IRQ15_VECTOR on cpu 0.
222                  */
223                 if (i < legacy_pic->nr_legacy_irqs) {
224                         cfg[i].vector = IRQ0_VECTOR + i;
225                         cpumask_set_cpu(0, cfg[i].domain);
226                 }
227         }
228
229         return 0;
230 }
231
232 #ifdef CONFIG_SPARSE_IRQ
233 static struct irq_cfg *irq_cfg(unsigned int irq)
234 {
235         return irq_get_chip_data(irq);
236 }
237
238 static struct irq_cfg *alloc_irq_cfg(unsigned int irq, int node)
239 {
240         struct irq_cfg *cfg;
241
242         cfg = kzalloc_node(sizeof(*cfg), GFP_KERNEL, node);
243         if (!cfg)
244                 return NULL;
245         if (!zalloc_cpumask_var_node(&cfg->domain, GFP_KERNEL, node))
246                 goto out_cfg;
247         if (!zalloc_cpumask_var_node(&cfg->old_domain, GFP_KERNEL, node))
248                 goto out_domain;
249         return cfg;
250 out_domain:
251         free_cpumask_var(cfg->domain);
252 out_cfg:
253         kfree(cfg);
254         return NULL;
255 }
256
257 static void free_irq_cfg(unsigned int at, struct irq_cfg *cfg)
258 {
259         if (!cfg)
260                 return;
261         irq_set_chip_data(at, NULL);
262         free_cpumask_var(cfg->domain);
263         free_cpumask_var(cfg->old_domain);
264         kfree(cfg);
265 }
266
267 #else
268
269 struct irq_cfg *irq_cfg(unsigned int irq)
270 {
271         return irq < nr_irqs ? irq_cfgx + irq : NULL;
272 }
273
274 static struct irq_cfg *alloc_irq_cfg(unsigned int irq, int node)
275 {
276         return irq_cfgx + irq;
277 }
278
279 static inline void free_irq_cfg(unsigned int at, struct irq_cfg *cfg) { }
280
281 #endif
282
283 static struct irq_cfg *alloc_irq_and_cfg_at(unsigned int at, int node)
284 {
285         int res = irq_alloc_desc_at(at, node);
286         struct irq_cfg *cfg;
287
288         if (res < 0) {
289                 if (res != -EEXIST)
290                         return NULL;
291                 cfg = irq_get_chip_data(at);
292                 if (cfg)
293                         return cfg;
294         }
295
296         cfg = alloc_irq_cfg(at, node);
297         if (cfg)
298                 irq_set_chip_data(at, cfg);
299         else
300                 irq_free_desc(at);
301         return cfg;
302 }
303
304 static int alloc_irq_from(unsigned int from, int node)
305 {
306         return irq_alloc_desc_from(from, node);
307 }
308
309 static void free_irq_at(unsigned int at, struct irq_cfg *cfg)
310 {
311         free_irq_cfg(at, cfg);
312         irq_free_desc(at);
313 }
314
315 struct io_apic {
316         unsigned int index;
317         unsigned int unused[3];
318         unsigned int data;
319         unsigned int unused2[11];
320         unsigned int eoi;
321 };
322
323 static __attribute_const__ struct io_apic __iomem *io_apic_base(int idx)
324 {
325         return (void __iomem *) __fix_to_virt(FIX_IO_APIC_BASE_0 + idx)
326                 + (mpc_ioapic_addr(idx) & ~PAGE_MASK);
327 }
328
329 static inline void io_apic_eoi(unsigned int apic, unsigned int vector)
330 {
331         struct io_apic __iomem *io_apic = io_apic_base(apic);
332         writel(vector, &io_apic->eoi);
333 }
334
335 static inline unsigned int io_apic_read(unsigned int apic, unsigned int reg)
336 {
337         struct io_apic __iomem *io_apic = io_apic_base(apic);
338         writel(reg, &io_apic->index);
339         return readl(&io_apic->data);
340 }
341
342 static inline void io_apic_write(unsigned int apic, unsigned int reg, unsigned int value)
343 {
344         struct io_apic __iomem *io_apic = io_apic_base(apic);
345         writel(reg, &io_apic->index);
346         writel(value, &io_apic->data);
347 }
348
349 /*
350  * Re-write a value: to be used for read-modify-write
351  * cycles where the read already set up the index register.
352  *
353  * Older SiS APIC requires we rewrite the index register
354  */
355 static inline void io_apic_modify(unsigned int apic, unsigned int reg, unsigned int value)
356 {
357         struct io_apic __iomem *io_apic = io_apic_base(apic);
358
359         if (sis_apic_bug)
360                 writel(reg, &io_apic->index);
361         writel(value, &io_apic->data);
362 }
363
364 static bool io_apic_level_ack_pending(struct irq_cfg *cfg)
365 {
366         struct irq_pin_list *entry;
367         unsigned long flags;
368
369         raw_spin_lock_irqsave(&ioapic_lock, flags);
370         for_each_irq_pin(entry, cfg->irq_2_pin) {
371                 unsigned int reg;
372                 int pin;
373
374                 pin = entry->pin;
375                 reg = io_apic_read(entry->apic, 0x10 + pin*2);
376                 /* Is the remote IRR bit set? */
377                 if (reg & IO_APIC_REDIR_REMOTE_IRR) {
378                         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
379                         return true;
380                 }
381         }
382         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
383
384         return false;
385 }
386
387 union entry_union {
388         struct { u32 w1, w2; };
389         struct IO_APIC_route_entry entry;
390 };
391
392 static struct IO_APIC_route_entry ioapic_read_entry(int apic, int pin)
393 {
394         union entry_union eu;
395         unsigned long flags;
396         raw_spin_lock_irqsave(&ioapic_lock, flags);
397         eu.w1 = io_apic_read(apic, 0x10 + 2 * pin);
398         eu.w2 = io_apic_read(apic, 0x11 + 2 * pin);
399         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
400         return eu.entry;
401 }
402
403 /*
404  * When we write a new IO APIC routing entry, we need to write the high
405  * word first! If the mask bit in the low word is clear, we will enable
406  * the interrupt, and we need to make sure the entry is fully populated
407  * before that happens.
408  */
409 static void
410 __ioapic_write_entry(int apic, int pin, struct IO_APIC_route_entry e)
411 {
412         union entry_union eu = {{0, 0}};
413
414         eu.entry = e;
415         io_apic_write(apic, 0x11 + 2*pin, eu.w2);
416         io_apic_write(apic, 0x10 + 2*pin, eu.w1);
417 }
418
419 static void ioapic_write_entry(int apic, int pin, struct IO_APIC_route_entry e)
420 {
421         unsigned long flags;
422         raw_spin_lock_irqsave(&ioapic_lock, flags);
423         __ioapic_write_entry(apic, pin, e);
424         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
425 }
426
427 /*
428  * When we mask an IO APIC routing entry, we need to write the low
429  * word first, in order to set the mask bit before we change the
430  * high bits!
431  */
432 static void ioapic_mask_entry(int apic, int pin)
433 {
434         unsigned long flags;
435         union entry_union eu = { .entry.mask = 1 };
436
437         raw_spin_lock_irqsave(&ioapic_lock, flags);
438         io_apic_write(apic, 0x10 + 2*pin, eu.w1);
439         io_apic_write(apic, 0x11 + 2*pin, eu.w2);
440         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
441 }
442
443 /*
444  * The common case is 1:1 IRQ<->pin mappings. Sometimes there are
445  * shared ISA-space IRQs, so we have to support them. We are super
446  * fast in the common case, and fast for shared ISA-space IRQs.
447  */
448 static int
449 __add_pin_to_irq_node(struct irq_cfg *cfg, int node, int apic, int pin)
450 {
451         struct irq_pin_list **last, *entry;
452
453         /* don't allow duplicates */
454         last = &cfg->irq_2_pin;
455         for_each_irq_pin(entry, cfg->irq_2_pin) {
456                 if (entry->apic == apic && entry->pin == pin)
457                         return 0;
458                 last = &entry->next;
459         }
460
461         entry = alloc_irq_pin_list(node);
462         if (!entry) {
463                 printk(KERN_ERR "can not alloc irq_pin_list (%d,%d,%d)\n",
464                                 node, apic, pin);
465                 return -ENOMEM;
466         }
467         entry->apic = apic;
468         entry->pin = pin;
469
470         *last = entry;
471         return 0;
472 }
473
474 static void add_pin_to_irq_node(struct irq_cfg *cfg, int node, int apic, int pin)
475 {
476         if (__add_pin_to_irq_node(cfg, node, apic, pin))
477                 panic("IO-APIC: failed to add irq-pin. Can not proceed\n");
478 }
479
480 /*
481  * Reroute an IRQ to a different pin.
482  */
483 static void __init replace_pin_at_irq_node(struct irq_cfg *cfg, int node,
484                                            int oldapic, int oldpin,
485                                            int newapic, int newpin)
486 {
487         struct irq_pin_list *entry;
488
489         for_each_irq_pin(entry, cfg->irq_2_pin) {
490                 if (entry->apic == oldapic && entry->pin == oldpin) {
491                         entry->apic = newapic;
492                         entry->pin = newpin;
493                         /* every one is different, right? */
494                         return;
495                 }
496         }
497
498         /* old apic/pin didn't exist, so just add new ones */
499         add_pin_to_irq_node(cfg, node, newapic, newpin);
500 }
501
502 static void __io_apic_modify_irq(struct irq_pin_list *entry,
503                                  int mask_and, int mask_or,
504                                  void (*final)(struct irq_pin_list *entry))
505 {
506         unsigned int reg, pin;
507
508         pin = entry->pin;
509         reg = io_apic_read(entry->apic, 0x10 + pin * 2);
510         reg &= mask_and;
511         reg |= mask_or;
512         io_apic_modify(entry->apic, 0x10 + pin * 2, reg);
513         if (final)
514                 final(entry);
515 }
516
517 static void io_apic_modify_irq(struct irq_cfg *cfg,
518                                int mask_and, int mask_or,
519                                void (*final)(struct irq_pin_list *entry))
520 {
521         struct irq_pin_list *entry;
522
523         for_each_irq_pin(entry, cfg->irq_2_pin)
524                 __io_apic_modify_irq(entry, mask_and, mask_or, final);
525 }
526
527 static void __mask_and_edge_IO_APIC_irq(struct irq_pin_list *entry)
528 {
529         __io_apic_modify_irq(entry, ~IO_APIC_REDIR_LEVEL_TRIGGER,
530                              IO_APIC_REDIR_MASKED, NULL);
531 }
532
533 static void __unmask_and_level_IO_APIC_irq(struct irq_pin_list *entry)
534 {
535         __io_apic_modify_irq(entry, ~IO_APIC_REDIR_MASKED,
536                              IO_APIC_REDIR_LEVEL_TRIGGER, NULL);
537 }
538
539 static void io_apic_sync(struct irq_pin_list *entry)
540 {
541         /*
542          * Synchronize the IO-APIC and the CPU by doing
543          * a dummy read from the IO-APIC
544          */
545         struct io_apic __iomem *io_apic;
546         io_apic = io_apic_base(entry->apic);
547         readl(&io_apic->data);
548 }
549
550 static void mask_ioapic(struct irq_cfg *cfg)
551 {
552         unsigned long flags;
553
554         raw_spin_lock_irqsave(&ioapic_lock, flags);
555         io_apic_modify_irq(cfg, ~0, IO_APIC_REDIR_MASKED, &io_apic_sync);
556         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
557 }
558
559 static void mask_ioapic_irq(struct irq_data *data)
560 {
561         mask_ioapic(data->chip_data);
562 }
563
564 static void __unmask_ioapic(struct irq_cfg *cfg)
565 {
566         io_apic_modify_irq(cfg, ~IO_APIC_REDIR_MASKED, 0, NULL);
567 }
568
569 static void unmask_ioapic(struct irq_cfg *cfg)
570 {
571         unsigned long flags;
572
573         raw_spin_lock_irqsave(&ioapic_lock, flags);
574         __unmask_ioapic(cfg);
575         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
576 }
577
578 static void unmask_ioapic_irq(struct irq_data *data)
579 {
580         unmask_ioapic(data->chip_data);
581 }
582
583 static void clear_IO_APIC_pin(unsigned int apic, unsigned int pin)
584 {
585         struct IO_APIC_route_entry entry;
586
587         /* Check delivery_mode to be sure we're not clearing an SMI pin */
588         entry = ioapic_read_entry(apic, pin);
589         if (entry.delivery_mode == dest_SMI)
590                 return;
591         /*
592          * Disable it in the IO-APIC irq-routing table:
593          */
594         ioapic_mask_entry(apic, pin);
595 }
596
597 static void clear_IO_APIC (void)
598 {
599         int apic, pin;
600
601         for (apic = 0; apic < nr_ioapics; apic++)
602                 for (pin = 0; pin < ioapics[apic].nr_registers; pin++)
603                         clear_IO_APIC_pin(apic, pin);
604 }
605
606 #ifdef CONFIG_X86_32
607 /*
608  * support for broken MP BIOSs, enables hand-redirection of PIRQ0-7 to
609  * specific CPU-side IRQs.
610  */
611
612 #define MAX_PIRQS 8
613 static int pirq_entries[MAX_PIRQS] = {
614         [0 ... MAX_PIRQS - 1] = -1
615 };
616
617 static int __init ioapic_pirq_setup(char *str)
618 {
619         int i, max;
620         int ints[MAX_PIRQS+1];
621
622         get_options(str, ARRAY_SIZE(ints), ints);
623
624         apic_printk(APIC_VERBOSE, KERN_INFO
625                         "PIRQ redirection, working around broken MP-BIOS.\n");
626         max = MAX_PIRQS;
627         if (ints[0] < MAX_PIRQS)
628                 max = ints[0];
629
630         for (i = 0; i < max; i++) {
631                 apic_printk(APIC_VERBOSE, KERN_DEBUG
632                                 "... PIRQ%d -> IRQ %d\n", i, ints[i+1]);
633                 /*
634                  * PIRQs are mapped upside down, usually.
635                  */
636                 pirq_entries[MAX_PIRQS-i-1] = ints[i+1];
637         }
638         return 1;
639 }
640
641 __setup("pirq=", ioapic_pirq_setup);
642 #endif /* CONFIG_X86_32 */
643
644 /*
645  * Saves all the IO-APIC RTE's
646  */
647 int save_ioapic_entries(void)
648 {
649         int apic, pin;
650         int err = 0;
651
652         for (apic = 0; apic < nr_ioapics; apic++) {
653                 if (!ioapics[apic].saved_registers) {
654                         err = -ENOMEM;
655                         continue;
656                 }
657
658                 for (pin = 0; pin < ioapics[apic].nr_registers; pin++)
659                         ioapics[apic].saved_registers[pin] =
660                                 ioapic_read_entry(apic, pin);
661         }
662
663         return err;
664 }
665
666 /*
667  * Mask all IO APIC entries.
668  */
669 void mask_ioapic_entries(void)
670 {
671         int apic, pin;
672
673         for (apic = 0; apic < nr_ioapics; apic++) {
674                 if (ioapics[apic].saved_registers)
675                         continue;
676
677                 for (pin = 0; pin < ioapics[apic].nr_registers; pin++) {
678                         struct IO_APIC_route_entry entry;
679
680                         entry = ioapics[apic].saved_registers[pin];
681                         if (!entry.mask) {
682                                 entry.mask = 1;
683                                 ioapic_write_entry(apic, pin, entry);
684                         }
685                 }
686         }
687 }
688
689 /*
690  * Restore IO APIC entries which was saved in the ioapic structure.
691  */
692 int restore_ioapic_entries(void)
693 {
694         int apic, pin;
695
696         for (apic = 0; apic < nr_ioapics; apic++) {
697                 if (ioapics[apic].saved_registers)
698                         continue;
699
700                 for (pin = 0; pin < ioapics[apic].nr_registers; pin++)
701                         ioapic_write_entry(apic, pin,
702                                            ioapics[apic].saved_registers[pin]);
703         }
704         return 0;
705 }
706
707 /*
708  * Find the IRQ entry number of a certain pin.
709  */
710 static int find_irq_entry(int apic, int pin, int type)
711 {
712         int i;
713
714         for (i = 0; i < mp_irq_entries; i++)
715                 if (mp_irqs[i].irqtype == type &&
716                     (mp_irqs[i].dstapic == mpc_ioapic_id(apic) ||
717                      mp_irqs[i].dstapic == MP_APIC_ALL) &&
718                     mp_irqs[i].dstirq == pin)
719                         return i;
720
721         return -1;
722 }
723
724 /*
725  * Find the pin to which IRQ[irq] (ISA) is connected
726  */
727 static int __init find_isa_irq_pin(int irq, int type)
728 {
729         int i;
730
731         for (i = 0; i < mp_irq_entries; i++) {
732                 int lbus = mp_irqs[i].srcbus;
733
734                 if (test_bit(lbus, mp_bus_not_pci) &&
735                     (mp_irqs[i].irqtype == type) &&
736                     (mp_irqs[i].srcbusirq == irq))
737
738                         return mp_irqs[i].dstirq;
739         }
740         return -1;
741 }
742
743 static int __init find_isa_irq_apic(int irq, int type)
744 {
745         int i;
746
747         for (i = 0; i < mp_irq_entries; i++) {
748                 int lbus = mp_irqs[i].srcbus;
749
750                 if (test_bit(lbus, mp_bus_not_pci) &&
751                     (mp_irqs[i].irqtype == type) &&
752                     (mp_irqs[i].srcbusirq == irq))
753                         break;
754         }
755         if (i < mp_irq_entries) {
756                 int apic;
757                 for(apic = 0; apic < nr_ioapics; apic++) {
758                         if (mpc_ioapic_id(apic) == mp_irqs[i].dstapic)
759                                 return apic;
760                 }
761         }
762
763         return -1;
764 }
765
766 #if defined(CONFIG_EISA) || defined(CONFIG_MCA)
767 /*
768  * EISA Edge/Level control register, ELCR
769  */
770 static int EISA_ELCR(unsigned int irq)
771 {
772         if (irq < legacy_pic->nr_legacy_irqs) {
773                 unsigned int port = 0x4d0 + (irq >> 3);
774                 return (inb(port) >> (irq & 7)) & 1;
775         }
776         apic_printk(APIC_VERBOSE, KERN_INFO
777                         "Broken MPtable reports ISA irq %d\n", irq);
778         return 0;
779 }
780
781 #endif
782
783 /* ISA interrupts are always polarity zero edge triggered,
784  * when listed as conforming in the MP table. */
785
786 #define default_ISA_trigger(idx)        (0)
787 #define default_ISA_polarity(idx)       (0)
788
789 /* EISA interrupts are always polarity zero and can be edge or level
790  * trigger depending on the ELCR value.  If an interrupt is listed as
791  * EISA conforming in the MP table, that means its trigger type must
792  * be read in from the ELCR */
793
794 #define default_EISA_trigger(idx)       (EISA_ELCR(mp_irqs[idx].srcbusirq))
795 #define default_EISA_polarity(idx)      default_ISA_polarity(idx)
796
797 /* PCI interrupts are always polarity one level triggered,
798  * when listed as conforming in the MP table. */
799
800 #define default_PCI_trigger(idx)        (1)
801 #define default_PCI_polarity(idx)       (1)
802
803 /* MCA interrupts are always polarity zero level triggered,
804  * when listed as conforming in the MP table. */
805
806 #define default_MCA_trigger(idx)        (1)
807 #define default_MCA_polarity(idx)       default_ISA_polarity(idx)
808
809 static int irq_polarity(int idx)
810 {
811         int bus = mp_irqs[idx].srcbus;
812         int polarity;
813
814         /*
815          * Determine IRQ line polarity (high active or low active):
816          */
817         switch (mp_irqs[idx].irqflag & 3)
818         {
819                 case 0: /* conforms, ie. bus-type dependent polarity */
820                         if (test_bit(bus, mp_bus_not_pci))
821                                 polarity = default_ISA_polarity(idx);
822                         else
823                                 polarity = default_PCI_polarity(idx);
824                         break;
825                 case 1: /* high active */
826                 {
827                         polarity = 0;
828                         break;
829                 }
830                 case 2: /* reserved */
831                 {
832                         printk(KERN_WARNING "broken BIOS!!\n");
833                         polarity = 1;
834                         break;
835                 }
836                 case 3: /* low active */
837                 {
838                         polarity = 1;
839                         break;
840                 }
841                 default: /* invalid */
842                 {
843                         printk(KERN_WARNING "broken BIOS!!\n");
844                         polarity = 1;
845                         break;
846                 }
847         }
848         return polarity;
849 }
850
851 static int irq_trigger(int idx)
852 {
853         int bus = mp_irqs[idx].srcbus;
854         int trigger;
855
856         /*
857          * Determine IRQ trigger mode (edge or level sensitive):
858          */
859         switch ((mp_irqs[idx].irqflag>>2) & 3)
860         {
861                 case 0: /* conforms, ie. bus-type dependent */
862                         if (test_bit(bus, mp_bus_not_pci))
863                                 trigger = default_ISA_trigger(idx);
864                         else
865                                 trigger = default_PCI_trigger(idx);
866 #if defined(CONFIG_EISA) || defined(CONFIG_MCA)
867                         switch (mp_bus_id_to_type[bus]) {
868                                 case MP_BUS_ISA: /* ISA pin */
869                                 {
870                                         /* set before the switch */
871                                         break;
872                                 }
873                                 case MP_BUS_EISA: /* EISA pin */
874                                 {
875                                         trigger = default_EISA_trigger(idx);
876                                         break;
877                                 }
878                                 case MP_BUS_PCI: /* PCI pin */
879                                 {
880                                         /* set before the switch */
881                                         break;
882                                 }
883                                 case MP_BUS_MCA: /* MCA pin */
884                                 {
885                                         trigger = default_MCA_trigger(idx);
886                                         break;
887                                 }
888                                 default:
889                                 {
890                                         printk(KERN_WARNING "broken BIOS!!\n");
891                                         trigger = 1;
892                                         break;
893                                 }
894                         }
895 #endif
896                         break;
897                 case 1: /* edge */
898                 {
899                         trigger = 0;
900                         break;
901                 }
902                 case 2: /* reserved */
903                 {
904                         printk(KERN_WARNING "broken BIOS!!\n");
905                         trigger = 1;
906                         break;
907                 }
908                 case 3: /* level */
909                 {
910                         trigger = 1;
911                         break;
912                 }
913                 default: /* invalid */
914                 {
915                         printk(KERN_WARNING "broken BIOS!!\n");
916                         trigger = 0;
917                         break;
918                 }
919         }
920         return trigger;
921 }
922
923 static int pin_2_irq(int idx, int apic, int pin)
924 {
925         int irq;
926         int bus = mp_irqs[idx].srcbus;
927
928         /*
929          * Debugging check, we are in big trouble if this message pops up!
930          */
931         if (mp_irqs[idx].dstirq != pin)
932                 printk(KERN_ERR "broken BIOS or MPTABLE parser, ayiee!!\n");
933
934         if (test_bit(bus, mp_bus_not_pci)) {
935                 irq = mp_irqs[idx].srcbusirq;
936         } else {
937                 u32 gsi = mp_gsi_routing[apic].gsi_base + pin;
938
939                 if (gsi >= NR_IRQS_LEGACY)
940                         irq = gsi;
941                 else
942                         irq = gsi_top + gsi;
943         }
944
945 #ifdef CONFIG_X86_32
946         /*
947          * PCI IRQ command line redirection. Yes, limits are hardcoded.
948          */
949         if ((pin >= 16) && (pin <= 23)) {
950                 if (pirq_entries[pin-16] != -1) {
951                         if (!pirq_entries[pin-16]) {
952                                 apic_printk(APIC_VERBOSE, KERN_DEBUG
953                                                 "disabling PIRQ%d\n", pin-16);
954                         } else {
955                                 irq = pirq_entries[pin-16];
956                                 apic_printk(APIC_VERBOSE, KERN_DEBUG
957                                                 "using PIRQ%d -> IRQ %d\n",
958                                                 pin-16, irq);
959                         }
960                 }
961         }
962 #endif
963
964         return irq;
965 }
966
967 /*
968  * Find a specific PCI IRQ entry.
969  * Not an __init, possibly needed by modules
970  */
971 int IO_APIC_get_PCI_irq_vector(int bus, int slot, int pin,
972                                 struct io_apic_irq_attr *irq_attr)
973 {
974         int apic, i, best_guess = -1;
975
976         apic_printk(APIC_DEBUG,
977                     "querying PCI -> IRQ mapping bus:%d, slot:%d, pin:%d.\n",
978                     bus, slot, pin);
979         if (test_bit(bus, mp_bus_not_pci)) {
980                 apic_printk(APIC_VERBOSE,
981                             "PCI BIOS passed nonexistent PCI bus %d!\n", bus);
982                 return -1;
983         }
984         for (i = 0; i < mp_irq_entries; i++) {
985                 int lbus = mp_irqs[i].srcbus;
986
987                 for (apic = 0; apic < nr_ioapics; apic++)
988                         if (mpc_ioapic_id(apic) == mp_irqs[i].dstapic ||
989                             mp_irqs[i].dstapic == MP_APIC_ALL)
990                                 break;
991
992                 if (!test_bit(lbus, mp_bus_not_pci) &&
993                     !mp_irqs[i].irqtype &&
994                     (bus == lbus) &&
995                     (slot == ((mp_irqs[i].srcbusirq >> 2) & 0x1f))) {
996                         int irq = pin_2_irq(i, apic, mp_irqs[i].dstirq);
997
998                         if (!(apic || IO_APIC_IRQ(irq)))
999                                 continue;
1000
1001                         if (pin == (mp_irqs[i].srcbusirq & 3)) {
1002                                 set_io_apic_irq_attr(irq_attr, apic,
1003                                                      mp_irqs[i].dstirq,
1004                                                      irq_trigger(i),
1005                                                      irq_polarity(i));
1006                                 return irq;
1007                         }
1008                         /*
1009                          * Use the first all-but-pin matching entry as a
1010                          * best-guess fuzzy result for broken mptables.
1011                          */
1012                         if (best_guess < 0) {
1013                                 set_io_apic_irq_attr(irq_attr, apic,
1014                                                      mp_irqs[i].dstirq,
1015                                                      irq_trigger(i),
1016                                                      irq_polarity(i));
1017                                 best_guess = irq;
1018                         }
1019                 }
1020         }
1021         return best_guess;
1022 }
1023 EXPORT_SYMBOL(IO_APIC_get_PCI_irq_vector);
1024
1025 void lock_vector_lock(void)
1026 {
1027         /* Used to the online set of cpus does not change
1028          * during assign_irq_vector.
1029          */
1030         raw_spin_lock(&vector_lock);
1031 }
1032
1033 void unlock_vector_lock(void)
1034 {
1035         raw_spin_unlock(&vector_lock);
1036 }
1037
1038 static int
1039 __assign_irq_vector(int irq, struct irq_cfg *cfg, const struct cpumask *mask)
1040 {
1041         /*
1042          * NOTE! The local APIC isn't very good at handling
1043          * multiple interrupts at the same interrupt level.
1044          * As the interrupt level is determined by taking the
1045          * vector number and shifting that right by 4, we
1046          * want to spread these out a bit so that they don't
1047          * all fall in the same interrupt level.
1048          *
1049          * Also, we've got to be careful not to trash gate
1050          * 0x80, because int 0x80 is hm, kind of importantish. ;)
1051          */
1052         static int current_vector = FIRST_EXTERNAL_VECTOR + VECTOR_OFFSET_START;
1053         static int current_offset = VECTOR_OFFSET_START % 8;
1054         unsigned int old_vector;
1055         int cpu, err;
1056         cpumask_var_t tmp_mask;
1057
1058         if (cfg->move_in_progress)
1059                 return -EBUSY;
1060
1061         if (!alloc_cpumask_var(&tmp_mask, GFP_ATOMIC))
1062                 return -ENOMEM;
1063
1064         old_vector = cfg->vector;
1065         if (old_vector) {
1066                 cpumask_and(tmp_mask, mask, cpu_online_mask);
1067                 cpumask_and(tmp_mask, cfg->domain, tmp_mask);
1068                 if (!cpumask_empty(tmp_mask)) {
1069                         free_cpumask_var(tmp_mask);
1070                         return 0;
1071                 }
1072         }
1073
1074         /* Only try and allocate irqs on cpus that are present */
1075         err = -ENOSPC;
1076         for_each_cpu_and(cpu, mask, cpu_online_mask) {
1077                 int new_cpu;
1078                 int vector, offset;
1079
1080                 apic->vector_allocation_domain(cpu, tmp_mask);
1081
1082                 vector = current_vector;
1083                 offset = current_offset;
1084 next:
1085                 vector += 8;
1086                 if (vector >= first_system_vector) {
1087                         /* If out of vectors on large boxen, must share them. */
1088                         offset = (offset + 1) % 8;
1089                         vector = FIRST_EXTERNAL_VECTOR + offset;
1090                 }
1091                 if (unlikely(current_vector == vector))
1092                         continue;
1093
1094                 if (test_bit(vector, used_vectors))
1095                         goto next;
1096
1097                 for_each_cpu_and(new_cpu, tmp_mask, cpu_online_mask)
1098                         if (per_cpu(vector_irq, new_cpu)[vector] != -1)
1099                                 goto next;
1100                 /* Found one! */
1101                 current_vector = vector;
1102                 current_offset = offset;
1103                 if (old_vector) {
1104                         cfg->move_in_progress = 1;
1105                         cpumask_copy(cfg->old_domain, cfg->domain);
1106                 }
1107                 for_each_cpu_and(new_cpu, tmp_mask, cpu_online_mask)
1108                         per_cpu(vector_irq, new_cpu)[vector] = irq;
1109                 cfg->vector = vector;
1110                 cpumask_copy(cfg->domain, tmp_mask);
1111                 err = 0;
1112                 break;
1113         }
1114         free_cpumask_var(tmp_mask);
1115         return err;
1116 }
1117
1118 int assign_irq_vector(int irq, struct irq_cfg *cfg, const struct cpumask *mask)
1119 {
1120         int err;
1121         unsigned long flags;
1122
1123         raw_spin_lock_irqsave(&vector_lock, flags);
1124         err = __assign_irq_vector(irq, cfg, mask);
1125         raw_spin_unlock_irqrestore(&vector_lock, flags);
1126         return err;
1127 }
1128
1129 static void __clear_irq_vector(int irq, struct irq_cfg *cfg)
1130 {
1131         int cpu, vector;
1132
1133         BUG_ON(!cfg->vector);
1134
1135         vector = cfg->vector;
1136         for_each_cpu_and(cpu, cfg->domain, cpu_online_mask)
1137                 per_cpu(vector_irq, cpu)[vector] = -1;
1138
1139         cfg->vector = 0;
1140         cpumask_clear(cfg->domain);
1141
1142         if (likely(!cfg->move_in_progress))
1143                 return;
1144         for_each_cpu_and(cpu, cfg->old_domain, cpu_online_mask) {
1145                 for (vector = FIRST_EXTERNAL_VECTOR; vector < NR_VECTORS;
1146                                                                 vector++) {
1147                         if (per_cpu(vector_irq, cpu)[vector] != irq)
1148                                 continue;
1149                         per_cpu(vector_irq, cpu)[vector] = -1;
1150                         break;
1151                 }
1152         }
1153         cfg->move_in_progress = 0;
1154 }
1155
1156 void __setup_vector_irq(int cpu)
1157 {
1158         /* Initialize vector_irq on a new cpu */
1159         int irq, vector;
1160         struct irq_cfg *cfg;
1161
1162         /*
1163          * vector_lock will make sure that we don't run into irq vector
1164          * assignments that might be happening on another cpu in parallel,
1165          * while we setup our initial vector to irq mappings.
1166          */
1167         raw_spin_lock(&vector_lock);
1168         /* Mark the inuse vectors */
1169         for_each_active_irq(irq) {
1170                 cfg = irq_get_chip_data(irq);
1171                 if (!cfg)
1172                         continue;
1173                 /*
1174                  * If it is a legacy IRQ handled by the legacy PIC, this cpu
1175                  * will be part of the irq_cfg's domain.
1176                  */
1177                 if (irq < legacy_pic->nr_legacy_irqs && !IO_APIC_IRQ(irq))
1178                         cpumask_set_cpu(cpu, cfg->domain);
1179
1180                 if (!cpumask_test_cpu(cpu, cfg->domain))
1181                         continue;
1182                 vector = cfg->vector;
1183                 per_cpu(vector_irq, cpu)[vector] = irq;
1184         }
1185         /* Mark the free vectors */
1186         for (vector = 0; vector < NR_VECTORS; ++vector) {
1187                 irq = per_cpu(vector_irq, cpu)[vector];
1188                 if (irq < 0)
1189                         continue;
1190
1191                 cfg = irq_cfg(irq);
1192                 if (!cpumask_test_cpu(cpu, cfg->domain))
1193                         per_cpu(vector_irq, cpu)[vector] = -1;
1194         }
1195         raw_spin_unlock(&vector_lock);
1196 }
1197
1198 static struct irq_chip ioapic_chip;
1199 static struct irq_chip ir_ioapic_chip;
1200
1201 #ifdef CONFIG_X86_32
1202 static inline int IO_APIC_irq_trigger(int irq)
1203 {
1204         int apic, idx, pin;
1205
1206         for (apic = 0; apic < nr_ioapics; apic++) {
1207                 for (pin = 0; pin < ioapics[apic].nr_registers; pin++) {
1208                         idx = find_irq_entry(apic, pin, mp_INT);
1209                         if ((idx != -1) && (irq == pin_2_irq(idx, apic, pin)))
1210                                 return irq_trigger(idx);
1211                 }
1212         }
1213         /*
1214          * nonexistent IRQs are edge default
1215          */
1216         return 0;
1217 }
1218 #else
1219 static inline int IO_APIC_irq_trigger(int irq)
1220 {
1221         return 1;
1222 }
1223 #endif
1224
1225 static void ioapic_register_intr(unsigned int irq, struct irq_cfg *cfg,
1226                                  unsigned long trigger)
1227 {
1228         struct irq_chip *chip = &ioapic_chip;
1229         irq_flow_handler_t hdl;
1230         bool fasteoi;
1231
1232         if ((trigger == IOAPIC_AUTO && IO_APIC_irq_trigger(irq)) ||
1233             trigger == IOAPIC_LEVEL) {
1234                 irq_set_status_flags(irq, IRQ_LEVEL);
1235                 fasteoi = true;
1236         } else {
1237                 irq_clear_status_flags(irq, IRQ_LEVEL);
1238                 fasteoi = false;
1239         }
1240
1241         if (irq_remapped(cfg)) {
1242                 irq_set_status_flags(irq, IRQ_MOVE_PCNTXT);
1243                 chip = &ir_ioapic_chip;
1244                 fasteoi = trigger != 0;
1245         }
1246
1247         hdl = fasteoi ? handle_fasteoi_irq : handle_edge_irq;
1248         irq_set_chip_and_handler_name(irq, chip, hdl,
1249                                       fasteoi ? "fasteoi" : "edge");
1250 }
1251
1252 static int setup_ioapic_entry(int apic_id, int irq,
1253                               struct IO_APIC_route_entry *entry,
1254                               unsigned int destination, int trigger,
1255                               int polarity, int vector, int pin)
1256 {
1257         /*
1258          * add it to the IO-APIC irq-routing table:
1259          */
1260         memset(entry,0,sizeof(*entry));
1261
1262         if (intr_remapping_enabled) {
1263                 struct intel_iommu *iommu = map_ioapic_to_ir(apic_id);
1264                 struct irte irte;
1265                 struct IR_IO_APIC_route_entry *ir_entry =
1266                         (struct IR_IO_APIC_route_entry *) entry;
1267                 int index;
1268
1269                 if (!iommu)
1270                         panic("No mapping iommu for ioapic %d\n", apic_id);
1271
1272                 index = alloc_irte(iommu, irq, 1);
1273                 if (index < 0)
1274                         panic("Failed to allocate IRTE for ioapic %d\n", apic_id);
1275
1276                 prepare_irte(&irte, vector, destination);
1277
1278                 /* Set source-id of interrupt request */
1279                 set_ioapic_sid(&irte, apic_id);
1280
1281                 modify_irte(irq, &irte);
1282
1283                 ir_entry->index2 = (index >> 15) & 0x1;
1284                 ir_entry->zero = 0;
1285                 ir_entry->format = 1;
1286                 ir_entry->index = (index & 0x7fff);
1287                 /*
1288                  * IO-APIC RTE will be configured with virtual vector.
1289                  * irq handler will do the explicit EOI to the io-apic.
1290                  */
1291                 ir_entry->vector = pin;
1292         } else {
1293                 entry->delivery_mode = apic->irq_delivery_mode;
1294                 entry->dest_mode = apic->irq_dest_mode;
1295                 entry->dest = destination;
1296                 entry->vector = vector;
1297         }
1298
1299         entry->mask = 0;                                /* enable IRQ */
1300         entry->trigger = trigger;
1301         entry->polarity = polarity;
1302
1303         /* Mask level triggered irqs.
1304          * Use IRQ_DELAYED_DISABLE for edge triggered irqs.
1305          */
1306         if (trigger)
1307                 entry->mask = 1;
1308         return 0;
1309 }
1310
1311 static void setup_ioapic_irq(int apic_id, int pin, unsigned int irq,
1312                              struct irq_cfg *cfg, int trigger, int polarity)
1313 {
1314         struct IO_APIC_route_entry entry;
1315         unsigned int dest;
1316
1317         if (!IO_APIC_IRQ(irq))
1318                 return;
1319         /*
1320          * For legacy irqs, cfg->domain starts with cpu 0 for legacy
1321          * controllers like 8259. Now that IO-APIC can handle this irq, update
1322          * the cfg->domain.
1323          */
1324         if (irq < legacy_pic->nr_legacy_irqs && cpumask_test_cpu(0, cfg->domain))
1325                 apic->vector_allocation_domain(0, cfg->domain);
1326
1327         if (assign_irq_vector(irq, cfg, apic->target_cpus()))
1328                 return;
1329
1330         dest = apic->cpu_mask_to_apicid_and(cfg->domain, apic->target_cpus());
1331
1332         apic_printk(APIC_VERBOSE,KERN_DEBUG
1333                     "IOAPIC[%d]: Set routing entry (%d-%d -> 0x%x -> "
1334                     "IRQ %d Mode:%i Active:%i)\n",
1335                     apic_id, mpc_ioapic_id(apic_id), pin, cfg->vector,
1336                     irq, trigger, polarity);
1337
1338
1339         if (setup_ioapic_entry(mpc_ioapic_id(apic_id), irq, &entry,
1340                                dest, trigger, polarity, cfg->vector, pin)) {
1341                 printk("Failed to setup ioapic entry for ioapic  %d, pin %d\n",
1342                        mpc_ioapic_id(apic_id), pin);
1343                 __clear_irq_vector(irq, cfg);
1344                 return;
1345         }
1346
1347         ioapic_register_intr(irq, cfg, trigger);
1348         if (irq < legacy_pic->nr_legacy_irqs)
1349                 legacy_pic->mask(irq);
1350
1351         ioapic_write_entry(apic_id, pin, entry);
1352 }
1353
1354 static struct {
1355         DECLARE_BITMAP(pin_programmed, MP_MAX_IOAPIC_PIN + 1);
1356 } mp_ioapic_routing[MAX_IO_APICS];
1357
1358 static bool __init io_apic_pin_not_connected(int idx, int apic_id, int pin)
1359 {
1360         if (idx != -1)
1361                 return false;
1362
1363         apic_printk(APIC_VERBOSE, KERN_DEBUG " apic %d pin %d not connected\n",
1364                     mpc_ioapic_id(apic_id), pin);
1365         return true;
1366 }
1367
1368 static void __init __io_apic_setup_irqs(unsigned int apic_id)
1369 {
1370         int idx, node = cpu_to_node(0);
1371         struct io_apic_irq_attr attr;
1372         unsigned int pin, irq;
1373
1374         for (pin = 0; pin < ioapics[apic_id].nr_registers; pin++) {
1375                 idx = find_irq_entry(apic_id, pin, mp_INT);
1376                 if (io_apic_pin_not_connected(idx, apic_id, pin))
1377                         continue;
1378
1379                 irq = pin_2_irq(idx, apic_id, pin);
1380
1381                 if ((apic_id > 0) && (irq > 16))
1382                         continue;
1383
1384                 /*
1385                  * Skip the timer IRQ if there's a quirk handler
1386                  * installed and if it returns 1:
1387                  */
1388                 if (apic->multi_timer_check &&
1389                     apic->multi_timer_check(apic_id, irq))
1390                         continue;
1391
1392                 set_io_apic_irq_attr(&attr, apic_id, pin, irq_trigger(idx),
1393                                      irq_polarity(idx));
1394
1395                 io_apic_setup_irq_pin(irq, node, &attr);
1396         }
1397 }
1398
1399 static void __init setup_IO_APIC_irqs(void)
1400 {
1401         unsigned int apic_id;
1402
1403         apic_printk(APIC_VERBOSE, KERN_DEBUG "init IO_APIC IRQs\n");
1404
1405         for (apic_id = 0; apic_id < nr_ioapics; apic_id++)
1406                 __io_apic_setup_irqs(apic_id);
1407 }
1408
1409 /*
1410  * for the gsit that is not in first ioapic
1411  * but could not use acpi_register_gsi()
1412  * like some special sci in IBM x3330
1413  */
1414 void setup_IO_APIC_irq_extra(u32 gsi)
1415 {
1416         int apic_id = 0, pin, idx, irq, node = cpu_to_node(0);
1417         struct io_apic_irq_attr attr;
1418
1419         /*
1420          * Convert 'gsi' to 'ioapic.pin'.
1421          */
1422         apic_id = mp_find_ioapic(gsi);
1423         if (apic_id < 0)
1424                 return;
1425
1426         pin = mp_find_ioapic_pin(apic_id, gsi);
1427         idx = find_irq_entry(apic_id, pin, mp_INT);
1428         if (idx == -1)
1429                 return;
1430
1431         irq = pin_2_irq(idx, apic_id, pin);
1432
1433         /* Only handle the non legacy irqs on secondary ioapics */
1434         if (apic_id == 0 || irq < NR_IRQS_LEGACY)
1435                 return;
1436
1437         set_io_apic_irq_attr(&attr, apic_id, pin, irq_trigger(idx),
1438                              irq_polarity(idx));
1439
1440         io_apic_setup_irq_pin_once(irq, node, &attr);
1441 }
1442
1443 /*
1444  * Set up the timer pin, possibly with the 8259A-master behind.
1445  */
1446 static void __init setup_timer_IRQ0_pin(unsigned int apic_id, unsigned int pin,
1447                                         int vector)
1448 {
1449         struct IO_APIC_route_entry entry;
1450
1451         if (intr_remapping_enabled)
1452                 return;
1453
1454         memset(&entry, 0, sizeof(entry));
1455
1456         /*
1457          * We use logical delivery to get the timer IRQ
1458          * to the first CPU.
1459          */
1460         entry.dest_mode = apic->irq_dest_mode;
1461         entry.mask = 0;                 /* don't mask IRQ for edge */
1462         entry.dest = apic->cpu_mask_to_apicid(apic->target_cpus());
1463         entry.delivery_mode = apic->irq_delivery_mode;
1464         entry.polarity = 0;
1465         entry.trigger = 0;
1466         entry.vector = vector;
1467
1468         /*
1469          * The timer IRQ doesn't have to know that behind the
1470          * scene we may have a 8259A-master in AEOI mode ...
1471          */
1472         irq_set_chip_and_handler_name(0, &ioapic_chip, handle_edge_irq,
1473                                       "edge");
1474
1475         /*
1476          * Add it to the IO-APIC irq-routing table:
1477          */
1478         ioapic_write_entry(apic_id, pin, entry);
1479 }
1480
1481
1482 __apicdebuginit(void) print_IO_APIC(void)
1483 {
1484         int apic, i;
1485         union IO_APIC_reg_00 reg_00;
1486         union IO_APIC_reg_01 reg_01;
1487         union IO_APIC_reg_02 reg_02;
1488         union IO_APIC_reg_03 reg_03;
1489         unsigned long flags;
1490         struct irq_cfg *cfg;
1491         unsigned int irq;
1492
1493         printk(KERN_DEBUG "number of MP IRQ sources: %d.\n", mp_irq_entries);
1494         for (i = 0; i < nr_ioapics; i++)
1495                 printk(KERN_DEBUG "number of IO-APIC #%d registers: %d.\n",
1496                        mpc_ioapic_id(i), ioapics[i].nr_registers);
1497
1498         /*
1499          * We are a bit conservative about what we expect.  We have to
1500          * know about every hardware change ASAP.
1501          */
1502         printk(KERN_INFO "testing the IO APIC.......................\n");
1503
1504         for (apic = 0; apic < nr_ioapics; apic++) {
1505
1506         raw_spin_lock_irqsave(&ioapic_lock, flags);
1507         reg_00.raw = io_apic_read(apic, 0);
1508         reg_01.raw = io_apic_read(apic, 1);
1509         if (reg_01.bits.version >= 0x10)
1510                 reg_02.raw = io_apic_read(apic, 2);
1511         if (reg_01.bits.version >= 0x20)
1512                 reg_03.raw = io_apic_read(apic, 3);
1513         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
1514
1515         printk("\n");
1516         printk(KERN_DEBUG "IO APIC #%d......\n", mpc_ioapic_id(apic));
1517         printk(KERN_DEBUG ".... register #00: %08X\n", reg_00.raw);
1518         printk(KERN_DEBUG ".......    : physical APIC id: %02X\n", reg_00.bits.ID);
1519         printk(KERN_DEBUG ".......    : Delivery Type: %X\n", reg_00.bits.delivery_type);
1520         printk(KERN_DEBUG ".......    : LTS          : %X\n", reg_00.bits.LTS);
1521
1522         printk(KERN_DEBUG ".... register #01: %08X\n", *(int *)&reg_01);
1523         printk(KERN_DEBUG ".......     : max redirection entries: %04X\n", reg_01.bits.entries);
1524
1525         printk(KERN_DEBUG ".......     : PRQ implemented: %X\n", reg_01.bits.PRQ);
1526         printk(KERN_DEBUG ".......     : IO APIC version: %04X\n", reg_01.bits.version);
1527
1528         /*
1529          * Some Intel chipsets with IO APIC VERSION of 0x1? don't have reg_02,
1530          * but the value of reg_02 is read as the previous read register
1531          * value, so ignore it if reg_02 == reg_01.
1532          */
1533         if (reg_01.bits.version >= 0x10 && reg_02.raw != reg_01.raw) {
1534                 printk(KERN_DEBUG ".... register #02: %08X\n", reg_02.raw);
1535                 printk(KERN_DEBUG ".......     : arbitration: %02X\n", reg_02.bits.arbitration);
1536         }
1537
1538         /*
1539          * Some Intel chipsets with IO APIC VERSION of 0x2? don't have reg_02
1540          * or reg_03, but the value of reg_0[23] is read as the previous read
1541          * register value, so ignore it if reg_03 == reg_0[12].
1542          */
1543         if (reg_01.bits.version >= 0x20 && reg_03.raw != reg_02.raw &&
1544             reg_03.raw != reg_01.raw) {
1545                 printk(KERN_DEBUG ".... register #03: %08X\n", reg_03.raw);
1546                 printk(KERN_DEBUG ".......     : Boot DT    : %X\n", reg_03.bits.boot_DT);
1547         }
1548
1549         printk(KERN_DEBUG ".... IRQ redirection table:\n");
1550
1551         printk(KERN_DEBUG " NR Dst Mask Trig IRR Pol"
1552                           " Stat Dmod Deli Vect:\n");
1553
1554         for (i = 0; i <= reg_01.bits.entries; i++) {
1555                 struct IO_APIC_route_entry entry;
1556
1557                 entry = ioapic_read_entry(apic, i);
1558
1559                 printk(KERN_DEBUG " %02x %03X ",
1560                         i,
1561                         entry.dest
1562                 );
1563
1564                 printk("%1d    %1d    %1d   %1d   %1d    %1d    %1d    %02X\n",
1565                         entry.mask,
1566                         entry.trigger,
1567                         entry.irr,
1568                         entry.polarity,
1569                         entry.delivery_status,
1570                         entry.dest_mode,
1571                         entry.delivery_mode,
1572                         entry.vector
1573                 );
1574         }
1575         }
1576         printk(KERN_DEBUG "IRQ to pin mappings:\n");
1577         for_each_active_irq(irq) {
1578                 struct irq_pin_list *entry;
1579
1580                 cfg = irq_get_chip_data(irq);
1581                 if (!cfg)
1582                         continue;
1583                 entry = cfg->irq_2_pin;
1584                 if (!entry)
1585                         continue;
1586                 printk(KERN_DEBUG "IRQ%d ", irq);
1587                 for_each_irq_pin(entry, cfg->irq_2_pin)
1588                         printk("-> %d:%d", entry->apic, entry->pin);
1589                 printk("\n");
1590         }
1591
1592         printk(KERN_INFO ".................................... done.\n");
1593
1594         return;
1595 }
1596
1597 __apicdebuginit(void) print_APIC_field(int base)
1598 {
1599         int i;
1600
1601         printk(KERN_DEBUG);
1602
1603         for (i = 0; i < 8; i++)
1604                 printk(KERN_CONT "%08x", apic_read(base + i*0x10));
1605
1606         printk(KERN_CONT "\n");
1607 }
1608
1609 __apicdebuginit(void) print_local_APIC(void *dummy)
1610 {
1611         unsigned int i, v, ver, maxlvt;
1612         u64 icr;
1613
1614         printk(KERN_DEBUG "printing local APIC contents on CPU#%d/%d:\n",
1615                 smp_processor_id(), hard_smp_processor_id());
1616         v = apic_read(APIC_ID);
1617         printk(KERN_INFO "... APIC ID:      %08x (%01x)\n", v, read_apic_id());
1618         v = apic_read(APIC_LVR);
1619         printk(KERN_INFO "... APIC VERSION: %08x\n", v);
1620         ver = GET_APIC_VERSION(v);
1621         maxlvt = lapic_get_maxlvt();
1622
1623         v = apic_read(APIC_TASKPRI);
1624         printk(KERN_DEBUG "... APIC TASKPRI: %08x (%02x)\n", v, v & APIC_TPRI_MASK);
1625
1626         if (APIC_INTEGRATED(ver)) {                     /* !82489DX */
1627                 if (!APIC_XAPIC(ver)) {
1628                         v = apic_read(APIC_ARBPRI);
1629                         printk(KERN_DEBUG "... APIC ARBPRI: %08x (%02x)\n", v,
1630                                v & APIC_ARBPRI_MASK);
1631                 }
1632                 v = apic_read(APIC_PROCPRI);
1633                 printk(KERN_DEBUG "... APIC PROCPRI: %08x\n", v);
1634         }
1635
1636         /*
1637          * Remote read supported only in the 82489DX and local APIC for
1638          * Pentium processors.
1639          */
1640         if (!APIC_INTEGRATED(ver) || maxlvt == 3) {
1641                 v = apic_read(APIC_RRR);
1642                 printk(KERN_DEBUG "... APIC RRR: %08x\n", v);
1643         }
1644
1645         v = apic_read(APIC_LDR);
1646         printk(KERN_DEBUG "... APIC LDR: %08x\n", v);
1647         if (!x2apic_enabled()) {
1648                 v = apic_read(APIC_DFR);
1649                 printk(KERN_DEBUG "... APIC DFR: %08x\n", v);
1650         }
1651         v = apic_read(APIC_SPIV);
1652         printk(KERN_DEBUG "... APIC SPIV: %08x\n", v);
1653
1654         printk(KERN_DEBUG "... APIC ISR field:\n");
1655         print_APIC_field(APIC_ISR);
1656         printk(KERN_DEBUG "... APIC TMR field:\n");
1657         print_APIC_field(APIC_TMR);
1658         printk(KERN_DEBUG "... APIC IRR field:\n");
1659         print_APIC_field(APIC_IRR);
1660
1661         if (APIC_INTEGRATED(ver)) {             /* !82489DX */
1662                 if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
1663                         apic_write(APIC_ESR, 0);
1664
1665                 v = apic_read(APIC_ESR);
1666                 printk(KERN_DEBUG "... APIC ESR: %08x\n", v);
1667         }
1668
1669         icr = apic_icr_read();
1670         printk(KERN_DEBUG "... APIC ICR: %08x\n", (u32)icr);
1671         printk(KERN_DEBUG "... APIC ICR2: %08x\n", (u32)(icr >> 32));
1672
1673         v = apic_read(APIC_LVTT);
1674         printk(KERN_DEBUG "... APIC LVTT: %08x\n", v);
1675
1676         if (maxlvt > 3) {                       /* PC is LVT#4. */
1677                 v = apic_read(APIC_LVTPC);
1678                 printk(KERN_DEBUG "... APIC LVTPC: %08x\n", v);
1679         }
1680         v = apic_read(APIC_LVT0);
1681         printk(KERN_DEBUG "... APIC LVT0: %08x\n", v);
1682         v = apic_read(APIC_LVT1);
1683         printk(KERN_DEBUG "... APIC LVT1: %08x\n", v);
1684
1685         if (maxlvt > 2) {                       /* ERR is LVT#3. */
1686                 v = apic_read(APIC_LVTERR);
1687                 printk(KERN_DEBUG "... APIC LVTERR: %08x\n", v);
1688         }
1689
1690         v = apic_read(APIC_TMICT);
1691         printk(KERN_DEBUG "... APIC TMICT: %08x\n", v);
1692         v = apic_read(APIC_TMCCT);
1693         printk(KERN_DEBUG "... APIC TMCCT: %08x\n", v);
1694         v = apic_read(APIC_TDCR);
1695         printk(KERN_DEBUG "... APIC TDCR: %08x\n", v);
1696
1697         if (boot_cpu_has(X86_FEATURE_EXTAPIC)) {
1698                 v = apic_read(APIC_EFEAT);
1699                 maxlvt = (v >> 16) & 0xff;
1700                 printk(KERN_DEBUG "... APIC EFEAT: %08x\n", v);
1701                 v = apic_read(APIC_ECTRL);
1702                 printk(KERN_DEBUG "... APIC ECTRL: %08x\n", v);
1703                 for (i = 0; i < maxlvt; i++) {
1704                         v = apic_read(APIC_EILVTn(i));
1705                         printk(KERN_DEBUG "... APIC EILVT%d: %08x\n", i, v);
1706                 }
1707         }
1708         printk("\n");
1709 }
1710
1711 __apicdebuginit(void) print_local_APICs(int maxcpu)
1712 {
1713         int cpu;
1714
1715         if (!maxcpu)
1716                 return;
1717
1718         preempt_disable();
1719         for_each_online_cpu(cpu) {
1720                 if (cpu >= maxcpu)
1721                         break;
1722                 smp_call_function_single(cpu, print_local_APIC, NULL, 1);
1723         }
1724         preempt_enable();
1725 }
1726
1727 __apicdebuginit(void) print_PIC(void)
1728 {
1729         unsigned int v;
1730         unsigned long flags;
1731
1732         if (!legacy_pic->nr_legacy_irqs)
1733                 return;
1734
1735         printk(KERN_DEBUG "\nprinting PIC contents\n");
1736
1737         raw_spin_lock_irqsave(&i8259A_lock, flags);
1738
1739         v = inb(0xa1) << 8 | inb(0x21);
1740         printk(KERN_DEBUG "... PIC  IMR: %04x\n", v);
1741
1742         v = inb(0xa0) << 8 | inb(0x20);
1743         printk(KERN_DEBUG "... PIC  IRR: %04x\n", v);
1744
1745         outb(0x0b,0xa0);
1746         outb(0x0b,0x20);
1747         v = inb(0xa0) << 8 | inb(0x20);
1748         outb(0x0a,0xa0);
1749         outb(0x0a,0x20);
1750
1751         raw_spin_unlock_irqrestore(&i8259A_lock, flags);
1752
1753         printk(KERN_DEBUG "... PIC  ISR: %04x\n", v);
1754
1755         v = inb(0x4d1) << 8 | inb(0x4d0);
1756         printk(KERN_DEBUG "... PIC ELCR: %04x\n", v);
1757 }
1758
1759 static int __initdata show_lapic = 1;
1760 static __init int setup_show_lapic(char *arg)
1761 {
1762         int num = -1;
1763
1764         if (strcmp(arg, "all") == 0) {
1765                 show_lapic = CONFIG_NR_CPUS;
1766         } else {
1767                 get_option(&arg, &num);
1768                 if (num >= 0)
1769                         show_lapic = num;
1770         }
1771
1772         return 1;
1773 }
1774 __setup("show_lapic=", setup_show_lapic);
1775
1776 __apicdebuginit(int) print_ICs(void)
1777 {
1778         if (apic_verbosity == APIC_QUIET)
1779                 return 0;
1780
1781         print_PIC();
1782
1783         /* don't print out if apic is not there */
1784         if (!cpu_has_apic && !apic_from_smp_config())
1785                 return 0;
1786
1787         print_local_APICs(show_lapic);
1788         print_IO_APIC();
1789
1790         return 0;
1791 }
1792
1793 fs_initcall(print_ICs);
1794
1795
1796 /* Where if anywhere is the i8259 connect in external int mode */
1797 static struct { int pin, apic; } ioapic_i8259 = { -1, -1 };
1798
1799 void __init enable_IO_APIC(void)
1800 {
1801         int i8259_apic, i8259_pin;
1802         int apic;
1803
1804         if (!legacy_pic->nr_legacy_irqs)
1805                 return;
1806
1807         for(apic = 0; apic < nr_ioapics; apic++) {
1808                 int pin;
1809                 /* See if any of the pins is in ExtINT mode */
1810                 for (pin = 0; pin < ioapics[apic].nr_registers; pin++) {
1811                         struct IO_APIC_route_entry entry;
1812                         entry = ioapic_read_entry(apic, pin);
1813
1814                         /* If the interrupt line is enabled and in ExtInt mode
1815                          * I have found the pin where the i8259 is connected.
1816                          */
1817                         if ((entry.mask == 0) && (entry.delivery_mode == dest_ExtINT)) {
1818                                 ioapic_i8259.apic = apic;
1819                                 ioapic_i8259.pin  = pin;
1820                                 goto found_i8259;
1821                         }
1822                 }
1823         }
1824  found_i8259:
1825         /* Look to see what if the MP table has reported the ExtINT */
1826         /* If we could not find the appropriate pin by looking at the ioapic
1827          * the i8259 probably is not connected the ioapic but give the
1828          * mptable a chance anyway.
1829          */
1830         i8259_pin  = find_isa_irq_pin(0, mp_ExtINT);
1831         i8259_apic = find_isa_irq_apic(0, mp_ExtINT);
1832         /* Trust the MP table if nothing is setup in the hardware */
1833         if ((ioapic_i8259.pin == -1) && (i8259_pin >= 0)) {
1834                 printk(KERN_WARNING "ExtINT not setup in hardware but reported by MP table\n");
1835                 ioapic_i8259.pin  = i8259_pin;
1836                 ioapic_i8259.apic = i8259_apic;
1837         }
1838         /* Complain if the MP table and the hardware disagree */
1839         if (((ioapic_i8259.apic != i8259_apic) || (ioapic_i8259.pin != i8259_pin)) &&
1840                 (i8259_pin >= 0) && (ioapic_i8259.pin >= 0))
1841         {
1842                 printk(KERN_WARNING "ExtINT in hardware and MP table differ\n");
1843         }
1844
1845         /*
1846          * Do not trust the IO-APIC being empty at bootup
1847          */
1848         clear_IO_APIC();
1849 }
1850
1851 /*
1852  * Not an __init, needed by the reboot code
1853  */
1854 void disable_IO_APIC(void)
1855 {
1856         /*
1857          * Clear the IO-APIC before rebooting:
1858          */
1859         clear_IO_APIC();
1860
1861         if (!legacy_pic->nr_legacy_irqs)
1862                 return;
1863
1864         /*
1865          * If the i8259 is routed through an IOAPIC
1866          * Put that IOAPIC in virtual wire mode
1867          * so legacy interrupts can be delivered.
1868          *
1869          * With interrupt-remapping, for now we will use virtual wire A mode,
1870          * as virtual wire B is little complex (need to configure both
1871          * IOAPIC RTE as well as interrupt-remapping table entry).
1872          * As this gets called during crash dump, keep this simple for now.
1873          */
1874         if (ioapic_i8259.pin != -1 && !intr_remapping_enabled) {
1875                 struct IO_APIC_route_entry entry;
1876
1877                 memset(&entry, 0, sizeof(entry));
1878                 entry.mask            = 0; /* Enabled */
1879                 entry.trigger         = 0; /* Edge */
1880                 entry.irr             = 0;
1881                 entry.polarity        = 0; /* High */
1882                 entry.delivery_status = 0;
1883                 entry.dest_mode       = 0; /* Physical */
1884                 entry.delivery_mode   = dest_ExtINT; /* ExtInt */
1885                 entry.vector          = 0;
1886                 entry.dest            = read_apic_id();
1887
1888                 /*
1889                  * Add it to the IO-APIC irq-routing table:
1890                  */
1891                 ioapic_write_entry(ioapic_i8259.apic, ioapic_i8259.pin, entry);
1892         }
1893
1894         /*
1895          * Use virtual wire A mode when interrupt remapping is enabled.
1896          */
1897         if (cpu_has_apic || apic_from_smp_config())
1898                 disconnect_bsp_APIC(!intr_remapping_enabled &&
1899                                 ioapic_i8259.pin != -1);
1900 }
1901
1902 #ifdef CONFIG_X86_32
1903 /*
1904  * function to set the IO-APIC physical IDs based on the
1905  * values stored in the MPC table.
1906  *
1907  * by Matt Domsch <Matt_Domsch@dell.com>  Tue Dec 21 12:25:05 CST 1999
1908  */
1909 void __init setup_ioapic_ids_from_mpc_nocheck(void)
1910 {
1911         union IO_APIC_reg_00 reg_00;
1912         physid_mask_t phys_id_present_map;
1913         int apic_id;
1914         int i;
1915         unsigned char old_id;
1916         unsigned long flags;
1917
1918         /*
1919          * This is broken; anything with a real cpu count has to
1920          * circumvent this idiocy regardless.
1921          */
1922         apic->ioapic_phys_id_map(&phys_cpu_present_map, &phys_id_present_map);
1923
1924         /*
1925          * Set the IOAPIC ID to the value stored in the MPC table.
1926          */
1927         for (apic_id = 0; apic_id < nr_ioapics; apic_id++) {
1928
1929                 /* Read the register 0 value */
1930                 raw_spin_lock_irqsave(&ioapic_lock, flags);
1931                 reg_00.raw = io_apic_read(apic_id, 0);
1932                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
1933
1934                 old_id = mpc_ioapic_id(apic_id);
1935
1936                 if (mpc_ioapic_id(apic_id) >= get_physical_broadcast()) {
1937                         printk(KERN_ERR "BIOS bug, IO-APIC#%d ID is %d in the MPC table!...\n",
1938                                 apic_id, mpc_ioapic_id(apic_id));
1939                         printk(KERN_ERR "... fixing up to %d. (tell your hw vendor)\n",
1940                                 reg_00.bits.ID);
1941                         ioapics[apic_id].mp_config.apicid = reg_00.bits.ID;
1942                 }
1943
1944                 /*
1945                  * Sanity check, is the ID really free? Every APIC in a
1946                  * system must have a unique ID or we get lots of nice
1947                  * 'stuck on smp_invalidate_needed IPI wait' messages.
1948                  */
1949                 if (apic->check_apicid_used(&phys_id_present_map,
1950                                             mpc_ioapic_id(apic_id))) {
1951                         printk(KERN_ERR "BIOS bug, IO-APIC#%d ID %d is already used!...\n",
1952                                 apic_id, mpc_ioapic_id(apic_id));
1953                         for (i = 0; i < get_physical_broadcast(); i++)
1954                                 if (!physid_isset(i, phys_id_present_map))
1955                                         break;
1956                         if (i >= get_physical_broadcast())
1957                                 panic("Max APIC ID exceeded!\n");
1958                         printk(KERN_ERR "... fixing up to %d. (tell your hw vendor)\n",
1959                                 i);
1960                         physid_set(i, phys_id_present_map);
1961                         ioapics[apic_id].mp_config.apicid = i;
1962                 } else {
1963                         physid_mask_t tmp;
1964                         apic->apicid_to_cpu_present(mpc_ioapic_id(apic_id),
1965                                                     &tmp);
1966                         apic_printk(APIC_VERBOSE, "Setting %d in the "
1967                                         "phys_id_present_map\n",
1968                                         mpc_ioapic_id(apic_id));
1969                         physids_or(phys_id_present_map, phys_id_present_map, tmp);
1970                 }
1971
1972                 /*
1973                  * We need to adjust the IRQ routing table
1974                  * if the ID changed.
1975                  */
1976                 if (old_id != mpc_ioapic_id(apic_id))
1977                         for (i = 0; i < mp_irq_entries; i++)
1978                                 if (mp_irqs[i].dstapic == old_id)
1979                                         mp_irqs[i].dstapic
1980                                                 = mpc_ioapic_id(apic_id);
1981
1982                 /*
1983                  * Update the ID register according to the right value
1984                  * from the MPC table if they are different.
1985                  */
1986                 if (mpc_ioapic_id(apic_id) == reg_00.bits.ID)
1987                         continue;
1988
1989                 apic_printk(APIC_VERBOSE, KERN_INFO
1990                         "...changing IO-APIC physical APIC ID to %d ...",
1991                         mpc_ioapic_id(apic_id));
1992
1993                 reg_00.bits.ID = mpc_ioapic_id(apic_id);
1994                 raw_spin_lock_irqsave(&ioapic_lock, flags);
1995                 io_apic_write(apic_id, 0, reg_00.raw);
1996                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
1997
1998                 /*
1999                  * Sanity check
2000                  */
2001                 raw_spin_lock_irqsave(&ioapic_lock, flags);
2002                 reg_00.raw = io_apic_read(apic_id, 0);
2003                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2004                 if (reg_00.bits.ID != mpc_ioapic_id(apic_id))
2005                         printk("could not set ID!\n");
2006                 else
2007                         apic_printk(APIC_VERBOSE, " ok.\n");
2008         }
2009 }
2010
2011 void __init setup_ioapic_ids_from_mpc(void)
2012 {
2013
2014         if (acpi_ioapic)
2015                 return;
2016         /*
2017          * Don't check I/O APIC IDs for xAPIC systems.  They have
2018          * no meaning without the serial APIC bus.
2019          */
2020         if (!(boot_cpu_data.x86_vendor == X86_VENDOR_INTEL)
2021                 || APIC_XAPIC(apic_version[boot_cpu_physical_apicid]))
2022                 return;
2023         setup_ioapic_ids_from_mpc_nocheck();
2024 }
2025 #endif
2026
2027 int no_timer_check __initdata;
2028
2029 static int __init notimercheck(char *s)
2030 {
2031         no_timer_check = 1;
2032         return 1;
2033 }
2034 __setup("no_timer_check", notimercheck);
2035
2036 /*
2037  * There is a nasty bug in some older SMP boards, their mptable lies
2038  * about the timer IRQ. We do the following to work around the situation:
2039  *
2040  *      - timer IRQ defaults to IO-APIC IRQ
2041  *      - if this function detects that timer IRQs are defunct, then we fall
2042  *        back to ISA timer IRQs
2043  */
2044 static int __init timer_irq_works(void)
2045 {
2046         unsigned long t1 = jiffies;
2047         unsigned long flags;
2048
2049         if (no_timer_check)
2050                 return 1;
2051
2052         local_save_flags(flags);
2053         local_irq_enable();
2054         /* Let ten ticks pass... */
2055         mdelay((10 * 1000) / HZ);
2056         local_irq_restore(flags);
2057
2058         /*
2059          * Expect a few ticks at least, to be sure some possible
2060          * glue logic does not lock up after one or two first
2061          * ticks in a non-ExtINT mode.  Also the local APIC
2062          * might have cached one ExtINT interrupt.  Finally, at
2063          * least one tick may be lost due to delays.
2064          */
2065
2066         /* jiffies wrap? */
2067         if (time_after(jiffies, t1 + 4))
2068                 return 1;
2069         return 0;
2070 }
2071
2072 /*
2073  * In the SMP+IOAPIC case it might happen that there are an unspecified
2074  * number of pending IRQ events unhandled. These cases are very rare,
2075  * so we 'resend' these IRQs via IPIs, to the same CPU. It's much
2076  * better to do it this way as thus we do not have to be aware of
2077  * 'pending' interrupts in the IRQ path, except at this point.
2078  */
2079 /*
2080  * Edge triggered needs to resend any interrupt
2081  * that was delayed but this is now handled in the device
2082  * independent code.
2083  */
2084
2085 /*
2086  * Starting up a edge-triggered IO-APIC interrupt is
2087  * nasty - we need to make sure that we get the edge.
2088  * If it is already asserted for some reason, we need
2089  * return 1 to indicate that is was pending.
2090  *
2091  * This is not complete - we should be able to fake
2092  * an edge even if it isn't on the 8259A...
2093  */
2094
2095 static unsigned int startup_ioapic_irq(struct irq_data *data)
2096 {
2097         int was_pending = 0, irq = data->irq;
2098         unsigned long flags;
2099
2100         raw_spin_lock_irqsave(&ioapic_lock, flags);
2101         if (irq < legacy_pic->nr_legacy_irqs) {
2102                 legacy_pic->mask(irq);
2103                 if (legacy_pic->irq_pending(irq))
2104                         was_pending = 1;
2105         }
2106         __unmask_ioapic(data->chip_data);
2107         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2108
2109         return was_pending;
2110 }
2111
2112 static int ioapic_retrigger_irq(struct irq_data *data)
2113 {
2114         struct irq_cfg *cfg = data->chip_data;
2115         unsigned long flags;
2116
2117         raw_spin_lock_irqsave(&vector_lock, flags);
2118         apic->send_IPI_mask(cpumask_of(cpumask_first(cfg->domain)), cfg->vector);
2119         raw_spin_unlock_irqrestore(&vector_lock, flags);
2120
2121         return 1;
2122 }
2123
2124 /*
2125  * Level and edge triggered IO-APIC interrupts need different handling,
2126  * so we use two separate IRQ descriptors. Edge triggered IRQs can be
2127  * handled with the level-triggered descriptor, but that one has slightly
2128  * more overhead. Level-triggered interrupts cannot be handled with the
2129  * edge-triggered handler, without risking IRQ storms and other ugly
2130  * races.
2131  */
2132
2133 #ifdef CONFIG_SMP
2134 void send_cleanup_vector(struct irq_cfg *cfg)
2135 {
2136         cpumask_var_t cleanup_mask;
2137
2138         if (unlikely(!alloc_cpumask_var(&cleanup_mask, GFP_ATOMIC))) {
2139                 unsigned int i;
2140                 for_each_cpu_and(i, cfg->old_domain, cpu_online_mask)
2141                         apic->send_IPI_mask(cpumask_of(i), IRQ_MOVE_CLEANUP_VECTOR);
2142         } else {
2143                 cpumask_and(cleanup_mask, cfg->old_domain, cpu_online_mask);
2144                 apic->send_IPI_mask(cleanup_mask, IRQ_MOVE_CLEANUP_VECTOR);
2145                 free_cpumask_var(cleanup_mask);
2146         }
2147         cfg->move_in_progress = 0;
2148 }
2149
2150 static void __target_IO_APIC_irq(unsigned int irq, unsigned int dest, struct irq_cfg *cfg)
2151 {
2152         int apic, pin;
2153         struct irq_pin_list *entry;
2154         u8 vector = cfg->vector;
2155
2156         for_each_irq_pin(entry, cfg->irq_2_pin) {
2157                 unsigned int reg;
2158
2159                 apic = entry->apic;
2160                 pin = entry->pin;
2161                 /*
2162                  * With interrupt-remapping, destination information comes
2163                  * from interrupt-remapping table entry.
2164                  */
2165                 if (!irq_remapped(cfg))
2166                         io_apic_write(apic, 0x11 + pin*2, dest);
2167                 reg = io_apic_read(apic, 0x10 + pin*2);
2168                 reg &= ~IO_APIC_REDIR_VECTOR_MASK;
2169                 reg |= vector;
2170                 io_apic_modify(apic, 0x10 + pin*2, reg);
2171         }
2172 }
2173
2174 /*
2175  * Either sets data->affinity to a valid value, and returns
2176  * ->cpu_mask_to_apicid of that in dest_id, or returns -1 and
2177  * leaves data->affinity untouched.
2178  */
2179 int __ioapic_set_affinity(struct irq_data *data, const struct cpumask *mask,
2180                           unsigned int *dest_id)
2181 {
2182         struct irq_cfg *cfg = data->chip_data;
2183
2184         if (!cpumask_intersects(mask, cpu_online_mask))
2185                 return -1;
2186
2187         if (assign_irq_vector(data->irq, data->chip_data, mask))
2188                 return -1;
2189
2190         cpumask_copy(data->affinity, mask);
2191
2192         *dest_id = apic->cpu_mask_to_apicid_and(mask, cfg->domain);
2193         return 0;
2194 }
2195
2196 static int
2197 ioapic_set_affinity(struct irq_data *data, const struct cpumask *mask,
2198                     bool force)
2199 {
2200         unsigned int dest, irq = data->irq;
2201         unsigned long flags;
2202         int ret;
2203
2204         raw_spin_lock_irqsave(&ioapic_lock, flags);
2205         ret = __ioapic_set_affinity(data, mask, &dest);
2206         if (!ret) {
2207                 /* Only the high 8 bits are valid. */
2208                 dest = SET_APIC_LOGICAL_ID(dest);
2209                 __target_IO_APIC_irq(irq, dest, data->chip_data);
2210         }
2211         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2212         return ret;
2213 }
2214
2215 #ifdef CONFIG_INTR_REMAP
2216
2217 /*
2218  * Migrate the IO-APIC irq in the presence of intr-remapping.
2219  *
2220  * For both level and edge triggered, irq migration is a simple atomic
2221  * update(of vector and cpu destination) of IRTE and flush the hardware cache.
2222  *
2223  * For level triggered, we eliminate the io-apic RTE modification (with the
2224  * updated vector information), by using a virtual vector (io-apic pin number).
2225  * Real vector that is used for interrupting cpu will be coming from
2226  * the interrupt-remapping table entry.
2227  */
2228 static int
2229 ir_ioapic_set_affinity(struct irq_data *data, const struct cpumask *mask,
2230                        bool force)
2231 {
2232         struct irq_cfg *cfg = data->chip_data;
2233         unsigned int dest, irq = data->irq;
2234         struct irte irte;
2235
2236         if (!cpumask_intersects(mask, cpu_online_mask))
2237                 return -EINVAL;
2238
2239         if (get_irte(irq, &irte))
2240                 return -EBUSY;
2241
2242         if (assign_irq_vector(irq, cfg, mask))
2243                 return -EBUSY;
2244
2245         dest = apic->cpu_mask_to_apicid_and(cfg->domain, mask);
2246
2247         irte.vector = cfg->vector;
2248         irte.dest_id = IRTE_DEST(dest);
2249
2250         /*
2251          * Modified the IRTE and flushes the Interrupt entry cache.
2252          */
2253         modify_irte(irq, &irte);
2254
2255         if (cfg->move_in_progress)
2256                 send_cleanup_vector(cfg);
2257
2258         cpumask_copy(data->affinity, mask);
2259         return 0;
2260 }
2261
2262 #else
2263 static inline int
2264 ir_ioapic_set_affinity(struct irq_data *data, const struct cpumask *mask,
2265                        bool force)
2266 {
2267         return 0;
2268 }
2269 #endif
2270
2271 asmlinkage void smp_irq_move_cleanup_interrupt(void)
2272 {
2273         unsigned vector, me;
2274
2275         ack_APIC_irq();
2276         exit_idle();
2277         irq_enter();
2278
2279         me = smp_processor_id();
2280         for (vector = FIRST_EXTERNAL_VECTOR; vector < NR_VECTORS; vector++) {
2281                 unsigned int irq;
2282                 unsigned int irr;
2283                 struct irq_desc *desc;
2284                 struct irq_cfg *cfg;
2285                 irq = __this_cpu_read(vector_irq[vector]);
2286
2287                 if (irq == -1)
2288                         continue;
2289
2290                 desc = irq_to_desc(irq);
2291                 if (!desc)
2292                         continue;
2293
2294                 cfg = irq_cfg(irq);
2295                 raw_spin_lock(&desc->lock);
2296
2297                 /*
2298                  * Check if the irq migration is in progress. If so, we
2299                  * haven't received the cleanup request yet for this irq.
2300                  */
2301                 if (cfg->move_in_progress)
2302                         goto unlock;
2303
2304                 if (vector == cfg->vector && cpumask_test_cpu(me, cfg->domain))
2305                         goto unlock;
2306
2307                 irr = apic_read(APIC_IRR + (vector / 32 * 0x10));
2308                 /*
2309                  * Check if the vector that needs to be cleanedup is
2310                  * registered at the cpu's IRR. If so, then this is not
2311                  * the best time to clean it up. Lets clean it up in the
2312                  * next attempt by sending another IRQ_MOVE_CLEANUP_VECTOR
2313                  * to myself.
2314                  */
2315                 if (irr  & (1 << (vector % 32))) {
2316                         apic->send_IPI_self(IRQ_MOVE_CLEANUP_VECTOR);
2317                         goto unlock;
2318                 }
2319                 __this_cpu_write(vector_irq[vector], -1);
2320 unlock:
2321                 raw_spin_unlock(&desc->lock);
2322         }
2323
2324         irq_exit();
2325 }
2326
2327 static void __irq_complete_move(struct irq_cfg *cfg, unsigned vector)
2328 {
2329         unsigned me;
2330
2331         if (likely(!cfg->move_in_progress))
2332                 return;
2333
2334         me = smp_processor_id();
2335
2336         if (vector == cfg->vector && cpumask_test_cpu(me, cfg->domain))
2337                 send_cleanup_vector(cfg);
2338 }
2339
2340 static void irq_complete_move(struct irq_cfg *cfg)
2341 {
2342         __irq_complete_move(cfg, ~get_irq_regs()->orig_ax);
2343 }
2344
2345 void irq_force_complete_move(int irq)
2346 {
2347         struct irq_cfg *cfg = irq_get_chip_data(irq);
2348
2349         if (!cfg)
2350                 return;
2351
2352         __irq_complete_move(cfg, cfg->vector);
2353 }
2354 #else
2355 static inline void irq_complete_move(struct irq_cfg *cfg) { }
2356 #endif
2357
2358 static void ack_apic_edge(struct irq_data *data)
2359 {
2360         irq_complete_move(data->chip_data);
2361         irq_move_irq(data);
2362         ack_APIC_irq();
2363 }
2364
2365 atomic_t irq_mis_count;
2366
2367 /*
2368  * IO-APIC versions below 0x20 don't support EOI register.
2369  * For the record, here is the information about various versions:
2370  *     0Xh     82489DX
2371  *     1Xh     I/OAPIC or I/O(x)APIC which are not PCI 2.2 Compliant
2372  *     2Xh     I/O(x)APIC which is PCI 2.2 Compliant
2373  *     30h-FFh Reserved
2374  *
2375  * Some of the Intel ICH Specs (ICH2 to ICH5) documents the io-apic
2376  * version as 0x2. This is an error with documentation and these ICH chips
2377  * use io-apic's of version 0x20.
2378  *
2379  * For IO-APIC's with EOI register, we use that to do an explicit EOI.
2380  * Otherwise, we simulate the EOI message manually by changing the trigger
2381  * mode to edge and then back to level, with RTE being masked during this.
2382 */
2383 static void eoi_ioapic_irq(unsigned int irq, struct irq_cfg *cfg)
2384 {
2385         struct irq_pin_list *entry;
2386         unsigned long flags;
2387
2388         raw_spin_lock_irqsave(&ioapic_lock, flags);
2389         for_each_irq_pin(entry, cfg->irq_2_pin) {
2390                 if (mpc_ioapic_ver(entry->apic) >= 0x20) {
2391                         /*
2392                          * Intr-remapping uses pin number as the virtual vector
2393                          * in the RTE. Actual vector is programmed in
2394                          * intr-remapping table entry. Hence for the io-apic
2395                          * EOI we use the pin number.
2396                          */
2397                         if (irq_remapped(cfg))
2398                                 io_apic_eoi(entry->apic, entry->pin);
2399                         else
2400                                 io_apic_eoi(entry->apic, cfg->vector);
2401                 } else {
2402                         __mask_and_edge_IO_APIC_irq(entry);
2403                         __unmask_and_level_IO_APIC_irq(entry);
2404                 }
2405         }
2406         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2407 }
2408
2409 static void ack_apic_level(struct irq_data *data)
2410 {
2411         struct irq_cfg *cfg = data->chip_data;
2412         int i, do_unmask_irq = 0, irq = data->irq;
2413         unsigned long v;
2414
2415         irq_complete_move(cfg);
2416 #ifdef CONFIG_GENERIC_PENDING_IRQ
2417         /* If we are moving the irq we need to mask it */
2418         if (unlikely(irqd_is_setaffinity_pending(data))) {
2419                 do_unmask_irq = 1;
2420                 mask_ioapic(cfg);
2421         }
2422 #endif
2423
2424         /*
2425          * It appears there is an erratum which affects at least version 0x11
2426          * of I/O APIC (that's the 82093AA and cores integrated into various
2427          * chipsets).  Under certain conditions a level-triggered interrupt is
2428          * erroneously delivered as edge-triggered one but the respective IRR
2429          * bit gets set nevertheless.  As a result the I/O unit expects an EOI
2430          * message but it will never arrive and further interrupts are blocked
2431          * from the source.  The exact reason is so far unknown, but the
2432          * phenomenon was observed when two consecutive interrupt requests
2433          * from a given source get delivered to the same CPU and the source is
2434          * temporarily disabled in between.
2435          *
2436          * A workaround is to simulate an EOI message manually.  We achieve it
2437          * by setting the trigger mode to edge and then to level when the edge
2438          * trigger mode gets detected in the TMR of a local APIC for a
2439          * level-triggered interrupt.  We mask the source for the time of the
2440          * operation to prevent an edge-triggered interrupt escaping meanwhile.
2441          * The idea is from Manfred Spraul.  --macro
2442          *
2443          * Also in the case when cpu goes offline, fixup_irqs() will forward
2444          * any unhandled interrupt on the offlined cpu to the new cpu
2445          * destination that is handling the corresponding interrupt. This
2446          * interrupt forwarding is done via IPI's. Hence, in this case also
2447          * level-triggered io-apic interrupt will be seen as an edge
2448          * interrupt in the IRR. And we can't rely on the cpu's EOI
2449          * to be broadcasted to the IO-APIC's which will clear the remoteIRR
2450          * corresponding to the level-triggered interrupt. Hence on IO-APIC's
2451          * supporting EOI register, we do an explicit EOI to clear the
2452          * remote IRR and on IO-APIC's which don't have an EOI register,
2453          * we use the above logic (mask+edge followed by unmask+level) from
2454          * Manfred Spraul to clear the remote IRR.
2455          */
2456         i = cfg->vector;
2457         v = apic_read(APIC_TMR + ((i & ~0x1f) >> 1));
2458
2459         /*
2460          * We must acknowledge the irq before we move it or the acknowledge will
2461          * not propagate properly.
2462          */
2463         ack_APIC_irq();
2464
2465         /*
2466          * Tail end of clearing remote IRR bit (either by delivering the EOI
2467          * message via io-apic EOI register write or simulating it using
2468          * mask+edge followed by unnask+level logic) manually when the
2469          * level triggered interrupt is seen as the edge triggered interrupt
2470          * at the cpu.
2471          */
2472         if (!(v & (1 << (i & 0x1f)))) {
2473                 atomic_inc(&irq_mis_count);
2474
2475                 eoi_ioapic_irq(irq, cfg);
2476         }
2477
2478         /* Now we can move and renable the irq */
2479         if (unlikely(do_unmask_irq)) {
2480                 /* Only migrate the irq if the ack has been received.
2481                  *
2482                  * On rare occasions the broadcast level triggered ack gets
2483                  * delayed going to ioapics, and if we reprogram the
2484                  * vector while Remote IRR is still set the irq will never
2485                  * fire again.
2486                  *
2487                  * To prevent this scenario we read the Remote IRR bit
2488                  * of the ioapic.  This has two effects.
2489                  * - On any sane system the read of the ioapic will
2490                  *   flush writes (and acks) going to the ioapic from
2491                  *   this cpu.
2492                  * - We get to see if the ACK has actually been delivered.
2493                  *
2494                  * Based on failed experiments of reprogramming the
2495                  * ioapic entry from outside of irq context starting
2496                  * with masking the ioapic entry and then polling until
2497                  * Remote IRR was clear before reprogramming the
2498                  * ioapic I don't trust the Remote IRR bit to be
2499                  * completey accurate.
2500                  *
2501                  * However there appears to be no other way to plug
2502                  * this race, so if the Remote IRR bit is not
2503                  * accurate and is causing problems then it is a hardware bug
2504                  * and you can go talk to the chipset vendor about it.
2505                  */
2506                 if (!io_apic_level_ack_pending(cfg))
2507                         irq_move_masked_irq(data);
2508                 unmask_ioapic(cfg);
2509         }
2510 }
2511
2512 #ifdef CONFIG_INTR_REMAP
2513 static void ir_ack_apic_edge(struct irq_data *data)
2514 {
2515         ack_APIC_irq();
2516 }
2517
2518 static void ir_ack_apic_level(struct irq_data *data)
2519 {
2520         ack_APIC_irq();
2521         eoi_ioapic_irq(data->irq, data->chip_data);
2522 }
2523 #endif /* CONFIG_INTR_REMAP */
2524
2525 static struct irq_chip ioapic_chip __read_mostly = {
2526         .name                   = "IO-APIC",
2527         .irq_startup            = startup_ioapic_irq,
2528         .irq_mask               = mask_ioapic_irq,
2529         .irq_unmask             = unmask_ioapic_irq,
2530         .irq_ack                = ack_apic_edge,
2531         .irq_eoi                = ack_apic_level,
2532 #ifdef CONFIG_SMP
2533         .irq_set_affinity       = ioapic_set_affinity,
2534 #endif
2535         .irq_retrigger          = ioapic_retrigger_irq,
2536 };
2537
2538 static struct irq_chip ir_ioapic_chip __read_mostly = {
2539         .name                   = "IR-IO-APIC",
2540         .irq_startup            = startup_ioapic_irq,
2541         .irq_mask               = mask_ioapic_irq,
2542         .irq_unmask             = unmask_ioapic_irq,
2543 #ifdef CONFIG_INTR_REMAP
2544         .irq_ack                = ir_ack_apic_edge,
2545         .irq_eoi                = ir_ack_apic_level,
2546 #ifdef CONFIG_SMP
2547         .irq_set_affinity       = ir_ioapic_set_affinity,
2548 #endif
2549 #endif
2550         .irq_retrigger          = ioapic_retrigger_irq,
2551 };
2552
2553 static inline void init_IO_APIC_traps(void)
2554 {
2555         struct irq_cfg *cfg;
2556         unsigned int irq;
2557
2558         /*
2559          * NOTE! The local APIC isn't very good at handling
2560          * multiple interrupts at the same interrupt level.
2561          * As the interrupt level is determined by taking the
2562          * vector number and shifting that right by 4, we
2563          * want to spread these out a bit so that they don't
2564          * all fall in the same interrupt level.
2565          *
2566          * Also, we've got to be careful not to trash gate
2567          * 0x80, because int 0x80 is hm, kind of importantish. ;)
2568          */
2569         for_each_active_irq(irq) {
2570                 cfg = irq_get_chip_data(irq);
2571                 if (IO_APIC_IRQ(irq) && cfg && !cfg->vector) {
2572                         /*
2573                          * Hmm.. We don't have an entry for this,
2574                          * so default to an old-fashioned 8259
2575                          * interrupt if we can..
2576                          */
2577                         if (irq < legacy_pic->nr_legacy_irqs)
2578                                 legacy_pic->make_irq(irq);
2579                         else
2580                                 /* Strange. Oh, well.. */
2581                                 irq_set_chip(irq, &no_irq_chip);
2582                 }
2583         }
2584 }
2585
2586 /*
2587  * The local APIC irq-chip implementation:
2588  */
2589
2590 static void mask_lapic_irq(struct irq_data *data)
2591 {
2592         unsigned long v;
2593
2594         v = apic_read(APIC_LVT0);
2595         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
2596 }
2597
2598 static void unmask_lapic_irq(struct irq_data *data)
2599 {
2600         unsigned long v;
2601
2602         v = apic_read(APIC_LVT0);
2603         apic_write(APIC_LVT0, v & ~APIC_LVT_MASKED);
2604 }
2605
2606 static void ack_lapic_irq(struct irq_data *data)
2607 {
2608         ack_APIC_irq();
2609 }
2610
2611 static struct irq_chip lapic_chip __read_mostly = {
2612         .name           = "local-APIC",
2613         .irq_mask       = mask_lapic_irq,
2614         .irq_unmask     = unmask_lapic_irq,
2615         .irq_ack        = ack_lapic_irq,
2616 };
2617
2618 static void lapic_register_intr(int irq)
2619 {
2620         irq_clear_status_flags(irq, IRQ_LEVEL);
2621         irq_set_chip_and_handler_name(irq, &lapic_chip, handle_edge_irq,
2622                                       "edge");
2623 }
2624
2625 /*
2626  * This looks a bit hackish but it's about the only one way of sending
2627  * a few INTA cycles to 8259As and any associated glue logic.  ICR does
2628  * not support the ExtINT mode, unfortunately.  We need to send these
2629  * cycles as some i82489DX-based boards have glue logic that keeps the
2630  * 8259A interrupt line asserted until INTA.  --macro
2631  */
2632 static inline void __init unlock_ExtINT_logic(void)
2633 {
2634         int apic, pin, i;
2635         struct IO_APIC_route_entry entry0, entry1;
2636         unsigned char save_control, save_freq_select;
2637
2638         pin  = find_isa_irq_pin(8, mp_INT);
2639         if (pin == -1) {
2640                 WARN_ON_ONCE(1);
2641                 return;
2642         }
2643         apic = find_isa_irq_apic(8, mp_INT);
2644         if (apic == -1) {
2645                 WARN_ON_ONCE(1);
2646                 return;
2647         }
2648
2649         entry0 = ioapic_read_entry(apic, pin);
2650         clear_IO_APIC_pin(apic, pin);
2651
2652         memset(&entry1, 0, sizeof(entry1));
2653
2654         entry1.dest_mode = 0;                   /* physical delivery */
2655         entry1.mask = 0;                        /* unmask IRQ now */
2656         entry1.dest = hard_smp_processor_id();
2657         entry1.delivery_mode = dest_ExtINT;
2658         entry1.polarity = entry0.polarity;
2659         entry1.trigger = 0;
2660         entry1.vector = 0;
2661
2662         ioapic_write_entry(apic, pin, entry1);
2663
2664         save_control = CMOS_READ(RTC_CONTROL);
2665         save_freq_select = CMOS_READ(RTC_FREQ_SELECT);
2666         CMOS_WRITE((save_freq_select & ~RTC_RATE_SELECT) | 0x6,
2667                    RTC_FREQ_SELECT);
2668         CMOS_WRITE(save_control | RTC_PIE, RTC_CONTROL);
2669
2670         i = 100;
2671         while (i-- > 0) {
2672                 mdelay(10);
2673                 if ((CMOS_READ(RTC_INTR_FLAGS) & RTC_PF) == RTC_PF)
2674                         i -= 10;
2675         }
2676
2677         CMOS_WRITE(save_control, RTC_CONTROL);
2678         CMOS_WRITE(save_freq_select, RTC_FREQ_SELECT);
2679         clear_IO_APIC_pin(apic, pin);
2680
2681         ioapic_write_entry(apic, pin, entry0);
2682 }
2683
2684 static int disable_timer_pin_1 __initdata;
2685 /* Actually the next is obsolete, but keep it for paranoid reasons -AK */
2686 static int __init disable_timer_pin_setup(char *arg)
2687 {
2688         disable_timer_pin_1 = 1;
2689         return 0;
2690 }
2691 early_param("disable_timer_pin_1", disable_timer_pin_setup);
2692
2693 int timer_through_8259 __initdata;
2694
2695 /*
2696  * This code may look a bit paranoid, but it's supposed to cooperate with
2697  * a wide range of boards and BIOS bugs.  Fortunately only the timer IRQ
2698  * is so screwy.  Thanks to Brian Perkins for testing/hacking this beast
2699  * fanatically on his truly buggy board.
2700  *
2701  * FIXME: really need to revamp this for all platforms.
2702  */
2703 static inline void __init check_timer(void)
2704 {
2705         struct irq_cfg *cfg = irq_get_chip_data(0);
2706         int node = cpu_to_node(0);
2707         int apic1, pin1, apic2, pin2;
2708         unsigned long flags;
2709         int no_pin1 = 0;
2710
2711         local_irq_save(flags);
2712
2713         /*
2714          * get/set the timer IRQ vector:
2715          */
2716         legacy_pic->mask(0);
2717         assign_irq_vector(0, cfg, apic->target_cpus());
2718
2719         /*
2720          * As IRQ0 is to be enabled in the 8259A, the virtual
2721          * wire has to be disabled in the local APIC.  Also
2722          * timer interrupts need to be acknowledged manually in
2723          * the 8259A for the i82489DX when using the NMI
2724          * watchdog as that APIC treats NMIs as level-triggered.
2725          * The AEOI mode will finish them in the 8259A
2726          * automatically.
2727          */
2728         apic_write(APIC_LVT0, APIC_LVT_MASKED | APIC_DM_EXTINT);
2729         legacy_pic->init(1);
2730
2731         pin1  = find_isa_irq_pin(0, mp_INT);
2732         apic1 = find_isa_irq_apic(0, mp_INT);
2733         pin2  = ioapic_i8259.pin;
2734         apic2 = ioapic_i8259.apic;
2735
2736         apic_printk(APIC_QUIET, KERN_INFO "..TIMER: vector=0x%02X "
2737                     "apic1=%d pin1=%d apic2=%d pin2=%d\n",
2738                     cfg->vector, apic1, pin1, apic2, pin2);
2739
2740         /*
2741          * Some BIOS writers are clueless and report the ExtINTA
2742          * I/O APIC input from the cascaded 8259A as the timer
2743          * interrupt input.  So just in case, if only one pin
2744          * was found above, try it both directly and through the
2745          * 8259A.
2746          */
2747         if (pin1 == -1) {
2748                 if (intr_remapping_enabled)
2749                         panic("BIOS bug: timer not connected to IO-APIC");
2750                 pin1 = pin2;
2751                 apic1 = apic2;
2752                 no_pin1 = 1;
2753         } else if (pin2 == -1) {
2754                 pin2 = pin1;
2755                 apic2 = apic1;
2756         }
2757
2758         if (pin1 != -1) {
2759                 /*
2760                  * Ok, does IRQ0 through the IOAPIC work?
2761                  */
2762                 if (no_pin1) {
2763                         add_pin_to_irq_node(cfg, node, apic1, pin1);
2764                         setup_timer_IRQ0_pin(apic1, pin1, cfg->vector);
2765                 } else {
2766                         /* for edge trigger, setup_ioapic_irq already
2767                          * leave it unmasked.
2768                          * so only need to unmask if it is level-trigger
2769                          * do we really have level trigger timer?
2770                          */
2771                         int idx;
2772                         idx = find_irq_entry(apic1, pin1, mp_INT);
2773                         if (idx != -1 && irq_trigger(idx))
2774                                 unmask_ioapic(cfg);
2775                 }
2776                 if (timer_irq_works()) {
2777                         if (disable_timer_pin_1 > 0)
2778                                 clear_IO_APIC_pin(0, pin1);
2779                         goto out;
2780                 }
2781                 if (intr_remapping_enabled)
2782                         panic("timer doesn't work through Interrupt-remapped IO-APIC");
2783                 local_irq_disable();
2784                 clear_IO_APIC_pin(apic1, pin1);
2785                 if (!no_pin1)
2786                         apic_printk(APIC_QUIET, KERN_ERR "..MP-BIOS bug: "
2787                                     "8254 timer not connected to IO-APIC\n");
2788
2789                 apic_printk(APIC_QUIET, KERN_INFO "...trying to set up timer "
2790                             "(IRQ0) through the 8259A ...\n");
2791                 apic_printk(APIC_QUIET, KERN_INFO
2792                             "..... (found apic %d pin %d) ...\n", apic2, pin2);
2793                 /*
2794                  * legacy devices should be connected to IO APIC #0
2795                  */
2796                 replace_pin_at_irq_node(cfg, node, apic1, pin1, apic2, pin2);
2797                 setup_timer_IRQ0_pin(apic2, pin2, cfg->vector);
2798                 legacy_pic->unmask(0);
2799                 if (timer_irq_works()) {
2800                         apic_printk(APIC_QUIET, KERN_INFO "....... works.\n");
2801                         timer_through_8259 = 1;
2802                         goto out;
2803                 }
2804                 /*
2805                  * Cleanup, just in case ...
2806                  */
2807                 local_irq_disable();
2808                 legacy_pic->mask(0);
2809                 clear_IO_APIC_pin(apic2, pin2);
2810                 apic_printk(APIC_QUIET, KERN_INFO "....... failed.\n");
2811         }
2812
2813         apic_printk(APIC_QUIET, KERN_INFO
2814                     "...trying to set up timer as Virtual Wire IRQ...\n");
2815
2816         lapic_register_intr(0);
2817         apic_write(APIC_LVT0, APIC_DM_FIXED | cfg->vector);     /* Fixed mode */
2818         legacy_pic->unmask(0);
2819
2820         if (timer_irq_works()) {
2821                 apic_printk(APIC_QUIET, KERN_INFO "..... works.\n");
2822                 goto out;
2823         }
2824         local_irq_disable();
2825         legacy_pic->mask(0);
2826         apic_write(APIC_LVT0, APIC_LVT_MASKED | APIC_DM_FIXED | cfg->vector);
2827         apic_printk(APIC_QUIET, KERN_INFO "..... failed.\n");
2828
2829         apic_printk(APIC_QUIET, KERN_INFO
2830                     "...trying to set up timer as ExtINT IRQ...\n");
2831
2832         legacy_pic->init(0);
2833         legacy_pic->make_irq(0);
2834         apic_write(APIC_LVT0, APIC_DM_EXTINT);
2835
2836         unlock_ExtINT_logic();
2837
2838         if (timer_irq_works()) {
2839                 apic_printk(APIC_QUIET, KERN_INFO "..... works.\n");
2840                 goto out;
2841         }
2842         local_irq_disable();
2843         apic_printk(APIC_QUIET, KERN_INFO "..... failed :(.\n");
2844         panic("IO-APIC + timer doesn't work!  Boot with apic=debug and send a "
2845                 "report.  Then try booting with the 'noapic' option.\n");
2846 out:
2847         local_irq_restore(flags);
2848 }
2849
2850 /*
2851  * Traditionally ISA IRQ2 is the cascade IRQ, and is not available
2852  * to devices.  However there may be an I/O APIC pin available for
2853  * this interrupt regardless.  The pin may be left unconnected, but
2854  * typically it will be reused as an ExtINT cascade interrupt for
2855  * the master 8259A.  In the MPS case such a pin will normally be
2856  * reported as an ExtINT interrupt in the MP table.  With ACPI
2857  * there is no provision for ExtINT interrupts, and in the absence
2858  * of an override it would be treated as an ordinary ISA I/O APIC
2859  * interrupt, that is edge-triggered and unmasked by default.  We
2860  * used to do this, but it caused problems on some systems because
2861  * of the NMI watchdog and sometimes IRQ0 of the 8254 timer using
2862  * the same ExtINT cascade interrupt to drive the local APIC of the
2863  * bootstrap processor.  Therefore we refrain from routing IRQ2 to
2864  * the I/O APIC in all cases now.  No actual device should request
2865  * it anyway.  --macro
2866  */
2867 #define PIC_IRQS        (1UL << PIC_CASCADE_IR)
2868
2869 void __init setup_IO_APIC(void)
2870 {
2871
2872         /*
2873          * calling enable_IO_APIC() is moved to setup_local_APIC for BP
2874          */
2875         io_apic_irqs = legacy_pic->nr_legacy_irqs ? ~PIC_IRQS : ~0UL;
2876
2877         apic_printk(APIC_VERBOSE, "ENABLING IO-APIC IRQs\n");
2878         /*
2879          * Set up IO-APIC IRQ routing.
2880          */
2881         x86_init.mpparse.setup_ioapic_ids();
2882
2883         sync_Arb_IDs();
2884         setup_IO_APIC_irqs();
2885         init_IO_APIC_traps();
2886         if (legacy_pic->nr_legacy_irqs)
2887                 check_timer();
2888 }
2889
2890 /*
2891  *      Called after all the initialization is done. If we didn't find any
2892  *      APIC bugs then we can allow the modify fast path
2893  */
2894
2895 static int __init io_apic_bug_finalize(void)
2896 {
2897         if (sis_apic_bug == -1)
2898                 sis_apic_bug = 0;
2899         return 0;
2900 }
2901
2902 late_initcall(io_apic_bug_finalize);
2903
2904 static void resume_ioapic_id(int ioapic_id)
2905 {
2906         unsigned long flags;
2907         union IO_APIC_reg_00 reg_00;
2908
2909
2910         raw_spin_lock_irqsave(&ioapic_lock, flags);
2911         reg_00.raw = io_apic_read(ioapic_id, 0);
2912         if (reg_00.bits.ID != mpc_ioapic_id(ioapic_id)) {
2913                 reg_00.bits.ID = mpc_ioapic_id(ioapic_id);
2914                 io_apic_write(ioapic_id, 0, reg_00.raw);
2915         }
2916         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2917 }
2918
2919 static void ioapic_resume(void)
2920 {
2921         int ioapic_id;
2922
2923         for (ioapic_id = nr_ioapics - 1; ioapic_id >= 0; ioapic_id--)
2924                 resume_ioapic_id(ioapic_id);
2925
2926         restore_ioapic_entries();
2927 }
2928
2929 static struct syscore_ops ioapic_syscore_ops = {
2930         .suspend = save_ioapic_entries,
2931         .resume = ioapic_resume,
2932 };
2933
2934 static int __init ioapic_init_ops(void)
2935 {
2936         register_syscore_ops(&ioapic_syscore_ops);
2937
2938         return 0;
2939 }
2940
2941 device_initcall(ioapic_init_ops);
2942
2943 /*
2944  * Dynamic irq allocate and deallocation
2945  */
2946 unsigned int create_irq_nr(unsigned int from, int node)
2947 {
2948         struct irq_cfg *cfg;
2949         unsigned long flags;
2950         unsigned int ret = 0;
2951         int irq;
2952
2953         if (from < nr_irqs_gsi)
2954                 from = nr_irqs_gsi;
2955
2956         irq = alloc_irq_from(from, node);
2957         if (irq < 0)
2958                 return 0;
2959         cfg = alloc_irq_cfg(irq, node);
2960         if (!cfg) {
2961                 free_irq_at(irq, NULL);
2962                 return 0;
2963         }
2964
2965         raw_spin_lock_irqsave(&vector_lock, flags);
2966         if (!__assign_irq_vector(irq, cfg, apic->target_cpus()))
2967                 ret = irq;
2968         raw_spin_unlock_irqrestore(&vector_lock, flags);
2969
2970         if (ret) {
2971                 irq_set_chip_data(irq, cfg);
2972                 irq_clear_status_flags(irq, IRQ_NOREQUEST);
2973         } else {
2974                 free_irq_at(irq, cfg);
2975         }
2976         return ret;
2977 }
2978
2979 int create_irq(void)
2980 {
2981         int node = cpu_to_node(0);
2982         unsigned int irq_want;
2983         int irq;
2984
2985         irq_want = nr_irqs_gsi;
2986         irq = create_irq_nr(irq_want, node);
2987
2988         if (irq == 0)
2989                 irq = -1;
2990
2991         return irq;
2992 }
2993
2994 void destroy_irq(unsigned int irq)
2995 {
2996         struct irq_cfg *cfg = irq_get_chip_data(irq);
2997         unsigned long flags;
2998
2999         irq_set_status_flags(irq, IRQ_NOREQUEST|IRQ_NOPROBE);
3000
3001         if (irq_remapped(cfg))
3002                 free_irte(irq);
3003         raw_spin_lock_irqsave(&vector_lock, flags);
3004         __clear_irq_vector(irq, cfg);
3005         raw_spin_unlock_irqrestore(&vector_lock, flags);
3006         free_irq_at(irq, cfg);
3007 }
3008
3009 /*
3010  * MSI message composition
3011  */
3012 #ifdef CONFIG_PCI_MSI
3013 static int msi_compose_msg(struct pci_dev *pdev, unsigned int irq,
3014                            struct msi_msg *msg, u8 hpet_id)
3015 {
3016         struct irq_cfg *cfg;
3017         int err;
3018         unsigned dest;
3019
3020         if (disable_apic)
3021                 return -ENXIO;
3022
3023         cfg = irq_cfg(irq);
3024         err = assign_irq_vector(irq, cfg, apic->target_cpus());
3025         if (err)
3026                 return err;
3027
3028         dest = apic->cpu_mask_to_apicid_and(cfg->domain, apic->target_cpus());
3029
3030         if (irq_remapped(cfg)) {
3031                 struct irte irte;
3032                 int ir_index;
3033                 u16 sub_handle;
3034
3035                 ir_index = map_irq_to_irte_handle(irq, &sub_handle);
3036                 BUG_ON(ir_index == -1);
3037
3038                 prepare_irte(&irte, cfg->vector, dest);
3039
3040                 /* Set source-id of interrupt request */
3041                 if (pdev)
3042                         set_msi_sid(&irte, pdev);
3043                 else
3044                         set_hpet_sid(&irte, hpet_id);
3045
3046                 modify_irte(irq, &irte);
3047
3048                 msg->address_hi = MSI_ADDR_BASE_HI;
3049                 msg->data = sub_handle;
3050                 msg->address_lo = MSI_ADDR_BASE_LO | MSI_ADDR_IR_EXT_INT |
3051                                   MSI_ADDR_IR_SHV |
3052                                   MSI_ADDR_IR_INDEX1(ir_index) |
3053                                   MSI_ADDR_IR_INDEX2(ir_index);
3054         } else {
3055                 if (x2apic_enabled())
3056                         msg->address_hi = MSI_ADDR_BASE_HI |
3057                                           MSI_ADDR_EXT_DEST_ID(dest);
3058                 else
3059                         msg->address_hi = MSI_ADDR_BASE_HI;
3060
3061                 msg->address_lo =
3062                         MSI_ADDR_BASE_LO |
3063                         ((apic->irq_dest_mode == 0) ?
3064                                 MSI_ADDR_DEST_MODE_PHYSICAL:
3065                                 MSI_ADDR_DEST_MODE_LOGICAL) |
3066                         ((apic->irq_delivery_mode != dest_LowestPrio) ?
3067                                 MSI_ADDR_REDIRECTION_CPU:
3068                                 MSI_ADDR_REDIRECTION_LOWPRI) |
3069                         MSI_ADDR_DEST_ID(dest);
3070
3071                 msg->data =
3072                         MSI_DATA_TRIGGER_EDGE |
3073                         MSI_DATA_LEVEL_ASSERT |
3074                         ((apic->irq_delivery_mode != dest_LowestPrio) ?
3075                                 MSI_DATA_DELIVERY_FIXED:
3076                                 MSI_DATA_DELIVERY_LOWPRI) |
3077                         MSI_DATA_VECTOR(cfg->vector);
3078         }
3079         return err;
3080 }
3081
3082 #ifdef CONFIG_SMP
3083 static int
3084 msi_set_affinity(struct irq_data *data, const struct cpumask *mask, bool force)
3085 {
3086         struct irq_cfg *cfg = data->chip_data;
3087         struct msi_msg msg;
3088         unsigned int dest;
3089
3090         if (__ioapic_set_affinity(data, mask, &dest))
3091                 return -1;
3092
3093         __get_cached_msi_msg(data->msi_desc, &msg);
3094
3095         msg.data &= ~MSI_DATA_VECTOR_MASK;
3096         msg.data |= MSI_DATA_VECTOR(cfg->vector);
3097         msg.address_lo &= ~MSI_ADDR_DEST_ID_MASK;
3098         msg.address_lo |= MSI_ADDR_DEST_ID(dest);
3099
3100         __write_msi_msg(data->msi_desc, &msg);
3101
3102         return 0;
3103 }
3104 #ifdef CONFIG_INTR_REMAP
3105 /*
3106  * Migrate the MSI irq to another cpumask. This migration is
3107  * done in the process context using interrupt-remapping hardware.
3108  */
3109 static int
3110 ir_msi_set_affinity(struct irq_data *data, const struct cpumask *mask,
3111                     bool force)
3112 {
3113         struct irq_cfg *cfg = data->chip_data;
3114         unsigned int dest, irq = data->irq;
3115         struct irte irte;
3116
3117         if (get_irte(irq, &irte))
3118                 return -1;
3119
3120         if (__ioapic_set_affinity(data, mask, &dest))
3121                 return -1;
3122
3123         irte.vector = cfg->vector;
3124         irte.dest_id = IRTE_DEST(dest);
3125
3126         /*
3127          * atomically update the IRTE with the new destination and vector.
3128          */
3129         modify_irte(irq, &irte);
3130
3131         /*
3132          * After this point, all the interrupts will start arriving
3133          * at the new destination. So, time to cleanup the previous
3134          * vector allocation.
3135          */
3136         if (cfg->move_in_progress)
3137                 send_cleanup_vector(cfg);
3138
3139         return 0;
3140 }
3141
3142 #endif
3143 #endif /* CONFIG_SMP */
3144
3145 /*
3146  * IRQ Chip for MSI PCI/PCI-X/PCI-Express Devices,
3147  * which implement the MSI or MSI-X Capability Structure.
3148  */
3149 static struct irq_chip msi_chip = {
3150         .name                   = "PCI-MSI",
3151         .irq_unmask             = unmask_msi_irq,
3152         .irq_mask               = mask_msi_irq,
3153         .irq_ack                = ack_apic_edge,
3154 #ifdef CONFIG_SMP
3155         .irq_set_affinity       = msi_set_affinity,
3156 #endif
3157         .irq_retrigger          = ioapic_retrigger_irq,
3158 };
3159
3160 static struct irq_chip msi_ir_chip = {
3161         .name                   = "IR-PCI-MSI",
3162         .irq_unmask             = unmask_msi_irq,
3163         .irq_mask               = mask_msi_irq,
3164 #ifdef CONFIG_INTR_REMAP
3165         .irq_ack                = ir_ack_apic_edge,
3166 #ifdef CONFIG_SMP
3167         .irq_set_affinity       = ir_msi_set_affinity,
3168 #endif
3169 #endif
3170         .irq_retrigger          = ioapic_retrigger_irq,
3171 };
3172
3173 /*
3174  * Map the PCI dev to the corresponding remapping hardware unit
3175  * and allocate 'nvec' consecutive interrupt-remapping table entries
3176  * in it.
3177  */
3178 static int msi_alloc_irte(struct pci_dev *dev, int irq, int nvec)
3179 {
3180         struct intel_iommu *iommu;
3181         int index;
3182
3183         iommu = map_dev_to_ir(dev);
3184         if (!iommu) {
3185                 printk(KERN_ERR
3186                        "Unable to map PCI %s to iommu\n", pci_name(dev));
3187                 return -ENOENT;
3188         }
3189
3190         index = alloc_irte(iommu, irq, nvec);
3191         if (index < 0) {
3192                 printk(KERN_ERR
3193                        "Unable to allocate %d IRTE for PCI %s\n", nvec,
3194                        pci_name(dev));
3195                 return -ENOSPC;
3196         }
3197         return index;
3198 }
3199
3200 static int setup_msi_irq(struct pci_dev *dev, struct msi_desc *msidesc, int irq)
3201 {
3202         struct irq_chip *chip = &msi_chip;
3203         struct msi_msg msg;
3204         int ret;
3205
3206         ret = msi_compose_msg(dev, irq, &msg, -1);
3207         if (ret < 0)
3208                 return ret;
3209
3210         irq_set_msi_desc(irq, msidesc);
3211         write_msi_msg(irq, &msg);
3212
3213         if (irq_remapped(irq_get_chip_data(irq))) {
3214                 irq_set_status_flags(irq, IRQ_MOVE_PCNTXT);
3215                 chip = &msi_ir_chip;
3216         }
3217
3218         irq_set_chip_and_handler_name(irq, chip, handle_edge_irq, "edge");
3219
3220         dev_printk(KERN_DEBUG, &dev->dev, "irq %d for MSI/MSI-X\n", irq);
3221
3222         return 0;
3223 }
3224
3225 int native_setup_msi_irqs(struct pci_dev *dev, int nvec, int type)
3226 {
3227         int node, ret, sub_handle, index = 0;
3228         unsigned int irq, irq_want;
3229         struct msi_desc *msidesc;
3230         struct intel_iommu *iommu = NULL;
3231
3232         /* x86 doesn't support multiple MSI yet */
3233         if (type == PCI_CAP_ID_MSI && nvec > 1)
3234                 return 1;
3235
3236         node = dev_to_node(&dev->dev);
3237         irq_want = nr_irqs_gsi;
3238         sub_handle = 0;
3239         list_for_each_entry(msidesc, &dev->msi_list, list) {
3240                 irq = create_irq_nr(irq_want, node);
3241                 if (irq == 0)
3242                         return -1;
3243                 irq_want = irq + 1;
3244                 if (!intr_remapping_enabled)
3245                         goto no_ir;
3246
3247                 if (!sub_handle) {
3248                         /*
3249                          * allocate the consecutive block of IRTE's
3250                          * for 'nvec'
3251                          */
3252                         index = msi_alloc_irte(dev, irq, nvec);
3253                         if (index < 0) {
3254                                 ret = index;
3255                                 goto error;
3256                         }
3257                 } else {
3258                         iommu = map_dev_to_ir(dev);
3259                         if (!iommu) {
3260                                 ret = -ENOENT;
3261                                 goto error;
3262                         }
3263                         /*
3264                          * setup the mapping between the irq and the IRTE
3265                          * base index, the sub_handle pointing to the
3266                          * appropriate interrupt remap table entry.
3267                          */
3268                         set_irte_irq(irq, iommu, index, sub_handle);
3269                 }
3270 no_ir:
3271                 ret = setup_msi_irq(dev, msidesc, irq);
3272                 if (ret < 0)
3273                         goto error;
3274                 sub_handle++;
3275         }
3276         return 0;
3277
3278 error:
3279         destroy_irq(irq);
3280         return ret;
3281 }
3282
3283 void native_teardown_msi_irq(unsigned int irq)
3284 {
3285         destroy_irq(irq);
3286 }
3287
3288 #if defined (CONFIG_DMAR) || defined (CONFIG_INTR_REMAP)
3289 #ifdef CONFIG_SMP
3290 static int
3291 dmar_msi_set_affinity(struct irq_data *data, const struct cpumask *mask,
3292                       bool force)
3293 {
3294         struct irq_cfg *cfg = data->chip_data;
3295         unsigned int dest, irq = data->irq;
3296         struct msi_msg msg;
3297
3298         if (__ioapic_set_affinity(data, mask, &dest))
3299                 return -1;
3300
3301         dmar_msi_read(irq, &msg);
3302
3303         msg.data &= ~MSI_DATA_VECTOR_MASK;
3304         msg.data |= MSI_DATA_VECTOR(cfg->vector);
3305         msg.address_lo &= ~MSI_ADDR_DEST_ID_MASK;
3306         msg.address_lo |= MSI_ADDR_DEST_ID(dest);
3307         msg.address_hi = MSI_ADDR_BASE_HI | MSI_ADDR_EXT_DEST_ID(dest);
3308
3309         dmar_msi_write(irq, &msg);
3310
3311         return 0;
3312 }
3313
3314 #endif /* CONFIG_SMP */
3315
3316 static struct irq_chip dmar_msi_type = {
3317         .name                   = "DMAR_MSI",
3318         .irq_unmask             = dmar_msi_unmask,
3319         .irq_mask               = dmar_msi_mask,
3320         .irq_ack                = ack_apic_edge,
3321 #ifdef CONFIG_SMP
3322         .irq_set_affinity       = dmar_msi_set_affinity,
3323 #endif
3324         .irq_retrigger          = ioapic_retrigger_irq,
3325 };
3326
3327 int arch_setup_dmar_msi(unsigned int irq)
3328 {
3329         int ret;
3330         struct msi_msg msg;
3331
3332         ret = msi_compose_msg(NULL, irq, &msg, -1);
3333         if (ret < 0)
3334                 return ret;
3335         dmar_msi_write(irq, &msg);
3336         irq_set_chip_and_handler_name(irq, &dmar_msi_type, handle_edge_irq,
3337                                       "edge");
3338         return 0;
3339 }
3340 #endif
3341
3342 #ifdef CONFIG_HPET_TIMER
3343
3344 #ifdef CONFIG_SMP
3345 static int hpet_msi_set_affinity(struct irq_data *data,
3346                                  const struct cpumask *mask, bool force)
3347 {
3348         struct irq_cfg *cfg = data->chip_data;
3349         struct msi_msg msg;
3350         unsigned int dest;
3351
3352         if (__ioapic_set_affinity(data, mask, &dest))
3353                 return -1;
3354
3355         hpet_msi_read(data->handler_data, &msg);
3356
3357         msg.data &= ~MSI_DATA_VECTOR_MASK;
3358         msg.data |= MSI_DATA_VECTOR(cfg->vector);
3359         msg.address_lo &= ~MSI_ADDR_DEST_ID_MASK;
3360         msg.address_lo |= MSI_ADDR_DEST_ID(dest);
3361
3362         hpet_msi_write(data->handler_data, &msg);
3363
3364         return 0;
3365 }
3366
3367 #endif /* CONFIG_SMP */
3368
3369 static struct irq_chip ir_hpet_msi_type = {
3370         .name                   = "IR-HPET_MSI",
3371         .irq_unmask             = hpet_msi_unmask,
3372         .irq_mask               = hpet_msi_mask,
3373 #ifdef CONFIG_INTR_REMAP
3374         .irq_ack                = ir_ack_apic_edge,
3375 #ifdef CONFIG_SMP
3376         .irq_set_affinity       = ir_msi_set_affinity,
3377 #endif
3378 #endif
3379         .irq_retrigger          = ioapic_retrigger_irq,
3380 };
3381
3382 static struct irq_chip hpet_msi_type = {
3383         .name = "HPET_MSI",
3384         .irq_unmask = hpet_msi_unmask,
3385         .irq_mask = hpet_msi_mask,
3386         .irq_ack = ack_apic_edge,
3387 #ifdef CONFIG_SMP
3388         .irq_set_affinity = hpet_msi_set_affinity,
3389 #endif
3390         .irq_retrigger = ioapic_retrigger_irq,
3391 };
3392
3393 int arch_setup_hpet_msi(unsigned int irq, unsigned int id)
3394 {
3395         struct irq_chip *chip = &hpet_msi_type;
3396         struct msi_msg msg;
3397         int ret;
3398
3399         if (intr_remapping_enabled) {
3400                 struct intel_iommu *iommu = map_hpet_to_ir(id);
3401                 int index;
3402
3403                 if (!iommu)
3404                         return -1;
3405
3406                 index = alloc_irte(iommu, irq, 1);
3407                 if (index < 0)
3408                         return -1;
3409         }
3410
3411         ret = msi_compose_msg(NULL, irq, &msg, id);
3412         if (ret < 0)
3413                 return ret;
3414
3415         hpet_msi_write(irq_get_handler_data(irq), &msg);
3416         irq_set_status_flags(irq, IRQ_MOVE_PCNTXT);
3417         if (irq_remapped(irq_get_chip_data(irq)))
3418                 chip = &ir_hpet_msi_type;
3419
3420         irq_set_chip_and_handler_name(irq, chip, handle_edge_irq, "edge");
3421         return 0;
3422 }
3423 #endif
3424
3425 #endif /* CONFIG_PCI_MSI */
3426 /*
3427  * Hypertransport interrupt support
3428  */
3429 #ifdef CONFIG_HT_IRQ
3430
3431 #ifdef CONFIG_SMP
3432
3433 static void target_ht_irq(unsigned int irq, unsigned int dest, u8 vector)
3434 {
3435         struct ht_irq_msg msg;
3436         fetch_ht_irq_msg(irq, &msg);
3437
3438         msg.address_lo &= ~(HT_IRQ_LOW_VECTOR_MASK | HT_IRQ_LOW_DEST_ID_MASK);
3439         msg.address_hi &= ~(HT_IRQ_HIGH_DEST_ID_MASK);
3440
3441         msg.address_lo |= HT_IRQ_LOW_VECTOR(vector) | HT_IRQ_LOW_DEST_ID(dest);
3442         msg.address_hi |= HT_IRQ_HIGH_DEST_ID(dest);
3443
3444         write_ht_irq_msg(irq, &msg);
3445 }
3446
3447 static int
3448 ht_set_affinity(struct irq_data *data, const struct cpumask *mask, bool force)
3449 {
3450         struct irq_cfg *cfg = data->chip_data;
3451         unsigned int dest;
3452
3453         if (__ioapic_set_affinity(data, mask, &dest))
3454                 return -1;
3455
3456         target_ht_irq(data->irq, dest, cfg->vector);
3457         return 0;
3458 }
3459
3460 #endif
3461
3462 static struct irq_chip ht_irq_chip = {
3463         .name                   = "PCI-HT",
3464         .irq_mask               = mask_ht_irq,
3465         .irq_unmask             = unmask_ht_irq,
3466         .irq_ack                = ack_apic_edge,
3467 #ifdef CONFIG_SMP
3468         .irq_set_affinity       = ht_set_affinity,
3469 #endif
3470         .irq_retrigger          = ioapic_retrigger_irq,
3471 };
3472
3473 int arch_setup_ht_irq(unsigned int irq, struct pci_dev *dev)
3474 {
3475         struct irq_cfg *cfg;
3476         int err;
3477
3478         if (disable_apic)
3479                 return -ENXIO;
3480
3481         cfg = irq_cfg(irq);
3482         err = assign_irq_vector(irq, cfg, apic->target_cpus());
3483         if (!err) {
3484                 struct ht_irq_msg msg;
3485                 unsigned dest;
3486
3487                 dest = apic->cpu_mask_to_apicid_and(cfg->domain,
3488                                                     apic->target_cpus());
3489
3490                 msg.address_hi = HT_IRQ_HIGH_DEST_ID(dest);
3491
3492                 msg.address_lo =
3493                         HT_IRQ_LOW_BASE |
3494                         HT_IRQ_LOW_DEST_ID(dest) |
3495                         HT_IRQ_LOW_VECTOR(cfg->vector) |
3496                         ((apic->irq_dest_mode == 0) ?
3497                                 HT_IRQ_LOW_DM_PHYSICAL :
3498                                 HT_IRQ_LOW_DM_LOGICAL) |
3499                         HT_IRQ_LOW_RQEOI_EDGE |
3500                         ((apic->irq_delivery_mode != dest_LowestPrio) ?
3501                                 HT_IRQ_LOW_MT_FIXED :
3502                                 HT_IRQ_LOW_MT_ARBITRATED) |
3503                         HT_IRQ_LOW_IRQ_MASKED;
3504
3505                 write_ht_irq_msg(irq, &msg);
3506
3507                 irq_set_chip_and_handler_name(irq, &ht_irq_chip,
3508                                               handle_edge_irq, "edge");
3509
3510                 dev_printk(KERN_DEBUG, &dev->dev, "irq %d for HT\n", irq);
3511         }
3512         return err;
3513 }
3514 #endif /* CONFIG_HT_IRQ */
3515
3516 static int
3517 io_apic_setup_irq_pin(unsigned int irq, int node, struct io_apic_irq_attr *attr)
3518 {
3519         struct irq_cfg *cfg = alloc_irq_and_cfg_at(irq, node);
3520         int ret;
3521
3522         if (!cfg)
3523                 return -EINVAL;
3524         ret = __add_pin_to_irq_node(cfg, node, attr->ioapic, attr->ioapic_pin);
3525         if (!ret)
3526                 setup_ioapic_irq(attr->ioapic, attr->ioapic_pin, irq, cfg,
3527                                  attr->trigger, attr->polarity);
3528         return ret;
3529 }
3530
3531 int io_apic_setup_irq_pin_once(unsigned int irq, int node,
3532                                struct io_apic_irq_attr *attr)
3533 {
3534         unsigned int id = attr->ioapic, pin = attr->ioapic_pin;
3535         int ret;
3536
3537         /* Avoid redundant programming */
3538         if (test_bit(pin, mp_ioapic_routing[id].pin_programmed)) {
3539                 pr_debug("Pin %d-%d already programmed\n",
3540                          mpc_ioapic_id(id), pin);
3541                 return 0;
3542         }
3543         ret = io_apic_setup_irq_pin(irq, node, attr);
3544         if (!ret)
3545                 set_bit(pin, mp_ioapic_routing[id].pin_programmed);
3546         return ret;
3547 }
3548
3549 static int __init io_apic_get_redir_entries(int ioapic)
3550 {
3551         union IO_APIC_reg_01    reg_01;
3552         unsigned long flags;
3553
3554         raw_spin_lock_irqsave(&ioapic_lock, flags);
3555         reg_01.raw = io_apic_read(ioapic, 1);
3556         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
3557
3558         /* The register returns the maximum index redir index
3559          * supported, which is one less than the total number of redir
3560          * entries.
3561          */
3562         return reg_01.bits.entries + 1;
3563 }
3564
3565 static void __init probe_nr_irqs_gsi(void)
3566 {
3567         int nr;
3568
3569         nr = gsi_top + NR_IRQS_LEGACY;
3570         if (nr > nr_irqs_gsi)
3571                 nr_irqs_gsi = nr;
3572
3573         printk(KERN_DEBUG "nr_irqs_gsi: %d\n", nr_irqs_gsi);
3574 }
3575
3576 int get_nr_irqs_gsi(void)
3577 {
3578         return nr_irqs_gsi;
3579 }
3580
3581 #ifdef CONFIG_SPARSE_IRQ
3582 int __init arch_probe_nr_irqs(void)
3583 {
3584         int nr;
3585
3586         if (nr_irqs > (NR_VECTORS * nr_cpu_ids))
3587                 nr_irqs = NR_VECTORS * nr_cpu_ids;
3588
3589         nr = nr_irqs_gsi + 8 * nr_cpu_ids;
3590 #if defined(CONFIG_PCI_MSI) || defined(CONFIG_HT_IRQ)
3591         /*
3592          * for MSI and HT dyn irq
3593          */
3594         nr += nr_irqs_gsi * 16;
3595 #endif
3596         if (nr < nr_irqs)
3597                 nr_irqs = nr;
3598
3599         return NR_IRQS_LEGACY;
3600 }
3601 #endif
3602
3603 int io_apic_set_pci_routing(struct device *dev, int irq,
3604                             struct io_apic_irq_attr *irq_attr)
3605 {
3606         int node;
3607
3608         if (!IO_APIC_IRQ(irq)) {
3609                 apic_printk(APIC_QUIET,KERN_ERR "IOAPIC[%d]: Invalid reference to IRQ 0\n",
3610                             irq_attr->ioapic);
3611                 return -EINVAL;
3612         }
3613
3614         node = dev ? dev_to_node(dev) : cpu_to_node(0);
3615
3616         return io_apic_setup_irq_pin_once(irq, node, irq_attr);
3617 }
3618
3619 #ifdef CONFIG_X86_32
3620 static int __init io_apic_get_unique_id(int ioapic, int apic_id)
3621 {
3622         union IO_APIC_reg_00 reg_00;
3623         static physid_mask_t apic_id_map = PHYSID_MASK_NONE;
3624         physid_mask_t tmp;
3625         unsigned long flags;
3626         int i = 0;
3627
3628         /*
3629          * The P4 platform supports up to 256 APIC IDs on two separate APIC
3630          * buses (one for LAPICs, one for IOAPICs), where predecessors only
3631          * supports up to 16 on one shared APIC bus.
3632          *
3633          * TBD: Expand LAPIC/IOAPIC support on P4-class systems to take full
3634          *      advantage of new APIC bus architecture.
3635          */
3636
3637         if (physids_empty(apic_id_map))
3638                 apic->ioapic_phys_id_map(&phys_cpu_present_map, &apic_id_map);
3639
3640         raw_spin_lock_irqsave(&ioapic_lock, flags);
3641         reg_00.raw = io_apic_read(ioapic, 0);
3642         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
3643
3644         if (apic_id >= get_physical_broadcast()) {
3645                 printk(KERN_WARNING "IOAPIC[%d]: Invalid apic_id %d, trying "
3646                         "%d\n", ioapic, apic_id, reg_00.bits.ID);
3647                 apic_id = reg_00.bits.ID;
3648         }
3649
3650         /*
3651          * Every APIC in a system must have a unique ID or we get lots of nice
3652          * 'stuck on smp_invalidate_needed IPI wait' messages.
3653          */
3654         if (apic->check_apicid_used(&apic_id_map, apic_id)) {
3655
3656                 for (i = 0; i < get_physical_broadcast(); i++) {
3657                         if (!apic->check_apicid_used(&apic_id_map, i))
3658                                 break;
3659                 }
3660
3661                 if (i == get_physical_broadcast())
3662                         panic("Max apic_id exceeded!\n");
3663
3664                 printk(KERN_WARNING "IOAPIC[%d]: apic_id %d already used, "
3665                         "trying %d\n", ioapic, apic_id, i);
3666
3667                 apic_id = i;
3668         }
3669
3670         apic->apicid_to_cpu_present(apic_id, &tmp);
3671         physids_or(apic_id_map, apic_id_map, tmp);
3672
3673         if (reg_00.bits.ID != apic_id) {
3674                 reg_00.bits.ID = apic_id;
3675
3676                 raw_spin_lock_irqsave(&ioapic_lock, flags);
3677                 io_apic_write(ioapic, 0, reg_00.raw);
3678                 reg_00.raw = io_apic_read(ioapic, 0);
3679                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
3680
3681                 /* Sanity check */
3682                 if (reg_00.bits.ID != apic_id) {
3683                         printk("IOAPIC[%d]: Unable to change apic_id!\n", ioapic);
3684                         return -1;
3685                 }
3686         }
3687
3688         apic_printk(APIC_VERBOSE, KERN_INFO
3689                         "IOAPIC[%d]: Assigned apic_id %d\n", ioapic, apic_id);
3690
3691         return apic_id;
3692 }
3693
3694 static u8 __init io_apic_unique_id(u8 id)
3695 {
3696         if ((boot_cpu_data.x86_vendor == X86_VENDOR_INTEL) &&
3697             !APIC_XAPIC(apic_version[boot_cpu_physical_apicid]))
3698                 return io_apic_get_unique_id(nr_ioapics, id);
3699         else
3700                 return id;
3701 }
3702 #else
3703 static u8 __init io_apic_unique_id(u8 id)
3704 {
3705         int i;
3706         DECLARE_BITMAP(used, 256);
3707
3708         bitmap_zero(used, 256);
3709         for (i = 0; i < nr_ioapics; i++) {
3710                 __set_bit(mpc_ioapic_id(i), used);
3711         }
3712         if (!test_bit(id, used))
3713                 return id;
3714         return find_first_zero_bit(used, 256);
3715 }
3716 #endif
3717
3718 static int __init io_apic_get_version(int ioapic)
3719 {
3720         union IO_APIC_reg_01    reg_01;
3721         unsigned long flags;
3722
3723         raw_spin_lock_irqsave(&ioapic_lock, flags);
3724         reg_01.raw = io_apic_read(ioapic, 1);
3725         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
3726
3727         return reg_01.bits.version;
3728 }
3729
3730 int acpi_get_override_irq(u32 gsi, int *trigger, int *polarity)
3731 {
3732         int ioapic, pin, idx;
3733
3734         if (skip_ioapic_setup)
3735                 return -1;
3736
3737         ioapic = mp_find_ioapic(gsi);
3738         if (ioapic < 0)
3739                 return -1;
3740
3741         pin = mp_find_ioapic_pin(ioapic, gsi);
3742         if (pin < 0)
3743                 return -1;
3744
3745         idx = find_irq_entry(ioapic, pin, mp_INT);
3746         if (idx < 0)
3747                 return -1;
3748
3749         *trigger = irq_trigger(idx);
3750         *polarity = irq_polarity(idx);
3751         return 0;
3752 }
3753
3754 /*
3755  * This function currently is only a helper for the i386 smp boot process where
3756  * we need to reprogram the ioredtbls to cater for the cpus which have come online
3757  * so mask in all cases should simply be apic->target_cpus()
3758  */
3759 #ifdef CONFIG_SMP
3760 void __init setup_ioapic_dest(void)
3761 {
3762         int pin, ioapic, irq, irq_entry;
3763         const struct cpumask *mask;
3764         struct irq_data *idata;
3765
3766         if (skip_ioapic_setup == 1)
3767                 return;
3768
3769         for (ioapic = 0; ioapic < nr_ioapics; ioapic++)
3770         for (pin = 0; pin < ioapics[ioapic].nr_registers; pin++) {
3771                 irq_entry = find_irq_entry(ioapic, pin, mp_INT);
3772                 if (irq_entry == -1)
3773                         continue;
3774                 irq = pin_2_irq(irq_entry, ioapic, pin);
3775
3776                 if ((ioapic > 0) && (irq > 16))
3777                         continue;
3778
3779                 idata = irq_get_irq_data(irq);
3780
3781                 /*
3782                  * Honour affinities which have been set in early boot
3783                  */
3784                 if (!irqd_can_balance(idata) || irqd_affinity_was_set(idata))
3785                         mask = idata->affinity;
3786                 else
3787                         mask = apic->target_cpus();
3788
3789                 if (intr_remapping_enabled)
3790                         ir_ioapic_set_affinity(idata, mask, false);
3791                 else
3792                         ioapic_set_affinity(idata, mask, false);
3793         }
3794
3795 }
3796 #endif
3797
3798 #define IOAPIC_RESOURCE_NAME_SIZE 11
3799
3800 static struct resource *ioapic_resources;
3801
3802 static struct resource * __init ioapic_setup_resources(int nr_ioapics)
3803 {
3804         unsigned long n;
3805         struct resource *res;
3806         char *mem;
3807         int i;
3808
3809         if (nr_ioapics <= 0)
3810                 return NULL;
3811
3812         n = IOAPIC_RESOURCE_NAME_SIZE + sizeof(struct resource);
3813         n *= nr_ioapics;
3814
3815         mem = alloc_bootmem(n);
3816         res = (void *)mem;
3817
3818         mem += sizeof(struct resource) * nr_ioapics;
3819
3820         for (i = 0; i < nr_ioapics; i++) {
3821                 res[i].name = mem;
3822                 res[i].flags = IORESOURCE_MEM | IORESOURCE_BUSY;
3823                 snprintf(mem, IOAPIC_RESOURCE_NAME_SIZE, "IOAPIC %u", i);
3824                 mem += IOAPIC_RESOURCE_NAME_SIZE;
3825         }
3826
3827         ioapic_resources = res;
3828
3829         return res;
3830 }
3831
3832 void __init ioapic_and_gsi_init(void)
3833 {
3834         unsigned long ioapic_phys, idx = FIX_IO_APIC_BASE_0;
3835         struct resource *ioapic_res;
3836         int i;
3837
3838         ioapic_res = ioapic_setup_resources(nr_ioapics);
3839         for (i = 0; i < nr_ioapics; i++) {
3840                 if (smp_found_config) {
3841                         ioapic_phys = mpc_ioapic_addr(i);
3842 #ifdef CONFIG_X86_32
3843                         if (!ioapic_phys) {
3844                                 printk(KERN_ERR
3845                                        "WARNING: bogus zero IO-APIC "
3846                                        "address found in MPTABLE, "
3847                                        "disabling IO/APIC support!\n");
3848                                 smp_found_config = 0;
3849                                 skip_ioapic_setup = 1;
3850                                 goto fake_ioapic_page;
3851                         }
3852 #endif
3853                 } else {
3854 #ifdef CONFIG_X86_32
3855 fake_ioapic_page:
3856 #endif
3857                         ioapic_phys = (unsigned long)alloc_bootmem_pages(PAGE_SIZE);
3858                         ioapic_phys = __pa(ioapic_phys);
3859                 }
3860                 set_fixmap_nocache(idx, ioapic_phys);
3861                 apic_printk(APIC_VERBOSE, "mapped IOAPIC to %08lx (%08lx)\n",
3862                         __fix_to_virt(idx) + (ioapic_phys & ~PAGE_MASK),
3863                         ioapic_phys);
3864                 idx++;
3865
3866                 ioapic_res->start = ioapic_phys;
3867                 ioapic_res->end = ioapic_phys + IO_APIC_SLOT_SIZE - 1;
3868                 ioapic_res++;
3869         }
3870
3871         probe_nr_irqs_gsi();
3872 }
3873
3874 void __init ioapic_insert_resources(void)
3875 {
3876         int i;
3877         struct resource *r = ioapic_resources;
3878
3879         if (!r) {
3880                 if (nr_ioapics > 0)
3881                         printk(KERN_ERR
3882                                 "IO APIC resources couldn't be allocated.\n");
3883                 return;
3884         }
3885
3886         for (i = 0; i < nr_ioapics; i++) {
3887                 insert_resource(&iomem_resource, r);
3888                 r++;
3889         }
3890 }
3891
3892 int mp_find_ioapic(u32 gsi)
3893 {
3894         int i = 0;
3895
3896         if (nr_ioapics == 0)
3897                 return -1;
3898
3899         /* Find the IOAPIC that manages this GSI. */
3900         for (i = 0; i < nr_ioapics; i++) {
3901                 if ((gsi >= mp_gsi_routing[i].gsi_base)
3902                     && (gsi <= mp_gsi_routing[i].gsi_end))
3903                         return i;
3904         }
3905
3906         printk(KERN_ERR "ERROR: Unable to locate IOAPIC for GSI %d\n", gsi);
3907         return -1;
3908 }
3909
3910 int mp_find_ioapic_pin(int ioapic, u32 gsi)
3911 {
3912         if (WARN_ON(ioapic == -1))
3913                 return -1;
3914         if (WARN_ON(gsi > mp_gsi_routing[ioapic].gsi_end))
3915                 return -1;
3916
3917         return gsi - mp_gsi_routing[ioapic].gsi_base;
3918 }
3919
3920 static __init int bad_ioapic(unsigned long address)
3921 {
3922         if (nr_ioapics >= MAX_IO_APICS) {
3923                 printk(KERN_WARNING "WARNING: Max # of I/O APICs (%d) exceeded "
3924                        "(found %d), skipping\n", MAX_IO_APICS, nr_ioapics);
3925                 return 1;
3926         }
3927         if (!address) {
3928                 printk(KERN_WARNING "WARNING: Bogus (zero) I/O APIC address"
3929                        " found in table, skipping!\n");
3930                 return 1;
3931         }
3932         return 0;
3933 }
3934
3935 void __init mp_register_ioapic(int id, u32 address, u32 gsi_base)
3936 {
3937         int idx = 0;
3938         int entries;
3939
3940         if (bad_ioapic(address))
3941                 return;
3942
3943         idx = nr_ioapics;
3944
3945         ioapics[idx].mp_config.type = MP_IOAPIC;
3946         ioapics[idx].mp_config.flags = MPC_APIC_USABLE;
3947         ioapics[idx].mp_config.apicaddr = address;
3948
3949         set_fixmap_nocache(FIX_IO_APIC_BASE_0 + idx, address);
3950         ioapics[idx].mp_config.apicid = io_apic_unique_id(id);
3951         ioapics[idx].mp_config.apicver = io_apic_get_version(idx);
3952
3953         /*
3954          * Build basic GSI lookup table to facilitate gsi->io_apic lookups
3955          * and to prevent reprogramming of IOAPIC pins (PCI GSIs).
3956          */
3957         entries = io_apic_get_redir_entries(idx);
3958         mp_gsi_routing[idx].gsi_base = gsi_base;
3959         mp_gsi_routing[idx].gsi_end = gsi_base + entries - 1;
3960
3961         /*
3962          * The number of IO-APIC IRQ registers (== #pins):
3963          */
3964         ioapics[idx].nr_registers = entries;
3965
3966         if (mp_gsi_routing[idx].gsi_end >= gsi_top)
3967                 gsi_top = mp_gsi_routing[idx].gsi_end + 1;
3968
3969         printk(KERN_INFO "IOAPIC[%d]: apic_id %d, version %d, address 0x%x, "
3970                "GSI %d-%d\n", idx, mpc_ioapic_id(idx),
3971                mpc_ioapic_ver(idx), mpc_ioapic_addr(idx),
3972                mp_gsi_routing[idx].gsi_base, mp_gsi_routing[idx].gsi_end);
3973
3974         nr_ioapics++;
3975 }
3976
3977 /* Enable IOAPIC early just for system timer */
3978 void __init pre_init_apic_IRQ0(void)
3979 {
3980         struct io_apic_irq_attr attr = { 0, 0, 0, 0 };
3981
3982         printk(KERN_INFO "Early APIC setup for system timer0\n");
3983 #ifndef CONFIG_SMP
3984         physid_set_mask_of_physid(boot_cpu_physical_apicid,
3985                                          &phys_cpu_present_map);
3986 #endif
3987         setup_local_APIC();
3988
3989         io_apic_setup_irq_pin(0, 0, &attr);
3990         irq_set_chip_and_handler_name(0, &ioapic_chip, handle_edge_irq,
3991                                       "edge");
3992 }