8fd1efb5a0bd233c698646655d1d6090b74ac25f
[linux-2.6.git] / arch / x86 / kernel / apic / io_apic.c
1 /*
2  *      Intel IO-APIC support for multi-Pentium hosts.
3  *
4  *      Copyright (C) 1997, 1998, 1999, 2000, 2009 Ingo Molnar, Hajnalka Szabo
5  *
6  *      Many thanks to Stig Venaas for trying out countless experimental
7  *      patches and reporting/debugging problems patiently!
8  *
9  *      (c) 1999, Multiple IO-APIC support, developed by
10  *      Ken-ichi Yaku <yaku@css1.kbnes.nec.co.jp> and
11  *      Hidemi Kishimoto <kisimoto@css1.kbnes.nec.co.jp>,
12  *      further tested and cleaned up by Zach Brown <zab@redhat.com>
13  *      and Ingo Molnar <mingo@redhat.com>
14  *
15  *      Fixes
16  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
17  *                                      thanks to Eric Gilmore
18  *                                      and Rolf G. Tews
19  *                                      for testing these extensively
20  *      Paul Diefenbaugh        :       Added full ACPI support
21  */
22
23 #include <linux/mm.h>
24 #include <linux/interrupt.h>
25 #include <linux/init.h>
26 #include <linux/delay.h>
27 #include <linux/sched.h>
28 #include <linux/pci.h>
29 #include <linux/mc146818rtc.h>
30 #include <linux/compiler.h>
31 #include <linux/acpi.h>
32 #include <linux/module.h>
33 #include <linux/sysdev.h>
34 #include <linux/msi.h>
35 #include <linux/htirq.h>
36 #include <linux/freezer.h>
37 #include <linux/kthread.h>
38 #include <linux/jiffies.h>      /* time_after() */
39 #ifdef CONFIG_ACPI
40 #include <acpi/acpi_bus.h>
41 #endif
42 #include <linux/bootmem.h>
43 #include <linux/dmar.h>
44 #include <linux/hpet.h>
45
46 #include <asm/idle.h>
47 #include <asm/io.h>
48 #include <asm/smp.h>
49 #include <asm/cpu.h>
50 #include <asm/desc.h>
51 #include <asm/proto.h>
52 #include <asm/acpi.h>
53 #include <asm/dma.h>
54 #include <asm/timer.h>
55 #include <asm/i8259.h>
56 #include <asm/nmi.h>
57 #include <asm/msidef.h>
58 #include <asm/hypertransport.h>
59 #include <asm/setup.h>
60 #include <asm/irq_remapping.h>
61 #include <asm/hpet.h>
62 #include <asm/hw_irq.h>
63 #include <asm/uv/uv_hub.h>
64 #include <asm/uv/uv_irq.h>
65
66 #include <asm/apic.h>
67
68 #define __apicdebuginit(type) static type __init
69
70 /*
71  *      Is the SiS APIC rmw bug present ?
72  *      -1 = don't know, 0 = no, 1 = yes
73  */
74 int sis_apic_bug = -1;
75
76 static DEFINE_SPINLOCK(ioapic_lock);
77 static DEFINE_SPINLOCK(vector_lock);
78
79 /*
80  * # of IRQ routing registers
81  */
82 int nr_ioapic_registers[MAX_IO_APICS];
83
84 /* I/O APIC entries */
85 struct mpc_ioapic mp_ioapics[MAX_IO_APICS];
86 int nr_ioapics;
87
88 /* MP IRQ source entries */
89 struct mpc_intsrc mp_irqs[MAX_IRQ_SOURCES];
90
91 /* # of MP IRQ source entries */
92 int mp_irq_entries;
93
94 #if defined (CONFIG_MCA) || defined (CONFIG_EISA)
95 int mp_bus_id_to_type[MAX_MP_BUSSES];
96 #endif
97
98 DECLARE_BITMAP(mp_bus_not_pci, MAX_MP_BUSSES);
99
100 int skip_ioapic_setup;
101
102 void arch_disable_smp_support(void)
103 {
104 #ifdef CONFIG_PCI
105         noioapicquirk = 1;
106         noioapicreroute = -1;
107 #endif
108         skip_ioapic_setup = 1;
109 }
110
111 static int __init parse_noapic(char *str)
112 {
113         /* disable IO-APIC */
114         arch_disable_smp_support();
115         return 0;
116 }
117 early_param("noapic", parse_noapic);
118
119 struct irq_pin_list;
120
121 /*
122  * This is performance-critical, we want to do it O(1)
123  *
124  * the indexing order of this array favors 1:1 mappings
125  * between pins and IRQs.
126  */
127
128 struct irq_pin_list {
129         int apic, pin;
130         struct irq_pin_list *next;
131 };
132
133 static struct irq_pin_list *get_one_free_irq_2_pin(int node)
134 {
135         struct irq_pin_list *pin;
136
137         pin = kzalloc_node(sizeof(*pin), GFP_ATOMIC, node);
138
139         return pin;
140 }
141
142 struct irq_cfg {
143         struct irq_pin_list *irq_2_pin;
144         cpumask_var_t domain;
145         cpumask_var_t old_domain;
146         unsigned move_cleanup_count;
147         u8 vector;
148         u8 move_in_progress : 1;
149 };
150
151 /* irq_cfg is indexed by the sum of all RTEs in all I/O APICs. */
152 #ifdef CONFIG_SPARSE_IRQ
153 static struct irq_cfg irq_cfgx[] = {
154 #else
155 static struct irq_cfg irq_cfgx[NR_IRQS] = {
156 #endif
157         [0]  = { .vector = IRQ0_VECTOR,  },
158         [1]  = { .vector = IRQ1_VECTOR,  },
159         [2]  = { .vector = IRQ2_VECTOR,  },
160         [3]  = { .vector = IRQ3_VECTOR,  },
161         [4]  = { .vector = IRQ4_VECTOR,  },
162         [5]  = { .vector = IRQ5_VECTOR,  },
163         [6]  = { .vector = IRQ6_VECTOR,  },
164         [7]  = { .vector = IRQ7_VECTOR,  },
165         [8]  = { .vector = IRQ8_VECTOR,  },
166         [9]  = { .vector = IRQ9_VECTOR,  },
167         [10] = { .vector = IRQ10_VECTOR, },
168         [11] = { .vector = IRQ11_VECTOR, },
169         [12] = { .vector = IRQ12_VECTOR, },
170         [13] = { .vector = IRQ13_VECTOR, },
171         [14] = { .vector = IRQ14_VECTOR, },
172         [15] = { .vector = IRQ15_VECTOR, },
173 };
174
175 int __init arch_early_irq_init(void)
176 {
177         struct irq_cfg *cfg;
178         struct irq_desc *desc;
179         int count;
180         int node;
181         int i;
182
183         cfg = irq_cfgx;
184         count = ARRAY_SIZE(irq_cfgx);
185         node= cpu_to_node(boot_cpu_id);
186
187         for (i = 0; i < count; i++) {
188                 desc = irq_to_desc(i);
189                 desc->chip_data = &cfg[i];
190                 zalloc_cpumask_var_node(&cfg[i].domain, GFP_NOWAIT, node);
191                 zalloc_cpumask_var_node(&cfg[i].old_domain, GFP_NOWAIT, node);
192                 if (i < NR_IRQS_LEGACY)
193                         cpumask_setall(cfg[i].domain);
194         }
195
196         return 0;
197 }
198
199 #ifdef CONFIG_SPARSE_IRQ
200 static struct irq_cfg *irq_cfg(unsigned int irq)
201 {
202         struct irq_cfg *cfg = NULL;
203         struct irq_desc *desc;
204
205         desc = irq_to_desc(irq);
206         if (desc)
207                 cfg = desc->chip_data;
208
209         return cfg;
210 }
211
212 static struct irq_cfg *get_one_free_irq_cfg(int node)
213 {
214         struct irq_cfg *cfg;
215
216         cfg = kzalloc_node(sizeof(*cfg), GFP_ATOMIC, node);
217         if (cfg) {
218                 if (!alloc_cpumask_var_node(&cfg->domain, GFP_ATOMIC, node)) {
219                         kfree(cfg);
220                         cfg = NULL;
221                 } else if (!alloc_cpumask_var_node(&cfg->old_domain,
222                                                           GFP_ATOMIC, node)) {
223                         free_cpumask_var(cfg->domain);
224                         kfree(cfg);
225                         cfg = NULL;
226                 } else {
227                         cpumask_clear(cfg->domain);
228                         cpumask_clear(cfg->old_domain);
229                 }
230         }
231
232         return cfg;
233 }
234
235 int arch_init_chip_data(struct irq_desc *desc, int node)
236 {
237         struct irq_cfg *cfg;
238
239         cfg = desc->chip_data;
240         if (!cfg) {
241                 desc->chip_data = get_one_free_irq_cfg(node);
242                 if (!desc->chip_data) {
243                         printk(KERN_ERR "can not alloc irq_cfg\n");
244                         BUG_ON(1);
245                 }
246         }
247
248         return 0;
249 }
250
251 /* for move_irq_desc */
252 static void
253 init_copy_irq_2_pin(struct irq_cfg *old_cfg, struct irq_cfg *cfg, int node)
254 {
255         struct irq_pin_list *old_entry, *head, *tail, *entry;
256
257         cfg->irq_2_pin = NULL;
258         old_entry = old_cfg->irq_2_pin;
259         if (!old_entry)
260                 return;
261
262         entry = get_one_free_irq_2_pin(node);
263         if (!entry)
264                 return;
265
266         entry->apic     = old_entry->apic;
267         entry->pin      = old_entry->pin;
268         head            = entry;
269         tail            = entry;
270         old_entry       = old_entry->next;
271         while (old_entry) {
272                 entry = get_one_free_irq_2_pin(node);
273                 if (!entry) {
274                         entry = head;
275                         while (entry) {
276                                 head = entry->next;
277                                 kfree(entry);
278                                 entry = head;
279                         }
280                         /* still use the old one */
281                         return;
282                 }
283                 entry->apic     = old_entry->apic;
284                 entry->pin      = old_entry->pin;
285                 tail->next      = entry;
286                 tail            = entry;
287                 old_entry       = old_entry->next;
288         }
289
290         tail->next = NULL;
291         cfg->irq_2_pin = head;
292 }
293
294 static void free_irq_2_pin(struct irq_cfg *old_cfg, struct irq_cfg *cfg)
295 {
296         struct irq_pin_list *entry, *next;
297
298         if (old_cfg->irq_2_pin == cfg->irq_2_pin)
299                 return;
300
301         entry = old_cfg->irq_2_pin;
302
303         while (entry) {
304                 next = entry->next;
305                 kfree(entry);
306                 entry = next;
307         }
308         old_cfg->irq_2_pin = NULL;
309 }
310
311 void arch_init_copy_chip_data(struct irq_desc *old_desc,
312                                  struct irq_desc *desc, int node)
313 {
314         struct irq_cfg *cfg;
315         struct irq_cfg *old_cfg;
316
317         cfg = get_one_free_irq_cfg(node);
318
319         if (!cfg)
320                 return;
321
322         desc->chip_data = cfg;
323
324         old_cfg = old_desc->chip_data;
325
326         memcpy(cfg, old_cfg, sizeof(struct irq_cfg));
327
328         init_copy_irq_2_pin(old_cfg, cfg, node);
329 }
330
331 static void free_irq_cfg(struct irq_cfg *old_cfg)
332 {
333         kfree(old_cfg);
334 }
335
336 void arch_free_chip_data(struct irq_desc *old_desc, struct irq_desc *desc)
337 {
338         struct irq_cfg *old_cfg, *cfg;
339
340         old_cfg = old_desc->chip_data;
341         cfg = desc->chip_data;
342
343         if (old_cfg == cfg)
344                 return;
345
346         if (old_cfg) {
347                 free_irq_2_pin(old_cfg, cfg);
348                 free_irq_cfg(old_cfg);
349                 old_desc->chip_data = NULL;
350         }
351 }
352 /* end for move_irq_desc */
353
354 #else
355 static struct irq_cfg *irq_cfg(unsigned int irq)
356 {
357         return irq < nr_irqs ? irq_cfgx + irq : NULL;
358 }
359
360 #endif
361
362 struct io_apic {
363         unsigned int index;
364         unsigned int unused[3];
365         unsigned int data;
366         unsigned int unused2[11];
367         unsigned int eoi;
368 };
369
370 static __attribute_const__ struct io_apic __iomem *io_apic_base(int idx)
371 {
372         return (void __iomem *) __fix_to_virt(FIX_IO_APIC_BASE_0 + idx)
373                 + (mp_ioapics[idx].apicaddr & ~PAGE_MASK);
374 }
375
376 static inline void io_apic_eoi(unsigned int apic, unsigned int vector)
377 {
378         struct io_apic __iomem *io_apic = io_apic_base(apic);
379         writel(vector, &io_apic->eoi);
380 }
381
382 static inline unsigned int io_apic_read(unsigned int apic, unsigned int reg)
383 {
384         struct io_apic __iomem *io_apic = io_apic_base(apic);
385         writel(reg, &io_apic->index);
386         return readl(&io_apic->data);
387 }
388
389 static inline void io_apic_write(unsigned int apic, unsigned int reg, unsigned int value)
390 {
391         struct io_apic __iomem *io_apic = io_apic_base(apic);
392         writel(reg, &io_apic->index);
393         writel(value, &io_apic->data);
394 }
395
396 /*
397  * Re-write a value: to be used for read-modify-write
398  * cycles where the read already set up the index register.
399  *
400  * Older SiS APIC requires we rewrite the index register
401  */
402 static inline void io_apic_modify(unsigned int apic, unsigned int reg, unsigned int value)
403 {
404         struct io_apic __iomem *io_apic = io_apic_base(apic);
405
406         if (sis_apic_bug)
407                 writel(reg, &io_apic->index);
408         writel(value, &io_apic->data);
409 }
410
411 static bool io_apic_level_ack_pending(struct irq_cfg *cfg)
412 {
413         struct irq_pin_list *entry;
414         unsigned long flags;
415
416         spin_lock_irqsave(&ioapic_lock, flags);
417         entry = cfg->irq_2_pin;
418         for (;;) {
419                 unsigned int reg;
420                 int pin;
421
422                 if (!entry)
423                         break;
424                 pin = entry->pin;
425                 reg = io_apic_read(entry->apic, 0x10 + pin*2);
426                 /* Is the remote IRR bit set? */
427                 if (reg & IO_APIC_REDIR_REMOTE_IRR) {
428                         spin_unlock_irqrestore(&ioapic_lock, flags);
429                         return true;
430                 }
431                 if (!entry->next)
432                         break;
433                 entry = entry->next;
434         }
435         spin_unlock_irqrestore(&ioapic_lock, flags);
436
437         return false;
438 }
439
440 union entry_union {
441         struct { u32 w1, w2; };
442         struct IO_APIC_route_entry entry;
443 };
444
445 static struct IO_APIC_route_entry ioapic_read_entry(int apic, int pin)
446 {
447         union entry_union eu;
448         unsigned long flags;
449         spin_lock_irqsave(&ioapic_lock, flags);
450         eu.w1 = io_apic_read(apic, 0x10 + 2 * pin);
451         eu.w2 = io_apic_read(apic, 0x11 + 2 * pin);
452         spin_unlock_irqrestore(&ioapic_lock, flags);
453         return eu.entry;
454 }
455
456 /*
457  * When we write a new IO APIC routing entry, we need to write the high
458  * word first! If the mask bit in the low word is clear, we will enable
459  * the interrupt, and we need to make sure the entry is fully populated
460  * before that happens.
461  */
462 static void
463 __ioapic_write_entry(int apic, int pin, struct IO_APIC_route_entry e)
464 {
465         union entry_union eu = {{0, 0}};
466
467         eu.entry = e;
468         io_apic_write(apic, 0x11 + 2*pin, eu.w2);
469         io_apic_write(apic, 0x10 + 2*pin, eu.w1);
470 }
471
472 void ioapic_write_entry(int apic, int pin, struct IO_APIC_route_entry e)
473 {
474         unsigned long flags;
475         spin_lock_irqsave(&ioapic_lock, flags);
476         __ioapic_write_entry(apic, pin, e);
477         spin_unlock_irqrestore(&ioapic_lock, flags);
478 }
479
480 /*
481  * When we mask an IO APIC routing entry, we need to write the low
482  * word first, in order to set the mask bit before we change the
483  * high bits!
484  */
485 static void ioapic_mask_entry(int apic, int pin)
486 {
487         unsigned long flags;
488         union entry_union eu = { .entry.mask = 1 };
489
490         spin_lock_irqsave(&ioapic_lock, flags);
491         io_apic_write(apic, 0x10 + 2*pin, eu.w1);
492         io_apic_write(apic, 0x11 + 2*pin, eu.w2);
493         spin_unlock_irqrestore(&ioapic_lock, flags);
494 }
495
496 /*
497  * The common case is 1:1 IRQ<->pin mappings. Sometimes there are
498  * shared ISA-space IRQs, so we have to support them. We are super
499  * fast in the common case, and fast for shared ISA-space IRQs.
500  */
501 static void add_pin_to_irq_node(struct irq_cfg *cfg, int node, int apic, int pin)
502 {
503         struct irq_pin_list *entry;
504
505         entry = cfg->irq_2_pin;
506         if (!entry) {
507                 entry = get_one_free_irq_2_pin(node);
508                 if (!entry) {
509                         printk(KERN_ERR "can not alloc irq_2_pin to add %d - %d\n",
510                                         apic, pin);
511                         return;
512                 }
513                 cfg->irq_2_pin = entry;
514                 entry->apic = apic;
515                 entry->pin = pin;
516                 return;
517         }
518
519         while (entry->next) {
520                 /* not again, please */
521                 if (entry->apic == apic && entry->pin == pin)
522                         return;
523
524                 entry = entry->next;
525         }
526
527         entry->next = get_one_free_irq_2_pin(node);
528         entry = entry->next;
529         entry->apic = apic;
530         entry->pin = pin;
531 }
532
533 /*
534  * Reroute an IRQ to a different pin.
535  */
536 static void __init replace_pin_at_irq_node(struct irq_cfg *cfg, int node,
537                                       int oldapic, int oldpin,
538                                       int newapic, int newpin)
539 {
540         struct irq_pin_list *entry = cfg->irq_2_pin;
541         int replaced = 0;
542
543         while (entry) {
544                 if (entry->apic == oldapic && entry->pin == oldpin) {
545                         entry->apic = newapic;
546                         entry->pin = newpin;
547                         replaced = 1;
548                         /* every one is different, right? */
549                         break;
550                 }
551                 entry = entry->next;
552         }
553
554         /* why? call replace before add? */
555         if (!replaced)
556                 add_pin_to_irq_node(cfg, node, newapic, newpin);
557 }
558
559 static inline void io_apic_modify_irq(struct irq_cfg *cfg,
560                                 int mask_and, int mask_or,
561                                 void (*final)(struct irq_pin_list *entry))
562 {
563         int pin;
564         struct irq_pin_list *entry;
565
566         for (entry = cfg->irq_2_pin; entry != NULL; entry = entry->next) {
567                 unsigned int reg;
568                 pin = entry->pin;
569                 reg = io_apic_read(entry->apic, 0x10 + pin * 2);
570                 reg &= mask_and;
571                 reg |= mask_or;
572                 io_apic_modify(entry->apic, 0x10 + pin * 2, reg);
573                 if (final)
574                         final(entry);
575         }
576 }
577
578 static void __unmask_IO_APIC_irq(struct irq_cfg *cfg)
579 {
580         io_apic_modify_irq(cfg, ~IO_APIC_REDIR_MASKED, 0, NULL);
581 }
582
583 #ifdef CONFIG_X86_64
584 static void io_apic_sync(struct irq_pin_list *entry)
585 {
586         /*
587          * Synchronize the IO-APIC and the CPU by doing
588          * a dummy read from the IO-APIC
589          */
590         struct io_apic __iomem *io_apic;
591         io_apic = io_apic_base(entry->apic);
592         readl(&io_apic->data);
593 }
594
595 static void __mask_IO_APIC_irq(struct irq_cfg *cfg)
596 {
597         io_apic_modify_irq(cfg, ~0, IO_APIC_REDIR_MASKED, &io_apic_sync);
598 }
599 #else /* CONFIG_X86_32 */
600 static void __mask_IO_APIC_irq(struct irq_cfg *cfg)
601 {
602         io_apic_modify_irq(cfg, ~0, IO_APIC_REDIR_MASKED, NULL);
603 }
604
605 static void __mask_and_edge_IO_APIC_irq(struct irq_cfg *cfg)
606 {
607         io_apic_modify_irq(cfg, ~IO_APIC_REDIR_LEVEL_TRIGGER,
608                         IO_APIC_REDIR_MASKED, NULL);
609 }
610
611 static void __unmask_and_level_IO_APIC_irq(struct irq_cfg *cfg)
612 {
613         io_apic_modify_irq(cfg, ~IO_APIC_REDIR_MASKED,
614                         IO_APIC_REDIR_LEVEL_TRIGGER, NULL);
615 }
616 #endif /* CONFIG_X86_32 */
617
618 static void mask_IO_APIC_irq_desc(struct irq_desc *desc)
619 {
620         struct irq_cfg *cfg = desc->chip_data;
621         unsigned long flags;
622
623         BUG_ON(!cfg);
624
625         spin_lock_irqsave(&ioapic_lock, flags);
626         __mask_IO_APIC_irq(cfg);
627         spin_unlock_irqrestore(&ioapic_lock, flags);
628 }
629
630 static void unmask_IO_APIC_irq_desc(struct irq_desc *desc)
631 {
632         struct irq_cfg *cfg = desc->chip_data;
633         unsigned long flags;
634
635         spin_lock_irqsave(&ioapic_lock, flags);
636         __unmask_IO_APIC_irq(cfg);
637         spin_unlock_irqrestore(&ioapic_lock, flags);
638 }
639
640 static void mask_IO_APIC_irq(unsigned int irq)
641 {
642         struct irq_desc *desc = irq_to_desc(irq);
643
644         mask_IO_APIC_irq_desc(desc);
645 }
646 static void unmask_IO_APIC_irq(unsigned int irq)
647 {
648         struct irq_desc *desc = irq_to_desc(irq);
649
650         unmask_IO_APIC_irq_desc(desc);
651 }
652
653 static void clear_IO_APIC_pin(unsigned int apic, unsigned int pin)
654 {
655         struct IO_APIC_route_entry entry;
656
657         /* Check delivery_mode to be sure we're not clearing an SMI pin */
658         entry = ioapic_read_entry(apic, pin);
659         if (entry.delivery_mode == dest_SMI)
660                 return;
661         /*
662          * Disable it in the IO-APIC irq-routing table:
663          */
664         ioapic_mask_entry(apic, pin);
665 }
666
667 static void clear_IO_APIC (void)
668 {
669         int apic, pin;
670
671         for (apic = 0; apic < nr_ioapics; apic++)
672                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++)
673                         clear_IO_APIC_pin(apic, pin);
674 }
675
676 #ifdef CONFIG_X86_32
677 /*
678  * support for broken MP BIOSs, enables hand-redirection of PIRQ0-7 to
679  * specific CPU-side IRQs.
680  */
681
682 #define MAX_PIRQS 8
683 static int pirq_entries[MAX_PIRQS] = {
684         [0 ... MAX_PIRQS - 1] = -1
685 };
686
687 static int __init ioapic_pirq_setup(char *str)
688 {
689         int i, max;
690         int ints[MAX_PIRQS+1];
691
692         get_options(str, ARRAY_SIZE(ints), ints);
693
694         apic_printk(APIC_VERBOSE, KERN_INFO
695                         "PIRQ redirection, working around broken MP-BIOS.\n");
696         max = MAX_PIRQS;
697         if (ints[0] < MAX_PIRQS)
698                 max = ints[0];
699
700         for (i = 0; i < max; i++) {
701                 apic_printk(APIC_VERBOSE, KERN_DEBUG
702                                 "... PIRQ%d -> IRQ %d\n", i, ints[i+1]);
703                 /*
704                  * PIRQs are mapped upside down, usually.
705                  */
706                 pirq_entries[MAX_PIRQS-i-1] = ints[i+1];
707         }
708         return 1;
709 }
710
711 __setup("pirq=", ioapic_pirq_setup);
712 #endif /* CONFIG_X86_32 */
713
714 struct IO_APIC_route_entry **alloc_ioapic_entries(void)
715 {
716         int apic;
717         struct IO_APIC_route_entry **ioapic_entries;
718
719         ioapic_entries = kzalloc(sizeof(*ioapic_entries) * nr_ioapics,
720                                 GFP_ATOMIC);
721         if (!ioapic_entries)
722                 return 0;
723
724         for (apic = 0; apic < nr_ioapics; apic++) {
725                 ioapic_entries[apic] =
726                         kzalloc(sizeof(struct IO_APIC_route_entry) *
727                                 nr_ioapic_registers[apic], GFP_ATOMIC);
728                 if (!ioapic_entries[apic])
729                         goto nomem;
730         }
731
732         return ioapic_entries;
733
734 nomem:
735         while (--apic >= 0)
736                 kfree(ioapic_entries[apic]);
737         kfree(ioapic_entries);
738
739         return 0;
740 }
741
742 /*
743  * Saves all the IO-APIC RTE's
744  */
745 int save_IO_APIC_setup(struct IO_APIC_route_entry **ioapic_entries)
746 {
747         int apic, pin;
748
749         if (!ioapic_entries)
750                 return -ENOMEM;
751
752         for (apic = 0; apic < nr_ioapics; apic++) {
753                 if (!ioapic_entries[apic])
754                         return -ENOMEM;
755
756                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++)
757                         ioapic_entries[apic][pin] =
758                                 ioapic_read_entry(apic, pin);
759         }
760
761         return 0;
762 }
763
764 /*
765  * Mask all IO APIC entries.
766  */
767 void mask_IO_APIC_setup(struct IO_APIC_route_entry **ioapic_entries)
768 {
769         int apic, pin;
770
771         if (!ioapic_entries)
772                 return;
773
774         for (apic = 0; apic < nr_ioapics; apic++) {
775                 if (!ioapic_entries[apic])
776                         break;
777
778                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++) {
779                         struct IO_APIC_route_entry entry;
780
781                         entry = ioapic_entries[apic][pin];
782                         if (!entry.mask) {
783                                 entry.mask = 1;
784                                 ioapic_write_entry(apic, pin, entry);
785                         }
786                 }
787         }
788 }
789
790 /*
791  * Restore IO APIC entries which was saved in ioapic_entries.
792  */
793 int restore_IO_APIC_setup(struct IO_APIC_route_entry **ioapic_entries)
794 {
795         int apic, pin;
796
797         if (!ioapic_entries)
798                 return -ENOMEM;
799
800         for (apic = 0; apic < nr_ioapics; apic++) {
801                 if (!ioapic_entries[apic])
802                         return -ENOMEM;
803
804                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++)
805                         ioapic_write_entry(apic, pin,
806                                         ioapic_entries[apic][pin]);
807         }
808         return 0;
809 }
810
811 void free_ioapic_entries(struct IO_APIC_route_entry **ioapic_entries)
812 {
813         int apic;
814
815         for (apic = 0; apic < nr_ioapics; apic++)
816                 kfree(ioapic_entries[apic]);
817
818         kfree(ioapic_entries);
819 }
820
821 /*
822  * Find the IRQ entry number of a certain pin.
823  */
824 static int find_irq_entry(int apic, int pin, int type)
825 {
826         int i;
827
828         for (i = 0; i < mp_irq_entries; i++)
829                 if (mp_irqs[i].irqtype == type &&
830                     (mp_irqs[i].dstapic == mp_ioapics[apic].apicid ||
831                      mp_irqs[i].dstapic == MP_APIC_ALL) &&
832                     mp_irqs[i].dstirq == pin)
833                         return i;
834
835         return -1;
836 }
837
838 /*
839  * Find the pin to which IRQ[irq] (ISA) is connected
840  */
841 static int __init find_isa_irq_pin(int irq, int type)
842 {
843         int i;
844
845         for (i = 0; i < mp_irq_entries; i++) {
846                 int lbus = mp_irqs[i].srcbus;
847
848                 if (test_bit(lbus, mp_bus_not_pci) &&
849                     (mp_irqs[i].irqtype == type) &&
850                     (mp_irqs[i].srcbusirq == irq))
851
852                         return mp_irqs[i].dstirq;
853         }
854         return -1;
855 }
856
857 static int __init find_isa_irq_apic(int irq, int type)
858 {
859         int i;
860
861         for (i = 0; i < mp_irq_entries; i++) {
862                 int lbus = mp_irqs[i].srcbus;
863
864                 if (test_bit(lbus, mp_bus_not_pci) &&
865                     (mp_irqs[i].irqtype == type) &&
866                     (mp_irqs[i].srcbusirq == irq))
867                         break;
868         }
869         if (i < mp_irq_entries) {
870                 int apic;
871                 for(apic = 0; apic < nr_ioapics; apic++) {
872                         if (mp_ioapics[apic].apicid == mp_irqs[i].dstapic)
873                                 return apic;
874                 }
875         }
876
877         return -1;
878 }
879
880 #if defined(CONFIG_EISA) || defined(CONFIG_MCA)
881 /*
882  * EISA Edge/Level control register, ELCR
883  */
884 static int EISA_ELCR(unsigned int irq)
885 {
886         if (irq < NR_IRQS_LEGACY) {
887                 unsigned int port = 0x4d0 + (irq >> 3);
888                 return (inb(port) >> (irq & 7)) & 1;
889         }
890         apic_printk(APIC_VERBOSE, KERN_INFO
891                         "Broken MPtable reports ISA irq %d\n", irq);
892         return 0;
893 }
894
895 #endif
896
897 /* ISA interrupts are always polarity zero edge triggered,
898  * when listed as conforming in the MP table. */
899
900 #define default_ISA_trigger(idx)        (0)
901 #define default_ISA_polarity(idx)       (0)
902
903 /* EISA interrupts are always polarity zero and can be edge or level
904  * trigger depending on the ELCR value.  If an interrupt is listed as
905  * EISA conforming in the MP table, that means its trigger type must
906  * be read in from the ELCR */
907
908 #define default_EISA_trigger(idx)       (EISA_ELCR(mp_irqs[idx].srcbusirq))
909 #define default_EISA_polarity(idx)      default_ISA_polarity(idx)
910
911 /* PCI interrupts are always polarity one level triggered,
912  * when listed as conforming in the MP table. */
913
914 #define default_PCI_trigger(idx)        (1)
915 #define default_PCI_polarity(idx)       (1)
916
917 /* MCA interrupts are always polarity zero level triggered,
918  * when listed as conforming in the MP table. */
919
920 #define default_MCA_trigger(idx)        (1)
921 #define default_MCA_polarity(idx)       default_ISA_polarity(idx)
922
923 static int MPBIOS_polarity(int idx)
924 {
925         int bus = mp_irqs[idx].srcbus;
926         int polarity;
927
928         /*
929          * Determine IRQ line polarity (high active or low active):
930          */
931         switch (mp_irqs[idx].irqflag & 3)
932         {
933                 case 0: /* conforms, ie. bus-type dependent polarity */
934                         if (test_bit(bus, mp_bus_not_pci))
935                                 polarity = default_ISA_polarity(idx);
936                         else
937                                 polarity = default_PCI_polarity(idx);
938                         break;
939                 case 1: /* high active */
940                 {
941                         polarity = 0;
942                         break;
943                 }
944                 case 2: /* reserved */
945                 {
946                         printk(KERN_WARNING "broken BIOS!!\n");
947                         polarity = 1;
948                         break;
949                 }
950                 case 3: /* low active */
951                 {
952                         polarity = 1;
953                         break;
954                 }
955                 default: /* invalid */
956                 {
957                         printk(KERN_WARNING "broken BIOS!!\n");
958                         polarity = 1;
959                         break;
960                 }
961         }
962         return polarity;
963 }
964
965 static int MPBIOS_trigger(int idx)
966 {
967         int bus = mp_irqs[idx].srcbus;
968         int trigger;
969
970         /*
971          * Determine IRQ trigger mode (edge or level sensitive):
972          */
973         switch ((mp_irqs[idx].irqflag>>2) & 3)
974         {
975                 case 0: /* conforms, ie. bus-type dependent */
976                         if (test_bit(bus, mp_bus_not_pci))
977                                 trigger = default_ISA_trigger(idx);
978                         else
979                                 trigger = default_PCI_trigger(idx);
980 #if defined(CONFIG_EISA) || defined(CONFIG_MCA)
981                         switch (mp_bus_id_to_type[bus]) {
982                                 case MP_BUS_ISA: /* ISA pin */
983                                 {
984                                         /* set before the switch */
985                                         break;
986                                 }
987                                 case MP_BUS_EISA: /* EISA pin */
988                                 {
989                                         trigger = default_EISA_trigger(idx);
990                                         break;
991                                 }
992                                 case MP_BUS_PCI: /* PCI pin */
993                                 {
994                                         /* set before the switch */
995                                         break;
996                                 }
997                                 case MP_BUS_MCA: /* MCA pin */
998                                 {
999                                         trigger = default_MCA_trigger(idx);
1000                                         break;
1001                                 }
1002                                 default:
1003                                 {
1004                                         printk(KERN_WARNING "broken BIOS!!\n");
1005                                         trigger = 1;
1006                                         break;
1007                                 }
1008                         }
1009 #endif
1010                         break;
1011                 case 1: /* edge */
1012                 {
1013                         trigger = 0;
1014                         break;
1015                 }
1016                 case 2: /* reserved */
1017                 {
1018                         printk(KERN_WARNING "broken BIOS!!\n");
1019                         trigger = 1;
1020                         break;
1021                 }
1022                 case 3: /* level */
1023                 {
1024                         trigger = 1;
1025                         break;
1026                 }
1027                 default: /* invalid */
1028                 {
1029                         printk(KERN_WARNING "broken BIOS!!\n");
1030                         trigger = 0;
1031                         break;
1032                 }
1033         }
1034         return trigger;
1035 }
1036
1037 static inline int irq_polarity(int idx)
1038 {
1039         return MPBIOS_polarity(idx);
1040 }
1041
1042 static inline int irq_trigger(int idx)
1043 {
1044         return MPBIOS_trigger(idx);
1045 }
1046
1047 int (*ioapic_renumber_irq)(int ioapic, int irq);
1048 static int pin_2_irq(int idx, int apic, int pin)
1049 {
1050         int irq, i;
1051         int bus = mp_irqs[idx].srcbus;
1052
1053         /*
1054          * Debugging check, we are in big trouble if this message pops up!
1055          */
1056         if (mp_irqs[idx].dstirq != pin)
1057                 printk(KERN_ERR "broken BIOS or MPTABLE parser, ayiee!!\n");
1058
1059         if (test_bit(bus, mp_bus_not_pci)) {
1060                 irq = mp_irqs[idx].srcbusirq;
1061         } else {
1062                 /*
1063                  * PCI IRQs are mapped in order
1064                  */
1065                 i = irq = 0;
1066                 while (i < apic)
1067                         irq += nr_ioapic_registers[i++];
1068                 irq += pin;
1069                 /*
1070                  * For MPS mode, so far only needed by ES7000 platform
1071                  */
1072                 if (ioapic_renumber_irq)
1073                         irq = ioapic_renumber_irq(apic, irq);
1074         }
1075
1076 #ifdef CONFIG_X86_32
1077         /*
1078          * PCI IRQ command line redirection. Yes, limits are hardcoded.
1079          */
1080         if ((pin >= 16) && (pin <= 23)) {
1081                 if (pirq_entries[pin-16] != -1) {
1082                         if (!pirq_entries[pin-16]) {
1083                                 apic_printk(APIC_VERBOSE, KERN_DEBUG
1084                                                 "disabling PIRQ%d\n", pin-16);
1085                         } else {
1086                                 irq = pirq_entries[pin-16];
1087                                 apic_printk(APIC_VERBOSE, KERN_DEBUG
1088                                                 "using PIRQ%d -> IRQ %d\n",
1089                                                 pin-16, irq);
1090                         }
1091                 }
1092         }
1093 #endif
1094
1095         return irq;
1096 }
1097
1098 /*
1099  * Find a specific PCI IRQ entry.
1100  * Not an __init, possibly needed by modules
1101  */
1102 int IO_APIC_get_PCI_irq_vector(int bus, int slot, int pin,
1103                                 struct io_apic_irq_attr *irq_attr)
1104 {
1105         int apic, i, best_guess = -1;
1106
1107         apic_printk(APIC_DEBUG,
1108                     "querying PCI -> IRQ mapping bus:%d, slot:%d, pin:%d.\n",
1109                     bus, slot, pin);
1110         if (test_bit(bus, mp_bus_not_pci)) {
1111                 apic_printk(APIC_VERBOSE,
1112                             "PCI BIOS passed nonexistent PCI bus %d!\n", bus);
1113                 return -1;
1114         }
1115         for (i = 0; i < mp_irq_entries; i++) {
1116                 int lbus = mp_irqs[i].srcbus;
1117
1118                 for (apic = 0; apic < nr_ioapics; apic++)
1119                         if (mp_ioapics[apic].apicid == mp_irqs[i].dstapic ||
1120                             mp_irqs[i].dstapic == MP_APIC_ALL)
1121                                 break;
1122
1123                 if (!test_bit(lbus, mp_bus_not_pci) &&
1124                     !mp_irqs[i].irqtype &&
1125                     (bus == lbus) &&
1126                     (slot == ((mp_irqs[i].srcbusirq >> 2) & 0x1f))) {
1127                         int irq = pin_2_irq(i, apic, mp_irqs[i].dstirq);
1128
1129                         if (!(apic || IO_APIC_IRQ(irq)))
1130                                 continue;
1131
1132                         if (pin == (mp_irqs[i].srcbusirq & 3)) {
1133                                 set_io_apic_irq_attr(irq_attr, apic,
1134                                                      mp_irqs[i].dstirq,
1135                                                      irq_trigger(i),
1136                                                      irq_polarity(i));
1137                                 return irq;
1138                         }
1139                         /*
1140                          * Use the first all-but-pin matching entry as a
1141                          * best-guess fuzzy result for broken mptables.
1142                          */
1143                         if (best_guess < 0) {
1144                                 set_io_apic_irq_attr(irq_attr, apic,
1145                                                      mp_irqs[i].dstirq,
1146                                                      irq_trigger(i),
1147                                                      irq_polarity(i));
1148                                 best_guess = irq;
1149                         }
1150                 }
1151         }
1152         return best_guess;
1153 }
1154 EXPORT_SYMBOL(IO_APIC_get_PCI_irq_vector);
1155
1156 void lock_vector_lock(void)
1157 {
1158         /* Used to the online set of cpus does not change
1159          * during assign_irq_vector.
1160          */
1161         spin_lock(&vector_lock);
1162 }
1163
1164 void unlock_vector_lock(void)
1165 {
1166         spin_unlock(&vector_lock);
1167 }
1168
1169 static int
1170 __assign_irq_vector(int irq, struct irq_cfg *cfg, const struct cpumask *mask)
1171 {
1172         /*
1173          * NOTE! The local APIC isn't very good at handling
1174          * multiple interrupts at the same interrupt level.
1175          * As the interrupt level is determined by taking the
1176          * vector number and shifting that right by 4, we
1177          * want to spread these out a bit so that they don't
1178          * all fall in the same interrupt level.
1179          *
1180          * Also, we've got to be careful not to trash gate
1181          * 0x80, because int 0x80 is hm, kind of importantish. ;)
1182          */
1183         static int current_vector = FIRST_DEVICE_VECTOR, current_offset = 0;
1184         unsigned int old_vector;
1185         int cpu, err;
1186         cpumask_var_t tmp_mask;
1187
1188         if ((cfg->move_in_progress) || cfg->move_cleanup_count)
1189                 return -EBUSY;
1190
1191         if (!alloc_cpumask_var(&tmp_mask, GFP_ATOMIC))
1192                 return -ENOMEM;
1193
1194         old_vector = cfg->vector;
1195         if (old_vector) {
1196                 cpumask_and(tmp_mask, mask, cpu_online_mask);
1197                 cpumask_and(tmp_mask, cfg->domain, tmp_mask);
1198                 if (!cpumask_empty(tmp_mask)) {
1199                         free_cpumask_var(tmp_mask);
1200                         return 0;
1201                 }
1202         }
1203
1204         /* Only try and allocate irqs on cpus that are present */
1205         err = -ENOSPC;
1206         for_each_cpu_and(cpu, mask, cpu_online_mask) {
1207                 int new_cpu;
1208                 int vector, offset;
1209
1210                 apic->vector_allocation_domain(cpu, tmp_mask);
1211
1212                 vector = current_vector;
1213                 offset = current_offset;
1214 next:
1215                 vector += 8;
1216                 if (vector >= first_system_vector) {
1217                         /* If out of vectors on large boxen, must share them. */
1218                         offset = (offset + 1) % 8;
1219                         vector = FIRST_DEVICE_VECTOR + offset;
1220                 }
1221                 if (unlikely(current_vector == vector))
1222                         continue;
1223
1224                 if (test_bit(vector, used_vectors))
1225                         goto next;
1226
1227                 for_each_cpu_and(new_cpu, tmp_mask, cpu_online_mask)
1228                         if (per_cpu(vector_irq, new_cpu)[vector] != -1)
1229                                 goto next;
1230                 /* Found one! */
1231                 current_vector = vector;
1232                 current_offset = offset;
1233                 if (old_vector) {
1234                         cfg->move_in_progress = 1;
1235                         cpumask_copy(cfg->old_domain, cfg->domain);
1236                 }
1237                 for_each_cpu_and(new_cpu, tmp_mask, cpu_online_mask)
1238                         per_cpu(vector_irq, new_cpu)[vector] = irq;
1239                 cfg->vector = vector;
1240                 cpumask_copy(cfg->domain, tmp_mask);
1241                 err = 0;
1242                 break;
1243         }
1244         free_cpumask_var(tmp_mask);
1245         return err;
1246 }
1247
1248 static int
1249 assign_irq_vector(int irq, struct irq_cfg *cfg, const struct cpumask *mask)
1250 {
1251         int err;
1252         unsigned long flags;
1253
1254         spin_lock_irqsave(&vector_lock, flags);
1255         err = __assign_irq_vector(irq, cfg, mask);
1256         spin_unlock_irqrestore(&vector_lock, flags);
1257         return err;
1258 }
1259
1260 static void __clear_irq_vector(int irq, struct irq_cfg *cfg)
1261 {
1262         int cpu, vector;
1263
1264         BUG_ON(!cfg->vector);
1265
1266         vector = cfg->vector;
1267         for_each_cpu_and(cpu, cfg->domain, cpu_online_mask)
1268                 per_cpu(vector_irq, cpu)[vector] = -1;
1269
1270         cfg->vector = 0;
1271         cpumask_clear(cfg->domain);
1272
1273         if (likely(!cfg->move_in_progress))
1274                 return;
1275         for_each_cpu_and(cpu, cfg->old_domain, cpu_online_mask) {
1276                 for (vector = FIRST_EXTERNAL_VECTOR; vector < NR_VECTORS;
1277                                                                 vector++) {
1278                         if (per_cpu(vector_irq, cpu)[vector] != irq)
1279                                 continue;
1280                         per_cpu(vector_irq, cpu)[vector] = -1;
1281                         break;
1282                 }
1283         }
1284         cfg->move_in_progress = 0;
1285 }
1286
1287 void __setup_vector_irq(int cpu)
1288 {
1289         /* Initialize vector_irq on a new cpu */
1290         /* This function must be called with vector_lock held */
1291         int irq, vector;
1292         struct irq_cfg *cfg;
1293         struct irq_desc *desc;
1294
1295         /* Mark the inuse vectors */
1296         for_each_irq_desc(irq, desc) {
1297                 cfg = desc->chip_data;
1298                 if (!cpumask_test_cpu(cpu, cfg->domain))
1299                         continue;
1300                 vector = cfg->vector;
1301                 per_cpu(vector_irq, cpu)[vector] = irq;
1302         }
1303         /* Mark the free vectors */
1304         for (vector = 0; vector < NR_VECTORS; ++vector) {
1305                 irq = per_cpu(vector_irq, cpu)[vector];
1306                 if (irq < 0)
1307                         continue;
1308
1309                 cfg = irq_cfg(irq);
1310                 if (!cpumask_test_cpu(cpu, cfg->domain))
1311                         per_cpu(vector_irq, cpu)[vector] = -1;
1312         }
1313 }
1314
1315 static struct irq_chip ioapic_chip;
1316 static struct irq_chip ir_ioapic_chip;
1317
1318 #define IOAPIC_AUTO     -1
1319 #define IOAPIC_EDGE     0
1320 #define IOAPIC_LEVEL    1
1321
1322 #ifdef CONFIG_X86_32
1323 static inline int IO_APIC_irq_trigger(int irq)
1324 {
1325         int apic, idx, pin;
1326
1327         for (apic = 0; apic < nr_ioapics; apic++) {
1328                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++) {
1329                         idx = find_irq_entry(apic, pin, mp_INT);
1330                         if ((idx != -1) && (irq == pin_2_irq(idx, apic, pin)))
1331                                 return irq_trigger(idx);
1332                 }
1333         }
1334         /*
1335          * nonexistent IRQs are edge default
1336          */
1337         return 0;
1338 }
1339 #else
1340 static inline int IO_APIC_irq_trigger(int irq)
1341 {
1342         return 1;
1343 }
1344 #endif
1345
1346 static void ioapic_register_intr(int irq, struct irq_desc *desc, unsigned long trigger)
1347 {
1348
1349         if ((trigger == IOAPIC_AUTO && IO_APIC_irq_trigger(irq)) ||
1350             trigger == IOAPIC_LEVEL)
1351                 desc->status |= IRQ_LEVEL;
1352         else
1353                 desc->status &= ~IRQ_LEVEL;
1354
1355         if (irq_remapped(irq)) {
1356                 desc->status |= IRQ_MOVE_PCNTXT;
1357                 if (trigger)
1358                         set_irq_chip_and_handler_name(irq, &ir_ioapic_chip,
1359                                                       handle_fasteoi_irq,
1360                                                      "fasteoi");
1361                 else
1362                         set_irq_chip_and_handler_name(irq, &ir_ioapic_chip,
1363                                                       handle_edge_irq, "edge");
1364                 return;
1365         }
1366
1367         if ((trigger == IOAPIC_AUTO && IO_APIC_irq_trigger(irq)) ||
1368             trigger == IOAPIC_LEVEL)
1369                 set_irq_chip_and_handler_name(irq, &ioapic_chip,
1370                                               handle_fasteoi_irq,
1371                                               "fasteoi");
1372         else
1373                 set_irq_chip_and_handler_name(irq, &ioapic_chip,
1374                                               handle_edge_irq, "edge");
1375 }
1376
1377 int setup_ioapic_entry(int apic_id, int irq,
1378                        struct IO_APIC_route_entry *entry,
1379                        unsigned int destination, int trigger,
1380                        int polarity, int vector, int pin)
1381 {
1382         /*
1383          * add it to the IO-APIC irq-routing table:
1384          */
1385         memset(entry,0,sizeof(*entry));
1386
1387         if (intr_remapping_enabled) {
1388                 struct intel_iommu *iommu = map_ioapic_to_ir(apic_id);
1389                 struct irte irte;
1390                 struct IR_IO_APIC_route_entry *ir_entry =
1391                         (struct IR_IO_APIC_route_entry *) entry;
1392                 int index;
1393
1394                 if (!iommu)
1395                         panic("No mapping iommu for ioapic %d\n", apic_id);
1396
1397                 index = alloc_irte(iommu, irq, 1);
1398                 if (index < 0)
1399                         panic("Failed to allocate IRTE for ioapic %d\n", apic_id);
1400
1401                 memset(&irte, 0, sizeof(irte));
1402
1403                 irte.present = 1;
1404                 irte.dst_mode = apic->irq_dest_mode;
1405                 /*
1406                  * Trigger mode in the IRTE will always be edge, and the
1407                  * actual level or edge trigger will be setup in the IO-APIC
1408                  * RTE. This will help simplify level triggered irq migration.
1409                  * For more details, see the comments above explainig IO-APIC
1410                  * irq migration in the presence of interrupt-remapping.
1411                  */
1412                 irte.trigger_mode = 0;
1413                 irte.dlvry_mode = apic->irq_delivery_mode;
1414                 irte.vector = vector;
1415                 irte.dest_id = IRTE_DEST(destination);
1416
1417                 /* Set source-id of interrupt request */
1418                 set_ioapic_sid(&irte, apic_id);
1419
1420                 modify_irte(irq, &irte);
1421
1422                 ir_entry->index2 = (index >> 15) & 0x1;
1423                 ir_entry->zero = 0;
1424                 ir_entry->format = 1;
1425                 ir_entry->index = (index & 0x7fff);
1426                 /*
1427                  * IO-APIC RTE will be configured with virtual vector.
1428                  * irq handler will do the explicit EOI to the io-apic.
1429                  */
1430                 ir_entry->vector = pin;
1431         } else {
1432                 entry->delivery_mode = apic->irq_delivery_mode;
1433                 entry->dest_mode = apic->irq_dest_mode;
1434                 entry->dest = destination;
1435                 entry->vector = vector;
1436         }
1437
1438         entry->mask = 0;                                /* enable IRQ */
1439         entry->trigger = trigger;
1440         entry->polarity = polarity;
1441
1442         /* Mask level triggered irqs.
1443          * Use IRQ_DELAYED_DISABLE for edge triggered irqs.
1444          */
1445         if (trigger)
1446                 entry->mask = 1;
1447         return 0;
1448 }
1449
1450 static void setup_IO_APIC_irq(int apic_id, int pin, unsigned int irq, struct irq_desc *desc,
1451                               int trigger, int polarity)
1452 {
1453         struct irq_cfg *cfg;
1454         struct IO_APIC_route_entry entry;
1455         unsigned int dest;
1456
1457         if (!IO_APIC_IRQ(irq))
1458                 return;
1459
1460         cfg = desc->chip_data;
1461
1462         if (assign_irq_vector(irq, cfg, apic->target_cpus()))
1463                 return;
1464
1465         dest = apic->cpu_mask_to_apicid_and(cfg->domain, apic->target_cpus());
1466
1467         apic_printk(APIC_VERBOSE,KERN_DEBUG
1468                     "IOAPIC[%d]: Set routing entry (%d-%d -> 0x%x -> "
1469                     "IRQ %d Mode:%i Active:%i)\n",
1470                     apic_id, mp_ioapics[apic_id].apicid, pin, cfg->vector,
1471                     irq, trigger, polarity);
1472
1473
1474         if (setup_ioapic_entry(mp_ioapics[apic_id].apicid, irq, &entry,
1475                                dest, trigger, polarity, cfg->vector, pin)) {
1476                 printk("Failed to setup ioapic entry for ioapic  %d, pin %d\n",
1477                        mp_ioapics[apic_id].apicid, pin);
1478                 __clear_irq_vector(irq, cfg);
1479                 return;
1480         }
1481
1482         ioapic_register_intr(irq, desc, trigger);
1483         if (irq < NR_IRQS_LEGACY)
1484                 disable_8259A_irq(irq);
1485
1486         ioapic_write_entry(apic_id, pin, entry);
1487 }
1488
1489 static struct {
1490         DECLARE_BITMAP(pin_programmed, MP_MAX_IOAPIC_PIN + 1);
1491 } mp_ioapic_routing[MAX_IO_APICS];
1492
1493 static void __init setup_IO_APIC_irqs(void)
1494 {
1495         int apic_id = 0, pin, idx, irq;
1496         int notcon = 0;
1497         struct irq_desc *desc;
1498         struct irq_cfg *cfg;
1499         int node = cpu_to_node(boot_cpu_id);
1500
1501         apic_printk(APIC_VERBOSE, KERN_DEBUG "init IO_APIC IRQs\n");
1502
1503 #ifdef CONFIG_ACPI
1504         if (!acpi_disabled && acpi_ioapic) {
1505                 apic_id = mp_find_ioapic(0);
1506                 if (apic_id < 0)
1507                         apic_id = 0;
1508         }
1509 #endif
1510
1511         for (pin = 0; pin < nr_ioapic_registers[apic_id]; pin++) {
1512                 idx = find_irq_entry(apic_id, pin, mp_INT);
1513                 if (idx == -1) {
1514                         if (!notcon) {
1515                                 notcon = 1;
1516                                 apic_printk(APIC_VERBOSE,
1517                                         KERN_DEBUG " %d-%d",
1518                                         mp_ioapics[apic_id].apicid, pin);
1519                         } else
1520                                 apic_printk(APIC_VERBOSE, " %d-%d",
1521                                         mp_ioapics[apic_id].apicid, pin);
1522                         continue;
1523                 }
1524                 if (notcon) {
1525                         apic_printk(APIC_VERBOSE,
1526                                 " (apicid-pin) not connected\n");
1527                         notcon = 0;
1528                 }
1529
1530                 irq = pin_2_irq(idx, apic_id, pin);
1531
1532                 /*
1533                  * Skip the timer IRQ if there's a quirk handler
1534                  * installed and if it returns 1:
1535                  */
1536                 if (apic->multi_timer_check &&
1537                                 apic->multi_timer_check(apic_id, irq))
1538                         continue;
1539
1540                 desc = irq_to_desc_alloc_node(irq, node);
1541                 if (!desc) {
1542                         printk(KERN_INFO "can not get irq_desc for %d\n", irq);
1543                         continue;
1544                 }
1545                 cfg = desc->chip_data;
1546                 add_pin_to_irq_node(cfg, node, apic_id, pin);
1547                 /*
1548                  * don't mark it in pin_programmed, so later acpi could
1549                  * set it correctly when irq < 16
1550                  */
1551                 setup_IO_APIC_irq(apic_id, pin, irq, desc,
1552                                 irq_trigger(idx), irq_polarity(idx));
1553         }
1554
1555         if (notcon)
1556                 apic_printk(APIC_VERBOSE,
1557                         " (apicid-pin) not connected\n");
1558 }
1559
1560 /*
1561  * Set up the timer pin, possibly with the 8259A-master behind.
1562  */
1563 static void __init setup_timer_IRQ0_pin(unsigned int apic_id, unsigned int pin,
1564                                         int vector)
1565 {
1566         struct IO_APIC_route_entry entry;
1567
1568         if (intr_remapping_enabled)
1569                 return;
1570
1571         memset(&entry, 0, sizeof(entry));
1572
1573         /*
1574          * We use logical delivery to get the timer IRQ
1575          * to the first CPU.
1576          */
1577         entry.dest_mode = apic->irq_dest_mode;
1578         entry.mask = 0;                 /* don't mask IRQ for edge */
1579         entry.dest = apic->cpu_mask_to_apicid(apic->target_cpus());
1580         entry.delivery_mode = apic->irq_delivery_mode;
1581         entry.polarity = 0;
1582         entry.trigger = 0;
1583         entry.vector = vector;
1584
1585         /*
1586          * The timer IRQ doesn't have to know that behind the
1587          * scene we may have a 8259A-master in AEOI mode ...
1588          */
1589         set_irq_chip_and_handler_name(0, &ioapic_chip, handle_edge_irq, "edge");
1590
1591         /*
1592          * Add it to the IO-APIC irq-routing table:
1593          */
1594         ioapic_write_entry(apic_id, pin, entry);
1595 }
1596
1597
1598 __apicdebuginit(void) print_IO_APIC(void)
1599 {
1600         int apic, i;
1601         union IO_APIC_reg_00 reg_00;
1602         union IO_APIC_reg_01 reg_01;
1603         union IO_APIC_reg_02 reg_02;
1604         union IO_APIC_reg_03 reg_03;
1605         unsigned long flags;
1606         struct irq_cfg *cfg;
1607         struct irq_desc *desc;
1608         unsigned int irq;
1609
1610         if (apic_verbosity == APIC_QUIET)
1611                 return;
1612
1613         printk(KERN_DEBUG "number of MP IRQ sources: %d.\n", mp_irq_entries);
1614         for (i = 0; i < nr_ioapics; i++)
1615                 printk(KERN_DEBUG "number of IO-APIC #%d registers: %d.\n",
1616                        mp_ioapics[i].apicid, nr_ioapic_registers[i]);
1617
1618         /*
1619          * We are a bit conservative about what we expect.  We have to
1620          * know about every hardware change ASAP.
1621          */
1622         printk(KERN_INFO "testing the IO APIC.......................\n");
1623
1624         for (apic = 0; apic < nr_ioapics; apic++) {
1625
1626         spin_lock_irqsave(&ioapic_lock, flags);
1627         reg_00.raw = io_apic_read(apic, 0);
1628         reg_01.raw = io_apic_read(apic, 1);
1629         if (reg_01.bits.version >= 0x10)
1630                 reg_02.raw = io_apic_read(apic, 2);
1631         if (reg_01.bits.version >= 0x20)
1632                 reg_03.raw = io_apic_read(apic, 3);
1633         spin_unlock_irqrestore(&ioapic_lock, flags);
1634
1635         printk("\n");
1636         printk(KERN_DEBUG "IO APIC #%d......\n", mp_ioapics[apic].apicid);
1637         printk(KERN_DEBUG ".... register #00: %08X\n", reg_00.raw);
1638         printk(KERN_DEBUG ".......    : physical APIC id: %02X\n", reg_00.bits.ID);
1639         printk(KERN_DEBUG ".......    : Delivery Type: %X\n", reg_00.bits.delivery_type);
1640         printk(KERN_DEBUG ".......    : LTS          : %X\n", reg_00.bits.LTS);
1641
1642         printk(KERN_DEBUG ".... register #01: %08X\n", *(int *)&reg_01);
1643         printk(KERN_DEBUG ".......     : max redirection entries: %04X\n", reg_01.bits.entries);
1644
1645         printk(KERN_DEBUG ".......     : PRQ implemented: %X\n", reg_01.bits.PRQ);
1646         printk(KERN_DEBUG ".......     : IO APIC version: %04X\n", reg_01.bits.version);
1647
1648         /*
1649          * Some Intel chipsets with IO APIC VERSION of 0x1? don't have reg_02,
1650          * but the value of reg_02 is read as the previous read register
1651          * value, so ignore it if reg_02 == reg_01.
1652          */
1653         if (reg_01.bits.version >= 0x10 && reg_02.raw != reg_01.raw) {
1654                 printk(KERN_DEBUG ".... register #02: %08X\n", reg_02.raw);
1655                 printk(KERN_DEBUG ".......     : arbitration: %02X\n", reg_02.bits.arbitration);
1656         }
1657
1658         /*
1659          * Some Intel chipsets with IO APIC VERSION of 0x2? don't have reg_02
1660          * or reg_03, but the value of reg_0[23] is read as the previous read
1661          * register value, so ignore it if reg_03 == reg_0[12].
1662          */
1663         if (reg_01.bits.version >= 0x20 && reg_03.raw != reg_02.raw &&
1664             reg_03.raw != reg_01.raw) {
1665                 printk(KERN_DEBUG ".... register #03: %08X\n", reg_03.raw);
1666                 printk(KERN_DEBUG ".......     : Boot DT    : %X\n", reg_03.bits.boot_DT);
1667         }
1668
1669         printk(KERN_DEBUG ".... IRQ redirection table:\n");
1670
1671         printk(KERN_DEBUG " NR Dst Mask Trig IRR Pol"
1672                           " Stat Dmod Deli Vect:   \n");
1673
1674         for (i = 0; i <= reg_01.bits.entries; i++) {
1675                 struct IO_APIC_route_entry entry;
1676
1677                 entry = ioapic_read_entry(apic, i);
1678
1679                 printk(KERN_DEBUG " %02x %03X ",
1680                         i,
1681                         entry.dest
1682                 );
1683
1684                 printk("%1d    %1d    %1d   %1d   %1d    %1d    %1d    %02X\n",
1685                         entry.mask,
1686                         entry.trigger,
1687                         entry.irr,
1688                         entry.polarity,
1689                         entry.delivery_status,
1690                         entry.dest_mode,
1691                         entry.delivery_mode,
1692                         entry.vector
1693                 );
1694         }
1695         }
1696         printk(KERN_DEBUG "IRQ to pin mappings:\n");
1697         for_each_irq_desc(irq, desc) {
1698                 struct irq_pin_list *entry;
1699
1700                 cfg = desc->chip_data;
1701                 entry = cfg->irq_2_pin;
1702                 if (!entry)
1703                         continue;
1704                 printk(KERN_DEBUG "IRQ%d ", irq);
1705                 for (;;) {
1706                         printk("-> %d:%d", entry->apic, entry->pin);
1707                         if (!entry->next)
1708                                 break;
1709                         entry = entry->next;
1710                 }
1711                 printk("\n");
1712         }
1713
1714         printk(KERN_INFO ".................................... done.\n");
1715
1716         return;
1717 }
1718
1719 __apicdebuginit(void) print_APIC_field(int base)
1720 {
1721         int i;
1722
1723         if (apic_verbosity == APIC_QUIET)
1724                 return;
1725
1726         printk(KERN_DEBUG);
1727
1728         for (i = 0; i < 8; i++)
1729                 printk(KERN_CONT "%08x", apic_read(base + i*0x10));
1730
1731         printk(KERN_CONT "\n");
1732 }
1733
1734 __apicdebuginit(void) print_local_APIC(void *dummy)
1735 {
1736         unsigned int i, v, ver, maxlvt;
1737         u64 icr;
1738
1739         if (apic_verbosity == APIC_QUIET)
1740                 return;
1741
1742         printk(KERN_DEBUG "\n");
1743         printk(KERN_DEBUG "printing local APIC contents on CPU#%d/%d:\n",
1744                 smp_processor_id(), hard_smp_processor_id());
1745         v = apic_read(APIC_ID);
1746         printk(KERN_INFO "... APIC ID:      %08x (%01x)\n", v, read_apic_id());
1747         v = apic_read(APIC_LVR);
1748         printk(KERN_INFO "... APIC VERSION: %08x\n", v);
1749         ver = GET_APIC_VERSION(v);
1750         maxlvt = lapic_get_maxlvt();
1751
1752         v = apic_read(APIC_TASKPRI);
1753         printk(KERN_DEBUG "... APIC TASKPRI: %08x (%02x)\n", v, v & APIC_TPRI_MASK);
1754
1755         if (APIC_INTEGRATED(ver)) {                     /* !82489DX */
1756                 if (!APIC_XAPIC(ver)) {
1757                         v = apic_read(APIC_ARBPRI);
1758                         printk(KERN_DEBUG "... APIC ARBPRI: %08x (%02x)\n", v,
1759                                v & APIC_ARBPRI_MASK);
1760                 }
1761                 v = apic_read(APIC_PROCPRI);
1762                 printk(KERN_DEBUG "... APIC PROCPRI: %08x\n", v);
1763         }
1764
1765         /*
1766          * Remote read supported only in the 82489DX and local APIC for
1767          * Pentium processors.
1768          */
1769         if (!APIC_INTEGRATED(ver) || maxlvt == 3) {
1770                 v = apic_read(APIC_RRR);
1771                 printk(KERN_DEBUG "... APIC RRR: %08x\n", v);
1772         }
1773
1774         v = apic_read(APIC_LDR);
1775         printk(KERN_DEBUG "... APIC LDR: %08x\n", v);
1776         if (!x2apic_enabled()) {
1777                 v = apic_read(APIC_DFR);
1778                 printk(KERN_DEBUG "... APIC DFR: %08x\n", v);
1779         }
1780         v = apic_read(APIC_SPIV);
1781         printk(KERN_DEBUG "... APIC SPIV: %08x\n", v);
1782
1783         printk(KERN_DEBUG "... APIC ISR field:\n");
1784         print_APIC_field(APIC_ISR);
1785         printk(KERN_DEBUG "... APIC TMR field:\n");
1786         print_APIC_field(APIC_TMR);
1787         printk(KERN_DEBUG "... APIC IRR field:\n");
1788         print_APIC_field(APIC_IRR);
1789
1790         if (APIC_INTEGRATED(ver)) {             /* !82489DX */
1791                 if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
1792                         apic_write(APIC_ESR, 0);
1793
1794                 v = apic_read(APIC_ESR);
1795                 printk(KERN_DEBUG "... APIC ESR: %08x\n", v);
1796         }
1797
1798         icr = apic_icr_read();
1799         printk(KERN_DEBUG "... APIC ICR: %08x\n", (u32)icr);
1800         printk(KERN_DEBUG "... APIC ICR2: %08x\n", (u32)(icr >> 32));
1801
1802         v = apic_read(APIC_LVTT);
1803         printk(KERN_DEBUG "... APIC LVTT: %08x\n", v);
1804
1805         if (maxlvt > 3) {                       /* PC is LVT#4. */
1806                 v = apic_read(APIC_LVTPC);
1807                 printk(KERN_DEBUG "... APIC LVTPC: %08x\n", v);
1808         }
1809         v = apic_read(APIC_LVT0);
1810         printk(KERN_DEBUG "... APIC LVT0: %08x\n", v);
1811         v = apic_read(APIC_LVT1);
1812         printk(KERN_DEBUG "... APIC LVT1: %08x\n", v);
1813
1814         if (maxlvt > 2) {                       /* ERR is LVT#3. */
1815                 v = apic_read(APIC_LVTERR);
1816                 printk(KERN_DEBUG "... APIC LVTERR: %08x\n", v);
1817         }
1818
1819         v = apic_read(APIC_TMICT);
1820         printk(KERN_DEBUG "... APIC TMICT: %08x\n", v);
1821         v = apic_read(APIC_TMCCT);
1822         printk(KERN_DEBUG "... APIC TMCCT: %08x\n", v);
1823         v = apic_read(APIC_TDCR);
1824         printk(KERN_DEBUG "... APIC TDCR: %08x\n", v);
1825
1826         if (boot_cpu_has(X86_FEATURE_EXTAPIC)) {
1827                 v = apic_read(APIC_EFEAT);
1828                 maxlvt = (v >> 16) & 0xff;
1829                 printk(KERN_DEBUG "... APIC EFEAT: %08x\n", v);
1830                 v = apic_read(APIC_ECTRL);
1831                 printk(KERN_DEBUG "... APIC ECTRL: %08x\n", v);
1832                 for (i = 0; i < maxlvt; i++) {
1833                         v = apic_read(APIC_EILVTn(i));
1834                         printk(KERN_DEBUG "... APIC EILVT%d: %08x\n", i, v);
1835                 }
1836         }
1837         printk("\n");
1838 }
1839
1840 __apicdebuginit(void) print_all_local_APICs(void)
1841 {
1842         int cpu;
1843
1844         preempt_disable();
1845         for_each_online_cpu(cpu)
1846                 smp_call_function_single(cpu, print_local_APIC, NULL, 1);
1847         preempt_enable();
1848 }
1849
1850 __apicdebuginit(void) print_PIC(void)
1851 {
1852         unsigned int v;
1853         unsigned long flags;
1854
1855         if (apic_verbosity == APIC_QUIET)
1856                 return;
1857
1858         printk(KERN_DEBUG "\nprinting PIC contents\n");
1859
1860         spin_lock_irqsave(&i8259A_lock, flags);
1861
1862         v = inb(0xa1) << 8 | inb(0x21);
1863         printk(KERN_DEBUG "... PIC  IMR: %04x\n", v);
1864
1865         v = inb(0xa0) << 8 | inb(0x20);
1866         printk(KERN_DEBUG "... PIC  IRR: %04x\n", v);
1867
1868         outb(0x0b,0xa0);
1869         outb(0x0b,0x20);
1870         v = inb(0xa0) << 8 | inb(0x20);
1871         outb(0x0a,0xa0);
1872         outb(0x0a,0x20);
1873
1874         spin_unlock_irqrestore(&i8259A_lock, flags);
1875
1876         printk(KERN_DEBUG "... PIC  ISR: %04x\n", v);
1877
1878         v = inb(0x4d1) << 8 | inb(0x4d0);
1879         printk(KERN_DEBUG "... PIC ELCR: %04x\n", v);
1880 }
1881
1882 __apicdebuginit(int) print_all_ICs(void)
1883 {
1884         print_PIC();
1885
1886         /* don't print out if apic is not there */
1887         if (!cpu_has_apic || disable_apic)
1888                 return 0;
1889
1890         print_all_local_APICs();
1891         print_IO_APIC();
1892
1893         return 0;
1894 }
1895
1896 fs_initcall(print_all_ICs);
1897
1898
1899 /* Where if anywhere is the i8259 connect in external int mode */
1900 static struct { int pin, apic; } ioapic_i8259 = { -1, -1 };
1901
1902 void __init enable_IO_APIC(void)
1903 {
1904         union IO_APIC_reg_01 reg_01;
1905         int i8259_apic, i8259_pin;
1906         int apic;
1907         unsigned long flags;
1908
1909         /*
1910          * The number of IO-APIC IRQ registers (== #pins):
1911          */
1912         for (apic = 0; apic < nr_ioapics; apic++) {
1913                 spin_lock_irqsave(&ioapic_lock, flags);
1914                 reg_01.raw = io_apic_read(apic, 1);
1915                 spin_unlock_irqrestore(&ioapic_lock, flags);
1916                 nr_ioapic_registers[apic] = reg_01.bits.entries+1;
1917         }
1918         for(apic = 0; apic < nr_ioapics; apic++) {
1919                 int pin;
1920                 /* See if any of the pins is in ExtINT mode */
1921                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++) {
1922                         struct IO_APIC_route_entry entry;
1923                         entry = ioapic_read_entry(apic, pin);
1924
1925                         /* If the interrupt line is enabled and in ExtInt mode
1926                          * I have found the pin where the i8259 is connected.
1927                          */
1928                         if ((entry.mask == 0) && (entry.delivery_mode == dest_ExtINT)) {
1929                                 ioapic_i8259.apic = apic;
1930                                 ioapic_i8259.pin  = pin;
1931                                 goto found_i8259;
1932                         }
1933                 }
1934         }
1935  found_i8259:
1936         /* Look to see what if the MP table has reported the ExtINT */
1937         /* If we could not find the appropriate pin by looking at the ioapic
1938          * the i8259 probably is not connected the ioapic but give the
1939          * mptable a chance anyway.
1940          */
1941         i8259_pin  = find_isa_irq_pin(0, mp_ExtINT);
1942         i8259_apic = find_isa_irq_apic(0, mp_ExtINT);
1943         /* Trust the MP table if nothing is setup in the hardware */
1944         if ((ioapic_i8259.pin == -1) && (i8259_pin >= 0)) {
1945                 printk(KERN_WARNING "ExtINT not setup in hardware but reported by MP table\n");
1946                 ioapic_i8259.pin  = i8259_pin;
1947                 ioapic_i8259.apic = i8259_apic;
1948         }
1949         /* Complain if the MP table and the hardware disagree */
1950         if (((ioapic_i8259.apic != i8259_apic) || (ioapic_i8259.pin != i8259_pin)) &&
1951                 (i8259_pin >= 0) && (ioapic_i8259.pin >= 0))
1952         {
1953                 printk(KERN_WARNING "ExtINT in hardware and MP table differ\n");
1954         }
1955
1956         /*
1957          * Do not trust the IO-APIC being empty at bootup
1958          */
1959         clear_IO_APIC();
1960 }
1961
1962 /*
1963  * Not an __init, needed by the reboot code
1964  */
1965 void disable_IO_APIC(void)
1966 {
1967         /*
1968          * Clear the IO-APIC before rebooting:
1969          */
1970         clear_IO_APIC();
1971
1972         /*
1973          * If the i8259 is routed through an IOAPIC
1974          * Put that IOAPIC in virtual wire mode
1975          * so legacy interrupts can be delivered.
1976          *
1977          * With interrupt-remapping, for now we will use virtual wire A mode,
1978          * as virtual wire B is little complex (need to configure both
1979          * IOAPIC RTE aswell as interrupt-remapping table entry).
1980          * As this gets called during crash dump, keep this simple for now.
1981          */
1982         if (ioapic_i8259.pin != -1 && !intr_remapping_enabled) {
1983                 struct IO_APIC_route_entry entry;
1984
1985                 memset(&entry, 0, sizeof(entry));
1986                 entry.mask            = 0; /* Enabled */
1987                 entry.trigger         = 0; /* Edge */
1988                 entry.irr             = 0;
1989                 entry.polarity        = 0; /* High */
1990                 entry.delivery_status = 0;
1991                 entry.dest_mode       = 0; /* Physical */
1992                 entry.delivery_mode   = dest_ExtINT; /* ExtInt */
1993                 entry.vector          = 0;
1994                 entry.dest            = read_apic_id();
1995
1996                 /*
1997                  * Add it to the IO-APIC irq-routing table:
1998                  */
1999                 ioapic_write_entry(ioapic_i8259.apic, ioapic_i8259.pin, entry);
2000         }
2001
2002         /*
2003          * Use virtual wire A mode when interrupt remapping is enabled.
2004          */
2005         if (cpu_has_apic)
2006                 disconnect_bsp_APIC(!intr_remapping_enabled &&
2007                                 ioapic_i8259.pin != -1);
2008 }
2009
2010 #ifdef CONFIG_X86_32
2011 /*
2012  * function to set the IO-APIC physical IDs based on the
2013  * values stored in the MPC table.
2014  *
2015  * by Matt Domsch <Matt_Domsch@dell.com>  Tue Dec 21 12:25:05 CST 1999
2016  */
2017
2018 static void __init setup_ioapic_ids_from_mpc(void)
2019 {
2020         union IO_APIC_reg_00 reg_00;
2021         physid_mask_t phys_id_present_map;
2022         int apic_id;
2023         int i;
2024         unsigned char old_id;
2025         unsigned long flags;
2026
2027         if (x86_quirks->setup_ioapic_ids && x86_quirks->setup_ioapic_ids())
2028                 return;
2029
2030         /*
2031          * Don't check I/O APIC IDs for xAPIC systems.  They have
2032          * no meaning without the serial APIC bus.
2033          */
2034         if (!(boot_cpu_data.x86_vendor == X86_VENDOR_INTEL)
2035                 || APIC_XAPIC(apic_version[boot_cpu_physical_apicid]))
2036                 return;
2037         /*
2038          * This is broken; anything with a real cpu count has to
2039          * circumvent this idiocy regardless.
2040          */
2041         phys_id_present_map = apic->ioapic_phys_id_map(phys_cpu_present_map);
2042
2043         /*
2044          * Set the IOAPIC ID to the value stored in the MPC table.
2045          */
2046         for (apic_id = 0; apic_id < nr_ioapics; apic_id++) {
2047
2048                 /* Read the register 0 value */
2049                 spin_lock_irqsave(&ioapic_lock, flags);
2050                 reg_00.raw = io_apic_read(apic_id, 0);
2051                 spin_unlock_irqrestore(&ioapic_lock, flags);
2052
2053                 old_id = mp_ioapics[apic_id].apicid;
2054
2055                 if (mp_ioapics[apic_id].apicid >= get_physical_broadcast()) {
2056                         printk(KERN_ERR "BIOS bug, IO-APIC#%d ID is %d in the MPC table!...\n",
2057                                 apic_id, mp_ioapics[apic_id].apicid);
2058                         printk(KERN_ERR "... fixing up to %d. (tell your hw vendor)\n",
2059                                 reg_00.bits.ID);
2060                         mp_ioapics[apic_id].apicid = reg_00.bits.ID;
2061                 }
2062
2063                 /*
2064                  * Sanity check, is the ID really free? Every APIC in a
2065                  * system must have a unique ID or we get lots of nice
2066                  * 'stuck on smp_invalidate_needed IPI wait' messages.
2067                  */
2068                 if (apic->check_apicid_used(phys_id_present_map,
2069                                         mp_ioapics[apic_id].apicid)) {
2070                         printk(KERN_ERR "BIOS bug, IO-APIC#%d ID %d is already used!...\n",
2071                                 apic_id, mp_ioapics[apic_id].apicid);
2072                         for (i = 0; i < get_physical_broadcast(); i++)
2073                                 if (!physid_isset(i, phys_id_present_map))
2074                                         break;
2075                         if (i >= get_physical_broadcast())
2076                                 panic("Max APIC ID exceeded!\n");
2077                         printk(KERN_ERR "... fixing up to %d. (tell your hw vendor)\n",
2078                                 i);
2079                         physid_set(i, phys_id_present_map);
2080                         mp_ioapics[apic_id].apicid = i;
2081                 } else {
2082                         physid_mask_t tmp;
2083                         tmp = apic->apicid_to_cpu_present(mp_ioapics[apic_id].apicid);
2084                         apic_printk(APIC_VERBOSE, "Setting %d in the "
2085                                         "phys_id_present_map\n",
2086                                         mp_ioapics[apic_id].apicid);
2087                         physids_or(phys_id_present_map, phys_id_present_map, tmp);
2088                 }
2089
2090
2091                 /*
2092                  * We need to adjust the IRQ routing table
2093                  * if the ID changed.
2094                  */
2095                 if (old_id != mp_ioapics[apic_id].apicid)
2096                         for (i = 0; i < mp_irq_entries; i++)
2097                                 if (mp_irqs[i].dstapic == old_id)
2098                                         mp_irqs[i].dstapic
2099                                                 = mp_ioapics[apic_id].apicid;
2100
2101                 /*
2102                  * Read the right value from the MPC table and
2103                  * write it into the ID register.
2104                  */
2105                 apic_printk(APIC_VERBOSE, KERN_INFO
2106                         "...changing IO-APIC physical APIC ID to %d ...",
2107                         mp_ioapics[apic_id].apicid);
2108
2109                 reg_00.bits.ID = mp_ioapics[apic_id].apicid;
2110                 spin_lock_irqsave(&ioapic_lock, flags);
2111                 io_apic_write(apic_id, 0, reg_00.raw);
2112                 spin_unlock_irqrestore(&ioapic_lock, flags);
2113
2114                 /*
2115                  * Sanity check
2116                  */
2117                 spin_lock_irqsave(&ioapic_lock, flags);
2118                 reg_00.raw = io_apic_read(apic_id, 0);
2119                 spin_unlock_irqrestore(&ioapic_lock, flags);
2120                 if (reg_00.bits.ID != mp_ioapics[apic_id].apicid)
2121                         printk("could not set ID!\n");
2122                 else
2123                         apic_printk(APIC_VERBOSE, " ok.\n");
2124         }
2125 }
2126 #endif
2127
2128 int no_timer_check __initdata;
2129
2130 static int __init notimercheck(char *s)
2131 {
2132         no_timer_check = 1;
2133         return 1;
2134 }
2135 __setup("no_timer_check", notimercheck);
2136
2137 /*
2138  * There is a nasty bug in some older SMP boards, their mptable lies
2139  * about the timer IRQ. We do the following to work around the situation:
2140  *
2141  *      - timer IRQ defaults to IO-APIC IRQ
2142  *      - if this function detects that timer IRQs are defunct, then we fall
2143  *        back to ISA timer IRQs
2144  */
2145 static int __init timer_irq_works(void)
2146 {
2147         unsigned long t1 = jiffies;
2148         unsigned long flags;
2149
2150         if (no_timer_check)
2151                 return 1;
2152
2153         local_save_flags(flags);
2154         local_irq_enable();
2155         /* Let ten ticks pass... */
2156         mdelay((10 * 1000) / HZ);
2157         local_irq_restore(flags);
2158
2159         /*
2160          * Expect a few ticks at least, to be sure some possible
2161          * glue logic does not lock up after one or two first
2162          * ticks in a non-ExtINT mode.  Also the local APIC
2163          * might have cached one ExtINT interrupt.  Finally, at
2164          * least one tick may be lost due to delays.
2165          */
2166
2167         /* jiffies wrap? */
2168         if (time_after(jiffies, t1 + 4))
2169                 return 1;
2170         return 0;
2171 }
2172
2173 /*
2174  * In the SMP+IOAPIC case it might happen that there are an unspecified
2175  * number of pending IRQ events unhandled. These cases are very rare,
2176  * so we 'resend' these IRQs via IPIs, to the same CPU. It's much
2177  * better to do it this way as thus we do not have to be aware of
2178  * 'pending' interrupts in the IRQ path, except at this point.
2179  */
2180 /*
2181  * Edge triggered needs to resend any interrupt
2182  * that was delayed but this is now handled in the device
2183  * independent code.
2184  */
2185
2186 /*
2187  * Starting up a edge-triggered IO-APIC interrupt is
2188  * nasty - we need to make sure that we get the edge.
2189  * If it is already asserted for some reason, we need
2190  * return 1 to indicate that is was pending.
2191  *
2192  * This is not complete - we should be able to fake
2193  * an edge even if it isn't on the 8259A...
2194  */
2195
2196 static unsigned int startup_ioapic_irq(unsigned int irq)
2197 {
2198         int was_pending = 0;
2199         unsigned long flags;
2200         struct irq_cfg *cfg;
2201
2202         spin_lock_irqsave(&ioapic_lock, flags);
2203         if (irq < NR_IRQS_LEGACY) {
2204                 disable_8259A_irq(irq);
2205                 if (i8259A_irq_pending(irq))
2206                         was_pending = 1;
2207         }
2208         cfg = irq_cfg(irq);
2209         __unmask_IO_APIC_irq(cfg);
2210         spin_unlock_irqrestore(&ioapic_lock, flags);
2211
2212         return was_pending;
2213 }
2214
2215 #ifdef CONFIG_X86_64
2216 static int ioapic_retrigger_irq(unsigned int irq)
2217 {
2218
2219         struct irq_cfg *cfg = irq_cfg(irq);
2220         unsigned long flags;
2221
2222         spin_lock_irqsave(&vector_lock, flags);
2223         apic->send_IPI_mask(cpumask_of(cpumask_first(cfg->domain)), cfg->vector);
2224         spin_unlock_irqrestore(&vector_lock, flags);
2225
2226         return 1;
2227 }
2228 #else
2229 static int ioapic_retrigger_irq(unsigned int irq)
2230 {
2231         apic->send_IPI_self(irq_cfg(irq)->vector);
2232
2233         return 1;
2234 }
2235 #endif
2236
2237 /*
2238  * Level and edge triggered IO-APIC interrupts need different handling,
2239  * so we use two separate IRQ descriptors. Edge triggered IRQs can be
2240  * handled with the level-triggered descriptor, but that one has slightly
2241  * more overhead. Level-triggered interrupts cannot be handled with the
2242  * edge-triggered handler, without risking IRQ storms and other ugly
2243  * races.
2244  */
2245
2246 #ifdef CONFIG_SMP
2247 static void send_cleanup_vector(struct irq_cfg *cfg)
2248 {
2249         cpumask_var_t cleanup_mask;
2250
2251         if (unlikely(!alloc_cpumask_var(&cleanup_mask, GFP_ATOMIC))) {
2252                 unsigned int i;
2253                 cfg->move_cleanup_count = 0;
2254                 for_each_cpu_and(i, cfg->old_domain, cpu_online_mask)
2255                         cfg->move_cleanup_count++;
2256                 for_each_cpu_and(i, cfg->old_domain, cpu_online_mask)
2257                         apic->send_IPI_mask(cpumask_of(i), IRQ_MOVE_CLEANUP_VECTOR);
2258         } else {
2259                 cpumask_and(cleanup_mask, cfg->old_domain, cpu_online_mask);
2260                 cfg->move_cleanup_count = cpumask_weight(cleanup_mask);
2261                 apic->send_IPI_mask(cleanup_mask, IRQ_MOVE_CLEANUP_VECTOR);
2262                 free_cpumask_var(cleanup_mask);
2263         }
2264         cfg->move_in_progress = 0;
2265 }
2266
2267 static void __target_IO_APIC_irq(unsigned int irq, unsigned int dest, struct irq_cfg *cfg)
2268 {
2269         int apic, pin;
2270         struct irq_pin_list *entry;
2271         u8 vector = cfg->vector;
2272
2273         entry = cfg->irq_2_pin;
2274         for (;;) {
2275                 unsigned int reg;
2276
2277                 if (!entry)
2278                         break;
2279
2280                 apic = entry->apic;
2281                 pin = entry->pin;
2282                 /*
2283                  * With interrupt-remapping, destination information comes
2284                  * from interrupt-remapping table entry.
2285                  */
2286                 if (!irq_remapped(irq))
2287                         io_apic_write(apic, 0x11 + pin*2, dest);
2288                 reg = io_apic_read(apic, 0x10 + pin*2);
2289                 reg &= ~IO_APIC_REDIR_VECTOR_MASK;
2290                 reg |= vector;
2291                 io_apic_modify(apic, 0x10 + pin*2, reg);
2292                 if (!entry->next)
2293                         break;
2294                 entry = entry->next;
2295         }
2296 }
2297
2298 static int
2299 assign_irq_vector(int irq, struct irq_cfg *cfg, const struct cpumask *mask);
2300
2301 /*
2302  * Either sets desc->affinity to a valid value, and returns
2303  * ->cpu_mask_to_apicid of that, or returns BAD_APICID and
2304  * leaves desc->affinity untouched.
2305  */
2306 static unsigned int
2307 set_desc_affinity(struct irq_desc *desc, const struct cpumask *mask)
2308 {
2309         struct irq_cfg *cfg;
2310         unsigned int irq;
2311
2312         if (!cpumask_intersects(mask, cpu_online_mask))
2313                 return BAD_APICID;
2314
2315         irq = desc->irq;
2316         cfg = desc->chip_data;
2317         if (assign_irq_vector(irq, cfg, mask))
2318                 return BAD_APICID;
2319
2320         cpumask_copy(desc->affinity, mask);
2321
2322         return apic->cpu_mask_to_apicid_and(desc->affinity, cfg->domain);
2323 }
2324
2325 static int
2326 set_ioapic_affinity_irq_desc(struct irq_desc *desc, const struct cpumask *mask)
2327 {
2328         struct irq_cfg *cfg;
2329         unsigned long flags;
2330         unsigned int dest;
2331         unsigned int irq;
2332         int ret = -1;
2333
2334         irq = desc->irq;
2335         cfg = desc->chip_data;
2336
2337         spin_lock_irqsave(&ioapic_lock, flags);
2338         dest = set_desc_affinity(desc, mask);
2339         if (dest != BAD_APICID) {
2340                 /* Only the high 8 bits are valid. */
2341                 dest = SET_APIC_LOGICAL_ID(dest);
2342                 __target_IO_APIC_irq(irq, dest, cfg);
2343                 ret = 0;
2344         }
2345         spin_unlock_irqrestore(&ioapic_lock, flags);
2346
2347         return ret;
2348 }
2349
2350 static int
2351 set_ioapic_affinity_irq(unsigned int irq, const struct cpumask *mask)
2352 {
2353         struct irq_desc *desc;
2354
2355         desc = irq_to_desc(irq);
2356
2357         return set_ioapic_affinity_irq_desc(desc, mask);
2358 }
2359
2360 #ifdef CONFIG_INTR_REMAP
2361
2362 /*
2363  * Migrate the IO-APIC irq in the presence of intr-remapping.
2364  *
2365  * For both level and edge triggered, irq migration is a simple atomic
2366  * update(of vector and cpu destination) of IRTE and flush the hardware cache.
2367  *
2368  * For level triggered, we eliminate the io-apic RTE modification (with the
2369  * updated vector information), by using a virtual vector (io-apic pin number).
2370  * Real vector that is used for interrupting cpu will be coming from
2371  * the interrupt-remapping table entry.
2372  */
2373 static int
2374 migrate_ioapic_irq_desc(struct irq_desc *desc, const struct cpumask *mask)
2375 {
2376         struct irq_cfg *cfg;
2377         struct irte irte;
2378         unsigned int dest;
2379         unsigned int irq;
2380         int ret = -1;
2381
2382         if (!cpumask_intersects(mask, cpu_online_mask))
2383                 return ret;
2384
2385         irq = desc->irq;
2386         if (get_irte(irq, &irte))
2387                 return ret;
2388
2389         cfg = desc->chip_data;
2390         if (assign_irq_vector(irq, cfg, mask))
2391                 return ret;
2392
2393         dest = apic->cpu_mask_to_apicid_and(cfg->domain, mask);
2394
2395         irte.vector = cfg->vector;
2396         irte.dest_id = IRTE_DEST(dest);
2397
2398         /*
2399          * Modified the IRTE and flushes the Interrupt entry cache.
2400          */
2401         modify_irte(irq, &irte);
2402
2403         if (cfg->move_in_progress)
2404                 send_cleanup_vector(cfg);
2405
2406         cpumask_copy(desc->affinity, mask);
2407
2408         return 0;
2409 }
2410
2411 /*
2412  * Migrates the IRQ destination in the process context.
2413  */
2414 static int set_ir_ioapic_affinity_irq_desc(struct irq_desc *desc,
2415                                             const struct cpumask *mask)
2416 {
2417         return migrate_ioapic_irq_desc(desc, mask);
2418 }
2419 static int set_ir_ioapic_affinity_irq(unsigned int irq,
2420                                        const struct cpumask *mask)
2421 {
2422         struct irq_desc *desc = irq_to_desc(irq);
2423
2424         return set_ir_ioapic_affinity_irq_desc(desc, mask);
2425 }
2426 #else
2427 static inline int set_ir_ioapic_affinity_irq_desc(struct irq_desc *desc,
2428                                                    const struct cpumask *mask)
2429 {
2430         return 0;
2431 }
2432 #endif
2433
2434 asmlinkage void smp_irq_move_cleanup_interrupt(void)
2435 {
2436         unsigned vector, me;
2437
2438         ack_APIC_irq();
2439         exit_idle();
2440         irq_enter();
2441
2442         me = smp_processor_id();
2443         for (vector = FIRST_EXTERNAL_VECTOR; vector < NR_VECTORS; vector++) {
2444                 unsigned int irq;
2445                 unsigned int irr;
2446                 struct irq_desc *desc;
2447                 struct irq_cfg *cfg;
2448                 irq = __get_cpu_var(vector_irq)[vector];
2449
2450                 if (irq == -1)
2451                         continue;
2452
2453                 desc = irq_to_desc(irq);
2454                 if (!desc)
2455                         continue;
2456
2457                 cfg = irq_cfg(irq);
2458                 spin_lock(&desc->lock);
2459                 if (!cfg->move_cleanup_count)
2460                         goto unlock;
2461
2462                 if (vector == cfg->vector && cpumask_test_cpu(me, cfg->domain))
2463                         goto unlock;
2464
2465                 irr = apic_read(APIC_IRR + (vector / 32 * 0x10));
2466                 /*
2467                  * Check if the vector that needs to be cleanedup is
2468                  * registered at the cpu's IRR. If so, then this is not
2469                  * the best time to clean it up. Lets clean it up in the
2470                  * next attempt by sending another IRQ_MOVE_CLEANUP_VECTOR
2471                  * to myself.
2472                  */
2473                 if (irr  & (1 << (vector % 32))) {
2474                         apic->send_IPI_self(IRQ_MOVE_CLEANUP_VECTOR);
2475                         goto unlock;
2476                 }
2477                 __get_cpu_var(vector_irq)[vector] = -1;
2478                 cfg->move_cleanup_count--;
2479 unlock:
2480                 spin_unlock(&desc->lock);
2481         }
2482
2483         irq_exit();
2484 }
2485
2486 static void irq_complete_move(struct irq_desc **descp)
2487 {
2488         struct irq_desc *desc = *descp;
2489         struct irq_cfg *cfg = desc->chip_data;
2490         unsigned vector, me;
2491
2492         if (likely(!cfg->move_in_progress))
2493                 return;
2494
2495         vector = ~get_irq_regs()->orig_ax;
2496         me = smp_processor_id();
2497
2498         if (vector == cfg->vector && cpumask_test_cpu(me, cfg->domain))
2499                 send_cleanup_vector(cfg);
2500 }
2501 #else
2502 static inline void irq_complete_move(struct irq_desc **descp) {}
2503 #endif
2504
2505 static void ack_apic_edge(unsigned int irq)
2506 {
2507         struct irq_desc *desc = irq_to_desc(irq);
2508
2509         irq_complete_move(&desc);
2510         move_native_irq(irq);
2511         ack_APIC_irq();
2512 }
2513
2514 atomic_t irq_mis_count;
2515
2516 static void ack_apic_level(unsigned int irq)
2517 {
2518         struct irq_desc *desc = irq_to_desc(irq);
2519
2520 #ifdef CONFIG_X86_32
2521         unsigned long v;
2522         int i;
2523 #endif
2524         struct irq_cfg *cfg;
2525         int do_unmask_irq = 0;
2526
2527         irq_complete_move(&desc);
2528 #ifdef CONFIG_GENERIC_PENDING_IRQ
2529         /* If we are moving the irq we need to mask it */
2530         if (unlikely(desc->status & IRQ_MOVE_PENDING)) {
2531                 do_unmask_irq = 1;
2532                 mask_IO_APIC_irq_desc(desc);
2533         }
2534 #endif
2535
2536 #ifdef CONFIG_X86_32
2537         /*
2538         * It appears there is an erratum which affects at least version 0x11
2539         * of I/O APIC (that's the 82093AA and cores integrated into various
2540         * chipsets).  Under certain conditions a level-triggered interrupt is
2541         * erroneously delivered as edge-triggered one but the respective IRR
2542         * bit gets set nevertheless.  As a result the I/O unit expects an EOI
2543         * message but it will never arrive and further interrupts are blocked
2544         * from the source.  The exact reason is so far unknown, but the
2545         * phenomenon was observed when two consecutive interrupt requests
2546         * from a given source get delivered to the same CPU and the source is
2547         * temporarily disabled in between.
2548         *
2549         * A workaround is to simulate an EOI message manually.  We achieve it
2550         * by setting the trigger mode to edge and then to level when the edge
2551         * trigger mode gets detected in the TMR of a local APIC for a
2552         * level-triggered interrupt.  We mask the source for the time of the
2553         * operation to prevent an edge-triggered interrupt escaping meanwhile.
2554         * The idea is from Manfred Spraul.  --macro
2555         */
2556         cfg = desc->chip_data;
2557         i = cfg->vector;
2558
2559         v = apic_read(APIC_TMR + ((i & ~0x1f) >> 1));
2560 #endif
2561
2562         /*
2563          * We must acknowledge the irq before we move it or the acknowledge will
2564          * not propagate properly.
2565          */
2566         ack_APIC_irq();
2567
2568         /* Now we can move and renable the irq */
2569         if (unlikely(do_unmask_irq)) {
2570                 /* Only migrate the irq if the ack has been received.
2571                  *
2572                  * On rare occasions the broadcast level triggered ack gets
2573                  * delayed going to ioapics, and if we reprogram the
2574                  * vector while Remote IRR is still set the irq will never
2575                  * fire again.
2576                  *
2577                  * To prevent this scenario we read the Remote IRR bit
2578                  * of the ioapic.  This has two effects.
2579                  * - On any sane system the read of the ioapic will
2580                  *   flush writes (and acks) going to the ioapic from
2581                  *   this cpu.
2582                  * - We get to see if the ACK has actually been delivered.
2583                  *
2584                  * Based on failed experiments of reprogramming the
2585                  * ioapic entry from outside of irq context starting
2586                  * with masking the ioapic entry and then polling until
2587                  * Remote IRR was clear before reprogramming the
2588                  * ioapic I don't trust the Remote IRR bit to be
2589                  * completey accurate.
2590                  *
2591                  * However there appears to be no other way to plug
2592                  * this race, so if the Remote IRR bit is not
2593                  * accurate and is causing problems then it is a hardware bug
2594                  * and you can go talk to the chipset vendor about it.
2595                  */
2596                 cfg = desc->chip_data;
2597                 if (!io_apic_level_ack_pending(cfg))
2598                         move_masked_irq(irq);
2599                 unmask_IO_APIC_irq_desc(desc);
2600         }
2601
2602 #ifdef CONFIG_X86_32
2603         if (!(v & (1 << (i & 0x1f)))) {
2604                 atomic_inc(&irq_mis_count);
2605                 spin_lock(&ioapic_lock);
2606                 __mask_and_edge_IO_APIC_irq(cfg);
2607                 __unmask_and_level_IO_APIC_irq(cfg);
2608                 spin_unlock(&ioapic_lock);
2609         }
2610 #endif
2611 }
2612
2613 #ifdef CONFIG_INTR_REMAP
2614 static void __eoi_ioapic_irq(unsigned int irq, struct irq_cfg *cfg)
2615 {
2616         int apic, pin;
2617         struct irq_pin_list *entry;
2618
2619         entry = cfg->irq_2_pin;
2620         for (;;) {
2621
2622                 if (!entry)
2623                         break;
2624
2625                 apic = entry->apic;
2626                 pin = entry->pin;
2627                 io_apic_eoi(apic, pin);
2628                 entry = entry->next;
2629         }
2630 }
2631
2632 static void
2633 eoi_ioapic_irq(struct irq_desc *desc)
2634 {
2635         struct irq_cfg *cfg;
2636         unsigned long flags;
2637         unsigned int irq;
2638
2639         irq = desc->irq;
2640         cfg = desc->chip_data;
2641
2642         spin_lock_irqsave(&ioapic_lock, flags);
2643         __eoi_ioapic_irq(irq, cfg);
2644         spin_unlock_irqrestore(&ioapic_lock, flags);
2645 }
2646
2647 static void ir_ack_apic_edge(unsigned int irq)
2648 {
2649         ack_APIC_irq();
2650 }
2651
2652 static void ir_ack_apic_level(unsigned int irq)
2653 {
2654         struct irq_desc *desc = irq_to_desc(irq);
2655
2656         ack_APIC_irq();
2657         eoi_ioapic_irq(desc);
2658 }
2659 #endif /* CONFIG_INTR_REMAP */
2660
2661 static struct irq_chip ioapic_chip __read_mostly = {
2662         .name           = "IO-APIC",
2663         .startup        = startup_ioapic_irq,
2664         .mask           = mask_IO_APIC_irq,
2665         .unmask         = unmask_IO_APIC_irq,
2666         .ack            = ack_apic_edge,
2667         .eoi            = ack_apic_level,
2668 #ifdef CONFIG_SMP
2669         .set_affinity   = set_ioapic_affinity_irq,
2670 #endif
2671         .retrigger      = ioapic_retrigger_irq,
2672 };
2673
2674 static struct irq_chip ir_ioapic_chip __read_mostly = {
2675         .name           = "IR-IO-APIC",
2676         .startup        = startup_ioapic_irq,
2677         .mask           = mask_IO_APIC_irq,
2678         .unmask         = unmask_IO_APIC_irq,
2679 #ifdef CONFIG_INTR_REMAP
2680         .ack            = ir_ack_apic_edge,
2681         .eoi            = ir_ack_apic_level,
2682 #ifdef CONFIG_SMP
2683         .set_affinity   = set_ir_ioapic_affinity_irq,
2684 #endif
2685 #endif
2686         .retrigger      = ioapic_retrigger_irq,
2687 };
2688
2689 static inline void init_IO_APIC_traps(void)
2690 {
2691         int irq;
2692         struct irq_desc *desc;
2693         struct irq_cfg *cfg;
2694
2695         /*
2696          * NOTE! The local APIC isn't very good at handling
2697          * multiple interrupts at the same interrupt level.
2698          * As the interrupt level is determined by taking the
2699          * vector number and shifting that right by 4, we
2700          * want to spread these out a bit so that they don't
2701          * all fall in the same interrupt level.
2702          *
2703          * Also, we've got to be careful not to trash gate
2704          * 0x80, because int 0x80 is hm, kind of importantish. ;)
2705          */
2706         for_each_irq_desc(irq, desc) {
2707                 cfg = desc->chip_data;
2708                 if (IO_APIC_IRQ(irq) && cfg && !cfg->vector) {
2709                         /*
2710                          * Hmm.. We don't have an entry for this,
2711                          * so default to an old-fashioned 8259
2712                          * interrupt if we can..
2713                          */
2714                         if (irq < NR_IRQS_LEGACY)
2715                                 make_8259A_irq(irq);
2716                         else
2717                                 /* Strange. Oh, well.. */
2718                                 desc->chip = &no_irq_chip;
2719                 }
2720         }
2721 }
2722
2723 /*
2724  * The local APIC irq-chip implementation:
2725  */
2726
2727 static void mask_lapic_irq(unsigned int irq)
2728 {
2729         unsigned long v;
2730
2731         v = apic_read(APIC_LVT0);
2732         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
2733 }
2734
2735 static void unmask_lapic_irq(unsigned int irq)
2736 {
2737         unsigned long v;
2738
2739         v = apic_read(APIC_LVT0);
2740         apic_write(APIC_LVT0, v & ~APIC_LVT_MASKED);
2741 }
2742
2743 static void ack_lapic_irq(unsigned int irq)
2744 {
2745         ack_APIC_irq();
2746 }
2747
2748 static struct irq_chip lapic_chip __read_mostly = {
2749         .name           = "local-APIC",
2750         .mask           = mask_lapic_irq,
2751         .unmask         = unmask_lapic_irq,
2752         .ack            = ack_lapic_irq,
2753 };
2754
2755 static void lapic_register_intr(int irq, struct irq_desc *desc)
2756 {
2757         desc->status &= ~IRQ_LEVEL;
2758         set_irq_chip_and_handler_name(irq, &lapic_chip, handle_edge_irq,
2759                                       "edge");
2760 }
2761
2762 static void __init setup_nmi(void)
2763 {
2764         /*
2765          * Dirty trick to enable the NMI watchdog ...
2766          * We put the 8259A master into AEOI mode and
2767          * unmask on all local APICs LVT0 as NMI.
2768          *
2769          * The idea to use the 8259A in AEOI mode ('8259A Virtual Wire')
2770          * is from Maciej W. Rozycki - so we do not have to EOI from
2771          * the NMI handler or the timer interrupt.
2772          */
2773         apic_printk(APIC_VERBOSE, KERN_INFO "activating NMI Watchdog ...");
2774
2775         enable_NMI_through_LVT0();
2776
2777         apic_printk(APIC_VERBOSE, " done.\n");
2778 }
2779
2780 /*
2781  * This looks a bit hackish but it's about the only one way of sending
2782  * a few INTA cycles to 8259As and any associated glue logic.  ICR does
2783  * not support the ExtINT mode, unfortunately.  We need to send these
2784  * cycles as some i82489DX-based boards have glue logic that keeps the
2785  * 8259A interrupt line asserted until INTA.  --macro
2786  */
2787 static inline void __init unlock_ExtINT_logic(void)
2788 {
2789         int apic, pin, i;
2790         struct IO_APIC_route_entry entry0, entry1;
2791         unsigned char save_control, save_freq_select;
2792
2793         pin  = find_isa_irq_pin(8, mp_INT);
2794         if (pin == -1) {
2795                 WARN_ON_ONCE(1);
2796                 return;
2797         }
2798         apic = find_isa_irq_apic(8, mp_INT);
2799         if (apic == -1) {
2800                 WARN_ON_ONCE(1);
2801                 return;
2802         }
2803
2804         entry0 = ioapic_read_entry(apic, pin);
2805         clear_IO_APIC_pin(apic, pin);
2806
2807         memset(&entry1, 0, sizeof(entry1));
2808
2809         entry1.dest_mode = 0;                   /* physical delivery */
2810         entry1.mask = 0;                        /* unmask IRQ now */
2811         entry1.dest = hard_smp_processor_id();
2812         entry1.delivery_mode = dest_ExtINT;
2813         entry1.polarity = entry0.polarity;
2814         entry1.trigger = 0;
2815         entry1.vector = 0;
2816
2817         ioapic_write_entry(apic, pin, entry1);
2818
2819         save_control = CMOS_READ(RTC_CONTROL);
2820         save_freq_select = CMOS_READ(RTC_FREQ_SELECT);
2821         CMOS_WRITE((save_freq_select & ~RTC_RATE_SELECT) | 0x6,
2822                    RTC_FREQ_SELECT);
2823         CMOS_WRITE(save_control | RTC_PIE, RTC_CONTROL);
2824
2825         i = 100;
2826         while (i-- > 0) {
2827                 mdelay(10);
2828                 if ((CMOS_READ(RTC_INTR_FLAGS) & RTC_PF) == RTC_PF)
2829                         i -= 10;
2830         }
2831
2832         CMOS_WRITE(save_control, RTC_CONTROL);
2833         CMOS_WRITE(save_freq_select, RTC_FREQ_SELECT);
2834         clear_IO_APIC_pin(apic, pin);
2835
2836         ioapic_write_entry(apic, pin, entry0);
2837 }
2838
2839 static int disable_timer_pin_1 __initdata;
2840 /* Actually the next is obsolete, but keep it for paranoid reasons -AK */
2841 static int __init disable_timer_pin_setup(char *arg)
2842 {
2843         disable_timer_pin_1 = 1;
2844         return 0;
2845 }
2846 early_param("disable_timer_pin_1", disable_timer_pin_setup);
2847
2848 int timer_through_8259 __initdata;
2849
2850 /*
2851  * This code may look a bit paranoid, but it's supposed to cooperate with
2852  * a wide range of boards and BIOS bugs.  Fortunately only the timer IRQ
2853  * is so screwy.  Thanks to Brian Perkins for testing/hacking this beast
2854  * fanatically on his truly buggy board.
2855  *
2856  * FIXME: really need to revamp this for all platforms.
2857  */
2858 static inline void __init check_timer(void)
2859 {
2860         struct irq_desc *desc = irq_to_desc(0);
2861         struct irq_cfg *cfg = desc->chip_data;
2862         int node = cpu_to_node(boot_cpu_id);
2863         int apic1, pin1, apic2, pin2;
2864         unsigned long flags;
2865         int no_pin1 = 0;
2866
2867         local_irq_save(flags);
2868
2869         /*
2870          * get/set the timer IRQ vector:
2871          */
2872         disable_8259A_irq(0);
2873         assign_irq_vector(0, cfg, apic->target_cpus());
2874
2875         /*
2876          * As IRQ0 is to be enabled in the 8259A, the virtual
2877          * wire has to be disabled in the local APIC.  Also
2878          * timer interrupts need to be acknowledged manually in
2879          * the 8259A for the i82489DX when using the NMI
2880          * watchdog as that APIC treats NMIs as level-triggered.
2881          * The AEOI mode will finish them in the 8259A
2882          * automatically.
2883          */
2884         apic_write(APIC_LVT0, APIC_LVT_MASKED | APIC_DM_EXTINT);
2885         init_8259A(1);
2886 #ifdef CONFIG_X86_32
2887         {
2888                 unsigned int ver;
2889
2890                 ver = apic_read(APIC_LVR);
2891                 ver = GET_APIC_VERSION(ver);
2892                 timer_ack = (nmi_watchdog == NMI_IO_APIC && !APIC_INTEGRATED(ver));
2893         }
2894 #endif
2895
2896         pin1  = find_isa_irq_pin(0, mp_INT);
2897         apic1 = find_isa_irq_apic(0, mp_INT);
2898         pin2  = ioapic_i8259.pin;
2899         apic2 = ioapic_i8259.apic;
2900
2901         apic_printk(APIC_QUIET, KERN_INFO "..TIMER: vector=0x%02X "
2902                     "apic1=%d pin1=%d apic2=%d pin2=%d\n",
2903                     cfg->vector, apic1, pin1, apic2, pin2);
2904
2905         /*
2906          * Some BIOS writers are clueless and report the ExtINTA
2907          * I/O APIC input from the cascaded 8259A as the timer
2908          * interrupt input.  So just in case, if only one pin
2909          * was found above, try it both directly and through the
2910          * 8259A.
2911          */
2912         if (pin1 == -1) {
2913                 if (intr_remapping_enabled)
2914                         panic("BIOS bug: timer not connected to IO-APIC");
2915                 pin1 = pin2;
2916                 apic1 = apic2;
2917                 no_pin1 = 1;
2918         } else if (pin2 == -1) {
2919                 pin2 = pin1;
2920                 apic2 = apic1;
2921         }
2922
2923         if (pin1 != -1) {
2924                 /*
2925                  * Ok, does IRQ0 through the IOAPIC work?
2926                  */
2927                 if (no_pin1) {
2928                         add_pin_to_irq_node(cfg, node, apic1, pin1);
2929                         setup_timer_IRQ0_pin(apic1, pin1, cfg->vector);
2930                 } else {
2931                         /* for edge trigger, setup_IO_APIC_irq already
2932                          * leave it unmasked.
2933                          * so only need to unmask if it is level-trigger
2934                          * do we really have level trigger timer?
2935                          */
2936                         int idx;
2937                         idx = find_irq_entry(apic1, pin1, mp_INT);
2938                         if (idx != -1 && irq_trigger(idx))
2939                                 unmask_IO_APIC_irq_desc(desc);
2940                 }
2941                 if (timer_irq_works()) {
2942                         if (nmi_watchdog == NMI_IO_APIC) {
2943                                 setup_nmi();
2944                                 enable_8259A_irq(0);
2945                         }
2946                         if (disable_timer_pin_1 > 0)
2947                                 clear_IO_APIC_pin(0, pin1);
2948                         goto out;
2949                 }
2950                 if (intr_remapping_enabled)
2951                         panic("timer doesn't work through Interrupt-remapped IO-APIC");
2952                 local_irq_disable();
2953                 clear_IO_APIC_pin(apic1, pin1);
2954                 if (!no_pin1)
2955                         apic_printk(APIC_QUIET, KERN_ERR "..MP-BIOS bug: "
2956                                     "8254 timer not connected to IO-APIC\n");
2957
2958                 apic_printk(APIC_QUIET, KERN_INFO "...trying to set up timer "
2959                             "(IRQ0) through the 8259A ...\n");
2960                 apic_printk(APIC_QUIET, KERN_INFO
2961                             "..... (found apic %d pin %d) ...\n", apic2, pin2);
2962                 /*
2963                  * legacy devices should be connected to IO APIC #0
2964                  */
2965                 replace_pin_at_irq_node(cfg, node, apic1, pin1, apic2, pin2);
2966                 setup_timer_IRQ0_pin(apic2, pin2, cfg->vector);
2967                 enable_8259A_irq(0);
2968                 if (timer_irq_works()) {
2969                         apic_printk(APIC_QUIET, KERN_INFO "....... works.\n");
2970                         timer_through_8259 = 1;
2971                         if (nmi_watchdog == NMI_IO_APIC) {
2972                                 disable_8259A_irq(0);
2973                                 setup_nmi();
2974                                 enable_8259A_irq(0);
2975                         }
2976                         goto out;
2977                 }
2978                 /*
2979                  * Cleanup, just in case ...
2980                  */
2981                 local_irq_disable();
2982                 disable_8259A_irq(0);
2983                 clear_IO_APIC_pin(apic2, pin2);
2984                 apic_printk(APIC_QUIET, KERN_INFO "....... failed.\n");
2985         }
2986
2987         if (nmi_watchdog == NMI_IO_APIC) {
2988                 apic_printk(APIC_QUIET, KERN_WARNING "timer doesn't work "
2989                             "through the IO-APIC - disabling NMI Watchdog!\n");
2990                 nmi_watchdog = NMI_NONE;
2991         }
2992 #ifdef CONFIG_X86_32
2993         timer_ack = 0;
2994 #endif
2995
2996         apic_printk(APIC_QUIET, KERN_INFO
2997                     "...trying to set up timer as Virtual Wire IRQ...\n");
2998
2999         lapic_register_intr(0, desc);
3000         apic_write(APIC_LVT0, APIC_DM_FIXED | cfg->vector);     /* Fixed mode */
3001         enable_8259A_irq(0);
3002
3003         if (timer_irq_works()) {
3004                 apic_printk(APIC_QUIET, KERN_INFO "..... works.\n");
3005                 goto out;
3006         }
3007         local_irq_disable();
3008         disable_8259A_irq(0);
3009         apic_write(APIC_LVT0, APIC_LVT_MASKED | APIC_DM_FIXED | cfg->vector);
3010         apic_printk(APIC_QUIET, KERN_INFO "..... failed.\n");
3011
3012         apic_printk(APIC_QUIET, KERN_INFO
3013                     "...trying to set up timer as ExtINT IRQ...\n");
3014
3015         init_8259A(0);
3016         make_8259A_irq(0);
3017         apic_write(APIC_LVT0, APIC_DM_EXTINT);
3018
3019         unlock_ExtINT_logic();
3020
3021         if (timer_irq_works()) {
3022                 apic_printk(APIC_QUIET, KERN_INFO "..... works.\n");
3023                 goto out;
3024         }
3025         local_irq_disable();
3026         apic_printk(APIC_QUIET, KERN_INFO "..... failed :(.\n");
3027         panic("IO-APIC + timer doesn't work!  Boot with apic=debug and send a "
3028                 "report.  Then try booting with the 'noapic' option.\n");
3029 out:
3030         local_irq_restore(flags);
3031 }
3032
3033 /*
3034  * Traditionally ISA IRQ2 is the cascade IRQ, and is not available
3035  * to devices.  However there may be an I/O APIC pin available for
3036  * this interrupt regardless.  The pin may be left unconnected, but
3037  * typically it will be reused as an ExtINT cascade interrupt for
3038  * the master 8259A.  In the MPS case such a pin will normally be
3039  * reported as an ExtINT interrupt in the MP table.  With ACPI
3040  * there is no provision for ExtINT interrupts, and in the absence
3041  * of an override it would be treated as an ordinary ISA I/O APIC
3042  * interrupt, that is edge-triggered and unmasked by default.  We
3043  * used to do this, but it caused problems on some systems because
3044  * of the NMI watchdog and sometimes IRQ0 of the 8254 timer using
3045  * the same ExtINT cascade interrupt to drive the local APIC of the
3046  * bootstrap processor.  Therefore we refrain from routing IRQ2 to
3047  * the I/O APIC in all cases now.  No actual device should request
3048  * it anyway.  --macro
3049  */
3050 #define PIC_IRQS        (1 << PIC_CASCADE_IR)
3051
3052 void __init setup_IO_APIC(void)
3053 {
3054
3055         /*
3056          * calling enable_IO_APIC() is moved to setup_local_APIC for BP
3057          */
3058
3059         io_apic_irqs = ~PIC_IRQS;
3060
3061         apic_printk(APIC_VERBOSE, "ENABLING IO-APIC IRQs\n");
3062         /*
3063          * Set up IO-APIC IRQ routing.
3064          */
3065 #ifdef CONFIG_X86_32
3066         if (!acpi_ioapic)
3067                 setup_ioapic_ids_from_mpc();
3068 #endif
3069         sync_Arb_IDs();
3070         setup_IO_APIC_irqs();
3071         init_IO_APIC_traps();
3072         check_timer();
3073 }
3074
3075 /*
3076  *      Called after all the initialization is done. If we didnt find any
3077  *      APIC bugs then we can allow the modify fast path
3078  */
3079
3080 static int __init io_apic_bug_finalize(void)
3081 {
3082         if (sis_apic_bug == -1)
3083                 sis_apic_bug = 0;
3084         return 0;
3085 }
3086
3087 late_initcall(io_apic_bug_finalize);
3088
3089 struct sysfs_ioapic_data {
3090         struct sys_device dev;
3091         struct IO_APIC_route_entry entry[0];
3092 };
3093 static struct sysfs_ioapic_data * mp_ioapic_data[MAX_IO_APICS];
3094
3095 static int ioapic_suspend(struct sys_device *dev, pm_message_t state)
3096 {
3097         struct IO_APIC_route_entry *entry;
3098         struct sysfs_ioapic_data *data;
3099         int i;
3100
3101         data = container_of(dev, struct sysfs_ioapic_data, dev);
3102         entry = data->entry;
3103         for (i = 0; i < nr_ioapic_registers[dev->id]; i ++, entry ++ )
3104                 *entry = ioapic_read_entry(dev->id, i);
3105
3106         return 0;
3107 }
3108
3109 static int ioapic_resume(struct sys_device *dev)
3110 {
3111         struct IO_APIC_route_entry *entry;
3112         struct sysfs_ioapic_data *data;
3113         unsigned long flags;
3114         union IO_APIC_reg_00 reg_00;
3115         int i;
3116
3117         data = container_of(dev, struct sysfs_ioapic_data, dev);
3118         entry = data->entry;
3119
3120         spin_lock_irqsave(&ioapic_lock, flags);
3121         reg_00.raw = io_apic_read(dev->id, 0);
3122         if (reg_00.bits.ID != mp_ioapics[dev->id].apicid) {
3123                 reg_00.bits.ID = mp_ioapics[dev->id].apicid;
3124                 io_apic_write(dev->id, 0, reg_00.raw);
3125         }
3126         spin_unlock_irqrestore(&ioapic_lock, flags);
3127         for (i = 0; i < nr_ioapic_registers[dev->id]; i++)
3128                 ioapic_write_entry(dev->id, i, entry[i]);
3129
3130         return 0;
3131 }
3132
3133 static struct sysdev_class ioapic_sysdev_class = {
3134         .name = "ioapic",
3135         .suspend = ioapic_suspend,
3136         .resume = ioapic_resume,
3137 };
3138
3139 static int __init ioapic_init_sysfs(void)
3140 {
3141         struct sys_device * dev;
3142         int i, size, error;
3143
3144         error = sysdev_class_register(&ioapic_sysdev_class);
3145         if (error)
3146                 return error;
3147
3148         for (i = 0; i < nr_ioapics; i++ ) {
3149                 size = sizeof(struct sys_device) + nr_ioapic_registers[i]
3150                         * sizeof(struct IO_APIC_route_entry);
3151                 mp_ioapic_data[i] = kzalloc(size, GFP_KERNEL);
3152                 if (!mp_ioapic_data[i]) {
3153                         printk(KERN_ERR "Can't suspend/resume IOAPIC %d\n", i);
3154                         continue;
3155                 }
3156                 dev = &mp_ioapic_data[i]->dev;
3157                 dev->id = i;
3158                 dev->cls = &ioapic_sysdev_class;
3159                 error = sysdev_register(dev);
3160                 if (error) {
3161                         kfree(mp_ioapic_data[i]);
3162                         mp_ioapic_data[i] = NULL;
3163                         printk(KERN_ERR "Can't suspend/resume IOAPIC %d\n", i);
3164                         continue;
3165                 }
3166         }
3167
3168         return 0;
3169 }
3170
3171 device_initcall(ioapic_init_sysfs);
3172
3173 static int nr_irqs_gsi = NR_IRQS_LEGACY;
3174 /*
3175  * Dynamic irq allocate and deallocation
3176  */
3177 unsigned int create_irq_nr(unsigned int irq_want, int node)
3178 {
3179         /* Allocate an unused irq */
3180         unsigned int irq;
3181         unsigned int new;
3182         unsigned long flags;
3183         struct irq_cfg *cfg_new = NULL;
3184         struct irq_desc *desc_new = NULL;
3185
3186         irq = 0;
3187         if (irq_want < nr_irqs_gsi)
3188                 irq_want = nr_irqs_gsi;
3189
3190         spin_lock_irqsave(&vector_lock, flags);
3191         for (new = irq_want; new < nr_irqs; new++) {
3192                 desc_new = irq_to_desc_alloc_node(new, node);
3193                 if (!desc_new) {
3194                         printk(KERN_INFO "can not get irq_desc for %d\n", new);
3195                         continue;
3196                 }
3197                 cfg_new = desc_new->chip_data;
3198
3199                 if (cfg_new->vector != 0)
3200                         continue;
3201
3202                 desc_new = move_irq_desc(desc_new, node);
3203
3204                 if (__assign_irq_vector(new, cfg_new, apic->target_cpus()) == 0)
3205                         irq = new;
3206                 break;
3207         }
3208         spin_unlock_irqrestore(&vector_lock, flags);
3209
3210         if (irq > 0) {
3211                 dynamic_irq_init(irq);
3212                 /* restore it, in case dynamic_irq_init clear it */
3213                 if (desc_new)
3214                         desc_new->chip_data = cfg_new;
3215         }
3216         return irq;
3217 }
3218
3219 int create_irq(void)
3220 {
3221         int node = cpu_to_node(boot_cpu_id);
3222         unsigned int irq_want;
3223         int irq;
3224
3225         irq_want = nr_irqs_gsi;
3226         irq = create_irq_nr(irq_want, node);
3227
3228         if (irq == 0)
3229                 irq = -1;
3230
3231         return irq;
3232 }
3233
3234 void destroy_irq(unsigned int irq)
3235 {
3236         unsigned long flags;
3237         struct irq_cfg *cfg;
3238         struct irq_desc *desc;
3239
3240         /* store it, in case dynamic_irq_cleanup clear it */
3241         desc = irq_to_desc(irq);
3242         cfg = desc->chip_data;
3243         dynamic_irq_cleanup(irq);
3244         /* connect back irq_cfg */
3245         if (desc)
3246                 desc->chip_data = cfg;
3247
3248         free_irte(irq);
3249         spin_lock_irqsave(&vector_lock, flags);
3250         __clear_irq_vector(irq, cfg);
3251         spin_unlock_irqrestore(&vector_lock, flags);
3252 }
3253
3254 /*
3255  * MSI message composition
3256  */
3257 #ifdef CONFIG_PCI_MSI
3258 static int msi_compose_msg(struct pci_dev *pdev, unsigned int irq, struct msi_msg *msg)
3259 {
3260         struct irq_cfg *cfg;
3261         int err;
3262         unsigned dest;
3263
3264         if (disable_apic)
3265                 return -ENXIO;
3266
3267         cfg = irq_cfg(irq);
3268         err = assign_irq_vector(irq, cfg, apic->target_cpus());
3269         if (err)
3270                 return err;
3271
3272         dest = apic->cpu_mask_to_apicid_and(cfg->domain, apic->target_cpus());
3273
3274         if (irq_remapped(irq)) {
3275                 struct irte irte;
3276                 int ir_index;
3277                 u16 sub_handle;
3278
3279                 ir_index = map_irq_to_irte_handle(irq, &sub_handle);
3280                 BUG_ON(ir_index == -1);
3281
3282                 memset (&irte, 0, sizeof(irte));
3283
3284                 irte.present = 1;
3285                 irte.dst_mode = apic->irq_dest_mode;
3286                 irte.trigger_mode = 0; /* edge */
3287                 irte.dlvry_mode = apic->irq_delivery_mode;
3288                 irte.vector = cfg->vector;
3289                 irte.dest_id = IRTE_DEST(dest);
3290
3291                 /* Set source-id of interrupt request */
3292                 set_msi_sid(&irte, pdev);
3293
3294                 modify_irte(irq, &irte);
3295
3296                 msg->address_hi = MSI_ADDR_BASE_HI;
3297                 msg->data = sub_handle;
3298                 msg->address_lo = MSI_ADDR_BASE_LO | MSI_ADDR_IR_EXT_INT |
3299                                   MSI_ADDR_IR_SHV |
3300                                   MSI_ADDR_IR_INDEX1(ir_index) |
3301                                   MSI_ADDR_IR_INDEX2(ir_index);
3302         } else {
3303                 if (x2apic_enabled())
3304                         msg->address_hi = MSI_ADDR_BASE_HI |
3305                                           MSI_ADDR_EXT_DEST_ID(dest);
3306                 else
3307                         msg->address_hi = MSI_ADDR_BASE_HI;
3308
3309                 msg->address_lo =
3310                         MSI_ADDR_BASE_LO |
3311                         ((apic->irq_dest_mode == 0) ?
3312                                 MSI_ADDR_DEST_MODE_PHYSICAL:
3313                                 MSI_ADDR_DEST_MODE_LOGICAL) |
3314                         ((apic->irq_delivery_mode != dest_LowestPrio) ?
3315                                 MSI_ADDR_REDIRECTION_CPU:
3316                                 MSI_ADDR_REDIRECTION_LOWPRI) |
3317                         MSI_ADDR_DEST_ID(dest);
3318
3319                 msg->data =
3320                         MSI_DATA_TRIGGER_EDGE |
3321                         MSI_DATA_LEVEL_ASSERT |
3322                         ((apic->irq_delivery_mode != dest_LowestPrio) ?
3323                                 MSI_DATA_DELIVERY_FIXED:
3324                                 MSI_DATA_DELIVERY_LOWPRI) |
3325                         MSI_DATA_VECTOR(cfg->vector);
3326         }
3327         return err;
3328 }
3329
3330 #ifdef CONFIG_SMP
3331 static int set_msi_irq_affinity(unsigned int irq, const struct cpumask *mask)
3332 {
3333         struct irq_desc *desc = irq_to_desc(irq);
3334         struct irq_cfg *cfg;
3335         struct msi_msg msg;
3336         unsigned int dest;
3337
3338         dest = set_desc_affinity(desc, mask);
3339         if (dest == BAD_APICID)
3340                 return -1;
3341
3342         cfg = desc->chip_data;
3343
3344         read_msi_msg_desc(desc, &msg);
3345
3346         msg.data &= ~MSI_DATA_VECTOR_MASK;
3347         msg.data |= MSI_DATA_VECTOR(cfg->vector);
3348         msg.address_lo &= ~MSI_ADDR_DEST_ID_MASK;
3349         msg.address_lo |= MSI_ADDR_DEST_ID(dest);
3350
3351         write_msi_msg_desc(desc, &msg);
3352
3353         return 0;
3354 }
3355 #ifdef CONFIG_INTR_REMAP
3356 /*
3357  * Migrate the MSI irq to another cpumask. This migration is
3358  * done in the process context using interrupt-remapping hardware.
3359  */
3360 static int
3361 ir_set_msi_irq_affinity(unsigned int irq, const struct cpumask *mask)
3362 {
3363         struct irq_desc *desc = irq_to_desc(irq);
3364         struct irq_cfg *cfg = desc->chip_data;
3365         unsigned int dest;
3366         struct irte irte;
3367
3368         if (get_irte(irq, &irte))
3369                 return -1;
3370
3371         dest = set_desc_affinity(desc, mask);
3372         if (dest == BAD_APICID)
3373                 return -1;
3374
3375         irte.vector = cfg->vector;
3376         irte.dest_id = IRTE_DEST(dest);
3377
3378         /*
3379          * atomically update the IRTE with the new destination and vector.
3380          */
3381         modify_irte(irq, &irte);
3382
3383         /*
3384          * After this point, all the interrupts will start arriving
3385          * at the new destination. So, time to cleanup the previous
3386          * vector allocation.
3387          */
3388         if (cfg->move_in_progress)
3389                 send_cleanup_vector(cfg);
3390
3391         return 0;
3392 }
3393
3394 #endif
3395 #endif /* CONFIG_SMP */
3396
3397 /*
3398  * IRQ Chip for MSI PCI/PCI-X/PCI-Express Devices,
3399  * which implement the MSI or MSI-X Capability Structure.
3400  */
3401 static struct irq_chip msi_chip = {
3402         .name           = "PCI-MSI",
3403         .unmask         = unmask_msi_irq,
3404         .mask           = mask_msi_irq,
3405         .ack            = ack_apic_edge,
3406 #ifdef CONFIG_SMP
3407         .set_affinity   = set_msi_irq_affinity,
3408 #endif
3409         .retrigger      = ioapic_retrigger_irq,
3410 };
3411
3412 static struct irq_chip msi_ir_chip = {
3413         .name           = "IR-PCI-MSI",
3414         .unmask         = unmask_msi_irq,
3415         .mask           = mask_msi_irq,
3416 #ifdef CONFIG_INTR_REMAP
3417         .ack            = ir_ack_apic_edge,
3418 #ifdef CONFIG_SMP
3419         .set_affinity   = ir_set_msi_irq_affinity,
3420 #endif
3421 #endif
3422         .retrigger      = ioapic_retrigger_irq,
3423 };
3424
3425 /*
3426  * Map the PCI dev to the corresponding remapping hardware unit
3427  * and allocate 'nvec' consecutive interrupt-remapping table entries
3428  * in it.
3429  */
3430 static int msi_alloc_irte(struct pci_dev *dev, int irq, int nvec)
3431 {
3432         struct intel_iommu *iommu;
3433         int index;
3434
3435         iommu = map_dev_to_ir(dev);
3436         if (!iommu) {
3437                 printk(KERN_ERR
3438                        "Unable to map PCI %s to iommu\n", pci_name(dev));
3439                 return -ENOENT;
3440         }
3441
3442         index = alloc_irte(iommu, irq, nvec);
3443         if (index < 0) {
3444                 printk(KERN_ERR
3445                        "Unable to allocate %d IRTE for PCI %s\n", nvec,
3446                        pci_name(dev));
3447                 return -ENOSPC;
3448         }
3449         return index;
3450 }
3451
3452 static int setup_msi_irq(struct pci_dev *dev, struct msi_desc *msidesc, int irq)
3453 {
3454         int ret;
3455         struct msi_msg msg;
3456
3457         ret = msi_compose_msg(dev, irq, &msg);
3458         if (ret < 0)
3459                 return ret;
3460
3461         set_irq_msi(irq, msidesc);
3462         write_msi_msg(irq, &msg);
3463
3464         if (irq_remapped(irq)) {
3465                 struct irq_desc *desc = irq_to_desc(irq);
3466                 /*
3467                  * irq migration in process context
3468                  */
3469                 desc->status |= IRQ_MOVE_PCNTXT;
3470                 set_irq_chip_and_handler_name(irq, &msi_ir_chip, handle_edge_irq, "edge");
3471         } else
3472                 set_irq_chip_and_handler_name(irq, &msi_chip, handle_edge_irq, "edge");
3473
3474         dev_printk(KERN_DEBUG, &dev->dev, "irq %d for MSI/MSI-X\n", irq);
3475
3476         return 0;
3477 }
3478
3479 int arch_setup_msi_irqs(struct pci_dev *dev, int nvec, int type)
3480 {
3481         unsigned int irq;
3482         int ret, sub_handle;
3483         struct msi_desc *msidesc;
3484         unsigned int irq_want;
3485         struct intel_iommu *iommu = NULL;
3486         int index = 0;
3487         int node;
3488
3489         /* x86 doesn't support multiple MSI yet */
3490         if (type == PCI_CAP_ID_MSI && nvec > 1)
3491                 return 1;
3492
3493         node = dev_to_node(&dev->dev);
3494         irq_want = nr_irqs_gsi;
3495         sub_handle = 0;
3496         list_for_each_entry(msidesc, &dev->msi_list, list) {
3497                 irq = create_irq_nr(irq_want, node);
3498                 if (irq == 0)
3499                         return -1;
3500                 irq_want = irq + 1;
3501                 if (!intr_remapping_enabled)
3502                         goto no_ir;
3503
3504                 if (!sub_handle) {
3505                         /*
3506                          * allocate the consecutive block of IRTE's
3507                          * for 'nvec'
3508                          */
3509                         index = msi_alloc_irte(dev, irq, nvec);
3510                         if (index < 0) {
3511                                 ret = index;
3512                                 goto error;
3513                         }
3514                 } else {
3515                         iommu = map_dev_to_ir(dev);
3516                         if (!iommu) {
3517                                 ret = -ENOENT;
3518                                 goto error;
3519                         }
3520                         /*
3521                          * setup the mapping between the irq and the IRTE
3522                          * base index, the sub_handle pointing to the
3523                          * appropriate interrupt remap table entry.
3524                          */
3525                         set_irte_irq(irq, iommu, index, sub_handle);
3526                 }
3527 no_ir:
3528                 ret = setup_msi_irq(dev, msidesc, irq);
3529                 if (ret < 0)
3530                         goto error;
3531                 sub_handle++;
3532         }
3533         return 0;
3534
3535 error:
3536         destroy_irq(irq);
3537         return ret;
3538 }
3539
3540 void arch_teardown_msi_irq(unsigned int irq)
3541 {
3542         destroy_irq(irq);
3543 }
3544
3545 #if defined (CONFIG_DMAR) || defined (CONFIG_INTR_REMAP)
3546 #ifdef CONFIG_SMP
3547 static int dmar_msi_set_affinity(unsigned int irq, const struct cpumask *mask)
3548 {
3549         struct irq_desc *desc = irq_to_desc(irq);
3550         struct irq_cfg *cfg;
3551         struct msi_msg msg;
3552         unsigned int dest;
3553
3554         dest = set_desc_affinity(desc, mask);
3555         if (dest == BAD_APICID)
3556                 return -1;
3557
3558         cfg = desc->chip_data;
3559
3560         dmar_msi_read(irq, &msg);
3561
3562         msg.data &= ~MSI_DATA_VECTOR_MASK;
3563         msg.data |= MSI_DATA_VECTOR(cfg->vector);
3564         msg.address_lo &= ~MSI_ADDR_DEST_ID_MASK;
3565         msg.address_lo |= MSI_ADDR_DEST_ID(dest);
3566
3567         dmar_msi_write(irq, &msg);
3568
3569         return 0;
3570 }
3571
3572 #endif /* CONFIG_SMP */
3573
3574 static struct irq_chip dmar_msi_type = {
3575         .name = "DMAR_MSI",
3576         .unmask = dmar_msi_unmask,
3577         .mask = dmar_msi_mask,
3578         .ack = ack_apic_edge,
3579 #ifdef CONFIG_SMP
3580         .set_affinity = dmar_msi_set_affinity,
3581 #endif
3582         .retrigger = ioapic_retrigger_irq,
3583 };
3584
3585 int arch_setup_dmar_msi(unsigned int irq)
3586 {
3587         int ret;
3588         struct msi_msg msg;
3589
3590         ret = msi_compose_msg(NULL, irq, &msg);
3591         if (ret < 0)
3592                 return ret;
3593         dmar_msi_write(irq, &msg);
3594         set_irq_chip_and_handler_name(irq, &dmar_msi_type, handle_edge_irq,
3595                 "edge");
3596         return 0;
3597 }
3598 #endif
3599
3600 #ifdef CONFIG_HPET_TIMER
3601
3602 #ifdef CONFIG_SMP
3603 static int hpet_msi_set_affinity(unsigned int irq, const struct cpumask *mask)
3604 {
3605         struct irq_desc *desc = irq_to_desc(irq);
3606         struct irq_cfg *cfg;
3607         struct msi_msg msg;
3608         unsigned int dest;
3609
3610         dest = set_desc_affinity(desc, mask);
3611         if (dest == BAD_APICID)
3612                 return -1;
3613
3614         cfg = desc->chip_data;
3615
3616         hpet_msi_read(irq, &msg);
3617
3618         msg.data &= ~MSI_DATA_VECTOR_MASK;
3619         msg.data |= MSI_DATA_VECTOR(cfg->vector);
3620         msg.address_lo &= ~MSI_ADDR_DEST_ID_MASK;
3621         msg.address_lo |= MSI_ADDR_DEST_ID(dest);
3622
3623         hpet_msi_write(irq, &msg);
3624
3625         return 0;
3626 }
3627
3628 #endif /* CONFIG_SMP */
3629
3630 static struct irq_chip hpet_msi_type = {
3631         .name = "HPET_MSI",
3632         .unmask = hpet_msi_unmask,
3633         .mask = hpet_msi_mask,
3634         .ack = ack_apic_edge,
3635 #ifdef CONFIG_SMP
3636         .set_affinity = hpet_msi_set_affinity,
3637 #endif
3638         .retrigger = ioapic_retrigger_irq,
3639 };
3640
3641 int arch_setup_hpet_msi(unsigned int irq)
3642 {
3643         int ret;
3644         struct msi_msg msg;
3645         struct irq_desc *desc = irq_to_desc(irq);
3646
3647         ret = msi_compose_msg(NULL, irq, &msg);
3648         if (ret < 0)
3649                 return ret;
3650
3651         hpet_msi_write(irq, &msg);
3652         desc->status |= IRQ_MOVE_PCNTXT;
3653         set_irq_chip_and_handler_name(irq, &hpet_msi_type, handle_edge_irq,
3654                 "edge");
3655
3656         return 0;
3657 }
3658 #endif
3659
3660 #endif /* CONFIG_PCI_MSI */
3661 /*
3662  * Hypertransport interrupt support
3663  */
3664 #ifdef CONFIG_HT_IRQ
3665
3666 #ifdef CONFIG_SMP
3667
3668 static void target_ht_irq(unsigned int irq, unsigned int dest, u8 vector)
3669 {
3670         struct ht_irq_msg msg;
3671         fetch_ht_irq_msg(irq, &msg);
3672
3673         msg.address_lo &= ~(HT_IRQ_LOW_VECTOR_MASK | HT_IRQ_LOW_DEST_ID_MASK);
3674         msg.address_hi &= ~(HT_IRQ_HIGH_DEST_ID_MASK);
3675
3676         msg.address_lo |= HT_IRQ_LOW_VECTOR(vector) | HT_IRQ_LOW_DEST_ID(dest);
3677         msg.address_hi |= HT_IRQ_HIGH_DEST_ID(dest);
3678
3679         write_ht_irq_msg(irq, &msg);
3680 }
3681
3682 static int set_ht_irq_affinity(unsigned int irq, const struct cpumask *mask)
3683 {
3684         struct irq_desc *desc = irq_to_desc(irq);
3685         struct irq_cfg *cfg;
3686         unsigned int dest;
3687
3688         dest = set_desc_affinity(desc, mask);
3689         if (dest == BAD_APICID)
3690                 return -1;
3691
3692         cfg = desc->chip_data;
3693
3694         target_ht_irq(irq, dest, cfg->vector);
3695
3696         return 0;
3697 }
3698
3699 #endif
3700
3701 static struct irq_chip ht_irq_chip = {
3702         .name           = "PCI-HT",
3703         .mask           = mask_ht_irq,
3704         .unmask         = unmask_ht_irq,
3705         .ack            = ack_apic_edge,
3706 #ifdef CONFIG_SMP
3707         .set_affinity   = set_ht_irq_affinity,
3708 #endif
3709         .retrigger      = ioapic_retrigger_irq,
3710 };
3711
3712 int arch_setup_ht_irq(unsigned int irq, struct pci_dev *dev)
3713 {
3714         struct irq_cfg *cfg;
3715         int err;
3716
3717         if (disable_apic)
3718                 return -ENXIO;
3719
3720         cfg = irq_cfg(irq);
3721         err = assign_irq_vector(irq, cfg, apic->target_cpus());
3722         if (!err) {
3723                 struct ht_irq_msg msg;
3724                 unsigned dest;
3725
3726                 dest = apic->cpu_mask_to_apicid_and(cfg->domain,
3727                                                     apic->target_cpus());
3728
3729                 msg.address_hi = HT_IRQ_HIGH_DEST_ID(dest);
3730
3731                 msg.address_lo =
3732                         HT_IRQ_LOW_BASE |
3733                         HT_IRQ_LOW_DEST_ID(dest) |
3734                         HT_IRQ_LOW_VECTOR(cfg->vector) |
3735                         ((apic->irq_dest_mode == 0) ?
3736                                 HT_IRQ_LOW_DM_PHYSICAL :
3737                                 HT_IRQ_LOW_DM_LOGICAL) |
3738                         HT_IRQ_LOW_RQEOI_EDGE |
3739                         ((apic->irq_delivery_mode != dest_LowestPrio) ?
3740                                 HT_IRQ_LOW_MT_FIXED :
3741                                 HT_IRQ_LOW_MT_ARBITRATED) |
3742                         HT_IRQ_LOW_IRQ_MASKED;
3743
3744                 write_ht_irq_msg(irq, &msg);
3745
3746                 set_irq_chip_and_handler_name(irq, &ht_irq_chip,
3747                                               handle_edge_irq, "edge");
3748
3749                 dev_printk(KERN_DEBUG, &dev->dev, "irq %d for HT\n", irq);
3750         }
3751         return err;
3752 }
3753 #endif /* CONFIG_HT_IRQ */
3754
3755 #ifdef CONFIG_X86_UV
3756 /*
3757  * Re-target the irq to the specified CPU and enable the specified MMR located
3758  * on the specified blade to allow the sending of MSIs to the specified CPU.
3759  */
3760 int arch_enable_uv_irq(char *irq_name, unsigned int irq, int cpu, int mmr_blade,
3761                        unsigned long mmr_offset)
3762 {
3763         const struct cpumask *eligible_cpu = cpumask_of(cpu);
3764         struct irq_cfg *cfg;
3765         int mmr_pnode;
3766         unsigned long mmr_value;
3767         struct uv_IO_APIC_route_entry *entry;
3768         unsigned long flags;
3769         int err;
3770
3771         BUILD_BUG_ON(sizeof(struct uv_IO_APIC_route_entry) != sizeof(unsigned long));
3772
3773         cfg = irq_cfg(irq);
3774
3775         err = assign_irq_vector(irq, cfg, eligible_cpu);
3776         if (err != 0)
3777                 return err;
3778
3779         spin_lock_irqsave(&vector_lock, flags);
3780         set_irq_chip_and_handler_name(irq, &uv_irq_chip, handle_percpu_irq,
3781                                       irq_name);
3782         spin_unlock_irqrestore(&vector_lock, flags);
3783
3784         mmr_value = 0;
3785         entry = (struct uv_IO_APIC_route_entry *)&mmr_value;
3786         entry->vector           = cfg->vector;
3787         entry->delivery_mode    = apic->irq_delivery_mode;
3788         entry->dest_mode        = apic->irq_dest_mode;
3789         entry->polarity         = 0;
3790         entry->trigger          = 0;
3791         entry->mask             = 0;
3792         entry->dest             = apic->cpu_mask_to_apicid(eligible_cpu);
3793
3794         mmr_pnode = uv_blade_to_pnode(mmr_blade);
3795         uv_write_global_mmr64(mmr_pnode, mmr_offset, mmr_value);
3796
3797         return irq;
3798 }
3799
3800 /*
3801  * Disable the specified MMR located on the specified blade so that MSIs are
3802  * longer allowed to be sent.
3803  */
3804 void arch_disable_uv_irq(int mmr_blade, unsigned long mmr_offset)
3805 {
3806         unsigned long mmr_value;
3807         struct uv_IO_APIC_route_entry *entry;
3808         int mmr_pnode;
3809
3810         BUILD_BUG_ON(sizeof(struct uv_IO_APIC_route_entry) != sizeof(unsigned long));
3811
3812         mmr_value = 0;
3813         entry = (struct uv_IO_APIC_route_entry *)&mmr_value;
3814         entry->mask = 1;
3815
3816         mmr_pnode = uv_blade_to_pnode(mmr_blade);
3817         uv_write_global_mmr64(mmr_pnode, mmr_offset, mmr_value);
3818 }
3819 #endif /* CONFIG_X86_64 */
3820
3821 int __init io_apic_get_redir_entries (int ioapic)
3822 {
3823         union IO_APIC_reg_01    reg_01;
3824         unsigned long flags;
3825
3826         spin_lock_irqsave(&ioapic_lock, flags);
3827         reg_01.raw = io_apic_read(ioapic, 1);
3828         spin_unlock_irqrestore(&ioapic_lock, flags);
3829
3830         return reg_01.bits.entries;
3831 }
3832
3833 void __init probe_nr_irqs_gsi(void)
3834 {
3835         int nr = 0;
3836
3837         nr = acpi_probe_gsi();
3838         if (nr > nr_irqs_gsi) {
3839                 nr_irqs_gsi = nr;
3840         } else {
3841                 /* for acpi=off or acpi is not compiled in */
3842                 int idx;
3843
3844                 nr = 0;
3845                 for (idx = 0; idx < nr_ioapics; idx++)
3846                         nr += io_apic_get_redir_entries(idx) + 1;
3847
3848                 if (nr > nr_irqs_gsi)
3849                         nr_irqs_gsi = nr;
3850         }
3851
3852         printk(KERN_DEBUG "nr_irqs_gsi: %d\n", nr_irqs_gsi);
3853 }
3854
3855 #ifdef CONFIG_SPARSE_IRQ
3856 int __init arch_probe_nr_irqs(void)
3857 {
3858         int nr;
3859
3860         if (nr_irqs > (NR_VECTORS * nr_cpu_ids))
3861                 nr_irqs = NR_VECTORS * nr_cpu_ids;
3862
3863         nr = nr_irqs_gsi + 8 * nr_cpu_ids;
3864 #if defined(CONFIG_PCI_MSI) || defined(CONFIG_HT_IRQ)
3865         /*
3866          * for MSI and HT dyn irq
3867          */
3868         nr += nr_irqs_gsi * 16;
3869 #endif
3870         if (nr < nr_irqs)
3871                 nr_irqs = nr;
3872
3873         return 0;
3874 }
3875 #endif
3876
3877 static int __io_apic_set_pci_routing(struct device *dev, int irq,
3878                                 struct io_apic_irq_attr *irq_attr)
3879 {
3880         struct irq_desc *desc;
3881         struct irq_cfg *cfg;
3882         int node;
3883         int ioapic, pin;
3884         int trigger, polarity;
3885
3886         ioapic = irq_attr->ioapic;
3887         if (!IO_APIC_IRQ(irq)) {
3888                 apic_printk(APIC_QUIET,KERN_ERR "IOAPIC[%d]: Invalid reference to IRQ 0\n",
3889                         ioapic);
3890                 return -EINVAL;
3891         }
3892
3893         if (dev)
3894                 node = dev_to_node(dev);
3895         else
3896                 node = cpu_to_node(boot_cpu_id);
3897
3898         desc = irq_to_desc_alloc_node(irq, node);
3899         if (!desc) {
3900                 printk(KERN_INFO "can not get irq_desc %d\n", irq);
3901                 return 0;
3902         }
3903
3904         pin = irq_attr->ioapic_pin;
3905         trigger = irq_attr->trigger;
3906         polarity = irq_attr->polarity;
3907
3908         /*
3909          * IRQs < 16 are already in the irq_2_pin[] map
3910          */
3911         if (irq >= NR_IRQS_LEGACY) {
3912                 cfg = desc->chip_data;
3913                 add_pin_to_irq_node(cfg, node, ioapic, pin);
3914         }
3915
3916         setup_IO_APIC_irq(ioapic, pin, irq, desc, trigger, polarity);
3917
3918         return 0;
3919 }
3920
3921 int io_apic_set_pci_routing(struct device *dev, int irq,
3922                                 struct io_apic_irq_attr *irq_attr)
3923 {
3924         int ioapic, pin;
3925         /*
3926          * Avoid pin reprogramming.  PRTs typically include entries
3927          * with redundant pin->gsi mappings (but unique PCI devices);
3928          * we only program the IOAPIC on the first.
3929          */
3930         ioapic = irq_attr->ioapic;
3931         pin = irq_attr->ioapic_pin;
3932         if (test_bit(pin, mp_ioapic_routing[ioapic].pin_programmed)) {
3933                 pr_debug("Pin %d-%d already programmed\n",
3934                          mp_ioapics[ioapic].apicid, pin);
3935                 return 0;
3936         }
3937         set_bit(pin, mp_ioapic_routing[ioapic].pin_programmed);
3938
3939         return __io_apic_set_pci_routing(dev, irq, irq_attr);
3940 }
3941
3942 /* --------------------------------------------------------------------------
3943                           ACPI-based IOAPIC Configuration
3944    -------------------------------------------------------------------------- */
3945
3946 #ifdef CONFIG_ACPI
3947
3948 #ifdef CONFIG_X86_32
3949 int __init io_apic_get_unique_id(int ioapic, int apic_id)
3950 {
3951         union IO_APIC_reg_00 reg_00;
3952         static physid_mask_t apic_id_map = PHYSID_MASK_NONE;
3953         physid_mask_t tmp;
3954         unsigned long flags;
3955         int i = 0;
3956
3957         /*
3958          * The P4 platform supports up to 256 APIC IDs on two separate APIC
3959          * buses (one for LAPICs, one for IOAPICs), where predecessors only
3960          * supports up to 16 on one shared APIC bus.
3961          *
3962          * TBD: Expand LAPIC/IOAPIC support on P4-class systems to take full
3963          *      advantage of new APIC bus architecture.
3964          */
3965
3966         if (physids_empty(apic_id_map))
3967                 apic_id_map = apic->ioapic_phys_id_map(phys_cpu_present_map);
3968
3969         spin_lock_irqsave(&ioapic_lock, flags);
3970         reg_00.raw = io_apic_read(ioapic, 0);
3971         spin_unlock_irqrestore(&ioapic_lock, flags);
3972
3973         if (apic_id >= get_physical_broadcast()) {
3974                 printk(KERN_WARNING "IOAPIC[%d]: Invalid apic_id %d, trying "
3975                         "%d\n", ioapic, apic_id, reg_00.bits.ID);
3976                 apic_id = reg_00.bits.ID;
3977         }
3978
3979         /*
3980          * Every APIC in a system must have a unique ID or we get lots of nice
3981          * 'stuck on smp_invalidate_needed IPI wait' messages.
3982          */
3983         if (apic->check_apicid_used(apic_id_map, apic_id)) {
3984
3985                 for (i = 0; i < get_physical_broadcast(); i++) {
3986                         if (!apic->check_apicid_used(apic_id_map, i))
3987                                 break;
3988                 }
3989
3990                 if (i == get_physical_broadcast())
3991                         panic("Max apic_id exceeded!\n");
3992
3993                 printk(KERN_WARNING "IOAPIC[%d]: apic_id %d already used, "
3994                         "trying %d\n", ioapic, apic_id, i);
3995
3996                 apic_id = i;
3997         }
3998
3999         tmp = apic->apicid_to_cpu_present(apic_id);
4000         physids_or(apic_id_map, apic_id_map, tmp);
4001
4002         if (reg_00.bits.ID != apic_id) {
4003                 reg_00.bits.ID = apic_id;
4004
4005                 spin_lock_irqsave(&ioapic_lock, flags);
4006                 io_apic_write(ioapic, 0, reg_00.raw);
4007                 reg_00.raw = io_apic_read(ioapic, 0);
4008                 spin_unlock_irqrestore(&ioapic_lock, flags);
4009
4010                 /* Sanity check */
4011                 if (reg_00.bits.ID != apic_id) {
4012                         printk("IOAPIC[%d]: Unable to change apic_id!\n", ioapic);
4013                         return -1;
4014                 }
4015         }
4016
4017         apic_printk(APIC_VERBOSE, KERN_INFO
4018                         "IOAPIC[%d]: Assigned apic_id %d\n", ioapic, apic_id);
4019
4020         return apic_id;
4021 }
4022 #endif
4023
4024 int __init io_apic_get_version(int ioapic)
4025 {
4026         union IO_APIC_reg_01    reg_01;
4027         unsigned long flags;
4028
4029         spin_lock_irqsave(&ioapic_lock, flags);
4030         reg_01.raw = io_apic_read(ioapic, 1);
4031         spin_unlock_irqrestore(&ioapic_lock, flags);
4032
4033         return reg_01.bits.version;
4034 }
4035
4036 int acpi_get_override_irq(int bus_irq, int *trigger, int *polarity)
4037 {
4038         int i;
4039
4040         if (skip_ioapic_setup)
4041                 return -1;
4042
4043         for (i = 0; i < mp_irq_entries; i++)
4044                 if (mp_irqs[i].irqtype == mp_INT &&
4045                     mp_irqs[i].srcbusirq == bus_irq)
4046                         break;
4047         if (i >= mp_irq_entries)
4048                 return -1;
4049
4050         *trigger = irq_trigger(i);
4051         *polarity = irq_polarity(i);
4052         return 0;
4053 }
4054
4055 #endif /* CONFIG_ACPI */
4056
4057 /*
4058  * This function currently is only a helper for the i386 smp boot process where
4059  * we need to reprogram the ioredtbls to cater for the cpus which have come online
4060  * so mask in all cases should simply be apic->target_cpus()
4061  */
4062 #ifdef CONFIG_SMP
4063 void __init setup_ioapic_dest(void)
4064 {
4065         int pin, ioapic = 0, irq, irq_entry;
4066         struct irq_desc *desc;
4067         const struct cpumask *mask;
4068
4069         if (skip_ioapic_setup == 1)
4070                 return;
4071
4072 #ifdef CONFIG_ACPI
4073         if (!acpi_disabled && acpi_ioapic) {
4074                 ioapic = mp_find_ioapic(0);
4075                 if (ioapic < 0)
4076                         ioapic = 0;
4077         }
4078 #endif
4079
4080         for (pin = 0; pin < nr_ioapic_registers[ioapic]; pin++) {
4081                 irq_entry = find_irq_entry(ioapic, pin, mp_INT);
4082                 if (irq_entry == -1)
4083                         continue;
4084                 irq = pin_2_irq(irq_entry, ioapic, pin);
4085
4086                 desc = irq_to_desc(irq);
4087
4088                 /*
4089                  * Honour affinities which have been set in early boot
4090                  */
4091                 if (desc->status &
4092                     (IRQ_NO_BALANCING | IRQ_AFFINITY_SET))
4093                         mask = desc->affinity;
4094                 else
4095                         mask = apic->target_cpus();
4096
4097                 if (intr_remapping_enabled)
4098                         set_ir_ioapic_affinity_irq_desc(desc, mask);
4099                 else
4100                         set_ioapic_affinity_irq_desc(desc, mask);
4101         }
4102
4103 }
4104 #endif
4105
4106 #define IOAPIC_RESOURCE_NAME_SIZE 11
4107
4108 static struct resource *ioapic_resources;
4109
4110 static struct resource * __init ioapic_setup_resources(void)
4111 {
4112         unsigned long n;
4113         struct resource *res;
4114         char *mem;
4115         int i;
4116
4117         if (nr_ioapics <= 0)
4118                 return NULL;
4119
4120         n = IOAPIC_RESOURCE_NAME_SIZE + sizeof(struct resource);
4121         n *= nr_ioapics;
4122
4123         mem = alloc_bootmem(n);
4124         res = (void *)mem;
4125
4126         if (mem != NULL) {
4127                 mem += sizeof(struct resource) * nr_ioapics;
4128
4129                 for (i = 0; i < nr_ioapics; i++) {
4130                         res[i].name = mem;
4131                         res[i].flags = IORESOURCE_MEM | IORESOURCE_BUSY;
4132                         sprintf(mem,  "IOAPIC %u", i);
4133                         mem += IOAPIC_RESOURCE_NAME_SIZE;
4134                 }
4135         }
4136
4137         ioapic_resources = res;
4138
4139         return res;
4140 }
4141
4142 void __init ioapic_init_mappings(void)
4143 {
4144         unsigned long ioapic_phys, idx = FIX_IO_APIC_BASE_0;
4145         struct resource *ioapic_res;
4146         int i;
4147
4148         ioapic_res = ioapic_setup_resources();
4149         for (i = 0; i < nr_ioapics; i++) {
4150                 if (smp_found_config) {
4151                         ioapic_phys = mp_ioapics[i].apicaddr;
4152 #ifdef CONFIG_X86_32
4153                         if (!ioapic_phys) {
4154                                 printk(KERN_ERR
4155                                        "WARNING: bogus zero IO-APIC "
4156                                        "address found in MPTABLE, "
4157                                        "disabling IO/APIC support!\n");
4158                                 smp_found_config = 0;
4159                                 skip_ioapic_setup = 1;
4160                                 goto fake_ioapic_page;
4161                         }
4162 #endif
4163                 } else {
4164 #ifdef CONFIG_X86_32
4165 fake_ioapic_page:
4166 #endif
4167                         ioapic_phys = (unsigned long)
4168                                 alloc_bootmem_pages(PAGE_SIZE);
4169                         ioapic_phys = __pa(ioapic_phys);
4170                 }
4171                 set_fixmap_nocache(idx, ioapic_phys);
4172                 apic_printk(APIC_VERBOSE,
4173                             "mapped IOAPIC to %08lx (%08lx)\n",
4174                             __fix_to_virt(idx), ioapic_phys);
4175                 idx++;
4176
4177                 if (ioapic_res != NULL) {
4178                         ioapic_res->start = ioapic_phys;
4179                         ioapic_res->end = ioapic_phys + (4 * 1024) - 1;
4180                         ioapic_res++;
4181                 }
4182         }
4183 }
4184
4185 static int __init ioapic_insert_resources(void)
4186 {
4187         int i;
4188         struct resource *r = ioapic_resources;
4189
4190         if (!r) {
4191                 if (nr_ioapics > 0) {
4192                         printk(KERN_ERR
4193                                 "IO APIC resources couldn't be allocated.\n");
4194                         return -1;
4195                 }
4196                 return 0;
4197         }
4198
4199         for (i = 0; i < nr_ioapics; i++) {
4200                 insert_resource(&iomem_resource, r);
4201                 r++;
4202         }
4203
4204         return 0;
4205 }
4206
4207 /* Insert the IO APIC resources after PCI initialization has occured to handle
4208  * IO APICS that are mapped in on a BAR in PCI space. */
4209 late_initcall(ioapic_insert_resources);