5aae718a7133156607c34e0fdcebb18a7b823ad4
[linux-2.6.git] / arch / x86 / kernel / apic / io_apic.c
1 /*
2  *      Intel IO-APIC support for multi-Pentium hosts.
3  *
4  *      Copyright (C) 1997, 1998, 1999, 2000, 2009 Ingo Molnar, Hajnalka Szabo
5  *
6  *      Many thanks to Stig Venaas for trying out countless experimental
7  *      patches and reporting/debugging problems patiently!
8  *
9  *      (c) 1999, Multiple IO-APIC support, developed by
10  *      Ken-ichi Yaku <yaku@css1.kbnes.nec.co.jp> and
11  *      Hidemi Kishimoto <kisimoto@css1.kbnes.nec.co.jp>,
12  *      further tested and cleaned up by Zach Brown <zab@redhat.com>
13  *      and Ingo Molnar <mingo@redhat.com>
14  *
15  *      Fixes
16  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
17  *                                      thanks to Eric Gilmore
18  *                                      and Rolf G. Tews
19  *                                      for testing these extensively
20  *      Paul Diefenbaugh        :       Added full ACPI support
21  */
22
23 #include <linux/mm.h>
24 #include <linux/interrupt.h>
25 #include <linux/init.h>
26 #include <linux/delay.h>
27 #include <linux/sched.h>
28 #include <linux/pci.h>
29 #include <linux/mc146818rtc.h>
30 #include <linux/compiler.h>
31 #include <linux/acpi.h>
32 #include <linux/module.h>
33 #include <linux/sysdev.h>
34 #include <linux/msi.h>
35 #include <linux/htirq.h>
36 #include <linux/freezer.h>
37 #include <linux/kthread.h>
38 #include <linux/jiffies.h>      /* time_after() */
39 #include <linux/slab.h>
40 #ifdef CONFIG_ACPI
41 #include <acpi/acpi_bus.h>
42 #endif
43 #include <linux/bootmem.h>
44 #include <linux/dmar.h>
45 #include <linux/hpet.h>
46
47 #include <asm/idle.h>
48 #include <asm/io.h>
49 #include <asm/smp.h>
50 #include <asm/cpu.h>
51 #include <asm/desc.h>
52 #include <asm/proto.h>
53 #include <asm/acpi.h>
54 #include <asm/dma.h>
55 #include <asm/timer.h>
56 #include <asm/i8259.h>
57 #include <asm/nmi.h>
58 #include <asm/msidef.h>
59 #include <asm/hypertransport.h>
60 #include <asm/setup.h>
61 #include <asm/irq_remapping.h>
62 #include <asm/hpet.h>
63 #include <asm/hw_irq.h>
64
65 #include <asm/apic.h>
66
67 #define __apicdebuginit(type) static type __init
68 #define for_each_irq_pin(entry, head) \
69         for (entry = head; entry; entry = entry->next)
70
71 /*
72  *      Is the SiS APIC rmw bug present ?
73  *      -1 = don't know, 0 = no, 1 = yes
74  */
75 int sis_apic_bug = -1;
76
77 static DEFINE_RAW_SPINLOCK(ioapic_lock);
78 static DEFINE_RAW_SPINLOCK(vector_lock);
79
80 /*
81  * # of IRQ routing registers
82  */
83 int nr_ioapic_registers[MAX_IO_APICS];
84
85 /* I/O APIC entries */
86 struct mpc_ioapic mp_ioapics[MAX_IO_APICS];
87 int nr_ioapics;
88
89 /* IO APIC gsi routing info */
90 struct mp_ioapic_gsi  mp_gsi_routing[MAX_IO_APICS];
91
92 /* The one past the highest gsi number used */
93 u32 gsi_top;
94
95 /* MP IRQ source entries */
96 struct mpc_intsrc mp_irqs[MAX_IRQ_SOURCES];
97
98 /* # of MP IRQ source entries */
99 int mp_irq_entries;
100
101 /* GSI interrupts */
102 static int nr_irqs_gsi = NR_IRQS_LEGACY;
103
104 #if defined (CONFIG_MCA) || defined (CONFIG_EISA)
105 int mp_bus_id_to_type[MAX_MP_BUSSES];
106 #endif
107
108 DECLARE_BITMAP(mp_bus_not_pci, MAX_MP_BUSSES);
109
110 int skip_ioapic_setup;
111
112 void arch_disable_smp_support(void)
113 {
114 #ifdef CONFIG_PCI
115         noioapicquirk = 1;
116         noioapicreroute = -1;
117 #endif
118         skip_ioapic_setup = 1;
119 }
120
121 static int __init parse_noapic(char *str)
122 {
123         /* disable IO-APIC */
124         arch_disable_smp_support();
125         return 0;
126 }
127 early_param("noapic", parse_noapic);
128
129 struct irq_pin_list {
130         int apic, pin;
131         struct irq_pin_list *next;
132 };
133
134 static struct irq_pin_list *alloc_irq_pin_list(int node)
135 {
136         return kzalloc_node(sizeof(struct irq_pin_list), GFP_ATOMIC, node);
137 }
138
139 /* irq_cfg is indexed by the sum of all RTEs in all I/O APICs. */
140 #ifdef CONFIG_SPARSE_IRQ
141 static struct irq_cfg irq_cfgx[NR_IRQS_LEGACY];
142 #else
143 static struct irq_cfg irq_cfgx[NR_IRQS];
144 #endif
145
146 int __init arch_early_irq_init(void)
147 {
148         struct irq_cfg *cfg;
149         int count, node, i;
150
151         if (!legacy_pic->nr_legacy_irqs) {
152                 nr_irqs_gsi = 0;
153                 io_apic_irqs = ~0UL;
154         }
155
156         cfg = irq_cfgx;
157         count = ARRAY_SIZE(irq_cfgx);
158         node = cpu_to_node(0);
159
160         for (i = 0; i < count; i++) {
161                 set_irq_chip_data(i, &cfg[i]);
162                 zalloc_cpumask_var_node(&cfg[i].domain, GFP_NOWAIT, node);
163                 zalloc_cpumask_var_node(&cfg[i].old_domain, GFP_NOWAIT, node);
164                 /*
165                  * For legacy IRQ's, start with assigning irq0 to irq15 to
166                  * IRQ0_VECTOR to IRQ15_VECTOR on cpu 0.
167                  */
168                 if (i < legacy_pic->nr_legacy_irqs) {
169                         cfg[i].vector = IRQ0_VECTOR + i;
170                         cpumask_set_cpu(0, cfg[i].domain);
171                 }
172         }
173
174         return 0;
175 }
176
177 #ifdef CONFIG_SPARSE_IRQ
178 struct irq_cfg *irq_cfg(unsigned int irq)
179 {
180         return get_irq_chip_data(irq);
181 }
182
183 static struct irq_cfg *alloc_irq_cfg(unsigned int irq, int node)
184 {
185         struct irq_cfg *cfg;
186
187         cfg = kzalloc_node(sizeof(*cfg), GFP_ATOMIC, node);
188         if (!cfg)
189                 return NULL;
190         if (!zalloc_cpumask_var_node(&cfg->domain, GFP_ATOMIC, node))
191                 goto out_cfg;
192         if (!zalloc_cpumask_var_node(&cfg->old_domain, GFP_ATOMIC, node))
193                 goto out_domain;
194         return cfg;
195 out_domain:
196         free_cpumask_var(cfg->domain);
197 out_cfg:
198         kfree(cfg);
199         return NULL;
200 }
201
202 static void free_irq_cfg(unsigned int at, struct irq_cfg *cfg)
203 {
204         free_cpumask_var(cfg->domain);
205         free_cpumask_var(cfg->old_domain);
206         kfree(cfg);
207 }
208
209 int arch_init_chip_data(struct irq_desc *desc, int node)
210 {
211         struct irq_cfg *cfg;
212
213         cfg = get_irq_desc_chip_data(desc);
214         if (!cfg) {
215                 cfg = alloc_irq_cfg(desc->irq, node);
216                 desc->chip_data = cfg;
217                 if (!cfg) {
218                         printk(KERN_ERR "can not alloc irq_cfg\n");
219                         BUG_ON(1);
220                 }
221         }
222
223         return 0;
224 }
225
226 /* for move_irq_desc */
227 static void
228 init_copy_irq_2_pin(struct irq_cfg *old_cfg, struct irq_cfg *cfg, int node)
229 {
230         struct irq_pin_list *old_entry, *head, *tail, *entry;
231
232         cfg->irq_2_pin = NULL;
233         old_entry = old_cfg->irq_2_pin;
234         if (!old_entry)
235                 return;
236
237         entry = alloc_irq_pin_list(node);
238         if (!entry)
239                 return;
240
241         entry->apic     = old_entry->apic;
242         entry->pin      = old_entry->pin;
243         head            = entry;
244         tail            = entry;
245         old_entry       = old_entry->next;
246         while (old_entry) {
247                 entry = alloc_irq_pin_list(node);
248                 if (!entry) {
249                         entry = head;
250                         while (entry) {
251                                 head = entry->next;
252                                 kfree(entry);
253                                 entry = head;
254                         }
255                         /* still use the old one */
256                         return;
257                 }
258                 entry->apic     = old_entry->apic;
259                 entry->pin      = old_entry->pin;
260                 tail->next      = entry;
261                 tail            = entry;
262                 old_entry       = old_entry->next;
263         }
264
265         tail->next = NULL;
266         cfg->irq_2_pin = head;
267 }
268
269 static void free_irq_2_pin(struct irq_cfg *old_cfg, struct irq_cfg *cfg)
270 {
271         struct irq_pin_list *entry, *next;
272
273         if (old_cfg->irq_2_pin == cfg->irq_2_pin)
274                 return;
275
276         entry = old_cfg->irq_2_pin;
277
278         while (entry) {
279                 next = entry->next;
280                 kfree(entry);
281                 entry = next;
282         }
283         old_cfg->irq_2_pin = NULL;
284 }
285
286 void arch_init_copy_chip_data(struct irq_desc *old_desc,
287                                  struct irq_desc *desc, int node)
288 {
289         struct irq_cfg *cfg;
290         struct irq_cfg *old_cfg;
291
292         cfg = alloc_irq_cfg(desc->irq, node);
293
294         if (!cfg)
295                 return;
296
297         desc->chip_data = cfg;
298
299         old_cfg = old_desc->chip_data;
300
301         cfg->vector = old_cfg->vector;
302         cfg->move_in_progress = old_cfg->move_in_progress;
303         cpumask_copy(cfg->domain, old_cfg->domain);
304         cpumask_copy(cfg->old_domain, old_cfg->old_domain);
305
306         init_copy_irq_2_pin(old_cfg, cfg, node);
307 }
308
309 void arch_free_chip_data(struct irq_desc *old_desc, struct irq_desc *desc)
310 {
311         struct irq_cfg *old_cfg, *cfg;
312
313         old_cfg = get_irq_desc_chip_data(old_desc);
314         cfg = get_irq_desc_chip_data(desc);
315
316         if (old_cfg == cfg)
317                 return;
318
319         if (old_cfg) {
320                 free_irq_2_pin(old_cfg, cfg);
321                 free_irq_cfg(old_desc->irq, old_cfg);
322                 old_desc->chip_data = NULL;
323         }
324 }
325 /* end for move_irq_desc */
326
327 #else
328
329 struct irq_cfg *irq_cfg(unsigned int irq)
330 {
331         return irq < nr_irqs ? irq_cfgx + irq : NULL;
332 }
333
334 static struct irq_cfg *alloc_irq_cfg(unsigned int irq, int node)
335 {
336         return irq_cfgx + irq;
337 }
338
339 static inline void free_irq_cfg(unsigned int at, struct irq_cfg *cfg) { }
340
341 #endif
342
343 static struct irq_cfg *alloc_irq_and_cfg_at(unsigned int at, int node)
344 {
345         int res = irq_alloc_desc_at(at, node);
346         struct irq_cfg *cfg;
347
348         if (res < 0) {
349                 if (res != -EEXIST)
350                         return NULL;
351                 cfg = get_irq_chip_data(at);
352                 if (cfg)
353                         return cfg;
354         }
355
356         cfg = alloc_irq_cfg(at, node);
357         if (cfg)
358                 set_irq_chip_data(at, cfg);
359         else
360                 irq_free_desc(at);
361         return cfg;
362 }
363
364 static int alloc_irq_from(unsigned int from, int node)
365 {
366         return irq_alloc_desc_from(from, node);
367 }
368
369 static void free_irq_at(unsigned int at, struct irq_cfg *cfg)
370 {
371         free_irq_cfg(at, cfg);
372         irq_free_desc(at);
373 }
374
375 struct io_apic {
376         unsigned int index;
377         unsigned int unused[3];
378         unsigned int data;
379         unsigned int unused2[11];
380         unsigned int eoi;
381 };
382
383 static __attribute_const__ struct io_apic __iomem *io_apic_base(int idx)
384 {
385         return (void __iomem *) __fix_to_virt(FIX_IO_APIC_BASE_0 + idx)
386                 + (mp_ioapics[idx].apicaddr & ~PAGE_MASK);
387 }
388
389 static inline void io_apic_eoi(unsigned int apic, unsigned int vector)
390 {
391         struct io_apic __iomem *io_apic = io_apic_base(apic);
392         writel(vector, &io_apic->eoi);
393 }
394
395 static inline unsigned int io_apic_read(unsigned int apic, unsigned int reg)
396 {
397         struct io_apic __iomem *io_apic = io_apic_base(apic);
398         writel(reg, &io_apic->index);
399         return readl(&io_apic->data);
400 }
401
402 static inline void io_apic_write(unsigned int apic, unsigned int reg, unsigned int value)
403 {
404         struct io_apic __iomem *io_apic = io_apic_base(apic);
405         writel(reg, &io_apic->index);
406         writel(value, &io_apic->data);
407 }
408
409 /*
410  * Re-write a value: to be used for read-modify-write
411  * cycles where the read already set up the index register.
412  *
413  * Older SiS APIC requires we rewrite the index register
414  */
415 static inline void io_apic_modify(unsigned int apic, unsigned int reg, unsigned int value)
416 {
417         struct io_apic __iomem *io_apic = io_apic_base(apic);
418
419         if (sis_apic_bug)
420                 writel(reg, &io_apic->index);
421         writel(value, &io_apic->data);
422 }
423
424 static bool io_apic_level_ack_pending(struct irq_cfg *cfg)
425 {
426         struct irq_pin_list *entry;
427         unsigned long flags;
428
429         raw_spin_lock_irqsave(&ioapic_lock, flags);
430         for_each_irq_pin(entry, cfg->irq_2_pin) {
431                 unsigned int reg;
432                 int pin;
433
434                 pin = entry->pin;
435                 reg = io_apic_read(entry->apic, 0x10 + pin*2);
436                 /* Is the remote IRR bit set? */
437                 if (reg & IO_APIC_REDIR_REMOTE_IRR) {
438                         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
439                         return true;
440                 }
441         }
442         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
443
444         return false;
445 }
446
447 union entry_union {
448         struct { u32 w1, w2; };
449         struct IO_APIC_route_entry entry;
450 };
451
452 static struct IO_APIC_route_entry ioapic_read_entry(int apic, int pin)
453 {
454         union entry_union eu;
455         unsigned long flags;
456         raw_spin_lock_irqsave(&ioapic_lock, flags);
457         eu.w1 = io_apic_read(apic, 0x10 + 2 * pin);
458         eu.w2 = io_apic_read(apic, 0x11 + 2 * pin);
459         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
460         return eu.entry;
461 }
462
463 /*
464  * When we write a new IO APIC routing entry, we need to write the high
465  * word first! If the mask bit in the low word is clear, we will enable
466  * the interrupt, and we need to make sure the entry is fully populated
467  * before that happens.
468  */
469 static void
470 __ioapic_write_entry(int apic, int pin, struct IO_APIC_route_entry e)
471 {
472         union entry_union eu = {{0, 0}};
473
474         eu.entry = e;
475         io_apic_write(apic, 0x11 + 2*pin, eu.w2);
476         io_apic_write(apic, 0x10 + 2*pin, eu.w1);
477 }
478
479 void ioapic_write_entry(int apic, int pin, struct IO_APIC_route_entry e)
480 {
481         unsigned long flags;
482         raw_spin_lock_irqsave(&ioapic_lock, flags);
483         __ioapic_write_entry(apic, pin, e);
484         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
485 }
486
487 /*
488  * When we mask an IO APIC routing entry, we need to write the low
489  * word first, in order to set the mask bit before we change the
490  * high bits!
491  */
492 static void ioapic_mask_entry(int apic, int pin)
493 {
494         unsigned long flags;
495         union entry_union eu = { .entry.mask = 1 };
496
497         raw_spin_lock_irqsave(&ioapic_lock, flags);
498         io_apic_write(apic, 0x10 + 2*pin, eu.w1);
499         io_apic_write(apic, 0x11 + 2*pin, eu.w2);
500         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
501 }
502
503 /*
504  * The common case is 1:1 IRQ<->pin mappings. Sometimes there are
505  * shared ISA-space IRQs, so we have to support them. We are super
506  * fast in the common case, and fast for shared ISA-space IRQs.
507  */
508 static int
509 __add_pin_to_irq_node(struct irq_cfg *cfg, int node, int apic, int pin)
510 {
511         struct irq_pin_list **last, *entry;
512
513         /* don't allow duplicates */
514         last = &cfg->irq_2_pin;
515         for_each_irq_pin(entry, cfg->irq_2_pin) {
516                 if (entry->apic == apic && entry->pin == pin)
517                         return 0;
518                 last = &entry->next;
519         }
520
521         entry = alloc_irq_pin_list(node);
522         if (!entry) {
523                 printk(KERN_ERR "can not alloc irq_pin_list (%d,%d,%d)\n",
524                                 node, apic, pin);
525                 return -ENOMEM;
526         }
527         entry->apic = apic;
528         entry->pin = pin;
529
530         *last = entry;
531         return 0;
532 }
533
534 static void add_pin_to_irq_node(struct irq_cfg *cfg, int node, int apic, int pin)
535 {
536         if (__add_pin_to_irq_node(cfg, node, apic, pin))
537                 panic("IO-APIC: failed to add irq-pin. Can not proceed\n");
538 }
539
540 /*
541  * Reroute an IRQ to a different pin.
542  */
543 static void __init replace_pin_at_irq_node(struct irq_cfg *cfg, int node,
544                                            int oldapic, int oldpin,
545                                            int newapic, int newpin)
546 {
547         struct irq_pin_list *entry;
548
549         for_each_irq_pin(entry, cfg->irq_2_pin) {
550                 if (entry->apic == oldapic && entry->pin == oldpin) {
551                         entry->apic = newapic;
552                         entry->pin = newpin;
553                         /* every one is different, right? */
554                         return;
555                 }
556         }
557
558         /* old apic/pin didn't exist, so just add new ones */
559         add_pin_to_irq_node(cfg, node, newapic, newpin);
560 }
561
562 static void __io_apic_modify_irq(struct irq_pin_list *entry,
563                                  int mask_and, int mask_or,
564                                  void (*final)(struct irq_pin_list *entry))
565 {
566         unsigned int reg, pin;
567
568         pin = entry->pin;
569         reg = io_apic_read(entry->apic, 0x10 + pin * 2);
570         reg &= mask_and;
571         reg |= mask_or;
572         io_apic_modify(entry->apic, 0x10 + pin * 2, reg);
573         if (final)
574                 final(entry);
575 }
576
577 static void io_apic_modify_irq(struct irq_cfg *cfg,
578                                int mask_and, int mask_or,
579                                void (*final)(struct irq_pin_list *entry))
580 {
581         struct irq_pin_list *entry;
582
583         for_each_irq_pin(entry, cfg->irq_2_pin)
584                 __io_apic_modify_irq(entry, mask_and, mask_or, final);
585 }
586
587 static void __mask_and_edge_IO_APIC_irq(struct irq_pin_list *entry)
588 {
589         __io_apic_modify_irq(entry, ~IO_APIC_REDIR_LEVEL_TRIGGER,
590                              IO_APIC_REDIR_MASKED, NULL);
591 }
592
593 static void __unmask_and_level_IO_APIC_irq(struct irq_pin_list *entry)
594 {
595         __io_apic_modify_irq(entry, ~IO_APIC_REDIR_MASKED,
596                              IO_APIC_REDIR_LEVEL_TRIGGER, NULL);
597 }
598
599 static void io_apic_sync(struct irq_pin_list *entry)
600 {
601         /*
602          * Synchronize the IO-APIC and the CPU by doing
603          * a dummy read from the IO-APIC
604          */
605         struct io_apic __iomem *io_apic;
606         io_apic = io_apic_base(entry->apic);
607         readl(&io_apic->data);
608 }
609
610 static void mask_ioapic(struct irq_cfg *cfg)
611 {
612         unsigned long flags;
613
614         raw_spin_lock_irqsave(&ioapic_lock, flags);
615         io_apic_modify_irq(cfg, ~0, IO_APIC_REDIR_MASKED, &io_apic_sync);
616         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
617 }
618
619 static void mask_ioapic_irq(struct irq_data *data)
620 {
621         mask_ioapic(data->chip_data);
622 }
623
624 static void __unmask_ioapic(struct irq_cfg *cfg)
625 {
626         io_apic_modify_irq(cfg, ~IO_APIC_REDIR_MASKED, 0, NULL);
627 }
628
629 static void unmask_ioapic(struct irq_cfg *cfg)
630 {
631         unsigned long flags;
632
633         raw_spin_lock_irqsave(&ioapic_lock, flags);
634         __unmask_ioapic(cfg);
635         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
636 }
637
638 static void unmask_ioapic_irq(struct irq_data *data)
639 {
640         unmask_ioapic(data->chip_data);
641 }
642
643 static void clear_IO_APIC_pin(unsigned int apic, unsigned int pin)
644 {
645         struct IO_APIC_route_entry entry;
646
647         /* Check delivery_mode to be sure we're not clearing an SMI pin */
648         entry = ioapic_read_entry(apic, pin);
649         if (entry.delivery_mode == dest_SMI)
650                 return;
651         /*
652          * Disable it in the IO-APIC irq-routing table:
653          */
654         ioapic_mask_entry(apic, pin);
655 }
656
657 static void clear_IO_APIC (void)
658 {
659         int apic, pin;
660
661         for (apic = 0; apic < nr_ioapics; apic++)
662                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++)
663                         clear_IO_APIC_pin(apic, pin);
664 }
665
666 #ifdef CONFIG_X86_32
667 /*
668  * support for broken MP BIOSs, enables hand-redirection of PIRQ0-7 to
669  * specific CPU-side IRQs.
670  */
671
672 #define MAX_PIRQS 8
673 static int pirq_entries[MAX_PIRQS] = {
674         [0 ... MAX_PIRQS - 1] = -1
675 };
676
677 static int __init ioapic_pirq_setup(char *str)
678 {
679         int i, max;
680         int ints[MAX_PIRQS+1];
681
682         get_options(str, ARRAY_SIZE(ints), ints);
683
684         apic_printk(APIC_VERBOSE, KERN_INFO
685                         "PIRQ redirection, working around broken MP-BIOS.\n");
686         max = MAX_PIRQS;
687         if (ints[0] < MAX_PIRQS)
688                 max = ints[0];
689
690         for (i = 0; i < max; i++) {
691                 apic_printk(APIC_VERBOSE, KERN_DEBUG
692                                 "... PIRQ%d -> IRQ %d\n", i, ints[i+1]);
693                 /*
694                  * PIRQs are mapped upside down, usually.
695                  */
696                 pirq_entries[MAX_PIRQS-i-1] = ints[i+1];
697         }
698         return 1;
699 }
700
701 __setup("pirq=", ioapic_pirq_setup);
702 #endif /* CONFIG_X86_32 */
703
704 struct IO_APIC_route_entry **alloc_ioapic_entries(void)
705 {
706         int apic;
707         struct IO_APIC_route_entry **ioapic_entries;
708
709         ioapic_entries = kzalloc(sizeof(*ioapic_entries) * nr_ioapics,
710                                 GFP_ATOMIC);
711         if (!ioapic_entries)
712                 return 0;
713
714         for (apic = 0; apic < nr_ioapics; apic++) {
715                 ioapic_entries[apic] =
716                         kzalloc(sizeof(struct IO_APIC_route_entry) *
717                                 nr_ioapic_registers[apic], GFP_ATOMIC);
718                 if (!ioapic_entries[apic])
719                         goto nomem;
720         }
721
722         return ioapic_entries;
723
724 nomem:
725         while (--apic >= 0)
726                 kfree(ioapic_entries[apic]);
727         kfree(ioapic_entries);
728
729         return 0;
730 }
731
732 /*
733  * Saves all the IO-APIC RTE's
734  */
735 int save_IO_APIC_setup(struct IO_APIC_route_entry **ioapic_entries)
736 {
737         int apic, pin;
738
739         if (!ioapic_entries)
740                 return -ENOMEM;
741
742         for (apic = 0; apic < nr_ioapics; apic++) {
743                 if (!ioapic_entries[apic])
744                         return -ENOMEM;
745
746                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++)
747                         ioapic_entries[apic][pin] =
748                                 ioapic_read_entry(apic, pin);
749         }
750
751         return 0;
752 }
753
754 /*
755  * Mask all IO APIC entries.
756  */
757 void mask_IO_APIC_setup(struct IO_APIC_route_entry **ioapic_entries)
758 {
759         int apic, pin;
760
761         if (!ioapic_entries)
762                 return;
763
764         for (apic = 0; apic < nr_ioapics; apic++) {
765                 if (!ioapic_entries[apic])
766                         break;
767
768                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++) {
769                         struct IO_APIC_route_entry entry;
770
771                         entry = ioapic_entries[apic][pin];
772                         if (!entry.mask) {
773                                 entry.mask = 1;
774                                 ioapic_write_entry(apic, pin, entry);
775                         }
776                 }
777         }
778 }
779
780 /*
781  * Restore IO APIC entries which was saved in ioapic_entries.
782  */
783 int restore_IO_APIC_setup(struct IO_APIC_route_entry **ioapic_entries)
784 {
785         int apic, pin;
786
787         if (!ioapic_entries)
788                 return -ENOMEM;
789
790         for (apic = 0; apic < nr_ioapics; apic++) {
791                 if (!ioapic_entries[apic])
792                         return -ENOMEM;
793
794                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++)
795                         ioapic_write_entry(apic, pin,
796                                         ioapic_entries[apic][pin]);
797         }
798         return 0;
799 }
800
801 void free_ioapic_entries(struct IO_APIC_route_entry **ioapic_entries)
802 {
803         int apic;
804
805         for (apic = 0; apic < nr_ioapics; apic++)
806                 kfree(ioapic_entries[apic]);
807
808         kfree(ioapic_entries);
809 }
810
811 /*
812  * Find the IRQ entry number of a certain pin.
813  */
814 static int find_irq_entry(int apic, int pin, int type)
815 {
816         int i;
817
818         for (i = 0; i < mp_irq_entries; i++)
819                 if (mp_irqs[i].irqtype == type &&
820                     (mp_irqs[i].dstapic == mp_ioapics[apic].apicid ||
821                      mp_irqs[i].dstapic == MP_APIC_ALL) &&
822                     mp_irqs[i].dstirq == pin)
823                         return i;
824
825         return -1;
826 }
827
828 /*
829  * Find the pin to which IRQ[irq] (ISA) is connected
830  */
831 static int __init find_isa_irq_pin(int irq, int type)
832 {
833         int i;
834
835         for (i = 0; i < mp_irq_entries; i++) {
836                 int lbus = mp_irqs[i].srcbus;
837
838                 if (test_bit(lbus, mp_bus_not_pci) &&
839                     (mp_irqs[i].irqtype == type) &&
840                     (mp_irqs[i].srcbusirq == irq))
841
842                         return mp_irqs[i].dstirq;
843         }
844         return -1;
845 }
846
847 static int __init find_isa_irq_apic(int irq, int type)
848 {
849         int i;
850
851         for (i = 0; i < mp_irq_entries; i++) {
852                 int lbus = mp_irqs[i].srcbus;
853
854                 if (test_bit(lbus, mp_bus_not_pci) &&
855                     (mp_irqs[i].irqtype == type) &&
856                     (mp_irqs[i].srcbusirq == irq))
857                         break;
858         }
859         if (i < mp_irq_entries) {
860                 int apic;
861                 for(apic = 0; apic < nr_ioapics; apic++) {
862                         if (mp_ioapics[apic].apicid == mp_irqs[i].dstapic)
863                                 return apic;
864                 }
865         }
866
867         return -1;
868 }
869
870 #if defined(CONFIG_EISA) || defined(CONFIG_MCA)
871 /*
872  * EISA Edge/Level control register, ELCR
873  */
874 static int EISA_ELCR(unsigned int irq)
875 {
876         if (irq < legacy_pic->nr_legacy_irqs) {
877                 unsigned int port = 0x4d0 + (irq >> 3);
878                 return (inb(port) >> (irq & 7)) & 1;
879         }
880         apic_printk(APIC_VERBOSE, KERN_INFO
881                         "Broken MPtable reports ISA irq %d\n", irq);
882         return 0;
883 }
884
885 #endif
886
887 /* ISA interrupts are always polarity zero edge triggered,
888  * when listed as conforming in the MP table. */
889
890 #define default_ISA_trigger(idx)        (0)
891 #define default_ISA_polarity(idx)       (0)
892
893 /* EISA interrupts are always polarity zero and can be edge or level
894  * trigger depending on the ELCR value.  If an interrupt is listed as
895  * EISA conforming in the MP table, that means its trigger type must
896  * be read in from the ELCR */
897
898 #define default_EISA_trigger(idx)       (EISA_ELCR(mp_irqs[idx].srcbusirq))
899 #define default_EISA_polarity(idx)      default_ISA_polarity(idx)
900
901 /* PCI interrupts are always polarity one level triggered,
902  * when listed as conforming in the MP table. */
903
904 #define default_PCI_trigger(idx)        (1)
905 #define default_PCI_polarity(idx)       (1)
906
907 /* MCA interrupts are always polarity zero level triggered,
908  * when listed as conforming in the MP table. */
909
910 #define default_MCA_trigger(idx)        (1)
911 #define default_MCA_polarity(idx)       default_ISA_polarity(idx)
912
913 static int MPBIOS_polarity(int idx)
914 {
915         int bus = mp_irqs[idx].srcbus;
916         int polarity;
917
918         /*
919          * Determine IRQ line polarity (high active or low active):
920          */
921         switch (mp_irqs[idx].irqflag & 3)
922         {
923                 case 0: /* conforms, ie. bus-type dependent polarity */
924                         if (test_bit(bus, mp_bus_not_pci))
925                                 polarity = default_ISA_polarity(idx);
926                         else
927                                 polarity = default_PCI_polarity(idx);
928                         break;
929                 case 1: /* high active */
930                 {
931                         polarity = 0;
932                         break;
933                 }
934                 case 2: /* reserved */
935                 {
936                         printk(KERN_WARNING "broken BIOS!!\n");
937                         polarity = 1;
938                         break;
939                 }
940                 case 3: /* low active */
941                 {
942                         polarity = 1;
943                         break;
944                 }
945                 default: /* invalid */
946                 {
947                         printk(KERN_WARNING "broken BIOS!!\n");
948                         polarity = 1;
949                         break;
950                 }
951         }
952         return polarity;
953 }
954
955 static int MPBIOS_trigger(int idx)
956 {
957         int bus = mp_irqs[idx].srcbus;
958         int trigger;
959
960         /*
961          * Determine IRQ trigger mode (edge or level sensitive):
962          */
963         switch ((mp_irqs[idx].irqflag>>2) & 3)
964         {
965                 case 0: /* conforms, ie. bus-type dependent */
966                         if (test_bit(bus, mp_bus_not_pci))
967                                 trigger = default_ISA_trigger(idx);
968                         else
969                                 trigger = default_PCI_trigger(idx);
970 #if defined(CONFIG_EISA) || defined(CONFIG_MCA)
971                         switch (mp_bus_id_to_type[bus]) {
972                                 case MP_BUS_ISA: /* ISA pin */
973                                 {
974                                         /* set before the switch */
975                                         break;
976                                 }
977                                 case MP_BUS_EISA: /* EISA pin */
978                                 {
979                                         trigger = default_EISA_trigger(idx);
980                                         break;
981                                 }
982                                 case MP_BUS_PCI: /* PCI pin */
983                                 {
984                                         /* set before the switch */
985                                         break;
986                                 }
987                                 case MP_BUS_MCA: /* MCA pin */
988                                 {
989                                         trigger = default_MCA_trigger(idx);
990                                         break;
991                                 }
992                                 default:
993                                 {
994                                         printk(KERN_WARNING "broken BIOS!!\n");
995                                         trigger = 1;
996                                         break;
997                                 }
998                         }
999 #endif
1000                         break;
1001                 case 1: /* edge */
1002                 {
1003                         trigger = 0;
1004                         break;
1005                 }
1006                 case 2: /* reserved */
1007                 {
1008                         printk(KERN_WARNING "broken BIOS!!\n");
1009                         trigger = 1;
1010                         break;
1011                 }
1012                 case 3: /* level */
1013                 {
1014                         trigger = 1;
1015                         break;
1016                 }
1017                 default: /* invalid */
1018                 {
1019                         printk(KERN_WARNING "broken BIOS!!\n");
1020                         trigger = 0;
1021                         break;
1022                 }
1023         }
1024         return trigger;
1025 }
1026
1027 static inline int irq_polarity(int idx)
1028 {
1029         return MPBIOS_polarity(idx);
1030 }
1031
1032 static inline int irq_trigger(int idx)
1033 {
1034         return MPBIOS_trigger(idx);
1035 }
1036
1037 static int pin_2_irq(int idx, int apic, int pin)
1038 {
1039         int irq;
1040         int bus = mp_irqs[idx].srcbus;
1041
1042         /*
1043          * Debugging check, we are in big trouble if this message pops up!
1044          */
1045         if (mp_irqs[idx].dstirq != pin)
1046                 printk(KERN_ERR "broken BIOS or MPTABLE parser, ayiee!!\n");
1047
1048         if (test_bit(bus, mp_bus_not_pci)) {
1049                 irq = mp_irqs[idx].srcbusirq;
1050         } else {
1051                 u32 gsi = mp_gsi_routing[apic].gsi_base + pin;
1052
1053                 if (gsi >= NR_IRQS_LEGACY)
1054                         irq = gsi;
1055                 else
1056                         irq = gsi_top + gsi;
1057         }
1058
1059 #ifdef CONFIG_X86_32
1060         /*
1061          * PCI IRQ command line redirection. Yes, limits are hardcoded.
1062          */
1063         if ((pin >= 16) && (pin <= 23)) {
1064                 if (pirq_entries[pin-16] != -1) {
1065                         if (!pirq_entries[pin-16]) {
1066                                 apic_printk(APIC_VERBOSE, KERN_DEBUG
1067                                                 "disabling PIRQ%d\n", pin-16);
1068                         } else {
1069                                 irq = pirq_entries[pin-16];
1070                                 apic_printk(APIC_VERBOSE, KERN_DEBUG
1071                                                 "using PIRQ%d -> IRQ %d\n",
1072                                                 pin-16, irq);
1073                         }
1074                 }
1075         }
1076 #endif
1077
1078         return irq;
1079 }
1080
1081 /*
1082  * Find a specific PCI IRQ entry.
1083  * Not an __init, possibly needed by modules
1084  */
1085 int IO_APIC_get_PCI_irq_vector(int bus, int slot, int pin,
1086                                 struct io_apic_irq_attr *irq_attr)
1087 {
1088         int apic, i, best_guess = -1;
1089
1090         apic_printk(APIC_DEBUG,
1091                     "querying PCI -> IRQ mapping bus:%d, slot:%d, pin:%d.\n",
1092                     bus, slot, pin);
1093         if (test_bit(bus, mp_bus_not_pci)) {
1094                 apic_printk(APIC_VERBOSE,
1095                             "PCI BIOS passed nonexistent PCI bus %d!\n", bus);
1096                 return -1;
1097         }
1098         for (i = 0; i < mp_irq_entries; i++) {
1099                 int lbus = mp_irqs[i].srcbus;
1100
1101                 for (apic = 0; apic < nr_ioapics; apic++)
1102                         if (mp_ioapics[apic].apicid == mp_irqs[i].dstapic ||
1103                             mp_irqs[i].dstapic == MP_APIC_ALL)
1104                                 break;
1105
1106                 if (!test_bit(lbus, mp_bus_not_pci) &&
1107                     !mp_irqs[i].irqtype &&
1108                     (bus == lbus) &&
1109                     (slot == ((mp_irqs[i].srcbusirq >> 2) & 0x1f))) {
1110                         int irq = pin_2_irq(i, apic, mp_irqs[i].dstirq);
1111
1112                         if (!(apic || IO_APIC_IRQ(irq)))
1113                                 continue;
1114
1115                         if (pin == (mp_irqs[i].srcbusirq & 3)) {
1116                                 set_io_apic_irq_attr(irq_attr, apic,
1117                                                      mp_irqs[i].dstirq,
1118                                                      irq_trigger(i),
1119                                                      irq_polarity(i));
1120                                 return irq;
1121                         }
1122                         /*
1123                          * Use the first all-but-pin matching entry as a
1124                          * best-guess fuzzy result for broken mptables.
1125                          */
1126                         if (best_guess < 0) {
1127                                 set_io_apic_irq_attr(irq_attr, apic,
1128                                                      mp_irqs[i].dstirq,
1129                                                      irq_trigger(i),
1130                                                      irq_polarity(i));
1131                                 best_guess = irq;
1132                         }
1133                 }
1134         }
1135         return best_guess;
1136 }
1137 EXPORT_SYMBOL(IO_APIC_get_PCI_irq_vector);
1138
1139 void lock_vector_lock(void)
1140 {
1141         /* Used to the online set of cpus does not change
1142          * during assign_irq_vector.
1143          */
1144         raw_spin_lock(&vector_lock);
1145 }
1146
1147 void unlock_vector_lock(void)
1148 {
1149         raw_spin_unlock(&vector_lock);
1150 }
1151
1152 static int
1153 __assign_irq_vector(int irq, struct irq_cfg *cfg, const struct cpumask *mask)
1154 {
1155         /*
1156          * NOTE! The local APIC isn't very good at handling
1157          * multiple interrupts at the same interrupt level.
1158          * As the interrupt level is determined by taking the
1159          * vector number and shifting that right by 4, we
1160          * want to spread these out a bit so that they don't
1161          * all fall in the same interrupt level.
1162          *
1163          * Also, we've got to be careful not to trash gate
1164          * 0x80, because int 0x80 is hm, kind of importantish. ;)
1165          */
1166         static int current_vector = FIRST_EXTERNAL_VECTOR + VECTOR_OFFSET_START;
1167         static int current_offset = VECTOR_OFFSET_START % 8;
1168         unsigned int old_vector;
1169         int cpu, err;
1170         cpumask_var_t tmp_mask;
1171
1172         if (cfg->move_in_progress)
1173                 return -EBUSY;
1174
1175         if (!alloc_cpumask_var(&tmp_mask, GFP_ATOMIC))
1176                 return -ENOMEM;
1177
1178         old_vector = cfg->vector;
1179         if (old_vector) {
1180                 cpumask_and(tmp_mask, mask, cpu_online_mask);
1181                 cpumask_and(tmp_mask, cfg->domain, tmp_mask);
1182                 if (!cpumask_empty(tmp_mask)) {
1183                         free_cpumask_var(tmp_mask);
1184                         return 0;
1185                 }
1186         }
1187
1188         /* Only try and allocate irqs on cpus that are present */
1189         err = -ENOSPC;
1190         for_each_cpu_and(cpu, mask, cpu_online_mask) {
1191                 int new_cpu;
1192                 int vector, offset;
1193
1194                 apic->vector_allocation_domain(cpu, tmp_mask);
1195
1196                 vector = current_vector;
1197                 offset = current_offset;
1198 next:
1199                 vector += 8;
1200                 if (vector >= first_system_vector) {
1201                         /* If out of vectors on large boxen, must share them. */
1202                         offset = (offset + 1) % 8;
1203                         vector = FIRST_EXTERNAL_VECTOR + offset;
1204                 }
1205                 if (unlikely(current_vector == vector))
1206                         continue;
1207
1208                 if (test_bit(vector, used_vectors))
1209                         goto next;
1210
1211                 for_each_cpu_and(new_cpu, tmp_mask, cpu_online_mask)
1212                         if (per_cpu(vector_irq, new_cpu)[vector] != -1)
1213                                 goto next;
1214                 /* Found one! */
1215                 current_vector = vector;
1216                 current_offset = offset;
1217                 if (old_vector) {
1218                         cfg->move_in_progress = 1;
1219                         cpumask_copy(cfg->old_domain, cfg->domain);
1220                 }
1221                 for_each_cpu_and(new_cpu, tmp_mask, cpu_online_mask)
1222                         per_cpu(vector_irq, new_cpu)[vector] = irq;
1223                 cfg->vector = vector;
1224                 cpumask_copy(cfg->domain, tmp_mask);
1225                 err = 0;
1226                 break;
1227         }
1228         free_cpumask_var(tmp_mask);
1229         return err;
1230 }
1231
1232 int assign_irq_vector(int irq, struct irq_cfg *cfg, const struct cpumask *mask)
1233 {
1234         int err;
1235         unsigned long flags;
1236
1237         raw_spin_lock_irqsave(&vector_lock, flags);
1238         err = __assign_irq_vector(irq, cfg, mask);
1239         raw_spin_unlock_irqrestore(&vector_lock, flags);
1240         return err;
1241 }
1242
1243 static void __clear_irq_vector(int irq, struct irq_cfg *cfg)
1244 {
1245         int cpu, vector;
1246
1247         BUG_ON(!cfg->vector);
1248
1249         vector = cfg->vector;
1250         for_each_cpu_and(cpu, cfg->domain, cpu_online_mask)
1251                 per_cpu(vector_irq, cpu)[vector] = -1;
1252
1253         cfg->vector = 0;
1254         cpumask_clear(cfg->domain);
1255
1256         if (likely(!cfg->move_in_progress))
1257                 return;
1258         for_each_cpu_and(cpu, cfg->old_domain, cpu_online_mask) {
1259                 for (vector = FIRST_EXTERNAL_VECTOR; vector < NR_VECTORS;
1260                                                                 vector++) {
1261                         if (per_cpu(vector_irq, cpu)[vector] != irq)
1262                                 continue;
1263                         per_cpu(vector_irq, cpu)[vector] = -1;
1264                         break;
1265                 }
1266         }
1267         cfg->move_in_progress = 0;
1268 }
1269
1270 void __setup_vector_irq(int cpu)
1271 {
1272         /* Initialize vector_irq on a new cpu */
1273         int irq, vector;
1274         struct irq_cfg *cfg;
1275         struct irq_desc *desc;
1276
1277         /*
1278          * vector_lock will make sure that we don't run into irq vector
1279          * assignments that might be happening on another cpu in parallel,
1280          * while we setup our initial vector to irq mappings.
1281          */
1282         raw_spin_lock(&vector_lock);
1283         /* Mark the inuse vectors */
1284         for_each_irq_desc(irq, desc) {
1285                 cfg = get_irq_desc_chip_data(desc);
1286
1287                 /*
1288                  * If it is a legacy IRQ handled by the legacy PIC, this cpu
1289                  * will be part of the irq_cfg's domain.
1290                  */
1291                 if (irq < legacy_pic->nr_legacy_irqs && !IO_APIC_IRQ(irq))
1292                         cpumask_set_cpu(cpu, cfg->domain);
1293
1294                 if (!cpumask_test_cpu(cpu, cfg->domain))
1295                         continue;
1296                 vector = cfg->vector;
1297                 per_cpu(vector_irq, cpu)[vector] = irq;
1298         }
1299         /* Mark the free vectors */
1300         for (vector = 0; vector < NR_VECTORS; ++vector) {
1301                 irq = per_cpu(vector_irq, cpu)[vector];
1302                 if (irq < 0)
1303                         continue;
1304
1305                 cfg = irq_cfg(irq);
1306                 if (!cpumask_test_cpu(cpu, cfg->domain))
1307                         per_cpu(vector_irq, cpu)[vector] = -1;
1308         }
1309         raw_spin_unlock(&vector_lock);
1310 }
1311
1312 static struct irq_chip ioapic_chip;
1313 static struct irq_chip ir_ioapic_chip;
1314
1315 #define IOAPIC_AUTO     -1
1316 #define IOAPIC_EDGE     0
1317 #define IOAPIC_LEVEL    1
1318
1319 #ifdef CONFIG_X86_32
1320 static inline int IO_APIC_irq_trigger(int irq)
1321 {
1322         int apic, idx, pin;
1323
1324         for (apic = 0; apic < nr_ioapics; apic++) {
1325                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++) {
1326                         idx = find_irq_entry(apic, pin, mp_INT);
1327                         if ((idx != -1) && (irq == pin_2_irq(idx, apic, pin)))
1328                                 return irq_trigger(idx);
1329                 }
1330         }
1331         /*
1332          * nonexistent IRQs are edge default
1333          */
1334         return 0;
1335 }
1336 #else
1337 static inline int IO_APIC_irq_trigger(int irq)
1338 {
1339         return 1;
1340 }
1341 #endif
1342
1343 static void ioapic_register_intr(unsigned int irq, unsigned long trigger)
1344 {
1345
1346         if ((trigger == IOAPIC_AUTO && IO_APIC_irq_trigger(irq)) ||
1347             trigger == IOAPIC_LEVEL)
1348                 irq_set_status_flags(irq, IRQ_LEVEL);
1349         else
1350                 irq_clear_status_flags(irq, IRQ_LEVEL);
1351
1352         if (irq_remapped(irq)) {
1353                 irq_set_status_flags(irq, IRQ_MOVE_PCNTXT);
1354                 if (trigger)
1355                         set_irq_chip_and_handler_name(irq, &ir_ioapic_chip,
1356                                                       handle_fasteoi_irq,
1357                                                      "fasteoi");
1358                 else
1359                         set_irq_chip_and_handler_name(irq, &ir_ioapic_chip,
1360                                                       handle_edge_irq, "edge");
1361                 return;
1362         }
1363
1364         if ((trigger == IOAPIC_AUTO && IO_APIC_irq_trigger(irq)) ||
1365             trigger == IOAPIC_LEVEL)
1366                 set_irq_chip_and_handler_name(irq, &ioapic_chip,
1367                                               handle_fasteoi_irq,
1368                                               "fasteoi");
1369         else
1370                 set_irq_chip_and_handler_name(irq, &ioapic_chip,
1371                                               handle_edge_irq, "edge");
1372 }
1373
1374 int setup_ioapic_entry(int apic_id, int irq,
1375                        struct IO_APIC_route_entry *entry,
1376                        unsigned int destination, int trigger,
1377                        int polarity, int vector, int pin)
1378 {
1379         /*
1380          * add it to the IO-APIC irq-routing table:
1381          */
1382         memset(entry,0,sizeof(*entry));
1383
1384         if (intr_remapping_enabled) {
1385                 struct intel_iommu *iommu = map_ioapic_to_ir(apic_id);
1386                 struct irte irte;
1387                 struct IR_IO_APIC_route_entry *ir_entry =
1388                         (struct IR_IO_APIC_route_entry *) entry;
1389                 int index;
1390
1391                 if (!iommu)
1392                         panic("No mapping iommu for ioapic %d\n", apic_id);
1393
1394                 index = alloc_irte(iommu, irq, 1);
1395                 if (index < 0)
1396                         panic("Failed to allocate IRTE for ioapic %d\n", apic_id);
1397
1398                 prepare_irte(&irte, vector, destination);
1399
1400                 /* Set source-id of interrupt request */
1401                 set_ioapic_sid(&irte, apic_id);
1402
1403                 modify_irte(irq, &irte);
1404
1405                 ir_entry->index2 = (index >> 15) & 0x1;
1406                 ir_entry->zero = 0;
1407                 ir_entry->format = 1;
1408                 ir_entry->index = (index & 0x7fff);
1409                 /*
1410                  * IO-APIC RTE will be configured with virtual vector.
1411                  * irq handler will do the explicit EOI to the io-apic.
1412                  */
1413                 ir_entry->vector = pin;
1414         } else {
1415                 entry->delivery_mode = apic->irq_delivery_mode;
1416                 entry->dest_mode = apic->irq_dest_mode;
1417                 entry->dest = destination;
1418                 entry->vector = vector;
1419         }
1420
1421         entry->mask = 0;                                /* enable IRQ */
1422         entry->trigger = trigger;
1423         entry->polarity = polarity;
1424
1425         /* Mask level triggered irqs.
1426          * Use IRQ_DELAYED_DISABLE for edge triggered irqs.
1427          */
1428         if (trigger)
1429                 entry->mask = 1;
1430         return 0;
1431 }
1432
1433 static void setup_ioapic_irq(int apic_id, int pin, unsigned int irq,
1434                              struct irq_cfg *cfg, int trigger, int polarity)
1435 {
1436         struct IO_APIC_route_entry entry;
1437         unsigned int dest;
1438
1439         if (!IO_APIC_IRQ(irq))
1440                 return;
1441         /*
1442          * For legacy irqs, cfg->domain starts with cpu 0 for legacy
1443          * controllers like 8259. Now that IO-APIC can handle this irq, update
1444          * the cfg->domain.
1445          */
1446         if (irq < legacy_pic->nr_legacy_irqs && cpumask_test_cpu(0, cfg->domain))
1447                 apic->vector_allocation_domain(0, cfg->domain);
1448
1449         if (assign_irq_vector(irq, cfg, apic->target_cpus()))
1450                 return;
1451
1452         dest = apic->cpu_mask_to_apicid_and(cfg->domain, apic->target_cpus());
1453
1454         apic_printk(APIC_VERBOSE,KERN_DEBUG
1455                     "IOAPIC[%d]: Set routing entry (%d-%d -> 0x%x -> "
1456                     "IRQ %d Mode:%i Active:%i)\n",
1457                     apic_id, mp_ioapics[apic_id].apicid, pin, cfg->vector,
1458                     irq, trigger, polarity);
1459
1460
1461         if (setup_ioapic_entry(mp_ioapics[apic_id].apicid, irq, &entry,
1462                                dest, trigger, polarity, cfg->vector, pin)) {
1463                 printk("Failed to setup ioapic entry for ioapic  %d, pin %d\n",
1464                        mp_ioapics[apic_id].apicid, pin);
1465                 __clear_irq_vector(irq, cfg);
1466                 return;
1467         }
1468
1469         ioapic_register_intr(irq, trigger);
1470         if (irq < legacy_pic->nr_legacy_irqs)
1471                 legacy_pic->mask(irq);
1472
1473         ioapic_write_entry(apic_id, pin, entry);
1474 }
1475
1476 static struct {
1477         DECLARE_BITMAP(pin_programmed, MP_MAX_IOAPIC_PIN + 1);
1478 } mp_ioapic_routing[MAX_IO_APICS];
1479
1480 static void __init setup_IO_APIC_irqs(void)
1481 {
1482         int apic_id, pin, idx, irq;
1483         int notcon = 0;
1484         struct irq_desc *desc;
1485         struct irq_cfg *cfg;
1486         int node = cpu_to_node(0);
1487
1488         apic_printk(APIC_VERBOSE, KERN_DEBUG "init IO_APIC IRQs\n");
1489
1490         for (apic_id = 0; apic_id < nr_ioapics; apic_id++)
1491         for (pin = 0; pin < nr_ioapic_registers[apic_id]; pin++) {
1492                 idx = find_irq_entry(apic_id, pin, mp_INT);
1493                 if (idx == -1) {
1494                         if (!notcon) {
1495                                 notcon = 1;
1496                                 apic_printk(APIC_VERBOSE,
1497                                         KERN_DEBUG " %d-%d",
1498                                         mp_ioapics[apic_id].apicid, pin);
1499                         } else
1500                                 apic_printk(APIC_VERBOSE, " %d-%d",
1501                                         mp_ioapics[apic_id].apicid, pin);
1502                         continue;
1503                 }
1504                 if (notcon) {
1505                         apic_printk(APIC_VERBOSE,
1506                                 " (apicid-pin) not connected\n");
1507                         notcon = 0;
1508                 }
1509
1510                 irq = pin_2_irq(idx, apic_id, pin);
1511
1512                 if ((apic_id > 0) && (irq > 16))
1513                         continue;
1514
1515                 /*
1516                  * Skip the timer IRQ if there's a quirk handler
1517                  * installed and if it returns 1:
1518                  */
1519                 if (apic->multi_timer_check &&
1520                                 apic->multi_timer_check(apic_id, irq))
1521                         continue;
1522
1523                 desc = irq_to_desc_alloc_node(irq, node);
1524                 if (!desc) {
1525                         printk(KERN_INFO "can not get irq_desc for %d\n", irq);
1526                         continue;
1527                 }
1528                 cfg = get_irq_desc_chip_data(desc);
1529                 add_pin_to_irq_node(cfg, node, apic_id, pin);
1530                 /*
1531                  * don't mark it in pin_programmed, so later acpi could
1532                  * set it correctly when irq < 16
1533                  */
1534                 setup_ioapic_irq(apic_id, pin, irq, cfg, irq_trigger(idx),
1535                                   irq_polarity(idx));
1536         }
1537
1538         if (notcon)
1539                 apic_printk(APIC_VERBOSE,
1540                         " (apicid-pin) not connected\n");
1541 }
1542
1543 /*
1544  * for the gsit that is not in first ioapic
1545  * but could not use acpi_register_gsi()
1546  * like some special sci in IBM x3330
1547  */
1548 void setup_IO_APIC_irq_extra(u32 gsi)
1549 {
1550         int apic_id = 0, pin, idx, irq;
1551         int node = cpu_to_node(0);
1552         struct irq_desc *desc;
1553         struct irq_cfg *cfg;
1554
1555         /*
1556          * Convert 'gsi' to 'ioapic.pin'.
1557          */
1558         apic_id = mp_find_ioapic(gsi);
1559         if (apic_id < 0)
1560                 return;
1561
1562         pin = mp_find_ioapic_pin(apic_id, gsi);
1563         idx = find_irq_entry(apic_id, pin, mp_INT);
1564         if (idx == -1)
1565                 return;
1566
1567         irq = pin_2_irq(idx, apic_id, pin);
1568
1569         /* Only handle the non legacy irqs on secondary ioapics */
1570         if (apic_id == 0 || irq < NR_IRQS_LEGACY)
1571                 return;
1572
1573         desc = irq_to_desc_alloc_node(irq, node);
1574         if (!desc) {
1575                 printk(KERN_INFO "can not get irq_desc for %d\n", irq);
1576                 return;
1577         }
1578
1579         cfg = get_irq_desc_chip_data(desc);
1580         add_pin_to_irq_node(cfg, node, apic_id, pin);
1581
1582         if (test_bit(pin, mp_ioapic_routing[apic_id].pin_programmed)) {
1583                 pr_debug("Pin %d-%d already programmed\n",
1584                          mp_ioapics[apic_id].apicid, pin);
1585                 return;
1586         }
1587         set_bit(pin, mp_ioapic_routing[apic_id].pin_programmed);
1588
1589         setup_ioapic_irq(apic_id, pin, irq, cfg,
1590                         irq_trigger(idx), irq_polarity(idx));
1591 }
1592
1593 /*
1594  * Set up the timer pin, possibly with the 8259A-master behind.
1595  */
1596 static void __init setup_timer_IRQ0_pin(unsigned int apic_id, unsigned int pin,
1597                                         int vector)
1598 {
1599         struct IO_APIC_route_entry entry;
1600
1601         if (intr_remapping_enabled)
1602                 return;
1603
1604         memset(&entry, 0, sizeof(entry));
1605
1606         /*
1607          * We use logical delivery to get the timer IRQ
1608          * to the first CPU.
1609          */
1610         entry.dest_mode = apic->irq_dest_mode;
1611         entry.mask = 0;                 /* don't mask IRQ for edge */
1612         entry.dest = apic->cpu_mask_to_apicid(apic->target_cpus());
1613         entry.delivery_mode = apic->irq_delivery_mode;
1614         entry.polarity = 0;
1615         entry.trigger = 0;
1616         entry.vector = vector;
1617
1618         /*
1619          * The timer IRQ doesn't have to know that behind the
1620          * scene we may have a 8259A-master in AEOI mode ...
1621          */
1622         set_irq_chip_and_handler_name(0, &ioapic_chip, handle_edge_irq, "edge");
1623
1624         /*
1625          * Add it to the IO-APIC irq-routing table:
1626          */
1627         ioapic_write_entry(apic_id, pin, entry);
1628 }
1629
1630
1631 __apicdebuginit(void) print_IO_APIC(void)
1632 {
1633         int apic, i;
1634         union IO_APIC_reg_00 reg_00;
1635         union IO_APIC_reg_01 reg_01;
1636         union IO_APIC_reg_02 reg_02;
1637         union IO_APIC_reg_03 reg_03;
1638         unsigned long flags;
1639         struct irq_cfg *cfg;
1640         struct irq_desc *desc;
1641         unsigned int irq;
1642
1643         printk(KERN_DEBUG "number of MP IRQ sources: %d.\n", mp_irq_entries);
1644         for (i = 0; i < nr_ioapics; i++)
1645                 printk(KERN_DEBUG "number of IO-APIC #%d registers: %d.\n",
1646                        mp_ioapics[i].apicid, nr_ioapic_registers[i]);
1647
1648         /*
1649          * We are a bit conservative about what we expect.  We have to
1650          * know about every hardware change ASAP.
1651          */
1652         printk(KERN_INFO "testing the IO APIC.......................\n");
1653
1654         for (apic = 0; apic < nr_ioapics; apic++) {
1655
1656         raw_spin_lock_irqsave(&ioapic_lock, flags);
1657         reg_00.raw = io_apic_read(apic, 0);
1658         reg_01.raw = io_apic_read(apic, 1);
1659         if (reg_01.bits.version >= 0x10)
1660                 reg_02.raw = io_apic_read(apic, 2);
1661         if (reg_01.bits.version >= 0x20)
1662                 reg_03.raw = io_apic_read(apic, 3);
1663         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
1664
1665         printk("\n");
1666         printk(KERN_DEBUG "IO APIC #%d......\n", mp_ioapics[apic].apicid);
1667         printk(KERN_DEBUG ".... register #00: %08X\n", reg_00.raw);
1668         printk(KERN_DEBUG ".......    : physical APIC id: %02X\n", reg_00.bits.ID);
1669         printk(KERN_DEBUG ".......    : Delivery Type: %X\n", reg_00.bits.delivery_type);
1670         printk(KERN_DEBUG ".......    : LTS          : %X\n", reg_00.bits.LTS);
1671
1672         printk(KERN_DEBUG ".... register #01: %08X\n", *(int *)&reg_01);
1673         printk(KERN_DEBUG ".......     : max redirection entries: %04X\n", reg_01.bits.entries);
1674
1675         printk(KERN_DEBUG ".......     : PRQ implemented: %X\n", reg_01.bits.PRQ);
1676         printk(KERN_DEBUG ".......     : IO APIC version: %04X\n", reg_01.bits.version);
1677
1678         /*
1679          * Some Intel chipsets with IO APIC VERSION of 0x1? don't have reg_02,
1680          * but the value of reg_02 is read as the previous read register
1681          * value, so ignore it if reg_02 == reg_01.
1682          */
1683         if (reg_01.bits.version >= 0x10 && reg_02.raw != reg_01.raw) {
1684                 printk(KERN_DEBUG ".... register #02: %08X\n", reg_02.raw);
1685                 printk(KERN_DEBUG ".......     : arbitration: %02X\n", reg_02.bits.arbitration);
1686         }
1687
1688         /*
1689          * Some Intel chipsets with IO APIC VERSION of 0x2? don't have reg_02
1690          * or reg_03, but the value of reg_0[23] is read as the previous read
1691          * register value, so ignore it if reg_03 == reg_0[12].
1692          */
1693         if (reg_01.bits.version >= 0x20 && reg_03.raw != reg_02.raw &&
1694             reg_03.raw != reg_01.raw) {
1695                 printk(KERN_DEBUG ".... register #03: %08X\n", reg_03.raw);
1696                 printk(KERN_DEBUG ".......     : Boot DT    : %X\n", reg_03.bits.boot_DT);
1697         }
1698
1699         printk(KERN_DEBUG ".... IRQ redirection table:\n");
1700
1701         printk(KERN_DEBUG " NR Dst Mask Trig IRR Pol"
1702                           " Stat Dmod Deli Vect:\n");
1703
1704         for (i = 0; i <= reg_01.bits.entries; i++) {
1705                 struct IO_APIC_route_entry entry;
1706
1707                 entry = ioapic_read_entry(apic, i);
1708
1709                 printk(KERN_DEBUG " %02x %03X ",
1710                         i,
1711                         entry.dest
1712                 );
1713
1714                 printk("%1d    %1d    %1d   %1d   %1d    %1d    %1d    %02X\n",
1715                         entry.mask,
1716                         entry.trigger,
1717                         entry.irr,
1718                         entry.polarity,
1719                         entry.delivery_status,
1720                         entry.dest_mode,
1721                         entry.delivery_mode,
1722                         entry.vector
1723                 );
1724         }
1725         }
1726         printk(KERN_DEBUG "IRQ to pin mappings:\n");
1727         for_each_irq_desc(irq, desc) {
1728                 struct irq_pin_list *entry;
1729
1730                 cfg = get_irq_desc_chip_data(desc);
1731                 if (!cfg)
1732                         continue;
1733                 entry = cfg->irq_2_pin;
1734                 if (!entry)
1735                         continue;
1736                 printk(KERN_DEBUG "IRQ%d ", irq);
1737                 for_each_irq_pin(entry, cfg->irq_2_pin)
1738                         printk("-> %d:%d", entry->apic, entry->pin);
1739                 printk("\n");
1740         }
1741
1742         printk(KERN_INFO ".................................... done.\n");
1743
1744         return;
1745 }
1746
1747 __apicdebuginit(void) print_APIC_field(int base)
1748 {
1749         int i;
1750
1751         printk(KERN_DEBUG);
1752
1753         for (i = 0; i < 8; i++)
1754                 printk(KERN_CONT "%08x", apic_read(base + i*0x10));
1755
1756         printk(KERN_CONT "\n");
1757 }
1758
1759 __apicdebuginit(void) print_local_APIC(void *dummy)
1760 {
1761         unsigned int i, v, ver, maxlvt;
1762         u64 icr;
1763
1764         printk(KERN_DEBUG "printing local APIC contents on CPU#%d/%d:\n",
1765                 smp_processor_id(), hard_smp_processor_id());
1766         v = apic_read(APIC_ID);
1767         printk(KERN_INFO "... APIC ID:      %08x (%01x)\n", v, read_apic_id());
1768         v = apic_read(APIC_LVR);
1769         printk(KERN_INFO "... APIC VERSION: %08x\n", v);
1770         ver = GET_APIC_VERSION(v);
1771         maxlvt = lapic_get_maxlvt();
1772
1773         v = apic_read(APIC_TASKPRI);
1774         printk(KERN_DEBUG "... APIC TASKPRI: %08x (%02x)\n", v, v & APIC_TPRI_MASK);
1775
1776         if (APIC_INTEGRATED(ver)) {                     /* !82489DX */
1777                 if (!APIC_XAPIC(ver)) {
1778                         v = apic_read(APIC_ARBPRI);
1779                         printk(KERN_DEBUG "... APIC ARBPRI: %08x (%02x)\n", v,
1780                                v & APIC_ARBPRI_MASK);
1781                 }
1782                 v = apic_read(APIC_PROCPRI);
1783                 printk(KERN_DEBUG "... APIC PROCPRI: %08x\n", v);
1784         }
1785
1786         /*
1787          * Remote read supported only in the 82489DX and local APIC for
1788          * Pentium processors.
1789          */
1790         if (!APIC_INTEGRATED(ver) || maxlvt == 3) {
1791                 v = apic_read(APIC_RRR);
1792                 printk(KERN_DEBUG "... APIC RRR: %08x\n", v);
1793         }
1794
1795         v = apic_read(APIC_LDR);
1796         printk(KERN_DEBUG "... APIC LDR: %08x\n", v);
1797         if (!x2apic_enabled()) {
1798                 v = apic_read(APIC_DFR);
1799                 printk(KERN_DEBUG "... APIC DFR: %08x\n", v);
1800         }
1801         v = apic_read(APIC_SPIV);
1802         printk(KERN_DEBUG "... APIC SPIV: %08x\n", v);
1803
1804         printk(KERN_DEBUG "... APIC ISR field:\n");
1805         print_APIC_field(APIC_ISR);
1806         printk(KERN_DEBUG "... APIC TMR field:\n");
1807         print_APIC_field(APIC_TMR);
1808         printk(KERN_DEBUG "... APIC IRR field:\n");
1809         print_APIC_field(APIC_IRR);
1810
1811         if (APIC_INTEGRATED(ver)) {             /* !82489DX */
1812                 if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
1813                         apic_write(APIC_ESR, 0);
1814
1815                 v = apic_read(APIC_ESR);
1816                 printk(KERN_DEBUG "... APIC ESR: %08x\n", v);
1817         }
1818
1819         icr = apic_icr_read();
1820         printk(KERN_DEBUG "... APIC ICR: %08x\n", (u32)icr);
1821         printk(KERN_DEBUG "... APIC ICR2: %08x\n", (u32)(icr >> 32));
1822
1823         v = apic_read(APIC_LVTT);
1824         printk(KERN_DEBUG "... APIC LVTT: %08x\n", v);
1825
1826         if (maxlvt > 3) {                       /* PC is LVT#4. */
1827                 v = apic_read(APIC_LVTPC);
1828                 printk(KERN_DEBUG "... APIC LVTPC: %08x\n", v);
1829         }
1830         v = apic_read(APIC_LVT0);
1831         printk(KERN_DEBUG "... APIC LVT0: %08x\n", v);
1832         v = apic_read(APIC_LVT1);
1833         printk(KERN_DEBUG "... APIC LVT1: %08x\n", v);
1834
1835         if (maxlvt > 2) {                       /* ERR is LVT#3. */
1836                 v = apic_read(APIC_LVTERR);
1837                 printk(KERN_DEBUG "... APIC LVTERR: %08x\n", v);
1838         }
1839
1840         v = apic_read(APIC_TMICT);
1841         printk(KERN_DEBUG "... APIC TMICT: %08x\n", v);
1842         v = apic_read(APIC_TMCCT);
1843         printk(KERN_DEBUG "... APIC TMCCT: %08x\n", v);
1844         v = apic_read(APIC_TDCR);
1845         printk(KERN_DEBUG "... APIC TDCR: %08x\n", v);
1846
1847         if (boot_cpu_has(X86_FEATURE_EXTAPIC)) {
1848                 v = apic_read(APIC_EFEAT);
1849                 maxlvt = (v >> 16) & 0xff;
1850                 printk(KERN_DEBUG "... APIC EFEAT: %08x\n", v);
1851                 v = apic_read(APIC_ECTRL);
1852                 printk(KERN_DEBUG "... APIC ECTRL: %08x\n", v);
1853                 for (i = 0; i < maxlvt; i++) {
1854                         v = apic_read(APIC_EILVTn(i));
1855                         printk(KERN_DEBUG "... APIC EILVT%d: %08x\n", i, v);
1856                 }
1857         }
1858         printk("\n");
1859 }
1860
1861 __apicdebuginit(void) print_local_APICs(int maxcpu)
1862 {
1863         int cpu;
1864
1865         if (!maxcpu)
1866                 return;
1867
1868         preempt_disable();
1869         for_each_online_cpu(cpu) {
1870                 if (cpu >= maxcpu)
1871                         break;
1872                 smp_call_function_single(cpu, print_local_APIC, NULL, 1);
1873         }
1874         preempt_enable();
1875 }
1876
1877 __apicdebuginit(void) print_PIC(void)
1878 {
1879         unsigned int v;
1880         unsigned long flags;
1881
1882         if (!legacy_pic->nr_legacy_irqs)
1883                 return;
1884
1885         printk(KERN_DEBUG "\nprinting PIC contents\n");
1886
1887         raw_spin_lock_irqsave(&i8259A_lock, flags);
1888
1889         v = inb(0xa1) << 8 | inb(0x21);
1890         printk(KERN_DEBUG "... PIC  IMR: %04x\n", v);
1891
1892         v = inb(0xa0) << 8 | inb(0x20);
1893         printk(KERN_DEBUG "... PIC  IRR: %04x\n", v);
1894
1895         outb(0x0b,0xa0);
1896         outb(0x0b,0x20);
1897         v = inb(0xa0) << 8 | inb(0x20);
1898         outb(0x0a,0xa0);
1899         outb(0x0a,0x20);
1900
1901         raw_spin_unlock_irqrestore(&i8259A_lock, flags);
1902
1903         printk(KERN_DEBUG "... PIC  ISR: %04x\n", v);
1904
1905         v = inb(0x4d1) << 8 | inb(0x4d0);
1906         printk(KERN_DEBUG "... PIC ELCR: %04x\n", v);
1907 }
1908
1909 static int __initdata show_lapic = 1;
1910 static __init int setup_show_lapic(char *arg)
1911 {
1912         int num = -1;
1913
1914         if (strcmp(arg, "all") == 0) {
1915                 show_lapic = CONFIG_NR_CPUS;
1916         } else {
1917                 get_option(&arg, &num);
1918                 if (num >= 0)
1919                         show_lapic = num;
1920         }
1921
1922         return 1;
1923 }
1924 __setup("show_lapic=", setup_show_lapic);
1925
1926 __apicdebuginit(int) print_ICs(void)
1927 {
1928         if (apic_verbosity == APIC_QUIET)
1929                 return 0;
1930
1931         print_PIC();
1932
1933         /* don't print out if apic is not there */
1934         if (!cpu_has_apic && !apic_from_smp_config())
1935                 return 0;
1936
1937         print_local_APICs(show_lapic);
1938         print_IO_APIC();
1939
1940         return 0;
1941 }
1942
1943 fs_initcall(print_ICs);
1944
1945
1946 /* Where if anywhere is the i8259 connect in external int mode */
1947 static struct { int pin, apic; } ioapic_i8259 = { -1, -1 };
1948
1949 void __init enable_IO_APIC(void)
1950 {
1951         int i8259_apic, i8259_pin;
1952         int apic;
1953
1954         if (!legacy_pic->nr_legacy_irqs)
1955                 return;
1956
1957         for(apic = 0; apic < nr_ioapics; apic++) {
1958                 int pin;
1959                 /* See if any of the pins is in ExtINT mode */
1960                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++) {
1961                         struct IO_APIC_route_entry entry;
1962                         entry = ioapic_read_entry(apic, pin);
1963
1964                         /* If the interrupt line is enabled and in ExtInt mode
1965                          * I have found the pin where the i8259 is connected.
1966                          */
1967                         if ((entry.mask == 0) && (entry.delivery_mode == dest_ExtINT)) {
1968                                 ioapic_i8259.apic = apic;
1969                                 ioapic_i8259.pin  = pin;
1970                                 goto found_i8259;
1971                         }
1972                 }
1973         }
1974  found_i8259:
1975         /* Look to see what if the MP table has reported the ExtINT */
1976         /* If we could not find the appropriate pin by looking at the ioapic
1977          * the i8259 probably is not connected the ioapic but give the
1978          * mptable a chance anyway.
1979          */
1980         i8259_pin  = find_isa_irq_pin(0, mp_ExtINT);
1981         i8259_apic = find_isa_irq_apic(0, mp_ExtINT);
1982         /* Trust the MP table if nothing is setup in the hardware */
1983         if ((ioapic_i8259.pin == -1) && (i8259_pin >= 0)) {
1984                 printk(KERN_WARNING "ExtINT not setup in hardware but reported by MP table\n");
1985                 ioapic_i8259.pin  = i8259_pin;
1986                 ioapic_i8259.apic = i8259_apic;
1987         }
1988         /* Complain if the MP table and the hardware disagree */
1989         if (((ioapic_i8259.apic != i8259_apic) || (ioapic_i8259.pin != i8259_pin)) &&
1990                 (i8259_pin >= 0) && (ioapic_i8259.pin >= 0))
1991         {
1992                 printk(KERN_WARNING "ExtINT in hardware and MP table differ\n");
1993         }
1994
1995         /*
1996          * Do not trust the IO-APIC being empty at bootup
1997          */
1998         clear_IO_APIC();
1999 }
2000
2001 /*
2002  * Not an __init, needed by the reboot code
2003  */
2004 void disable_IO_APIC(void)
2005 {
2006         /*
2007          * Clear the IO-APIC before rebooting:
2008          */
2009         clear_IO_APIC();
2010
2011         if (!legacy_pic->nr_legacy_irqs)
2012                 return;
2013
2014         /*
2015          * If the i8259 is routed through an IOAPIC
2016          * Put that IOAPIC in virtual wire mode
2017          * so legacy interrupts can be delivered.
2018          *
2019          * With interrupt-remapping, for now we will use virtual wire A mode,
2020          * as virtual wire B is little complex (need to configure both
2021          * IOAPIC RTE aswell as interrupt-remapping table entry).
2022          * As this gets called during crash dump, keep this simple for now.
2023          */
2024         if (ioapic_i8259.pin != -1 && !intr_remapping_enabled) {
2025                 struct IO_APIC_route_entry entry;
2026
2027                 memset(&entry, 0, sizeof(entry));
2028                 entry.mask            = 0; /* Enabled */
2029                 entry.trigger         = 0; /* Edge */
2030                 entry.irr             = 0;
2031                 entry.polarity        = 0; /* High */
2032                 entry.delivery_status = 0;
2033                 entry.dest_mode       = 0; /* Physical */
2034                 entry.delivery_mode   = dest_ExtINT; /* ExtInt */
2035                 entry.vector          = 0;
2036                 entry.dest            = read_apic_id();
2037
2038                 /*
2039                  * Add it to the IO-APIC irq-routing table:
2040                  */
2041                 ioapic_write_entry(ioapic_i8259.apic, ioapic_i8259.pin, entry);
2042         }
2043
2044         /*
2045          * Use virtual wire A mode when interrupt remapping is enabled.
2046          */
2047         if (cpu_has_apic || apic_from_smp_config())
2048                 disconnect_bsp_APIC(!intr_remapping_enabled &&
2049                                 ioapic_i8259.pin != -1);
2050 }
2051
2052 #ifdef CONFIG_X86_32
2053 /*
2054  * function to set the IO-APIC physical IDs based on the
2055  * values stored in the MPC table.
2056  *
2057  * by Matt Domsch <Matt_Domsch@dell.com>  Tue Dec 21 12:25:05 CST 1999
2058  */
2059
2060 void __init setup_ioapic_ids_from_mpc(void)
2061 {
2062         union IO_APIC_reg_00 reg_00;
2063         physid_mask_t phys_id_present_map;
2064         int apic_id;
2065         int i;
2066         unsigned char old_id;
2067         unsigned long flags;
2068
2069         if (acpi_ioapic)
2070                 return;
2071         /*
2072          * Don't check I/O APIC IDs for xAPIC systems.  They have
2073          * no meaning without the serial APIC bus.
2074          */
2075         if (!(boot_cpu_data.x86_vendor == X86_VENDOR_INTEL)
2076                 || APIC_XAPIC(apic_version[boot_cpu_physical_apicid]))
2077                 return;
2078         /*
2079          * This is broken; anything with a real cpu count has to
2080          * circumvent this idiocy regardless.
2081          */
2082         apic->ioapic_phys_id_map(&phys_cpu_present_map, &phys_id_present_map);
2083
2084         /*
2085          * Set the IOAPIC ID to the value stored in the MPC table.
2086          */
2087         for (apic_id = 0; apic_id < nr_ioapics; apic_id++) {
2088
2089                 /* Read the register 0 value */
2090                 raw_spin_lock_irqsave(&ioapic_lock, flags);
2091                 reg_00.raw = io_apic_read(apic_id, 0);
2092                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2093
2094                 old_id = mp_ioapics[apic_id].apicid;
2095
2096                 if (mp_ioapics[apic_id].apicid >= get_physical_broadcast()) {
2097                         printk(KERN_ERR "BIOS bug, IO-APIC#%d ID is %d in the MPC table!...\n",
2098                                 apic_id, mp_ioapics[apic_id].apicid);
2099                         printk(KERN_ERR "... fixing up to %d. (tell your hw vendor)\n",
2100                                 reg_00.bits.ID);
2101                         mp_ioapics[apic_id].apicid = reg_00.bits.ID;
2102                 }
2103
2104                 /*
2105                  * Sanity check, is the ID really free? Every APIC in a
2106                  * system must have a unique ID or we get lots of nice
2107                  * 'stuck on smp_invalidate_needed IPI wait' messages.
2108                  */
2109                 if (apic->check_apicid_used(&phys_id_present_map,
2110                                         mp_ioapics[apic_id].apicid)) {
2111                         printk(KERN_ERR "BIOS bug, IO-APIC#%d ID %d is already used!...\n",
2112                                 apic_id, mp_ioapics[apic_id].apicid);
2113                         for (i = 0; i < get_physical_broadcast(); i++)
2114                                 if (!physid_isset(i, phys_id_present_map))
2115                                         break;
2116                         if (i >= get_physical_broadcast())
2117                                 panic("Max APIC ID exceeded!\n");
2118                         printk(KERN_ERR "... fixing up to %d. (tell your hw vendor)\n",
2119                                 i);
2120                         physid_set(i, phys_id_present_map);
2121                         mp_ioapics[apic_id].apicid = i;
2122                 } else {
2123                         physid_mask_t tmp;
2124                         apic->apicid_to_cpu_present(mp_ioapics[apic_id].apicid, &tmp);
2125                         apic_printk(APIC_VERBOSE, "Setting %d in the "
2126                                         "phys_id_present_map\n",
2127                                         mp_ioapics[apic_id].apicid);
2128                         physids_or(phys_id_present_map, phys_id_present_map, tmp);
2129                 }
2130
2131
2132                 /*
2133                  * We need to adjust the IRQ routing table
2134                  * if the ID changed.
2135                  */
2136                 if (old_id != mp_ioapics[apic_id].apicid)
2137                         for (i = 0; i < mp_irq_entries; i++)
2138                                 if (mp_irqs[i].dstapic == old_id)
2139                                         mp_irqs[i].dstapic
2140                                                 = mp_ioapics[apic_id].apicid;
2141
2142                 /*
2143                  * Read the right value from the MPC table and
2144                  * write it into the ID register.
2145                  */
2146                 apic_printk(APIC_VERBOSE, KERN_INFO
2147                         "...changing IO-APIC physical APIC ID to %d ...",
2148                         mp_ioapics[apic_id].apicid);
2149
2150                 reg_00.bits.ID = mp_ioapics[apic_id].apicid;
2151                 raw_spin_lock_irqsave(&ioapic_lock, flags);
2152                 io_apic_write(apic_id, 0, reg_00.raw);
2153                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2154
2155                 /*
2156                  * Sanity check
2157                  */
2158                 raw_spin_lock_irqsave(&ioapic_lock, flags);
2159                 reg_00.raw = io_apic_read(apic_id, 0);
2160                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2161                 if (reg_00.bits.ID != mp_ioapics[apic_id].apicid)
2162                         printk("could not set ID!\n");
2163                 else
2164                         apic_printk(APIC_VERBOSE, " ok.\n");
2165         }
2166 }
2167 #endif
2168
2169 int no_timer_check __initdata;
2170
2171 static int __init notimercheck(char *s)
2172 {
2173         no_timer_check = 1;
2174         return 1;
2175 }
2176 __setup("no_timer_check", notimercheck);
2177
2178 /*
2179  * There is a nasty bug in some older SMP boards, their mptable lies
2180  * about the timer IRQ. We do the following to work around the situation:
2181  *
2182  *      - timer IRQ defaults to IO-APIC IRQ
2183  *      - if this function detects that timer IRQs are defunct, then we fall
2184  *        back to ISA timer IRQs
2185  */
2186 static int __init timer_irq_works(void)
2187 {
2188         unsigned long t1 = jiffies;
2189         unsigned long flags;
2190
2191         if (no_timer_check)
2192                 return 1;
2193
2194         local_save_flags(flags);
2195         local_irq_enable();
2196         /* Let ten ticks pass... */
2197         mdelay((10 * 1000) / HZ);
2198         local_irq_restore(flags);
2199
2200         /*
2201          * Expect a few ticks at least, to be sure some possible
2202          * glue logic does not lock up after one or two first
2203          * ticks in a non-ExtINT mode.  Also the local APIC
2204          * might have cached one ExtINT interrupt.  Finally, at
2205          * least one tick may be lost due to delays.
2206          */
2207
2208         /* jiffies wrap? */
2209         if (time_after(jiffies, t1 + 4))
2210                 return 1;
2211         return 0;
2212 }
2213
2214 /*
2215  * In the SMP+IOAPIC case it might happen that there are an unspecified
2216  * number of pending IRQ events unhandled. These cases are very rare,
2217  * so we 'resend' these IRQs via IPIs, to the same CPU. It's much
2218  * better to do it this way as thus we do not have to be aware of
2219  * 'pending' interrupts in the IRQ path, except at this point.
2220  */
2221 /*
2222  * Edge triggered needs to resend any interrupt
2223  * that was delayed but this is now handled in the device
2224  * independent code.
2225  */
2226
2227 /*
2228  * Starting up a edge-triggered IO-APIC interrupt is
2229  * nasty - we need to make sure that we get the edge.
2230  * If it is already asserted for some reason, we need
2231  * return 1 to indicate that is was pending.
2232  *
2233  * This is not complete - we should be able to fake
2234  * an edge even if it isn't on the 8259A...
2235  */
2236
2237 static unsigned int startup_ioapic_irq(struct irq_data *data)
2238 {
2239         int was_pending = 0, irq = data->irq;
2240         unsigned long flags;
2241
2242         raw_spin_lock_irqsave(&ioapic_lock, flags);
2243         if (irq < legacy_pic->nr_legacy_irqs) {
2244                 legacy_pic->mask(irq);
2245                 if (legacy_pic->irq_pending(irq))
2246                         was_pending = 1;
2247         }
2248         __unmask_ioapic(data->chip_data);
2249         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2250
2251         return was_pending;
2252 }
2253
2254 static int ioapic_retrigger_irq(struct irq_data *data)
2255 {
2256         struct irq_cfg *cfg = data->chip_data;
2257         unsigned long flags;
2258
2259         raw_spin_lock_irqsave(&vector_lock, flags);
2260         apic->send_IPI_mask(cpumask_of(cpumask_first(cfg->domain)), cfg->vector);
2261         raw_spin_unlock_irqrestore(&vector_lock, flags);
2262
2263         return 1;
2264 }
2265
2266 /*
2267  * Level and edge triggered IO-APIC interrupts need different handling,
2268  * so we use two separate IRQ descriptors. Edge triggered IRQs can be
2269  * handled with the level-triggered descriptor, but that one has slightly
2270  * more overhead. Level-triggered interrupts cannot be handled with the
2271  * edge-triggered handler, without risking IRQ storms and other ugly
2272  * races.
2273  */
2274
2275 #ifdef CONFIG_SMP
2276 void send_cleanup_vector(struct irq_cfg *cfg)
2277 {
2278         cpumask_var_t cleanup_mask;
2279
2280         if (unlikely(!alloc_cpumask_var(&cleanup_mask, GFP_ATOMIC))) {
2281                 unsigned int i;
2282                 for_each_cpu_and(i, cfg->old_domain, cpu_online_mask)
2283                         apic->send_IPI_mask(cpumask_of(i), IRQ_MOVE_CLEANUP_VECTOR);
2284         } else {
2285                 cpumask_and(cleanup_mask, cfg->old_domain, cpu_online_mask);
2286                 apic->send_IPI_mask(cleanup_mask, IRQ_MOVE_CLEANUP_VECTOR);
2287                 free_cpumask_var(cleanup_mask);
2288         }
2289         cfg->move_in_progress = 0;
2290 }
2291
2292 static void __target_IO_APIC_irq(unsigned int irq, unsigned int dest, struct irq_cfg *cfg)
2293 {
2294         int apic, pin;
2295         struct irq_pin_list *entry;
2296         u8 vector = cfg->vector;
2297
2298         for_each_irq_pin(entry, cfg->irq_2_pin) {
2299                 unsigned int reg;
2300
2301                 apic = entry->apic;
2302                 pin = entry->pin;
2303                 /*
2304                  * With interrupt-remapping, destination information comes
2305                  * from interrupt-remapping table entry.
2306                  */
2307                 if (!irq_remapped(irq))
2308                         io_apic_write(apic, 0x11 + pin*2, dest);
2309                 reg = io_apic_read(apic, 0x10 + pin*2);
2310                 reg &= ~IO_APIC_REDIR_VECTOR_MASK;
2311                 reg |= vector;
2312                 io_apic_modify(apic, 0x10 + pin*2, reg);
2313         }
2314 }
2315
2316 /*
2317  * Either sets data->affinity to a valid value, and returns
2318  * ->cpu_mask_to_apicid of that in dest_id, or returns -1 and
2319  * leaves data->affinity untouched.
2320  */
2321 int __ioapic_set_affinity(struct irq_data *data, const struct cpumask *mask,
2322                           unsigned int *dest_id)
2323 {
2324         struct irq_cfg *cfg = data->chip_data;
2325
2326         if (!cpumask_intersects(mask, cpu_online_mask))
2327                 return -1;
2328
2329         if (assign_irq_vector(data->irq, data->chip_data, mask))
2330                 return -1;
2331
2332         cpumask_copy(data->affinity, mask);
2333
2334         *dest_id = apic->cpu_mask_to_apicid_and(mask, cfg->domain);
2335         return 0;
2336 }
2337
2338 static int
2339 ioapic_set_affinity(struct irq_data *data, const struct cpumask *mask,
2340                     bool force)
2341 {
2342         unsigned int dest, irq = data->irq;
2343         unsigned long flags;
2344         int ret;
2345
2346         raw_spin_lock_irqsave(&ioapic_lock, flags);
2347         ret = __ioapic_set_affinity(data, mask, &dest);
2348         if (!ret) {
2349                 /* Only the high 8 bits are valid. */
2350                 dest = SET_APIC_LOGICAL_ID(dest);
2351                 __target_IO_APIC_irq(irq, dest, data->chip_data);
2352         }
2353         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2354         return ret;
2355 }
2356
2357 #ifdef CONFIG_INTR_REMAP
2358
2359 /*
2360  * Migrate the IO-APIC irq in the presence of intr-remapping.
2361  *
2362  * For both level and edge triggered, irq migration is a simple atomic
2363  * update(of vector and cpu destination) of IRTE and flush the hardware cache.
2364  *
2365  * For level triggered, we eliminate the io-apic RTE modification (with the
2366  * updated vector information), by using a virtual vector (io-apic pin number).
2367  * Real vector that is used for interrupting cpu will be coming from
2368  * the interrupt-remapping table entry.
2369  */
2370 static int
2371 ir_ioapic_set_affinity(struct irq_data *data, const struct cpumask *mask,
2372                        bool force)
2373 {
2374         struct irq_cfg *cfg = data->chip_data;
2375         unsigned int dest, irq = data->irq;
2376         struct irte irte;
2377
2378         if (!cpumask_intersects(mask, cpu_online_mask))
2379                 return -EINVAL;
2380
2381         if (get_irte(irq, &irte))
2382                 return -EBUSY;
2383
2384         if (assign_irq_vector(irq, cfg, mask))
2385                 return -EBUSY;
2386
2387         dest = apic->cpu_mask_to_apicid_and(cfg->domain, mask);
2388
2389         irte.vector = cfg->vector;
2390         irte.dest_id = IRTE_DEST(dest);
2391
2392         /*
2393          * Modified the IRTE and flushes the Interrupt entry cache.
2394          */
2395         modify_irte(irq, &irte);
2396
2397         if (cfg->move_in_progress)
2398                 send_cleanup_vector(cfg);
2399
2400         cpumask_copy(data->affinity, mask);
2401         return 0;
2402 }
2403
2404 #else
2405 static inline int
2406 ir_ioapic_set_affinity(struct irq_data *data, const struct cpumask *mask,
2407                        bool force)
2408 {
2409         return 0;
2410 }
2411 #endif
2412
2413 asmlinkage void smp_irq_move_cleanup_interrupt(void)
2414 {
2415         unsigned vector, me;
2416
2417         ack_APIC_irq();
2418         exit_idle();
2419         irq_enter();
2420
2421         me = smp_processor_id();
2422         for (vector = FIRST_EXTERNAL_VECTOR; vector < NR_VECTORS; vector++) {
2423                 unsigned int irq;
2424                 unsigned int irr;
2425                 struct irq_desc *desc;
2426                 struct irq_cfg *cfg;
2427                 irq = __get_cpu_var(vector_irq)[vector];
2428
2429                 if (irq == -1)
2430                         continue;
2431
2432                 desc = irq_to_desc(irq);
2433                 if (!desc)
2434                         continue;
2435
2436                 cfg = irq_cfg(irq);
2437                 raw_spin_lock(&desc->lock);
2438
2439                 /*
2440                  * Check if the irq migration is in progress. If so, we
2441                  * haven't received the cleanup request yet for this irq.
2442                  */
2443                 if (cfg->move_in_progress)
2444                         goto unlock;
2445
2446                 if (vector == cfg->vector && cpumask_test_cpu(me, cfg->domain))
2447                         goto unlock;
2448
2449                 irr = apic_read(APIC_IRR + (vector / 32 * 0x10));
2450                 /*
2451                  * Check if the vector that needs to be cleanedup is
2452                  * registered at the cpu's IRR. If so, then this is not
2453                  * the best time to clean it up. Lets clean it up in the
2454                  * next attempt by sending another IRQ_MOVE_CLEANUP_VECTOR
2455                  * to myself.
2456                  */
2457                 if (irr  & (1 << (vector % 32))) {
2458                         apic->send_IPI_self(IRQ_MOVE_CLEANUP_VECTOR);
2459                         goto unlock;
2460                 }
2461                 __get_cpu_var(vector_irq)[vector] = -1;
2462 unlock:
2463                 raw_spin_unlock(&desc->lock);
2464         }
2465
2466         irq_exit();
2467 }
2468
2469 static void __irq_complete_move(struct irq_cfg *cfg, unsigned vector)
2470 {
2471         unsigned me;
2472
2473         if (likely(!cfg->move_in_progress))
2474                 return;
2475
2476         me = smp_processor_id();
2477
2478         if (vector == cfg->vector && cpumask_test_cpu(me, cfg->domain))
2479                 send_cleanup_vector(cfg);
2480 }
2481
2482 static void irq_complete_move(struct irq_cfg *cfg)
2483 {
2484         __irq_complete_move(cfg, ~get_irq_regs()->orig_ax);
2485 }
2486
2487 void irq_force_complete_move(int irq)
2488 {
2489         struct irq_cfg *cfg = get_irq_chip_data(irq);
2490
2491         if (!cfg)
2492                 return;
2493
2494         __irq_complete_move(cfg, cfg->vector);
2495 }
2496 #else
2497 static inline void irq_complete_move(struct irq_cfg *cfg) { }
2498 #endif
2499
2500 static void ack_apic_edge(struct irq_data *data)
2501 {
2502         irq_complete_move(data->chip_data);
2503         move_native_irq(data->irq);
2504         ack_APIC_irq();
2505 }
2506
2507 atomic_t irq_mis_count;
2508
2509 /*
2510  * IO-APIC versions below 0x20 don't support EOI register.
2511  * For the record, here is the information about various versions:
2512  *     0Xh     82489DX
2513  *     1Xh     I/OAPIC or I/O(x)APIC which are not PCI 2.2 Compliant
2514  *     2Xh     I/O(x)APIC which is PCI 2.2 Compliant
2515  *     30h-FFh Reserved
2516  *
2517  * Some of the Intel ICH Specs (ICH2 to ICH5) documents the io-apic
2518  * version as 0x2. This is an error with documentation and these ICH chips
2519  * use io-apic's of version 0x20.
2520  *
2521  * For IO-APIC's with EOI register, we use that to do an explicit EOI.
2522  * Otherwise, we simulate the EOI message manually by changing the trigger
2523  * mode to edge and then back to level, with RTE being masked during this.
2524 */
2525 static void eoi_ioapic_irq(unsigned int irq, struct irq_cfg *cfg)
2526 {
2527         struct irq_pin_list *entry;
2528         unsigned long flags;
2529
2530         raw_spin_lock_irqsave(&ioapic_lock, flags);
2531         for_each_irq_pin(entry, cfg->irq_2_pin) {
2532                 if (mp_ioapics[entry->apic].apicver >= 0x20) {
2533                         /*
2534                          * Intr-remapping uses pin number as the virtual vector
2535                          * in the RTE. Actual vector is programmed in
2536                          * intr-remapping table entry. Hence for the io-apic
2537                          * EOI we use the pin number.
2538                          */
2539                         if (irq_remapped(irq))
2540                                 io_apic_eoi(entry->apic, entry->pin);
2541                         else
2542                                 io_apic_eoi(entry->apic, cfg->vector);
2543                 } else {
2544                         __mask_and_edge_IO_APIC_irq(entry);
2545                         __unmask_and_level_IO_APIC_irq(entry);
2546                 }
2547         }
2548         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2549 }
2550
2551 static void ack_apic_level(struct irq_data *data)
2552 {
2553         struct irq_cfg *cfg = data->chip_data;
2554         int i, do_unmask_irq = 0, irq = data->irq;
2555         struct irq_desc *desc = irq_to_desc(irq);
2556         unsigned long v;
2557
2558         irq_complete_move(cfg);
2559 #ifdef CONFIG_GENERIC_PENDING_IRQ
2560         /* If we are moving the irq we need to mask it */
2561         if (unlikely(desc->status & IRQ_MOVE_PENDING)) {
2562                 do_unmask_irq = 1;
2563                 mask_ioapic(cfg);
2564         }
2565 #endif
2566
2567         /*
2568          * It appears there is an erratum which affects at least version 0x11
2569          * of I/O APIC (that's the 82093AA and cores integrated into various
2570          * chipsets).  Under certain conditions a level-triggered interrupt is
2571          * erroneously delivered as edge-triggered one but the respective IRR
2572          * bit gets set nevertheless.  As a result the I/O unit expects an EOI
2573          * message but it will never arrive and further interrupts are blocked
2574          * from the source.  The exact reason is so far unknown, but the
2575          * phenomenon was observed when two consecutive interrupt requests
2576          * from a given source get delivered to the same CPU and the source is
2577          * temporarily disabled in between.
2578          *
2579          * A workaround is to simulate an EOI message manually.  We achieve it
2580          * by setting the trigger mode to edge and then to level when the edge
2581          * trigger mode gets detected in the TMR of a local APIC for a
2582          * level-triggered interrupt.  We mask the source for the time of the
2583          * operation to prevent an edge-triggered interrupt escaping meanwhile.
2584          * The idea is from Manfred Spraul.  --macro
2585          *
2586          * Also in the case when cpu goes offline, fixup_irqs() will forward
2587          * any unhandled interrupt on the offlined cpu to the new cpu
2588          * destination that is handling the corresponding interrupt. This
2589          * interrupt forwarding is done via IPI's. Hence, in this case also
2590          * level-triggered io-apic interrupt will be seen as an edge
2591          * interrupt in the IRR. And we can't rely on the cpu's EOI
2592          * to be broadcasted to the IO-APIC's which will clear the remoteIRR
2593          * corresponding to the level-triggered interrupt. Hence on IO-APIC's
2594          * supporting EOI register, we do an explicit EOI to clear the
2595          * remote IRR and on IO-APIC's which don't have an EOI register,
2596          * we use the above logic (mask+edge followed by unmask+level) from
2597          * Manfred Spraul to clear the remote IRR.
2598          */
2599         i = cfg->vector;
2600         v = apic_read(APIC_TMR + ((i & ~0x1f) >> 1));
2601
2602         /*
2603          * We must acknowledge the irq before we move it or the acknowledge will
2604          * not propagate properly.
2605          */
2606         ack_APIC_irq();
2607
2608         /*
2609          * Tail end of clearing remote IRR bit (either by delivering the EOI
2610          * message via io-apic EOI register write or simulating it using
2611          * mask+edge followed by unnask+level logic) manually when the
2612          * level triggered interrupt is seen as the edge triggered interrupt
2613          * at the cpu.
2614          */
2615         if (!(v & (1 << (i & 0x1f)))) {
2616                 atomic_inc(&irq_mis_count);
2617
2618                 eoi_ioapic_irq(irq, cfg);
2619         }
2620
2621         /* Now we can move and renable the irq */
2622         if (unlikely(do_unmask_irq)) {
2623                 /* Only migrate the irq if the ack has been received.
2624                  *
2625                  * On rare occasions the broadcast level triggered ack gets
2626                  * delayed going to ioapics, and if we reprogram the
2627                  * vector while Remote IRR is still set the irq will never
2628                  * fire again.
2629                  *
2630                  * To prevent this scenario we read the Remote IRR bit
2631                  * of the ioapic.  This has two effects.
2632                  * - On any sane system the read of the ioapic will
2633                  *   flush writes (and acks) going to the ioapic from
2634                  *   this cpu.
2635                  * - We get to see if the ACK has actually been delivered.
2636                  *
2637                  * Based on failed experiments of reprogramming the
2638                  * ioapic entry from outside of irq context starting
2639                  * with masking the ioapic entry and then polling until
2640                  * Remote IRR was clear before reprogramming the
2641                  * ioapic I don't trust the Remote IRR bit to be
2642                  * completey accurate.
2643                  *
2644                  * However there appears to be no other way to plug
2645                  * this race, so if the Remote IRR bit is not
2646                  * accurate and is causing problems then it is a hardware bug
2647                  * and you can go talk to the chipset vendor about it.
2648                  */
2649                 if (!io_apic_level_ack_pending(cfg))
2650                         move_masked_irq(irq);
2651                 unmask_ioapic(cfg);
2652         }
2653 }
2654
2655 #ifdef CONFIG_INTR_REMAP
2656 static void ir_ack_apic_edge(struct irq_data *data)
2657 {
2658         ack_APIC_irq();
2659 }
2660
2661 static void ir_ack_apic_level(struct irq_data *data)
2662 {
2663         ack_APIC_irq();
2664         eoi_ioapic_irq(data->irq, data->chip_data);
2665 }
2666 #endif /* CONFIG_INTR_REMAP */
2667
2668 static struct irq_chip ioapic_chip __read_mostly = {
2669         .name                   = "IO-APIC",
2670         .irq_startup            = startup_ioapic_irq,
2671         .irq_mask               = mask_ioapic_irq,
2672         .irq_unmask             = unmask_ioapic_irq,
2673         .irq_ack                = ack_apic_edge,
2674         .irq_eoi                = ack_apic_level,
2675 #ifdef CONFIG_SMP
2676         .irq_set_affinity       = ioapic_set_affinity,
2677 #endif
2678         .irq_retrigger          = ioapic_retrigger_irq,
2679 };
2680
2681 static struct irq_chip ir_ioapic_chip __read_mostly = {
2682         .name                   = "IR-IO-APIC",
2683         .irq_startup            = startup_ioapic_irq,
2684         .irq_mask               = mask_ioapic_irq,
2685         .irq_unmask             = unmask_ioapic_irq,
2686 #ifdef CONFIG_INTR_REMAP
2687         .irq_ack                = ir_ack_apic_edge,
2688         .irq_eoi                = ir_ack_apic_level,
2689 #ifdef CONFIG_SMP
2690         .irq_set_affinity       = ir_ioapic_set_affinity,
2691 #endif
2692 #endif
2693         .irq_retrigger          = ioapic_retrigger_irq,
2694 };
2695
2696 static inline void init_IO_APIC_traps(void)
2697 {
2698         int irq;
2699         struct irq_desc *desc;
2700         struct irq_cfg *cfg;
2701
2702         /*
2703          * NOTE! The local APIC isn't very good at handling
2704          * multiple interrupts at the same interrupt level.
2705          * As the interrupt level is determined by taking the
2706          * vector number and shifting that right by 4, we
2707          * want to spread these out a bit so that they don't
2708          * all fall in the same interrupt level.
2709          *
2710          * Also, we've got to be careful not to trash gate
2711          * 0x80, because int 0x80 is hm, kind of importantish. ;)
2712          */
2713         for_each_irq_desc(irq, desc) {
2714                 cfg = get_irq_desc_chip_data(desc);
2715                 if (IO_APIC_IRQ(irq) && cfg && !cfg->vector) {
2716                         /*
2717                          * Hmm.. We don't have an entry for this,
2718                          * so default to an old-fashioned 8259
2719                          * interrupt if we can..
2720                          */
2721                         if (irq < legacy_pic->nr_legacy_irqs)
2722                                 legacy_pic->make_irq(irq);
2723                         else
2724                                 /* Strange. Oh, well.. */
2725                                 desc->chip = &no_irq_chip;
2726                 }
2727         }
2728 }
2729
2730 /*
2731  * The local APIC irq-chip implementation:
2732  */
2733
2734 static void mask_lapic_irq(struct irq_data *data)
2735 {
2736         unsigned long v;
2737
2738         v = apic_read(APIC_LVT0);
2739         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
2740 }
2741
2742 static void unmask_lapic_irq(struct irq_data *data)
2743 {
2744         unsigned long v;
2745
2746         v = apic_read(APIC_LVT0);
2747         apic_write(APIC_LVT0, v & ~APIC_LVT_MASKED);
2748 }
2749
2750 static void ack_lapic_irq(struct irq_data *data)
2751 {
2752         ack_APIC_irq();
2753 }
2754
2755 static struct irq_chip lapic_chip __read_mostly = {
2756         .name           = "local-APIC",
2757         .irq_mask       = mask_lapic_irq,
2758         .irq_unmask     = unmask_lapic_irq,
2759         .irq_ack        = ack_lapic_irq,
2760 };
2761
2762 static void lapic_register_intr(int irq)
2763 {
2764         irq_clear_status_flags(irq, IRQ_LEVEL);
2765         set_irq_chip_and_handler_name(irq, &lapic_chip, handle_edge_irq,
2766                                       "edge");
2767 }
2768
2769 static void __init setup_nmi(void)
2770 {
2771         /*
2772          * Dirty trick to enable the NMI watchdog ...
2773          * We put the 8259A master into AEOI mode and
2774          * unmask on all local APICs LVT0 as NMI.
2775          *
2776          * The idea to use the 8259A in AEOI mode ('8259A Virtual Wire')
2777          * is from Maciej W. Rozycki - so we do not have to EOI from
2778          * the NMI handler or the timer interrupt.
2779          */
2780         apic_printk(APIC_VERBOSE, KERN_INFO "activating NMI Watchdog ...");
2781
2782         enable_NMI_through_LVT0();
2783
2784         apic_printk(APIC_VERBOSE, " done.\n");
2785 }
2786
2787 /*
2788  * This looks a bit hackish but it's about the only one way of sending
2789  * a few INTA cycles to 8259As and any associated glue logic.  ICR does
2790  * not support the ExtINT mode, unfortunately.  We need to send these
2791  * cycles as some i82489DX-based boards have glue logic that keeps the
2792  * 8259A interrupt line asserted until INTA.  --macro
2793  */
2794 static inline void __init unlock_ExtINT_logic(void)
2795 {
2796         int apic, pin, i;
2797         struct IO_APIC_route_entry entry0, entry1;
2798         unsigned char save_control, save_freq_select;
2799
2800         pin  = find_isa_irq_pin(8, mp_INT);
2801         if (pin == -1) {
2802                 WARN_ON_ONCE(1);
2803                 return;
2804         }
2805         apic = find_isa_irq_apic(8, mp_INT);
2806         if (apic == -1) {
2807                 WARN_ON_ONCE(1);
2808                 return;
2809         }
2810
2811         entry0 = ioapic_read_entry(apic, pin);
2812         clear_IO_APIC_pin(apic, pin);
2813
2814         memset(&entry1, 0, sizeof(entry1));
2815
2816         entry1.dest_mode = 0;                   /* physical delivery */
2817         entry1.mask = 0;                        /* unmask IRQ now */
2818         entry1.dest = hard_smp_processor_id();
2819         entry1.delivery_mode = dest_ExtINT;
2820         entry1.polarity = entry0.polarity;
2821         entry1.trigger = 0;
2822         entry1.vector = 0;
2823
2824         ioapic_write_entry(apic, pin, entry1);
2825
2826         save_control = CMOS_READ(RTC_CONTROL);
2827         save_freq_select = CMOS_READ(RTC_FREQ_SELECT);
2828         CMOS_WRITE((save_freq_select & ~RTC_RATE_SELECT) | 0x6,
2829                    RTC_FREQ_SELECT);
2830         CMOS_WRITE(save_control | RTC_PIE, RTC_CONTROL);
2831
2832         i = 100;
2833         while (i-- > 0) {
2834                 mdelay(10);
2835                 if ((CMOS_READ(RTC_INTR_FLAGS) & RTC_PF) == RTC_PF)
2836                         i -= 10;
2837         }
2838
2839         CMOS_WRITE(save_control, RTC_CONTROL);
2840         CMOS_WRITE(save_freq_select, RTC_FREQ_SELECT);
2841         clear_IO_APIC_pin(apic, pin);
2842
2843         ioapic_write_entry(apic, pin, entry0);
2844 }
2845
2846 static int disable_timer_pin_1 __initdata;
2847 /* Actually the next is obsolete, but keep it for paranoid reasons -AK */
2848 static int __init disable_timer_pin_setup(char *arg)
2849 {
2850         disable_timer_pin_1 = 1;
2851         return 0;
2852 }
2853 early_param("disable_timer_pin_1", disable_timer_pin_setup);
2854
2855 int timer_through_8259 __initdata;
2856
2857 /*
2858  * This code may look a bit paranoid, but it's supposed to cooperate with
2859  * a wide range of boards and BIOS bugs.  Fortunately only the timer IRQ
2860  * is so screwy.  Thanks to Brian Perkins for testing/hacking this beast
2861  * fanatically on his truly buggy board.
2862  *
2863  * FIXME: really need to revamp this for all platforms.
2864  */
2865 static inline void __init check_timer(void)
2866 {
2867         struct irq_cfg *cfg = get_irq_chip_data(0);
2868         int node = cpu_to_node(0);
2869         int apic1, pin1, apic2, pin2;
2870         unsigned long flags;
2871         int no_pin1 = 0;
2872
2873         local_irq_save(flags);
2874
2875         /*
2876          * get/set the timer IRQ vector:
2877          */
2878         legacy_pic->mask(0);
2879         assign_irq_vector(0, cfg, apic->target_cpus());
2880
2881         /*
2882          * As IRQ0 is to be enabled in the 8259A, the virtual
2883          * wire has to be disabled in the local APIC.  Also
2884          * timer interrupts need to be acknowledged manually in
2885          * the 8259A for the i82489DX when using the NMI
2886          * watchdog as that APIC treats NMIs as level-triggered.
2887          * The AEOI mode will finish them in the 8259A
2888          * automatically.
2889          */
2890         apic_write(APIC_LVT0, APIC_LVT_MASKED | APIC_DM_EXTINT);
2891         legacy_pic->init(1);
2892 #ifdef CONFIG_X86_32
2893         {
2894                 unsigned int ver;
2895
2896                 ver = apic_read(APIC_LVR);
2897                 ver = GET_APIC_VERSION(ver);
2898                 timer_ack = (nmi_watchdog == NMI_IO_APIC && !APIC_INTEGRATED(ver));
2899         }
2900 #endif
2901
2902         pin1  = find_isa_irq_pin(0, mp_INT);
2903         apic1 = find_isa_irq_apic(0, mp_INT);
2904         pin2  = ioapic_i8259.pin;
2905         apic2 = ioapic_i8259.apic;
2906
2907         apic_printk(APIC_QUIET, KERN_INFO "..TIMER: vector=0x%02X "
2908                     "apic1=%d pin1=%d apic2=%d pin2=%d\n",
2909                     cfg->vector, apic1, pin1, apic2, pin2);
2910
2911         /*
2912          * Some BIOS writers are clueless and report the ExtINTA
2913          * I/O APIC input from the cascaded 8259A as the timer
2914          * interrupt input.  So just in case, if only one pin
2915          * was found above, try it both directly and through the
2916          * 8259A.
2917          */
2918         if (pin1 == -1) {
2919                 if (intr_remapping_enabled)
2920                         panic("BIOS bug: timer not connected to IO-APIC");
2921                 pin1 = pin2;
2922                 apic1 = apic2;
2923                 no_pin1 = 1;
2924         } else if (pin2 == -1) {
2925                 pin2 = pin1;
2926                 apic2 = apic1;
2927         }
2928
2929         if (pin1 != -1) {
2930                 /*
2931                  * Ok, does IRQ0 through the IOAPIC work?
2932                  */
2933                 if (no_pin1) {
2934                         add_pin_to_irq_node(cfg, node, apic1, pin1);
2935                         setup_timer_IRQ0_pin(apic1, pin1, cfg->vector);
2936                 } else {
2937                         /* for edge trigger, setup_ioapic_irq already
2938                          * leave it unmasked.
2939                          * so only need to unmask if it is level-trigger
2940                          * do we really have level trigger timer?
2941                          */
2942                         int idx;
2943                         idx = find_irq_entry(apic1, pin1, mp_INT);
2944                         if (idx != -1 && irq_trigger(idx))
2945                                 unmask_ioapic(cfg);
2946                 }
2947                 if (timer_irq_works()) {
2948                         if (nmi_watchdog == NMI_IO_APIC) {
2949                                 setup_nmi();
2950                                 legacy_pic->unmask(0);
2951                         }
2952                         if (disable_timer_pin_1 > 0)
2953                                 clear_IO_APIC_pin(0, pin1);
2954                         goto out;
2955                 }
2956                 if (intr_remapping_enabled)
2957                         panic("timer doesn't work through Interrupt-remapped IO-APIC");
2958                 local_irq_disable();
2959                 clear_IO_APIC_pin(apic1, pin1);
2960                 if (!no_pin1)
2961                         apic_printk(APIC_QUIET, KERN_ERR "..MP-BIOS bug: "
2962                                     "8254 timer not connected to IO-APIC\n");
2963
2964                 apic_printk(APIC_QUIET, KERN_INFO "...trying to set up timer "
2965                             "(IRQ0) through the 8259A ...\n");
2966                 apic_printk(APIC_QUIET, KERN_INFO
2967                             "..... (found apic %d pin %d) ...\n", apic2, pin2);
2968                 /*
2969                  * legacy devices should be connected to IO APIC #0
2970                  */
2971                 replace_pin_at_irq_node(cfg, node, apic1, pin1, apic2, pin2);
2972                 setup_timer_IRQ0_pin(apic2, pin2, cfg->vector);
2973                 legacy_pic->unmask(0);
2974                 if (timer_irq_works()) {
2975                         apic_printk(APIC_QUIET, KERN_INFO "....... works.\n");
2976                         timer_through_8259 = 1;
2977                         if (nmi_watchdog == NMI_IO_APIC) {
2978                                 legacy_pic->mask(0);
2979                                 setup_nmi();
2980                                 legacy_pic->unmask(0);
2981                         }
2982                         goto out;
2983                 }
2984                 /*
2985                  * Cleanup, just in case ...
2986                  */
2987                 local_irq_disable();
2988                 legacy_pic->mask(0);
2989                 clear_IO_APIC_pin(apic2, pin2);
2990                 apic_printk(APIC_QUIET, KERN_INFO "....... failed.\n");
2991         }
2992
2993         if (nmi_watchdog == NMI_IO_APIC) {
2994                 apic_printk(APIC_QUIET, KERN_WARNING "timer doesn't work "
2995                             "through the IO-APIC - disabling NMI Watchdog!\n");
2996                 nmi_watchdog = NMI_NONE;
2997         }
2998 #ifdef CONFIG_X86_32
2999         timer_ack = 0;
3000 #endif
3001
3002         apic_printk(APIC_QUIET, KERN_INFO
3003                     "...trying to set up timer as Virtual Wire IRQ...\n");
3004
3005         lapic_register_intr(0);
3006         apic_write(APIC_LVT0, APIC_DM_FIXED | cfg->vector);     /* Fixed mode */
3007         legacy_pic->unmask(0);
3008
3009         if (timer_irq_works()) {
3010                 apic_printk(APIC_QUIET, KERN_INFO "..... works.\n");
3011                 goto out;
3012         }
3013         local_irq_disable();
3014         legacy_pic->mask(0);
3015         apic_write(APIC_LVT0, APIC_LVT_MASKED | APIC_DM_FIXED | cfg->vector);
3016         apic_printk(APIC_QUIET, KERN_INFO "..... failed.\n");
3017
3018         apic_printk(APIC_QUIET, KERN_INFO
3019                     "...trying to set up timer as ExtINT IRQ...\n");
3020
3021         legacy_pic->init(0);
3022         legacy_pic->make_irq(0);
3023         apic_write(APIC_LVT0, APIC_DM_EXTINT);
3024
3025         unlock_ExtINT_logic();
3026
3027         if (timer_irq_works()) {
3028                 apic_printk(APIC_QUIET, KERN_INFO "..... works.\n");
3029                 goto out;
3030         }
3031         local_irq_disable();
3032         apic_printk(APIC_QUIET, KERN_INFO "..... failed :(.\n");
3033         panic("IO-APIC + timer doesn't work!  Boot with apic=debug and send a "
3034                 "report.  Then try booting with the 'noapic' option.\n");
3035 out:
3036         local_irq_restore(flags);
3037 }
3038
3039 /*
3040  * Traditionally ISA IRQ2 is the cascade IRQ, and is not available
3041  * to devices.  However there may be an I/O APIC pin available for
3042  * this interrupt regardless.  The pin may be left unconnected, but
3043  * typically it will be reused as an ExtINT cascade interrupt for
3044  * the master 8259A.  In the MPS case such a pin will normally be
3045  * reported as an ExtINT interrupt in the MP table.  With ACPI
3046  * there is no provision for ExtINT interrupts, and in the absence
3047  * of an override it would be treated as an ordinary ISA I/O APIC
3048  * interrupt, that is edge-triggered and unmasked by default.  We
3049  * used to do this, but it caused problems on some systems because
3050  * of the NMI watchdog and sometimes IRQ0 of the 8254 timer using
3051  * the same ExtINT cascade interrupt to drive the local APIC of the
3052  * bootstrap processor.  Therefore we refrain from routing IRQ2 to
3053  * the I/O APIC in all cases now.  No actual device should request
3054  * it anyway.  --macro
3055  */
3056 #define PIC_IRQS        (1UL << PIC_CASCADE_IR)
3057
3058 void __init setup_IO_APIC(void)
3059 {
3060
3061         /*
3062          * calling enable_IO_APIC() is moved to setup_local_APIC for BP
3063          */
3064         io_apic_irqs = legacy_pic->nr_legacy_irqs ? ~PIC_IRQS : ~0UL;
3065
3066         apic_printk(APIC_VERBOSE, "ENABLING IO-APIC IRQs\n");
3067         /*
3068          * Set up IO-APIC IRQ routing.
3069          */
3070         x86_init.mpparse.setup_ioapic_ids();
3071
3072         sync_Arb_IDs();
3073         setup_IO_APIC_irqs();
3074         init_IO_APIC_traps();
3075         if (legacy_pic->nr_legacy_irqs)
3076                 check_timer();
3077 }
3078
3079 /*
3080  *      Called after all the initialization is done. If we didnt find any
3081  *      APIC bugs then we can allow the modify fast path
3082  */
3083
3084 static int __init io_apic_bug_finalize(void)
3085 {
3086         if (sis_apic_bug == -1)
3087                 sis_apic_bug = 0;
3088         return 0;
3089 }
3090
3091 late_initcall(io_apic_bug_finalize);
3092
3093 struct sysfs_ioapic_data {
3094         struct sys_device dev;
3095         struct IO_APIC_route_entry entry[0];
3096 };
3097 static struct sysfs_ioapic_data * mp_ioapic_data[MAX_IO_APICS];
3098
3099 static int ioapic_suspend(struct sys_device *dev, pm_message_t state)
3100 {
3101         struct IO_APIC_route_entry *entry;
3102         struct sysfs_ioapic_data *data;
3103         int i;
3104
3105         data = container_of(dev, struct sysfs_ioapic_data, dev);
3106         entry = data->entry;
3107         for (i = 0; i < nr_ioapic_registers[dev->id]; i ++, entry ++ )
3108                 *entry = ioapic_read_entry(dev->id, i);
3109
3110         return 0;
3111 }
3112
3113 static int ioapic_resume(struct sys_device *dev)
3114 {
3115         struct IO_APIC_route_entry *entry;
3116         struct sysfs_ioapic_data *data;
3117         unsigned long flags;
3118         union IO_APIC_reg_00 reg_00;
3119         int i;
3120
3121         data = container_of(dev, struct sysfs_ioapic_data, dev);
3122         entry = data->entry;
3123
3124         raw_spin_lock_irqsave(&ioapic_lock, flags);
3125         reg_00.raw = io_apic_read(dev->id, 0);
3126         if (reg_00.bits.ID != mp_ioapics[dev->id].apicid) {
3127                 reg_00.bits.ID = mp_ioapics[dev->id].apicid;
3128                 io_apic_write(dev->id, 0, reg_00.raw);
3129         }
3130         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
3131         for (i = 0; i < nr_ioapic_registers[dev->id]; i++)
3132                 ioapic_write_entry(dev->id, i, entry[i]);
3133
3134         return 0;
3135 }
3136
3137 static struct sysdev_class ioapic_sysdev_class = {
3138         .name = "ioapic",
3139         .suspend = ioapic_suspend,
3140         .resume = ioapic_resume,
3141 };
3142
3143 static int __init ioapic_init_sysfs(void)
3144 {
3145         struct sys_device * dev;
3146         int i, size, error;
3147
3148         error = sysdev_class_register(&ioapic_sysdev_class);
3149         if (error)
3150                 return error;
3151
3152         for (i = 0; i < nr_ioapics; i++ ) {
3153                 size = sizeof(struct sys_device) + nr_ioapic_registers[i]
3154                         * sizeof(struct IO_APIC_route_entry);
3155                 mp_ioapic_data[i] = kzalloc(size, GFP_KERNEL);
3156                 if (!mp_ioapic_data[i]) {
3157                         printk(KERN_ERR "Can't suspend/resume IOAPIC %d\n", i);
3158                         continue;
3159                 }
3160                 dev = &mp_ioapic_data[i]->dev;
3161                 dev->id = i;
3162                 dev->cls = &ioapic_sysdev_class;
3163                 error = sysdev_register(dev);
3164                 if (error) {
3165                         kfree(mp_ioapic_data[i]);
3166                         mp_ioapic_data[i] = NULL;
3167                         printk(KERN_ERR "Can't suspend/resume IOAPIC %d\n", i);
3168                         continue;
3169                 }
3170         }
3171
3172         return 0;
3173 }
3174
3175 device_initcall(ioapic_init_sysfs);
3176
3177 /*
3178  * Dynamic irq allocate and deallocation
3179  */
3180 unsigned int create_irq_nr(unsigned int irq_want, int node)
3181 {
3182         /* Allocate an unused irq */
3183         unsigned int irq;
3184         unsigned int new;
3185         unsigned long flags;
3186         struct irq_cfg *cfg_new = NULL;
3187         struct irq_desc *desc_new = NULL;
3188
3189         irq = 0;
3190         if (irq_want < nr_irqs_gsi)
3191                 irq_want = nr_irqs_gsi;
3192
3193         raw_spin_lock_irqsave(&vector_lock, flags);
3194         for (new = irq_want; new < nr_irqs; new++) {
3195                 desc_new = irq_to_desc_alloc_node(new, node);
3196                 if (!desc_new) {
3197                         printk(KERN_INFO "can not get irq_desc for %d\n", new);
3198                         continue;
3199                 }
3200                 cfg_new = get_irq_desc_chip_data(desc_new);
3201
3202                 if (cfg_new->vector != 0)
3203                         continue;
3204
3205                 desc_new = move_irq_desc(desc_new, node);
3206                 cfg_new = get_irq_desc_chip_data(desc_new);
3207
3208                 if (__assign_irq_vector(new, cfg_new, apic->target_cpus()) == 0)
3209                         irq = new;
3210                 break;
3211         }
3212         raw_spin_unlock_irqrestore(&vector_lock, flags);
3213
3214         if (irq > 0)
3215                 dynamic_irq_init_keep_chip_data(irq);
3216
3217         return irq;
3218 }
3219
3220 int create_irq(void)
3221 {
3222         int node = cpu_to_node(0);
3223         unsigned int irq_want;
3224         int irq;
3225
3226         irq_want = nr_irqs_gsi;
3227         irq = create_irq_nr(irq_want, node);
3228
3229         if (irq == 0)
3230                 irq = -1;
3231
3232         return irq;
3233 }
3234
3235 void destroy_irq(unsigned int irq)
3236 {
3237         unsigned long flags;
3238
3239         dynamic_irq_cleanup_keep_chip_data(irq);
3240
3241         free_irte(irq);
3242         raw_spin_lock_irqsave(&vector_lock, flags);
3243         __clear_irq_vector(irq, get_irq_chip_data(irq));
3244         raw_spin_unlock_irqrestore(&vector_lock, flags);
3245 }
3246
3247 /*
3248  * MSI message composition
3249  */
3250 #ifdef CONFIG_PCI_MSI
3251 static int msi_compose_msg(struct pci_dev *pdev, unsigned int irq,
3252                            struct msi_msg *msg, u8 hpet_id)
3253 {
3254         struct irq_cfg *cfg;
3255         int err;
3256         unsigned dest;
3257
3258         if (disable_apic)
3259                 return -ENXIO;
3260
3261         cfg = irq_cfg(irq);
3262         err = assign_irq_vector(irq, cfg, apic->target_cpus());
3263         if (err)
3264                 return err;
3265
3266         dest = apic->cpu_mask_to_apicid_and(cfg->domain, apic->target_cpus());
3267
3268         if (irq_remapped(irq)) {
3269                 struct irte irte;
3270                 int ir_index;
3271                 u16 sub_handle;
3272
3273                 ir_index = map_irq_to_irte_handle(irq, &sub_handle);
3274                 BUG_ON(ir_index == -1);
3275
3276                 prepare_irte(&irte, cfg->vector, dest);
3277
3278                 /* Set source-id of interrupt request */
3279                 if (pdev)
3280                         set_msi_sid(&irte, pdev);
3281                 else
3282                         set_hpet_sid(&irte, hpet_id);
3283
3284                 modify_irte(irq, &irte);
3285
3286                 msg->address_hi = MSI_ADDR_BASE_HI;
3287                 msg->data = sub_handle;
3288                 msg->address_lo = MSI_ADDR_BASE_LO | MSI_ADDR_IR_EXT_INT |
3289                                   MSI_ADDR_IR_SHV |
3290                                   MSI_ADDR_IR_INDEX1(ir_index) |
3291                                   MSI_ADDR_IR_INDEX2(ir_index);
3292         } else {
3293                 if (x2apic_enabled())
3294                         msg->address_hi = MSI_ADDR_BASE_HI |
3295                                           MSI_ADDR_EXT_DEST_ID(dest);
3296                 else
3297                         msg->address_hi = MSI_ADDR_BASE_HI;
3298
3299                 msg->address_lo =
3300                         MSI_ADDR_BASE_LO |
3301                         ((apic->irq_dest_mode == 0) ?
3302                                 MSI_ADDR_DEST_MODE_PHYSICAL:
3303                                 MSI_ADDR_DEST_MODE_LOGICAL) |
3304                         ((apic->irq_delivery_mode != dest_LowestPrio) ?
3305                                 MSI_ADDR_REDIRECTION_CPU:
3306                                 MSI_ADDR_REDIRECTION_LOWPRI) |
3307                         MSI_ADDR_DEST_ID(dest);
3308
3309                 msg->data =
3310                         MSI_DATA_TRIGGER_EDGE |
3311                         MSI_DATA_LEVEL_ASSERT |
3312                         ((apic->irq_delivery_mode != dest_LowestPrio) ?
3313                                 MSI_DATA_DELIVERY_FIXED:
3314                                 MSI_DATA_DELIVERY_LOWPRI) |
3315                         MSI_DATA_VECTOR(cfg->vector);
3316         }
3317         return err;
3318 }
3319
3320 #ifdef CONFIG_SMP
3321 static int
3322 msi_set_affinity(struct irq_data *data, const struct cpumask *mask, bool force)
3323 {
3324         struct irq_cfg *cfg = data->chip_data;
3325         struct msi_msg msg;
3326         unsigned int dest;
3327
3328         if (__ioapic_set_affinity(data, mask, &dest))
3329                 return -1;
3330
3331         __get_cached_msi_msg(data->msi_desc, &msg);
3332
3333         msg.data &= ~MSI_DATA_VECTOR_MASK;
3334         msg.data |= MSI_DATA_VECTOR(cfg->vector);
3335         msg.address_lo &= ~MSI_ADDR_DEST_ID_MASK;
3336         msg.address_lo |= MSI_ADDR_DEST_ID(dest);
3337
3338         __write_msi_msg(data->msi_desc, &msg);
3339
3340         return 0;
3341 }
3342 #ifdef CONFIG_INTR_REMAP
3343 /*
3344  * Migrate the MSI irq to another cpumask. This migration is
3345  * done in the process context using interrupt-remapping hardware.
3346  */
3347 static int
3348 ir_msi_set_affinity(struct irq_data *data, const struct cpumask *mask,
3349                     bool force)
3350 {
3351         struct irq_cfg *cfg = data->chip_data;
3352         unsigned int dest, irq = data->irq;
3353         struct irte irte;
3354
3355         if (get_irte(irq, &irte))
3356                 return -1;
3357
3358         if (__ioapic_set_affinity(data, mask, &dest))
3359                 return -1;
3360
3361         irte.vector = cfg->vector;
3362         irte.dest_id = IRTE_DEST(dest);
3363
3364         /*
3365          * atomically update the IRTE with the new destination and vector.
3366          */
3367         modify_irte(irq, &irte);
3368
3369         /*
3370          * After this point, all the interrupts will start arriving
3371          * at the new destination. So, time to cleanup the previous
3372          * vector allocation.
3373          */
3374         if (cfg->move_in_progress)
3375                 send_cleanup_vector(cfg);
3376
3377         return 0;
3378 }
3379
3380 #endif
3381 #endif /* CONFIG_SMP */
3382
3383 /*
3384  * IRQ Chip for MSI PCI/PCI-X/PCI-Express Devices,
3385  * which implement the MSI or MSI-X Capability Structure.
3386  */
3387 static struct irq_chip msi_chip = {
3388         .name                   = "PCI-MSI",
3389         .irq_unmask             = unmask_msi_irq,
3390         .irq_mask               = mask_msi_irq,
3391         .irq_ack                = ack_apic_edge,
3392 #ifdef CONFIG_SMP
3393         .irq_set_affinity       = msi_set_affinity,
3394 #endif
3395         .irq_retrigger          = ioapic_retrigger_irq,
3396 };
3397
3398 static struct irq_chip msi_ir_chip = {
3399         .name                   = "IR-PCI-MSI",
3400         .irq_unmask             = unmask_msi_irq,
3401         .irq_mask               = mask_msi_irq,
3402 #ifdef CONFIG_INTR_REMAP
3403         .irq_ack                = ir_ack_apic_edge,
3404 #ifdef CONFIG_SMP
3405         .irq_set_affinity       = ir_msi_set_affinity,
3406 #endif
3407 #endif
3408         .irq_retrigger          = ioapic_retrigger_irq,
3409 };
3410
3411 /*
3412  * Map the PCI dev to the corresponding remapping hardware unit
3413  * and allocate 'nvec' consecutive interrupt-remapping table entries
3414  * in it.
3415  */
3416 static int msi_alloc_irte(struct pci_dev *dev, int irq, int nvec)
3417 {
3418         struct intel_iommu *iommu;
3419         int index;
3420
3421         iommu = map_dev_to_ir(dev);
3422         if (!iommu) {
3423                 printk(KERN_ERR
3424                        "Unable to map PCI %s to iommu\n", pci_name(dev));
3425                 return -ENOENT;
3426         }
3427
3428         index = alloc_irte(iommu, irq, nvec);
3429         if (index < 0) {
3430                 printk(KERN_ERR
3431                        "Unable to allocate %d IRTE for PCI %s\n", nvec,
3432                        pci_name(dev));
3433                 return -ENOSPC;
3434         }
3435         return index;
3436 }
3437
3438 static int setup_msi_irq(struct pci_dev *dev, struct msi_desc *msidesc, int irq)
3439 {
3440         struct msi_msg msg;
3441         int ret;
3442
3443         ret = msi_compose_msg(dev, irq, &msg, -1);
3444         if (ret < 0)
3445                 return ret;
3446
3447         set_irq_msi(irq, msidesc);
3448         write_msi_msg(irq, &msg);
3449
3450         if (irq_remapped(irq)) {
3451                 irq_set_status_flags(irq, IRQ_MOVE_PCNTXT);
3452                 set_irq_chip_and_handler_name(irq, &msi_ir_chip, handle_edge_irq, "edge");
3453         } else
3454                 set_irq_chip_and_handler_name(irq, &msi_chip, handle_edge_irq, "edge");
3455
3456         dev_printk(KERN_DEBUG, &dev->dev, "irq %d for MSI/MSI-X\n", irq);
3457
3458         return 0;
3459 }
3460
3461 int arch_setup_msi_irqs(struct pci_dev *dev, int nvec, int type)
3462 {
3463         int node, ret, sub_handle, index = 0;
3464         unsigned int irq, irq_want;
3465         struct msi_desc *msidesc;
3466         struct intel_iommu *iommu = NULL;
3467
3468         /* x86 doesn't support multiple MSI yet */
3469         if (type == PCI_CAP_ID_MSI && nvec > 1)
3470                 return 1;
3471
3472         node = dev_to_node(&dev->dev);
3473         irq_want = nr_irqs_gsi;
3474         sub_handle = 0;
3475         list_for_each_entry(msidesc, &dev->msi_list, list) {
3476                 irq = create_irq_nr(irq_want, node);
3477                 if (irq == 0)
3478                         return -1;
3479                 irq_want = irq + 1;
3480                 if (!intr_remapping_enabled)
3481                         goto no_ir;
3482
3483                 if (!sub_handle) {
3484                         /*
3485                          * allocate the consecutive block of IRTE's
3486                          * for 'nvec'
3487                          */
3488                         index = msi_alloc_irte(dev, irq, nvec);
3489                         if (index < 0) {
3490                                 ret = index;
3491                                 goto error;
3492                         }
3493                 } else {
3494                         iommu = map_dev_to_ir(dev);
3495                         if (!iommu) {
3496                                 ret = -ENOENT;
3497                                 goto error;
3498                         }
3499                         /*
3500                          * setup the mapping between the irq and the IRTE
3501                          * base index, the sub_handle pointing to the
3502                          * appropriate interrupt remap table entry.
3503                          */
3504                         set_irte_irq(irq, iommu, index, sub_handle);
3505                 }
3506 no_ir:
3507                 ret = setup_msi_irq(dev, msidesc, irq);
3508                 if (ret < 0)
3509                         goto error;
3510                 sub_handle++;
3511         }
3512         return 0;
3513
3514 error:
3515         destroy_irq(irq);
3516         return ret;
3517 }
3518
3519 void arch_teardown_msi_irq(unsigned int irq)
3520 {
3521         destroy_irq(irq);
3522 }
3523
3524 #if defined (CONFIG_DMAR) || defined (CONFIG_INTR_REMAP)
3525 #ifdef CONFIG_SMP
3526 static int
3527 dmar_msi_set_affinity(struct irq_data *data, const struct cpumask *mask,
3528                       bool force)
3529 {
3530         struct irq_cfg *cfg = data->chip_data;
3531         unsigned int dest, irq = data->irq;
3532         struct msi_msg msg;
3533
3534         if (__ioapic_set_affinity(data, mask, &dest))
3535                 return -1;
3536
3537         dmar_msi_read(irq, &msg);
3538
3539         msg.data &= ~MSI_DATA_VECTOR_MASK;
3540         msg.data |= MSI_DATA_VECTOR(cfg->vector);
3541         msg.address_lo &= ~MSI_ADDR_DEST_ID_MASK;
3542         msg.address_lo |= MSI_ADDR_DEST_ID(dest);
3543
3544         dmar_msi_write(irq, &msg);
3545
3546         return 0;
3547 }
3548
3549 #endif /* CONFIG_SMP */
3550
3551 static struct irq_chip dmar_msi_type = {
3552         .name                   = "DMAR_MSI",
3553         .irq_unmask             = dmar_msi_unmask,
3554         .irq_mask               = dmar_msi_mask,
3555         .irq_ack                = ack_apic_edge,
3556 #ifdef CONFIG_SMP
3557         .irq_set_affinity       = dmar_msi_set_affinity,
3558 #endif
3559         .irq_retrigger          = ioapic_retrigger_irq,
3560 };
3561
3562 int arch_setup_dmar_msi(unsigned int irq)
3563 {
3564         int ret;
3565         struct msi_msg msg;
3566
3567         ret = msi_compose_msg(NULL, irq, &msg, -1);
3568         if (ret < 0)
3569                 return ret;
3570         dmar_msi_write(irq, &msg);
3571         set_irq_chip_and_handler_name(irq, &dmar_msi_type, handle_edge_irq,
3572                 "edge");
3573         return 0;
3574 }
3575 #endif
3576
3577 #ifdef CONFIG_HPET_TIMER
3578
3579 #ifdef CONFIG_SMP
3580 static int hpet_msi_set_affinity(struct irq_data *data,
3581                                  const struct cpumask *mask, bool force)
3582 {
3583         struct irq_cfg *cfg = data->chip_data;
3584         struct msi_msg msg;
3585         unsigned int dest;
3586
3587         if (__ioapic_set_affinity(data, mask, &dest))
3588                 return -1;
3589
3590         hpet_msi_read(data->handler_data, &msg);
3591
3592         msg.data &= ~MSI_DATA_VECTOR_MASK;
3593         msg.data |= MSI_DATA_VECTOR(cfg->vector);
3594         msg.address_lo &= ~MSI_ADDR_DEST_ID_MASK;
3595         msg.address_lo |= MSI_ADDR_DEST_ID(dest);
3596
3597         hpet_msi_write(data->handler_data, &msg);
3598
3599         return 0;
3600 }
3601
3602 #endif /* CONFIG_SMP */
3603
3604 static struct irq_chip ir_hpet_msi_type = {
3605         .name                   = "IR-HPET_MSI",
3606         .irq_unmask             = hpet_msi_unmask,
3607         .irq_mask               = hpet_msi_mask,
3608 #ifdef CONFIG_INTR_REMAP
3609         .irq_ack                = ir_ack_apic_edge,
3610 #ifdef CONFIG_SMP
3611         .irq_set_affinity       = ir_msi_set_affinity,
3612 #endif
3613 #endif
3614         .irq_retrigger          = ioapic_retrigger_irq,
3615 };
3616
3617 static struct irq_chip hpet_msi_type = {
3618         .name = "HPET_MSI",
3619         .irq_unmask = hpet_msi_unmask,
3620         .irq_mask = hpet_msi_mask,
3621         .irq_ack = ack_apic_edge,
3622 #ifdef CONFIG_SMP
3623         .irq_set_affinity = hpet_msi_set_affinity,
3624 #endif
3625         .irq_retrigger = ioapic_retrigger_irq,
3626 };
3627
3628 int arch_setup_hpet_msi(unsigned int irq, unsigned int id)
3629 {
3630         struct msi_msg msg;
3631         int ret;
3632
3633         if (intr_remapping_enabled) {
3634                 struct intel_iommu *iommu = map_hpet_to_ir(id);
3635                 int index;
3636
3637                 if (!iommu)
3638                         return -1;
3639
3640                 index = alloc_irte(iommu, irq, 1);
3641                 if (index < 0)
3642                         return -1;
3643         }
3644
3645         ret = msi_compose_msg(NULL, irq, &msg, id);
3646         if (ret < 0)
3647                 return ret;
3648
3649         hpet_msi_write(get_irq_data(irq), &msg);
3650         irq_set_status_flags(irq, IRQ_MOVE_PCNTXT);
3651         if (irq_remapped(irq))
3652                 set_irq_chip_and_handler_name(irq, &ir_hpet_msi_type,
3653                                               handle_edge_irq, "edge");
3654         else
3655                 set_irq_chip_and_handler_name(irq, &hpet_msi_type,
3656                                               handle_edge_irq, "edge");
3657
3658         return 0;
3659 }
3660 #endif
3661
3662 #endif /* CONFIG_PCI_MSI */
3663 /*
3664  * Hypertransport interrupt support
3665  */
3666 #ifdef CONFIG_HT_IRQ
3667
3668 #ifdef CONFIG_SMP
3669
3670 static void target_ht_irq(unsigned int irq, unsigned int dest, u8 vector)
3671 {
3672         struct ht_irq_msg msg;
3673         fetch_ht_irq_msg(irq, &msg);
3674
3675         msg.address_lo &= ~(HT_IRQ_LOW_VECTOR_MASK | HT_IRQ_LOW_DEST_ID_MASK);
3676         msg.address_hi &= ~(HT_IRQ_HIGH_DEST_ID_MASK);
3677
3678         msg.address_lo |= HT_IRQ_LOW_VECTOR(vector) | HT_IRQ_LOW_DEST_ID(dest);
3679         msg.address_hi |= HT_IRQ_HIGH_DEST_ID(dest);
3680
3681         write_ht_irq_msg(irq, &msg);
3682 }
3683
3684 static int
3685 ht_set_affinity(struct irq_data *data, const struct cpumask *mask, bool force)
3686 {
3687         struct irq_cfg *cfg = data->chip_data;
3688         unsigned int dest;
3689
3690         if (__ioapic_set_affinity(data, mask, &dest))
3691                 return -1;
3692
3693         target_ht_irq(data->irq, dest, cfg->vector);
3694         return 0;
3695 }
3696
3697 #endif
3698
3699 static struct irq_chip ht_irq_chip = {
3700         .name                   = "PCI-HT",
3701         .irq_mask               = mask_ht_irq,
3702         .irq_unmask             = unmask_ht_irq,
3703         .irq_ack                = ack_apic_edge,
3704 #ifdef CONFIG_SMP
3705         .irq_set_affinity       = ht_set_affinity,
3706 #endif
3707         .irq_retrigger          = ioapic_retrigger_irq,
3708 };
3709
3710 int arch_setup_ht_irq(unsigned int irq, struct pci_dev *dev)
3711 {
3712         struct irq_cfg *cfg;
3713         int err;
3714
3715         if (disable_apic)
3716                 return -ENXIO;
3717
3718         cfg = irq_cfg(irq);
3719         err = assign_irq_vector(irq, cfg, apic->target_cpus());
3720         if (!err) {
3721                 struct ht_irq_msg msg;
3722                 unsigned dest;
3723
3724                 dest = apic->cpu_mask_to_apicid_and(cfg->domain,
3725                                                     apic->target_cpus());
3726
3727                 msg.address_hi = HT_IRQ_HIGH_DEST_ID(dest);
3728
3729                 msg.address_lo =
3730                         HT_IRQ_LOW_BASE |
3731                         HT_IRQ_LOW_DEST_ID(dest) |
3732                         HT_IRQ_LOW_VECTOR(cfg->vector) |
3733                         ((apic->irq_dest_mode == 0) ?
3734                                 HT_IRQ_LOW_DM_PHYSICAL :
3735                                 HT_IRQ_LOW_DM_LOGICAL) |
3736                         HT_IRQ_LOW_RQEOI_EDGE |
3737                         ((apic->irq_delivery_mode != dest_LowestPrio) ?
3738                                 HT_IRQ_LOW_MT_FIXED :
3739                                 HT_IRQ_LOW_MT_ARBITRATED) |
3740                         HT_IRQ_LOW_IRQ_MASKED;
3741
3742                 write_ht_irq_msg(irq, &msg);
3743
3744                 set_irq_chip_and_handler_name(irq, &ht_irq_chip,
3745                                               handle_edge_irq, "edge");
3746
3747                 dev_printk(KERN_DEBUG, &dev->dev, "irq %d for HT\n", irq);
3748         }
3749         return err;
3750 }
3751 #endif /* CONFIG_HT_IRQ */
3752
3753 int __init io_apic_get_redir_entries (int ioapic)
3754 {
3755         union IO_APIC_reg_01    reg_01;
3756         unsigned long flags;
3757
3758         raw_spin_lock_irqsave(&ioapic_lock, flags);
3759         reg_01.raw = io_apic_read(ioapic, 1);
3760         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
3761
3762         /* The register returns the maximum index redir index
3763          * supported, which is one less than the total number of redir
3764          * entries.
3765          */
3766         return reg_01.bits.entries + 1;
3767 }
3768
3769 void __init probe_nr_irqs_gsi(void)
3770 {
3771         int nr;
3772
3773         nr = gsi_top + NR_IRQS_LEGACY;
3774         if (nr > nr_irqs_gsi)
3775                 nr_irqs_gsi = nr;
3776
3777         printk(KERN_DEBUG "nr_irqs_gsi: %d\n", nr_irqs_gsi);
3778 }
3779
3780 #ifdef CONFIG_SPARSE_IRQ
3781 int __init arch_probe_nr_irqs(void)
3782 {
3783         int nr;
3784
3785         if (nr_irqs > (NR_VECTORS * nr_cpu_ids))
3786                 nr_irqs = NR_VECTORS * nr_cpu_ids;
3787
3788         nr = nr_irqs_gsi + 8 * nr_cpu_ids;
3789 #if defined(CONFIG_PCI_MSI) || defined(CONFIG_HT_IRQ)
3790         /*
3791          * for MSI and HT dyn irq
3792          */
3793         nr += nr_irqs_gsi * 16;
3794 #endif
3795         if (nr < nr_irqs)
3796                 nr_irqs = nr;
3797
3798         return NR_IRQS_LEGACY;
3799 }
3800 #endif
3801
3802 static int __io_apic_set_pci_routing(struct device *dev, int irq,
3803                                 struct io_apic_irq_attr *irq_attr)
3804 {
3805         struct irq_desc *desc;
3806         struct irq_cfg *cfg;
3807         int node;
3808         int ioapic, pin;
3809         int trigger, polarity;
3810
3811         ioapic = irq_attr->ioapic;
3812         if (!IO_APIC_IRQ(irq)) {
3813                 apic_printk(APIC_QUIET,KERN_ERR "IOAPIC[%d]: Invalid reference to IRQ 0\n",
3814                         ioapic);
3815                 return -EINVAL;
3816         }
3817
3818         if (dev)
3819                 node = dev_to_node(dev);
3820         else
3821                 node = cpu_to_node(0);
3822
3823         desc = irq_to_desc_alloc_node(irq, node);
3824         if (!desc) {
3825                 printk(KERN_INFO "can not get irq_desc %d\n", irq);
3826                 return 0;
3827         }
3828
3829         pin = irq_attr->ioapic_pin;
3830         trigger = irq_attr->trigger;
3831         polarity = irq_attr->polarity;
3832
3833         cfg = get_irq_desc_chip_data(desc);
3834
3835         /*
3836          * IRQs < 16 are already in the irq_2_pin[] map
3837          */
3838         if (irq >= legacy_pic->nr_legacy_irqs) {
3839                 if (__add_pin_to_irq_node(cfg, node, ioapic, pin)) {
3840                         printk(KERN_INFO "can not add pin %d for irq %d\n",
3841                                 pin, irq);
3842                         return 0;
3843                 }
3844         }
3845
3846         setup_ioapic_irq(ioapic, pin, irq, cfg, trigger, polarity);
3847
3848         return 0;
3849 }
3850
3851 int io_apic_set_pci_routing(struct device *dev, int irq,
3852                                 struct io_apic_irq_attr *irq_attr)
3853 {
3854         int ioapic, pin;
3855         /*
3856          * Avoid pin reprogramming.  PRTs typically include entries
3857          * with redundant pin->gsi mappings (but unique PCI devices);
3858          * we only program the IOAPIC on the first.
3859          */
3860         ioapic = irq_attr->ioapic;
3861         pin = irq_attr->ioapic_pin;
3862         if (test_bit(pin, mp_ioapic_routing[ioapic].pin_programmed)) {
3863                 pr_debug("Pin %d-%d already programmed\n",
3864                          mp_ioapics[ioapic].apicid, pin);
3865                 return 0;
3866         }
3867         set_bit(pin, mp_ioapic_routing[ioapic].pin_programmed);
3868
3869         return __io_apic_set_pci_routing(dev, irq, irq_attr);
3870 }
3871
3872 u8 __init io_apic_unique_id(u8 id)
3873 {
3874 #ifdef CONFIG_X86_32
3875         if ((boot_cpu_data.x86_vendor == X86_VENDOR_INTEL) &&
3876             !APIC_XAPIC(apic_version[boot_cpu_physical_apicid]))
3877                 return io_apic_get_unique_id(nr_ioapics, id);
3878         else
3879                 return id;
3880 #else
3881         int i;
3882         DECLARE_BITMAP(used, 256);
3883
3884         bitmap_zero(used, 256);
3885         for (i = 0; i < nr_ioapics; i++) {
3886                 struct mpc_ioapic *ia = &mp_ioapics[i];
3887                 __set_bit(ia->apicid, used);
3888         }
3889         if (!test_bit(id, used))
3890                 return id;
3891         return find_first_zero_bit(used, 256);
3892 #endif
3893 }
3894
3895 #ifdef CONFIG_X86_32
3896 int __init io_apic_get_unique_id(int ioapic, int apic_id)
3897 {
3898         union IO_APIC_reg_00 reg_00;
3899         static physid_mask_t apic_id_map = PHYSID_MASK_NONE;
3900         physid_mask_t tmp;
3901         unsigned long flags;
3902         int i = 0;
3903
3904         /*
3905          * The P4 platform supports up to 256 APIC IDs on two separate APIC
3906          * buses (one for LAPICs, one for IOAPICs), where predecessors only
3907          * supports up to 16 on one shared APIC bus.
3908          *
3909          * TBD: Expand LAPIC/IOAPIC support on P4-class systems to take full
3910          *      advantage of new APIC bus architecture.
3911          */
3912
3913         if (physids_empty(apic_id_map))
3914                 apic->ioapic_phys_id_map(&phys_cpu_present_map, &apic_id_map);
3915
3916         raw_spin_lock_irqsave(&ioapic_lock, flags);
3917         reg_00.raw = io_apic_read(ioapic, 0);
3918         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
3919
3920         if (apic_id >= get_physical_broadcast()) {
3921                 printk(KERN_WARNING "IOAPIC[%d]: Invalid apic_id %d, trying "
3922                         "%d\n", ioapic, apic_id, reg_00.bits.ID);
3923                 apic_id = reg_00.bits.ID;
3924         }
3925
3926         /*
3927          * Every APIC in a system must have a unique ID or we get lots of nice
3928          * 'stuck on smp_invalidate_needed IPI wait' messages.
3929          */
3930         if (apic->check_apicid_used(&apic_id_map, apic_id)) {
3931
3932                 for (i = 0; i < get_physical_broadcast(); i++) {
3933                         if (!apic->check_apicid_used(&apic_id_map, i))
3934                                 break;
3935                 }
3936
3937                 if (i == get_physical_broadcast())
3938                         panic("Max apic_id exceeded!\n");
3939
3940                 printk(KERN_WARNING "IOAPIC[%d]: apic_id %d already used, "
3941                         "trying %d\n", ioapic, apic_id, i);
3942
3943                 apic_id = i;
3944         }
3945
3946         apic->apicid_to_cpu_present(apic_id, &tmp);
3947         physids_or(apic_id_map, apic_id_map, tmp);
3948
3949         if (reg_00.bits.ID != apic_id) {
3950                 reg_00.bits.ID = apic_id;
3951
3952                 raw_spin_lock_irqsave(&ioapic_lock, flags);
3953                 io_apic_write(ioapic, 0, reg_00.raw);
3954                 reg_00.raw = io_apic_read(ioapic, 0);
3955                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
3956
3957                 /* Sanity check */
3958                 if (reg_00.bits.ID != apic_id) {
3959                         printk("IOAPIC[%d]: Unable to change apic_id!\n", ioapic);
3960                         return -1;
3961                 }
3962         }
3963
3964         apic_printk(APIC_VERBOSE, KERN_INFO
3965                         "IOAPIC[%d]: Assigned apic_id %d\n", ioapic, apic_id);
3966
3967         return apic_id;
3968 }
3969 #endif
3970
3971 int __init io_apic_get_version(int ioapic)
3972 {
3973         union IO_APIC_reg_01    reg_01;
3974         unsigned long flags;
3975
3976         raw_spin_lock_irqsave(&ioapic_lock, flags);
3977         reg_01.raw = io_apic_read(ioapic, 1);
3978         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
3979
3980         return reg_01.bits.version;
3981 }
3982
3983 int acpi_get_override_irq(u32 gsi, int *trigger, int *polarity)
3984 {
3985         int ioapic, pin, idx;
3986
3987         if (skip_ioapic_setup)
3988                 return -1;
3989
3990         ioapic = mp_find_ioapic(gsi);
3991         if (ioapic < 0)
3992                 return -1;
3993
3994         pin = mp_find_ioapic_pin(ioapic, gsi);
3995         if (pin < 0)
3996                 return -1;
3997
3998         idx = find_irq_entry(ioapic, pin, mp_INT);
3999         if (idx < 0)
4000                 return -1;
4001
4002         *trigger = irq_trigger(idx);
4003         *polarity = irq_polarity(idx);
4004         return 0;
4005 }
4006
4007 /*
4008  * This function currently is only a helper for the i386 smp boot process where
4009  * we need to reprogram the ioredtbls to cater for the cpus which have come online
4010  * so mask in all cases should simply be apic->target_cpus()
4011  */
4012 #ifdef CONFIG_SMP
4013 void __init setup_ioapic_dest(void)
4014 {
4015         int pin, ioapic, irq, irq_entry;
4016         struct irq_desc *desc;
4017         const struct cpumask *mask;
4018
4019         if (skip_ioapic_setup == 1)
4020                 return;
4021
4022         for (ioapic = 0; ioapic < nr_ioapics; ioapic++)
4023         for (pin = 0; pin < nr_ioapic_registers[ioapic]; pin++) {
4024                 irq_entry = find_irq_entry(ioapic, pin, mp_INT);
4025                 if (irq_entry == -1)
4026                         continue;
4027                 irq = pin_2_irq(irq_entry, ioapic, pin);
4028
4029                 if ((ioapic > 0) && (irq > 16))
4030                         continue;
4031
4032                 desc = irq_to_desc(irq);
4033
4034                 /*
4035                  * Honour affinities which have been set in early boot
4036                  */
4037                 if (desc->status &
4038                     (IRQ_NO_BALANCING | IRQ_AFFINITY_SET))
4039                         mask = desc->irq_data.affinity;
4040                 else
4041                         mask = apic->target_cpus();
4042
4043                 if (intr_remapping_enabled)
4044                         ir_ioapic_set_affinity(&desc->irq_data, mask, false);
4045                 else
4046                         ioapic_set_affinity(&desc->irq_data, mask, false);
4047         }
4048
4049 }
4050 #endif
4051
4052 #define IOAPIC_RESOURCE_NAME_SIZE 11
4053
4054 static struct resource *ioapic_resources;
4055
4056 static struct resource * __init ioapic_setup_resources(int nr_ioapics)
4057 {
4058         unsigned long n;
4059         struct resource *res;
4060         char *mem;
4061         int i;
4062
4063         if (nr_ioapics <= 0)
4064                 return NULL;
4065
4066         n = IOAPIC_RESOURCE_NAME_SIZE + sizeof(struct resource);
4067         n *= nr_ioapics;
4068
4069         mem = alloc_bootmem(n);
4070         res = (void *)mem;
4071
4072         mem += sizeof(struct resource) * nr_ioapics;
4073
4074         for (i = 0; i < nr_ioapics; i++) {
4075                 res[i].name = mem;
4076                 res[i].flags = IORESOURCE_MEM | IORESOURCE_BUSY;
4077                 snprintf(mem, IOAPIC_RESOURCE_NAME_SIZE, "IOAPIC %u", i);
4078                 mem += IOAPIC_RESOURCE_NAME_SIZE;
4079         }
4080
4081         ioapic_resources = res;
4082
4083         return res;
4084 }
4085
4086 void __init ioapic_init_mappings(void)
4087 {
4088         unsigned long ioapic_phys, idx = FIX_IO_APIC_BASE_0;
4089         struct resource *ioapic_res;
4090         int i;
4091
4092         ioapic_res = ioapic_setup_resources(nr_ioapics);
4093         for (i = 0; i < nr_ioapics; i++) {
4094                 if (smp_found_config) {
4095                         ioapic_phys = mp_ioapics[i].apicaddr;
4096 #ifdef CONFIG_X86_32
4097                         if (!ioapic_phys) {
4098                                 printk(KERN_ERR
4099                                        "WARNING: bogus zero IO-APIC "
4100                                        "address found in MPTABLE, "
4101                                        "disabling IO/APIC support!\n");
4102                                 smp_found_config = 0;
4103                                 skip_ioapic_setup = 1;
4104                                 goto fake_ioapic_page;
4105                         }
4106 #endif
4107                 } else {
4108 #ifdef CONFIG_X86_32
4109 fake_ioapic_page:
4110 #endif
4111                         ioapic_phys = (unsigned long)alloc_bootmem_pages(PAGE_SIZE);
4112                         ioapic_phys = __pa(ioapic_phys);
4113                 }
4114                 set_fixmap_nocache(idx, ioapic_phys);
4115                 apic_printk(APIC_VERBOSE, "mapped IOAPIC to %08lx (%08lx)\n",
4116                         __fix_to_virt(idx) + (ioapic_phys & ~PAGE_MASK),
4117                         ioapic_phys);
4118                 idx++;
4119
4120                 ioapic_res->start = ioapic_phys;
4121                 ioapic_res->end = ioapic_phys + IO_APIC_SLOT_SIZE - 1;
4122                 ioapic_res++;
4123         }
4124 }
4125
4126 void __init ioapic_insert_resources(void)
4127 {
4128         int i;
4129         struct resource *r = ioapic_resources;
4130
4131         if (!r) {
4132                 if (nr_ioapics > 0)
4133                         printk(KERN_ERR
4134                                 "IO APIC resources couldn't be allocated.\n");
4135                 return;
4136         }
4137
4138         for (i = 0; i < nr_ioapics; i++) {
4139                 insert_resource(&iomem_resource, r);
4140                 r++;
4141         }
4142 }
4143
4144 int mp_find_ioapic(u32 gsi)
4145 {
4146         int i = 0;
4147
4148         /* Find the IOAPIC that manages this GSI. */
4149         for (i = 0; i < nr_ioapics; i++) {
4150                 if ((gsi >= mp_gsi_routing[i].gsi_base)
4151                     && (gsi <= mp_gsi_routing[i].gsi_end))
4152                         return i;
4153         }
4154
4155         printk(KERN_ERR "ERROR: Unable to locate IOAPIC for GSI %d\n", gsi);
4156         return -1;
4157 }
4158
4159 int mp_find_ioapic_pin(int ioapic, u32 gsi)
4160 {
4161         if (WARN_ON(ioapic == -1))
4162                 return -1;
4163         if (WARN_ON(gsi > mp_gsi_routing[ioapic].gsi_end))
4164                 return -1;
4165
4166         return gsi - mp_gsi_routing[ioapic].gsi_base;
4167 }
4168
4169 static int bad_ioapic(unsigned long address)
4170 {
4171         if (nr_ioapics >= MAX_IO_APICS) {
4172                 printk(KERN_WARNING "WARING: Max # of I/O APICs (%d) exceeded "
4173                        "(found %d), skipping\n", MAX_IO_APICS, nr_ioapics);
4174                 return 1;
4175         }
4176         if (!address) {
4177                 printk(KERN_WARNING "WARNING: Bogus (zero) I/O APIC address"
4178                        " found in table, skipping!\n");
4179                 return 1;
4180         }
4181         return 0;
4182 }
4183
4184 void __init mp_register_ioapic(int id, u32 address, u32 gsi_base)
4185 {
4186         int idx = 0;
4187         int entries;
4188
4189         if (bad_ioapic(address))
4190                 return;
4191
4192         idx = nr_ioapics;
4193
4194         mp_ioapics[idx].type = MP_IOAPIC;
4195         mp_ioapics[idx].flags = MPC_APIC_USABLE;
4196         mp_ioapics[idx].apicaddr = address;
4197
4198         set_fixmap_nocache(FIX_IO_APIC_BASE_0 + idx, address);
4199         mp_ioapics[idx].apicid = io_apic_unique_id(id);
4200         mp_ioapics[idx].apicver = io_apic_get_version(idx);
4201
4202         /*
4203          * Build basic GSI lookup table to facilitate gsi->io_apic lookups
4204          * and to prevent reprogramming of IOAPIC pins (PCI GSIs).
4205          */
4206         entries = io_apic_get_redir_entries(idx);
4207         mp_gsi_routing[idx].gsi_base = gsi_base;
4208         mp_gsi_routing[idx].gsi_end = gsi_base + entries - 1;
4209
4210         /*
4211          * The number of IO-APIC IRQ registers (== #pins):
4212          */
4213         nr_ioapic_registers[idx] = entries;
4214
4215         if (mp_gsi_routing[idx].gsi_end >= gsi_top)
4216                 gsi_top = mp_gsi_routing[idx].gsi_end + 1;
4217
4218         printk(KERN_INFO "IOAPIC[%d]: apic_id %d, version %d, address 0x%x, "
4219                "GSI %d-%d\n", idx, mp_ioapics[idx].apicid,
4220                mp_ioapics[idx].apicver, mp_ioapics[idx].apicaddr,
4221                mp_gsi_routing[idx].gsi_base, mp_gsi_routing[idx].gsi_end);
4222
4223         nr_ioapics++;
4224 }
4225
4226 /* Enable IOAPIC early just for system timer */
4227 void __init pre_init_apic_IRQ0(void)
4228 {
4229         struct irq_cfg *cfg;
4230
4231         printk(KERN_INFO "Early APIC setup for system timer0\n");
4232 #ifndef CONFIG_SMP
4233         phys_cpu_present_map = physid_mask_of_physid(boot_cpu_physical_apicid);
4234 #endif
4235         irq_to_desc_alloc_node(0, 0);
4236
4237         setup_local_APIC();
4238
4239         cfg = irq_cfg(0);
4240         add_pin_to_irq_node(cfg, 0, 0, 0);
4241         set_irq_chip_and_handler_name(0, &ioapic_chip, handle_edge_irq, "edge");
4242
4243         setup_ioapic_irq(0, 0, 0, cfg, 0, 0);
4244 }