Merge branch 'for-linus' of git://git.kernel.org/pub/scm/linux/kernel/git/jbarnes...
[linux-2.6.git] / arch / x86 / kernel / apic / io_apic.c
1 /*
2  *      Intel IO-APIC support for multi-Pentium hosts.
3  *
4  *      Copyright (C) 1997, 1998, 1999, 2000, 2009 Ingo Molnar, Hajnalka Szabo
5  *
6  *      Many thanks to Stig Venaas for trying out countless experimental
7  *      patches and reporting/debugging problems patiently!
8  *
9  *      (c) 1999, Multiple IO-APIC support, developed by
10  *      Ken-ichi Yaku <yaku@css1.kbnes.nec.co.jp> and
11  *      Hidemi Kishimoto <kisimoto@css1.kbnes.nec.co.jp>,
12  *      further tested and cleaned up by Zach Brown <zab@redhat.com>
13  *      and Ingo Molnar <mingo@redhat.com>
14  *
15  *      Fixes
16  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
17  *                                      thanks to Eric Gilmore
18  *                                      and Rolf G. Tews
19  *                                      for testing these extensively
20  *      Paul Diefenbaugh        :       Added full ACPI support
21  */
22
23 #include <linux/mm.h>
24 #include <linux/interrupt.h>
25 #include <linux/init.h>
26 #include <linux/delay.h>
27 #include <linux/sched.h>
28 #include <linux/pci.h>
29 #include <linux/mc146818rtc.h>
30 #include <linux/compiler.h>
31 #include <linux/acpi.h>
32 #include <linux/module.h>
33 #include <linux/sysdev.h>
34 #include <linux/msi.h>
35 #include <linux/htirq.h>
36 #include <linux/freezer.h>
37 #include <linux/kthread.h>
38 #include <linux/jiffies.h>      /* time_after() */
39 #ifdef CONFIG_ACPI
40 #include <acpi/acpi_bus.h>
41 #endif
42 #include <linux/bootmem.h>
43 #include <linux/dmar.h>
44 #include <linux/hpet.h>
45
46 #include <asm/idle.h>
47 #include <asm/io.h>
48 #include <asm/smp.h>
49 #include <asm/cpu.h>
50 #include <asm/desc.h>
51 #include <asm/proto.h>
52 #include <asm/acpi.h>
53 #include <asm/dma.h>
54 #include <asm/timer.h>
55 #include <asm/i8259.h>
56 #include <asm/nmi.h>
57 #include <asm/msidef.h>
58 #include <asm/hypertransport.h>
59 #include <asm/setup.h>
60 #include <asm/irq_remapping.h>
61 #include <asm/hpet.h>
62 #include <asm/hw_irq.h>
63
64 #include <asm/apic.h>
65
66 #define __apicdebuginit(type) static type __init
67 #define for_each_irq_pin(entry, head) \
68         for (entry = head; entry; entry = entry->next)
69
70 /*
71  *      Is the SiS APIC rmw bug present ?
72  *      -1 = don't know, 0 = no, 1 = yes
73  */
74 int sis_apic_bug = -1;
75
76 static DEFINE_RAW_SPINLOCK(ioapic_lock);
77 static DEFINE_RAW_SPINLOCK(vector_lock);
78
79 /*
80  * # of IRQ routing registers
81  */
82 int nr_ioapic_registers[MAX_IO_APICS];
83
84 /* I/O APIC entries */
85 struct mpc_ioapic mp_ioapics[MAX_IO_APICS];
86 int nr_ioapics;
87
88 /* IO APIC gsi routing info */
89 struct mp_ioapic_gsi  mp_gsi_routing[MAX_IO_APICS];
90
91 /* MP IRQ source entries */
92 struct mpc_intsrc mp_irqs[MAX_IRQ_SOURCES];
93
94 /* # of MP IRQ source entries */
95 int mp_irq_entries;
96
97 /* GSI interrupts */
98 static int nr_irqs_gsi = NR_IRQS_LEGACY;
99
100 #if defined (CONFIG_MCA) || defined (CONFIG_EISA)
101 int mp_bus_id_to_type[MAX_MP_BUSSES];
102 #endif
103
104 DECLARE_BITMAP(mp_bus_not_pci, MAX_MP_BUSSES);
105
106 int skip_ioapic_setup;
107
108 void arch_disable_smp_support(void)
109 {
110 #ifdef CONFIG_PCI
111         noioapicquirk = 1;
112         noioapicreroute = -1;
113 #endif
114         skip_ioapic_setup = 1;
115 }
116
117 static int __init parse_noapic(char *str)
118 {
119         /* disable IO-APIC */
120         arch_disable_smp_support();
121         return 0;
122 }
123 early_param("noapic", parse_noapic);
124
125 struct irq_pin_list {
126         int apic, pin;
127         struct irq_pin_list *next;
128 };
129
130 static struct irq_pin_list *get_one_free_irq_2_pin(int node)
131 {
132         struct irq_pin_list *pin;
133
134         pin = kzalloc_node(sizeof(*pin), GFP_ATOMIC, node);
135
136         return pin;
137 }
138
139 /* irq_cfg is indexed by the sum of all RTEs in all I/O APICs. */
140 #ifdef CONFIG_SPARSE_IRQ
141 static struct irq_cfg irq_cfgx[NR_IRQS_LEGACY];
142 #else
143 static struct irq_cfg irq_cfgx[NR_IRQS];
144 #endif
145
146 int __init arch_early_irq_init(void)
147 {
148         struct irq_cfg *cfg;
149         struct irq_desc *desc;
150         int count;
151         int node;
152         int i;
153
154         if (!legacy_pic->nr_legacy_irqs) {
155                 nr_irqs_gsi = 0;
156                 io_apic_irqs = ~0UL;
157         }
158
159         cfg = irq_cfgx;
160         count = ARRAY_SIZE(irq_cfgx);
161         node= cpu_to_node(boot_cpu_id);
162
163         for (i = 0; i < count; i++) {
164                 desc = irq_to_desc(i);
165                 desc->chip_data = &cfg[i];
166                 zalloc_cpumask_var_node(&cfg[i].domain, GFP_NOWAIT, node);
167                 zalloc_cpumask_var_node(&cfg[i].old_domain, GFP_NOWAIT, node);
168                 /*
169                  * For legacy IRQ's, start with assigning irq0 to irq15 to
170                  * IRQ0_VECTOR to IRQ15_VECTOR on cpu 0.
171                  */
172                 if (i < legacy_pic->nr_legacy_irqs) {
173                         cfg[i].vector = IRQ0_VECTOR + i;
174                         cpumask_set_cpu(0, cfg[i].domain);
175                 }
176         }
177
178         return 0;
179 }
180
181 #ifdef CONFIG_SPARSE_IRQ
182 struct irq_cfg *irq_cfg(unsigned int irq)
183 {
184         struct irq_cfg *cfg = NULL;
185         struct irq_desc *desc;
186
187         desc = irq_to_desc(irq);
188         if (desc)
189                 cfg = desc->chip_data;
190
191         return cfg;
192 }
193
194 static struct irq_cfg *get_one_free_irq_cfg(int node)
195 {
196         struct irq_cfg *cfg;
197
198         cfg = kzalloc_node(sizeof(*cfg), GFP_ATOMIC, node);
199         if (cfg) {
200                 if (!zalloc_cpumask_var_node(&cfg->domain, GFP_ATOMIC, node)) {
201                         kfree(cfg);
202                         cfg = NULL;
203                 } else if (!zalloc_cpumask_var_node(&cfg->old_domain,
204                                                           GFP_ATOMIC, node)) {
205                         free_cpumask_var(cfg->domain);
206                         kfree(cfg);
207                         cfg = NULL;
208                 }
209         }
210
211         return cfg;
212 }
213
214 int arch_init_chip_data(struct irq_desc *desc, int node)
215 {
216         struct irq_cfg *cfg;
217
218         cfg = desc->chip_data;
219         if (!cfg) {
220                 desc->chip_data = get_one_free_irq_cfg(node);
221                 if (!desc->chip_data) {
222                         printk(KERN_ERR "can not alloc irq_cfg\n");
223                         BUG_ON(1);
224                 }
225         }
226
227         return 0;
228 }
229
230 /* for move_irq_desc */
231 static void
232 init_copy_irq_2_pin(struct irq_cfg *old_cfg, struct irq_cfg *cfg, int node)
233 {
234         struct irq_pin_list *old_entry, *head, *tail, *entry;
235
236         cfg->irq_2_pin = NULL;
237         old_entry = old_cfg->irq_2_pin;
238         if (!old_entry)
239                 return;
240
241         entry = get_one_free_irq_2_pin(node);
242         if (!entry)
243                 return;
244
245         entry->apic     = old_entry->apic;
246         entry->pin      = old_entry->pin;
247         head            = entry;
248         tail            = entry;
249         old_entry       = old_entry->next;
250         while (old_entry) {
251                 entry = get_one_free_irq_2_pin(node);
252                 if (!entry) {
253                         entry = head;
254                         while (entry) {
255                                 head = entry->next;
256                                 kfree(entry);
257                                 entry = head;
258                         }
259                         /* still use the old one */
260                         return;
261                 }
262                 entry->apic     = old_entry->apic;
263                 entry->pin      = old_entry->pin;
264                 tail->next      = entry;
265                 tail            = entry;
266                 old_entry       = old_entry->next;
267         }
268
269         tail->next = NULL;
270         cfg->irq_2_pin = head;
271 }
272
273 static void free_irq_2_pin(struct irq_cfg *old_cfg, struct irq_cfg *cfg)
274 {
275         struct irq_pin_list *entry, *next;
276
277         if (old_cfg->irq_2_pin == cfg->irq_2_pin)
278                 return;
279
280         entry = old_cfg->irq_2_pin;
281
282         while (entry) {
283                 next = entry->next;
284                 kfree(entry);
285                 entry = next;
286         }
287         old_cfg->irq_2_pin = NULL;
288 }
289
290 void arch_init_copy_chip_data(struct irq_desc *old_desc,
291                                  struct irq_desc *desc, int node)
292 {
293         struct irq_cfg *cfg;
294         struct irq_cfg *old_cfg;
295
296         cfg = get_one_free_irq_cfg(node);
297
298         if (!cfg)
299                 return;
300
301         desc->chip_data = cfg;
302
303         old_cfg = old_desc->chip_data;
304
305         memcpy(cfg, old_cfg, sizeof(struct irq_cfg));
306
307         init_copy_irq_2_pin(old_cfg, cfg, node);
308 }
309
310 static void free_irq_cfg(struct irq_cfg *old_cfg)
311 {
312         kfree(old_cfg);
313 }
314
315 void arch_free_chip_data(struct irq_desc *old_desc, struct irq_desc *desc)
316 {
317         struct irq_cfg *old_cfg, *cfg;
318
319         old_cfg = old_desc->chip_data;
320         cfg = desc->chip_data;
321
322         if (old_cfg == cfg)
323                 return;
324
325         if (old_cfg) {
326                 free_irq_2_pin(old_cfg, cfg);
327                 free_irq_cfg(old_cfg);
328                 old_desc->chip_data = NULL;
329         }
330 }
331 /* end for move_irq_desc */
332
333 #else
334 struct irq_cfg *irq_cfg(unsigned int irq)
335 {
336         return irq < nr_irqs ? irq_cfgx + irq : NULL;
337 }
338
339 #endif
340
341 struct io_apic {
342         unsigned int index;
343         unsigned int unused[3];
344         unsigned int data;
345         unsigned int unused2[11];
346         unsigned int eoi;
347 };
348
349 static __attribute_const__ struct io_apic __iomem *io_apic_base(int idx)
350 {
351         return (void __iomem *) __fix_to_virt(FIX_IO_APIC_BASE_0 + idx)
352                 + (mp_ioapics[idx].apicaddr & ~PAGE_MASK);
353 }
354
355 static inline void io_apic_eoi(unsigned int apic, unsigned int vector)
356 {
357         struct io_apic __iomem *io_apic = io_apic_base(apic);
358         writel(vector, &io_apic->eoi);
359 }
360
361 static inline unsigned int io_apic_read(unsigned int apic, unsigned int reg)
362 {
363         struct io_apic __iomem *io_apic = io_apic_base(apic);
364         writel(reg, &io_apic->index);
365         return readl(&io_apic->data);
366 }
367
368 static inline void io_apic_write(unsigned int apic, unsigned int reg, unsigned int value)
369 {
370         struct io_apic __iomem *io_apic = io_apic_base(apic);
371         writel(reg, &io_apic->index);
372         writel(value, &io_apic->data);
373 }
374
375 /*
376  * Re-write a value: to be used for read-modify-write
377  * cycles where the read already set up the index register.
378  *
379  * Older SiS APIC requires we rewrite the index register
380  */
381 static inline void io_apic_modify(unsigned int apic, unsigned int reg, unsigned int value)
382 {
383         struct io_apic __iomem *io_apic = io_apic_base(apic);
384
385         if (sis_apic_bug)
386                 writel(reg, &io_apic->index);
387         writel(value, &io_apic->data);
388 }
389
390 static bool io_apic_level_ack_pending(struct irq_cfg *cfg)
391 {
392         struct irq_pin_list *entry;
393         unsigned long flags;
394
395         raw_spin_lock_irqsave(&ioapic_lock, flags);
396         for_each_irq_pin(entry, cfg->irq_2_pin) {
397                 unsigned int reg;
398                 int pin;
399
400                 pin = entry->pin;
401                 reg = io_apic_read(entry->apic, 0x10 + pin*2);
402                 /* Is the remote IRR bit set? */
403                 if (reg & IO_APIC_REDIR_REMOTE_IRR) {
404                         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
405                         return true;
406                 }
407         }
408         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
409
410         return false;
411 }
412
413 union entry_union {
414         struct { u32 w1, w2; };
415         struct IO_APIC_route_entry entry;
416 };
417
418 static struct IO_APIC_route_entry ioapic_read_entry(int apic, int pin)
419 {
420         union entry_union eu;
421         unsigned long flags;
422         raw_spin_lock_irqsave(&ioapic_lock, flags);
423         eu.w1 = io_apic_read(apic, 0x10 + 2 * pin);
424         eu.w2 = io_apic_read(apic, 0x11 + 2 * pin);
425         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
426         return eu.entry;
427 }
428
429 /*
430  * When we write a new IO APIC routing entry, we need to write the high
431  * word first! If the mask bit in the low word is clear, we will enable
432  * the interrupt, and we need to make sure the entry is fully populated
433  * before that happens.
434  */
435 static void
436 __ioapic_write_entry(int apic, int pin, struct IO_APIC_route_entry e)
437 {
438         union entry_union eu = {{0, 0}};
439
440         eu.entry = e;
441         io_apic_write(apic, 0x11 + 2*pin, eu.w2);
442         io_apic_write(apic, 0x10 + 2*pin, eu.w1);
443 }
444
445 void ioapic_write_entry(int apic, int pin, struct IO_APIC_route_entry e)
446 {
447         unsigned long flags;
448         raw_spin_lock_irqsave(&ioapic_lock, flags);
449         __ioapic_write_entry(apic, pin, e);
450         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
451 }
452
453 /*
454  * When we mask an IO APIC routing entry, we need to write the low
455  * word first, in order to set the mask bit before we change the
456  * high bits!
457  */
458 static void ioapic_mask_entry(int apic, int pin)
459 {
460         unsigned long flags;
461         union entry_union eu = { .entry.mask = 1 };
462
463         raw_spin_lock_irqsave(&ioapic_lock, flags);
464         io_apic_write(apic, 0x10 + 2*pin, eu.w1);
465         io_apic_write(apic, 0x11 + 2*pin, eu.w2);
466         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
467 }
468
469 /*
470  * The common case is 1:1 IRQ<->pin mappings. Sometimes there are
471  * shared ISA-space IRQs, so we have to support them. We are super
472  * fast in the common case, and fast for shared ISA-space IRQs.
473  */
474 static int
475 add_pin_to_irq_node_nopanic(struct irq_cfg *cfg, int node, int apic, int pin)
476 {
477         struct irq_pin_list **last, *entry;
478
479         /* don't allow duplicates */
480         last = &cfg->irq_2_pin;
481         for_each_irq_pin(entry, cfg->irq_2_pin) {
482                 if (entry->apic == apic && entry->pin == pin)
483                         return 0;
484                 last = &entry->next;
485         }
486
487         entry = get_one_free_irq_2_pin(node);
488         if (!entry) {
489                 printk(KERN_ERR "can not alloc irq_pin_list (%d,%d,%d)\n",
490                                 node, apic, pin);
491                 return -ENOMEM;
492         }
493         entry->apic = apic;
494         entry->pin = pin;
495
496         *last = entry;
497         return 0;
498 }
499
500 static void add_pin_to_irq_node(struct irq_cfg *cfg, int node, int apic, int pin)
501 {
502         if (add_pin_to_irq_node_nopanic(cfg, node, apic, pin))
503                 panic("IO-APIC: failed to add irq-pin. Can not proceed\n");
504 }
505
506 /*
507  * Reroute an IRQ to a different pin.
508  */
509 static void __init replace_pin_at_irq_node(struct irq_cfg *cfg, int node,
510                                            int oldapic, int oldpin,
511                                            int newapic, int newpin)
512 {
513         struct irq_pin_list *entry;
514
515         for_each_irq_pin(entry, cfg->irq_2_pin) {
516                 if (entry->apic == oldapic && entry->pin == oldpin) {
517                         entry->apic = newapic;
518                         entry->pin = newpin;
519                         /* every one is different, right? */
520                         return;
521                 }
522         }
523
524         /* old apic/pin didn't exist, so just add new ones */
525         add_pin_to_irq_node(cfg, node, newapic, newpin);
526 }
527
528 static void __io_apic_modify_irq(struct irq_pin_list *entry,
529                                  int mask_and, int mask_or,
530                                  void (*final)(struct irq_pin_list *entry))
531 {
532         unsigned int reg, pin;
533
534         pin = entry->pin;
535         reg = io_apic_read(entry->apic, 0x10 + pin * 2);
536         reg &= mask_and;
537         reg |= mask_or;
538         io_apic_modify(entry->apic, 0x10 + pin * 2, reg);
539         if (final)
540                 final(entry);
541 }
542
543 static void io_apic_modify_irq(struct irq_cfg *cfg,
544                                int mask_and, int mask_or,
545                                void (*final)(struct irq_pin_list *entry))
546 {
547         struct irq_pin_list *entry;
548
549         for_each_irq_pin(entry, cfg->irq_2_pin)
550                 __io_apic_modify_irq(entry, mask_and, mask_or, final);
551 }
552
553 static void __mask_and_edge_IO_APIC_irq(struct irq_pin_list *entry)
554 {
555         __io_apic_modify_irq(entry, ~IO_APIC_REDIR_LEVEL_TRIGGER,
556                              IO_APIC_REDIR_MASKED, NULL);
557 }
558
559 static void __unmask_and_level_IO_APIC_irq(struct irq_pin_list *entry)
560 {
561         __io_apic_modify_irq(entry, ~IO_APIC_REDIR_MASKED,
562                              IO_APIC_REDIR_LEVEL_TRIGGER, NULL);
563 }
564
565 static void __unmask_IO_APIC_irq(struct irq_cfg *cfg)
566 {
567         io_apic_modify_irq(cfg, ~IO_APIC_REDIR_MASKED, 0, NULL);
568 }
569
570 static void io_apic_sync(struct irq_pin_list *entry)
571 {
572         /*
573          * Synchronize the IO-APIC and the CPU by doing
574          * a dummy read from the IO-APIC
575          */
576         struct io_apic __iomem *io_apic;
577         io_apic = io_apic_base(entry->apic);
578         readl(&io_apic->data);
579 }
580
581 static void __mask_IO_APIC_irq(struct irq_cfg *cfg)
582 {
583         io_apic_modify_irq(cfg, ~0, IO_APIC_REDIR_MASKED, &io_apic_sync);
584 }
585
586 static void mask_IO_APIC_irq_desc(struct irq_desc *desc)
587 {
588         struct irq_cfg *cfg = desc->chip_data;
589         unsigned long flags;
590
591         BUG_ON(!cfg);
592
593         raw_spin_lock_irqsave(&ioapic_lock, flags);
594         __mask_IO_APIC_irq(cfg);
595         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
596 }
597
598 static void unmask_IO_APIC_irq_desc(struct irq_desc *desc)
599 {
600         struct irq_cfg *cfg = desc->chip_data;
601         unsigned long flags;
602
603         raw_spin_lock_irqsave(&ioapic_lock, flags);
604         __unmask_IO_APIC_irq(cfg);
605         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
606 }
607
608 static void mask_IO_APIC_irq(unsigned int irq)
609 {
610         struct irq_desc *desc = irq_to_desc(irq);
611
612         mask_IO_APIC_irq_desc(desc);
613 }
614 static void unmask_IO_APIC_irq(unsigned int irq)
615 {
616         struct irq_desc *desc = irq_to_desc(irq);
617
618         unmask_IO_APIC_irq_desc(desc);
619 }
620
621 static void clear_IO_APIC_pin(unsigned int apic, unsigned int pin)
622 {
623         struct IO_APIC_route_entry entry;
624
625         /* Check delivery_mode to be sure we're not clearing an SMI pin */
626         entry = ioapic_read_entry(apic, pin);
627         if (entry.delivery_mode == dest_SMI)
628                 return;
629         /*
630          * Disable it in the IO-APIC irq-routing table:
631          */
632         ioapic_mask_entry(apic, pin);
633 }
634
635 static void clear_IO_APIC (void)
636 {
637         int apic, pin;
638
639         for (apic = 0; apic < nr_ioapics; apic++)
640                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++)
641                         clear_IO_APIC_pin(apic, pin);
642 }
643
644 #ifdef CONFIG_X86_32
645 /*
646  * support for broken MP BIOSs, enables hand-redirection of PIRQ0-7 to
647  * specific CPU-side IRQs.
648  */
649
650 #define MAX_PIRQS 8
651 static int pirq_entries[MAX_PIRQS] = {
652         [0 ... MAX_PIRQS - 1] = -1
653 };
654
655 static int __init ioapic_pirq_setup(char *str)
656 {
657         int i, max;
658         int ints[MAX_PIRQS+1];
659
660         get_options(str, ARRAY_SIZE(ints), ints);
661
662         apic_printk(APIC_VERBOSE, KERN_INFO
663                         "PIRQ redirection, working around broken MP-BIOS.\n");
664         max = MAX_PIRQS;
665         if (ints[0] < MAX_PIRQS)
666                 max = ints[0];
667
668         for (i = 0; i < max; i++) {
669                 apic_printk(APIC_VERBOSE, KERN_DEBUG
670                                 "... PIRQ%d -> IRQ %d\n", i, ints[i+1]);
671                 /*
672                  * PIRQs are mapped upside down, usually.
673                  */
674                 pirq_entries[MAX_PIRQS-i-1] = ints[i+1];
675         }
676         return 1;
677 }
678
679 __setup("pirq=", ioapic_pirq_setup);
680 #endif /* CONFIG_X86_32 */
681
682 struct IO_APIC_route_entry **alloc_ioapic_entries(void)
683 {
684         int apic;
685         struct IO_APIC_route_entry **ioapic_entries;
686
687         ioapic_entries = kzalloc(sizeof(*ioapic_entries) * nr_ioapics,
688                                 GFP_ATOMIC);
689         if (!ioapic_entries)
690                 return 0;
691
692         for (apic = 0; apic < nr_ioapics; apic++) {
693                 ioapic_entries[apic] =
694                         kzalloc(sizeof(struct IO_APIC_route_entry) *
695                                 nr_ioapic_registers[apic], GFP_ATOMIC);
696                 if (!ioapic_entries[apic])
697                         goto nomem;
698         }
699
700         return ioapic_entries;
701
702 nomem:
703         while (--apic >= 0)
704                 kfree(ioapic_entries[apic]);
705         kfree(ioapic_entries);
706
707         return 0;
708 }
709
710 /*
711  * Saves all the IO-APIC RTE's
712  */
713 int save_IO_APIC_setup(struct IO_APIC_route_entry **ioapic_entries)
714 {
715         int apic, pin;
716
717         if (!ioapic_entries)
718                 return -ENOMEM;
719
720         for (apic = 0; apic < nr_ioapics; apic++) {
721                 if (!ioapic_entries[apic])
722                         return -ENOMEM;
723
724                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++)
725                         ioapic_entries[apic][pin] =
726                                 ioapic_read_entry(apic, pin);
727         }
728
729         return 0;
730 }
731
732 /*
733  * Mask all IO APIC entries.
734  */
735 void mask_IO_APIC_setup(struct IO_APIC_route_entry **ioapic_entries)
736 {
737         int apic, pin;
738
739         if (!ioapic_entries)
740                 return;
741
742         for (apic = 0; apic < nr_ioapics; apic++) {
743                 if (!ioapic_entries[apic])
744                         break;
745
746                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++) {
747                         struct IO_APIC_route_entry entry;
748
749                         entry = ioapic_entries[apic][pin];
750                         if (!entry.mask) {
751                                 entry.mask = 1;
752                                 ioapic_write_entry(apic, pin, entry);
753                         }
754                 }
755         }
756 }
757
758 /*
759  * Restore IO APIC entries which was saved in ioapic_entries.
760  */
761 int restore_IO_APIC_setup(struct IO_APIC_route_entry **ioapic_entries)
762 {
763         int apic, pin;
764
765         if (!ioapic_entries)
766                 return -ENOMEM;
767
768         for (apic = 0; apic < nr_ioapics; apic++) {
769                 if (!ioapic_entries[apic])
770                         return -ENOMEM;
771
772                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++)
773                         ioapic_write_entry(apic, pin,
774                                         ioapic_entries[apic][pin]);
775         }
776         return 0;
777 }
778
779 void free_ioapic_entries(struct IO_APIC_route_entry **ioapic_entries)
780 {
781         int apic;
782
783         for (apic = 0; apic < nr_ioapics; apic++)
784                 kfree(ioapic_entries[apic]);
785
786         kfree(ioapic_entries);
787 }
788
789 /*
790  * Find the IRQ entry number of a certain pin.
791  */
792 static int find_irq_entry(int apic, int pin, int type)
793 {
794         int i;
795
796         for (i = 0; i < mp_irq_entries; i++)
797                 if (mp_irqs[i].irqtype == type &&
798                     (mp_irqs[i].dstapic == mp_ioapics[apic].apicid ||
799                      mp_irqs[i].dstapic == MP_APIC_ALL) &&
800                     mp_irqs[i].dstirq == pin)
801                         return i;
802
803         return -1;
804 }
805
806 /*
807  * Find the pin to which IRQ[irq] (ISA) is connected
808  */
809 static int __init find_isa_irq_pin(int irq, int type)
810 {
811         int i;
812
813         for (i = 0; i < mp_irq_entries; i++) {
814                 int lbus = mp_irqs[i].srcbus;
815
816                 if (test_bit(lbus, mp_bus_not_pci) &&
817                     (mp_irqs[i].irqtype == type) &&
818                     (mp_irqs[i].srcbusirq == irq))
819
820                         return mp_irqs[i].dstirq;
821         }
822         return -1;
823 }
824
825 static int __init find_isa_irq_apic(int irq, int type)
826 {
827         int i;
828
829         for (i = 0; i < mp_irq_entries; i++) {
830                 int lbus = mp_irqs[i].srcbus;
831
832                 if (test_bit(lbus, mp_bus_not_pci) &&
833                     (mp_irqs[i].irqtype == type) &&
834                     (mp_irqs[i].srcbusirq == irq))
835                         break;
836         }
837         if (i < mp_irq_entries) {
838                 int apic;
839                 for(apic = 0; apic < nr_ioapics; apic++) {
840                         if (mp_ioapics[apic].apicid == mp_irqs[i].dstapic)
841                                 return apic;
842                 }
843         }
844
845         return -1;
846 }
847
848 #if defined(CONFIG_EISA) || defined(CONFIG_MCA)
849 /*
850  * EISA Edge/Level control register, ELCR
851  */
852 static int EISA_ELCR(unsigned int irq)
853 {
854         if (irq < legacy_pic->nr_legacy_irqs) {
855                 unsigned int port = 0x4d0 + (irq >> 3);
856                 return (inb(port) >> (irq & 7)) & 1;
857         }
858         apic_printk(APIC_VERBOSE, KERN_INFO
859                         "Broken MPtable reports ISA irq %d\n", irq);
860         return 0;
861 }
862
863 #endif
864
865 /* ISA interrupts are always polarity zero edge triggered,
866  * when listed as conforming in the MP table. */
867
868 #define default_ISA_trigger(idx)        (0)
869 #define default_ISA_polarity(idx)       (0)
870
871 /* EISA interrupts are always polarity zero and can be edge or level
872  * trigger depending on the ELCR value.  If an interrupt is listed as
873  * EISA conforming in the MP table, that means its trigger type must
874  * be read in from the ELCR */
875
876 #define default_EISA_trigger(idx)       (EISA_ELCR(mp_irqs[idx].srcbusirq))
877 #define default_EISA_polarity(idx)      default_ISA_polarity(idx)
878
879 /* PCI interrupts are always polarity one level triggered,
880  * when listed as conforming in the MP table. */
881
882 #define default_PCI_trigger(idx)        (1)
883 #define default_PCI_polarity(idx)       (1)
884
885 /* MCA interrupts are always polarity zero level triggered,
886  * when listed as conforming in the MP table. */
887
888 #define default_MCA_trigger(idx)        (1)
889 #define default_MCA_polarity(idx)       default_ISA_polarity(idx)
890
891 static int MPBIOS_polarity(int idx)
892 {
893         int bus = mp_irqs[idx].srcbus;
894         int polarity;
895
896         /*
897          * Determine IRQ line polarity (high active or low active):
898          */
899         switch (mp_irqs[idx].irqflag & 3)
900         {
901                 case 0: /* conforms, ie. bus-type dependent polarity */
902                         if (test_bit(bus, mp_bus_not_pci))
903                                 polarity = default_ISA_polarity(idx);
904                         else
905                                 polarity = default_PCI_polarity(idx);
906                         break;
907                 case 1: /* high active */
908                 {
909                         polarity = 0;
910                         break;
911                 }
912                 case 2: /* reserved */
913                 {
914                         printk(KERN_WARNING "broken BIOS!!\n");
915                         polarity = 1;
916                         break;
917                 }
918                 case 3: /* low active */
919                 {
920                         polarity = 1;
921                         break;
922                 }
923                 default: /* invalid */
924                 {
925                         printk(KERN_WARNING "broken BIOS!!\n");
926                         polarity = 1;
927                         break;
928                 }
929         }
930         return polarity;
931 }
932
933 static int MPBIOS_trigger(int idx)
934 {
935         int bus = mp_irqs[idx].srcbus;
936         int trigger;
937
938         /*
939          * Determine IRQ trigger mode (edge or level sensitive):
940          */
941         switch ((mp_irqs[idx].irqflag>>2) & 3)
942         {
943                 case 0: /* conforms, ie. bus-type dependent */
944                         if (test_bit(bus, mp_bus_not_pci))
945                                 trigger = default_ISA_trigger(idx);
946                         else
947                                 trigger = default_PCI_trigger(idx);
948 #if defined(CONFIG_EISA) || defined(CONFIG_MCA)
949                         switch (mp_bus_id_to_type[bus]) {
950                                 case MP_BUS_ISA: /* ISA pin */
951                                 {
952                                         /* set before the switch */
953                                         break;
954                                 }
955                                 case MP_BUS_EISA: /* EISA pin */
956                                 {
957                                         trigger = default_EISA_trigger(idx);
958                                         break;
959                                 }
960                                 case MP_BUS_PCI: /* PCI pin */
961                                 {
962                                         /* set before the switch */
963                                         break;
964                                 }
965                                 case MP_BUS_MCA: /* MCA pin */
966                                 {
967                                         trigger = default_MCA_trigger(idx);
968                                         break;
969                                 }
970                                 default:
971                                 {
972                                         printk(KERN_WARNING "broken BIOS!!\n");
973                                         trigger = 1;
974                                         break;
975                                 }
976                         }
977 #endif
978                         break;
979                 case 1: /* edge */
980                 {
981                         trigger = 0;
982                         break;
983                 }
984                 case 2: /* reserved */
985                 {
986                         printk(KERN_WARNING "broken BIOS!!\n");
987                         trigger = 1;
988                         break;
989                 }
990                 case 3: /* level */
991                 {
992                         trigger = 1;
993                         break;
994                 }
995                 default: /* invalid */
996                 {
997                         printk(KERN_WARNING "broken BIOS!!\n");
998                         trigger = 0;
999                         break;
1000                 }
1001         }
1002         return trigger;
1003 }
1004
1005 static inline int irq_polarity(int idx)
1006 {
1007         return MPBIOS_polarity(idx);
1008 }
1009
1010 static inline int irq_trigger(int idx)
1011 {
1012         return MPBIOS_trigger(idx);
1013 }
1014
1015 int (*ioapic_renumber_irq)(int ioapic, int irq);
1016 static int pin_2_irq(int idx, int apic, int pin)
1017 {
1018         int irq, i;
1019         int bus = mp_irqs[idx].srcbus;
1020
1021         /*
1022          * Debugging check, we are in big trouble if this message pops up!
1023          */
1024         if (mp_irqs[idx].dstirq != pin)
1025                 printk(KERN_ERR "broken BIOS or MPTABLE parser, ayiee!!\n");
1026
1027         if (test_bit(bus, mp_bus_not_pci)) {
1028                 irq = mp_irqs[idx].srcbusirq;
1029         } else {
1030                 /*
1031                  * PCI IRQs are mapped in order
1032                  */
1033                 i = irq = 0;
1034                 while (i < apic)
1035                         irq += nr_ioapic_registers[i++];
1036                 irq += pin;
1037                 /*
1038                  * For MPS mode, so far only needed by ES7000 platform
1039                  */
1040                 if (ioapic_renumber_irq)
1041                         irq = ioapic_renumber_irq(apic, irq);
1042         }
1043
1044 #ifdef CONFIG_X86_32
1045         /*
1046          * PCI IRQ command line redirection. Yes, limits are hardcoded.
1047          */
1048         if ((pin >= 16) && (pin <= 23)) {
1049                 if (pirq_entries[pin-16] != -1) {
1050                         if (!pirq_entries[pin-16]) {
1051                                 apic_printk(APIC_VERBOSE, KERN_DEBUG
1052                                                 "disabling PIRQ%d\n", pin-16);
1053                         } else {
1054                                 irq = pirq_entries[pin-16];
1055                                 apic_printk(APIC_VERBOSE, KERN_DEBUG
1056                                                 "using PIRQ%d -> IRQ %d\n",
1057                                                 pin-16, irq);
1058                         }
1059                 }
1060         }
1061 #endif
1062
1063         return irq;
1064 }
1065
1066 /*
1067  * Find a specific PCI IRQ entry.
1068  * Not an __init, possibly needed by modules
1069  */
1070 int IO_APIC_get_PCI_irq_vector(int bus, int slot, int pin,
1071                                 struct io_apic_irq_attr *irq_attr)
1072 {
1073         int apic, i, best_guess = -1;
1074
1075         apic_printk(APIC_DEBUG,
1076                     "querying PCI -> IRQ mapping bus:%d, slot:%d, pin:%d.\n",
1077                     bus, slot, pin);
1078         if (test_bit(bus, mp_bus_not_pci)) {
1079                 apic_printk(APIC_VERBOSE,
1080                             "PCI BIOS passed nonexistent PCI bus %d!\n", bus);
1081                 return -1;
1082         }
1083         for (i = 0; i < mp_irq_entries; i++) {
1084                 int lbus = mp_irqs[i].srcbus;
1085
1086                 for (apic = 0; apic < nr_ioapics; apic++)
1087                         if (mp_ioapics[apic].apicid == mp_irqs[i].dstapic ||
1088                             mp_irqs[i].dstapic == MP_APIC_ALL)
1089                                 break;
1090
1091                 if (!test_bit(lbus, mp_bus_not_pci) &&
1092                     !mp_irqs[i].irqtype &&
1093                     (bus == lbus) &&
1094                     (slot == ((mp_irqs[i].srcbusirq >> 2) & 0x1f))) {
1095                         int irq = pin_2_irq(i, apic, mp_irqs[i].dstirq);
1096
1097                         if (!(apic || IO_APIC_IRQ(irq)))
1098                                 continue;
1099
1100                         if (pin == (mp_irqs[i].srcbusirq & 3)) {
1101                                 set_io_apic_irq_attr(irq_attr, apic,
1102                                                      mp_irqs[i].dstirq,
1103                                                      irq_trigger(i),
1104                                                      irq_polarity(i));
1105                                 return irq;
1106                         }
1107                         /*
1108                          * Use the first all-but-pin matching entry as a
1109                          * best-guess fuzzy result for broken mptables.
1110                          */
1111                         if (best_guess < 0) {
1112                                 set_io_apic_irq_attr(irq_attr, apic,
1113                                                      mp_irqs[i].dstirq,
1114                                                      irq_trigger(i),
1115                                                      irq_polarity(i));
1116                                 best_guess = irq;
1117                         }
1118                 }
1119         }
1120         return best_guess;
1121 }
1122 EXPORT_SYMBOL(IO_APIC_get_PCI_irq_vector);
1123
1124 void lock_vector_lock(void)
1125 {
1126         /* Used to the online set of cpus does not change
1127          * during assign_irq_vector.
1128          */
1129         raw_spin_lock(&vector_lock);
1130 }
1131
1132 void unlock_vector_lock(void)
1133 {
1134         raw_spin_unlock(&vector_lock);
1135 }
1136
1137 static int
1138 __assign_irq_vector(int irq, struct irq_cfg *cfg, const struct cpumask *mask)
1139 {
1140         /*
1141          * NOTE! The local APIC isn't very good at handling
1142          * multiple interrupts at the same interrupt level.
1143          * As the interrupt level is determined by taking the
1144          * vector number and shifting that right by 4, we
1145          * want to spread these out a bit so that they don't
1146          * all fall in the same interrupt level.
1147          *
1148          * Also, we've got to be careful not to trash gate
1149          * 0x80, because int 0x80 is hm, kind of importantish. ;)
1150          */
1151         static int current_vector = FIRST_EXTERNAL_VECTOR + VECTOR_OFFSET_START;
1152         static int current_offset = VECTOR_OFFSET_START % 8;
1153         unsigned int old_vector;
1154         int cpu, err;
1155         cpumask_var_t tmp_mask;
1156
1157         if (cfg->move_in_progress)
1158                 return -EBUSY;
1159
1160         if (!alloc_cpumask_var(&tmp_mask, GFP_ATOMIC))
1161                 return -ENOMEM;
1162
1163         old_vector = cfg->vector;
1164         if (old_vector) {
1165                 cpumask_and(tmp_mask, mask, cpu_online_mask);
1166                 cpumask_and(tmp_mask, cfg->domain, tmp_mask);
1167                 if (!cpumask_empty(tmp_mask)) {
1168                         free_cpumask_var(tmp_mask);
1169                         return 0;
1170                 }
1171         }
1172
1173         /* Only try and allocate irqs on cpus that are present */
1174         err = -ENOSPC;
1175         for_each_cpu_and(cpu, mask, cpu_online_mask) {
1176                 int new_cpu;
1177                 int vector, offset;
1178
1179                 apic->vector_allocation_domain(cpu, tmp_mask);
1180
1181                 vector = current_vector;
1182                 offset = current_offset;
1183 next:
1184                 vector += 8;
1185                 if (vector >= first_system_vector) {
1186                         /* If out of vectors on large boxen, must share them. */
1187                         offset = (offset + 1) % 8;
1188                         vector = FIRST_EXTERNAL_VECTOR + offset;
1189                 }
1190                 if (unlikely(current_vector == vector))
1191                         continue;
1192
1193                 if (test_bit(vector, used_vectors))
1194                         goto next;
1195
1196                 for_each_cpu_and(new_cpu, tmp_mask, cpu_online_mask)
1197                         if (per_cpu(vector_irq, new_cpu)[vector] != -1)
1198                                 goto next;
1199                 /* Found one! */
1200                 current_vector = vector;
1201                 current_offset = offset;
1202                 if (old_vector) {
1203                         cfg->move_in_progress = 1;
1204                         cpumask_copy(cfg->old_domain, cfg->domain);
1205                 }
1206                 for_each_cpu_and(new_cpu, tmp_mask, cpu_online_mask)
1207                         per_cpu(vector_irq, new_cpu)[vector] = irq;
1208                 cfg->vector = vector;
1209                 cpumask_copy(cfg->domain, tmp_mask);
1210                 err = 0;
1211                 break;
1212         }
1213         free_cpumask_var(tmp_mask);
1214         return err;
1215 }
1216
1217 int assign_irq_vector(int irq, struct irq_cfg *cfg, const struct cpumask *mask)
1218 {
1219         int err;
1220         unsigned long flags;
1221
1222         raw_spin_lock_irqsave(&vector_lock, flags);
1223         err = __assign_irq_vector(irq, cfg, mask);
1224         raw_spin_unlock_irqrestore(&vector_lock, flags);
1225         return err;
1226 }
1227
1228 static void __clear_irq_vector(int irq, struct irq_cfg *cfg)
1229 {
1230         int cpu, vector;
1231
1232         BUG_ON(!cfg->vector);
1233
1234         vector = cfg->vector;
1235         for_each_cpu_and(cpu, cfg->domain, cpu_online_mask)
1236                 per_cpu(vector_irq, cpu)[vector] = -1;
1237
1238         cfg->vector = 0;
1239         cpumask_clear(cfg->domain);
1240
1241         if (likely(!cfg->move_in_progress))
1242                 return;
1243         for_each_cpu_and(cpu, cfg->old_domain, cpu_online_mask) {
1244                 for (vector = FIRST_EXTERNAL_VECTOR; vector < NR_VECTORS;
1245                                                                 vector++) {
1246                         if (per_cpu(vector_irq, cpu)[vector] != irq)
1247                                 continue;
1248                         per_cpu(vector_irq, cpu)[vector] = -1;
1249                         break;
1250                 }
1251         }
1252         cfg->move_in_progress = 0;
1253 }
1254
1255 void __setup_vector_irq(int cpu)
1256 {
1257         /* Initialize vector_irq on a new cpu */
1258         int irq, vector;
1259         struct irq_cfg *cfg;
1260         struct irq_desc *desc;
1261
1262         /*
1263          * vector_lock will make sure that we don't run into irq vector
1264          * assignments that might be happening on another cpu in parallel,
1265          * while we setup our initial vector to irq mappings.
1266          */
1267         raw_spin_lock(&vector_lock);
1268         /* Mark the inuse vectors */
1269         for_each_irq_desc(irq, desc) {
1270                 cfg = desc->chip_data;
1271
1272                 /*
1273                  * If it is a legacy IRQ handled by the legacy PIC, this cpu
1274                  * will be part of the irq_cfg's domain.
1275                  */
1276                 if (irq < legacy_pic->nr_legacy_irqs && !IO_APIC_IRQ(irq))
1277                         cpumask_set_cpu(cpu, cfg->domain);
1278
1279                 if (!cpumask_test_cpu(cpu, cfg->domain))
1280                         continue;
1281                 vector = cfg->vector;
1282                 per_cpu(vector_irq, cpu)[vector] = irq;
1283         }
1284         /* Mark the free vectors */
1285         for (vector = 0; vector < NR_VECTORS; ++vector) {
1286                 irq = per_cpu(vector_irq, cpu)[vector];
1287                 if (irq < 0)
1288                         continue;
1289
1290                 cfg = irq_cfg(irq);
1291                 if (!cpumask_test_cpu(cpu, cfg->domain))
1292                         per_cpu(vector_irq, cpu)[vector] = -1;
1293         }
1294         raw_spin_unlock(&vector_lock);
1295 }
1296
1297 static struct irq_chip ioapic_chip;
1298 static struct irq_chip ir_ioapic_chip;
1299
1300 #define IOAPIC_AUTO     -1
1301 #define IOAPIC_EDGE     0
1302 #define IOAPIC_LEVEL    1
1303
1304 #ifdef CONFIG_X86_32
1305 static inline int IO_APIC_irq_trigger(int irq)
1306 {
1307         int apic, idx, pin;
1308
1309         for (apic = 0; apic < nr_ioapics; apic++) {
1310                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++) {
1311                         idx = find_irq_entry(apic, pin, mp_INT);
1312                         if ((idx != -1) && (irq == pin_2_irq(idx, apic, pin)))
1313                                 return irq_trigger(idx);
1314                 }
1315         }
1316         /*
1317          * nonexistent IRQs are edge default
1318          */
1319         return 0;
1320 }
1321 #else
1322 static inline int IO_APIC_irq_trigger(int irq)
1323 {
1324         return 1;
1325 }
1326 #endif
1327
1328 static void ioapic_register_intr(int irq, struct irq_desc *desc, unsigned long trigger)
1329 {
1330
1331         if ((trigger == IOAPIC_AUTO && IO_APIC_irq_trigger(irq)) ||
1332             trigger == IOAPIC_LEVEL)
1333                 desc->status |= IRQ_LEVEL;
1334         else
1335                 desc->status &= ~IRQ_LEVEL;
1336
1337         if (irq_remapped(irq)) {
1338                 desc->status |= IRQ_MOVE_PCNTXT;
1339                 if (trigger)
1340                         set_irq_chip_and_handler_name(irq, &ir_ioapic_chip,
1341                                                       handle_fasteoi_irq,
1342                                                      "fasteoi");
1343                 else
1344                         set_irq_chip_and_handler_name(irq, &ir_ioapic_chip,
1345                                                       handle_edge_irq, "edge");
1346                 return;
1347         }
1348
1349         if ((trigger == IOAPIC_AUTO && IO_APIC_irq_trigger(irq)) ||
1350             trigger == IOAPIC_LEVEL)
1351                 set_irq_chip_and_handler_name(irq, &ioapic_chip,
1352                                               handle_fasteoi_irq,
1353                                               "fasteoi");
1354         else
1355                 set_irq_chip_and_handler_name(irq, &ioapic_chip,
1356                                               handle_edge_irq, "edge");
1357 }
1358
1359 int setup_ioapic_entry(int apic_id, int irq,
1360                        struct IO_APIC_route_entry *entry,
1361                        unsigned int destination, int trigger,
1362                        int polarity, int vector, int pin)
1363 {
1364         /*
1365          * add it to the IO-APIC irq-routing table:
1366          */
1367         memset(entry,0,sizeof(*entry));
1368
1369         if (intr_remapping_enabled) {
1370                 struct intel_iommu *iommu = map_ioapic_to_ir(apic_id);
1371                 struct irte irte;
1372                 struct IR_IO_APIC_route_entry *ir_entry =
1373                         (struct IR_IO_APIC_route_entry *) entry;
1374                 int index;
1375
1376                 if (!iommu)
1377                         panic("No mapping iommu for ioapic %d\n", apic_id);
1378
1379                 index = alloc_irte(iommu, irq, 1);
1380                 if (index < 0)
1381                         panic("Failed to allocate IRTE for ioapic %d\n", apic_id);
1382
1383                 memset(&irte, 0, sizeof(irte));
1384
1385                 irte.present = 1;
1386                 irte.dst_mode = apic->irq_dest_mode;
1387                 /*
1388                  * Trigger mode in the IRTE will always be edge, and the
1389                  * actual level or edge trigger will be setup in the IO-APIC
1390                  * RTE. This will help simplify level triggered irq migration.
1391                  * For more details, see the comments above explainig IO-APIC
1392                  * irq migration in the presence of interrupt-remapping.
1393                  */
1394                 irte.trigger_mode = 0;
1395                 irte.dlvry_mode = apic->irq_delivery_mode;
1396                 irte.vector = vector;
1397                 irte.dest_id = IRTE_DEST(destination);
1398
1399                 /* Set source-id of interrupt request */
1400                 set_ioapic_sid(&irte, apic_id);
1401
1402                 modify_irte(irq, &irte);
1403
1404                 ir_entry->index2 = (index >> 15) & 0x1;
1405                 ir_entry->zero = 0;
1406                 ir_entry->format = 1;
1407                 ir_entry->index = (index & 0x7fff);
1408                 /*
1409                  * IO-APIC RTE will be configured with virtual vector.
1410                  * irq handler will do the explicit EOI to the io-apic.
1411                  */
1412                 ir_entry->vector = pin;
1413         } else {
1414                 entry->delivery_mode = apic->irq_delivery_mode;
1415                 entry->dest_mode = apic->irq_dest_mode;
1416                 entry->dest = destination;
1417                 entry->vector = vector;
1418         }
1419
1420         entry->mask = 0;                                /* enable IRQ */
1421         entry->trigger = trigger;
1422         entry->polarity = polarity;
1423
1424         /* Mask level triggered irqs.
1425          * Use IRQ_DELAYED_DISABLE for edge triggered irqs.
1426          */
1427         if (trigger)
1428                 entry->mask = 1;
1429         return 0;
1430 }
1431
1432 static void setup_IO_APIC_irq(int apic_id, int pin, unsigned int irq, struct irq_desc *desc,
1433                               int trigger, int polarity)
1434 {
1435         struct irq_cfg *cfg;
1436         struct IO_APIC_route_entry entry;
1437         unsigned int dest;
1438
1439         if (!IO_APIC_IRQ(irq))
1440                 return;
1441
1442         cfg = desc->chip_data;
1443
1444         /*
1445          * For legacy irqs, cfg->domain starts with cpu 0 for legacy
1446          * controllers like 8259. Now that IO-APIC can handle this irq, update
1447          * the cfg->domain.
1448          */
1449         if (irq < legacy_pic->nr_legacy_irqs && cpumask_test_cpu(0, cfg->domain))
1450                 apic->vector_allocation_domain(0, cfg->domain);
1451
1452         if (assign_irq_vector(irq, cfg, apic->target_cpus()))
1453                 return;
1454
1455         dest = apic->cpu_mask_to_apicid_and(cfg->domain, apic->target_cpus());
1456
1457         apic_printk(APIC_VERBOSE,KERN_DEBUG
1458                     "IOAPIC[%d]: Set routing entry (%d-%d -> 0x%x -> "
1459                     "IRQ %d Mode:%i Active:%i)\n",
1460                     apic_id, mp_ioapics[apic_id].apicid, pin, cfg->vector,
1461                     irq, trigger, polarity);
1462
1463
1464         if (setup_ioapic_entry(mp_ioapics[apic_id].apicid, irq, &entry,
1465                                dest, trigger, polarity, cfg->vector, pin)) {
1466                 printk("Failed to setup ioapic entry for ioapic  %d, pin %d\n",
1467                        mp_ioapics[apic_id].apicid, pin);
1468                 __clear_irq_vector(irq, cfg);
1469                 return;
1470         }
1471
1472         ioapic_register_intr(irq, desc, trigger);
1473         if (irq < legacy_pic->nr_legacy_irqs)
1474                 legacy_pic->chip->mask(irq);
1475
1476         ioapic_write_entry(apic_id, pin, entry);
1477 }
1478
1479 static struct {
1480         DECLARE_BITMAP(pin_programmed, MP_MAX_IOAPIC_PIN + 1);
1481 } mp_ioapic_routing[MAX_IO_APICS];
1482
1483 static void __init setup_IO_APIC_irqs(void)
1484 {
1485         int apic_id, pin, idx, irq;
1486         int notcon = 0;
1487         struct irq_desc *desc;
1488         struct irq_cfg *cfg;
1489         int node = cpu_to_node(boot_cpu_id);
1490
1491         apic_printk(APIC_VERBOSE, KERN_DEBUG "init IO_APIC IRQs\n");
1492
1493         for (apic_id = 0; apic_id < nr_ioapics; apic_id++)
1494         for (pin = 0; pin < nr_ioapic_registers[apic_id]; pin++) {
1495                 idx = find_irq_entry(apic_id, pin, mp_INT);
1496                 if (idx == -1) {
1497                         if (!notcon) {
1498                                 notcon = 1;
1499                                 apic_printk(APIC_VERBOSE,
1500                                         KERN_DEBUG " %d-%d",
1501                                         mp_ioapics[apic_id].apicid, pin);
1502                         } else
1503                                 apic_printk(APIC_VERBOSE, " %d-%d",
1504                                         mp_ioapics[apic_id].apicid, pin);
1505                         continue;
1506                 }
1507                 if (notcon) {
1508                         apic_printk(APIC_VERBOSE,
1509                                 " (apicid-pin) not connected\n");
1510                         notcon = 0;
1511                 }
1512
1513                 irq = pin_2_irq(idx, apic_id, pin);
1514
1515                 if ((apic_id > 0) && (irq > 16))
1516                         continue;
1517
1518                 /*
1519                  * Skip the timer IRQ if there's a quirk handler
1520                  * installed and if it returns 1:
1521                  */
1522                 if (apic->multi_timer_check &&
1523                                 apic->multi_timer_check(apic_id, irq))
1524                         continue;
1525
1526                 desc = irq_to_desc_alloc_node(irq, node);
1527                 if (!desc) {
1528                         printk(KERN_INFO "can not get irq_desc for %d\n", irq);
1529                         continue;
1530                 }
1531                 cfg = desc->chip_data;
1532                 add_pin_to_irq_node(cfg, node, apic_id, pin);
1533                 /*
1534                  * don't mark it in pin_programmed, so later acpi could
1535                  * set it correctly when irq < 16
1536                  */
1537                 setup_IO_APIC_irq(apic_id, pin, irq, desc,
1538                                 irq_trigger(idx), irq_polarity(idx));
1539         }
1540
1541         if (notcon)
1542                 apic_printk(APIC_VERBOSE,
1543                         " (apicid-pin) not connected\n");
1544 }
1545
1546 /*
1547  * for the gsit that is not in first ioapic
1548  * but could not use acpi_register_gsi()
1549  * like some special sci in IBM x3330
1550  */
1551 void setup_IO_APIC_irq_extra(u32 gsi)
1552 {
1553         int apic_id = 0, pin, idx, irq;
1554         int node = cpu_to_node(boot_cpu_id);
1555         struct irq_desc *desc;
1556         struct irq_cfg *cfg;
1557
1558         /*
1559          * Convert 'gsi' to 'ioapic.pin'.
1560          */
1561         apic_id = mp_find_ioapic(gsi);
1562         if (apic_id < 0)
1563                 return;
1564
1565         pin = mp_find_ioapic_pin(apic_id, gsi);
1566         idx = find_irq_entry(apic_id, pin, mp_INT);
1567         if (idx == -1)
1568                 return;
1569
1570         irq = pin_2_irq(idx, apic_id, pin);
1571 #ifdef CONFIG_SPARSE_IRQ
1572         desc = irq_to_desc(irq);
1573         if (desc)
1574                 return;
1575 #endif
1576         desc = irq_to_desc_alloc_node(irq, node);
1577         if (!desc) {
1578                 printk(KERN_INFO "can not get irq_desc for %d\n", irq);
1579                 return;
1580         }
1581
1582         cfg = desc->chip_data;
1583         add_pin_to_irq_node(cfg, node, apic_id, pin);
1584
1585         if (test_bit(pin, mp_ioapic_routing[apic_id].pin_programmed)) {
1586                 pr_debug("Pin %d-%d already programmed\n",
1587                          mp_ioapics[apic_id].apicid, pin);
1588                 return;
1589         }
1590         set_bit(pin, mp_ioapic_routing[apic_id].pin_programmed);
1591
1592         setup_IO_APIC_irq(apic_id, pin, irq, desc,
1593                         irq_trigger(idx), irq_polarity(idx));
1594 }
1595
1596 /*
1597  * Set up the timer pin, possibly with the 8259A-master behind.
1598  */
1599 static void __init setup_timer_IRQ0_pin(unsigned int apic_id, unsigned int pin,
1600                                         int vector)
1601 {
1602         struct IO_APIC_route_entry entry;
1603
1604         if (intr_remapping_enabled)
1605                 return;
1606
1607         memset(&entry, 0, sizeof(entry));
1608
1609         /*
1610          * We use logical delivery to get the timer IRQ
1611          * to the first CPU.
1612          */
1613         entry.dest_mode = apic->irq_dest_mode;
1614         entry.mask = 0;                 /* don't mask IRQ for edge */
1615         entry.dest = apic->cpu_mask_to_apicid(apic->target_cpus());
1616         entry.delivery_mode = apic->irq_delivery_mode;
1617         entry.polarity = 0;
1618         entry.trigger = 0;
1619         entry.vector = vector;
1620
1621         /*
1622          * The timer IRQ doesn't have to know that behind the
1623          * scene we may have a 8259A-master in AEOI mode ...
1624          */
1625         set_irq_chip_and_handler_name(0, &ioapic_chip, handle_edge_irq, "edge");
1626
1627         /*
1628          * Add it to the IO-APIC irq-routing table:
1629          */
1630         ioapic_write_entry(apic_id, pin, entry);
1631 }
1632
1633
1634 __apicdebuginit(void) print_IO_APIC(void)
1635 {
1636         int apic, i;
1637         union IO_APIC_reg_00 reg_00;
1638         union IO_APIC_reg_01 reg_01;
1639         union IO_APIC_reg_02 reg_02;
1640         union IO_APIC_reg_03 reg_03;
1641         unsigned long flags;
1642         struct irq_cfg *cfg;
1643         struct irq_desc *desc;
1644         unsigned int irq;
1645
1646         printk(KERN_DEBUG "number of MP IRQ sources: %d.\n", mp_irq_entries);
1647         for (i = 0; i < nr_ioapics; i++)
1648                 printk(KERN_DEBUG "number of IO-APIC #%d registers: %d.\n",
1649                        mp_ioapics[i].apicid, nr_ioapic_registers[i]);
1650
1651         /*
1652          * We are a bit conservative about what we expect.  We have to
1653          * know about every hardware change ASAP.
1654          */
1655         printk(KERN_INFO "testing the IO APIC.......................\n");
1656
1657         for (apic = 0; apic < nr_ioapics; apic++) {
1658
1659         raw_spin_lock_irqsave(&ioapic_lock, flags);
1660         reg_00.raw = io_apic_read(apic, 0);
1661         reg_01.raw = io_apic_read(apic, 1);
1662         if (reg_01.bits.version >= 0x10)
1663                 reg_02.raw = io_apic_read(apic, 2);
1664         if (reg_01.bits.version >= 0x20)
1665                 reg_03.raw = io_apic_read(apic, 3);
1666         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
1667
1668         printk("\n");
1669         printk(KERN_DEBUG "IO APIC #%d......\n", mp_ioapics[apic].apicid);
1670         printk(KERN_DEBUG ".... register #00: %08X\n", reg_00.raw);
1671         printk(KERN_DEBUG ".......    : physical APIC id: %02X\n", reg_00.bits.ID);
1672         printk(KERN_DEBUG ".......    : Delivery Type: %X\n", reg_00.bits.delivery_type);
1673         printk(KERN_DEBUG ".......    : LTS          : %X\n", reg_00.bits.LTS);
1674
1675         printk(KERN_DEBUG ".... register #01: %08X\n", *(int *)&reg_01);
1676         printk(KERN_DEBUG ".......     : max redirection entries: %04X\n", reg_01.bits.entries);
1677
1678         printk(KERN_DEBUG ".......     : PRQ implemented: %X\n", reg_01.bits.PRQ);
1679         printk(KERN_DEBUG ".......     : IO APIC version: %04X\n", reg_01.bits.version);
1680
1681         /*
1682          * Some Intel chipsets with IO APIC VERSION of 0x1? don't have reg_02,
1683          * but the value of reg_02 is read as the previous read register
1684          * value, so ignore it if reg_02 == reg_01.
1685          */
1686         if (reg_01.bits.version >= 0x10 && reg_02.raw != reg_01.raw) {
1687                 printk(KERN_DEBUG ".... register #02: %08X\n", reg_02.raw);
1688                 printk(KERN_DEBUG ".......     : arbitration: %02X\n", reg_02.bits.arbitration);
1689         }
1690
1691         /*
1692          * Some Intel chipsets with IO APIC VERSION of 0x2? don't have reg_02
1693          * or reg_03, but the value of reg_0[23] is read as the previous read
1694          * register value, so ignore it if reg_03 == reg_0[12].
1695          */
1696         if (reg_01.bits.version >= 0x20 && reg_03.raw != reg_02.raw &&
1697             reg_03.raw != reg_01.raw) {
1698                 printk(KERN_DEBUG ".... register #03: %08X\n", reg_03.raw);
1699                 printk(KERN_DEBUG ".......     : Boot DT    : %X\n", reg_03.bits.boot_DT);
1700         }
1701
1702         printk(KERN_DEBUG ".... IRQ redirection table:\n");
1703
1704         printk(KERN_DEBUG " NR Dst Mask Trig IRR Pol"
1705                           " Stat Dmod Deli Vect:\n");
1706
1707         for (i = 0; i <= reg_01.bits.entries; i++) {
1708                 struct IO_APIC_route_entry entry;
1709
1710                 entry = ioapic_read_entry(apic, i);
1711
1712                 printk(KERN_DEBUG " %02x %03X ",
1713                         i,
1714                         entry.dest
1715                 );
1716
1717                 printk("%1d    %1d    %1d   %1d   %1d    %1d    %1d    %02X\n",
1718                         entry.mask,
1719                         entry.trigger,
1720                         entry.irr,
1721                         entry.polarity,
1722                         entry.delivery_status,
1723                         entry.dest_mode,
1724                         entry.delivery_mode,
1725                         entry.vector
1726                 );
1727         }
1728         }
1729         printk(KERN_DEBUG "IRQ to pin mappings:\n");
1730         for_each_irq_desc(irq, desc) {
1731                 struct irq_pin_list *entry;
1732
1733                 cfg = desc->chip_data;
1734                 entry = cfg->irq_2_pin;
1735                 if (!entry)
1736                         continue;
1737                 printk(KERN_DEBUG "IRQ%d ", irq);
1738                 for_each_irq_pin(entry, cfg->irq_2_pin)
1739                         printk("-> %d:%d", entry->apic, entry->pin);
1740                 printk("\n");
1741         }
1742
1743         printk(KERN_INFO ".................................... done.\n");
1744
1745         return;
1746 }
1747
1748 __apicdebuginit(void) print_APIC_field(int base)
1749 {
1750         int i;
1751
1752         printk(KERN_DEBUG);
1753
1754         for (i = 0; i < 8; i++)
1755                 printk(KERN_CONT "%08x", apic_read(base + i*0x10));
1756
1757         printk(KERN_CONT "\n");
1758 }
1759
1760 __apicdebuginit(void) print_local_APIC(void *dummy)
1761 {
1762         unsigned int i, v, ver, maxlvt;
1763         u64 icr;
1764
1765         printk(KERN_DEBUG "printing local APIC contents on CPU#%d/%d:\n",
1766                 smp_processor_id(), hard_smp_processor_id());
1767         v = apic_read(APIC_ID);
1768         printk(KERN_INFO "... APIC ID:      %08x (%01x)\n", v, read_apic_id());
1769         v = apic_read(APIC_LVR);
1770         printk(KERN_INFO "... APIC VERSION: %08x\n", v);
1771         ver = GET_APIC_VERSION(v);
1772         maxlvt = lapic_get_maxlvt();
1773
1774         v = apic_read(APIC_TASKPRI);
1775         printk(KERN_DEBUG "... APIC TASKPRI: %08x (%02x)\n", v, v & APIC_TPRI_MASK);
1776
1777         if (APIC_INTEGRATED(ver)) {                     /* !82489DX */
1778                 if (!APIC_XAPIC(ver)) {
1779                         v = apic_read(APIC_ARBPRI);
1780                         printk(KERN_DEBUG "... APIC ARBPRI: %08x (%02x)\n", v,
1781                                v & APIC_ARBPRI_MASK);
1782                 }
1783                 v = apic_read(APIC_PROCPRI);
1784                 printk(KERN_DEBUG "... APIC PROCPRI: %08x\n", v);
1785         }
1786
1787         /*
1788          * Remote read supported only in the 82489DX and local APIC for
1789          * Pentium processors.
1790          */
1791         if (!APIC_INTEGRATED(ver) || maxlvt == 3) {
1792                 v = apic_read(APIC_RRR);
1793                 printk(KERN_DEBUG "... APIC RRR: %08x\n", v);
1794         }
1795
1796         v = apic_read(APIC_LDR);
1797         printk(KERN_DEBUG "... APIC LDR: %08x\n", v);
1798         if (!x2apic_enabled()) {
1799                 v = apic_read(APIC_DFR);
1800                 printk(KERN_DEBUG "... APIC DFR: %08x\n", v);
1801         }
1802         v = apic_read(APIC_SPIV);
1803         printk(KERN_DEBUG "... APIC SPIV: %08x\n", v);
1804
1805         printk(KERN_DEBUG "... APIC ISR field:\n");
1806         print_APIC_field(APIC_ISR);
1807         printk(KERN_DEBUG "... APIC TMR field:\n");
1808         print_APIC_field(APIC_TMR);
1809         printk(KERN_DEBUG "... APIC IRR field:\n");
1810         print_APIC_field(APIC_IRR);
1811
1812         if (APIC_INTEGRATED(ver)) {             /* !82489DX */
1813                 if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
1814                         apic_write(APIC_ESR, 0);
1815
1816                 v = apic_read(APIC_ESR);
1817                 printk(KERN_DEBUG "... APIC ESR: %08x\n", v);
1818         }
1819
1820         icr = apic_icr_read();
1821         printk(KERN_DEBUG "... APIC ICR: %08x\n", (u32)icr);
1822         printk(KERN_DEBUG "... APIC ICR2: %08x\n", (u32)(icr >> 32));
1823
1824         v = apic_read(APIC_LVTT);
1825         printk(KERN_DEBUG "... APIC LVTT: %08x\n", v);
1826
1827         if (maxlvt > 3) {                       /* PC is LVT#4. */
1828                 v = apic_read(APIC_LVTPC);
1829                 printk(KERN_DEBUG "... APIC LVTPC: %08x\n", v);
1830         }
1831         v = apic_read(APIC_LVT0);
1832         printk(KERN_DEBUG "... APIC LVT0: %08x\n", v);
1833         v = apic_read(APIC_LVT1);
1834         printk(KERN_DEBUG "... APIC LVT1: %08x\n", v);
1835
1836         if (maxlvt > 2) {                       /* ERR is LVT#3. */
1837                 v = apic_read(APIC_LVTERR);
1838                 printk(KERN_DEBUG "... APIC LVTERR: %08x\n", v);
1839         }
1840
1841         v = apic_read(APIC_TMICT);
1842         printk(KERN_DEBUG "... APIC TMICT: %08x\n", v);
1843         v = apic_read(APIC_TMCCT);
1844         printk(KERN_DEBUG "... APIC TMCCT: %08x\n", v);
1845         v = apic_read(APIC_TDCR);
1846         printk(KERN_DEBUG "... APIC TDCR: %08x\n", v);
1847
1848         if (boot_cpu_has(X86_FEATURE_EXTAPIC)) {
1849                 v = apic_read(APIC_EFEAT);
1850                 maxlvt = (v >> 16) & 0xff;
1851                 printk(KERN_DEBUG "... APIC EFEAT: %08x\n", v);
1852                 v = apic_read(APIC_ECTRL);
1853                 printk(KERN_DEBUG "... APIC ECTRL: %08x\n", v);
1854                 for (i = 0; i < maxlvt; i++) {
1855                         v = apic_read(APIC_EILVTn(i));
1856                         printk(KERN_DEBUG "... APIC EILVT%d: %08x\n", i, v);
1857                 }
1858         }
1859         printk("\n");
1860 }
1861
1862 __apicdebuginit(void) print_local_APICs(int maxcpu)
1863 {
1864         int cpu;
1865
1866         if (!maxcpu)
1867                 return;
1868
1869         preempt_disable();
1870         for_each_online_cpu(cpu) {
1871                 if (cpu >= maxcpu)
1872                         break;
1873                 smp_call_function_single(cpu, print_local_APIC, NULL, 1);
1874         }
1875         preempt_enable();
1876 }
1877
1878 __apicdebuginit(void) print_PIC(void)
1879 {
1880         unsigned int v;
1881         unsigned long flags;
1882
1883         if (!legacy_pic->nr_legacy_irqs)
1884                 return;
1885
1886         printk(KERN_DEBUG "\nprinting PIC contents\n");
1887
1888         raw_spin_lock_irqsave(&i8259A_lock, flags);
1889
1890         v = inb(0xa1) << 8 | inb(0x21);
1891         printk(KERN_DEBUG "... PIC  IMR: %04x\n", v);
1892
1893         v = inb(0xa0) << 8 | inb(0x20);
1894         printk(KERN_DEBUG "... PIC  IRR: %04x\n", v);
1895
1896         outb(0x0b,0xa0);
1897         outb(0x0b,0x20);
1898         v = inb(0xa0) << 8 | inb(0x20);
1899         outb(0x0a,0xa0);
1900         outb(0x0a,0x20);
1901
1902         raw_spin_unlock_irqrestore(&i8259A_lock, flags);
1903
1904         printk(KERN_DEBUG "... PIC  ISR: %04x\n", v);
1905
1906         v = inb(0x4d1) << 8 | inb(0x4d0);
1907         printk(KERN_DEBUG "... PIC ELCR: %04x\n", v);
1908 }
1909
1910 static int __initdata show_lapic = 1;
1911 static __init int setup_show_lapic(char *arg)
1912 {
1913         int num = -1;
1914
1915         if (strcmp(arg, "all") == 0) {
1916                 show_lapic = CONFIG_NR_CPUS;
1917         } else {
1918                 get_option(&arg, &num);
1919                 if (num >= 0)
1920                         show_lapic = num;
1921         }
1922
1923         return 1;
1924 }
1925 __setup("show_lapic=", setup_show_lapic);
1926
1927 __apicdebuginit(int) print_ICs(void)
1928 {
1929         if (apic_verbosity == APIC_QUIET)
1930                 return 0;
1931
1932         print_PIC();
1933
1934         /* don't print out if apic is not there */
1935         if (!cpu_has_apic && !apic_from_smp_config())
1936                 return 0;
1937
1938         print_local_APICs(show_lapic);
1939         print_IO_APIC();
1940
1941         return 0;
1942 }
1943
1944 fs_initcall(print_ICs);
1945
1946
1947 /* Where if anywhere is the i8259 connect in external int mode */
1948 static struct { int pin, apic; } ioapic_i8259 = { -1, -1 };
1949
1950 void __init enable_IO_APIC(void)
1951 {
1952         union IO_APIC_reg_01 reg_01;
1953         int i8259_apic, i8259_pin;
1954         int apic;
1955         unsigned long flags;
1956
1957         /*
1958          * The number of IO-APIC IRQ registers (== #pins):
1959          */
1960         for (apic = 0; apic < nr_ioapics; apic++) {
1961                 raw_spin_lock_irqsave(&ioapic_lock, flags);
1962                 reg_01.raw = io_apic_read(apic, 1);
1963                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
1964                 nr_ioapic_registers[apic] = reg_01.bits.entries+1;
1965         }
1966
1967         if (!legacy_pic->nr_legacy_irqs)
1968                 return;
1969
1970         for(apic = 0; apic < nr_ioapics; apic++) {
1971                 int pin;
1972                 /* See if any of the pins is in ExtINT mode */
1973                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++) {
1974                         struct IO_APIC_route_entry entry;
1975                         entry = ioapic_read_entry(apic, pin);
1976
1977                         /* If the interrupt line is enabled and in ExtInt mode
1978                          * I have found the pin where the i8259 is connected.
1979                          */
1980                         if ((entry.mask == 0) && (entry.delivery_mode == dest_ExtINT)) {
1981                                 ioapic_i8259.apic = apic;
1982                                 ioapic_i8259.pin  = pin;
1983                                 goto found_i8259;
1984                         }
1985                 }
1986         }
1987  found_i8259:
1988         /* Look to see what if the MP table has reported the ExtINT */
1989         /* If we could not find the appropriate pin by looking at the ioapic
1990          * the i8259 probably is not connected the ioapic but give the
1991          * mptable a chance anyway.
1992          */
1993         i8259_pin  = find_isa_irq_pin(0, mp_ExtINT);
1994         i8259_apic = find_isa_irq_apic(0, mp_ExtINT);
1995         /* Trust the MP table if nothing is setup in the hardware */
1996         if ((ioapic_i8259.pin == -1) && (i8259_pin >= 0)) {
1997                 printk(KERN_WARNING "ExtINT not setup in hardware but reported by MP table\n");
1998                 ioapic_i8259.pin  = i8259_pin;
1999                 ioapic_i8259.apic = i8259_apic;
2000         }
2001         /* Complain if the MP table and the hardware disagree */
2002         if (((ioapic_i8259.apic != i8259_apic) || (ioapic_i8259.pin != i8259_pin)) &&
2003                 (i8259_pin >= 0) && (ioapic_i8259.pin >= 0))
2004         {
2005                 printk(KERN_WARNING "ExtINT in hardware and MP table differ\n");
2006         }
2007
2008         /*
2009          * Do not trust the IO-APIC being empty at bootup
2010          */
2011         clear_IO_APIC();
2012 }
2013
2014 /*
2015  * Not an __init, needed by the reboot code
2016  */
2017 void disable_IO_APIC(void)
2018 {
2019         /*
2020          * Clear the IO-APIC before rebooting:
2021          */
2022         clear_IO_APIC();
2023
2024         if (!legacy_pic->nr_legacy_irqs)
2025                 return;
2026
2027         /*
2028          * If the i8259 is routed through an IOAPIC
2029          * Put that IOAPIC in virtual wire mode
2030          * so legacy interrupts can be delivered.
2031          *
2032          * With interrupt-remapping, for now we will use virtual wire A mode,
2033          * as virtual wire B is little complex (need to configure both
2034          * IOAPIC RTE aswell as interrupt-remapping table entry).
2035          * As this gets called during crash dump, keep this simple for now.
2036          */
2037         if (ioapic_i8259.pin != -1 && !intr_remapping_enabled) {
2038                 struct IO_APIC_route_entry entry;
2039
2040                 memset(&entry, 0, sizeof(entry));
2041                 entry.mask            = 0; /* Enabled */
2042                 entry.trigger         = 0; /* Edge */
2043                 entry.irr             = 0;
2044                 entry.polarity        = 0; /* High */
2045                 entry.delivery_status = 0;
2046                 entry.dest_mode       = 0; /* Physical */
2047                 entry.delivery_mode   = dest_ExtINT; /* ExtInt */
2048                 entry.vector          = 0;
2049                 entry.dest            = read_apic_id();
2050
2051                 /*
2052                  * Add it to the IO-APIC irq-routing table:
2053                  */
2054                 ioapic_write_entry(ioapic_i8259.apic, ioapic_i8259.pin, entry);
2055         }
2056
2057         /*
2058          * Use virtual wire A mode when interrupt remapping is enabled.
2059          */
2060         if (cpu_has_apic || apic_from_smp_config())
2061                 disconnect_bsp_APIC(!intr_remapping_enabled &&
2062                                 ioapic_i8259.pin != -1);
2063 }
2064
2065 #ifdef CONFIG_X86_32
2066 /*
2067  * function to set the IO-APIC physical IDs based on the
2068  * values stored in the MPC table.
2069  *
2070  * by Matt Domsch <Matt_Domsch@dell.com>  Tue Dec 21 12:25:05 CST 1999
2071  */
2072
2073 void __init setup_ioapic_ids_from_mpc(void)
2074 {
2075         union IO_APIC_reg_00 reg_00;
2076         physid_mask_t phys_id_present_map;
2077         int apic_id;
2078         int i;
2079         unsigned char old_id;
2080         unsigned long flags;
2081
2082         if (acpi_ioapic)
2083                 return;
2084         /*
2085          * Don't check I/O APIC IDs for xAPIC systems.  They have
2086          * no meaning without the serial APIC bus.
2087          */
2088         if (!(boot_cpu_data.x86_vendor == X86_VENDOR_INTEL)
2089                 || APIC_XAPIC(apic_version[boot_cpu_physical_apicid]))
2090                 return;
2091         /*
2092          * This is broken; anything with a real cpu count has to
2093          * circumvent this idiocy regardless.
2094          */
2095         apic->ioapic_phys_id_map(&phys_cpu_present_map, &phys_id_present_map);
2096
2097         /*
2098          * Set the IOAPIC ID to the value stored in the MPC table.
2099          */
2100         for (apic_id = 0; apic_id < nr_ioapics; apic_id++) {
2101
2102                 /* Read the register 0 value */
2103                 raw_spin_lock_irqsave(&ioapic_lock, flags);
2104                 reg_00.raw = io_apic_read(apic_id, 0);
2105                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2106
2107                 old_id = mp_ioapics[apic_id].apicid;
2108
2109                 if (mp_ioapics[apic_id].apicid >= get_physical_broadcast()) {
2110                         printk(KERN_ERR "BIOS bug, IO-APIC#%d ID is %d in the MPC table!...\n",
2111                                 apic_id, mp_ioapics[apic_id].apicid);
2112                         printk(KERN_ERR "... fixing up to %d. (tell your hw vendor)\n",
2113                                 reg_00.bits.ID);
2114                         mp_ioapics[apic_id].apicid = reg_00.bits.ID;
2115                 }
2116
2117                 /*
2118                  * Sanity check, is the ID really free? Every APIC in a
2119                  * system must have a unique ID or we get lots of nice
2120                  * 'stuck on smp_invalidate_needed IPI wait' messages.
2121                  */
2122                 if (apic->check_apicid_used(&phys_id_present_map,
2123                                         mp_ioapics[apic_id].apicid)) {
2124                         printk(KERN_ERR "BIOS bug, IO-APIC#%d ID %d is already used!...\n",
2125                                 apic_id, mp_ioapics[apic_id].apicid);
2126                         for (i = 0; i < get_physical_broadcast(); i++)
2127                                 if (!physid_isset(i, phys_id_present_map))
2128                                         break;
2129                         if (i >= get_physical_broadcast())
2130                                 panic("Max APIC ID exceeded!\n");
2131                         printk(KERN_ERR "... fixing up to %d. (tell your hw vendor)\n",
2132                                 i);
2133                         physid_set(i, phys_id_present_map);
2134                         mp_ioapics[apic_id].apicid = i;
2135                 } else {
2136                         physid_mask_t tmp;
2137                         apic->apicid_to_cpu_present(mp_ioapics[apic_id].apicid, &tmp);
2138                         apic_printk(APIC_VERBOSE, "Setting %d in the "
2139                                         "phys_id_present_map\n",
2140                                         mp_ioapics[apic_id].apicid);
2141                         physids_or(phys_id_present_map, phys_id_present_map, tmp);
2142                 }
2143
2144
2145                 /*
2146                  * We need to adjust the IRQ routing table
2147                  * if the ID changed.
2148                  */
2149                 if (old_id != mp_ioapics[apic_id].apicid)
2150                         for (i = 0; i < mp_irq_entries; i++)
2151                                 if (mp_irqs[i].dstapic == old_id)
2152                                         mp_irqs[i].dstapic
2153                                                 = mp_ioapics[apic_id].apicid;
2154
2155                 /*
2156                  * Read the right value from the MPC table and
2157                  * write it into the ID register.
2158                  */
2159                 apic_printk(APIC_VERBOSE, KERN_INFO
2160                         "...changing IO-APIC physical APIC ID to %d ...",
2161                         mp_ioapics[apic_id].apicid);
2162
2163                 reg_00.bits.ID = mp_ioapics[apic_id].apicid;
2164                 raw_spin_lock_irqsave(&ioapic_lock, flags);
2165                 io_apic_write(apic_id, 0, reg_00.raw);
2166                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2167
2168                 /*
2169                  * Sanity check
2170                  */
2171                 raw_spin_lock_irqsave(&ioapic_lock, flags);
2172                 reg_00.raw = io_apic_read(apic_id, 0);
2173                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2174                 if (reg_00.bits.ID != mp_ioapics[apic_id].apicid)
2175                         printk("could not set ID!\n");
2176                 else
2177                         apic_printk(APIC_VERBOSE, " ok.\n");
2178         }
2179 }
2180 #endif
2181
2182 int no_timer_check __initdata;
2183
2184 static int __init notimercheck(char *s)
2185 {
2186         no_timer_check = 1;
2187         return 1;
2188 }
2189 __setup("no_timer_check", notimercheck);
2190
2191 /*
2192  * There is a nasty bug in some older SMP boards, their mptable lies
2193  * about the timer IRQ. We do the following to work around the situation:
2194  *
2195  *      - timer IRQ defaults to IO-APIC IRQ
2196  *      - if this function detects that timer IRQs are defunct, then we fall
2197  *        back to ISA timer IRQs
2198  */
2199 static int __init timer_irq_works(void)
2200 {
2201         unsigned long t1 = jiffies;
2202         unsigned long flags;
2203
2204         if (no_timer_check)
2205                 return 1;
2206
2207         local_save_flags(flags);
2208         local_irq_enable();
2209         /* Let ten ticks pass... */
2210         mdelay((10 * 1000) / HZ);
2211         local_irq_restore(flags);
2212
2213         /*
2214          * Expect a few ticks at least, to be sure some possible
2215          * glue logic does not lock up after one or two first
2216          * ticks in a non-ExtINT mode.  Also the local APIC
2217          * might have cached one ExtINT interrupt.  Finally, at
2218          * least one tick may be lost due to delays.
2219          */
2220
2221         /* jiffies wrap? */
2222         if (time_after(jiffies, t1 + 4))
2223                 return 1;
2224         return 0;
2225 }
2226
2227 /*
2228  * In the SMP+IOAPIC case it might happen that there are an unspecified
2229  * number of pending IRQ events unhandled. These cases are very rare,
2230  * so we 'resend' these IRQs via IPIs, to the same CPU. It's much
2231  * better to do it this way as thus we do not have to be aware of
2232  * 'pending' interrupts in the IRQ path, except at this point.
2233  */
2234 /*
2235  * Edge triggered needs to resend any interrupt
2236  * that was delayed but this is now handled in the device
2237  * independent code.
2238  */
2239
2240 /*
2241  * Starting up a edge-triggered IO-APIC interrupt is
2242  * nasty - we need to make sure that we get the edge.
2243  * If it is already asserted for some reason, we need
2244  * return 1 to indicate that is was pending.
2245  *
2246  * This is not complete - we should be able to fake
2247  * an edge even if it isn't on the 8259A...
2248  */
2249
2250 static unsigned int startup_ioapic_irq(unsigned int irq)
2251 {
2252         int was_pending = 0;
2253         unsigned long flags;
2254         struct irq_cfg *cfg;
2255
2256         raw_spin_lock_irqsave(&ioapic_lock, flags);
2257         if (irq < legacy_pic->nr_legacy_irqs) {
2258                 legacy_pic->chip->mask(irq);
2259                 if (legacy_pic->irq_pending(irq))
2260                         was_pending = 1;
2261         }
2262         cfg = irq_cfg(irq);
2263         __unmask_IO_APIC_irq(cfg);
2264         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2265
2266         return was_pending;
2267 }
2268
2269 static int ioapic_retrigger_irq(unsigned int irq)
2270 {
2271
2272         struct irq_cfg *cfg = irq_cfg(irq);
2273         unsigned long flags;
2274
2275         raw_spin_lock_irqsave(&vector_lock, flags);
2276         apic->send_IPI_mask(cpumask_of(cpumask_first(cfg->domain)), cfg->vector);
2277         raw_spin_unlock_irqrestore(&vector_lock, flags);
2278
2279         return 1;
2280 }
2281
2282 /*
2283  * Level and edge triggered IO-APIC interrupts need different handling,
2284  * so we use two separate IRQ descriptors. Edge triggered IRQs can be
2285  * handled with the level-triggered descriptor, but that one has slightly
2286  * more overhead. Level-triggered interrupts cannot be handled with the
2287  * edge-triggered handler, without risking IRQ storms and other ugly
2288  * races.
2289  */
2290
2291 #ifdef CONFIG_SMP
2292 void send_cleanup_vector(struct irq_cfg *cfg)
2293 {
2294         cpumask_var_t cleanup_mask;
2295
2296         if (unlikely(!alloc_cpumask_var(&cleanup_mask, GFP_ATOMIC))) {
2297                 unsigned int i;
2298                 for_each_cpu_and(i, cfg->old_domain, cpu_online_mask)
2299                         apic->send_IPI_mask(cpumask_of(i), IRQ_MOVE_CLEANUP_VECTOR);
2300         } else {
2301                 cpumask_and(cleanup_mask, cfg->old_domain, cpu_online_mask);
2302                 apic->send_IPI_mask(cleanup_mask, IRQ_MOVE_CLEANUP_VECTOR);
2303                 free_cpumask_var(cleanup_mask);
2304         }
2305         cfg->move_in_progress = 0;
2306 }
2307
2308 static void __target_IO_APIC_irq(unsigned int irq, unsigned int dest, struct irq_cfg *cfg)
2309 {
2310         int apic, pin;
2311         struct irq_pin_list *entry;
2312         u8 vector = cfg->vector;
2313
2314         for_each_irq_pin(entry, cfg->irq_2_pin) {
2315                 unsigned int reg;
2316
2317                 apic = entry->apic;
2318                 pin = entry->pin;
2319                 /*
2320                  * With interrupt-remapping, destination information comes
2321                  * from interrupt-remapping table entry.
2322                  */
2323                 if (!irq_remapped(irq))
2324                         io_apic_write(apic, 0x11 + pin*2, dest);
2325                 reg = io_apic_read(apic, 0x10 + pin*2);
2326                 reg &= ~IO_APIC_REDIR_VECTOR_MASK;
2327                 reg |= vector;
2328                 io_apic_modify(apic, 0x10 + pin*2, reg);
2329         }
2330 }
2331
2332 /*
2333  * Either sets desc->affinity to a valid value, and returns
2334  * ->cpu_mask_to_apicid of that in dest_id, or returns -1 and
2335  * leaves desc->affinity untouched.
2336  */
2337 unsigned int
2338 set_desc_affinity(struct irq_desc *desc, const struct cpumask *mask,
2339                   unsigned int *dest_id)
2340 {
2341         struct irq_cfg *cfg;
2342         unsigned int irq;
2343
2344         if (!cpumask_intersects(mask, cpu_online_mask))
2345                 return -1;
2346
2347         irq = desc->irq;
2348         cfg = desc->chip_data;
2349         if (assign_irq_vector(irq, cfg, mask))
2350                 return -1;
2351
2352         cpumask_copy(desc->affinity, mask);
2353
2354         *dest_id = apic->cpu_mask_to_apicid_and(desc->affinity, cfg->domain);
2355         return 0;
2356 }
2357
2358 static int
2359 set_ioapic_affinity_irq_desc(struct irq_desc *desc, const struct cpumask *mask)
2360 {
2361         struct irq_cfg *cfg;
2362         unsigned long flags;
2363         unsigned int dest;
2364         unsigned int irq;
2365         int ret = -1;
2366
2367         irq = desc->irq;
2368         cfg = desc->chip_data;
2369
2370         raw_spin_lock_irqsave(&ioapic_lock, flags);
2371         ret = set_desc_affinity(desc, mask, &dest);
2372         if (!ret) {
2373                 /* Only the high 8 bits are valid. */
2374                 dest = SET_APIC_LOGICAL_ID(dest);
2375                 __target_IO_APIC_irq(irq, dest, cfg);
2376         }
2377         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2378
2379         return ret;
2380 }
2381
2382 static int
2383 set_ioapic_affinity_irq(unsigned int irq, const struct cpumask *mask)
2384 {
2385         struct irq_desc *desc;
2386
2387         desc = irq_to_desc(irq);
2388
2389         return set_ioapic_affinity_irq_desc(desc, mask);
2390 }
2391
2392 #ifdef CONFIG_INTR_REMAP
2393
2394 /*
2395  * Migrate the IO-APIC irq in the presence of intr-remapping.
2396  *
2397  * For both level and edge triggered, irq migration is a simple atomic
2398  * update(of vector and cpu destination) of IRTE and flush the hardware cache.
2399  *
2400  * For level triggered, we eliminate the io-apic RTE modification (with the
2401  * updated vector information), by using a virtual vector (io-apic pin number).
2402  * Real vector that is used for interrupting cpu will be coming from
2403  * the interrupt-remapping table entry.
2404  */
2405 static int
2406 migrate_ioapic_irq_desc(struct irq_desc *desc, const struct cpumask *mask)
2407 {
2408         struct irq_cfg *cfg;
2409         struct irte irte;
2410         unsigned int dest;
2411         unsigned int irq;
2412         int ret = -1;
2413
2414         if (!cpumask_intersects(mask, cpu_online_mask))
2415                 return ret;
2416
2417         irq = desc->irq;
2418         if (get_irte(irq, &irte))
2419                 return ret;
2420
2421         cfg = desc->chip_data;
2422         if (assign_irq_vector(irq, cfg, mask))
2423                 return ret;
2424
2425         dest = apic->cpu_mask_to_apicid_and(cfg->domain, mask);
2426
2427         irte.vector = cfg->vector;
2428         irte.dest_id = IRTE_DEST(dest);
2429
2430         /*
2431          * Modified the IRTE and flushes the Interrupt entry cache.
2432          */
2433         modify_irte(irq, &irte);
2434
2435         if (cfg->move_in_progress)
2436                 send_cleanup_vector(cfg);
2437
2438         cpumask_copy(desc->affinity, mask);
2439
2440         return 0;
2441 }
2442
2443 /*
2444  * Migrates the IRQ destination in the process context.
2445  */
2446 static int set_ir_ioapic_affinity_irq_desc(struct irq_desc *desc,
2447                                             const struct cpumask *mask)
2448 {
2449         return migrate_ioapic_irq_desc(desc, mask);
2450 }
2451 static int set_ir_ioapic_affinity_irq(unsigned int irq,
2452                                        const struct cpumask *mask)
2453 {
2454         struct irq_desc *desc = irq_to_desc(irq);
2455
2456         return set_ir_ioapic_affinity_irq_desc(desc, mask);
2457 }
2458 #else
2459 static inline int set_ir_ioapic_affinity_irq_desc(struct irq_desc *desc,
2460                                                    const struct cpumask *mask)
2461 {
2462         return 0;
2463 }
2464 #endif
2465
2466 asmlinkage void smp_irq_move_cleanup_interrupt(void)
2467 {
2468         unsigned vector, me;
2469
2470         ack_APIC_irq();
2471         exit_idle();
2472         irq_enter();
2473
2474         me = smp_processor_id();
2475         for (vector = FIRST_EXTERNAL_VECTOR; vector < NR_VECTORS; vector++) {
2476                 unsigned int irq;
2477                 unsigned int irr;
2478                 struct irq_desc *desc;
2479                 struct irq_cfg *cfg;
2480                 irq = __get_cpu_var(vector_irq)[vector];
2481
2482                 if (irq == -1)
2483                         continue;
2484
2485                 desc = irq_to_desc(irq);
2486                 if (!desc)
2487                         continue;
2488
2489                 cfg = irq_cfg(irq);
2490                 raw_spin_lock(&desc->lock);
2491
2492                 /*
2493                  * Check if the irq migration is in progress. If so, we
2494                  * haven't received the cleanup request yet for this irq.
2495                  */
2496                 if (cfg->move_in_progress)
2497                         goto unlock;
2498
2499                 if (vector == cfg->vector && cpumask_test_cpu(me, cfg->domain))
2500                         goto unlock;
2501
2502                 irr = apic_read(APIC_IRR + (vector / 32 * 0x10));
2503                 /*
2504                  * Check if the vector that needs to be cleanedup is
2505                  * registered at the cpu's IRR. If so, then this is not
2506                  * the best time to clean it up. Lets clean it up in the
2507                  * next attempt by sending another IRQ_MOVE_CLEANUP_VECTOR
2508                  * to myself.
2509                  */
2510                 if (irr  & (1 << (vector % 32))) {
2511                         apic->send_IPI_self(IRQ_MOVE_CLEANUP_VECTOR);
2512                         goto unlock;
2513                 }
2514                 __get_cpu_var(vector_irq)[vector] = -1;
2515 unlock:
2516                 raw_spin_unlock(&desc->lock);
2517         }
2518
2519         irq_exit();
2520 }
2521
2522 static void __irq_complete_move(struct irq_desc **descp, unsigned vector)
2523 {
2524         struct irq_desc *desc = *descp;
2525         struct irq_cfg *cfg = desc->chip_data;
2526         unsigned me;
2527
2528         if (likely(!cfg->move_in_progress))
2529                 return;
2530
2531         me = smp_processor_id();
2532
2533         if (vector == cfg->vector && cpumask_test_cpu(me, cfg->domain))
2534                 send_cleanup_vector(cfg);
2535 }
2536
2537 static void irq_complete_move(struct irq_desc **descp)
2538 {
2539         __irq_complete_move(descp, ~get_irq_regs()->orig_ax);
2540 }
2541
2542 void irq_force_complete_move(int irq)
2543 {
2544         struct irq_desc *desc = irq_to_desc(irq);
2545         struct irq_cfg *cfg = desc->chip_data;
2546
2547         __irq_complete_move(&desc, cfg->vector);
2548 }
2549 #else
2550 static inline void irq_complete_move(struct irq_desc **descp) {}
2551 #endif
2552
2553 static void ack_apic_edge(unsigned int irq)
2554 {
2555         struct irq_desc *desc = irq_to_desc(irq);
2556
2557         irq_complete_move(&desc);
2558         move_native_irq(irq);
2559         ack_APIC_irq();
2560 }
2561
2562 atomic_t irq_mis_count;
2563
2564 /*
2565  * IO-APIC versions below 0x20 don't support EOI register.
2566  * For the record, here is the information about various versions:
2567  *     0Xh     82489DX
2568  *     1Xh     I/OAPIC or I/O(x)APIC which are not PCI 2.2 Compliant
2569  *     2Xh     I/O(x)APIC which is PCI 2.2 Compliant
2570  *     30h-FFh Reserved
2571  *
2572  * Some of the Intel ICH Specs (ICH2 to ICH5) documents the io-apic
2573  * version as 0x2. This is an error with documentation and these ICH chips
2574  * use io-apic's of version 0x20.
2575  *
2576  * For IO-APIC's with EOI register, we use that to do an explicit EOI.
2577  * Otherwise, we simulate the EOI message manually by changing the trigger
2578  * mode to edge and then back to level, with RTE being masked during this.
2579 */
2580 static void __eoi_ioapic_irq(unsigned int irq, struct irq_cfg *cfg)
2581 {
2582         struct irq_pin_list *entry;
2583
2584         for_each_irq_pin(entry, cfg->irq_2_pin) {
2585                 if (mp_ioapics[entry->apic].apicver >= 0x20) {
2586                         /*
2587                          * Intr-remapping uses pin number as the virtual vector
2588                          * in the RTE. Actual vector is programmed in
2589                          * intr-remapping table entry. Hence for the io-apic
2590                          * EOI we use the pin number.
2591                          */
2592                         if (irq_remapped(irq))
2593                                 io_apic_eoi(entry->apic, entry->pin);
2594                         else
2595                                 io_apic_eoi(entry->apic, cfg->vector);
2596                 } else {
2597                         __mask_and_edge_IO_APIC_irq(entry);
2598                         __unmask_and_level_IO_APIC_irq(entry);
2599                 }
2600         }
2601 }
2602
2603 static void eoi_ioapic_irq(struct irq_desc *desc)
2604 {
2605         struct irq_cfg *cfg;
2606         unsigned long flags;
2607         unsigned int irq;
2608
2609         irq = desc->irq;
2610         cfg = desc->chip_data;
2611
2612         raw_spin_lock_irqsave(&ioapic_lock, flags);
2613         __eoi_ioapic_irq(irq, cfg);
2614         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
2615 }
2616
2617 static void ack_apic_level(unsigned int irq)
2618 {
2619         struct irq_desc *desc = irq_to_desc(irq);
2620         unsigned long v;
2621         int i;
2622         struct irq_cfg *cfg;
2623         int do_unmask_irq = 0;
2624
2625         irq_complete_move(&desc);
2626 #ifdef CONFIG_GENERIC_PENDING_IRQ
2627         /* If we are moving the irq we need to mask it */
2628         if (unlikely(desc->status & IRQ_MOVE_PENDING)) {
2629                 do_unmask_irq = 1;
2630                 mask_IO_APIC_irq_desc(desc);
2631         }
2632 #endif
2633
2634         /*
2635          * It appears there is an erratum which affects at least version 0x11
2636          * of I/O APIC (that's the 82093AA and cores integrated into various
2637          * chipsets).  Under certain conditions a level-triggered interrupt is
2638          * erroneously delivered as edge-triggered one but the respective IRR
2639          * bit gets set nevertheless.  As a result the I/O unit expects an EOI
2640          * message but it will never arrive and further interrupts are blocked
2641          * from the source.  The exact reason is so far unknown, but the
2642          * phenomenon was observed when two consecutive interrupt requests
2643          * from a given source get delivered to the same CPU and the source is
2644          * temporarily disabled in between.
2645          *
2646          * A workaround is to simulate an EOI message manually.  We achieve it
2647          * by setting the trigger mode to edge and then to level when the edge
2648          * trigger mode gets detected in the TMR of a local APIC for a
2649          * level-triggered interrupt.  We mask the source for the time of the
2650          * operation to prevent an edge-triggered interrupt escaping meanwhile.
2651          * The idea is from Manfred Spraul.  --macro
2652          *
2653          * Also in the case when cpu goes offline, fixup_irqs() will forward
2654          * any unhandled interrupt on the offlined cpu to the new cpu
2655          * destination that is handling the corresponding interrupt. This
2656          * interrupt forwarding is done via IPI's. Hence, in this case also
2657          * level-triggered io-apic interrupt will be seen as an edge
2658          * interrupt in the IRR. And we can't rely on the cpu's EOI
2659          * to be broadcasted to the IO-APIC's which will clear the remoteIRR
2660          * corresponding to the level-triggered interrupt. Hence on IO-APIC's
2661          * supporting EOI register, we do an explicit EOI to clear the
2662          * remote IRR and on IO-APIC's which don't have an EOI register,
2663          * we use the above logic (mask+edge followed by unmask+level) from
2664          * Manfred Spraul to clear the remote IRR.
2665          */
2666         cfg = desc->chip_data;
2667         i = cfg->vector;
2668         v = apic_read(APIC_TMR + ((i & ~0x1f) >> 1));
2669
2670         /*
2671          * We must acknowledge the irq before we move it or the acknowledge will
2672          * not propagate properly.
2673          */
2674         ack_APIC_irq();
2675
2676         /*
2677          * Tail end of clearing remote IRR bit (either by delivering the EOI
2678          * message via io-apic EOI register write or simulating it using
2679          * mask+edge followed by unnask+level logic) manually when the
2680          * level triggered interrupt is seen as the edge triggered interrupt
2681          * at the cpu.
2682          */
2683         if (!(v & (1 << (i & 0x1f)))) {
2684                 atomic_inc(&irq_mis_count);
2685
2686                 eoi_ioapic_irq(desc);
2687         }
2688
2689         /* Now we can move and renable the irq */
2690         if (unlikely(do_unmask_irq)) {
2691                 /* Only migrate the irq if the ack has been received.
2692                  *
2693                  * On rare occasions the broadcast level triggered ack gets
2694                  * delayed going to ioapics, and if we reprogram the
2695                  * vector while Remote IRR is still set the irq will never
2696                  * fire again.
2697                  *
2698                  * To prevent this scenario we read the Remote IRR bit
2699                  * of the ioapic.  This has two effects.
2700                  * - On any sane system the read of the ioapic will
2701                  *   flush writes (and acks) going to the ioapic from
2702                  *   this cpu.
2703                  * - We get to see if the ACK has actually been delivered.
2704                  *
2705                  * Based on failed experiments of reprogramming the
2706                  * ioapic entry from outside of irq context starting
2707                  * with masking the ioapic entry and then polling until
2708                  * Remote IRR was clear before reprogramming the
2709                  * ioapic I don't trust the Remote IRR bit to be
2710                  * completey accurate.
2711                  *
2712                  * However there appears to be no other way to plug
2713                  * this race, so if the Remote IRR bit is not
2714                  * accurate and is causing problems then it is a hardware bug
2715                  * and you can go talk to the chipset vendor about it.
2716                  */
2717                 cfg = desc->chip_data;
2718                 if (!io_apic_level_ack_pending(cfg))
2719                         move_masked_irq(irq);
2720                 unmask_IO_APIC_irq_desc(desc);
2721         }
2722 }
2723
2724 #ifdef CONFIG_INTR_REMAP
2725 static void ir_ack_apic_edge(unsigned int irq)
2726 {
2727         ack_APIC_irq();
2728 }
2729
2730 static void ir_ack_apic_level(unsigned int irq)
2731 {
2732         struct irq_desc *desc = irq_to_desc(irq);
2733
2734         ack_APIC_irq();
2735         eoi_ioapic_irq(desc);
2736 }
2737 #endif /* CONFIG_INTR_REMAP */
2738
2739 static struct irq_chip ioapic_chip __read_mostly = {
2740         .name           = "IO-APIC",
2741         .startup        = startup_ioapic_irq,
2742         .mask           = mask_IO_APIC_irq,
2743         .unmask         = unmask_IO_APIC_irq,
2744         .ack            = ack_apic_edge,
2745         .eoi            = ack_apic_level,
2746 #ifdef CONFIG_SMP
2747         .set_affinity   = set_ioapic_affinity_irq,
2748 #endif
2749         .retrigger      = ioapic_retrigger_irq,
2750 };
2751
2752 static struct irq_chip ir_ioapic_chip __read_mostly = {
2753         .name           = "IR-IO-APIC",
2754         .startup        = startup_ioapic_irq,
2755         .mask           = mask_IO_APIC_irq,
2756         .unmask         = unmask_IO_APIC_irq,
2757 #ifdef CONFIG_INTR_REMAP
2758         .ack            = ir_ack_apic_edge,
2759         .eoi            = ir_ack_apic_level,
2760 #ifdef CONFIG_SMP
2761         .set_affinity   = set_ir_ioapic_affinity_irq,
2762 #endif
2763 #endif
2764         .retrigger      = ioapic_retrigger_irq,
2765 };
2766
2767 static inline void init_IO_APIC_traps(void)
2768 {
2769         int irq;
2770         struct irq_desc *desc;
2771         struct irq_cfg *cfg;
2772
2773         /*
2774          * NOTE! The local APIC isn't very good at handling
2775          * multiple interrupts at the same interrupt level.
2776          * As the interrupt level is determined by taking the
2777          * vector number and shifting that right by 4, we
2778          * want to spread these out a bit so that they don't
2779          * all fall in the same interrupt level.
2780          *
2781          * Also, we've got to be careful not to trash gate
2782          * 0x80, because int 0x80 is hm, kind of importantish. ;)
2783          */
2784         for_each_irq_desc(irq, desc) {
2785                 cfg = desc->chip_data;
2786                 if (IO_APIC_IRQ(irq) && cfg && !cfg->vector) {
2787                         /*
2788                          * Hmm.. We don't have an entry for this,
2789                          * so default to an old-fashioned 8259
2790                          * interrupt if we can..
2791                          */
2792                         if (irq < legacy_pic->nr_legacy_irqs)
2793                                 legacy_pic->make_irq(irq);
2794                         else
2795                                 /* Strange. Oh, well.. */
2796                                 desc->chip = &no_irq_chip;
2797                 }
2798         }
2799 }
2800
2801 /*
2802  * The local APIC irq-chip implementation:
2803  */
2804
2805 static void mask_lapic_irq(unsigned int irq)
2806 {
2807         unsigned long v;
2808
2809         v = apic_read(APIC_LVT0);
2810         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
2811 }
2812
2813 static void unmask_lapic_irq(unsigned int irq)
2814 {
2815         unsigned long v;
2816
2817         v = apic_read(APIC_LVT0);
2818         apic_write(APIC_LVT0, v & ~APIC_LVT_MASKED);
2819 }
2820
2821 static void ack_lapic_irq(unsigned int irq)
2822 {
2823         ack_APIC_irq();
2824 }
2825
2826 static struct irq_chip lapic_chip __read_mostly = {
2827         .name           = "local-APIC",
2828         .mask           = mask_lapic_irq,
2829         .unmask         = unmask_lapic_irq,
2830         .ack            = ack_lapic_irq,
2831 };
2832
2833 static void lapic_register_intr(int irq, struct irq_desc *desc)
2834 {
2835         desc->status &= ~IRQ_LEVEL;
2836         set_irq_chip_and_handler_name(irq, &lapic_chip, handle_edge_irq,
2837                                       "edge");
2838 }
2839
2840 static void __init setup_nmi(void)
2841 {
2842         /*
2843          * Dirty trick to enable the NMI watchdog ...
2844          * We put the 8259A master into AEOI mode and
2845          * unmask on all local APICs LVT0 as NMI.
2846          *
2847          * The idea to use the 8259A in AEOI mode ('8259A Virtual Wire')
2848          * is from Maciej W. Rozycki - so we do not have to EOI from
2849          * the NMI handler or the timer interrupt.
2850          */
2851         apic_printk(APIC_VERBOSE, KERN_INFO "activating NMI Watchdog ...");
2852
2853         enable_NMI_through_LVT0();
2854
2855         apic_printk(APIC_VERBOSE, " done.\n");
2856 }
2857
2858 /*
2859  * This looks a bit hackish but it's about the only one way of sending
2860  * a few INTA cycles to 8259As and any associated glue logic.  ICR does
2861  * not support the ExtINT mode, unfortunately.  We need to send these
2862  * cycles as some i82489DX-based boards have glue logic that keeps the
2863  * 8259A interrupt line asserted until INTA.  --macro
2864  */
2865 static inline void __init unlock_ExtINT_logic(void)
2866 {
2867         int apic, pin, i;
2868         struct IO_APIC_route_entry entry0, entry1;
2869         unsigned char save_control, save_freq_select;
2870
2871         pin  = find_isa_irq_pin(8, mp_INT);
2872         if (pin == -1) {
2873                 WARN_ON_ONCE(1);
2874                 return;
2875         }
2876         apic = find_isa_irq_apic(8, mp_INT);
2877         if (apic == -1) {
2878                 WARN_ON_ONCE(1);
2879                 return;
2880         }
2881
2882         entry0 = ioapic_read_entry(apic, pin);
2883         clear_IO_APIC_pin(apic, pin);
2884
2885         memset(&entry1, 0, sizeof(entry1));
2886
2887         entry1.dest_mode = 0;                   /* physical delivery */
2888         entry1.mask = 0;                        /* unmask IRQ now */
2889         entry1.dest = hard_smp_processor_id();
2890         entry1.delivery_mode = dest_ExtINT;
2891         entry1.polarity = entry0.polarity;
2892         entry1.trigger = 0;
2893         entry1.vector = 0;
2894
2895         ioapic_write_entry(apic, pin, entry1);
2896
2897         save_control = CMOS_READ(RTC_CONTROL);
2898         save_freq_select = CMOS_READ(RTC_FREQ_SELECT);
2899         CMOS_WRITE((save_freq_select & ~RTC_RATE_SELECT) | 0x6,
2900                    RTC_FREQ_SELECT);
2901         CMOS_WRITE(save_control | RTC_PIE, RTC_CONTROL);
2902
2903         i = 100;
2904         while (i-- > 0) {
2905                 mdelay(10);
2906                 if ((CMOS_READ(RTC_INTR_FLAGS) & RTC_PF) == RTC_PF)
2907                         i -= 10;
2908         }
2909
2910         CMOS_WRITE(save_control, RTC_CONTROL);
2911         CMOS_WRITE(save_freq_select, RTC_FREQ_SELECT);
2912         clear_IO_APIC_pin(apic, pin);
2913
2914         ioapic_write_entry(apic, pin, entry0);
2915 }
2916
2917 static int disable_timer_pin_1 __initdata;
2918 /* Actually the next is obsolete, but keep it for paranoid reasons -AK */
2919 static int __init disable_timer_pin_setup(char *arg)
2920 {
2921         disable_timer_pin_1 = 1;
2922         return 0;
2923 }
2924 early_param("disable_timer_pin_1", disable_timer_pin_setup);
2925
2926 int timer_through_8259 __initdata;
2927
2928 /*
2929  * This code may look a bit paranoid, but it's supposed to cooperate with
2930  * a wide range of boards and BIOS bugs.  Fortunately only the timer IRQ
2931  * is so screwy.  Thanks to Brian Perkins for testing/hacking this beast
2932  * fanatically on his truly buggy board.
2933  *
2934  * FIXME: really need to revamp this for all platforms.
2935  */
2936 static inline void __init check_timer(void)
2937 {
2938         struct irq_desc *desc = irq_to_desc(0);
2939         struct irq_cfg *cfg = desc->chip_data;
2940         int node = cpu_to_node(boot_cpu_id);
2941         int apic1, pin1, apic2, pin2;
2942         unsigned long flags;
2943         int no_pin1 = 0;
2944
2945         local_irq_save(flags);
2946
2947         /*
2948          * get/set the timer IRQ vector:
2949          */
2950         legacy_pic->chip->mask(0);
2951         assign_irq_vector(0, cfg, apic->target_cpus());
2952
2953         /*
2954          * As IRQ0 is to be enabled in the 8259A, the virtual
2955          * wire has to be disabled in the local APIC.  Also
2956          * timer interrupts need to be acknowledged manually in
2957          * the 8259A for the i82489DX when using the NMI
2958          * watchdog as that APIC treats NMIs as level-triggered.
2959          * The AEOI mode will finish them in the 8259A
2960          * automatically.
2961          */
2962         apic_write(APIC_LVT0, APIC_LVT_MASKED | APIC_DM_EXTINT);
2963         legacy_pic->init(1);
2964 #ifdef CONFIG_X86_32
2965         {
2966                 unsigned int ver;
2967
2968                 ver = apic_read(APIC_LVR);
2969                 ver = GET_APIC_VERSION(ver);
2970                 timer_ack = (nmi_watchdog == NMI_IO_APIC && !APIC_INTEGRATED(ver));
2971         }
2972 #endif
2973
2974         pin1  = find_isa_irq_pin(0, mp_INT);
2975         apic1 = find_isa_irq_apic(0, mp_INT);
2976         pin2  = ioapic_i8259.pin;
2977         apic2 = ioapic_i8259.apic;
2978
2979         apic_printk(APIC_QUIET, KERN_INFO "..TIMER: vector=0x%02X "
2980                     "apic1=%d pin1=%d apic2=%d pin2=%d\n",
2981                     cfg->vector, apic1, pin1, apic2, pin2);
2982
2983         /*
2984          * Some BIOS writers are clueless and report the ExtINTA
2985          * I/O APIC input from the cascaded 8259A as the timer
2986          * interrupt input.  So just in case, if only one pin
2987          * was found above, try it both directly and through the
2988          * 8259A.
2989          */
2990         if (pin1 == -1) {
2991                 if (intr_remapping_enabled)
2992                         panic("BIOS bug: timer not connected to IO-APIC");
2993                 pin1 = pin2;
2994                 apic1 = apic2;
2995                 no_pin1 = 1;
2996         } else if (pin2 == -1) {
2997                 pin2 = pin1;
2998                 apic2 = apic1;
2999         }
3000
3001         if (pin1 != -1) {
3002                 /*
3003                  * Ok, does IRQ0 through the IOAPIC work?
3004                  */
3005                 if (no_pin1) {
3006                         add_pin_to_irq_node(cfg, node, apic1, pin1);
3007                         setup_timer_IRQ0_pin(apic1, pin1, cfg->vector);
3008                 } else {
3009                         /* for edge trigger, setup_IO_APIC_irq already
3010                          * leave it unmasked.
3011                          * so only need to unmask if it is level-trigger
3012                          * do we really have level trigger timer?
3013                          */
3014                         int idx;
3015                         idx = find_irq_entry(apic1, pin1, mp_INT);
3016                         if (idx != -1 && irq_trigger(idx))
3017                                 unmask_IO_APIC_irq_desc(desc);
3018                 }
3019                 if (timer_irq_works()) {
3020                         if (nmi_watchdog == NMI_IO_APIC) {
3021                                 setup_nmi();
3022                                 legacy_pic->chip->unmask(0);
3023                         }
3024                         if (disable_timer_pin_1 > 0)
3025                                 clear_IO_APIC_pin(0, pin1);
3026                         goto out;
3027                 }
3028                 if (intr_remapping_enabled)
3029                         panic("timer doesn't work through Interrupt-remapped IO-APIC");
3030                 local_irq_disable();
3031                 clear_IO_APIC_pin(apic1, pin1);
3032                 if (!no_pin1)
3033                         apic_printk(APIC_QUIET, KERN_ERR "..MP-BIOS bug: "
3034                                     "8254 timer not connected to IO-APIC\n");
3035
3036                 apic_printk(APIC_QUIET, KERN_INFO "...trying to set up timer "
3037                             "(IRQ0) through the 8259A ...\n");
3038                 apic_printk(APIC_QUIET, KERN_INFO
3039                             "..... (found apic %d pin %d) ...\n", apic2, pin2);
3040                 /*
3041                  * legacy devices should be connected to IO APIC #0
3042                  */
3043                 replace_pin_at_irq_node(cfg, node, apic1, pin1, apic2, pin2);
3044                 setup_timer_IRQ0_pin(apic2, pin2, cfg->vector);
3045                 legacy_pic->chip->unmask(0);
3046                 if (timer_irq_works()) {
3047                         apic_printk(APIC_QUIET, KERN_INFO "....... works.\n");
3048                         timer_through_8259 = 1;
3049                         if (nmi_watchdog == NMI_IO_APIC) {
3050                                 legacy_pic->chip->mask(0);
3051                                 setup_nmi();
3052                                 legacy_pic->chip->unmask(0);
3053                         }
3054                         goto out;
3055                 }
3056                 /*
3057                  * Cleanup, just in case ...
3058                  */
3059                 local_irq_disable();
3060                 legacy_pic->chip->mask(0);
3061                 clear_IO_APIC_pin(apic2, pin2);
3062                 apic_printk(APIC_QUIET, KERN_INFO "....... failed.\n");
3063         }
3064
3065         if (nmi_watchdog == NMI_IO_APIC) {
3066                 apic_printk(APIC_QUIET, KERN_WARNING "timer doesn't work "
3067                             "through the IO-APIC - disabling NMI Watchdog!\n");
3068                 nmi_watchdog = NMI_NONE;
3069         }
3070 #ifdef CONFIG_X86_32
3071         timer_ack = 0;
3072 #endif
3073
3074         apic_printk(APIC_QUIET, KERN_INFO
3075                     "...trying to set up timer as Virtual Wire IRQ...\n");
3076
3077         lapic_register_intr(0, desc);
3078         apic_write(APIC_LVT0, APIC_DM_FIXED | cfg->vector);     /* Fixed mode */
3079         legacy_pic->chip->unmask(0);
3080
3081         if (timer_irq_works()) {
3082                 apic_printk(APIC_QUIET, KERN_INFO "..... works.\n");
3083                 goto out;
3084         }
3085         local_irq_disable();
3086         legacy_pic->chip->mask(0);
3087         apic_write(APIC_LVT0, APIC_LVT_MASKED | APIC_DM_FIXED | cfg->vector);
3088         apic_printk(APIC_QUIET, KERN_INFO "..... failed.\n");
3089
3090         apic_printk(APIC_QUIET, KERN_INFO
3091                     "...trying to set up timer as ExtINT IRQ...\n");
3092
3093         legacy_pic->init(0);
3094         legacy_pic->make_irq(0);
3095         apic_write(APIC_LVT0, APIC_DM_EXTINT);
3096
3097         unlock_ExtINT_logic();
3098
3099         if (timer_irq_works()) {
3100                 apic_printk(APIC_QUIET, KERN_INFO "..... works.\n");
3101                 goto out;
3102         }
3103         local_irq_disable();
3104         apic_printk(APIC_QUIET, KERN_INFO "..... failed :(.\n");
3105         panic("IO-APIC + timer doesn't work!  Boot with apic=debug and send a "
3106                 "report.  Then try booting with the 'noapic' option.\n");
3107 out:
3108         local_irq_restore(flags);
3109 }
3110
3111 /*
3112  * Traditionally ISA IRQ2 is the cascade IRQ, and is not available
3113  * to devices.  However there may be an I/O APIC pin available for
3114  * this interrupt regardless.  The pin may be left unconnected, but
3115  * typically it will be reused as an ExtINT cascade interrupt for
3116  * the master 8259A.  In the MPS case such a pin will normally be
3117  * reported as an ExtINT interrupt in the MP table.  With ACPI
3118  * there is no provision for ExtINT interrupts, and in the absence
3119  * of an override it would be treated as an ordinary ISA I/O APIC
3120  * interrupt, that is edge-triggered and unmasked by default.  We
3121  * used to do this, but it caused problems on some systems because
3122  * of the NMI watchdog and sometimes IRQ0 of the 8254 timer using
3123  * the same ExtINT cascade interrupt to drive the local APIC of the
3124  * bootstrap processor.  Therefore we refrain from routing IRQ2 to
3125  * the I/O APIC in all cases now.  No actual device should request
3126  * it anyway.  --macro
3127  */
3128 #define PIC_IRQS        (1UL << PIC_CASCADE_IR)
3129
3130 void __init setup_IO_APIC(void)
3131 {
3132
3133         /*
3134          * calling enable_IO_APIC() is moved to setup_local_APIC for BP
3135          */
3136         io_apic_irqs = legacy_pic->nr_legacy_irqs ? ~PIC_IRQS : ~0UL;
3137
3138         apic_printk(APIC_VERBOSE, "ENABLING IO-APIC IRQs\n");
3139         /*
3140          * Set up IO-APIC IRQ routing.
3141          */
3142         x86_init.mpparse.setup_ioapic_ids();
3143
3144         sync_Arb_IDs();
3145         setup_IO_APIC_irqs();
3146         init_IO_APIC_traps();
3147         if (legacy_pic->nr_legacy_irqs)
3148                 check_timer();
3149 }
3150
3151 /*
3152  *      Called after all the initialization is done. If we didnt find any
3153  *      APIC bugs then we can allow the modify fast path
3154  */
3155
3156 static int __init io_apic_bug_finalize(void)
3157 {
3158         if (sis_apic_bug == -1)
3159                 sis_apic_bug = 0;
3160         return 0;
3161 }
3162
3163 late_initcall(io_apic_bug_finalize);
3164
3165 struct sysfs_ioapic_data {
3166         struct sys_device dev;
3167         struct IO_APIC_route_entry entry[0];
3168 };
3169 static struct sysfs_ioapic_data * mp_ioapic_data[MAX_IO_APICS];
3170
3171 static int ioapic_suspend(struct sys_device *dev, pm_message_t state)
3172 {
3173         struct IO_APIC_route_entry *entry;
3174         struct sysfs_ioapic_data *data;
3175         int i;
3176
3177         data = container_of(dev, struct sysfs_ioapic_data, dev);
3178         entry = data->entry;
3179         for (i = 0; i < nr_ioapic_registers[dev->id]; i ++, entry ++ )
3180                 *entry = ioapic_read_entry(dev->id, i);
3181
3182         return 0;
3183 }
3184
3185 static int ioapic_resume(struct sys_device *dev)
3186 {
3187         struct IO_APIC_route_entry *entry;
3188         struct sysfs_ioapic_data *data;
3189         unsigned long flags;
3190         union IO_APIC_reg_00 reg_00;
3191         int i;
3192
3193         data = container_of(dev, struct sysfs_ioapic_data, dev);
3194         entry = data->entry;
3195
3196         raw_spin_lock_irqsave(&ioapic_lock, flags);
3197         reg_00.raw = io_apic_read(dev->id, 0);
3198         if (reg_00.bits.ID != mp_ioapics[dev->id].apicid) {
3199                 reg_00.bits.ID = mp_ioapics[dev->id].apicid;
3200                 io_apic_write(dev->id, 0, reg_00.raw);
3201         }
3202         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
3203         for (i = 0; i < nr_ioapic_registers[dev->id]; i++)
3204                 ioapic_write_entry(dev->id, i, entry[i]);
3205
3206         return 0;
3207 }
3208
3209 static struct sysdev_class ioapic_sysdev_class = {
3210         .name = "ioapic",
3211         .suspend = ioapic_suspend,
3212         .resume = ioapic_resume,
3213 };
3214
3215 static int __init ioapic_init_sysfs(void)
3216 {
3217         struct sys_device * dev;
3218         int i, size, error;
3219
3220         error = sysdev_class_register(&ioapic_sysdev_class);
3221         if (error)
3222                 return error;
3223
3224         for (i = 0; i < nr_ioapics; i++ ) {
3225                 size = sizeof(struct sys_device) + nr_ioapic_registers[i]
3226                         * sizeof(struct IO_APIC_route_entry);
3227                 mp_ioapic_data[i] = kzalloc(size, GFP_KERNEL);
3228                 if (!mp_ioapic_data[i]) {
3229                         printk(KERN_ERR "Can't suspend/resume IOAPIC %d\n", i);
3230                         continue;
3231                 }
3232                 dev = &mp_ioapic_data[i]->dev;
3233                 dev->id = i;
3234                 dev->cls = &ioapic_sysdev_class;
3235                 error = sysdev_register(dev);
3236                 if (error) {
3237                         kfree(mp_ioapic_data[i]);
3238                         mp_ioapic_data[i] = NULL;
3239                         printk(KERN_ERR "Can't suspend/resume IOAPIC %d\n", i);
3240                         continue;
3241                 }
3242         }
3243
3244         return 0;
3245 }
3246
3247 device_initcall(ioapic_init_sysfs);
3248
3249 /*
3250  * Dynamic irq allocate and deallocation
3251  */
3252 unsigned int create_irq_nr(unsigned int irq_want, int node)
3253 {
3254         /* Allocate an unused irq */
3255         unsigned int irq;
3256         unsigned int new;
3257         unsigned long flags;
3258         struct irq_cfg *cfg_new = NULL;
3259         struct irq_desc *desc_new = NULL;
3260
3261         irq = 0;
3262         if (irq_want < nr_irqs_gsi)
3263                 irq_want = nr_irqs_gsi;
3264
3265         raw_spin_lock_irqsave(&vector_lock, flags);
3266         for (new = irq_want; new < nr_irqs; new++) {
3267                 desc_new = irq_to_desc_alloc_node(new, node);
3268                 if (!desc_new) {
3269                         printk(KERN_INFO "can not get irq_desc for %d\n", new);
3270                         continue;
3271                 }
3272                 cfg_new = desc_new->chip_data;
3273
3274                 if (cfg_new->vector != 0)
3275                         continue;
3276
3277                 desc_new = move_irq_desc(desc_new, node);
3278                 cfg_new = desc_new->chip_data;
3279
3280                 if (__assign_irq_vector(new, cfg_new, apic->target_cpus()) == 0)
3281                         irq = new;
3282                 break;
3283         }
3284         raw_spin_unlock_irqrestore(&vector_lock, flags);
3285
3286         if (irq > 0)
3287                 dynamic_irq_init_keep_chip_data(irq);
3288
3289         return irq;
3290 }
3291
3292 int create_irq(void)
3293 {
3294         int node = cpu_to_node(boot_cpu_id);
3295         unsigned int irq_want;
3296         int irq;
3297
3298         irq_want = nr_irqs_gsi;
3299         irq = create_irq_nr(irq_want, node);
3300
3301         if (irq == 0)
3302                 irq = -1;
3303
3304         return irq;
3305 }
3306
3307 void destroy_irq(unsigned int irq)
3308 {
3309         unsigned long flags;
3310
3311         dynamic_irq_cleanup_keep_chip_data(irq);
3312
3313         free_irte(irq);
3314         raw_spin_lock_irqsave(&vector_lock, flags);
3315         __clear_irq_vector(irq, get_irq_chip_data(irq));
3316         raw_spin_unlock_irqrestore(&vector_lock, flags);
3317 }
3318
3319 /*
3320  * MSI message composition
3321  */
3322 #ifdef CONFIG_PCI_MSI
3323 static int msi_compose_msg(struct pci_dev *pdev, unsigned int irq,
3324                            struct msi_msg *msg, u8 hpet_id)
3325 {
3326         struct irq_cfg *cfg;
3327         int err;
3328         unsigned dest;
3329
3330         if (disable_apic)
3331                 return -ENXIO;
3332
3333         cfg = irq_cfg(irq);
3334         err = assign_irq_vector(irq, cfg, apic->target_cpus());
3335         if (err)
3336                 return err;
3337
3338         dest = apic->cpu_mask_to_apicid_and(cfg->domain, apic->target_cpus());
3339
3340         if (irq_remapped(irq)) {
3341                 struct irte irte;
3342                 int ir_index;
3343                 u16 sub_handle;
3344
3345                 ir_index = map_irq_to_irte_handle(irq, &sub_handle);
3346                 BUG_ON(ir_index == -1);
3347
3348                 memset (&irte, 0, sizeof(irte));
3349
3350                 irte.present = 1;
3351                 irte.dst_mode = apic->irq_dest_mode;
3352                 irte.trigger_mode = 0; /* edge */
3353                 irte.dlvry_mode = apic->irq_delivery_mode;
3354                 irte.vector = cfg->vector;
3355                 irte.dest_id = IRTE_DEST(dest);
3356
3357                 /* Set source-id of interrupt request */
3358                 if (pdev)
3359                         set_msi_sid(&irte, pdev);
3360                 else
3361                         set_hpet_sid(&irte, hpet_id);
3362
3363                 modify_irte(irq, &irte);
3364
3365                 msg->address_hi = MSI_ADDR_BASE_HI;
3366                 msg->data = sub_handle;
3367                 msg->address_lo = MSI_ADDR_BASE_LO | MSI_ADDR_IR_EXT_INT |
3368                                   MSI_ADDR_IR_SHV |
3369                                   MSI_ADDR_IR_INDEX1(ir_index) |
3370                                   MSI_ADDR_IR_INDEX2(ir_index);
3371         } else {
3372                 if (x2apic_enabled())
3373                         msg->address_hi = MSI_ADDR_BASE_HI |
3374                                           MSI_ADDR_EXT_DEST_ID(dest);
3375                 else
3376                         msg->address_hi = MSI_ADDR_BASE_HI;
3377
3378                 msg->address_lo =
3379                         MSI_ADDR_BASE_LO |
3380                         ((apic->irq_dest_mode == 0) ?
3381                                 MSI_ADDR_DEST_MODE_PHYSICAL:
3382                                 MSI_ADDR_DEST_MODE_LOGICAL) |
3383                         ((apic->irq_delivery_mode != dest_LowestPrio) ?
3384                                 MSI_ADDR_REDIRECTION_CPU:
3385                                 MSI_ADDR_REDIRECTION_LOWPRI) |
3386                         MSI_ADDR_DEST_ID(dest);
3387
3388                 msg->data =
3389                         MSI_DATA_TRIGGER_EDGE |
3390                         MSI_DATA_LEVEL_ASSERT |
3391                         ((apic->irq_delivery_mode != dest_LowestPrio) ?
3392                                 MSI_DATA_DELIVERY_FIXED:
3393                                 MSI_DATA_DELIVERY_LOWPRI) |
3394                         MSI_DATA_VECTOR(cfg->vector);
3395         }
3396         return err;
3397 }
3398
3399 #ifdef CONFIG_SMP
3400 static int set_msi_irq_affinity(unsigned int irq, const struct cpumask *mask)
3401 {
3402         struct irq_desc *desc = irq_to_desc(irq);
3403         struct irq_cfg *cfg;
3404         struct msi_msg msg;
3405         unsigned int dest;
3406
3407         if (set_desc_affinity(desc, mask, &dest))
3408                 return -1;
3409
3410         cfg = desc->chip_data;
3411
3412         read_msi_msg_desc(desc, &msg);
3413
3414         msg.data &= ~MSI_DATA_VECTOR_MASK;
3415         msg.data |= MSI_DATA_VECTOR(cfg->vector);
3416         msg.address_lo &= ~MSI_ADDR_DEST_ID_MASK;
3417         msg.address_lo |= MSI_ADDR_DEST_ID(dest);
3418
3419         write_msi_msg_desc(desc, &msg);
3420
3421         return 0;
3422 }
3423 #ifdef CONFIG_INTR_REMAP
3424 /*
3425  * Migrate the MSI irq to another cpumask. This migration is
3426  * done in the process context using interrupt-remapping hardware.
3427  */
3428 static int
3429 ir_set_msi_irq_affinity(unsigned int irq, const struct cpumask *mask)
3430 {
3431         struct irq_desc *desc = irq_to_desc(irq);
3432         struct irq_cfg *cfg = desc->chip_data;
3433         unsigned int dest;
3434         struct irte irte;
3435
3436         if (get_irte(irq, &irte))
3437                 return -1;
3438
3439         if (set_desc_affinity(desc, mask, &dest))
3440                 return -1;
3441
3442         irte.vector = cfg->vector;
3443         irte.dest_id = IRTE_DEST(dest);
3444
3445         /*
3446          * atomically update the IRTE with the new destination and vector.
3447          */
3448         modify_irte(irq, &irte);
3449
3450         /*
3451          * After this point, all the interrupts will start arriving
3452          * at the new destination. So, time to cleanup the previous
3453          * vector allocation.
3454          */
3455         if (cfg->move_in_progress)
3456                 send_cleanup_vector(cfg);
3457
3458         return 0;
3459 }
3460
3461 #endif
3462 #endif /* CONFIG_SMP */
3463
3464 /*
3465  * IRQ Chip for MSI PCI/PCI-X/PCI-Express Devices,
3466  * which implement the MSI or MSI-X Capability Structure.
3467  */
3468 static struct irq_chip msi_chip = {
3469         .name           = "PCI-MSI",
3470         .unmask         = unmask_msi_irq,
3471         .mask           = mask_msi_irq,
3472         .ack            = ack_apic_edge,
3473 #ifdef CONFIG_SMP
3474         .set_affinity   = set_msi_irq_affinity,
3475 #endif
3476         .retrigger      = ioapic_retrigger_irq,
3477 };
3478
3479 static struct irq_chip msi_ir_chip = {
3480         .name           = "IR-PCI-MSI",
3481         .unmask         = unmask_msi_irq,
3482         .mask           = mask_msi_irq,
3483 #ifdef CONFIG_INTR_REMAP
3484         .ack            = ir_ack_apic_edge,
3485 #ifdef CONFIG_SMP
3486         .set_affinity   = ir_set_msi_irq_affinity,
3487 #endif
3488 #endif
3489         .retrigger      = ioapic_retrigger_irq,
3490 };
3491
3492 /*
3493  * Map the PCI dev to the corresponding remapping hardware unit
3494  * and allocate 'nvec' consecutive interrupt-remapping table entries
3495  * in it.
3496  */
3497 static int msi_alloc_irte(struct pci_dev *dev, int irq, int nvec)
3498 {
3499         struct intel_iommu *iommu;
3500         int index;
3501
3502         iommu = map_dev_to_ir(dev);
3503         if (!iommu) {
3504                 printk(KERN_ERR
3505                        "Unable to map PCI %s to iommu\n", pci_name(dev));
3506                 return -ENOENT;
3507         }
3508
3509         index = alloc_irte(iommu, irq, nvec);
3510         if (index < 0) {
3511                 printk(KERN_ERR
3512                        "Unable to allocate %d IRTE for PCI %s\n", nvec,
3513                        pci_name(dev));
3514                 return -ENOSPC;
3515         }
3516         return index;
3517 }
3518
3519 static int setup_msi_irq(struct pci_dev *dev, struct msi_desc *msidesc, int irq)
3520 {
3521         int ret;
3522         struct msi_msg msg;
3523
3524         ret = msi_compose_msg(dev, irq, &msg, -1);
3525         if (ret < 0)
3526                 return ret;
3527
3528         set_irq_msi(irq, msidesc);
3529         write_msi_msg(irq, &msg);
3530
3531         if (irq_remapped(irq)) {
3532                 struct irq_desc *desc = irq_to_desc(irq);
3533                 /*
3534                  * irq migration in process context
3535                  */
3536                 desc->status |= IRQ_MOVE_PCNTXT;
3537                 set_irq_chip_and_handler_name(irq, &msi_ir_chip, handle_edge_irq, "edge");
3538         } else
3539                 set_irq_chip_and_handler_name(irq, &msi_chip, handle_edge_irq, "edge");
3540
3541         dev_printk(KERN_DEBUG, &dev->dev, "irq %d for MSI/MSI-X\n", irq);
3542
3543         return 0;
3544 }
3545
3546 int arch_setup_msi_irqs(struct pci_dev *dev, int nvec, int type)
3547 {
3548         unsigned int irq;
3549         int ret, sub_handle;
3550         struct msi_desc *msidesc;
3551         unsigned int irq_want;
3552         struct intel_iommu *iommu = NULL;
3553         int index = 0;
3554         int node;
3555
3556         /* x86 doesn't support multiple MSI yet */
3557         if (type == PCI_CAP_ID_MSI && nvec > 1)
3558                 return 1;
3559
3560         node = dev_to_node(&dev->dev);
3561         irq_want = nr_irqs_gsi;
3562         sub_handle = 0;
3563         list_for_each_entry(msidesc, &dev->msi_list, list) {
3564                 irq = create_irq_nr(irq_want, node);
3565                 if (irq == 0)
3566                         return -1;
3567                 irq_want = irq + 1;
3568                 if (!intr_remapping_enabled)
3569                         goto no_ir;
3570
3571                 if (!sub_handle) {
3572                         /*
3573                          * allocate the consecutive block of IRTE's
3574                          * for 'nvec'
3575                          */
3576                         index = msi_alloc_irte(dev, irq, nvec);
3577                         if (index < 0) {
3578                                 ret = index;
3579                                 goto error;
3580                         }
3581                 } else {
3582                         iommu = map_dev_to_ir(dev);
3583                         if (!iommu) {
3584                                 ret = -ENOENT;
3585                                 goto error;
3586                         }
3587                         /*
3588                          * setup the mapping between the irq and the IRTE
3589                          * base index, the sub_handle pointing to the
3590                          * appropriate interrupt remap table entry.
3591                          */
3592                         set_irte_irq(irq, iommu, index, sub_handle);
3593                 }
3594 no_ir:
3595                 ret = setup_msi_irq(dev, msidesc, irq);
3596                 if (ret < 0)
3597                         goto error;
3598                 sub_handle++;
3599         }
3600         return 0;
3601
3602 error:
3603         destroy_irq(irq);
3604         return ret;
3605 }
3606
3607 void arch_teardown_msi_irq(unsigned int irq)
3608 {
3609         destroy_irq(irq);
3610 }
3611
3612 #if defined (CONFIG_DMAR) || defined (CONFIG_INTR_REMAP)
3613 #ifdef CONFIG_SMP
3614 static int dmar_msi_set_affinity(unsigned int irq, const struct cpumask *mask)
3615 {
3616         struct irq_desc *desc = irq_to_desc(irq);
3617         struct irq_cfg *cfg;
3618         struct msi_msg msg;
3619         unsigned int dest;
3620
3621         if (set_desc_affinity(desc, mask, &dest))
3622                 return -1;
3623
3624         cfg = desc->chip_data;
3625
3626         dmar_msi_read(irq, &msg);
3627
3628         msg.data &= ~MSI_DATA_VECTOR_MASK;
3629         msg.data |= MSI_DATA_VECTOR(cfg->vector);
3630         msg.address_lo &= ~MSI_ADDR_DEST_ID_MASK;
3631         msg.address_lo |= MSI_ADDR_DEST_ID(dest);
3632
3633         dmar_msi_write(irq, &msg);
3634
3635         return 0;
3636 }
3637
3638 #endif /* CONFIG_SMP */
3639
3640 static struct irq_chip dmar_msi_type = {
3641         .name = "DMAR_MSI",
3642         .unmask = dmar_msi_unmask,
3643         .mask = dmar_msi_mask,
3644         .ack = ack_apic_edge,
3645 #ifdef CONFIG_SMP
3646         .set_affinity = dmar_msi_set_affinity,
3647 #endif
3648         .retrigger = ioapic_retrigger_irq,
3649 };
3650
3651 int arch_setup_dmar_msi(unsigned int irq)
3652 {
3653         int ret;
3654         struct msi_msg msg;
3655
3656         ret = msi_compose_msg(NULL, irq, &msg, -1);
3657         if (ret < 0)
3658                 return ret;
3659         dmar_msi_write(irq, &msg);
3660         set_irq_chip_and_handler_name(irq, &dmar_msi_type, handle_edge_irq,
3661                 "edge");
3662         return 0;
3663 }
3664 #endif
3665
3666 #ifdef CONFIG_HPET_TIMER
3667
3668 #ifdef CONFIG_SMP
3669 static int hpet_msi_set_affinity(unsigned int irq, const struct cpumask *mask)
3670 {
3671         struct irq_desc *desc = irq_to_desc(irq);
3672         struct irq_cfg *cfg;
3673         struct msi_msg msg;
3674         unsigned int dest;
3675
3676         if (set_desc_affinity(desc, mask, &dest))
3677                 return -1;
3678
3679         cfg = desc->chip_data;
3680
3681         hpet_msi_read(irq, &msg);
3682
3683         msg.data &= ~MSI_DATA_VECTOR_MASK;
3684         msg.data |= MSI_DATA_VECTOR(cfg->vector);
3685         msg.address_lo &= ~MSI_ADDR_DEST_ID_MASK;
3686         msg.address_lo |= MSI_ADDR_DEST_ID(dest);
3687
3688         hpet_msi_write(irq, &msg);
3689
3690         return 0;
3691 }
3692
3693 #endif /* CONFIG_SMP */
3694
3695 static struct irq_chip ir_hpet_msi_type = {
3696         .name = "IR-HPET_MSI",
3697         .unmask = hpet_msi_unmask,
3698         .mask = hpet_msi_mask,
3699 #ifdef CONFIG_INTR_REMAP
3700         .ack = ir_ack_apic_edge,
3701 #ifdef CONFIG_SMP
3702         .set_affinity = ir_set_msi_irq_affinity,
3703 #endif
3704 #endif
3705         .retrigger = ioapic_retrigger_irq,
3706 };
3707
3708 static struct irq_chip hpet_msi_type = {
3709         .name = "HPET_MSI",
3710         .unmask = hpet_msi_unmask,
3711         .mask = hpet_msi_mask,
3712         .ack = ack_apic_edge,
3713 #ifdef CONFIG_SMP
3714         .set_affinity = hpet_msi_set_affinity,
3715 #endif
3716         .retrigger = ioapic_retrigger_irq,
3717 };
3718
3719 int arch_setup_hpet_msi(unsigned int irq, unsigned int id)
3720 {
3721         int ret;
3722         struct msi_msg msg;
3723         struct irq_desc *desc = irq_to_desc(irq);
3724
3725         if (intr_remapping_enabled) {
3726                 struct intel_iommu *iommu = map_hpet_to_ir(id);
3727                 int index;
3728
3729                 if (!iommu)
3730                         return -1;
3731
3732                 index = alloc_irte(iommu, irq, 1);
3733                 if (index < 0)
3734                         return -1;
3735         }
3736
3737         ret = msi_compose_msg(NULL, irq, &msg, id);
3738         if (ret < 0)
3739                 return ret;
3740
3741         hpet_msi_write(irq, &msg);
3742         desc->status |= IRQ_MOVE_PCNTXT;
3743         if (irq_remapped(irq))
3744                 set_irq_chip_and_handler_name(irq, &ir_hpet_msi_type,
3745                                               handle_edge_irq, "edge");
3746         else
3747                 set_irq_chip_and_handler_name(irq, &hpet_msi_type,
3748                                               handle_edge_irq, "edge");
3749
3750         return 0;
3751 }
3752 #endif
3753
3754 #endif /* CONFIG_PCI_MSI */
3755 /*
3756  * Hypertransport interrupt support
3757  */
3758 #ifdef CONFIG_HT_IRQ
3759
3760 #ifdef CONFIG_SMP
3761
3762 static void target_ht_irq(unsigned int irq, unsigned int dest, u8 vector)
3763 {
3764         struct ht_irq_msg msg;
3765         fetch_ht_irq_msg(irq, &msg);
3766
3767         msg.address_lo &= ~(HT_IRQ_LOW_VECTOR_MASK | HT_IRQ_LOW_DEST_ID_MASK);
3768         msg.address_hi &= ~(HT_IRQ_HIGH_DEST_ID_MASK);
3769
3770         msg.address_lo |= HT_IRQ_LOW_VECTOR(vector) | HT_IRQ_LOW_DEST_ID(dest);
3771         msg.address_hi |= HT_IRQ_HIGH_DEST_ID(dest);
3772
3773         write_ht_irq_msg(irq, &msg);
3774 }
3775
3776 static int set_ht_irq_affinity(unsigned int irq, const struct cpumask *mask)
3777 {
3778         struct irq_desc *desc = irq_to_desc(irq);
3779         struct irq_cfg *cfg;
3780         unsigned int dest;
3781
3782         if (set_desc_affinity(desc, mask, &dest))
3783                 return -1;
3784
3785         cfg = desc->chip_data;
3786
3787         target_ht_irq(irq, dest, cfg->vector);
3788
3789         return 0;
3790 }
3791
3792 #endif
3793
3794 static struct irq_chip ht_irq_chip = {
3795         .name           = "PCI-HT",
3796         .mask           = mask_ht_irq,
3797         .unmask         = unmask_ht_irq,
3798         .ack            = ack_apic_edge,
3799 #ifdef CONFIG_SMP
3800         .set_affinity   = set_ht_irq_affinity,
3801 #endif
3802         .retrigger      = ioapic_retrigger_irq,
3803 };
3804
3805 int arch_setup_ht_irq(unsigned int irq, struct pci_dev *dev)
3806 {
3807         struct irq_cfg *cfg;
3808         int err;
3809
3810         if (disable_apic)
3811                 return -ENXIO;
3812
3813         cfg = irq_cfg(irq);
3814         err = assign_irq_vector(irq, cfg, apic->target_cpus());
3815         if (!err) {
3816                 struct ht_irq_msg msg;
3817                 unsigned dest;
3818
3819                 dest = apic->cpu_mask_to_apicid_and(cfg->domain,
3820                                                     apic->target_cpus());
3821
3822                 msg.address_hi = HT_IRQ_HIGH_DEST_ID(dest);
3823
3824                 msg.address_lo =
3825                         HT_IRQ_LOW_BASE |
3826                         HT_IRQ_LOW_DEST_ID(dest) |
3827                         HT_IRQ_LOW_VECTOR(cfg->vector) |
3828                         ((apic->irq_dest_mode == 0) ?
3829                                 HT_IRQ_LOW_DM_PHYSICAL :
3830                                 HT_IRQ_LOW_DM_LOGICAL) |
3831                         HT_IRQ_LOW_RQEOI_EDGE |
3832                         ((apic->irq_delivery_mode != dest_LowestPrio) ?
3833                                 HT_IRQ_LOW_MT_FIXED :
3834                                 HT_IRQ_LOW_MT_ARBITRATED) |
3835                         HT_IRQ_LOW_IRQ_MASKED;
3836
3837                 write_ht_irq_msg(irq, &msg);
3838
3839                 set_irq_chip_and_handler_name(irq, &ht_irq_chip,
3840                                               handle_edge_irq, "edge");
3841
3842                 dev_printk(KERN_DEBUG, &dev->dev, "irq %d for HT\n", irq);
3843         }
3844         return err;
3845 }
3846 #endif /* CONFIG_HT_IRQ */
3847
3848 int __init io_apic_get_redir_entries (int ioapic)
3849 {
3850         union IO_APIC_reg_01    reg_01;
3851         unsigned long flags;
3852
3853         raw_spin_lock_irqsave(&ioapic_lock, flags);
3854         reg_01.raw = io_apic_read(ioapic, 1);
3855         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
3856
3857         return reg_01.bits.entries;
3858 }
3859
3860 void __init probe_nr_irqs_gsi(void)
3861 {
3862         int nr = 0;
3863
3864         nr = acpi_probe_gsi();
3865         if (nr > nr_irqs_gsi) {
3866                 nr_irqs_gsi = nr;
3867         } else {
3868                 /* for acpi=off or acpi is not compiled in */
3869                 int idx;
3870
3871                 nr = 0;
3872                 for (idx = 0; idx < nr_ioapics; idx++)
3873                         nr += io_apic_get_redir_entries(idx) + 1;
3874
3875                 if (nr > nr_irqs_gsi)
3876                         nr_irqs_gsi = nr;
3877         }
3878
3879         printk(KERN_DEBUG "nr_irqs_gsi: %d\n", nr_irqs_gsi);
3880 }
3881
3882 #ifdef CONFIG_SPARSE_IRQ
3883 int __init arch_probe_nr_irqs(void)
3884 {
3885         int nr;
3886
3887         if (nr_irqs > (NR_VECTORS * nr_cpu_ids))
3888                 nr_irqs = NR_VECTORS * nr_cpu_ids;
3889
3890         nr = nr_irqs_gsi + 8 * nr_cpu_ids;
3891 #if defined(CONFIG_PCI_MSI) || defined(CONFIG_HT_IRQ)
3892         /*
3893          * for MSI and HT dyn irq
3894          */
3895         nr += nr_irqs_gsi * 16;
3896 #endif
3897         if (nr < nr_irqs)
3898                 nr_irqs = nr;
3899
3900         return 0;
3901 }
3902 #endif
3903
3904 static int __io_apic_set_pci_routing(struct device *dev, int irq,
3905                                 struct io_apic_irq_attr *irq_attr)
3906 {
3907         struct irq_desc *desc;
3908         struct irq_cfg *cfg;
3909         int node;
3910         int ioapic, pin;
3911         int trigger, polarity;
3912
3913         ioapic = irq_attr->ioapic;
3914         if (!IO_APIC_IRQ(irq)) {
3915                 apic_printk(APIC_QUIET,KERN_ERR "IOAPIC[%d]: Invalid reference to IRQ 0\n",
3916                         ioapic);
3917                 return -EINVAL;
3918         }
3919
3920         if (dev)
3921                 node = dev_to_node(dev);
3922         else
3923                 node = cpu_to_node(boot_cpu_id);
3924
3925         desc = irq_to_desc_alloc_node(irq, node);
3926         if (!desc) {
3927                 printk(KERN_INFO "can not get irq_desc %d\n", irq);
3928                 return 0;
3929         }
3930
3931         pin = irq_attr->ioapic_pin;
3932         trigger = irq_attr->trigger;
3933         polarity = irq_attr->polarity;
3934
3935         /*
3936          * IRQs < 16 are already in the irq_2_pin[] map
3937          */
3938         if (irq >= legacy_pic->nr_legacy_irqs) {
3939                 cfg = desc->chip_data;
3940                 if (add_pin_to_irq_node_nopanic(cfg, node, ioapic, pin)) {
3941                         printk(KERN_INFO "can not add pin %d for irq %d\n",
3942                                 pin, irq);
3943                         return 0;
3944                 }
3945         }
3946
3947         setup_IO_APIC_irq(ioapic, pin, irq, desc, trigger, polarity);
3948
3949         return 0;
3950 }
3951
3952 int io_apic_set_pci_routing(struct device *dev, int irq,
3953                                 struct io_apic_irq_attr *irq_attr)
3954 {
3955         int ioapic, pin;
3956         /*
3957          * Avoid pin reprogramming.  PRTs typically include entries
3958          * with redundant pin->gsi mappings (but unique PCI devices);
3959          * we only program the IOAPIC on the first.
3960          */
3961         ioapic = irq_attr->ioapic;
3962         pin = irq_attr->ioapic_pin;
3963         if (test_bit(pin, mp_ioapic_routing[ioapic].pin_programmed)) {
3964                 pr_debug("Pin %d-%d already programmed\n",
3965                          mp_ioapics[ioapic].apicid, pin);
3966                 return 0;
3967         }
3968         set_bit(pin, mp_ioapic_routing[ioapic].pin_programmed);
3969
3970         return __io_apic_set_pci_routing(dev, irq, irq_attr);
3971 }
3972
3973 u8 __init io_apic_unique_id(u8 id)
3974 {
3975 #ifdef CONFIG_X86_32
3976         if ((boot_cpu_data.x86_vendor == X86_VENDOR_INTEL) &&
3977             !APIC_XAPIC(apic_version[boot_cpu_physical_apicid]))
3978                 return io_apic_get_unique_id(nr_ioapics, id);
3979         else
3980                 return id;
3981 #else
3982         int i;
3983         DECLARE_BITMAP(used, 256);
3984
3985         bitmap_zero(used, 256);
3986         for (i = 0; i < nr_ioapics; i++) {
3987                 struct mpc_ioapic *ia = &mp_ioapics[i];
3988                 __set_bit(ia->apicid, used);
3989         }
3990         if (!test_bit(id, used))
3991                 return id;
3992         return find_first_zero_bit(used, 256);
3993 #endif
3994 }
3995
3996 #ifdef CONFIG_X86_32
3997 int __init io_apic_get_unique_id(int ioapic, int apic_id)
3998 {
3999         union IO_APIC_reg_00 reg_00;
4000         static physid_mask_t apic_id_map = PHYSID_MASK_NONE;
4001         physid_mask_t tmp;
4002         unsigned long flags;
4003         int i = 0;
4004
4005         /*
4006          * The P4 platform supports up to 256 APIC IDs on two separate APIC
4007          * buses (one for LAPICs, one for IOAPICs), where predecessors only
4008          * supports up to 16 on one shared APIC bus.
4009          *
4010          * TBD: Expand LAPIC/IOAPIC support on P4-class systems to take full
4011          *      advantage of new APIC bus architecture.
4012          */
4013
4014         if (physids_empty(apic_id_map))
4015                 apic->ioapic_phys_id_map(&phys_cpu_present_map, &apic_id_map);
4016
4017         raw_spin_lock_irqsave(&ioapic_lock, flags);
4018         reg_00.raw = io_apic_read(ioapic, 0);
4019         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
4020
4021         if (apic_id >= get_physical_broadcast()) {
4022                 printk(KERN_WARNING "IOAPIC[%d]: Invalid apic_id %d, trying "
4023                         "%d\n", ioapic, apic_id, reg_00.bits.ID);
4024                 apic_id = reg_00.bits.ID;
4025         }
4026
4027         /*
4028          * Every APIC in a system must have a unique ID or we get lots of nice
4029          * 'stuck on smp_invalidate_needed IPI wait' messages.
4030          */
4031         if (apic->check_apicid_used(&apic_id_map, apic_id)) {
4032
4033                 for (i = 0; i < get_physical_broadcast(); i++) {
4034                         if (!apic->check_apicid_used(&apic_id_map, i))
4035                                 break;
4036                 }
4037
4038                 if (i == get_physical_broadcast())
4039                         panic("Max apic_id exceeded!\n");
4040
4041                 printk(KERN_WARNING "IOAPIC[%d]: apic_id %d already used, "
4042                         "trying %d\n", ioapic, apic_id, i);
4043
4044                 apic_id = i;
4045         }
4046
4047         apic->apicid_to_cpu_present(apic_id, &tmp);
4048         physids_or(apic_id_map, apic_id_map, tmp);
4049
4050         if (reg_00.bits.ID != apic_id) {
4051                 reg_00.bits.ID = apic_id;
4052
4053                 raw_spin_lock_irqsave(&ioapic_lock, flags);
4054                 io_apic_write(ioapic, 0, reg_00.raw);
4055                 reg_00.raw = io_apic_read(ioapic, 0);
4056                 raw_spin_unlock_irqrestore(&ioapic_lock, flags);
4057
4058                 /* Sanity check */
4059                 if (reg_00.bits.ID != apic_id) {
4060                         printk("IOAPIC[%d]: Unable to change apic_id!\n", ioapic);
4061                         return -1;
4062                 }
4063         }
4064
4065         apic_printk(APIC_VERBOSE, KERN_INFO
4066                         "IOAPIC[%d]: Assigned apic_id %d\n", ioapic, apic_id);
4067
4068         return apic_id;
4069 }
4070 #endif
4071
4072 int __init io_apic_get_version(int ioapic)
4073 {
4074         union IO_APIC_reg_01    reg_01;
4075         unsigned long flags;
4076
4077         raw_spin_lock_irqsave(&ioapic_lock, flags);
4078         reg_01.raw = io_apic_read(ioapic, 1);
4079         raw_spin_unlock_irqrestore(&ioapic_lock, flags);
4080
4081         return reg_01.bits.version;
4082 }
4083
4084 int acpi_get_override_irq(int bus_irq, int *trigger, int *polarity)
4085 {
4086         int i;
4087
4088         if (skip_ioapic_setup)
4089                 return -1;
4090
4091         for (i = 0; i < mp_irq_entries; i++)
4092                 if (mp_irqs[i].irqtype == mp_INT &&
4093                     mp_irqs[i].srcbusirq == bus_irq)
4094                         break;
4095         if (i >= mp_irq_entries)
4096                 return -1;
4097
4098         *trigger = irq_trigger(i);
4099         *polarity = irq_polarity(i);
4100         return 0;
4101 }
4102
4103 /*
4104  * This function currently is only a helper for the i386 smp boot process where
4105  * we need to reprogram the ioredtbls to cater for the cpus which have come online
4106  * so mask in all cases should simply be apic->target_cpus()
4107  */
4108 #ifdef CONFIG_SMP
4109 void __init setup_ioapic_dest(void)
4110 {
4111         int pin, ioapic, irq, irq_entry;
4112         struct irq_desc *desc;
4113         const struct cpumask *mask;
4114
4115         if (skip_ioapic_setup == 1)
4116                 return;
4117
4118         for (ioapic = 0; ioapic < nr_ioapics; ioapic++)
4119         for (pin = 0; pin < nr_ioapic_registers[ioapic]; pin++) {
4120                 irq_entry = find_irq_entry(ioapic, pin, mp_INT);
4121                 if (irq_entry == -1)
4122                         continue;
4123                 irq = pin_2_irq(irq_entry, ioapic, pin);
4124
4125                 if ((ioapic > 0) && (irq > 16))
4126                         continue;
4127
4128                 desc = irq_to_desc(irq);
4129
4130                 /*
4131                  * Honour affinities which have been set in early boot
4132                  */
4133                 if (desc->status &
4134                     (IRQ_NO_BALANCING | IRQ_AFFINITY_SET))
4135                         mask = desc->affinity;
4136                 else
4137                         mask = apic->target_cpus();
4138
4139                 if (intr_remapping_enabled)
4140                         set_ir_ioapic_affinity_irq_desc(desc, mask);
4141                 else
4142                         set_ioapic_affinity_irq_desc(desc, mask);
4143         }
4144
4145 }
4146 #endif
4147
4148 #define IOAPIC_RESOURCE_NAME_SIZE 11
4149
4150 static struct resource *ioapic_resources;
4151
4152 static struct resource * __init ioapic_setup_resources(int nr_ioapics)
4153 {
4154         unsigned long n;
4155         struct resource *res;
4156         char *mem;
4157         int i;
4158
4159         if (nr_ioapics <= 0)
4160                 return NULL;
4161
4162         n = IOAPIC_RESOURCE_NAME_SIZE + sizeof(struct resource);
4163         n *= nr_ioapics;
4164
4165         mem = alloc_bootmem(n);
4166         res = (void *)mem;
4167
4168         mem += sizeof(struct resource) * nr_ioapics;
4169
4170         for (i = 0; i < nr_ioapics; i++) {
4171                 res[i].name = mem;
4172                 res[i].flags = IORESOURCE_MEM | IORESOURCE_BUSY;
4173                 snprintf(mem, IOAPIC_RESOURCE_NAME_SIZE, "IOAPIC %u", i);
4174                 mem += IOAPIC_RESOURCE_NAME_SIZE;
4175         }
4176
4177         ioapic_resources = res;
4178
4179         return res;
4180 }
4181
4182 void __init ioapic_init_mappings(void)
4183 {
4184         unsigned long ioapic_phys, idx = FIX_IO_APIC_BASE_0;
4185         struct resource *ioapic_res;
4186         int i;
4187
4188         ioapic_res = ioapic_setup_resources(nr_ioapics);
4189         for (i = 0; i < nr_ioapics; i++) {
4190                 if (smp_found_config) {
4191                         ioapic_phys = mp_ioapics[i].apicaddr;
4192 #ifdef CONFIG_X86_32
4193                         if (!ioapic_phys) {
4194                                 printk(KERN_ERR
4195                                        "WARNING: bogus zero IO-APIC "
4196                                        "address found in MPTABLE, "
4197                                        "disabling IO/APIC support!\n");
4198                                 smp_found_config = 0;
4199                                 skip_ioapic_setup = 1;
4200                                 goto fake_ioapic_page;
4201                         }
4202 #endif
4203                 } else {
4204 #ifdef CONFIG_X86_32
4205 fake_ioapic_page:
4206 #endif
4207                         ioapic_phys = (unsigned long)alloc_bootmem_pages(PAGE_SIZE);
4208                         ioapic_phys = __pa(ioapic_phys);
4209                 }
4210                 set_fixmap_nocache(idx, ioapic_phys);
4211                 apic_printk(APIC_VERBOSE, "mapped IOAPIC to %08lx (%08lx)\n",
4212                         __fix_to_virt(idx) + (ioapic_phys & ~PAGE_MASK),
4213                         ioapic_phys);
4214                 idx++;
4215
4216                 ioapic_res->start = ioapic_phys;
4217                 ioapic_res->end = ioapic_phys + IO_APIC_SLOT_SIZE - 1;
4218                 ioapic_res++;
4219         }
4220 }
4221
4222 void __init ioapic_insert_resources(void)
4223 {
4224         int i;
4225         struct resource *r = ioapic_resources;
4226
4227         if (!r) {
4228                 if (nr_ioapics > 0)
4229                         printk(KERN_ERR
4230                                 "IO APIC resources couldn't be allocated.\n");
4231                 return;
4232         }
4233
4234         for (i = 0; i < nr_ioapics; i++) {
4235                 insert_resource(&iomem_resource, r);
4236                 r++;
4237         }
4238 }
4239
4240 int mp_find_ioapic(int gsi)
4241 {
4242         int i = 0;
4243
4244         /* Find the IOAPIC that manages this GSI. */
4245         for (i = 0; i < nr_ioapics; i++) {
4246                 if ((gsi >= mp_gsi_routing[i].gsi_base)
4247                     && (gsi <= mp_gsi_routing[i].gsi_end))
4248                         return i;
4249         }
4250
4251         printk(KERN_ERR "ERROR: Unable to locate IOAPIC for GSI %d\n", gsi);
4252         return -1;
4253 }
4254
4255 int mp_find_ioapic_pin(int ioapic, int gsi)
4256 {
4257         if (WARN_ON(ioapic == -1))
4258                 return -1;
4259         if (WARN_ON(gsi > mp_gsi_routing[ioapic].gsi_end))
4260                 return -1;
4261
4262         return gsi - mp_gsi_routing[ioapic].gsi_base;
4263 }
4264
4265 static int bad_ioapic(unsigned long address)
4266 {
4267         if (nr_ioapics >= MAX_IO_APICS) {
4268                 printk(KERN_WARNING "WARING: Max # of I/O APICs (%d) exceeded "
4269                        "(found %d), skipping\n", MAX_IO_APICS, nr_ioapics);
4270                 return 1;
4271         }
4272         if (!address) {
4273                 printk(KERN_WARNING "WARNING: Bogus (zero) I/O APIC address"
4274                        " found in table, skipping!\n");
4275                 return 1;
4276         }
4277         return 0;
4278 }
4279
4280 void __init mp_register_ioapic(int id, u32 address, u32 gsi_base)
4281 {
4282         int idx = 0;
4283
4284         if (bad_ioapic(address))
4285                 return;
4286
4287         idx = nr_ioapics;
4288
4289         mp_ioapics[idx].type = MP_IOAPIC;
4290         mp_ioapics[idx].flags = MPC_APIC_USABLE;
4291         mp_ioapics[idx].apicaddr = address;
4292
4293         set_fixmap_nocache(FIX_IO_APIC_BASE_0 + idx, address);
4294         mp_ioapics[idx].apicid = io_apic_unique_id(id);
4295         mp_ioapics[idx].apicver = io_apic_get_version(idx);
4296
4297         /*
4298          * Build basic GSI lookup table to facilitate gsi->io_apic lookups
4299          * and to prevent reprogramming of IOAPIC pins (PCI GSIs).
4300          */
4301         mp_gsi_routing[idx].gsi_base = gsi_base;
4302         mp_gsi_routing[idx].gsi_end = gsi_base +
4303             io_apic_get_redir_entries(idx);
4304
4305         printk(KERN_INFO "IOAPIC[%d]: apic_id %d, version %d, address 0x%x, "
4306                "GSI %d-%d\n", idx, mp_ioapics[idx].apicid,
4307                mp_ioapics[idx].apicver, mp_ioapics[idx].apicaddr,
4308                mp_gsi_routing[idx].gsi_base, mp_gsi_routing[idx].gsi_end);
4309
4310         nr_ioapics++;
4311 }
4312
4313 /* Enable IOAPIC early just for system timer */
4314 void __init pre_init_apic_IRQ0(void)
4315 {
4316         struct irq_cfg *cfg;
4317         struct irq_desc *desc;
4318
4319         printk(KERN_INFO "Early APIC setup for system timer0\n");
4320 #ifndef CONFIG_SMP
4321         phys_cpu_present_map = physid_mask_of_physid(boot_cpu_physical_apicid);
4322 #endif
4323         desc = irq_to_desc_alloc_node(0, 0);
4324
4325         setup_local_APIC();
4326
4327         cfg = irq_cfg(0);
4328         add_pin_to_irq_node(cfg, 0, 0, 0);
4329         set_irq_chip_and_handler_name(0, &ioapic_chip, handle_edge_irq, "edge");
4330
4331         setup_IO_APIC_irq(0, 0, 0, desc, 0, 0);
4332 }