Merge commit 'v2.6.37-rc7' into perf/core
[linux-2.6.git] / arch / x86 / kernel / apic / apic.c
1 /*
2  *      Local APIC handling, local APIC timers
3  *
4  *      (c) 1999, 2000, 2009 Ingo Molnar <mingo@redhat.com>
5  *
6  *      Fixes
7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
8  *                                      thanks to Eric Gilmore
9  *                                      and Rolf G. Tews
10  *                                      for testing these extensively.
11  *      Maciej W. Rozycki       :       Various updates and fixes.
12  *      Mikael Pettersson       :       Power Management for UP-APIC.
13  *      Pavel Machek and
14  *      Mikael Pettersson       :       PM converted to driver model.
15  */
16
17 #include <linux/perf_event.h>
18 #include <linux/kernel_stat.h>
19 #include <linux/mc146818rtc.h>
20 #include <linux/acpi_pmtmr.h>
21 #include <linux/clockchips.h>
22 #include <linux/interrupt.h>
23 #include <linux/bootmem.h>
24 #include <linux/ftrace.h>
25 #include <linux/ioport.h>
26 #include <linux/module.h>
27 #include <linux/sysdev.h>
28 #include <linux/delay.h>
29 #include <linux/timex.h>
30 #include <linux/dmar.h>
31 #include <linux/init.h>
32 #include <linux/cpu.h>
33 #include <linux/dmi.h>
34 #include <linux/smp.h>
35 #include <linux/mm.h>
36
37 #include <asm/perf_event.h>
38 #include <asm/x86_init.h>
39 #include <asm/pgalloc.h>
40 #include <asm/atomic.h>
41 #include <asm/mpspec.h>
42 #include <asm/i8253.h>
43 #include <asm/i8259.h>
44 #include <asm/proto.h>
45 #include <asm/apic.h>
46 #include <asm/desc.h>
47 #include <asm/hpet.h>
48 #include <asm/idle.h>
49 #include <asm/mtrr.h>
50 #include <asm/smp.h>
51 #include <asm/mce.h>
52 #include <asm/kvm_para.h>
53 #include <asm/tsc.h>
54
55 unsigned int num_processors;
56
57 unsigned disabled_cpus __cpuinitdata;
58
59 /* Processor that is doing the boot up */
60 unsigned int boot_cpu_physical_apicid = -1U;
61
62 /*
63  * The highest APIC ID seen during enumeration.
64  */
65 unsigned int max_physical_apicid;
66
67 /*
68  * Bitmask of physically existing CPUs:
69  */
70 physid_mask_t phys_cpu_present_map;
71
72 /*
73  * Map cpu index to physical APIC ID
74  */
75 DEFINE_EARLY_PER_CPU(u16, x86_cpu_to_apicid, BAD_APICID);
76 DEFINE_EARLY_PER_CPU(u16, x86_bios_cpu_apicid, BAD_APICID);
77 EXPORT_EARLY_PER_CPU_SYMBOL(x86_cpu_to_apicid);
78 EXPORT_EARLY_PER_CPU_SYMBOL(x86_bios_cpu_apicid);
79
80 #ifdef CONFIG_X86_32
81 /*
82  * Knob to control our willingness to enable the local APIC.
83  *
84  * +1=force-enable
85  */
86 static int force_enable_local_apic;
87 /*
88  * APIC command line parameters
89  */
90 static int __init parse_lapic(char *arg)
91 {
92         force_enable_local_apic = 1;
93         return 0;
94 }
95 early_param("lapic", parse_lapic);
96 /* Local APIC was disabled by the BIOS and enabled by the kernel */
97 static int enabled_via_apicbase;
98
99 /*
100  * Handle interrupt mode configuration register (IMCR).
101  * This register controls whether the interrupt signals
102  * that reach the BSP come from the master PIC or from the
103  * local APIC. Before entering Symmetric I/O Mode, either
104  * the BIOS or the operating system must switch out of
105  * PIC Mode by changing the IMCR.
106  */
107 static inline void imcr_pic_to_apic(void)
108 {
109         /* select IMCR register */
110         outb(0x70, 0x22);
111         /* NMI and 8259 INTR go through APIC */
112         outb(0x01, 0x23);
113 }
114
115 static inline void imcr_apic_to_pic(void)
116 {
117         /* select IMCR register */
118         outb(0x70, 0x22);
119         /* NMI and 8259 INTR go directly to BSP */
120         outb(0x00, 0x23);
121 }
122 #endif
123
124 #ifdef CONFIG_X86_64
125 static int apic_calibrate_pmtmr __initdata;
126 static __init int setup_apicpmtimer(char *s)
127 {
128         apic_calibrate_pmtmr = 1;
129         notsc_setup(NULL);
130         return 0;
131 }
132 __setup("apicpmtimer", setup_apicpmtimer);
133 #endif
134
135 int x2apic_mode;
136 #ifdef CONFIG_X86_X2APIC
137 /* x2apic enabled before OS handover */
138 static int x2apic_preenabled;
139 static __init int setup_nox2apic(char *str)
140 {
141         if (x2apic_enabled()) {
142                 pr_warning("Bios already enabled x2apic, "
143                            "can't enforce nox2apic");
144                 return 0;
145         }
146
147         setup_clear_cpu_cap(X86_FEATURE_X2APIC);
148         return 0;
149 }
150 early_param("nox2apic", setup_nox2apic);
151 #endif
152
153 unsigned long mp_lapic_addr;
154 int disable_apic;
155 /* Disable local APIC timer from the kernel commandline or via dmi quirk */
156 static int disable_apic_timer __cpuinitdata;
157 /* Local APIC timer works in C2 */
158 int local_apic_timer_c2_ok;
159 EXPORT_SYMBOL_GPL(local_apic_timer_c2_ok);
160
161 int first_system_vector = 0xfe;
162
163 /*
164  * Debug level, exported for io_apic.c
165  */
166 unsigned int apic_verbosity;
167
168 int pic_mode;
169
170 /* Have we found an MP table */
171 int smp_found_config;
172
173 static struct resource lapic_resource = {
174         .name = "Local APIC",
175         .flags = IORESOURCE_MEM | IORESOURCE_BUSY,
176 };
177
178 static unsigned int calibration_result;
179
180 static int lapic_next_event(unsigned long delta,
181                             struct clock_event_device *evt);
182 static void lapic_timer_setup(enum clock_event_mode mode,
183                               struct clock_event_device *evt);
184 static void lapic_timer_broadcast(const struct cpumask *mask);
185 static void apic_pm_activate(void);
186
187 /*
188  * The local apic timer can be used for any function which is CPU local.
189  */
190 static struct clock_event_device lapic_clockevent = {
191         .name           = "lapic",
192         .features       = CLOCK_EVT_FEAT_PERIODIC | CLOCK_EVT_FEAT_ONESHOT
193                         | CLOCK_EVT_FEAT_C3STOP | CLOCK_EVT_FEAT_DUMMY,
194         .shift          = 32,
195         .set_mode       = lapic_timer_setup,
196         .set_next_event = lapic_next_event,
197         .broadcast      = lapic_timer_broadcast,
198         .rating         = 100,
199         .irq            = -1,
200 };
201 static DEFINE_PER_CPU(struct clock_event_device, lapic_events);
202
203 static unsigned long apic_phys;
204
205 /*
206  * Get the LAPIC version
207  */
208 static inline int lapic_get_version(void)
209 {
210         return GET_APIC_VERSION(apic_read(APIC_LVR));
211 }
212
213 /*
214  * Check, if the APIC is integrated or a separate chip
215  */
216 static inline int lapic_is_integrated(void)
217 {
218 #ifdef CONFIG_X86_64
219         return 1;
220 #else
221         return APIC_INTEGRATED(lapic_get_version());
222 #endif
223 }
224
225 /*
226  * Check, whether this is a modern or a first generation APIC
227  */
228 static int modern_apic(void)
229 {
230         /* AMD systems use old APIC versions, so check the CPU */
231         if (boot_cpu_data.x86_vendor == X86_VENDOR_AMD &&
232             boot_cpu_data.x86 >= 0xf)
233                 return 1;
234         return lapic_get_version() >= 0x14;
235 }
236
237 /*
238  * right after this call apic become NOOP driven
239  * so apic->write/read doesn't do anything
240  */
241 void apic_disable(void)
242 {
243         pr_info("APIC: switched to apic NOOP\n");
244         apic = &apic_noop;
245 }
246
247 void native_apic_wait_icr_idle(void)
248 {
249         while (apic_read(APIC_ICR) & APIC_ICR_BUSY)
250                 cpu_relax();
251 }
252
253 u32 native_safe_apic_wait_icr_idle(void)
254 {
255         u32 send_status;
256         int timeout;
257
258         timeout = 0;
259         do {
260                 send_status = apic_read(APIC_ICR) & APIC_ICR_BUSY;
261                 if (!send_status)
262                         break;
263                 udelay(100);
264         } while (timeout++ < 1000);
265
266         return send_status;
267 }
268
269 void native_apic_icr_write(u32 low, u32 id)
270 {
271         apic_write(APIC_ICR2, SET_APIC_DEST_FIELD(id));
272         apic_write(APIC_ICR, low);
273 }
274
275 u64 native_apic_icr_read(void)
276 {
277         u32 icr1, icr2;
278
279         icr2 = apic_read(APIC_ICR2);
280         icr1 = apic_read(APIC_ICR);
281
282         return icr1 | ((u64)icr2 << 32);
283 }
284
285 /**
286  * enable_NMI_through_LVT0 - enable NMI through local vector table 0
287  */
288 void __cpuinit enable_NMI_through_LVT0(void)
289 {
290         unsigned int v;
291
292         /* unmask and set to NMI */
293         v = APIC_DM_NMI;
294
295         /* Level triggered for 82489DX (32bit mode) */
296         if (!lapic_is_integrated())
297                 v |= APIC_LVT_LEVEL_TRIGGER;
298
299         apic_write(APIC_LVT0, v);
300 }
301
302 #ifdef CONFIG_X86_32
303 /**
304  * get_physical_broadcast - Get number of physical broadcast IDs
305  */
306 int get_physical_broadcast(void)
307 {
308         return modern_apic() ? 0xff : 0xf;
309 }
310 #endif
311
312 /**
313  * lapic_get_maxlvt - get the maximum number of local vector table entries
314  */
315 int lapic_get_maxlvt(void)
316 {
317         unsigned int v;
318
319         v = apic_read(APIC_LVR);
320         /*
321          * - we always have APIC integrated on 64bit mode
322          * - 82489DXs do not report # of LVT entries
323          */
324         return APIC_INTEGRATED(GET_APIC_VERSION(v)) ? GET_APIC_MAXLVT(v) : 2;
325 }
326
327 /*
328  * Local APIC timer
329  */
330
331 /* Clock divisor */
332 #define APIC_DIVISOR 16
333
334 /*
335  * This function sets up the local APIC timer, with a timeout of
336  * 'clocks' APIC bus clock. During calibration we actually call
337  * this function twice on the boot CPU, once with a bogus timeout
338  * value, second time for real. The other (noncalibrating) CPUs
339  * call this function only once, with the real, calibrated value.
340  *
341  * We do reads before writes even if unnecessary, to get around the
342  * P5 APIC double write bug.
343  */
344 static void __setup_APIC_LVTT(unsigned int clocks, int oneshot, int irqen)
345 {
346         unsigned int lvtt_value, tmp_value;
347
348         lvtt_value = LOCAL_TIMER_VECTOR;
349         if (!oneshot)
350                 lvtt_value |= APIC_LVT_TIMER_PERIODIC;
351         if (!lapic_is_integrated())
352                 lvtt_value |= SET_APIC_TIMER_BASE(APIC_TIMER_BASE_DIV);
353
354         if (!irqen)
355                 lvtt_value |= APIC_LVT_MASKED;
356
357         apic_write(APIC_LVTT, lvtt_value);
358
359         /*
360          * Divide PICLK by 16
361          */
362         tmp_value = apic_read(APIC_TDCR);
363         apic_write(APIC_TDCR,
364                 (tmp_value & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE)) |
365                 APIC_TDR_DIV_16);
366
367         if (!oneshot)
368                 apic_write(APIC_TMICT, clocks / APIC_DIVISOR);
369 }
370
371 /*
372  * Setup extended LVT, AMD specific
373  *
374  * Software should use the LVT offsets the BIOS provides.  The offsets
375  * are determined by the subsystems using it like those for MCE
376  * threshold or IBS.  On K8 only offset 0 (APIC500) and MCE interrupts
377  * are supported. Beginning with family 10h at least 4 offsets are
378  * available.
379  *
380  * Since the offsets must be consistent for all cores, we keep track
381  * of the LVT offsets in software and reserve the offset for the same
382  * vector also to be used on other cores. An offset is freed by
383  * setting the entry to APIC_EILVT_MASKED.
384  *
385  * If the BIOS is right, there should be no conflicts. Otherwise a
386  * "[Firmware Bug]: ..." error message is generated. However, if
387  * software does not properly determines the offsets, it is not
388  * necessarily a BIOS bug.
389  */
390
391 static atomic_t eilvt_offsets[APIC_EILVT_NR_MAX];
392
393 static inline int eilvt_entry_is_changeable(unsigned int old, unsigned int new)
394 {
395         return (old & APIC_EILVT_MASKED)
396                 || (new == APIC_EILVT_MASKED)
397                 || ((new & ~APIC_EILVT_MASKED) == old);
398 }
399
400 static unsigned int reserve_eilvt_offset(int offset, unsigned int new)
401 {
402         unsigned int rsvd;                      /* 0: uninitialized */
403
404         if (offset >= APIC_EILVT_NR_MAX)
405                 return ~0;
406
407         rsvd = atomic_read(&eilvt_offsets[offset]) & ~APIC_EILVT_MASKED;
408         do {
409                 if (rsvd &&
410                     !eilvt_entry_is_changeable(rsvd, new))
411                         /* may not change if vectors are different */
412                         return rsvd;
413                 rsvd = atomic_cmpxchg(&eilvt_offsets[offset], rsvd, new);
414         } while (rsvd != new);
415
416         return new;
417 }
418
419 /*
420  * If mask=1, the LVT entry does not generate interrupts while mask=0
421  * enables the vector. See also the BKDGs.
422  */
423
424 int setup_APIC_eilvt(u8 offset, u8 vector, u8 msg_type, u8 mask)
425 {
426         unsigned long reg = APIC_EILVTn(offset);
427         unsigned int new, old, reserved;
428
429         new = (mask << 16) | (msg_type << 8) | vector;
430         old = apic_read(reg);
431         reserved = reserve_eilvt_offset(offset, new);
432
433         if (reserved != new) {
434                 pr_err(FW_BUG "cpu %d, try to setup vector 0x%x, but "
435                        "vector 0x%x was already reserved by another core, "
436                        "APIC%lX=0x%x\n",
437                        smp_processor_id(), new, reserved, reg, old);
438                 return -EINVAL;
439         }
440
441         if (!eilvt_entry_is_changeable(old, new)) {
442                 pr_err(FW_BUG "cpu %d, try to setup vector 0x%x but "
443                        "register already in use, APIC%lX=0x%x\n",
444                        smp_processor_id(), new, reg, old);
445                 return -EBUSY;
446         }
447
448         apic_write(reg, new);
449
450         return 0;
451 }
452 EXPORT_SYMBOL_GPL(setup_APIC_eilvt);
453
454 /*
455  * Program the next event, relative to now
456  */
457 static int lapic_next_event(unsigned long delta,
458                             struct clock_event_device *evt)
459 {
460         apic_write(APIC_TMICT, delta);
461         return 0;
462 }
463
464 /*
465  * Setup the lapic timer in periodic or oneshot mode
466  */
467 static void lapic_timer_setup(enum clock_event_mode mode,
468                               struct clock_event_device *evt)
469 {
470         unsigned long flags;
471         unsigned int v;
472
473         /* Lapic used as dummy for broadcast ? */
474         if (evt->features & CLOCK_EVT_FEAT_DUMMY)
475                 return;
476
477         local_irq_save(flags);
478
479         switch (mode) {
480         case CLOCK_EVT_MODE_PERIODIC:
481         case CLOCK_EVT_MODE_ONESHOT:
482                 __setup_APIC_LVTT(calibration_result,
483                                   mode != CLOCK_EVT_MODE_PERIODIC, 1);
484                 break;
485         case CLOCK_EVT_MODE_UNUSED:
486         case CLOCK_EVT_MODE_SHUTDOWN:
487                 v = apic_read(APIC_LVTT);
488                 v |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
489                 apic_write(APIC_LVTT, v);
490                 apic_write(APIC_TMICT, 0);
491                 break;
492         case CLOCK_EVT_MODE_RESUME:
493                 /* Nothing to do here */
494                 break;
495         }
496
497         local_irq_restore(flags);
498 }
499
500 /*
501  * Local APIC timer broadcast function
502  */
503 static void lapic_timer_broadcast(const struct cpumask *mask)
504 {
505 #ifdef CONFIG_SMP
506         apic->send_IPI_mask(mask, LOCAL_TIMER_VECTOR);
507 #endif
508 }
509
510 /*
511  * Setup the local APIC timer for this CPU. Copy the initialized values
512  * of the boot CPU and register the clock event in the framework.
513  */
514 static void __cpuinit setup_APIC_timer(void)
515 {
516         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
517
518         if (cpu_has(&current_cpu_data, X86_FEATURE_ARAT)) {
519                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_C3STOP;
520                 /* Make LAPIC timer preferrable over percpu HPET */
521                 lapic_clockevent.rating = 150;
522         }
523
524         memcpy(levt, &lapic_clockevent, sizeof(*levt));
525         levt->cpumask = cpumask_of(smp_processor_id());
526
527         clockevents_register_device(levt);
528 }
529
530 /*
531  * In this functions we calibrate APIC bus clocks to the external timer.
532  *
533  * We want to do the calibration only once since we want to have local timer
534  * irqs syncron. CPUs connected by the same APIC bus have the very same bus
535  * frequency.
536  *
537  * This was previously done by reading the PIT/HPET and waiting for a wrap
538  * around to find out, that a tick has elapsed. I have a box, where the PIT
539  * readout is broken, so it never gets out of the wait loop again. This was
540  * also reported by others.
541  *
542  * Monitoring the jiffies value is inaccurate and the clockevents
543  * infrastructure allows us to do a simple substitution of the interrupt
544  * handler.
545  *
546  * The calibration routine also uses the pm_timer when possible, as the PIT
547  * happens to run way too slow (factor 2.3 on my VAIO CoreDuo, which goes
548  * back to normal later in the boot process).
549  */
550
551 #define LAPIC_CAL_LOOPS         (HZ/10)
552
553 static __initdata int lapic_cal_loops = -1;
554 static __initdata long lapic_cal_t1, lapic_cal_t2;
555 static __initdata unsigned long long lapic_cal_tsc1, lapic_cal_tsc2;
556 static __initdata unsigned long lapic_cal_pm1, lapic_cal_pm2;
557 static __initdata unsigned long lapic_cal_j1, lapic_cal_j2;
558
559 /*
560  * Temporary interrupt handler.
561  */
562 static void __init lapic_cal_handler(struct clock_event_device *dev)
563 {
564         unsigned long long tsc = 0;
565         long tapic = apic_read(APIC_TMCCT);
566         unsigned long pm = acpi_pm_read_early();
567
568         if (cpu_has_tsc)
569                 rdtscll(tsc);
570
571         switch (lapic_cal_loops++) {
572         case 0:
573                 lapic_cal_t1 = tapic;
574                 lapic_cal_tsc1 = tsc;
575                 lapic_cal_pm1 = pm;
576                 lapic_cal_j1 = jiffies;
577                 break;
578
579         case LAPIC_CAL_LOOPS:
580                 lapic_cal_t2 = tapic;
581                 lapic_cal_tsc2 = tsc;
582                 if (pm < lapic_cal_pm1)
583                         pm += ACPI_PM_OVRRUN;
584                 lapic_cal_pm2 = pm;
585                 lapic_cal_j2 = jiffies;
586                 break;
587         }
588 }
589
590 static int __init
591 calibrate_by_pmtimer(long deltapm, long *delta, long *deltatsc)
592 {
593         const long pm_100ms = PMTMR_TICKS_PER_SEC / 10;
594         const long pm_thresh = pm_100ms / 100;
595         unsigned long mult;
596         u64 res;
597
598 #ifndef CONFIG_X86_PM_TIMER
599         return -1;
600 #endif
601
602         apic_printk(APIC_VERBOSE, "... PM-Timer delta = %ld\n", deltapm);
603
604         /* Check, if the PM timer is available */
605         if (!deltapm)
606                 return -1;
607
608         mult = clocksource_hz2mult(PMTMR_TICKS_PER_SEC, 22);
609
610         if (deltapm > (pm_100ms - pm_thresh) &&
611             deltapm < (pm_100ms + pm_thresh)) {
612                 apic_printk(APIC_VERBOSE, "... PM-Timer result ok\n");
613                 return 0;
614         }
615
616         res = (((u64)deltapm) *  mult) >> 22;
617         do_div(res, 1000000);
618         pr_warning("APIC calibration not consistent "
619                    "with PM-Timer: %ldms instead of 100ms\n",(long)res);
620
621         /* Correct the lapic counter value */
622         res = (((u64)(*delta)) * pm_100ms);
623         do_div(res, deltapm);
624         pr_info("APIC delta adjusted to PM-Timer: "
625                 "%lu (%ld)\n", (unsigned long)res, *delta);
626         *delta = (long)res;
627
628         /* Correct the tsc counter value */
629         if (cpu_has_tsc) {
630                 res = (((u64)(*deltatsc)) * pm_100ms);
631                 do_div(res, deltapm);
632                 apic_printk(APIC_VERBOSE, "TSC delta adjusted to "
633                                           "PM-Timer: %lu (%ld)\n",
634                                         (unsigned long)res, *deltatsc);
635                 *deltatsc = (long)res;
636         }
637
638         return 0;
639 }
640
641 static int __init calibrate_APIC_clock(void)
642 {
643         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
644         void (*real_handler)(struct clock_event_device *dev);
645         unsigned long deltaj;
646         long delta, deltatsc;
647         int pm_referenced = 0;
648
649         local_irq_disable();
650
651         /* Replace the global interrupt handler */
652         real_handler = global_clock_event->event_handler;
653         global_clock_event->event_handler = lapic_cal_handler;
654
655         /*
656          * Setup the APIC counter to maximum. There is no way the lapic
657          * can underflow in the 100ms detection time frame
658          */
659         __setup_APIC_LVTT(0xffffffff, 0, 0);
660
661         /* Let the interrupts run */
662         local_irq_enable();
663
664         while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
665                 cpu_relax();
666
667         local_irq_disable();
668
669         /* Restore the real event handler */
670         global_clock_event->event_handler = real_handler;
671
672         /* Build delta t1-t2 as apic timer counts down */
673         delta = lapic_cal_t1 - lapic_cal_t2;
674         apic_printk(APIC_VERBOSE, "... lapic delta = %ld\n", delta);
675
676         deltatsc = (long)(lapic_cal_tsc2 - lapic_cal_tsc1);
677
678         /* we trust the PM based calibration if possible */
679         pm_referenced = !calibrate_by_pmtimer(lapic_cal_pm2 - lapic_cal_pm1,
680                                         &delta, &deltatsc);
681
682         /* Calculate the scaled math multiplication factor */
683         lapic_clockevent.mult = div_sc(delta, TICK_NSEC * LAPIC_CAL_LOOPS,
684                                        lapic_clockevent.shift);
685         lapic_clockevent.max_delta_ns =
686                 clockevent_delta2ns(0x7FFFFF, &lapic_clockevent);
687         lapic_clockevent.min_delta_ns =
688                 clockevent_delta2ns(0xF, &lapic_clockevent);
689
690         calibration_result = (delta * APIC_DIVISOR) / LAPIC_CAL_LOOPS;
691
692         apic_printk(APIC_VERBOSE, "..... delta %ld\n", delta);
693         apic_printk(APIC_VERBOSE, "..... mult: %u\n", lapic_clockevent.mult);
694         apic_printk(APIC_VERBOSE, "..... calibration result: %u\n",
695                     calibration_result);
696
697         if (cpu_has_tsc) {
698                 apic_printk(APIC_VERBOSE, "..... CPU clock speed is "
699                             "%ld.%04ld MHz.\n",
700                             (deltatsc / LAPIC_CAL_LOOPS) / (1000000 / HZ),
701                             (deltatsc / LAPIC_CAL_LOOPS) % (1000000 / HZ));
702         }
703
704         apic_printk(APIC_VERBOSE, "..... host bus clock speed is "
705                     "%u.%04u MHz.\n",
706                     calibration_result / (1000000 / HZ),
707                     calibration_result % (1000000 / HZ));
708
709         /*
710          * Do a sanity check on the APIC calibration result
711          */
712         if (calibration_result < (1000000 / HZ)) {
713                 local_irq_enable();
714                 pr_warning("APIC frequency too slow, disabling apic timer\n");
715                 return -1;
716         }
717
718         levt->features &= ~CLOCK_EVT_FEAT_DUMMY;
719
720         /*
721          * PM timer calibration failed or not turned on
722          * so lets try APIC timer based calibration
723          */
724         if (!pm_referenced) {
725                 apic_printk(APIC_VERBOSE, "... verify APIC timer\n");
726
727                 /*
728                  * Setup the apic timer manually
729                  */
730                 levt->event_handler = lapic_cal_handler;
731                 lapic_timer_setup(CLOCK_EVT_MODE_PERIODIC, levt);
732                 lapic_cal_loops = -1;
733
734                 /* Let the interrupts run */
735                 local_irq_enable();
736
737                 while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
738                         cpu_relax();
739
740                 /* Stop the lapic timer */
741                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, levt);
742
743                 /* Jiffies delta */
744                 deltaj = lapic_cal_j2 - lapic_cal_j1;
745                 apic_printk(APIC_VERBOSE, "... jiffies delta = %lu\n", deltaj);
746
747                 /* Check, if the jiffies result is consistent */
748                 if (deltaj >= LAPIC_CAL_LOOPS-2 && deltaj <= LAPIC_CAL_LOOPS+2)
749                         apic_printk(APIC_VERBOSE, "... jiffies result ok\n");
750                 else
751                         levt->features |= CLOCK_EVT_FEAT_DUMMY;
752         } else
753                 local_irq_enable();
754
755         if (levt->features & CLOCK_EVT_FEAT_DUMMY) {
756                 pr_warning("APIC timer disabled due to verification failure\n");
757                         return -1;
758         }
759
760         return 0;
761 }
762
763 /*
764  * Setup the boot APIC
765  *
766  * Calibrate and verify the result.
767  */
768 void __init setup_boot_APIC_clock(void)
769 {
770         /*
771          * The local apic timer can be disabled via the kernel
772          * commandline or from the CPU detection code. Register the lapic
773          * timer as a dummy clock event source on SMP systems, so the
774          * broadcast mechanism is used. On UP systems simply ignore it.
775          */
776         if (disable_apic_timer) {
777                 pr_info("Disabling APIC timer\n");
778                 /* No broadcast on UP ! */
779                 if (num_possible_cpus() > 1) {
780                         lapic_clockevent.mult = 1;
781                         setup_APIC_timer();
782                 }
783                 return;
784         }
785
786         apic_printk(APIC_VERBOSE, "Using local APIC timer interrupts.\n"
787                     "calibrating APIC timer ...\n");
788
789         if (calibrate_APIC_clock()) {
790                 /* No broadcast on UP ! */
791                 if (num_possible_cpus() > 1)
792                         setup_APIC_timer();
793                 return;
794         }
795
796         /*
797          * If nmi_watchdog is set to IO_APIC, we need the
798          * PIT/HPET going.  Otherwise register lapic as a dummy
799          * device.
800          */
801         lapic_clockevent.features &= ~CLOCK_EVT_FEAT_DUMMY;
802
803         /* Setup the lapic or request the broadcast */
804         setup_APIC_timer();
805 }
806
807 void __cpuinit setup_secondary_APIC_clock(void)
808 {
809         setup_APIC_timer();
810 }
811
812 /*
813  * The guts of the apic timer interrupt
814  */
815 static void local_apic_timer_interrupt(void)
816 {
817         int cpu = smp_processor_id();
818         struct clock_event_device *evt = &per_cpu(lapic_events, cpu);
819
820         /*
821          * Normally we should not be here till LAPIC has been initialized but
822          * in some cases like kdump, its possible that there is a pending LAPIC
823          * timer interrupt from previous kernel's context and is delivered in
824          * new kernel the moment interrupts are enabled.
825          *
826          * Interrupts are enabled early and LAPIC is setup much later, hence
827          * its possible that when we get here evt->event_handler is NULL.
828          * Check for event_handler being NULL and discard the interrupt as
829          * spurious.
830          */
831         if (!evt->event_handler) {
832                 pr_warning("Spurious LAPIC timer interrupt on cpu %d\n", cpu);
833                 /* Switch it off */
834                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, evt);
835                 return;
836         }
837
838         /*
839          * the NMI deadlock-detector uses this.
840          */
841         inc_irq_stat(apic_timer_irqs);
842
843         evt->event_handler(evt);
844 }
845
846 /*
847  * Local APIC timer interrupt. This is the most natural way for doing
848  * local interrupts, but local timer interrupts can be emulated by
849  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
850  *
851  * [ if a single-CPU system runs an SMP kernel then we call the local
852  *   interrupt as well. Thus we cannot inline the local irq ... ]
853  */
854 void __irq_entry smp_apic_timer_interrupt(struct pt_regs *regs)
855 {
856         struct pt_regs *old_regs = set_irq_regs(regs);
857
858         /*
859          * NOTE! We'd better ACK the irq immediately,
860          * because timer handling can be slow.
861          */
862         ack_APIC_irq();
863         /*
864          * update_process_times() expects us to have done irq_enter().
865          * Besides, if we don't timer interrupts ignore the global
866          * interrupt lock, which is the WrongThing (tm) to do.
867          */
868         exit_idle();
869         irq_enter();
870         local_apic_timer_interrupt();
871         irq_exit();
872
873         set_irq_regs(old_regs);
874 }
875
876 int setup_profiling_timer(unsigned int multiplier)
877 {
878         return -EINVAL;
879 }
880
881 /*
882  * Local APIC start and shutdown
883  */
884
885 /**
886  * clear_local_APIC - shutdown the local APIC
887  *
888  * This is called, when a CPU is disabled and before rebooting, so the state of
889  * the local APIC has no dangling leftovers. Also used to cleanout any BIOS
890  * leftovers during boot.
891  */
892 void clear_local_APIC(void)
893 {
894         int maxlvt;
895         u32 v;
896
897         /* APIC hasn't been mapped yet */
898         if (!x2apic_mode && !apic_phys)
899                 return;
900
901         maxlvt = lapic_get_maxlvt();
902         /*
903          * Masking an LVT entry can trigger a local APIC error
904          * if the vector is zero. Mask LVTERR first to prevent this.
905          */
906         if (maxlvt >= 3) {
907                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
908                 apic_write(APIC_LVTERR, v | APIC_LVT_MASKED);
909         }
910         /*
911          * Careful: we have to set masks only first to deassert
912          * any level-triggered sources.
913          */
914         v = apic_read(APIC_LVTT);
915         apic_write(APIC_LVTT, v | APIC_LVT_MASKED);
916         v = apic_read(APIC_LVT0);
917         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
918         v = apic_read(APIC_LVT1);
919         apic_write(APIC_LVT1, v | APIC_LVT_MASKED);
920         if (maxlvt >= 4) {
921                 v = apic_read(APIC_LVTPC);
922                 apic_write(APIC_LVTPC, v | APIC_LVT_MASKED);
923         }
924
925         /* lets not touch this if we didn't frob it */
926 #ifdef CONFIG_X86_THERMAL_VECTOR
927         if (maxlvt >= 5) {
928                 v = apic_read(APIC_LVTTHMR);
929                 apic_write(APIC_LVTTHMR, v | APIC_LVT_MASKED);
930         }
931 #endif
932 #ifdef CONFIG_X86_MCE_INTEL
933         if (maxlvt >= 6) {
934                 v = apic_read(APIC_LVTCMCI);
935                 if (!(v & APIC_LVT_MASKED))
936                         apic_write(APIC_LVTCMCI, v | APIC_LVT_MASKED);
937         }
938 #endif
939
940         /*
941          * Clean APIC state for other OSs:
942          */
943         apic_write(APIC_LVTT, APIC_LVT_MASKED);
944         apic_write(APIC_LVT0, APIC_LVT_MASKED);
945         apic_write(APIC_LVT1, APIC_LVT_MASKED);
946         if (maxlvt >= 3)
947                 apic_write(APIC_LVTERR, APIC_LVT_MASKED);
948         if (maxlvt >= 4)
949                 apic_write(APIC_LVTPC, APIC_LVT_MASKED);
950
951         /* Integrated APIC (!82489DX) ? */
952         if (lapic_is_integrated()) {
953                 if (maxlvt > 3)
954                         /* Clear ESR due to Pentium errata 3AP and 11AP */
955                         apic_write(APIC_ESR, 0);
956                 apic_read(APIC_ESR);
957         }
958 }
959
960 /**
961  * disable_local_APIC - clear and disable the local APIC
962  */
963 void disable_local_APIC(void)
964 {
965         unsigned int value;
966
967         /* APIC hasn't been mapped yet */
968         if (!x2apic_mode && !apic_phys)
969                 return;
970
971         clear_local_APIC();
972
973         /*
974          * Disable APIC (implies clearing of registers
975          * for 82489DX!).
976          */
977         value = apic_read(APIC_SPIV);
978         value &= ~APIC_SPIV_APIC_ENABLED;
979         apic_write(APIC_SPIV, value);
980
981 #ifdef CONFIG_X86_32
982         /*
983          * When LAPIC was disabled by the BIOS and enabled by the kernel,
984          * restore the disabled state.
985          */
986         if (enabled_via_apicbase) {
987                 unsigned int l, h;
988
989                 rdmsr(MSR_IA32_APICBASE, l, h);
990                 l &= ~MSR_IA32_APICBASE_ENABLE;
991                 wrmsr(MSR_IA32_APICBASE, l, h);
992         }
993 #endif
994 }
995
996 /*
997  * If Linux enabled the LAPIC against the BIOS default disable it down before
998  * re-entering the BIOS on shutdown.  Otherwise the BIOS may get confused and
999  * not power-off.  Additionally clear all LVT entries before disable_local_APIC
1000  * for the case where Linux didn't enable the LAPIC.
1001  */
1002 void lapic_shutdown(void)
1003 {
1004         unsigned long flags;
1005
1006         if (!cpu_has_apic && !apic_from_smp_config())
1007                 return;
1008
1009         local_irq_save(flags);
1010
1011 #ifdef CONFIG_X86_32
1012         if (!enabled_via_apicbase)
1013                 clear_local_APIC();
1014         else
1015 #endif
1016                 disable_local_APIC();
1017
1018
1019         local_irq_restore(flags);
1020 }
1021
1022 /*
1023  * This is to verify that we're looking at a real local APIC.
1024  * Check these against your board if the CPUs aren't getting
1025  * started for no apparent reason.
1026  */
1027 int __init verify_local_APIC(void)
1028 {
1029         unsigned int reg0, reg1;
1030
1031         /*
1032          * The version register is read-only in a real APIC.
1033          */
1034         reg0 = apic_read(APIC_LVR);
1035         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg0);
1036         apic_write(APIC_LVR, reg0 ^ APIC_LVR_MASK);
1037         reg1 = apic_read(APIC_LVR);
1038         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg1);
1039
1040         /*
1041          * The two version reads above should print the same
1042          * numbers.  If the second one is different, then we
1043          * poke at a non-APIC.
1044          */
1045         if (reg1 != reg0)
1046                 return 0;
1047
1048         /*
1049          * Check if the version looks reasonably.
1050          */
1051         reg1 = GET_APIC_VERSION(reg0);
1052         if (reg1 == 0x00 || reg1 == 0xff)
1053                 return 0;
1054         reg1 = lapic_get_maxlvt();
1055         if (reg1 < 0x02 || reg1 == 0xff)
1056                 return 0;
1057
1058         /*
1059          * The ID register is read/write in a real APIC.
1060          */
1061         reg0 = apic_read(APIC_ID);
1062         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg0);
1063         apic_write(APIC_ID, reg0 ^ apic->apic_id_mask);
1064         reg1 = apic_read(APIC_ID);
1065         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg1);
1066         apic_write(APIC_ID, reg0);
1067         if (reg1 != (reg0 ^ apic->apic_id_mask))
1068                 return 0;
1069
1070         /*
1071          * The next two are just to see if we have sane values.
1072          * They're only really relevant if we're in Virtual Wire
1073          * compatibility mode, but most boxes are anymore.
1074          */
1075         reg0 = apic_read(APIC_LVT0);
1076         apic_printk(APIC_DEBUG, "Getting LVT0: %x\n", reg0);
1077         reg1 = apic_read(APIC_LVT1);
1078         apic_printk(APIC_DEBUG, "Getting LVT1: %x\n", reg1);
1079
1080         return 1;
1081 }
1082
1083 /**
1084  * sync_Arb_IDs - synchronize APIC bus arbitration IDs
1085  */
1086 void __init sync_Arb_IDs(void)
1087 {
1088         /*
1089          * Unsupported on P4 - see Intel Dev. Manual Vol. 3, Ch. 8.6.1 And not
1090          * needed on AMD.
1091          */
1092         if (modern_apic() || boot_cpu_data.x86_vendor == X86_VENDOR_AMD)
1093                 return;
1094
1095         /*
1096          * Wait for idle.
1097          */
1098         apic_wait_icr_idle();
1099
1100         apic_printk(APIC_DEBUG, "Synchronizing Arb IDs.\n");
1101         apic_write(APIC_ICR, APIC_DEST_ALLINC |
1102                         APIC_INT_LEVELTRIG | APIC_DM_INIT);
1103 }
1104
1105 /*
1106  * An initial setup of the virtual wire mode.
1107  */
1108 void __init init_bsp_APIC(void)
1109 {
1110         unsigned int value;
1111
1112         /*
1113          * Don't do the setup now if we have a SMP BIOS as the
1114          * through-I/O-APIC virtual wire mode might be active.
1115          */
1116         if (smp_found_config || !cpu_has_apic)
1117                 return;
1118
1119         /*
1120          * Do not trust the local APIC being empty at bootup.
1121          */
1122         clear_local_APIC();
1123
1124         /*
1125          * Enable APIC.
1126          */
1127         value = apic_read(APIC_SPIV);
1128         value &= ~APIC_VECTOR_MASK;
1129         value |= APIC_SPIV_APIC_ENABLED;
1130
1131 #ifdef CONFIG_X86_32
1132         /* This bit is reserved on P4/Xeon and should be cleared */
1133         if ((boot_cpu_data.x86_vendor == X86_VENDOR_INTEL) &&
1134             (boot_cpu_data.x86 == 15))
1135                 value &= ~APIC_SPIV_FOCUS_DISABLED;
1136         else
1137 #endif
1138                 value |= APIC_SPIV_FOCUS_DISABLED;
1139         value |= SPURIOUS_APIC_VECTOR;
1140         apic_write(APIC_SPIV, value);
1141
1142         /*
1143          * Set up the virtual wire mode.
1144          */
1145         apic_write(APIC_LVT0, APIC_DM_EXTINT);
1146         value = APIC_DM_NMI;
1147         if (!lapic_is_integrated())             /* 82489DX */
1148                 value |= APIC_LVT_LEVEL_TRIGGER;
1149         apic_write(APIC_LVT1, value);
1150 }
1151
1152 static void __cpuinit lapic_setup_esr(void)
1153 {
1154         unsigned int oldvalue, value, maxlvt;
1155
1156         if (!lapic_is_integrated()) {
1157                 pr_info("No ESR for 82489DX.\n");
1158                 return;
1159         }
1160
1161         if (apic->disable_esr) {
1162                 /*
1163                  * Something untraceable is creating bad interrupts on
1164                  * secondary quads ... for the moment, just leave the
1165                  * ESR disabled - we can't do anything useful with the
1166                  * errors anyway - mbligh
1167                  */
1168                 pr_info("Leaving ESR disabled.\n");
1169                 return;
1170         }
1171
1172         maxlvt = lapic_get_maxlvt();
1173         if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
1174                 apic_write(APIC_ESR, 0);
1175         oldvalue = apic_read(APIC_ESR);
1176
1177         /* enables sending errors */
1178         value = ERROR_APIC_VECTOR;
1179         apic_write(APIC_LVTERR, value);
1180
1181         /*
1182          * spec says clear errors after enabling vector.
1183          */
1184         if (maxlvt > 3)
1185                 apic_write(APIC_ESR, 0);
1186         value = apic_read(APIC_ESR);
1187         if (value != oldvalue)
1188                 apic_printk(APIC_VERBOSE, "ESR value before enabling "
1189                         "vector: 0x%08x  after: 0x%08x\n",
1190                         oldvalue, value);
1191 }
1192
1193
1194 /**
1195  * setup_local_APIC - setup the local APIC
1196  */
1197 void __cpuinit setup_local_APIC(void)
1198 {
1199         unsigned int value, queued;
1200         int i, j, acked = 0;
1201         unsigned long long tsc = 0, ntsc;
1202         long long max_loops = cpu_khz;
1203
1204         if (cpu_has_tsc)
1205                 rdtscll(tsc);
1206
1207         if (disable_apic) {
1208                 arch_disable_smp_support();
1209                 return;
1210         }
1211
1212 #ifdef CONFIG_X86_32
1213         /* Pound the ESR really hard over the head with a big hammer - mbligh */
1214         if (lapic_is_integrated() && apic->disable_esr) {
1215                 apic_write(APIC_ESR, 0);
1216                 apic_write(APIC_ESR, 0);
1217                 apic_write(APIC_ESR, 0);
1218                 apic_write(APIC_ESR, 0);
1219         }
1220 #endif
1221         perf_events_lapic_init();
1222
1223         preempt_disable();
1224
1225         /*
1226          * Double-check whether this APIC is really registered.
1227          * This is meaningless in clustered apic mode, so we skip it.
1228          */
1229         BUG_ON(!apic->apic_id_registered());
1230
1231         /*
1232          * Intel recommends to set DFR, LDR and TPR before enabling
1233          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
1234          * document number 292116).  So here it goes...
1235          */
1236         apic->init_apic_ldr();
1237
1238         /*
1239          * Set Task Priority to 'accept all'. We never change this
1240          * later on.
1241          */
1242         value = apic_read(APIC_TASKPRI);
1243         value &= ~APIC_TPRI_MASK;
1244         apic_write(APIC_TASKPRI, value);
1245
1246         /*
1247          * After a crash, we no longer service the interrupts and a pending
1248          * interrupt from previous kernel might still have ISR bit set.
1249          *
1250          * Most probably by now CPU has serviced that pending interrupt and
1251          * it might not have done the ack_APIC_irq() because it thought,
1252          * interrupt came from i8259 as ExtInt. LAPIC did not get EOI so it
1253          * does not clear the ISR bit and cpu thinks it has already serivced
1254          * the interrupt. Hence a vector might get locked. It was noticed
1255          * for timer irq (vector 0x31). Issue an extra EOI to clear ISR.
1256          */
1257         do {
1258                 queued = 0;
1259                 for (i = APIC_ISR_NR - 1; i >= 0; i--)
1260                         queued |= apic_read(APIC_IRR + i*0x10);
1261
1262                 for (i = APIC_ISR_NR - 1; i >= 0; i--) {
1263                         value = apic_read(APIC_ISR + i*0x10);
1264                         for (j = 31; j >= 0; j--) {
1265                                 if (value & (1<<j)) {
1266                                         ack_APIC_irq();
1267                                         acked++;
1268                                 }
1269                         }
1270                 }
1271                 if (acked > 256) {
1272                         printk(KERN_ERR "LAPIC pending interrupts after %d EOI\n",
1273                                acked);
1274                         break;
1275                 }
1276                 if (cpu_has_tsc) {
1277                         rdtscll(ntsc);
1278                         max_loops = (cpu_khz << 10) - (ntsc - tsc);
1279                 } else
1280                         max_loops--;
1281         } while (queued && max_loops > 0);
1282         WARN_ON(max_loops <= 0);
1283
1284         /*
1285          * Now that we are all set up, enable the APIC
1286          */
1287         value = apic_read(APIC_SPIV);
1288         value &= ~APIC_VECTOR_MASK;
1289         /*
1290          * Enable APIC
1291          */
1292         value |= APIC_SPIV_APIC_ENABLED;
1293
1294 #ifdef CONFIG_X86_32
1295         /*
1296          * Some unknown Intel IO/APIC (or APIC) errata is biting us with
1297          * certain networking cards. If high frequency interrupts are
1298          * happening on a particular IOAPIC pin, plus the IOAPIC routing
1299          * entry is masked/unmasked at a high rate as well then sooner or
1300          * later IOAPIC line gets 'stuck', no more interrupts are received
1301          * from the device. If focus CPU is disabled then the hang goes
1302          * away, oh well :-(
1303          *
1304          * [ This bug can be reproduced easily with a level-triggered
1305          *   PCI Ne2000 networking cards and PII/PIII processors, dual
1306          *   BX chipset. ]
1307          */
1308         /*
1309          * Actually disabling the focus CPU check just makes the hang less
1310          * frequent as it makes the interrupt distributon model be more
1311          * like LRU than MRU (the short-term load is more even across CPUs).
1312          * See also the comment in end_level_ioapic_irq().  --macro
1313          */
1314
1315         /*
1316          * - enable focus processor (bit==0)
1317          * - 64bit mode always use processor focus
1318          *   so no need to set it
1319          */
1320         value &= ~APIC_SPIV_FOCUS_DISABLED;
1321 #endif
1322
1323         /*
1324          * Set spurious IRQ vector
1325          */
1326         value |= SPURIOUS_APIC_VECTOR;
1327         apic_write(APIC_SPIV, value);
1328
1329         /*
1330          * Set up LVT0, LVT1:
1331          *
1332          * set up through-local-APIC on the BP's LINT0. This is not
1333          * strictly necessary in pure symmetric-IO mode, but sometimes
1334          * we delegate interrupts to the 8259A.
1335          */
1336         /*
1337          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
1338          */
1339         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
1340         if (!smp_processor_id() && (pic_mode || !value)) {
1341                 value = APIC_DM_EXTINT;
1342                 apic_printk(APIC_VERBOSE, "enabled ExtINT on CPU#%d\n",
1343                                 smp_processor_id());
1344         } else {
1345                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
1346                 apic_printk(APIC_VERBOSE, "masked ExtINT on CPU#%d\n",
1347                                 smp_processor_id());
1348         }
1349         apic_write(APIC_LVT0, value);
1350
1351         /*
1352          * only the BP should see the LINT1 NMI signal, obviously.
1353          */
1354         if (!smp_processor_id())
1355                 value = APIC_DM_NMI;
1356         else
1357                 value = APIC_DM_NMI | APIC_LVT_MASKED;
1358         if (!lapic_is_integrated())             /* 82489DX */
1359                 value |= APIC_LVT_LEVEL_TRIGGER;
1360         apic_write(APIC_LVT1, value);
1361
1362         preempt_enable();
1363
1364 #ifdef CONFIG_X86_MCE_INTEL
1365         /* Recheck CMCI information after local APIC is up on CPU #0 */
1366         if (smp_processor_id() == 0)
1367                 cmci_recheck();
1368 #endif
1369 }
1370
1371 void __cpuinit end_local_APIC_setup(void)
1372 {
1373         lapic_setup_esr();
1374
1375 #ifdef CONFIG_X86_32
1376         {
1377                 unsigned int value;
1378                 /* Disable the local apic timer */
1379                 value = apic_read(APIC_LVTT);
1380                 value |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
1381                 apic_write(APIC_LVTT, value);
1382         }
1383 #endif
1384
1385         apic_pm_activate();
1386
1387         /*
1388          * Now that local APIC setup is completed for BP, configure the fault
1389          * handling for interrupt remapping.
1390          */
1391         if (!smp_processor_id() && intr_remapping_enabled)
1392                 enable_drhd_fault_handling();
1393
1394 }
1395
1396 #ifdef CONFIG_X86_X2APIC
1397 void check_x2apic(void)
1398 {
1399         if (x2apic_enabled()) {
1400                 pr_info("x2apic enabled by BIOS, switching to x2apic ops\n");
1401                 x2apic_preenabled = x2apic_mode = 1;
1402         }
1403 }
1404
1405 void enable_x2apic(void)
1406 {
1407         int msr, msr2;
1408
1409         if (!x2apic_mode)
1410                 return;
1411
1412         rdmsr(MSR_IA32_APICBASE, msr, msr2);
1413         if (!(msr & X2APIC_ENABLE)) {
1414                 printk_once(KERN_INFO "Enabling x2apic\n");
1415                 wrmsr(MSR_IA32_APICBASE, msr | X2APIC_ENABLE, 0);
1416         }
1417 }
1418 #endif /* CONFIG_X86_X2APIC */
1419
1420 int __init enable_IR(void)
1421 {
1422 #ifdef CONFIG_INTR_REMAP
1423         if (!intr_remapping_supported()) {
1424                 pr_debug("intr-remapping not supported\n");
1425                 return 0;
1426         }
1427
1428         if (!x2apic_preenabled && skip_ioapic_setup) {
1429                 pr_info("Skipped enabling intr-remap because of skipping "
1430                         "io-apic setup\n");
1431                 return 0;
1432         }
1433
1434         if (enable_intr_remapping(x2apic_supported()))
1435                 return 0;
1436
1437         pr_info("Enabled Interrupt-remapping\n");
1438
1439         return 1;
1440
1441 #endif
1442         return 0;
1443 }
1444
1445 void __init enable_IR_x2apic(void)
1446 {
1447         unsigned long flags;
1448         struct IO_APIC_route_entry **ioapic_entries = NULL;
1449         int ret, x2apic_enabled = 0;
1450         int dmar_table_init_ret;
1451
1452         dmar_table_init_ret = dmar_table_init();
1453         if (dmar_table_init_ret && !x2apic_supported())
1454                 return;
1455
1456         ioapic_entries = alloc_ioapic_entries();
1457         if (!ioapic_entries) {
1458                 pr_err("Allocate ioapic_entries failed\n");
1459                 goto out;
1460         }
1461
1462         ret = save_IO_APIC_setup(ioapic_entries);
1463         if (ret) {
1464                 pr_info("Saving IO-APIC state failed: %d\n", ret);
1465                 goto out;
1466         }
1467
1468         local_irq_save(flags);
1469         legacy_pic->mask_all();
1470         mask_IO_APIC_setup(ioapic_entries);
1471
1472         if (dmar_table_init_ret)
1473                 ret = 0;
1474         else
1475                 ret = enable_IR();
1476
1477         if (!ret) {
1478                 /* IR is required if there is APIC ID > 255 even when running
1479                  * under KVM
1480                  */
1481                 if (max_physical_apicid > 255 || !kvm_para_available())
1482                         goto nox2apic;
1483                 /*
1484                  * without IR all CPUs can be addressed by IOAPIC/MSI
1485                  * only in physical mode
1486                  */
1487                 x2apic_force_phys();
1488         }
1489
1490         x2apic_enabled = 1;
1491
1492         if (x2apic_supported() && !x2apic_mode) {
1493                 x2apic_mode = 1;
1494                 enable_x2apic();
1495                 pr_info("Enabled x2apic\n");
1496         }
1497
1498 nox2apic:
1499         if (!ret) /* IR enabling failed */
1500                 restore_IO_APIC_setup(ioapic_entries);
1501         legacy_pic->restore_mask();
1502         local_irq_restore(flags);
1503
1504 out:
1505         if (ioapic_entries)
1506                 free_ioapic_entries(ioapic_entries);
1507
1508         if (x2apic_enabled)
1509                 return;
1510
1511         if (x2apic_preenabled)
1512                 panic("x2apic: enabled by BIOS but kernel init failed.");
1513         else if (cpu_has_x2apic)
1514                 pr_info("Not enabling x2apic, Intr-remapping init failed.\n");
1515 }
1516
1517 #ifdef CONFIG_X86_64
1518 /*
1519  * Detect and enable local APICs on non-SMP boards.
1520  * Original code written by Keir Fraser.
1521  * On AMD64 we trust the BIOS - if it says no APIC it is likely
1522  * not correctly set up (usually the APIC timer won't work etc.)
1523  */
1524 static int __init detect_init_APIC(void)
1525 {
1526         if (!cpu_has_apic) {
1527                 pr_info("No local APIC present\n");
1528                 return -1;
1529         }
1530
1531         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1532         return 0;
1533 }
1534 #else
1535 /*
1536  * Detect and initialize APIC
1537  */
1538 static int __init detect_init_APIC(void)
1539 {
1540         u32 h, l, features;
1541
1542         /* Disabled by kernel option? */
1543         if (disable_apic)
1544                 return -1;
1545
1546         switch (boot_cpu_data.x86_vendor) {
1547         case X86_VENDOR_AMD:
1548                 if ((boot_cpu_data.x86 == 6 && boot_cpu_data.x86_model > 1) ||
1549                     (boot_cpu_data.x86 >= 15))
1550                         break;
1551                 goto no_apic;
1552         case X86_VENDOR_INTEL:
1553                 if (boot_cpu_data.x86 == 6 || boot_cpu_data.x86 == 15 ||
1554                     (boot_cpu_data.x86 == 5 && cpu_has_apic))
1555                         break;
1556                 goto no_apic;
1557         default:
1558                 goto no_apic;
1559         }
1560
1561         if (!cpu_has_apic) {
1562                 /*
1563                  * Over-ride BIOS and try to enable the local APIC only if
1564                  * "lapic" specified.
1565                  */
1566                 if (!force_enable_local_apic) {
1567                         pr_info("Local APIC disabled by BIOS -- "
1568                                 "you can enable it with \"lapic\"\n");
1569                         return -1;
1570                 }
1571                 /*
1572                  * Some BIOSes disable the local APIC in the APIC_BASE
1573                  * MSR. This can only be done in software for Intel P6 or later
1574                  * and AMD K7 (Model > 1) or later.
1575                  */
1576                 rdmsr(MSR_IA32_APICBASE, l, h);
1577                 if (!(l & MSR_IA32_APICBASE_ENABLE)) {
1578                         pr_info("Local APIC disabled by BIOS -- reenabling.\n");
1579                         l &= ~MSR_IA32_APICBASE_BASE;
1580                         l |= MSR_IA32_APICBASE_ENABLE | APIC_DEFAULT_PHYS_BASE;
1581                         wrmsr(MSR_IA32_APICBASE, l, h);
1582                         enabled_via_apicbase = 1;
1583                 }
1584         }
1585         /*
1586          * The APIC feature bit should now be enabled
1587          * in `cpuid'
1588          */
1589         features = cpuid_edx(1);
1590         if (!(features & (1 << X86_FEATURE_APIC))) {
1591                 pr_warning("Could not enable APIC!\n");
1592                 return -1;
1593         }
1594         set_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1595         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1596
1597         /* The BIOS may have set up the APIC at some other address */
1598         rdmsr(MSR_IA32_APICBASE, l, h);
1599         if (l & MSR_IA32_APICBASE_ENABLE)
1600                 mp_lapic_addr = l & MSR_IA32_APICBASE_BASE;
1601
1602         pr_info("Found and enabled local APIC!\n");
1603
1604         apic_pm_activate();
1605
1606         return 0;
1607
1608 no_apic:
1609         pr_info("No local APIC present or hardware disabled\n");
1610         return -1;
1611 }
1612 #endif
1613
1614 #ifdef CONFIG_X86_64
1615 void __init early_init_lapic_mapping(void)
1616 {
1617         /*
1618          * If no local APIC can be found then go out
1619          * : it means there is no mpatable and MADT
1620          */
1621         if (!smp_found_config)
1622                 return;
1623
1624         set_fixmap_nocache(FIX_APIC_BASE, mp_lapic_addr);
1625         apic_printk(APIC_VERBOSE, "mapped APIC to %16lx (%16lx)\n",
1626                     APIC_BASE, mp_lapic_addr);
1627
1628         /*
1629          * Fetch the APIC ID of the BSP in case we have a
1630          * default configuration (or the MP table is broken).
1631          */
1632         boot_cpu_physical_apicid = read_apic_id();
1633 }
1634 #endif
1635
1636 /**
1637  * init_apic_mappings - initialize APIC mappings
1638  */
1639 void __init init_apic_mappings(void)
1640 {
1641         unsigned int new_apicid;
1642
1643         if (x2apic_mode) {
1644                 boot_cpu_physical_apicid = read_apic_id();
1645                 return;
1646         }
1647
1648         /* If no local APIC can be found return early */
1649         if (!smp_found_config && detect_init_APIC()) {
1650                 /* lets NOP'ify apic operations */
1651                 pr_info("APIC: disable apic facility\n");
1652                 apic_disable();
1653         } else {
1654                 apic_phys = mp_lapic_addr;
1655
1656                 /*
1657                  * acpi lapic path already maps that address in
1658                  * acpi_register_lapic_address()
1659                  */
1660                 if (!acpi_lapic && !smp_found_config)
1661                         set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
1662
1663                 apic_printk(APIC_VERBOSE, "mapped APIC to %08lx (%08lx)\n",
1664                                         APIC_BASE, apic_phys);
1665         }
1666
1667         /*
1668          * Fetch the APIC ID of the BSP in case we have a
1669          * default configuration (or the MP table is broken).
1670          */
1671         new_apicid = read_apic_id();
1672         if (boot_cpu_physical_apicid != new_apicid) {
1673                 boot_cpu_physical_apicid = new_apicid;
1674                 /*
1675                  * yeah -- we lie about apic_version
1676                  * in case if apic was disabled via boot option
1677                  * but it's not a problem for SMP compiled kernel
1678                  * since smp_sanity_check is prepared for such a case
1679                  * and disable smp mode
1680                  */
1681                 apic_version[new_apicid] =
1682                          GET_APIC_VERSION(apic_read(APIC_LVR));
1683         }
1684 }
1685
1686 /*
1687  * This initializes the IO-APIC and APIC hardware if this is
1688  * a UP kernel.
1689  */
1690 int apic_version[MAX_APICS];
1691
1692 int __init APIC_init_uniprocessor(void)
1693 {
1694         if (disable_apic) {
1695                 pr_info("Apic disabled\n");
1696                 return -1;
1697         }
1698 #ifdef CONFIG_X86_64
1699         if (!cpu_has_apic) {
1700                 disable_apic = 1;
1701                 pr_info("Apic disabled by BIOS\n");
1702                 return -1;
1703         }
1704 #else
1705         if (!smp_found_config && !cpu_has_apic)
1706                 return -1;
1707
1708         /*
1709          * Complain if the BIOS pretends there is one.
1710          */
1711         if (!cpu_has_apic &&
1712             APIC_INTEGRATED(apic_version[boot_cpu_physical_apicid])) {
1713                 pr_err("BIOS bug, local APIC 0x%x not detected!...\n",
1714                         boot_cpu_physical_apicid);
1715                 return -1;
1716         }
1717 #endif
1718
1719         default_setup_apic_routing();
1720
1721         verify_local_APIC();
1722         connect_bsp_APIC();
1723
1724 #ifdef CONFIG_X86_64
1725         apic_write(APIC_ID, SET_APIC_ID(boot_cpu_physical_apicid));
1726 #else
1727         /*
1728          * Hack: In case of kdump, after a crash, kernel might be booting
1729          * on a cpu with non-zero lapic id. But boot_cpu_physical_apicid
1730          * might be zero if read from MP tables. Get it from LAPIC.
1731          */
1732 # ifdef CONFIG_CRASH_DUMP
1733         boot_cpu_physical_apicid = read_apic_id();
1734 # endif
1735 #endif
1736         physid_set_mask_of_physid(boot_cpu_physical_apicid, &phys_cpu_present_map);
1737         setup_local_APIC();
1738
1739 #ifdef CONFIG_X86_IO_APIC
1740         /*
1741          * Now enable IO-APICs, actually call clear_IO_APIC
1742          * We need clear_IO_APIC before enabling error vector
1743          */
1744         if (!skip_ioapic_setup && nr_ioapics)
1745                 enable_IO_APIC();
1746 #endif
1747
1748         end_local_APIC_setup();
1749
1750 #ifdef CONFIG_X86_IO_APIC
1751         if (smp_found_config && !skip_ioapic_setup && nr_ioapics)
1752                 setup_IO_APIC();
1753         else {
1754                 nr_ioapics = 0;
1755         }
1756 #endif
1757
1758         x86_init.timers.setup_percpu_clockev();
1759         return 0;
1760 }
1761
1762 /*
1763  * Local APIC interrupts
1764  */
1765
1766 /*
1767  * This interrupt should _never_ happen with our APIC/SMP architecture
1768  */
1769 void smp_spurious_interrupt(struct pt_regs *regs)
1770 {
1771         u32 v;
1772
1773         exit_idle();
1774         irq_enter();
1775         /*
1776          * Check if this really is a spurious interrupt and ACK it
1777          * if it is a vectored one.  Just in case...
1778          * Spurious interrupts should not be ACKed.
1779          */
1780         v = apic_read(APIC_ISR + ((SPURIOUS_APIC_VECTOR & ~0x1f) >> 1));
1781         if (v & (1 << (SPURIOUS_APIC_VECTOR & 0x1f)))
1782                 ack_APIC_irq();
1783
1784         inc_irq_stat(irq_spurious_count);
1785
1786         /* see sw-dev-man vol 3, chapter 7.4.13.5 */
1787         pr_info("spurious APIC interrupt on CPU#%d, "
1788                 "should never happen.\n", smp_processor_id());
1789         irq_exit();
1790 }
1791
1792 /*
1793  * This interrupt should never happen with our APIC/SMP architecture
1794  */
1795 void smp_error_interrupt(struct pt_regs *regs)
1796 {
1797         u32 v, v1;
1798
1799         exit_idle();
1800         irq_enter();
1801         /* First tickle the hardware, only then report what went on. -- REW */
1802         v = apic_read(APIC_ESR);
1803         apic_write(APIC_ESR, 0);
1804         v1 = apic_read(APIC_ESR);
1805         ack_APIC_irq();
1806         atomic_inc(&irq_err_count);
1807
1808         /*
1809          * Here is what the APIC error bits mean:
1810          * 0: Send CS error
1811          * 1: Receive CS error
1812          * 2: Send accept error
1813          * 3: Receive accept error
1814          * 4: Reserved
1815          * 5: Send illegal vector
1816          * 6: Received illegal vector
1817          * 7: Illegal register address
1818          */
1819         pr_debug("APIC error on CPU%d: %02x(%02x)\n",
1820                 smp_processor_id(), v , v1);
1821         irq_exit();
1822 }
1823
1824 /**
1825  * connect_bsp_APIC - attach the APIC to the interrupt system
1826  */
1827 void __init connect_bsp_APIC(void)
1828 {
1829 #ifdef CONFIG_X86_32
1830         if (pic_mode) {
1831                 /*
1832                  * Do not trust the local APIC being empty at bootup.
1833                  */
1834                 clear_local_APIC();
1835                 /*
1836                  * PIC mode, enable APIC mode in the IMCR, i.e.  connect BSP's
1837                  * local APIC to INT and NMI lines.
1838                  */
1839                 apic_printk(APIC_VERBOSE, "leaving PIC mode, "
1840                                 "enabling APIC mode.\n");
1841                 imcr_pic_to_apic();
1842         }
1843 #endif
1844         if (apic->enable_apic_mode)
1845                 apic->enable_apic_mode();
1846 }
1847
1848 /**
1849  * disconnect_bsp_APIC - detach the APIC from the interrupt system
1850  * @virt_wire_setup:    indicates, whether virtual wire mode is selected
1851  *
1852  * Virtual wire mode is necessary to deliver legacy interrupts even when the
1853  * APIC is disabled.
1854  */
1855 void disconnect_bsp_APIC(int virt_wire_setup)
1856 {
1857         unsigned int value;
1858
1859 #ifdef CONFIG_X86_32
1860         if (pic_mode) {
1861                 /*
1862                  * Put the board back into PIC mode (has an effect only on
1863                  * certain older boards).  Note that APIC interrupts, including
1864                  * IPIs, won't work beyond this point!  The only exception are
1865                  * INIT IPIs.
1866                  */
1867                 apic_printk(APIC_VERBOSE, "disabling APIC mode, "
1868                                 "entering PIC mode.\n");
1869                 imcr_apic_to_pic();
1870                 return;
1871         }
1872 #endif
1873
1874         /* Go back to Virtual Wire compatibility mode */
1875
1876         /* For the spurious interrupt use vector F, and enable it */
1877         value = apic_read(APIC_SPIV);
1878         value &= ~APIC_VECTOR_MASK;
1879         value |= APIC_SPIV_APIC_ENABLED;
1880         value |= 0xf;
1881         apic_write(APIC_SPIV, value);
1882
1883         if (!virt_wire_setup) {
1884                 /*
1885                  * For LVT0 make it edge triggered, active high,
1886                  * external and enabled
1887                  */
1888                 value = apic_read(APIC_LVT0);
1889                 value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1890                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1891                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1892                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1893                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_EXTINT);
1894                 apic_write(APIC_LVT0, value);
1895         } else {
1896                 /* Disable LVT0 */
1897                 apic_write(APIC_LVT0, APIC_LVT_MASKED);
1898         }
1899
1900         /*
1901          * For LVT1 make it edge triggered, active high,
1902          * nmi and enabled
1903          */
1904         value = apic_read(APIC_LVT1);
1905         value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1906                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1907                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1908         value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1909         value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_NMI);
1910         apic_write(APIC_LVT1, value);
1911 }
1912
1913 void __cpuinit generic_processor_info(int apicid, int version)
1914 {
1915         int cpu;
1916
1917         /*
1918          * Validate version
1919          */
1920         if (version == 0x0) {
1921                 pr_warning("BIOS bug, APIC version is 0 for CPU#%d! "
1922                            "fixing up to 0x10. (tell your hw vendor)\n",
1923                                 version);
1924                 version = 0x10;
1925         }
1926         apic_version[apicid] = version;
1927
1928         if (num_processors >= nr_cpu_ids) {
1929                 int max = nr_cpu_ids;
1930                 int thiscpu = max + disabled_cpus;
1931
1932                 pr_warning(
1933                         "ACPI: NR_CPUS/possible_cpus limit of %i reached."
1934                         "  Processor %d/0x%x ignored.\n", max, thiscpu, apicid);
1935
1936                 disabled_cpus++;
1937                 return;
1938         }
1939
1940         num_processors++;
1941         cpu = cpumask_next_zero(-1, cpu_present_mask);
1942
1943         if (version != apic_version[boot_cpu_physical_apicid])
1944                 WARN_ONCE(1,
1945                         "ACPI: apic version mismatch, bootcpu: %x cpu %d: %x\n",
1946                         apic_version[boot_cpu_physical_apicid], cpu, version);
1947
1948         physid_set(apicid, phys_cpu_present_map);
1949         if (apicid == boot_cpu_physical_apicid) {
1950                 /*
1951                  * x86_bios_cpu_apicid is required to have processors listed
1952                  * in same order as logical cpu numbers. Hence the first
1953                  * entry is BSP, and so on.
1954                  */
1955                 cpu = 0;
1956         }
1957         if (apicid > max_physical_apicid)
1958                 max_physical_apicid = apicid;
1959
1960 #if defined(CONFIG_SMP) || defined(CONFIG_X86_64)
1961         early_per_cpu(x86_cpu_to_apicid, cpu) = apicid;
1962         early_per_cpu(x86_bios_cpu_apicid, cpu) = apicid;
1963 #endif
1964
1965         set_cpu_possible(cpu, true);
1966         set_cpu_present(cpu, true);
1967 }
1968
1969 int hard_smp_processor_id(void)
1970 {
1971         return read_apic_id();
1972 }
1973
1974 void default_init_apic_ldr(void)
1975 {
1976         unsigned long val;
1977
1978         apic_write(APIC_DFR, APIC_DFR_VALUE);
1979         val = apic_read(APIC_LDR) & ~APIC_LDR_MASK;
1980         val |= SET_APIC_LOGICAL_ID(1UL << smp_processor_id());
1981         apic_write(APIC_LDR, val);
1982 }
1983
1984 #ifdef CONFIG_X86_32
1985 int default_apicid_to_node(int logical_apicid)
1986 {
1987 #ifdef CONFIG_SMP
1988         return apicid_2_node[hard_smp_processor_id()];
1989 #else
1990         return 0;
1991 #endif
1992 }
1993 #endif
1994
1995 /*
1996  * Power management
1997  */
1998 #ifdef CONFIG_PM
1999
2000 static struct {
2001         /*
2002          * 'active' is true if the local APIC was enabled by us and
2003          * not the BIOS; this signifies that we are also responsible
2004          * for disabling it before entering apm/acpi suspend
2005          */
2006         int active;
2007         /* r/w apic fields */
2008         unsigned int apic_id;
2009         unsigned int apic_taskpri;
2010         unsigned int apic_ldr;
2011         unsigned int apic_dfr;
2012         unsigned int apic_spiv;
2013         unsigned int apic_lvtt;
2014         unsigned int apic_lvtpc;
2015         unsigned int apic_lvt0;
2016         unsigned int apic_lvt1;
2017         unsigned int apic_lvterr;
2018         unsigned int apic_tmict;
2019         unsigned int apic_tdcr;
2020         unsigned int apic_thmr;
2021 } apic_pm_state;
2022
2023 static int lapic_suspend(struct sys_device *dev, pm_message_t state)
2024 {
2025         unsigned long flags;
2026         int maxlvt;
2027
2028         if (!apic_pm_state.active)
2029                 return 0;
2030
2031         maxlvt = lapic_get_maxlvt();
2032
2033         apic_pm_state.apic_id = apic_read(APIC_ID);
2034         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
2035         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
2036         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
2037         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
2038         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
2039         if (maxlvt >= 4)
2040                 apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
2041         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
2042         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
2043         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
2044         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
2045         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
2046 #ifdef CONFIG_X86_THERMAL_VECTOR
2047         if (maxlvt >= 5)
2048                 apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
2049 #endif
2050
2051         local_irq_save(flags);
2052         disable_local_APIC();
2053
2054         if (intr_remapping_enabled)
2055                 disable_intr_remapping();
2056
2057         local_irq_restore(flags);
2058         return 0;
2059 }
2060
2061 static int lapic_resume(struct sys_device *dev)
2062 {
2063         unsigned int l, h;
2064         unsigned long flags;
2065         int maxlvt;
2066         int ret = 0;
2067         struct IO_APIC_route_entry **ioapic_entries = NULL;
2068
2069         if (!apic_pm_state.active)
2070                 return 0;
2071
2072         local_irq_save(flags);
2073         if (intr_remapping_enabled) {
2074                 ioapic_entries = alloc_ioapic_entries();
2075                 if (!ioapic_entries) {
2076                         WARN(1, "Alloc ioapic_entries in lapic resume failed.");
2077                         ret = -ENOMEM;
2078                         goto restore;
2079                 }
2080
2081                 ret = save_IO_APIC_setup(ioapic_entries);
2082                 if (ret) {
2083                         WARN(1, "Saving IO-APIC state failed: %d\n", ret);
2084                         free_ioapic_entries(ioapic_entries);
2085                         goto restore;
2086                 }
2087
2088                 mask_IO_APIC_setup(ioapic_entries);
2089                 legacy_pic->mask_all();
2090         }
2091
2092         if (x2apic_mode)
2093                 enable_x2apic();
2094         else {
2095                 /*
2096                  * Make sure the APICBASE points to the right address
2097                  *
2098                  * FIXME! This will be wrong if we ever support suspend on
2099                  * SMP! We'll need to do this as part of the CPU restore!
2100                  */
2101                 rdmsr(MSR_IA32_APICBASE, l, h);
2102                 l &= ~MSR_IA32_APICBASE_BASE;
2103                 l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
2104                 wrmsr(MSR_IA32_APICBASE, l, h);
2105         }
2106
2107         maxlvt = lapic_get_maxlvt();
2108         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
2109         apic_write(APIC_ID, apic_pm_state.apic_id);
2110         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
2111         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
2112         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
2113         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
2114         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
2115         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
2116 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(CONFIG_X86_MCE_INTEL)
2117         if (maxlvt >= 5)
2118                 apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
2119 #endif
2120         if (maxlvt >= 4)
2121                 apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
2122         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
2123         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
2124         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
2125         apic_write(APIC_ESR, 0);
2126         apic_read(APIC_ESR);
2127         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
2128         apic_write(APIC_ESR, 0);
2129         apic_read(APIC_ESR);
2130
2131         if (intr_remapping_enabled) {
2132                 reenable_intr_remapping(x2apic_mode);
2133                 legacy_pic->restore_mask();
2134                 restore_IO_APIC_setup(ioapic_entries);
2135                 free_ioapic_entries(ioapic_entries);
2136         }
2137 restore:
2138         local_irq_restore(flags);
2139
2140         return ret;
2141 }
2142
2143 /*
2144  * This device has no shutdown method - fully functioning local APICs
2145  * are needed on every CPU up until machine_halt/restart/poweroff.
2146  */
2147
2148 static struct sysdev_class lapic_sysclass = {
2149         .name           = "lapic",
2150         .resume         = lapic_resume,
2151         .suspend        = lapic_suspend,
2152 };
2153
2154 static struct sys_device device_lapic = {
2155         .id     = 0,
2156         .cls    = &lapic_sysclass,
2157 };
2158
2159 static void __cpuinit apic_pm_activate(void)
2160 {
2161         apic_pm_state.active = 1;
2162 }
2163
2164 static int __init init_lapic_sysfs(void)
2165 {
2166         int error;
2167
2168         if (!cpu_has_apic)
2169                 return 0;
2170         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
2171
2172         error = sysdev_class_register(&lapic_sysclass);
2173         if (!error)
2174                 error = sysdev_register(&device_lapic);
2175         return error;
2176 }
2177
2178 /* local apic needs to resume before other devices access its registers. */
2179 core_initcall(init_lapic_sysfs);
2180
2181 #else   /* CONFIG_PM */
2182
2183 static void apic_pm_activate(void) { }
2184
2185 #endif  /* CONFIG_PM */
2186
2187 #ifdef CONFIG_X86_64
2188
2189 static int __cpuinit apic_cluster_num(void)
2190 {
2191         int i, clusters, zeros;
2192         unsigned id;
2193         u16 *bios_cpu_apicid;
2194         DECLARE_BITMAP(clustermap, NUM_APIC_CLUSTERS);
2195
2196         bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
2197         bitmap_zero(clustermap, NUM_APIC_CLUSTERS);
2198
2199         for (i = 0; i < nr_cpu_ids; i++) {
2200                 /* are we being called early in kernel startup? */
2201                 if (bios_cpu_apicid) {
2202                         id = bios_cpu_apicid[i];
2203                 } else if (i < nr_cpu_ids) {
2204                         if (cpu_present(i))
2205                                 id = per_cpu(x86_bios_cpu_apicid, i);
2206                         else
2207                                 continue;
2208                 } else
2209                         break;
2210
2211                 if (id != BAD_APICID)
2212                         __set_bit(APIC_CLUSTERID(id), clustermap);
2213         }
2214
2215         /* Problem:  Partially populated chassis may not have CPUs in some of
2216          * the APIC clusters they have been allocated.  Only present CPUs have
2217          * x86_bios_cpu_apicid entries, thus causing zeroes in the bitmap.
2218          * Since clusters are allocated sequentially, count zeros only if
2219          * they are bounded by ones.
2220          */
2221         clusters = 0;
2222         zeros = 0;
2223         for (i = 0; i < NUM_APIC_CLUSTERS; i++) {
2224                 if (test_bit(i, clustermap)) {
2225                         clusters += 1 + zeros;
2226                         zeros = 0;
2227                 } else
2228                         ++zeros;
2229         }
2230
2231         return clusters;
2232 }
2233
2234 static int __cpuinitdata multi_checked;
2235 static int __cpuinitdata multi;
2236
2237 static int __cpuinit set_multi(const struct dmi_system_id *d)
2238 {
2239         if (multi)
2240                 return 0;
2241         pr_info("APIC: %s detected, Multi Chassis\n", d->ident);
2242         multi = 1;
2243         return 0;
2244 }
2245
2246 static const __cpuinitconst struct dmi_system_id multi_dmi_table[] = {
2247         {
2248                 .callback = set_multi,
2249                 .ident = "IBM System Summit2",
2250                 .matches = {
2251                         DMI_MATCH(DMI_SYS_VENDOR, "IBM"),
2252                         DMI_MATCH(DMI_PRODUCT_NAME, "Summit2"),
2253                 },
2254         },
2255         {}
2256 };
2257
2258 static void __cpuinit dmi_check_multi(void)
2259 {
2260         if (multi_checked)
2261                 return;
2262
2263         dmi_check_system(multi_dmi_table);
2264         multi_checked = 1;
2265 }
2266
2267 /*
2268  * apic_is_clustered_box() -- Check if we can expect good TSC
2269  *
2270  * Thus far, the major user of this is IBM's Summit2 series:
2271  * Clustered boxes may have unsynced TSC problems if they are
2272  * multi-chassis.
2273  * Use DMI to check them
2274  */
2275 __cpuinit int apic_is_clustered_box(void)
2276 {
2277         dmi_check_multi();
2278         if (multi)
2279                 return 1;
2280
2281         if (!is_vsmp_box())
2282                 return 0;
2283
2284         /*
2285          * ScaleMP vSMPowered boxes have one cluster per board and TSCs are
2286          * not guaranteed to be synced between boards
2287          */
2288         if (apic_cluster_num() > 1)
2289                 return 1;
2290
2291         return 0;
2292 }
2293 #endif
2294
2295 /*
2296  * APIC command line parameters
2297  */
2298 static int __init setup_disableapic(char *arg)
2299 {
2300         disable_apic = 1;
2301         setup_clear_cpu_cap(X86_FEATURE_APIC);
2302         return 0;
2303 }
2304 early_param("disableapic", setup_disableapic);
2305
2306 /* same as disableapic, for compatibility */
2307 static int __init setup_nolapic(char *arg)
2308 {
2309         return setup_disableapic(arg);
2310 }
2311 early_param("nolapic", setup_nolapic);
2312
2313 static int __init parse_lapic_timer_c2_ok(char *arg)
2314 {
2315         local_apic_timer_c2_ok = 1;
2316         return 0;
2317 }
2318 early_param("lapic_timer_c2_ok", parse_lapic_timer_c2_ok);
2319
2320 static int __init parse_disable_apic_timer(char *arg)
2321 {
2322         disable_apic_timer = 1;
2323         return 0;
2324 }
2325 early_param("noapictimer", parse_disable_apic_timer);
2326
2327 static int __init parse_nolapic_timer(char *arg)
2328 {
2329         disable_apic_timer = 1;
2330         return 0;
2331 }
2332 early_param("nolapic_timer", parse_nolapic_timer);
2333
2334 static int __init apic_set_verbosity(char *arg)
2335 {
2336         if (!arg)  {
2337 #ifdef CONFIG_X86_64
2338                 skip_ioapic_setup = 0;
2339                 return 0;
2340 #endif
2341                 return -EINVAL;
2342         }
2343
2344         if (strcmp("debug", arg) == 0)
2345                 apic_verbosity = APIC_DEBUG;
2346         else if (strcmp("verbose", arg) == 0)
2347                 apic_verbosity = APIC_VERBOSE;
2348         else {
2349                 pr_warning("APIC Verbosity level %s not recognised"
2350                         " use apic=verbose or apic=debug\n", arg);
2351                 return -EINVAL;
2352         }
2353
2354         return 0;
2355 }
2356 early_param("apic", apic_set_verbosity);
2357
2358 static int __init lapic_insert_resource(void)
2359 {
2360         if (!apic_phys)
2361                 return -1;
2362
2363         /* Put local APIC into the resource map. */
2364         lapic_resource.start = apic_phys;
2365         lapic_resource.end = lapic_resource.start + PAGE_SIZE - 1;
2366         insert_resource(&iomem_resource, &lapic_resource);
2367
2368         return 0;
2369 }
2370
2371 /*
2372  * need call insert after e820_reserve_resources()
2373  * that is using request_resource
2374  */
2375 late_initcall(lapic_insert_resource);