Merge branch 'for-davem' of ssh://master.kernel.org/pub/scm/linux/kernel/git/linville...
[linux-2.6.git] / arch / x86 / kernel / apb_timer.c
1 /*
2  * apb_timer.c: Driver for Langwell APB timers
3  *
4  * (C) Copyright 2009 Intel Corporation
5  * Author: Jacob Pan (jacob.jun.pan@intel.com)
6  *
7  * This program is free software; you can redistribute it and/or
8  * modify it under the terms of the GNU General Public License
9  * as published by the Free Software Foundation; version 2
10  * of the License.
11  *
12  * Note:
13  * Langwell is the south complex of Intel Moorestown MID platform. There are
14  * eight external timers in total that can be used by the operating system.
15  * The timer information, such as frequency and addresses, is provided to the
16  * OS via SFI tables.
17  * Timer interrupts are routed via FW/HW emulated IOAPIC independently via
18  * individual redirection table entries (RTE).
19  * Unlike HPET, there is no master counter, therefore one of the timers are
20  * used as clocksource. The overall allocation looks like:
21  *  - timer 0 - NR_CPUs for per cpu timer
22  *  - one timer for clocksource
23  *  - one timer for watchdog driver.
24  * It is also worth notice that APB timer does not support true one-shot mode,
25  * free-running mode will be used here to emulate one-shot mode.
26  * APB timer can also be used as broadcast timer along with per cpu local APIC
27  * timer, but by default APB timer has higher rating than local APIC timers.
28  */
29
30 #include <linux/clocksource.h>
31 #include <linux/clockchips.h>
32 #include <linux/delay.h>
33 #include <linux/errno.h>
34 #include <linux/init.h>
35 #include <linux/sysdev.h>
36 #include <linux/slab.h>
37 #include <linux/pm.h>
38 #include <linux/pci.h>
39 #include <linux/sfi.h>
40 #include <linux/interrupt.h>
41 #include <linux/cpu.h>
42 #include <linux/irq.h>
43
44 #include <asm/fixmap.h>
45 #include <asm/apb_timer.h>
46 #include <asm/mrst.h>
47
48 #define APBT_MASK                       CLOCKSOURCE_MASK(32)
49 #define APBT_SHIFT                      22
50 #define APBT_CLOCKEVENT_RATING          110
51 #define APBT_CLOCKSOURCE_RATING         250
52 #define APBT_MIN_DELTA_USEC             200
53
54 #define EVT_TO_APBT_DEV(evt) container_of(evt, struct apbt_dev, evt)
55 #define APBT_CLOCKEVENT0_NUM   (0)
56 #define APBT_CLOCKEVENT1_NUM   (1)
57 #define APBT_CLOCKSOURCE_NUM   (2)
58
59 static unsigned long apbt_address;
60 static int apb_timer_block_enabled;
61 static void __iomem *apbt_virt_address;
62 static int phy_cs_timer_id;
63
64 /*
65  * Common DW APB timer info
66  */
67 static uint64_t apbt_freq;
68
69 static void apbt_set_mode(enum clock_event_mode mode,
70                           struct clock_event_device *evt);
71 static int apbt_next_event(unsigned long delta,
72                            struct clock_event_device *evt);
73 static cycle_t apbt_read_clocksource(struct clocksource *cs);
74 static void apbt_restart_clocksource(struct clocksource *cs);
75
76 struct apbt_dev {
77         struct clock_event_device evt;
78         unsigned int num;
79         int cpu;
80         unsigned int irq;
81         unsigned int tick;
82         unsigned int count;
83         unsigned int flags;
84         char name[10];
85 };
86
87 static DEFINE_PER_CPU(struct apbt_dev, cpu_apbt_dev);
88
89 #ifdef CONFIG_SMP
90 static unsigned int apbt_num_timers_used;
91 static struct apbt_dev *apbt_devs;
92 #endif
93
94 static  inline unsigned long apbt_readl_reg(unsigned long a)
95 {
96         return readl(apbt_virt_address + a);
97 }
98
99 static inline void apbt_writel_reg(unsigned long d, unsigned long a)
100 {
101         writel(d, apbt_virt_address + a);
102 }
103
104 static inline unsigned long apbt_readl(int n, unsigned long a)
105 {
106         return readl(apbt_virt_address + a + n * APBTMRS_REG_SIZE);
107 }
108
109 static inline void apbt_writel(int n, unsigned long d, unsigned long a)
110 {
111         writel(d, apbt_virt_address + a + n * APBTMRS_REG_SIZE);
112 }
113
114 static inline void apbt_set_mapping(void)
115 {
116         struct sfi_timer_table_entry *mtmr;
117
118         if (apbt_virt_address) {
119                 pr_debug("APBT base already mapped\n");
120                 return;
121         }
122         mtmr = sfi_get_mtmr(APBT_CLOCKEVENT0_NUM);
123         if (mtmr == NULL) {
124                 printk(KERN_ERR "Failed to get MTMR %d from SFI\n",
125                        APBT_CLOCKEVENT0_NUM);
126                 return;
127         }
128         apbt_address = (unsigned long)mtmr->phys_addr;
129         if (!apbt_address) {
130                 printk(KERN_WARNING "No timer base from SFI, use default\n");
131                 apbt_address = APBT_DEFAULT_BASE;
132         }
133         apbt_virt_address = ioremap_nocache(apbt_address, APBT_MMAP_SIZE);
134         if (apbt_virt_address) {
135                 pr_debug("Mapped APBT physical addr %p at virtual addr %p\n",\
136                          (void *)apbt_address, (void *)apbt_virt_address);
137         } else {
138                 pr_debug("Failed mapping APBT phy address at %p\n",\
139                          (void *)apbt_address);
140                 goto panic_noapbt;
141         }
142         apbt_freq = mtmr->freq_hz / USEC_PER_SEC;
143         sfi_free_mtmr(mtmr);
144
145         /* Now figure out the physical timer id for clocksource device */
146         mtmr = sfi_get_mtmr(APBT_CLOCKSOURCE_NUM);
147         if (mtmr == NULL)
148                 goto panic_noapbt;
149
150         /* Now figure out the physical timer id */
151         phy_cs_timer_id = (unsigned int)(mtmr->phys_addr & 0xff)
152                 / APBTMRS_REG_SIZE;
153         pr_debug("Use timer %d for clocksource\n", phy_cs_timer_id);
154         return;
155
156 panic_noapbt:
157         panic("Failed to setup APB system timer\n");
158
159 }
160
161 static inline void apbt_clear_mapping(void)
162 {
163         iounmap(apbt_virt_address);
164         apbt_virt_address = NULL;
165 }
166
167 /*
168  * APBT timer interrupt enable / disable
169  */
170 static inline int is_apbt_capable(void)
171 {
172         return apbt_virt_address ? 1 : 0;
173 }
174
175 static struct clocksource clocksource_apbt = {
176         .name           = "apbt",
177         .rating         = APBT_CLOCKSOURCE_RATING,
178         .read           = apbt_read_clocksource,
179         .mask           = APBT_MASK,
180         .shift          = APBT_SHIFT,
181         .flags          = CLOCK_SOURCE_IS_CONTINUOUS,
182         .resume         = apbt_restart_clocksource,
183 };
184
185 /* boot APB clock event device */
186 static struct clock_event_device apbt_clockevent = {
187         .name           = "apbt0",
188         .features       = CLOCK_EVT_FEAT_PERIODIC | CLOCK_EVT_FEAT_ONESHOT,
189         .set_mode       = apbt_set_mode,
190         .set_next_event = apbt_next_event,
191         .shift          = APBT_SHIFT,
192         .irq            = 0,
193         .rating         = APBT_CLOCKEVENT_RATING,
194 };
195
196 /*
197  * start count down from 0xffff_ffff. this is done by toggling the enable bit
198  * then load initial load count to ~0.
199  */
200 static void apbt_start_counter(int n)
201 {
202         unsigned long ctrl = apbt_readl(n, APBTMR_N_CONTROL);
203
204         ctrl &= ~APBTMR_CONTROL_ENABLE;
205         apbt_writel(n, ctrl, APBTMR_N_CONTROL);
206         apbt_writel(n, ~0, APBTMR_N_LOAD_COUNT);
207         /* enable, mask interrupt */
208         ctrl &= ~APBTMR_CONTROL_MODE_PERIODIC;
209         ctrl |= (APBTMR_CONTROL_ENABLE | APBTMR_CONTROL_INT);
210         apbt_writel(n, ctrl, APBTMR_N_CONTROL);
211         /* read it once to get cached counter value initialized */
212         apbt_read_clocksource(&clocksource_apbt);
213 }
214
215 static irqreturn_t apbt_interrupt_handler(int irq, void *data)
216 {
217         struct apbt_dev *dev = (struct apbt_dev *)data;
218         struct clock_event_device *aevt = &dev->evt;
219
220         if (!aevt->event_handler) {
221                 printk(KERN_INFO "Spurious APBT timer interrupt on %d\n",
222                        dev->num);
223                 return IRQ_NONE;
224         }
225         aevt->event_handler(aevt);
226         return IRQ_HANDLED;
227 }
228
229 static void apbt_restart_clocksource(struct clocksource *cs)
230 {
231         apbt_start_counter(phy_cs_timer_id);
232 }
233
234 static void apbt_enable_int(int n)
235 {
236         unsigned long ctrl = apbt_readl(n, APBTMR_N_CONTROL);
237         /* clear pending intr */
238         apbt_readl(n, APBTMR_N_EOI);
239         ctrl &= ~APBTMR_CONTROL_INT;
240         apbt_writel(n, ctrl, APBTMR_N_CONTROL);
241 }
242
243 static void apbt_disable_int(int n)
244 {
245         unsigned long ctrl = apbt_readl(n, APBTMR_N_CONTROL);
246
247         ctrl |= APBTMR_CONTROL_INT;
248         apbt_writel(n, ctrl, APBTMR_N_CONTROL);
249 }
250
251
252 static int __init apbt_clockevent_register(void)
253 {
254         struct sfi_timer_table_entry *mtmr;
255         struct apbt_dev *adev = &__get_cpu_var(cpu_apbt_dev);
256
257         mtmr = sfi_get_mtmr(APBT_CLOCKEVENT0_NUM);
258         if (mtmr == NULL) {
259                 printk(KERN_ERR "Failed to get MTMR %d from SFI\n",
260                        APBT_CLOCKEVENT0_NUM);
261                 return -ENODEV;
262         }
263
264         /*
265          * We need to calculate the scaled math multiplication factor for
266          * nanosecond to apbt tick conversion.
267          * mult = (nsec/cycle)*2^APBT_SHIFT
268          */
269         apbt_clockevent.mult = div_sc((unsigned long) mtmr->freq_hz
270                                       , NSEC_PER_SEC, APBT_SHIFT);
271
272         /* Calculate the min / max delta */
273         apbt_clockevent.max_delta_ns = clockevent_delta2ns(0x7FFFFFFF,
274                                                            &apbt_clockevent);
275         apbt_clockevent.min_delta_ns = clockevent_delta2ns(
276                 APBT_MIN_DELTA_USEC*apbt_freq,
277                 &apbt_clockevent);
278         /*
279          * Start apbt with the boot cpu mask and make it
280          * global if not used for per cpu timer.
281          */
282         apbt_clockevent.cpumask = cpumask_of(smp_processor_id());
283         adev->num = smp_processor_id();
284         memcpy(&adev->evt, &apbt_clockevent, sizeof(struct clock_event_device));
285
286         if (mrst_timer_options == MRST_TIMER_LAPIC_APBT) {
287                 adev->evt.rating = APBT_CLOCKEVENT_RATING - 100;
288                 global_clock_event = &adev->evt;
289                 printk(KERN_DEBUG "%s clockevent registered as global\n",
290                        global_clock_event->name);
291         }
292
293         if (request_irq(apbt_clockevent.irq, apbt_interrupt_handler,
294                         IRQF_TIMER | IRQF_DISABLED | IRQF_NOBALANCING,
295                         apbt_clockevent.name, adev)) {
296                 printk(KERN_ERR "Failed request IRQ for APBT%d\n",
297                        apbt_clockevent.irq);
298         }
299
300         clockevents_register_device(&adev->evt);
301         /* Start APBT 0 interrupts */
302         apbt_enable_int(APBT_CLOCKEVENT0_NUM);
303
304         sfi_free_mtmr(mtmr);
305         return 0;
306 }
307
308 #ifdef CONFIG_SMP
309
310 static void apbt_setup_irq(struct apbt_dev *adev)
311 {
312         /* timer0 irq has been setup early */
313         if (adev->irq == 0)
314                 return;
315
316         irq_modify_status(adev->irq, 0, IRQ_MOVE_PCNTXT);
317         irq_set_affinity(adev->irq, cpumask_of(adev->cpu));
318         /* APB timer irqs are set up as mp_irqs, timer is edge type */
319         __set_irq_handler(adev->irq, handle_edge_irq, 0, "edge");
320
321         if (system_state == SYSTEM_BOOTING) {
322                 if (request_irq(adev->irq, apbt_interrupt_handler,
323                                         IRQF_TIMER | IRQF_DISABLED |
324                                         IRQF_NOBALANCING,
325                                         adev->name, adev)) {
326                         printk(KERN_ERR "Failed request IRQ for APBT%d\n",
327                                adev->num);
328                 }
329         } else
330                 enable_irq(adev->irq);
331 }
332
333 /* Should be called with per cpu */
334 void apbt_setup_secondary_clock(void)
335 {
336         struct apbt_dev *adev;
337         struct clock_event_device *aevt;
338         int cpu;
339
340         /* Don't register boot CPU clockevent */
341         cpu = smp_processor_id();
342         if (!cpu)
343                 return;
344         /*
345          * We need to calculate the scaled math multiplication factor for
346          * nanosecond to apbt tick conversion.
347          * mult = (nsec/cycle)*2^APBT_SHIFT
348          */
349         printk(KERN_INFO "Init per CPU clockevent %d\n", cpu);
350         adev = &per_cpu(cpu_apbt_dev, cpu);
351         aevt = &adev->evt;
352
353         memcpy(aevt, &apbt_clockevent, sizeof(*aevt));
354         aevt->cpumask = cpumask_of(cpu);
355         aevt->name = adev->name;
356         aevt->mode = CLOCK_EVT_MODE_UNUSED;
357
358         printk(KERN_INFO "Registering CPU %d clockevent device %s, mask %08x\n",
359                cpu, aevt->name, *(u32 *)aevt->cpumask);
360
361         apbt_setup_irq(adev);
362
363         clockevents_register_device(aevt);
364
365         apbt_enable_int(cpu);
366
367         return;
368 }
369
370 /*
371  * this notify handler process CPU hotplug events. in case of S0i3, nonboot
372  * cpus are disabled/enabled frequently, for performance reasons, we keep the
373  * per cpu timer irq registered so that we do need to do free_irq/request_irq.
374  *
375  * TODO: it might be more reliable to directly disable percpu clockevent device
376  * without the notifier chain. currently, cpu 0 may get interrupts from other
377  * cpu timers during the offline process due to the ordering of notification.
378  * the extra interrupt is harmless.
379  */
380 static int apbt_cpuhp_notify(struct notifier_block *n,
381                              unsigned long action, void *hcpu)
382 {
383         unsigned long cpu = (unsigned long)hcpu;
384         struct apbt_dev *adev = &per_cpu(cpu_apbt_dev, cpu);
385
386         switch (action & 0xf) {
387         case CPU_DEAD:
388                 disable_irq(adev->irq);
389                 apbt_disable_int(cpu);
390                 if (system_state == SYSTEM_RUNNING) {
391                         pr_debug("skipping APBT CPU %lu offline\n", cpu);
392                 } else if (adev) {
393                         pr_debug("APBT clockevent for cpu %lu offline\n", cpu);
394                         free_irq(adev->irq, adev);
395                 }
396                 break;
397         default:
398                 pr_debug("APBT notified %lu, no action\n", action);
399         }
400         return NOTIFY_OK;
401 }
402
403 static __init int apbt_late_init(void)
404 {
405         if (mrst_timer_options == MRST_TIMER_LAPIC_APBT ||
406                 !apb_timer_block_enabled)
407                 return 0;
408         /* This notifier should be called after workqueue is ready */
409         hotcpu_notifier(apbt_cpuhp_notify, -20);
410         return 0;
411 }
412 fs_initcall(apbt_late_init);
413 #else
414
415 void apbt_setup_secondary_clock(void) {}
416
417 #endif /* CONFIG_SMP */
418
419 static void apbt_set_mode(enum clock_event_mode mode,
420                           struct clock_event_device *evt)
421 {
422         unsigned long ctrl;
423         uint64_t delta;
424         int timer_num;
425         struct apbt_dev *adev = EVT_TO_APBT_DEV(evt);
426
427         BUG_ON(!apbt_virt_address);
428
429         timer_num = adev->num;
430         pr_debug("%s CPU %d timer %d mode=%d\n",
431                  __func__, first_cpu(*evt->cpumask), timer_num, mode);
432
433         switch (mode) {
434         case CLOCK_EVT_MODE_PERIODIC:
435                 delta = ((uint64_t)(NSEC_PER_SEC/HZ)) * apbt_clockevent.mult;
436                 delta >>= apbt_clockevent.shift;
437                 ctrl = apbt_readl(timer_num, APBTMR_N_CONTROL);
438                 ctrl |= APBTMR_CONTROL_MODE_PERIODIC;
439                 apbt_writel(timer_num, ctrl, APBTMR_N_CONTROL);
440                 /*
441                  * DW APB p. 46, have to disable timer before load counter,
442                  * may cause sync problem.
443                  */
444                 ctrl &= ~APBTMR_CONTROL_ENABLE;
445                 apbt_writel(timer_num, ctrl, APBTMR_N_CONTROL);
446                 udelay(1);
447                 pr_debug("Setting clock period %d for HZ %d\n", (int)delta, HZ);
448                 apbt_writel(timer_num, delta, APBTMR_N_LOAD_COUNT);
449                 ctrl |= APBTMR_CONTROL_ENABLE;
450                 apbt_writel(timer_num, ctrl, APBTMR_N_CONTROL);
451                 break;
452                 /* APB timer does not have one-shot mode, use free running mode */
453         case CLOCK_EVT_MODE_ONESHOT:
454                 ctrl = apbt_readl(timer_num, APBTMR_N_CONTROL);
455                 /*
456                  * set free running mode, this mode will let timer reload max
457                  * timeout which will give time (3min on 25MHz clock) to rearm
458                  * the next event, therefore emulate the one-shot mode.
459                  */
460                 ctrl &= ~APBTMR_CONTROL_ENABLE;
461                 ctrl &= ~APBTMR_CONTROL_MODE_PERIODIC;
462
463                 apbt_writel(timer_num, ctrl, APBTMR_N_CONTROL);
464                 /* write again to set free running mode */
465                 apbt_writel(timer_num, ctrl, APBTMR_N_CONTROL);
466
467                 /*
468                  * DW APB p. 46, load counter with all 1s before starting free
469                  * running mode.
470                  */
471                 apbt_writel(timer_num, ~0, APBTMR_N_LOAD_COUNT);
472                 ctrl &= ~APBTMR_CONTROL_INT;
473                 ctrl |= APBTMR_CONTROL_ENABLE;
474                 apbt_writel(timer_num, ctrl, APBTMR_N_CONTROL);
475                 break;
476
477         case CLOCK_EVT_MODE_UNUSED:
478         case CLOCK_EVT_MODE_SHUTDOWN:
479                 apbt_disable_int(timer_num);
480                 ctrl = apbt_readl(timer_num, APBTMR_N_CONTROL);
481                 ctrl &= ~APBTMR_CONTROL_ENABLE;
482                 apbt_writel(timer_num, ctrl, APBTMR_N_CONTROL);
483                 break;
484
485         case CLOCK_EVT_MODE_RESUME:
486                 apbt_enable_int(timer_num);
487                 break;
488         }
489 }
490
491 static int apbt_next_event(unsigned long delta,
492                            struct clock_event_device *evt)
493 {
494         unsigned long ctrl;
495         int timer_num;
496
497         struct apbt_dev *adev = EVT_TO_APBT_DEV(evt);
498
499         timer_num = adev->num;
500         /* Disable timer */
501         ctrl = apbt_readl(timer_num, APBTMR_N_CONTROL);
502         ctrl &= ~APBTMR_CONTROL_ENABLE;
503         apbt_writel(timer_num, ctrl, APBTMR_N_CONTROL);
504         /* write new count */
505         apbt_writel(timer_num, delta, APBTMR_N_LOAD_COUNT);
506         ctrl |= APBTMR_CONTROL_ENABLE;
507         apbt_writel(timer_num, ctrl, APBTMR_N_CONTROL);
508         return 0;
509 }
510
511 /*
512  * APB timer clock is not in sync with pclk on Langwell, which translates to
513  * unreliable read value caused by sampling error. the error does not add up
514  * overtime and only happens when sampling a 0 as a 1 by mistake. so the time
515  * would go backwards. the following code is trying to prevent time traveling
516  * backwards. little bit paranoid.
517  */
518 static cycle_t apbt_read_clocksource(struct clocksource *cs)
519 {
520         unsigned long t0, t1, t2;
521         static unsigned long last_read;
522
523 bad_count:
524         t1 = apbt_readl(phy_cs_timer_id,
525                         APBTMR_N_CURRENT_VALUE);
526         t2 = apbt_readl(phy_cs_timer_id,
527                         APBTMR_N_CURRENT_VALUE);
528         if (unlikely(t1 < t2)) {
529                 pr_debug("APBT: read current count error %lx:%lx:%lx\n",
530                          t1, t2, t2 - t1);
531                 goto bad_count;
532         }
533         /*
534          * check against cached last read, makes sure time does not go back.
535          * it could be a normal rollover but we will do tripple check anyway
536          */
537         if (unlikely(t2 > last_read)) {
538                 /* check if we have a normal rollover */
539                 unsigned long raw_intr_status =
540                         apbt_readl_reg(APBTMRS_RAW_INT_STATUS);
541                 /*
542                  * cs timer interrupt is masked but raw intr bit is set if
543                  * rollover occurs. then we read EOI reg to clear it.
544                  */
545                 if (raw_intr_status & (1 << phy_cs_timer_id)) {
546                         apbt_readl(phy_cs_timer_id, APBTMR_N_EOI);
547                         goto out;
548                 }
549                 pr_debug("APB CS going back %lx:%lx:%lx ",
550                          t2, last_read, t2 - last_read);
551 bad_count_x3:
552                 pr_debug("triple check enforced\n");
553                 t0 = apbt_readl(phy_cs_timer_id,
554                                 APBTMR_N_CURRENT_VALUE);
555                 udelay(1);
556                 t1 = apbt_readl(phy_cs_timer_id,
557                                 APBTMR_N_CURRENT_VALUE);
558                 udelay(1);
559                 t2 = apbt_readl(phy_cs_timer_id,
560                                 APBTMR_N_CURRENT_VALUE);
561                 if ((t2 > t1) || (t1 > t0)) {
562                         printk(KERN_ERR "Error: APB CS tripple check failed\n");
563                         goto bad_count_x3;
564                 }
565         }
566 out:
567         last_read = t2;
568         return (cycle_t)~t2;
569 }
570
571 static int apbt_clocksource_register(void)
572 {
573         u64 start, now;
574         cycle_t t1;
575
576         /* Start the counter, use timer 2 as source, timer 0/1 for event */
577         apbt_start_counter(phy_cs_timer_id);
578
579         /* Verify whether apbt counter works */
580         t1 = apbt_read_clocksource(&clocksource_apbt);
581         rdtscll(start);
582
583         /*
584          * We don't know the TSC frequency yet, but waiting for
585          * 200000 TSC cycles is safe:
586          * 4 GHz == 50us
587          * 1 GHz == 200us
588          */
589         do {
590                 rep_nop();
591                 rdtscll(now);
592         } while ((now - start) < 200000UL);
593
594         /* APBT is the only always on clocksource, it has to work! */
595         if (t1 == apbt_read_clocksource(&clocksource_apbt))
596                 panic("APBT counter not counting. APBT disabled\n");
597
598         /*
599          * initialize and register APBT clocksource
600          * convert that to ns/clock cycle
601          * mult = (ns/c) * 2^APBT_SHIFT
602          */
603         clocksource_apbt.mult = div_sc(MSEC_PER_SEC,
604                                        (unsigned long) apbt_freq, APBT_SHIFT);
605         clocksource_register(&clocksource_apbt);
606
607         return 0;
608 }
609
610 /*
611  * Early setup the APBT timer, only use timer 0 for booting then switch to
612  * per CPU timer if possible.
613  * returns 1 if per cpu apbt is setup
614  * returns 0 if no per cpu apbt is chosen
615  * panic if set up failed, this is the only platform timer on Moorestown.
616  */
617 void __init apbt_time_init(void)
618 {
619 #ifdef CONFIG_SMP
620         int i;
621         struct sfi_timer_table_entry *p_mtmr;
622         unsigned int percpu_timer;
623         struct apbt_dev *adev;
624 #endif
625
626         if (apb_timer_block_enabled)
627                 return;
628         apbt_set_mapping();
629         if (apbt_virt_address) {
630                 pr_debug("Found APBT version 0x%lx\n",\
631                          apbt_readl_reg(APBTMRS_COMP_VERSION));
632         } else
633                 goto out_noapbt;
634         /*
635          * Read the frequency and check for a sane value, for ESL model
636          * we extend the possible clock range to allow time scaling.
637          */
638
639         if (apbt_freq < APBT_MIN_FREQ || apbt_freq > APBT_MAX_FREQ) {
640                 pr_debug("APBT has invalid freq 0x%llx\n", apbt_freq);
641                 goto out_noapbt;
642         }
643         if (apbt_clocksource_register()) {
644                 pr_debug("APBT has failed to register clocksource\n");
645                 goto out_noapbt;
646         }
647         if (!apbt_clockevent_register())
648                 apb_timer_block_enabled = 1;
649         else {
650                 pr_debug("APBT has failed to register clockevent\n");
651                 goto out_noapbt;
652         }
653 #ifdef CONFIG_SMP
654         /* kernel cmdline disable apb timer, so we will use lapic timers */
655         if (mrst_timer_options == MRST_TIMER_LAPIC_APBT) {
656                 printk(KERN_INFO "apbt: disabled per cpu timer\n");
657                 return;
658         }
659         pr_debug("%s: %d CPUs online\n", __func__, num_online_cpus());
660         if (num_possible_cpus() <= sfi_mtimer_num) {
661                 percpu_timer = 1;
662                 apbt_num_timers_used = num_possible_cpus();
663         } else {
664                 percpu_timer = 0;
665                 apbt_num_timers_used = 1;
666                 adev = &per_cpu(cpu_apbt_dev, 0);
667                 adev->flags &= ~APBT_DEV_USED;
668         }
669         pr_debug("%s: %d APB timers used\n", __func__, apbt_num_timers_used);
670
671         /* here we set up per CPU timer data structure */
672         apbt_devs = kzalloc(sizeof(struct apbt_dev) * apbt_num_timers_used,
673                             GFP_KERNEL);
674         if (!apbt_devs) {
675                 printk(KERN_ERR "Failed to allocate APB timer devices\n");
676                 return;
677         }
678         for (i = 0; i < apbt_num_timers_used; i++) {
679                 adev = &per_cpu(cpu_apbt_dev, i);
680                 adev->num = i;
681                 adev->cpu = i;
682                 p_mtmr = sfi_get_mtmr(i);
683                 if (p_mtmr) {
684                         adev->tick = p_mtmr->freq_hz;
685                         adev->irq = p_mtmr->irq;
686                 } else
687                         printk(KERN_ERR "Failed to get timer for cpu %d\n", i);
688                 adev->count = 0;
689                 sprintf(adev->name, "apbt%d", i);
690         }
691 #endif
692
693         return;
694
695 out_noapbt:
696         apbt_clear_mapping();
697         apb_timer_block_enabled = 0;
698         panic("failed to enable APB timer\n");
699 }
700
701 static inline void apbt_disable(int n)
702 {
703         if (is_apbt_capable()) {
704                 unsigned long ctrl =  apbt_readl(n, APBTMR_N_CONTROL);
705                 ctrl &= ~APBTMR_CONTROL_ENABLE;
706                 apbt_writel(n, ctrl, APBTMR_N_CONTROL);
707         }
708 }
709
710 /* called before apb_timer_enable, use early map */
711 unsigned long apbt_quick_calibrate()
712 {
713         int i, scale;
714         u64 old, new;
715         cycle_t t1, t2;
716         unsigned long khz = 0;
717         u32 loop, shift;
718
719         apbt_set_mapping();
720         apbt_start_counter(phy_cs_timer_id);
721
722         /* check if the timer can count down, otherwise return */
723         old = apbt_read_clocksource(&clocksource_apbt);
724         i = 10000;
725         while (--i) {
726                 if (old != apbt_read_clocksource(&clocksource_apbt))
727                         break;
728         }
729         if (!i)
730                 goto failed;
731
732         /* count 16 ms */
733         loop = (apbt_freq * 1000) << 4;
734
735         /* restart the timer to ensure it won't get to 0 in the calibration */
736         apbt_start_counter(phy_cs_timer_id);
737
738         old = apbt_read_clocksource(&clocksource_apbt);
739         old += loop;
740
741         t1 = __native_read_tsc();
742
743         do {
744                 new = apbt_read_clocksource(&clocksource_apbt);
745         } while (new < old);
746
747         t2 = __native_read_tsc();
748
749         shift = 5;
750         if (unlikely(loop >> shift == 0)) {
751                 printk(KERN_INFO
752                        "APBT TSC calibration failed, not enough resolution\n");
753                 return 0;
754         }
755         scale = (int)div_u64((t2 - t1), loop >> shift);
756         khz = (scale * apbt_freq * 1000) >> shift;
757         printk(KERN_INFO "TSC freq calculated by APB timer is %lu khz\n", khz);
758         return khz;
759 failed:
760         return 0;
761 }