x86/amd-iommu: Add support for invalidate_all command
[linux-2.6.git] / arch / x86 / include / asm / amd_iommu_types.h
1 /*
2  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
3  * Author: Joerg Roedel <joerg.roedel@amd.com>
4  *         Leo Duran <leo.duran@amd.com>
5  *
6  * This program is free software; you can redistribute it and/or modify it
7  * under the terms of the GNU General Public License version 2 as published
8  * by the Free Software Foundation.
9  *
10  * This program is distributed in the hope that it will be useful,
11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
13  * GNU General Public License for more details.
14  *
15  * You should have received a copy of the GNU General Public License
16  * along with this program; if not, write to the Free Software
17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
18  */
19
20 #ifndef _ASM_X86_AMD_IOMMU_TYPES_H
21 #define _ASM_X86_AMD_IOMMU_TYPES_H
22
23 #include <linux/types.h>
24 #include <linux/mutex.h>
25 #include <linux/list.h>
26 #include <linux/spinlock.h>
27
28 /*
29  * Maximum number of IOMMUs supported
30  */
31 #define MAX_IOMMUS      32
32
33 /*
34  * some size calculation constants
35  */
36 #define DEV_TABLE_ENTRY_SIZE            32
37 #define ALIAS_TABLE_ENTRY_SIZE          2
38 #define RLOOKUP_TABLE_ENTRY_SIZE        (sizeof(void *))
39
40 /* Length of the MMIO region for the AMD IOMMU */
41 #define MMIO_REGION_LENGTH       0x4000
42
43 /* Capability offsets used by the driver */
44 #define MMIO_CAP_HDR_OFFSET     0x00
45 #define MMIO_RANGE_OFFSET       0x0c
46 #define MMIO_MISC_OFFSET        0x10
47
48 /* Masks, shifts and macros to parse the device range capability */
49 #define MMIO_RANGE_LD_MASK      0xff000000
50 #define MMIO_RANGE_FD_MASK      0x00ff0000
51 #define MMIO_RANGE_BUS_MASK     0x0000ff00
52 #define MMIO_RANGE_LD_SHIFT     24
53 #define MMIO_RANGE_FD_SHIFT     16
54 #define MMIO_RANGE_BUS_SHIFT    8
55 #define MMIO_GET_LD(x)  (((x) & MMIO_RANGE_LD_MASK) >> MMIO_RANGE_LD_SHIFT)
56 #define MMIO_GET_FD(x)  (((x) & MMIO_RANGE_FD_MASK) >> MMIO_RANGE_FD_SHIFT)
57 #define MMIO_GET_BUS(x) (((x) & MMIO_RANGE_BUS_MASK) >> MMIO_RANGE_BUS_SHIFT)
58 #define MMIO_MSI_NUM(x) ((x) & 0x1f)
59
60 /* Flag masks for the AMD IOMMU exclusion range */
61 #define MMIO_EXCL_ENABLE_MASK 0x01ULL
62 #define MMIO_EXCL_ALLOW_MASK  0x02ULL
63
64 /* Used offsets into the MMIO space */
65 #define MMIO_DEV_TABLE_OFFSET   0x0000
66 #define MMIO_CMD_BUF_OFFSET     0x0008
67 #define MMIO_EVT_BUF_OFFSET     0x0010
68 #define MMIO_CONTROL_OFFSET     0x0018
69 #define MMIO_EXCL_BASE_OFFSET   0x0020
70 #define MMIO_EXCL_LIMIT_OFFSET  0x0028
71 #define MMIO_EXT_FEATURES       0x0030
72 #define MMIO_CMD_HEAD_OFFSET    0x2000
73 #define MMIO_CMD_TAIL_OFFSET    0x2008
74 #define MMIO_EVT_HEAD_OFFSET    0x2010
75 #define MMIO_EVT_TAIL_OFFSET    0x2018
76 #define MMIO_STATUS_OFFSET      0x2020
77
78
79 /* Extended Feature Bits */
80 #define FEATURE_PREFETCH        (1ULL<<0)
81 #define FEATURE_PPR             (1ULL<<1)
82 #define FEATURE_X2APIC          (1ULL<<2)
83 #define FEATURE_NX              (1ULL<<3)
84 #define FEATURE_GT              (1ULL<<4)
85 #define FEATURE_IA              (1ULL<<6)
86 #define FEATURE_GA              (1ULL<<7)
87 #define FEATURE_HE              (1ULL<<8)
88 #define FEATURE_PC              (1ULL<<9)
89
90 /* MMIO status bits */
91 #define MMIO_STATUS_COM_WAIT_INT_MASK   0x04
92
93 /* event logging constants */
94 #define EVENT_ENTRY_SIZE        0x10
95 #define EVENT_TYPE_SHIFT        28
96 #define EVENT_TYPE_MASK         0xf
97 #define EVENT_TYPE_ILL_DEV      0x1
98 #define EVENT_TYPE_IO_FAULT     0x2
99 #define EVENT_TYPE_DEV_TAB_ERR  0x3
100 #define EVENT_TYPE_PAGE_TAB_ERR 0x4
101 #define EVENT_TYPE_ILL_CMD      0x5
102 #define EVENT_TYPE_CMD_HARD_ERR 0x6
103 #define EVENT_TYPE_IOTLB_INV_TO 0x7
104 #define EVENT_TYPE_INV_DEV_REQ  0x8
105 #define EVENT_DEVID_MASK        0xffff
106 #define EVENT_DEVID_SHIFT       0
107 #define EVENT_DOMID_MASK        0xffff
108 #define EVENT_DOMID_SHIFT       0
109 #define EVENT_FLAGS_MASK        0xfff
110 #define EVENT_FLAGS_SHIFT       0x10
111
112 /* feature control bits */
113 #define CONTROL_IOMMU_EN        0x00ULL
114 #define CONTROL_HT_TUN_EN       0x01ULL
115 #define CONTROL_EVT_LOG_EN      0x02ULL
116 #define CONTROL_EVT_INT_EN      0x03ULL
117 #define CONTROL_COMWAIT_EN      0x04ULL
118 #define CONTROL_PASSPW_EN       0x08ULL
119 #define CONTROL_RESPASSPW_EN    0x09ULL
120 #define CONTROL_COHERENT_EN     0x0aULL
121 #define CONTROL_ISOC_EN         0x0bULL
122 #define CONTROL_CMDBUF_EN       0x0cULL
123 #define CONTROL_PPFLOG_EN       0x0dULL
124 #define CONTROL_PPFINT_EN       0x0eULL
125
126 /* command specific defines */
127 #define CMD_COMPL_WAIT          0x01
128 #define CMD_INV_DEV_ENTRY       0x02
129 #define CMD_INV_IOMMU_PAGES     0x03
130 #define CMD_INV_ALL             0x08
131
132 #define CMD_COMPL_WAIT_STORE_MASK       0x01
133 #define CMD_COMPL_WAIT_INT_MASK         0x02
134 #define CMD_INV_IOMMU_PAGES_SIZE_MASK   0x01
135 #define CMD_INV_IOMMU_PAGES_PDE_MASK    0x02
136
137 #define CMD_INV_IOMMU_ALL_PAGES_ADDRESS 0x7fffffffffffffffULL
138
139 /* macros and definitions for device table entries */
140 #define DEV_ENTRY_VALID         0x00
141 #define DEV_ENTRY_TRANSLATION   0x01
142 #define DEV_ENTRY_IR            0x3d
143 #define DEV_ENTRY_IW            0x3e
144 #define DEV_ENTRY_NO_PAGE_FAULT 0x62
145 #define DEV_ENTRY_EX            0x67
146 #define DEV_ENTRY_SYSMGT1       0x68
147 #define DEV_ENTRY_SYSMGT2       0x69
148 #define DEV_ENTRY_INIT_PASS     0xb8
149 #define DEV_ENTRY_EINT_PASS     0xb9
150 #define DEV_ENTRY_NMI_PASS      0xba
151 #define DEV_ENTRY_LINT0_PASS    0xbe
152 #define DEV_ENTRY_LINT1_PASS    0xbf
153 #define DEV_ENTRY_MODE_MASK     0x07
154 #define DEV_ENTRY_MODE_SHIFT    0x09
155
156 /* constants to configure the command buffer */
157 #define CMD_BUFFER_SIZE    8192
158 #define CMD_BUFFER_UNINITIALIZED 1
159 #define CMD_BUFFER_ENTRIES 512
160 #define MMIO_CMD_SIZE_SHIFT 56
161 #define MMIO_CMD_SIZE_512 (0x9ULL << MMIO_CMD_SIZE_SHIFT)
162
163 /* constants for event buffer handling */
164 #define EVT_BUFFER_SIZE         8192 /* 512 entries */
165 #define EVT_LEN_MASK            (0x9ULL << 56)
166
167 #define PAGE_MODE_NONE    0x00
168 #define PAGE_MODE_1_LEVEL 0x01
169 #define PAGE_MODE_2_LEVEL 0x02
170 #define PAGE_MODE_3_LEVEL 0x03
171 #define PAGE_MODE_4_LEVEL 0x04
172 #define PAGE_MODE_5_LEVEL 0x05
173 #define PAGE_MODE_6_LEVEL 0x06
174
175 #define PM_LEVEL_SHIFT(x)       (12 + ((x) * 9))
176 #define PM_LEVEL_SIZE(x)        (((x) < 6) ? \
177                                   ((1ULL << PM_LEVEL_SHIFT((x))) - 1): \
178                                    (0xffffffffffffffffULL))
179 #define PM_LEVEL_INDEX(x, a)    (((a) >> PM_LEVEL_SHIFT((x))) & 0x1ffULL)
180 #define PM_LEVEL_ENC(x)         (((x) << 9) & 0xe00ULL)
181 #define PM_LEVEL_PDE(x, a)      ((a) | PM_LEVEL_ENC((x)) | \
182                                  IOMMU_PTE_P | IOMMU_PTE_IR | IOMMU_PTE_IW)
183 #define PM_PTE_LEVEL(pte)       (((pte) >> 9) & 0x7ULL)
184
185 #define PM_MAP_4k               0
186 #define PM_ADDR_MASK            0x000ffffffffff000ULL
187 #define PM_MAP_MASK(lvl)        (PM_ADDR_MASK & \
188                                 (~((1ULL << (12 + ((lvl) * 9))) - 1)))
189 #define PM_ALIGNED(lvl, addr)   ((PM_MAP_MASK(lvl) & (addr)) == (addr))
190
191 /*
192  * Returns the page table level to use for a given page size
193  * Pagesize is expected to be a power-of-two
194  */
195 #define PAGE_SIZE_LEVEL(pagesize) \
196                 ((__ffs(pagesize) - 12) / 9)
197 /*
198  * Returns the number of ptes to use for a given page size
199  * Pagesize is expected to be a power-of-two
200  */
201 #define PAGE_SIZE_PTE_COUNT(pagesize) \
202                 (1ULL << ((__ffs(pagesize) - 12) % 9))
203
204 /*
205  * Aligns a given io-virtual address to a given page size
206  * Pagesize is expected to be a power-of-two
207  */
208 #define PAGE_SIZE_ALIGN(address, pagesize) \
209                 ((address) & ~((pagesize) - 1))
210 /*
211  * Creates an IOMMU PTE for an address an a given pagesize
212  * The PTE has no permission bits set
213  * Pagesize is expected to be a power-of-two larger than 4096
214  */
215 #define PAGE_SIZE_PTE(address, pagesize)                \
216                 (((address) | ((pagesize) - 1)) &       \
217                  (~(pagesize >> 1)) & PM_ADDR_MASK)
218
219 /*
220  * Takes a PTE value with mode=0x07 and returns the page size it maps
221  */
222 #define PTE_PAGE_SIZE(pte) \
223         (1ULL << (1 + ffz(((pte) | 0xfffULL))))
224
225 #define IOMMU_PTE_P  (1ULL << 0)
226 #define IOMMU_PTE_TV (1ULL << 1)
227 #define IOMMU_PTE_U  (1ULL << 59)
228 #define IOMMU_PTE_FC (1ULL << 60)
229 #define IOMMU_PTE_IR (1ULL << 61)
230 #define IOMMU_PTE_IW (1ULL << 62)
231
232 #define IOMMU_PAGE_MASK (((1ULL << 52) - 1) & ~0xfffULL)
233 #define IOMMU_PTE_PRESENT(pte) ((pte) & IOMMU_PTE_P)
234 #define IOMMU_PTE_PAGE(pte) (phys_to_virt((pte) & IOMMU_PAGE_MASK))
235 #define IOMMU_PTE_MODE(pte) (((pte) >> 9) & 0x07)
236
237 #define IOMMU_PROT_MASK 0x03
238 #define IOMMU_PROT_IR 0x01
239 #define IOMMU_PROT_IW 0x02
240
241 /* IOMMU capabilities */
242 #define IOMMU_CAP_IOTLB   24
243 #define IOMMU_CAP_NPCACHE 26
244 #define IOMMU_CAP_EFR     27
245
246 #define MAX_DOMAIN_ID 65536
247
248 /* FIXME: move this macro to <linux/pci.h> */
249 #define PCI_BUS(x) (((x) >> 8) & 0xff)
250
251 /* Protection domain flags */
252 #define PD_DMA_OPS_MASK         (1UL << 0) /* domain used for dma_ops */
253 #define PD_DEFAULT_MASK         (1UL << 1) /* domain is a default dma_ops
254                                               domain for an IOMMU */
255 #define PD_PASSTHROUGH_MASK     (1UL << 2) /* domain has no page
256                                               translation */
257
258 extern bool amd_iommu_dump;
259 #define DUMP_printk(format, arg...)                                     \
260         do {                                                            \
261                 if (amd_iommu_dump)                                             \
262                         printk(KERN_INFO "AMD-Vi: " format, ## arg);    \
263         } while(0);
264
265 /* global flag if IOMMUs cache non-present entries */
266 extern bool amd_iommu_np_cache;
267
268 /*
269  * Make iterating over all IOMMUs easier
270  */
271 #define for_each_iommu(iommu) \
272         list_for_each_entry((iommu), &amd_iommu_list, list)
273 #define for_each_iommu_safe(iommu, next) \
274         list_for_each_entry_safe((iommu), (next), &amd_iommu_list, list)
275
276 #define APERTURE_RANGE_SHIFT    27      /* 128 MB */
277 #define APERTURE_RANGE_SIZE     (1ULL << APERTURE_RANGE_SHIFT)
278 #define APERTURE_RANGE_PAGES    (APERTURE_RANGE_SIZE >> PAGE_SHIFT)
279 #define APERTURE_MAX_RANGES     32      /* allows 4GB of DMA address space */
280 #define APERTURE_RANGE_INDEX(a) ((a) >> APERTURE_RANGE_SHIFT)
281 #define APERTURE_PAGE_INDEX(a)  (((a) >> 21) & 0x3fULL)
282
283 /*
284  * This structure contains generic data for  IOMMU protection domains
285  * independent of their use.
286  */
287 struct protection_domain {
288         struct list_head list;  /* for list of all protection domains */
289         struct list_head dev_list; /* List of all devices in this domain */
290         spinlock_t lock;        /* mostly used to lock the page table*/
291         struct mutex api_lock;  /* protect page tables in the iommu-api path */
292         u16 id;                 /* the domain id written to the device table */
293         int mode;               /* paging mode (0-6 levels) */
294         u64 *pt_root;           /* page table root pointer */
295         unsigned long flags;    /* flags to find out type of domain */
296         bool updated;           /* complete domain flush required */
297         unsigned dev_cnt;       /* devices assigned to this domain */
298         unsigned dev_iommu[MAX_IOMMUS]; /* per-IOMMU reference count */
299         void *priv;             /* private data */
300
301 };
302
303 /*
304  * This struct contains device specific data for the IOMMU
305  */
306 struct iommu_dev_data {
307         struct list_head list;            /* For domain->dev_list */
308         struct device *dev;               /* Device this data belong to */
309         struct device *alias;             /* The Alias Device */
310         struct protection_domain *domain; /* Domain the device is bound to */
311         atomic_t bind;                    /* Domain attach reverent count */
312 };
313
314 /*
315  * For dynamic growth the aperture size is split into ranges of 128MB of
316  * DMA address space each. This struct represents one such range.
317  */
318 struct aperture_range {
319
320         /* address allocation bitmap */
321         unsigned long *bitmap;
322
323         /*
324          * Array of PTE pages for the aperture. In this array we save all the
325          * leaf pages of the domain page table used for the aperture. This way
326          * we don't need to walk the page table to find a specific PTE. We can
327          * just calculate its address in constant time.
328          */
329         u64 *pte_pages[64];
330
331         unsigned long offset;
332 };
333
334 /*
335  * Data container for a dma_ops specific protection domain
336  */
337 struct dma_ops_domain {
338         struct list_head list;
339
340         /* generic protection domain information */
341         struct protection_domain domain;
342
343         /* size of the aperture for the mappings */
344         unsigned long aperture_size;
345
346         /* address we start to search for free addresses */
347         unsigned long next_address;
348
349         /* address space relevant data */
350         struct aperture_range *aperture[APERTURE_MAX_RANGES];
351
352         /* This will be set to true when TLB needs to be flushed */
353         bool need_flush;
354
355         /*
356          * if this is a preallocated domain, keep the device for which it was
357          * preallocated in this variable
358          */
359         u16 target_dev;
360 };
361
362 /*
363  * Structure where we save information about one hardware AMD IOMMU in the
364  * system.
365  */
366 struct amd_iommu {
367         struct list_head list;
368
369         /* Index within the IOMMU array */
370         int index;
371
372         /* locks the accesses to the hardware */
373         spinlock_t lock;
374
375         /* Pointer to PCI device of this IOMMU */
376         struct pci_dev *dev;
377
378         /* physical address of MMIO space */
379         u64 mmio_phys;
380         /* virtual address of MMIO space */
381         u8 *mmio_base;
382
383         /* capabilities of that IOMMU read from ACPI */
384         u32 cap;
385
386         /* flags read from acpi table */
387         u8 acpi_flags;
388
389         /* Extended features */
390         u64 features;
391
392         /*
393          * Capability pointer. There could be more than one IOMMU per PCI
394          * device function if there are more than one AMD IOMMU capability
395          * pointers.
396          */
397         u16 cap_ptr;
398
399         /* pci domain of this IOMMU */
400         u16 pci_seg;
401
402         /* first device this IOMMU handles. read from PCI */
403         u16 first_device;
404         /* last device this IOMMU handles. read from PCI */
405         u16 last_device;
406
407         /* start of exclusion range of that IOMMU */
408         u64 exclusion_start;
409         /* length of exclusion range of that IOMMU */
410         u64 exclusion_length;
411
412         /* command buffer virtual address */
413         u8 *cmd_buf;
414         /* size of command buffer */
415         u32 cmd_buf_size;
416
417         /* size of event buffer */
418         u32 evt_buf_size;
419         /* event buffer virtual address */
420         u8 *evt_buf;
421         /* MSI number for event interrupt */
422         u16 evt_msi_num;
423
424         /* true if interrupts for this IOMMU are already enabled */
425         bool int_enabled;
426
427         /* if one, we need to send a completion wait command */
428         bool need_sync;
429
430         /* default dma_ops domain for that IOMMU */
431         struct dma_ops_domain *default_dom;
432
433         /*
434          * We can't rely on the BIOS to restore all values on reinit, so we
435          * need to stash them
436          */
437
438         /* The iommu BAR */
439         u32 stored_addr_lo;
440         u32 stored_addr_hi;
441
442         /*
443          * Each iommu has 6 l1s, each of which is documented as having 0x12
444          * registers
445          */
446         u32 stored_l1[6][0x12];
447
448         /* The l2 indirect registers */
449         u32 stored_l2[0x83];
450 };
451
452 /*
453  * List with all IOMMUs in the system. This list is not locked because it is
454  * only written and read at driver initialization or suspend time
455  */
456 extern struct list_head amd_iommu_list;
457
458 /*
459  * Array with pointers to each IOMMU struct
460  * The indices are referenced in the protection domains
461  */
462 extern struct amd_iommu *amd_iommus[MAX_IOMMUS];
463
464 /* Number of IOMMUs present in the system */
465 extern int amd_iommus_present;
466
467 /*
468  * Declarations for the global list of all protection domains
469  */
470 extern spinlock_t amd_iommu_pd_lock;
471 extern struct list_head amd_iommu_pd_list;
472
473 /*
474  * Structure defining one entry in the device table
475  */
476 struct dev_table_entry {
477         u32 data[8];
478 };
479
480 /*
481  * One entry for unity mappings parsed out of the ACPI table.
482  */
483 struct unity_map_entry {
484         struct list_head list;
485
486         /* starting device id this entry is used for (including) */
487         u16 devid_start;
488         /* end device id this entry is used for (including) */
489         u16 devid_end;
490
491         /* start address to unity map (including) */
492         u64 address_start;
493         /* end address to unity map (including) */
494         u64 address_end;
495
496         /* required protection */
497         int prot;
498 };
499
500 /*
501  * List of all unity mappings. It is not locked because as runtime it is only
502  * read. It is created at ACPI table parsing time.
503  */
504 extern struct list_head amd_iommu_unity_map;
505
506 /*
507  * Data structures for device handling
508  */
509
510 /*
511  * Device table used by hardware. Read and write accesses by software are
512  * locked with the amd_iommu_pd_table lock.
513  */
514 extern struct dev_table_entry *amd_iommu_dev_table;
515
516 /*
517  * Alias table to find requestor ids to device ids. Not locked because only
518  * read on runtime.
519  */
520 extern u16 *amd_iommu_alias_table;
521
522 /*
523  * Reverse lookup table to find the IOMMU which translates a specific device.
524  */
525 extern struct amd_iommu **amd_iommu_rlookup_table;
526
527 /* size of the dma_ops aperture as power of 2 */
528 extern unsigned amd_iommu_aperture_order;
529
530 /* largest PCI device id we expect translation requests for */
531 extern u16 amd_iommu_last_bdf;
532
533 /* allocation bitmap for domain ids */
534 extern unsigned long *amd_iommu_pd_alloc_bitmap;
535
536 /*
537  * If true, the addresses will be flushed on unmap time, not when
538  * they are reused
539  */
540 extern bool amd_iommu_unmap_flush;
541
542 /* takes bus and device/function and returns the device id
543  * FIXME: should that be in generic PCI code? */
544 static inline u16 calc_devid(u8 bus, u8 devfn)
545 {
546         return (((u16)bus) << 8) | devfn;
547 }
548
549 #ifdef CONFIG_AMD_IOMMU_STATS
550
551 struct __iommu_counter {
552         char *name;
553         struct dentry *dent;
554         u64 value;
555 };
556
557 #define DECLARE_STATS_COUNTER(nm) \
558         static struct __iommu_counter nm = {    \
559                 .name = #nm,                    \
560         }
561
562 #define INC_STATS_COUNTER(name)         name.value += 1
563 #define ADD_STATS_COUNTER(name, x)      name.value += (x)
564 #define SUB_STATS_COUNTER(name, x)      name.value -= (x)
565
566 #else /* CONFIG_AMD_IOMMU_STATS */
567
568 #define DECLARE_STATS_COUNTER(name)
569 #define INC_STATS_COUNTER(name)
570 #define ADD_STATS_COUNTER(name, x)
571 #define SUB_STATS_COUNTER(name, x)
572
573 #endif /* CONFIG_AMD_IOMMU_STATS */
574
575 #endif /* _ASM_X86_AMD_IOMMU_TYPES_H */